KR101775801B1 - 박막 트랜지스터 - Google Patents
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Abstract
본 발명의 과제는 산화물 반도체층과 보호막의 계면에 형성되는 돌기의 형태가 적절하게 제어되어, 안정된 특성을 발휘하는 박막 트랜지스터를 제공하는 것이다. 해당 박막 트랜지스터는 금속 원소로서 In, Zn 및 Sn을 적어도 포함하는 산화물로 이루어지는 산화물 반도체층과, 해당 산화물 반도체층과 직접 접촉하는 보호막을 갖고, 상기 산화물 반도체층의, 상기 보호막과 직접 접촉하는 면에 형성되는 돌기의 최대 높이가 5㎚ 미만인 점에 특징을 갖는다.
Description
본 발명은, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 사용되는 박막 트랜지스터(TFT)에 관한 것이다.
아몰퍼스(비정질) 산화물 반도체는 범용의 아몰퍼스 실리콘(a-Si)에 비해 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 커, 저온에서 성막할 수 있으므로, 대형ㆍ고해상도ㆍ고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에의 적용이 기대되고 있다.
상기 산화물 반도체 중에서도, 인듐, 갈륨, 아연 및 산소로 이루어지는 아몰퍼스 산화물(In-Ga-Zn-O, 이하 「IGZO」라고 칭하는 경우가 있음)로 이루어지는 반도체나, 인듐, 아연, 주석 및 산소로 이루어지는 아몰퍼스 산화물(In-Zn-Sn-O, 이하 「IZTO」라고 칭하는 경우가 있음)로 이루어지는 반도체는, 매우 높은 캐리어 이동도를 가지므로, 바람직하게 사용되고 있다. 예를 들어 비특허문헌 1 및 2에는, In:Ga:Zn=1.1:1.1:0.9(원자비)의 IGZO 박막을 박막 트랜지스터(TFT)의 반도체층(활성층)에 사용한 TFT가 개시되어 있다.
또한, IZTO 박막을 반도체층에 사용한 예로서, 예를 들어 특허문헌 1 및 2와 비특허문헌 3 및 4를 들 수 있다. 이 중 특허문헌 1에는, In, Zn, Sn 등의 원소와, Mo를 포함하고, 아몰퍼스 산화물 중의 전체 금속 원자수에 대한 Mo의 원자 조성 비율이 0.1 내지 5원자％의 아몰퍼스 산화물(IZTO)이 개시되어 있다. 또한 상기 특허문헌 1의 실시예에는 IZTO에 Mo를 첨가한 박막을, 활성층에 사용한 TFT가 개시되어 있다.
상기 기술은, TFT의 반도체층에 아몰퍼스 산화물 반도체를 사용한 것이며, 이 아몰퍼스 산화물 반도체를 사용하면, a-Si보다도 고이동도의 TFT가 가능하게 되는 것이 나타내어져 있다. 이에 대해 특허문헌 3에서는, 고온 소성에 의해 산화물 반도체를 결정화시켜, 보다 고이동도인 반도체층을 제공하는 것을 목적으로 하고 있다. 상세하게는 상기 특허문헌 3에는, 고온 소성 시에 특성 열화의 문제가 되는 반도체층의 표면 거칠기를, 소성 온도를 제어함으로써 해결하고 있다. 보다 상세하게는, In과 Ga와 Zn으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 다결정 산화물 반도체 박막을, 그 표면 거칠기 Ra를 1.5㎚ 이하로서 유지하면서 다결정화하는 온도 영역:660℃ 이상 840℃ 이하에서 소성하는 것이 나타내어져 있다.
고체 물리, VOL44, P621(2009)
Nature, VOL432, P488(2004)
Applied Physics Letters, Vol.95, 072104(2009)
The Proceedings of The 17th International Display Workshops(IDW' 10), AMD5/OLED6-2, p631(2010)
TFT 소자는, 일반적으로, 환경 중의 수분 흡착 등으로부터 보호하기 위해, 산화물 반도체층에 직접 접촉하도록 보호막(본 발명에서는, 이 보호막과, 소스ㆍ드레인 전극 형성 후에 성막되는 보호막을 구별하기 위해, 소스ㆍ드레인 전극 형성 후에 성막되는 보호막을 「표면 보호막」이라고 함. 이하 동일함)이 형성된 구조를 갖는다. 이 보호막의 성막 시에, 산화물 반도체층의, 상기 보호막과 직접 접촉하는 면(이하 「산화물 반도체층과 보호막의 계면」이라고 하는 경우가 있음)에서 반응(계면 반응)이 생겨 돌기가 형성된다. 따라서, 상기 특허문헌 3과 같이 고온 소성 후의 반도체층 표면 거칠기를 작게 했다고 해도, 또한 이후의 상기 보호막의 형성 공정에서, 상기 반응이 생겨 산화물 반도체층 표면에 돌기가 생기고, 그 결과, 캐리어 트랩이 형성되어 TFT 특성이 저하되는 등의 문제가 있다.
본 발명은 상기와 같은 사정을 착안해서 이루어진 것으로서, 그 목적은, 산화물 반도체층과 보호막의 계면에 형성되는 돌기의 형태가 적절하게 제어되어, 안정된 특성을 발휘하는 TFT를 실현하는 데 있다.
상기 과제를 해결할 수 있었던 본 발명의 박막 트랜지스터는, 금속 원소로서 In, Zn 및 Sn을 적어도 포함하는 산화물로 이루어지는 산화물 반도체층과, 해당 산화물 반도체층과 직접 접촉하는 보호막을 갖는 박막 트랜지스터이며, 상기 산화물 반도체층의, 상기 보호막과 직접 접촉하는 면에 형성되는 돌기의 최대 높이가 5㎚ 미만인 것에 특징을 갖는다.
상기 돌기 중의 금속 원소의 농도(원자％)는, 상기 산화물 반도체층 중의 대응하는 금속 원소의 농도(원자％)의 0.5 내지 2.0배인 것이 바람직하다.
상기 금속 원소로서, 예를 들어 In, Zn 및 Sn인 경우를 들 수 있다. 이 경우, 상기 In, Zn 및 Sn에 차지하는, 상기 In의 비율은 5원자％ 이상 70원자％ 미만, 또한 상기 Zn의 비율은 30원자％ 이상 85원자％ 이하, 또한 상기 Sn의 비율은 50원자％ 이하(0원자％를 포함하지 않음)를 만족하는 것이 바람직하다.
또한 상기 금속 원소로서, 예를 들어 In, Zn, Sn 및 Ga인 경우를 들 수 있다. 이 경우, 상기 In, Zn, Sn 및 Ga에 차지하는, 상기 In의 비율은 5원자％ 이상 70원자％ 이하, 또한 상기 Zn의 비율은 30원자％ 이상 85원자％ 이하, 또한 상기 Sn의 비율은 50원자％ 이하(0원자％를 포함하지 않음), 또한 상기 Ga의 비율은 10원자％ 이상 40원자％ 이하를 만족하는 것이 바람직하다.
상기 보호막은 CVD법에 의해, SiH4와 N2O의 가스 유량비(SiH4/N2O)를 0.04 이하로 하여, 상기 산화물 반도체층의 바로 위에 성막되는 실리콘 산화막인 것이 바람직하다.
본 발명에 따르면, TFT에 있어서의 산화물 반도체층과 보호막의 계면에 형성되는 돌기의 형태를 적절하게 제어하고 있으므로, TFT 특성이 우수한 박막 트랜지스터를 제공할 수 있다.
또한, 본 발명에 있어서, 상기 「TFT 특성이 우수한」이라 함은, 특히, 스트레스 내성이 우수한 것, 구체적으로는, 스트레스 인가 전후에서의 임계값 전압 변화량(ΔVth)이 15V 미만인 것을 말한다.
도 1은 본 발명의 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 2는 실시예에 있어서의 표 3의 No.3의 TEM 관찰 사진이다.
도 3은 실시예에 있어서의 표 3의 No.4의 TEM 관찰 사진이다.
도 2는 실시예에 있어서의 표 3의 No.3의 TEM 관찰 사진이다.
도 3은 실시예에 있어서의 표 3의 No.4의 TEM 관찰 사진이다.
본 발명자들은, 상기 과제를 해결하기 위해 예의 연구를 거듭했다. 우선, In, Zn 및 Sn의 3원소를 적어도 포함하는 산화물로 이루어지는 산화물 반도체층과, 해당 산화물 반도체층과 직접 접촉하고 있는 보호막(해당 보호막에는, 절연막으로서 기능하는 막도 포함됨. 이하 동일함)을 갖는 TFT에 있어서, 상기 산화물 반도체층과 보호막의 계면 상태가, 소스 전극으로부터 드레인 전극에의 전자의 흐름에 영향을 미치고 있는 것을 착안하여, 상기 계면 상태와 상기 전자의 흐름 관계에 대해 검토했다.
상술한 바와 같이, 산화물 반도체층의 바로 위에 보호막을 형성 시, 보호막과 직접 접촉하는 산화물 반도체층의 표면에는 돌기가 적지 않게 생긴다. 본 발명자들은, 이 돌기가, 상기 소스 전극으로부터 드레인 전극에의 전자의 흐름에 영향을 미치고 있는 것은 아닐까라고 생각했다. 구체적으로는, 이 돌기가 형성됨으로써, 캐리어 트랩이 되는 준위가 형성되고, 그 결과, 스트레스 내성이 저하되는 것은 아닐까라고 생각했다. 따라서 본 발명자들은, 돌기의 형태가 스트레스 내성에 미치는 영향을 조사했다.
그 결과, 스트레스 내성을 높이기 위해서는, 우선 돌기의 최대 높이를 제어할 필요가 있고, 바람직하게는 또한 돌기의 성분 조성을 제어하는 것이 좋은 것, 또한 그를 위해서는, 보호막의 성막 조건을 제어하는 것이 바람직한 것을 발견하고, 본 발명을 완성했다.
이하, 본 발명에 대해 순차 설명한다. 우선, 돌기의 최대 높이에 대해 설명한다. 본 발명에서 우수한 스트레스 내성을 얻기 위해서는, 후술하는 실시예에 기재된 방법에 의해 측정되는 돌기의 최대 높이를 5㎚ 미만으로 하는 것이 좋은 것을 발견했다. 돌기의 최대 높이가 크면, 캐리어 트랩이 되는 준위가 형성되기 쉽고, 그 결과, 스트레스 내성이 열화되기 쉽다고 생각된다. 상기 돌기의 최대 높이는, 바람직하게는 4㎚ 이하, 보다 바람직하게는 3㎚ 이하이다.
또한 상기 돌기는, 산화물 반도체층의 표면에 형성되는 것이지만, 그 조성은 산화물 반도체층의 성분 조성과 다르기 쉽다. 이와 같이 돌기와 산화물 반도체층에서 성분 조성이 다른 이유는, 상기 반응(계면 반응)이, 산화물 반도체층과 보호막에 포함되는 원소의 산화력이나 원자 확산의 밸런스에 의해 생기는 것에 있다.
상기 돌기의 성분 조성이, 산화물 반도체층의 성분 조성과 크게 다른 경우도, 캐리어 트랩 준위가 형성되기 쉽고, 그 결과, 스트레스 내성의 열화를 초래한다고 생각된다. 따라서, 상기 돌기의 성분 조성은 산화물 반도체층의 성분 조성에 최대한 가까운 것이 바람직하다. 본 발명자들이 검토한 바, 상기 돌기 중의 금속 원소의 농도(원자％)가, 상기 산화물 반도체층 중의 대응하는 금속 원소의 농도(원자％)의 0.5 내지 2.0배인 것이 바람직한 것을 알 수 있었다. 이하에서는 이 배율을, 상기 돌기 중의 금속 원소의 농도(원자％)의, 상기 산화물 반도체층 중의 대응하는 금속 원소의 농도(원자％)에 대한 비율(농도 비율 X), 즉, 농도 비율 X=[돌기 중의 금속 원소의 농도(원자％)]/[산화물 반도체층 중의 금속 원소의 농도(원자％)]로 나타낸다. 이 농도 비율 X가, 돌기와 산화물 반도체층에 포함되는 모든 금속 원소이며, 0.5 이상(보다 바람직하게는 0.6 이상, 더욱 바람직하게는 0.8 이상)인 것이 바람직하고, 2.0 이하(보다 바람직하게는 1.8 이하, 더욱 바람직하게는 1.5 이하)인 것이 바람직하다.
예를 들어, 포함되는 금속 원소가 In, Zn 및 Sn인 산화물 반도체층의 경우, 후술하는 실시예에 기재된 방법에 의해 구해지는,
농도 비율 XIn=[돌기 중의 In의 농도(원자％)]/[산화물 반도체층 중의 In의 농도(원자％)],
농도 비율 XZn=[돌기 중의 Zn의 농도(원자％)]/[산화물 반도체층 중의 Zn의 농도(원자％)] 및
농도 비율 XSn=돌기 중의 Sn의 농도(원자％)]/[산화물 반도체층 중의 Sn의 농도(원자％)]의 모두가, 0.5 이상 2.0 이하인 것이 바람직하다.
또한, 금속 원소로서 In, Zn 및 Sn 이외의 원소(추가 원소, 예를 들어 Ga)를 더 포함하는 경우, [돌기의 상기 추가 원소의 농도(원자％)]/[산화물 반도체층의 상기 추가 원소의 농도(원자％)]로 표시되는 농도 비율도, 상기 범위 내(0.5 이상 2.0 이하)인 것이 바람직하다.
보호막(막 두께는, 대략 20 내지 200㎚)으로서, 실리콘 산화막(SiO2막), 실리콘 질화막(SiN막), 실리콘 산질화막(SiON막) 또는 그들 적층막 등을 형성하는 경우가 있다. 이 중, 보호막으로서 실리콘 산화막(SiO2막)을 형성하는 경우, 상기 돌기의 최대 높이를 5㎚ 미만으로 하는 것(상기 돌기를 원하는 형태로 하는 것)에는, 하기의 방법으로 형성하는 것이 권장된다. 즉, 상기 SiO2막은 일반적으로 CVD법에 의해 형성된다. 상세하게는 예를 들어, 반응 가스로서 SiH4 및 N2O를 성막용 챔버 내에 유입되고, 플라즈마를 사용해서 상기 반응 가스의 성분을 여기ㆍ반응시켜, 산화물 반도체층의 바로 위(산화물 반도체층의 기판측과는 반대측의 면)에, SiO2막을 형성하는 것을 들 수 있다. 이 성막 시에 사용하는 SiH4와 N2O의 가스 유량비를 변화시킴으로써, Si와 O의 반응량이 변화하고, 또한 H의 혼입이나 O의 결손이 생기므로, 막질이 다른 SiO2막이 형성된다.
본 발명자들은, 보호막으로서 상기의 방법에 의해 SiO2막을 형성하는 경우, 상기 돌기를 원하는 형태로 하기 위해서는, 이 보호막의 성막 조건을 제어하는 것이 좋은 것을 착안하여, 더욱 검토했다. 그 결과, 우선 상기 돌기의 최대 높이를 억제하기 위해서는, N2O에 대해 SiH4를 적게 하면 좋고, 즉, SiH4/N2O로 표시되는 유량비를 일정 이하로 하면 되는 것을 발견했다. 해당 유량비가 높은 경우, 반응 가능한 Si에 대해 O가 줄어들게 되므로, SiO2 중에 미결합손이 잔존해서 하부 산화물(산화물 반도체층을 구성하는 산화물 등)과의 반응이 발생하고, 돌기(계면 요철)가 생기기 쉬워진다고 생각된다. 상세하게는, 본 발명자들은, 상기 돌기의 최대 높이를 5㎚ 미만으로 억제하기 위해서는, SiH4/N2O 유량비를 0.04 이하로 하면 되는 것을 발견했다. SiH4/N2O 유량비는, 바람직하게는 0.03 이하, 보다 바람직하게는 0.02 이하이다. 한편, 돌기의 최대 높이를 억제하는 관점으로부터는, SiH4/N2O 유량비는 작은 쪽이 좋지만, SiH4/N2O 유량비가 지나치게 작으면, SiO2가 형성되기 어렵게 되므로, SiO2막의 성막 속도가 느려진다. 따라서 생산성의 관점에서는, SiH4/N2O 유량비를 0.001 이상으로 하는 것이 바람직하다.
또한, 상기 SiO2막 대신에, 실리콘 질화막(SiN막), 실리콘 산질화막(SiON막), 또는, 상기 SiO2막, SiN막 및 SiON막 중 2 이상을 적층하는 경우도, 상기 SiO2막의 형성 시와 마찬가지의 돌기가 생길 수 있다. 보호막으로서 SiN막을 형성하는 경우, 돌기의 최대 높이를 억제하기 위해서는, 예를 들어 성막 시에 사용하는 SiH4와, N2+NH3과의 유량비를 변화시키는 것을 들 수 있다.
또한 보호막의 성막 온도는, 대략 150 내지 250℃의 범위로 하는 것을 들 수 있다.
또한, 상기 돌기의 성분 조성도, 상기 돌기의 형태와 마찬가지로, SiH4/N2O 유량비의 영향을 받는다고 생각된다. 상술한 바와 같이 돌기와 산화물 반도체층의 각 금속 원소의 농도 비율 X를 0.5 내지 2.0의 범위 내로 하기 위해서도, SiH4/N2O 유량비를 0.04 이하로 하는 것이 바람직하다고 생각된다.
보호막의 그 밖의 성막 조건에 대해서는, 특별히 한정되지 않고, 일반적으로 행해지고 있는 조건을 채용할 수 있다. 예를 들어, 가스압:50 내지 300㎩, 성막 파워:100 내지 300W로 하는 것을 들 수 있다.
산화물 반도체층은, 금속 원소로서 In, Zn 및 Sn의 3원소를 적어도 포함하는 산화물이면 좋다. 또한 금속 원소로서 Ga를 포함하고 있어도 좋다. 각 금속 원소(In, Zn, Sn, 필요에 따라서 또한 Ga)간의 비율은, 이들 금속을 포함하는 산화물이 아몰퍼스상을 갖고, 또한, 반도체 특성을 나타내는 범위이면 특별히 한정되지 않는다.
예를 들어 Zn에 대해, 전체 금속(In, Zn 및 Sn, 필요에 따라서 더 포함되는 Ga)에 차지하는 Zn의 비율을, 30원자％ 이상으로 85 원자％ 이하로 하는 것을 들 수 있다.
Zn 이외의 상기 금속(In, Sn, 필요에 따라서 더 포함되는 Ga)은, Zn이 상기 범위 내로 제어되고, 또한, 각 금속 원소의 비율(원자비)이 후기 범위를 만족하도록 적절히 제어하면 좋다. 구체적으로는, 전체 금속(In, Zn 및 Sn, 필요에 따라서 더 포함되는 Ga)에 차지하는 In의 바람직한 비율은, 대략 5원자％ 이상 70원자％ 미만이고, 더욱 바람직하게는 30원자％ 이하이다. 또한, 전체 금속(In, Zn 및 Sn, 필요에 따라서 더 포함되는 Ga)에 차지하는 Sn의 바람직한 비율은 50원자％ 이하이다. 또한, Ga를 함유시키는 경우, 전체 금속(In, Zn, Sn 및 Ga)에 차지하는 Ga가 바람직한 비율은 10 내지 40원자％이다.
상기 금속(In, Zn 및 Sn)을 포함하는 산화물 반도체로서, 예를 들어 원자비가 In:Zn:Sn=1:2:1인 In-Zn-Sn-O를 들 수 있다.
상기 산화물 반도체층의 막 두께는, 대략 30㎚ 이상(바람직하게는 35㎚ 이상), 대략 200㎚ 이하(바람직하게는 150㎚ 이하, 보다 바람직하게는 80㎚ 이하)인 것을 들 수 있다.
상기 산화물 반도체층의 성막 방법은 특별히 상관없이, 예를 들어 스퍼터링법에 의해 스퍼터링 타깃을 사용해서 성막하는 것을 들 수 있다. 스퍼터링법에 의하면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다.
또한 본 발명의 TFT는, 상기 산화물 반도체층과, 해당 산화물 반도체층과 직접 접촉하는 보호막을 갖고, 또한 상기 산화물 반도체층과 상기 보호막의 계면에 형성되는 돌기를 상기와 같이 제어한 점에 특징을 갖는다. 따라서, TFT에 있어서의 그 밖의 구성(기판, 게이트 전극, 게이트 절연막, 소스ㆍ드레인 전극, 소스ㆍ드레인 전극 상에 형성되는 표면 보호막, 투명 도전막 등)에 대해서는 특별히 상관없이, 통상 사용되는 구성이면 좋다.
이하, 도 1을 참조하면서, 상기 TFT의 제조 방법의 실시 형태를 설명한다. 도 1 및 이하의 제조 방법은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이에 한정되는 취지는 아니다. 예를 들어 도 1에는, 보텀 게이트형 구조의 TFT를 나타내고 있지만, 본 발명의 실시 형태는 이에 한정되지 않는다. 본 발명은 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 순서대로 구비하는 톱 게이트형의 TFT에도 적용할 수 있다. 상세하게는, 해당 톱 게이트형의 TFT에 있어서의, 상기 산화물 반도체층과 이에 직접 접촉하는 보호막[실리콘 산화막(SiO2막), 실리콘 질화막(SiN막), 실리콘 산질화막(SiON막) 또는 이들의 적층막]의 계면에 형성될 수 있는 돌기를, 본 발명과 같이 제어하는 것을 들 수 있다.
도 1에 도시하는 바와 같이, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 산화물 반도체층(4)이 형성되어 있다. 산화물 반도체층(4) 상에는 보호막[절연막이기도 함. 예를 들어 실리콘 산화막(SiO2막) 등](5)이 형성되고, 그 위에 소스ㆍ드레인 전극(6)이 형성되고, 또한 그 위에 표면 보호막(7)이 형성되고, 최표면에는 투명 도전막(8)이 형성되고, 해당 투명 도전막(8)은 소스ㆍ드레인 전극(6)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 사용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극(2)으로서, Al이나 Cu의 금속 박막, 이 합금 박막 또는 후술하는 실시예에서 사용하고 있는 Mo 박막 등을 들 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 산화막(SiO2막), 실리콘 질화막(SiN막), 실리콘 산질화막(SiON막) 등이 대표적으로 예시된다.
계속해서 산화물 반도체층(4)을 형성한다. 해당 산화물 반도체층(4)은, 상술한 바와 같이 스퍼터링법에 의해 성막하는 것을 들 수 있다. 바람직하게는 상기 산화물 반도체층(4)과 동일 조성의 스퍼터링 타깃을 사용해서, DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막하는 것을 들 수 있다. 혹은, 조합 스퍼터링법에 의해 상기 산화물 반도체층(4)을 성막해도 좋다.
상기 산화물 반도체층(4)에 대해, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행한다. 패터닝의 직후에, 해당 산화물 반도체층(4)의 막질 개선을 위해, 예를 들어, 가열 온도:250 내지 350℃(바람직하게는 300 내지 350℃), 가열 시간:15 내지 120분(바람직하게는 60 내지 120분)의 조건에서 열처리(프레 어닐)을 행해도 좋다. 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하고, 트랜지스터 성능이 향상된다.
상기 프레 어닐의 후, 상기 산화물 반도체층(4)의 표면을 보호하기 위해, 보호막(5)으로서 예를 들어 실리콘 산화막(SiO2막)을, 상술한 방법으로 형성하는 것을 들 수 있다.
계속해서, 상기 산화물 반도체층(4)과, 다음에 형성하는 소스ㆍ드레인 전극(6)의 콘택트를 취하기 위해, 포토리소그래피 및 드라이 에칭을 실시하여 패터닝을 행한다.
그리고 나서 소스ㆍ드레인 전극(6)을 형성한다. 해당 소스ㆍ드레인 전극(6)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 상기 게이트 전극(2)과 마찬가지로, Al이나 Cu 등의 금속 또는 합금을 사용해도 좋고, 후기하는 실시예와 같이 Mo 박막을 사용해도 좋다.
상기 소스ㆍ드레인 전극(6)의 형성 방법으로서, 예를 들어 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 리프트 오프법으로 형성하는 것을 들 수 있다.
다음에, 상기 소스ㆍ드레인 전극(6) 상에 표면 보호막(절연막)(7)을 형성한다. 해당 표면 보호막(7)은, 예를 들어 CVD법에 의해 성막하는 것을 들 수 있다. 상기 표면 보호막(7)으로서는, 실리콘 산화막(SiO2막), 실리콘 질화막(SiN막), 실리콘 산질화막(SiON막) 또는 이들 적층막을 들 수 있다.
다음에, 포토리소그래피 및 드라이 에칭에 의해, 상기 표면 보호막(7)에 콘택트 홀을 형성한 후, 투명 도전막(8)을 형성한다. 해당 투명 도전막(8)의 종류는 특별히 한정되지 않고, 통상 사용되는 것을 사용할 수 있다.
본원은, 2012년 10월 19일에 출원된 일본 특허 출원 제2012-231805호에 기초하는 우선권의 이익을 주장하는 것이다. 2012년 10월 19일에 출원된 일본 특허 출원 제2012-231805호의 명세서의 전체 내용이, 본원의 참고를 위해 원용된다.
<실시예>
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 원래 하기 실시예에 의해 제한을 받는 것이 아니라, 전후기의 취지에 적합할 수 있는 범위에서 적당하게 변경을 추가하여 실시하는 것도 물론 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
우선, 유리 기판(코닝사제 이글 XG, 직경 100㎜×두께 0.7㎜) 상에, 게이트 전극용 박막으로서 Mo 박막(막 두께 100㎚)을 성막하고, 공지의 방법에 의해 패터닝해서 게이트 전극을 얻었다. 상기 Mo 박막은, 순Mo 스퍼터링 타깃을 사용하고, DC 스퍼터링법에 의해, 성막 온도:실온, 성막 파워:300W, 캐리어 가스:Ar, 가스압:2mTorr의 조건에서 행했다.
다음에, 게이트 절연막으로서 SiO2막(200㎚)을 성막했다. 해당 게이트 절연막의 성막은 플라즈마 CVD법을 사용하고, 캐리어 가스:SiH4와 N2O의 혼합 가스, 성막 파워:100W, 성막 온도:300℃의 조건에서 성막했다.
계속해서, 산화물 반도체층(막 두께:40㎚)으로서 IZTO 박막(조성은, In:Zn:Sn=20:53:27)을, 하기의 성막 조건에서, IZTO 스퍼터링 타깃을 사용해서 스퍼터링법에 의해 성막했다.
(IZTO 박막의 성막 조건)
스퍼터링 장치:(주)ULVAC제 「CS-200」
기판 온도: 실온
가스압:1mTorr
산소 분압: [O2/(Ar+O2)]×100=4％
상기와 같이 하여 산화물 반도체층을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행했다. 웨트 에천트액으로서는, 간또우 가가꾸(주)제 「ITO-07N」(옥살산과 물의 혼합액)을 사용하고, 액온을 40℃로 했다.
상기와 같이 하여 산화물 반도체층을 패터닝한 후, 산화물 반도체층의 막질을 향상시키기 위해, 프레 어닐 처리를 행했다. 프레 어닐 처리는, 수증기 중, 대기압 하에, 350℃에서 1시간 행했다.
다음에, 상기 IZTO 박막(산화물 반도체층)의 표면을 보호하기 위해, 보호막으로서 SiO2막(막 두께 100㎚)을 형성했다. 이 SiO2막의 형성에는, SAMCO제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 사용해 왔다. 본 실시예에서는, N2O 및 SiH4의 혼합 가스를 사용하고, 하기 및 표 3에 나타내는 조건에서 성막했다.
(보호막의 성막 조건)
성막 온도:150℃, 200℃
가스압:133㎩
성막 파워:100W
SiH4/N2O 유량비:0.003, 0.04, 0.06
상기 보호막에 대해, 산화물 반도체층과 소스ㆍ드레인 전극의 콘택트를 취하기 위해, 포토리소그래피 및 드라이 에칭을 실시하여 패터닝을 행했다.
다음에, 리프트 오프법에 의해 소스ㆍ드레인 전극을 형성했다. 구체적으로는 포토레지스트를 사용해서 패터닝을 행한 후, Mo 박막을 DC 스퍼터링법에 의해 성막(막 두께는 100㎚) 했다. 소스ㆍ드레인 전극용 Mo 박막의 성막 방법은, 전술한 게이트 전극의 경우와 동일하다. 계속해서, 아세톤액 중에서 초음파 세정기에 걸쳐서 불필요한 포토레지스트를 제거하고, TFT의 채널 길이를 10㎛, 채널 폭을 200㎛로 했다.
상기 소스ㆍ드레인 전극을 형성한 후, 표면 보호막을 형성했다. 해당 표면 보호막으로서, SiO2막(막 두께 100㎚)과 SiN막(막 두께 150㎚)의 적층막(합계 막 두께 250㎚)을 형성했다. 상기 SiO2막 및 SiN막의 형성은 SAMCO제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 사용해 왔다. 본 실시예에서는, SiO2막, SiN막의 순서대로 형성했다. 상기 SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, 상기 SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용했다. 모든 경우도 성막 파워를 100W, 성막 온도를 150℃로 했다.
다음에, 포토리소그래피 및 드라이 에칭에 의해, 표면 보호막에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀을 형성했다.
이와 같이 하여 얻어진 각 TFT 소자를 사용하고, 이하와 같이, 돌기의 평가 및 트랜지스터(TFT) 특성의 평가를 행했다.
(1) 돌기의 평가
(1-1) 돌기의 최대 높이
TFT 소자의 산화물 반도체층과 이 산화물 반도체층에 직접 접촉하는 보호막의 계면을 포함하는, 막 두께 방향의 단면을 관찰할 수 있도록, TFT 소자에 가공을 실시했다. 해당 가공은 FIB(Focused Ion Beam, 집속 이온빔), 상세하게는 Ga 이온빔을 사용해 왔다.
그리고, 상기 가공 영역이 계면 방향 길이에서 1 내지 2㎛ 정도의 관찰용 시료를, TEM에 의해, 먼저 저배율(150,000배)로 대략적으로 관찰하고, 계면이 거칠게 보이는 부분을, 또한 고배율(1,500,000배)로 관찰해서 돌기의 유무나 돌기의 사이즈를 확인했다. 상세하게는, 관찰상(TEM상)에 있어서, 산화물 반도체층이 접하는 기초(게이트 절연막 등)의 굴곡을 반영하지 않고, 볼록부가 형성되어 있는 부분을 「돌기」라고 판정하고, 이 볼록부의 최대점과, 시야 내의 상기 산화물 반도체층과 상기 보호막의 계면(라인)의 최저점의 차를 「돌기의 최대 높이」로 했다(볼록부가 형성되어 있는 산화물 반도체층의 기초에 굴곡이 있는 경우는, 굴곡의 고저를 빼고 나서 최저점을 구했음).
상기 방법에 의해, 돌기의 최대 높이를 구하고, 하기 판정 기준에 의해 평가했다. 본 실시예에서는 ○ 및 △의 경우를, 산화물 반도체층과 보호막의 계면 상태가 양호하다고 평가했다.
(판정 기준)
○…돌기의 최대 높이가 2㎚ 미만
△…돌기의 최대 높이가 2㎚ 이상 5㎚ 미만
×…돌기의 최대 높이가 5㎚ 이상
(1-2) 돌기의 성분 조성
상기 단면에 있어서의 산화물 반도체층의 막 두께 중심부 및 돌기의, In, Sn, Zn의 각 함유량을, EDX(에너지 분산형 X선 분광법)에 의해 측정했다. 그리고, 각 금속 원소의 농도(전체 금속 원소에 차지하는 비율)를, 하기 수학식 1 내지 3을 사용해서 산출했다.
[상기 수학식 1 내지 3의 우변에 있어서, In, Sn, Zn은 산화물 반도체층의 막 두께 중심부 또는 돌기의, In, Sn, Zn의 각 함유량(원자％)을 나타냄]
그리고, 농도 비율 XIn[=(돌기 중의 In의 농도)/(산화물 반도체층 중의 In의 농도)], 농도 비율 XZn[=(돌기 중의 Zn의 농도)/(산화물 반도체층 중의 Zn의 농도)] 및 농도 비율 XSn[=(돌기 중의 Sn의 농도)/(산화물 반도체층 중의 Sn의 농도)]을 구하고, 하기 판정 기준에 의해 돌기의 성분 조성의 평가를 행했다. 본 실시예에서는 OK의 경우를 합격으로 평가했다.
(판정 기준)
OK…농도 비율 XIn, 농도 비율 XZn 및 농도 비율 XSn의 모두가 0.5 이상 2.0 이하
NG…농도 비율 XIn, 농도 비율 XZn, 농도 비율 XSn 중 적어도 어느 하나가 0.5 미만 또는 2.0 초과
참고로, 후술하는 표 3의 No.3, No.4의 측정 결과를, 각각 도 2, 도 3에 도시한다. 도 2는 No.3의 금속 원소의 농도의 분석 위치를 나타내는 TEM 관찰 사진이며, 해당 사진 중, ○가 돌기, △가 산화물 반도체층의 막 두께 중심부의 분석 위치를 나타낸다. 각 분석 위치의 성분 조성을 측정한 결과를 표 1에 나타낸다.
이 표 1로부터, No.3의 농도 비율 XIn, 농도 비율 XSn은 모두 1.7이며, 원하는 비율의 범위 내(0.5 이상 2.0 이하)에 있다. 그러나, No.3의 농도 비율 XZn은 0.2이며, 상기 비율의 범위(0.5 이상 2.0 이하)를 하회하고 있다. 따라서, 후술하는 표 3에 있어서 No.3의 「농도 비율 X의 판정」은 NG이다.
또한 도 3은, No.4의 금속 원소의 농도 분석 위치를 나타내는 TEM 관찰 사진이며, 해당 사진 중, ○가 돌기, △가 산화물 반도체층의 막 두께 중심부의 분석 위치를 나타낸다. 또한, No.4에서는, 도 3에 도시하는 바와 같이 눈에 띈 돌기가 거의 없으므로, 상기 산화물 반도체층의, 상기 보호막과 직접 접촉하는 면(계면)을 분석했다. 각 분석 위치의 성분 조성을 측정한 결과를 표 2에 나타낸다.
이 표 2로부터, No.4의 농도 비율 XIn, 농도 비율 XZn 및 농도 비율 XSn은 모두, 원하는 비율의 범위 내(0.5 이상 2.0 이하)에 있다. 따라서, 후술하는 표 3에 있어서 No.4의 「농도 비율 X의 판정」은 OK이다.
표 3에 있어서의 그 밖의 예도, 상기 No.3이나 No.4와 마찬가지로 하여 각 농도 비율 X(농도 비율 XIn, 농도 비율 XZn, 농도 비율 XSn)를 구하고, 판정을 행했다. 그 결과를 표 3에 나타낸다.
(2) TFT 특성의 평가
다음에, 이하와 같이 하여, 트랜지스터 특성(드레인 전류-게이트 전압 특성, Id-Vg 특성), 임계값 전압, 전계 효과 이동도, 스트레스 내성을 조사했다.
(2-1) 트랜지스터 특성의 측정
트랜지스터 특성(TFT 특성)의 측정은 Agilent Technology사제 「4156C」의 반도체 파라미터 애널라이저를 사용했다. 또한 측정은 시료의 콘택트 홀에 프로브를 접촉하도록 해 행해졌다. 상세한 측정 조건은 이하와 같다.
소스 전압:0V
드레인 전압:10V
게이트 전압:-30 내지 30V(측정 간격:0.25V)
기판 온도:실온
(2-2) 임계값 전압(Vth)
임계값 전압이란, 대략적으로 말하면, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는, 드레인 전류가, 온 전류와 오프 전류 사이 1㎁ 부근에서 있을 때의 전압을 임계값 전압이라고 정의하고, 각 TFT의 임계값 전압을 측정했다. 본 실시예에서는, Vth(절대값)가 5V 이하인 것을 합격으로 했다. 이 결과를 표 3에 나타낸다.
(2-3) 전계 효과 이동도 μFE
전계 효과 이동도 μFE는, TFT 특성으로부터 Vd>Vg-Vth인 포화 영역에서 도출했다. 포화 영역에서는 Vg, Vth를 각각 게이트 전압, 임계값 전압, Id를 드레인 전류, L, W를 각각 TFT 소자의 채널 길이, 채널 폭, Ci를 게이트 절연막의 정전 용량, μFE를 전계 효과 이동도로 하고, μFE를 하기 수학식 4로부터 도출했다. 본 실시예에서는, 포화 영역을 만족하는 게이트 전압 부근에 있어서의 드레인 전류-게이트 전압 특성(Id-Vg 특성)으로부터 전계 효과 이동도 μFE(표 3에서는 「이동도」라고 나타냄)를 도출했다. 그리고 해당 이동도가 10㎠/Vs 이상의 경우를 합격으로 했다.
그 결과를 표 3에 나타낸다.
(2-4) 스트레스 내성의 평가(스트레스로서 광 조사+부바이어스를 인가)
본 실시예에서는, 실제의 패널 구동 시의 환경(스트레스)을 모의하여, 게이트 전극에 부바이어스를 인가하면서 광을 조사하는 스트레스 인가 시험을 행했다. 스트레스 인가 조건은 이하와 같다. 광의 파장으로서는, 산화물 반도체의 밴드 갭에 가깝고, 트랜지스터 특성이 변동되기 쉬운 400㎚ 정도를 선택했다.
(시험 조건)
게이트 전압:-20V
기판 온도:60℃
광 스트레스 조건
파장:400㎚
조도(TFT에 조사되는 광의 강도):0.1μW/㎠
광원:OPTOSUPPLY사제 LED(ND 필터에 의해 광량을 조정)
스트레스 인가 시간:2시간
스트레스 인가 전후의 임계값 전압(Vth)을 상기의 방법에 의해 측정하고, 그 차(ΔVth)를 측정했다. 이와 같이 하여 산출된 ΔVth에 대해, 하기 판정 기준으로 평가했다. 그리고 본 실시예에서는 OK의 경우를 스트레스 내성이 우수한 것으로 평가했다. 그 결과를 표 3에 나타낸다.
(판정 기준)
OK…ΔVth(절대값)가 15V 미만
NG…ΔVth(절대값)가 15V 이상
표 3으로부터 다음과 같이 고찰할 수 있다. No.1, 2 및 4와, No.3과의 대비로부터, 스트레스를 주지 않는 상태에서는 특성(Vth, 이동도)에 차이는 보이지 않았지만, 스트레스를 인가하면, 돌기의 최대 높이 등을 제어한 No.1, 2 및 4의 쪽이, No.3보다도 ΔVth가 작아, 스트레스 내성이 우수한 것을 알 수 있다.
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 산화물 반도체층
5 : 보호막(SiO2막)
6 : 소스ㆍ드레인 전극
7 : 표면 보호막(절연막)
8 : 투명 도전막
2 : 게이트 전극
3 : 게이트 절연막
4 : 산화물 반도체층
5 : 보호막(SiO2막)
6 : 소스ㆍ드레인 전극
7 : 표면 보호막(절연막)
8 : 투명 도전막
Claims (7)
- 금속 원소로서 In, Zn 및 Sn을 적어도 포함하는 산화물로 이루어지는 산화물 반도체층과, 해당 산화물 반도체층과 직접 접촉하는 보호막을 갖는 박막 트랜지스터이며,
상기 산화물 반도체층의, 상기 보호막과 직접 접촉하는 면에 형성되는 돌기의 최대 높이가 5㎚ 미만이고,
상기 돌기 중의 금속 원소의 농도(원자％)가, 상기 산화물 반도체층 중의 대응하는 금속 원소의 농도(원자％)의 0.5 내지 2.0배이고,
상기 보호막은 CVD법에 의해, SiH4와 N2O의 가스 유량비(SiH4/N2O)를 0.04 이하, 또한 성막 온도를 150 내지 200℃의 범위로 하여, 상기 산화물 반도체층의 바로 위에 성막되는 실리콘 산화막인, 박막 트랜지스터. - 삭제
- 제1항에 있어서,
상기 금속 원소는 In, Zn 및 Sn인, 박막 트랜지스터. - 제3항에 있어서,
상기 In, Zn 및 Sn에 차지하는,
상기 In의 비율이 5원자％ 이상 70원자％ 미만, 또한
상기 Zn의 비율이 30원자％ 이상 85원자％ 이하, 또한
상기 Sn의 비율이 50원자％ 이하(0원자％를 포함하지 않음)를 만족하는, 박막 트랜지스터. - 제1항에 있어서,
상기 금속 원소는 In, Zn, Sn 및 Ga인, 박막 트랜지스터. - 제5항에 있어서,
상기 In, Zn, Sn 및 Ga에 차지하는,
상기 In의 비율이 5원자％ 이상 30원자％ 이하, 또한
상기 Zn의 비율이 30원자％ 이상 49.5원자％ 이하, 또한
상기 Sn의 비율이 50원자％ 이하(0원자％를 포함하지 않음), 또한
상기 Ga의 비율이 10원자％ 이상 40원자％ 이하를 만족하는, 박막 트랜지스터. - 삭제
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