CN104756257A - 薄膜晶体管 - Google Patents
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Abstract
本发明提供在氧化物半导体层与保护膜的界面形成的突起的形态被适当地控制、发挥稳定的特性的薄膜晶体管。该薄膜晶体管在以下方面具有特征，即，具有由作为金属元素至少含有In、Zn和Sn的氧化物构成的氧化物半导体层和与该氧化物半导体层直接接触的保护膜，在所述氧化物半导体层的与所述保护膜直接接触的面上形成的突起的最大高度低于5nm。
Description
技术领域
本发明涉及用于液晶显示器、有机EL显示器等显示装置的薄膜晶体管(TFT)。
背景技术
非晶(非晶质)氧化物半导体与通用的非晶硅(a-Si)相比，具有高载流子迁移率，光学带隙大，能够以低温成膜，因此，期待其面向要求大型、高分辨率、高速驱动的新一代显示器或耐热性低的树脂基板等的应用。
上述氧化物半导体中，包含由铟、镓、锌、以及氧构成的无定形氧化物(In-Ga-Zn-O，以下有时称作“IGZO”。)的半导体、包含由铟、锌、锡、以及氧构成的无定形氧化物(In-Zn-Sn-O，以下有时称作“IZTO”。)的半导体因为具有非常高的载流子迁移率，所以优选使用。例如在非专利文献1和2中公开了将In∶Ga∶Zn＝1.1∶1.1∶0.9(原子比)的IGZO薄膜用于薄膜晶体管(TFT)的半导体层(活性层)的TFT。
另外，作为将IZTO薄膜用于半导体层的例子，可以举出例如专利文献1和2、以及非专利文献3和4。其中在专利文献1中，公开了包含In、Zn、Sn等元素和Mo且相对于无定形氧化物中的全部金属原子数的Mo的原子组成比率为0.1～5原子％的无定形氧化物(IZTO)。另外在上述专利文献1的实施例中，公开了将在IZTO中添加了Mo的薄膜用于活性层的TFT。
上述技术是在TFT的半导体层中使用无定形氧化物半导体的技术，证明使用该无定形氧化物半导体时，能够实现比a-Si更高迁移率的TFT。与此相对，专利文献3的目的在于提供通过高温烧成从而使氧化物半导体结晶化、迁移率更高的半导体层。详细而言，在上述专利文献3中，通过控制烧成温度来解决在高温烧成时成为特性劣化的问题的半导体层的表面粗糙度。更详细而言，示出了对于含有由In、Ga和Zn构成的组中的至少1种元素的多晶氧化物半导体薄膜，在将其表面粗糙度Ra保持在1.5nm以下并进行多晶化的温度区域：660℃以上且840℃以下进行烧成。
现有技术文献
专利文献
专利文献1：日本特开2009-164393号公报
专利文献2：日本特开2008-243928号公报
专利文献3：日本特开2010-177431号公报
非专利文献
非专利文献1：固体物理，VOL44，P621(2009)
非专利文献2：Nature，VOL432，P488(2004)
非专利文献3：Applied Physics Letters，Vol.95，072104(2009)
非专利文献4：The Proceedings of The 17th InternationalDisplay Workshops(IDW’10)，AMD5/OLED6-2，p631(2010)
发明所要解决的课题
一般而言，为了保护TFT元件不吸附环境中的水分等，TFT元件具有按照与氧化物半导体层直接接触的方式形成了保护膜(本发明中，为了区别该保护膜、与在源-漏电极形成后成膜的保护膜，而将在源-漏电极形成后成膜的保护膜称为“表面保护膜”。以下同样)的结构。在该保护膜的成膜时，在氧化物半导体层的与所述保护膜直接接触的面(以下有时称为“氧化物半导体层与保护膜的界面”)发生反应(界面反应)而形成突起。因此，即使像上述专利文献3那样减小高温烧成后的半导体层的表面粗糙度，也会在更后面的上述保护膜的形成工序中，发生上述反应而在氧化物半导体层表面产生突起，其结果是，存在形成载流子陷阱而TFT特性降低等问题。
发明内容
本发明着眼于类似于上述的问题而完成，其目的在于，实现在氧化物半导体层与保护膜的界面形成的突起的形态被适当地控制，并发挥稳定的特性的TFT。
用于解决课题的方法
能够解决上述课题的本发明的薄膜晶体管的特征在于，所述薄膜晶体管具有：由作为金属元素至少含有In、Zn和Sn的氧化物构成的氧化物半导体层和与该氧化物半导体层直接接触的保护膜，在所述氧化物半导体层的与所述保护膜直接接触的面上形成的突起的最大高度低于5nm。
所述突起中的金属元素的浓度(原子％)优选为所述氧化物半导体层中所对应的金属元素的浓度(原子％)的0.5～2.0倍。
作为所述金属元素，可以举出例如为In、Zn和Sn的情况。在这种情况下，优选满足所述In、Zn和Sn中所占的、所述In的比率为5原子％以上且70原子％以下、并且所述Zn的比率为30原子％以上且85原子％以下、并且所述Sn的比率为50原子％以下(不含0原子％)。
另外作为所述金属元素，可以举出例如为In、Zn、Sn和Ga的情况。在这种情况下，优选满足所述In、Zn、Sn和Ga中所占的、所述In的比率为5原子％以上且70原子％以下、并且所述Zn的比率为30原子％以上且85原子％以下、并且所述Sn的比率为50原子％以下(不含0原子％)、并且所述Ga的比率为10原子％以上且40原子％以下。
所述保护膜优选为通过CVD法，将SiH4与N2O的气体流量比(SiH4/N2O)设为0.04以下，在所述氧化物半导体层的正上方成膜的硅氧化膜。
发明效果
根据本发明，能够提供由于适当控制了在TFT中的氧化物半导体层与保护膜的界面形成的突起的形态，因而TFT特性优异的薄膜晶体管。
需要说明的是，在本发明中，上述“TFT特性优异”尤其是指应力耐性优异，具体来说，应力施加前后的阈值电压变化量(ΔVth)低于15V。
附图说明
图1是用于说明本发明的薄膜晶体管的示意剖视图。
图2是实施例中的表3的No.3的TEM观察照片。
图3是实施例中的表3的No.4的TEM观察照片。
具体实施方式
本发明人为了解决上述课题反复认真研究。首先，着眼于在具有包含至少含有In、Zn和Sn这3元素的氧化物的氧化物半导体层和与该氧化物半导体层直接接触的保护膜(该保护膜中，还包含作为绝缘膜发挥功能的膜。以下相同)的TFT中，所述氧化物半导体层与保护膜的界面状态可能影响从源电极向漏电极的电子的流动，对所述界面状态与所述电子的流动的关系进行了讨论。
如上所述，在氧化物半导体层的正上方形成保护膜时，在与保护膜直接接触的氧化物半导体层的表面大量产生突起。本发明人认为该突起可能会影响从上述源电极向漏电极的电子的流动。具体来说，认为可能是通过形成该突起，从而形成成为载流子陷阱的能级，其结果是应力耐性降低。因此，本发明人调查了突起的形态对应力耐性产生的影响。
结果发现，为了提高应力耐性，首先需要控制突起的最大高度，优选进一步控制突起的成分组成为宜，而且为此，优选控制保护膜的成膜条件，从而完成本发明。
以下，对本发明依次进行说明。首先，对突起的最大高度进行说明。在本发明中，为了得到优异的应力耐性，发现将用后述的实施例中记载的方法测定的突起的最大高度设为低于5nm为宜。可以认为若突起的最大高度大，则容易形成成为载流子陷阱的能级，其结果是，应力耐性容易劣化。上述突起的最大高度优选为4nm以下，更优选为3nm以下。
另外，所述突起在氧化物半导体层的表面形成，但其组成容易与氧化物半导体层的成分组成不同。像这样在突起和氧化物半导体层中成分组成不同的理由在于，上述反应(界面反应)因氧化物半导体层和保护膜中所含元素的氧化力、原子扩散的平衡而发生。
可以认为在所述突起的成分组成与氧化物半导体层的成分组成大有不同的情况下，也容易形成载流子陷阱能级，其结果是，招致应力耐性的劣化。因此，优选所述突起的成分组成与氧化物半导体层的成分组成极其相近。本发明人在进行讨论时得知，优选所述突起中的金属元素的浓度(原子％)为所述氧化物半导体层中所对应的金属元素的浓度(原子％)的0.5～2.0倍。以下，以所述突起中的金属元素的浓度(原子％)相对于所述氧化物半导体层中所对应的金属元素的浓度(原子％)的比率(浓度比率X)、即浓度比率X＝[突起中的金属元素的浓度(原子％)]/[氧化物半导体层中的金属元素的浓度(原子％)]表示该倍率。该浓度比率X在突起和氧化物半导体层中所含全部金属元素中，优选为0.5以上(更优选为0.6以上、进一步优选为0.8以上)，优选为2.0以下(更优选为1.8以下、进一步优选为1.5以下)。
例如，在所含有的金属元素为In、Zn和Sn的氧化物半导体层的情况下，用后述的实施例所述的方法求出的
浓度比率XIn＝[突起中的In的浓度(原子％)]/[氧化物半导体层中的In的浓度(原子％)]、
浓度比率XZn＝[突起中的Zn的浓度(原子％)]/[氧化物半导体层中的Zn的浓度(原子％)]、以及
浓度比率XSn＝[突起中的Sn的浓度(原子％)]/[氧化物半导体层中的Sn的浓度(原子％)]全部优选为0.5以上且2.0以下。
另外，作为金属元素进一步包含In、Zn和Sn以外的元素(追加元素、例如Ga)的情况下，[突起的所述追加元素的浓度(原子％)]/[氧化物半导体层的所述追加元素的浓度(原子％)]所表示的浓度比率也优选在上述范围内(0.5以上且2.0以下)。
作为保护膜(膜厚为约20～200nm)，有时形成硅氧化膜(SiO2膜)、硅氮化膜(SiN膜)、硅氧氮化膜(SiON膜)、或它们的层叠膜等。其中，在形成硅氧化膜(SiO2膜)作为保护膜的情况下，为了使所述突起的最大高度低于5nm(使所述突起成为所期望的形态)，推荐用下述的方法形成。即，所述SiO2膜一般通过CVD法形成。详细而言，可以举出例如将SiH4和N2O作为反应气体流入成膜用腔室内，使用等离子体使所述反应气体的成分激发并反应，在氧化物半导体层的正上方(与氧化物半导体层的基板侧相反侧的面)形成SiO2膜。通过改变在该成膜时使用的SiH4和N2O的气体流量比，Si和O的反应量发生变化，另外产生H的混入、O的缺陷，因此形成膜质不同的SiO2膜。
本发明人在用上述的方法形成SiO2膜作为保护膜的情况下，为了使所述突起成为所期望的形态，着眼于优选控制该保护膜的成膜条件，进一步进行了讨论。其结果发现，首先，为了抑制上述突起的最大高度，相对于N2O减少SiH4即可，即，使SiH4/N2O所表示的流量比为一定以下即可。在该流量比高的情况下，可以认为由于O相对于可反应的Si变少，在SiO2中残留悬挂键而发生与下部氧化物(构成氧化物半导体层的氧化物等)的反应，容易产生突起(界面凹凸)。详细而言，本发明人发现，为了将所述突起的最大高度抑制到低于5nm，使SiH4/N2O流量比为0.04以下即可。SiH4/N2O流量比优选为0.03以下，更优选为0.02以下。另一方面，从抑制突起的最大高度的观点出发，优选SiH4/N2O流量比小，若SiH4/N2O流量比过小，则由于变得难以形成SiO2，SiO2膜的成膜速度变慢。因此，从生产率的观点出发，优选使SiH4/N2O流量比为0.001以上。
需要说明的是，在代替上述SiO2膜而层叠硅氮化膜(SiN膜)、硅氧氮化膜(SiON膜)、或者所述SiO2膜、SiN膜和SiON膜之中的2个以上的情况下，也可产生与上述SiO2膜的形成时同样的突起。在形成SiN膜作为保护膜的情况下，为了抑制突起的最大高度，可以举出例如改变成膜时所使用的SiH4与N2+NH3的流量比。
另外，可以举出保护膜的成膜温度设为约150～250℃的范围。
需要说明的是，可以认为所述突起的成分组成也与所述突起的形态同样地，受SiH4/N2O流量比的影响。如上所述，认为为了使突起和氧化物半导体层的各金属元素的浓度比率X在0.5～2.0的范围内，也优选使SiH4/N2O流量比为0.04以下。
对于保护膜的其它成膜条件，没有特别限定，可以采用通常实施的条件。例如，可以举出气压：50～300Pa、成膜功率：100～300W。
氧化物半导体层为至少包含In、Zn和Sn这3种元素作为金属元素的氧化物即可。进一步作为金属元素可以包含Ga。各金属元素(In、Zn、Sn、根据需要进一步的Ga)间的比率只要在包含这些金属的氧化物具有无定形相、且显示出半导体特性的范围内就没有特别限定。
例如对于Zn，可以举出使Zn在全部金属(In、Zn和Sn、根据需要进一步包含的Ga)中所占的比率为30原子％以上且85原子％以下。
Zn以外的上述金属(In、Sn、根据需要进一步包含的Ga)按照Zn被控制在上述范围内、且各金属元素的比率(原子比)满足后述范围的方式适当控制即可。具体来说，In在全部金属(In、Zn和Sn、根据需要进一步包含的Ga)中所占的优选比率为约5原子％以上且70原子％以下，进一步优选为30原子％以下。另外，Sn在全部金属(In、Zn和Sn、根据需要进一步包含的Ga)中所占的优选比率为50原子％以下。在进一步含有Ga的情况下，Ga在全部金属(In、Zn、Sn和Ga)中所占的优选比率为10～40原子％。
作为包含上述金属(In、Zn和Sn)的氧化物半导体，可以举出例如原子比为In∶Zn∶Sn＝1∶2∶1的In-Zn-Sn-O。
可以举出所述氧化物半导体层的膜厚为约30nm以上(优选35nm以上)且为约200nm以下(优选150nm以下、更优选80nm以下)。
所述氧化物半导体层的成膜方法没有特别要求，可以举出例如通过溅射法使用溅射靶成膜。根据溅射法，可以容易地形成成分、膜厚的膜面内均匀性优异的薄膜。
另外，本发明的TFT在如下方面具有特征，即，具有上述氧化物半导体层和与该氧化物半导体层直接接触的保护膜，且按如上所述控制在所述氧化物半导体层与所述保护膜的界面形成的突起。因此，对TFT中的其它构成(基板、栅电极、栅极绝缘膜、源-漏电极、在源-漏电极上形成的表面保护膜、透明导电膜等)没有特别要求，是通常使用的构成即可。
以下，边参照图1，边对上述TFT的制造方法的实施方式进行说明。图1和以下的制造方法示出本发明的优选实施方式的一例，但并没有限定于此的意思。例如在图1中，示出了底栅型结构的TFT，但本发明的实施方式并不限于此。本发明还可以应用于在氧化物半导体层之上依次具备栅极绝缘膜和栅电极的顶栅型的TFT。详细而言，可以举出按照本发明控制该顶栅型的TFT的可在上述氧化物半导体层和与其直接接触的保护膜[硅氧化膜(SiO2膜)、硅氮化膜(SiN膜)、硅氧氮化膜(SiON膜)、或它们的层叠膜]的界面形成的突起。
如图1所示，在基板1上形成有栅电极2和栅极绝缘膜3，在其上形成有氧化物半导体层4。在氧化物半导体层4上形成保护膜[也是绝缘膜。例如硅氧化膜(SiO2膜)等]5，在其上形成源-漏电极6，进一步在其上形成表面保护膜7，在最表面形成透明导电膜8，该透明导电膜8与源-漏电极6电连接。
在基板1上形成栅电极2和栅极绝缘膜3的方法没有特别限定，可以采用通常使用的方法。另外，栅电极2和栅极绝缘膜3的种类也没有特别限定，可以使用通用的栅电极和栅极绝缘膜。例如作为栅电极2，可以举出Al、Cu的金属薄膜、它们的合金薄膜、或后述的实施例中使用的Mo薄膜等。另外，作为栅极绝缘膜3，可以代表性地例示出硅氧化膜(SiO2膜)、硅氮化膜(SiN膜)、硅氧氮化膜(SiON膜)等。
接着，形成氧化物半导体层4。该氧化物半导体层4可以举出如上所述通过溅射法成膜。可以优选举出使用与所述氧化物半导体层4相同组成的溅射靶，通过DC溅射法或RF溅射法成膜。或者，可以通过组合的溅射法将所述氧化物半导体层4成膜。
通过光刻和湿蚀刻对所述氧化物半导体层4进行图案化。刚图案化后，为了改善该氧化物半导体层4的膜质，例如，可以在加热温度：250～350℃(优选300～350℃)、加热时间：15～120分钟(优选60～120分钟)的条件下进行热处理(预退火)。由此，晶体管特性的通态电流和场效应迁移率上升，晶体管性能提高。
所述预退火之后，为了保护所述氧化物半导体层4的表面，可以举出利用上述的方法形成例如硅氧化膜(SiO2膜)作为保护膜5。
接着，为了取得所述氧化物半导体层4与接下来形成的源-漏电极6的接触，实施光刻和干蚀刻来进行图案化。
然后形成源-漏电极6。该源-漏电极6的种类没有特别限定，可以使用通用的源-漏电极。例如与所述栅电极2同样，可以使用Al、Cu等金属或合金，也可以如后述的实施例那样使用Mo薄膜。
作为所述源-漏电极6的形成方法，可以举出例如通过磁控溅射法将金属薄膜成膜后，利用提离(lift-off)法形成。
接着，在所述源-漏电极6之上形成表面保护膜(绝缘膜)。该表面保护膜7可以举出利用例如CVD法成膜。作为所述表面保护膜7，可以举出硅氧化膜(SiO2膜)、硅氮化膜(SiN膜)、硅氧氮化膜(SiON膜)、或它们的层叠膜。
接着，通过光刻和干蚀刻，在所述表面保护膜7形成接触孔后，形成透明导电膜8。该透明导电膜8的种类没有特别限定，可以使用通常使用的导电膜。
本申请基于2012年10月19日申请的日本专利申请第2012-231805号主张优先权的利益。2012年10月19日申请的日本专利申请第2012-231805号的说明书的全部内容用于本申请的参考而援引。
实施例
以下，例举实施例更具体地说明本发明，但本发明本来就不受下述实施例的限制，在能够适合前、后述的主旨的范围内当然可以适当地加以变更来实施，这些均包含于本发明的技术范围内。
首先，在玻璃基板(康宁公司制EAGLE XG、直径100mm×厚度0.7mm)上，作为栅电极用薄膜将Mo薄膜(膜厚100nm)成膜，利用公知的方法图案化而得到栅电极。所述Mo薄膜使用纯Mo溅射靶，通过DC溅射法，在成膜温度：室温、成膜功率：300W、载气：Ar、气压：2mTorr的条件下进行。
接着，作为栅极绝缘膜将SiO2膜(200nm)成膜。该栅极绝缘膜的成膜利用等离子体CVD法，在载气：SiH4和N2O的混合气体、成膜功率：100W、成膜温度：300℃的条件下成膜。
接着，作为氧化物半导体层(膜厚：40nm)将IZTO薄膜(组成为In∶Zn∶Sn＝20∶53∶27)在下述的成膜条件下，使用IZTO溅射靶通过溅射法成膜。
(IZTO薄膜的成膜条件)
溅射装置：(株)ULVAC制“CS-200”
基板温度：室温
气压：1mTorr
氧分压：[O2/(Ar+O2)]×100＝4％
按上述方式将氧化物半导体层成膜后，通过光刻和湿蚀刻进行图案化。作为湿蚀刻液，使用关东化学(株)制“ITO-07N”(草酸和水的混合液)，将液温设为40℃。
按上述方式将氧化物半导体层图案化后，为了提高氧化物半导体层的膜质，进行了预退火处理。预退火处理在水蒸气中、大气压下，以350℃进行了1小时。
接着，为了保护上述IZTO薄膜(氧化物半导体层)的表面，作为保护膜形成了SiO2膜(膜厚100nm)。该SiO2膜的形成使用SUMCO制“PD-220NL”，利用等离子体CVD法进行。本实施例中，使用N2O和SiH4的混合气体，在下述和表3所示条件下成膜。
(保护膜的成膜条件)
成膜温度：150℃、200℃
气压：133Pa
成膜功率：100W
SiH4/N2O流量比：0.003、0.04、0.06
对于所述保护膜，为了取得氧化物半导体层与源-漏电极的接触，实施光刻和干蚀刻来进行图案化。
接着，通过提离法形成源-漏电极。具体来说使用光致抗蚀剂进行图案化后，通过DC溅射法将Mo薄膜成膜(膜厚为100nm)。源-漏电极用Mo薄膜的成膜方法与上述栅电极的情况相同。接着，在丙酮液体中起动超声波清洗器除去不要的光致抗蚀剂，将TFT的沟道长设为10μm、将沟道宽设为200μn。
形成所述源-漏电极后，形成表面保护膜。作为该表面保护膜，形成SiO2膜(膜厚100nm)和SiN膜(膜厚150nm)的层叠膜(合计膜厚250nm)。所述SiO2膜和SiN膜的形成使用SUMCO制“PD-220NL”，利用等离子体CVD法进行。本实施例中，按SiO2膜、SiN膜的顺序形成。所述SiO2膜的形成使用N2O和SiH4的混合气体，所述SiN膜的形成使用SiH4、N2、NH3的混合气体。任一情况下均将成膜功率设为100W、将成膜温度设为150℃。
接着，通过光刻和干蚀刻，在表面保护膜中形成用于晶体管特性评价用探测的接触孔。
使用由此得到的各TFT元件，如下所述进行突起的评价和晶体管(TFT)特性的评价。
(1)突起的评价
(1-1)突起的最大高度
按照能够观察包括TFT元件的氧化物半导体层和与该氧化物半导体层直接接触的保护膜的界面的膜厚方向的截面，对TFT元件实施加工。该加工使用FIB(Focused Ion Beam，聚焦离子束)、详细而言使用Ga离子束进行。
而且，对于所述加工区域在界面方向长度为1～2μm左右的观察用试样，通过TEM，首先以低倍率(150,000倍)大略观察，进一步以高倍率(1,500,000倍)观察界面看起来粗糙的部分确认突起的有无、突起的大小。详细而言，在观察图像(TEM图像)中，在不反映氧化物半导体层所接触的基底(栅极绝缘膜等)的起伏的情况下，将形成有凸部的部分判定为“突起”，将该凸部的最大点、与视野内的所述氧化物半导体层和所述保护膜的界面(线)的最低点之差作为“突起的最大高度”(在形成有凸部的氧化物半导体层的基底有起伏时，减去起伏的高低后求出最低点)。
通过上述方法，求出突起的最大高度，通过下述判定基准进行评价。将本实施例中○和△的情况评价为氧化物半导体层与保护膜的界面状态良好。
(判定基准)
○···突起的最大高度低于2nm
△···突起的最大高度为2nm以上且低于5nm
×···突起的最大高度为5nm以上
(1-2)突起的成分组成
通过EDX(能量分散型X射线分光法)测定所述截面上的氧化物半导体层的膜厚中心部和突起的In、Sn、Zn的各含量。然后，使用下述式(1)～(3)算出各金属元素的浓度(在全部金属元素中所占比例)。
In的浓度(原子％)＝[In/(In+Sn+Zn)]×100···(1)
Sn的浓度(原子％)＝[Sn/(In+Sn+Zn)]×100···(2)
Zn的浓度(原子％)＝[Zn/(In+Sn+Zn)]×100···(3)
[在上述式(1)～(3)的右边，In、Sn、Zn表示氧化物半导体层的膜厚中心部或突起的In、Sn、Zn的各含量(原子％)]
然后，求出浓度比率XIn[＝(突起中的In的浓度)/(氧化物半导体层中的In的浓度)]、浓度比率XZn[＝(突起中的Zn的浓度)/(氧化物半导体层中的Zn的浓度)]、以及浓度比率XSn[＝(突起中的Sn的浓度)/(氧化物半导体层中的Sn的浓度)]，以下述判定基准进行突起的成分组成的评价。在本实施例中将OK时评价为合格。
(判定基准)
OK···浓度比率XIn、浓度比率XZn、以及浓度比率XSn均为0.5以上且2.0以下
NG···浓度比率XIn、浓度比率XZn、浓度比率XSn的至少某一个低于0.5或高于2.0
作为参考，将后述的表3的No.3、No.4的测定结果分别示于图2、图3中。图2是示出No.3的金属元素的浓度的分析位置的TEM观察照片，在该照片中，○表示突起、△表示氧化物半导体层的膜厚中心部的分析位置。将测定各分析位置的成分组成的结果示于表1中。
[表1]
由该表1可知，No.3的浓度比率XIn、浓度比率XSn均为1.7，在所期望的比率的范围内(0.5以上且2.0以下)。但是，No.3的浓度比率XZn为0.2，低于上述比率的范围(0.5以上且2.0以下)。因此，在后述的表3中No.3的“浓度比率X的判定”为NG。
另外，图3是表示No.4的金属元素的浓度的分析位置的TEM观察照片，在该照片中，○表示突起，△表示氧化物半导体层的膜厚中心部的分析位置。需要说明的是，No.4中，如图3所示，几乎没有显著的突起，因此分析了所述氧化物半导体层的、与所述保护膜直接接触的面(界面)。将测定各分析位置的成分组成的结果示于表2中。
[表2]
由该表2可知，No.4的浓度比率XIn、浓度比率XZn和浓度比率XSn均在所期望的比率的范围内(0.5以上且2.0以下)。因此，在后述的表3中No.4的“浓度比率X的判定”为OK。
表3中的其它例子也与上述No.3、No.4同样地求出各浓度比率X(浓度比率XIn、浓度比率XZn、浓度比率XSn)，进行了判定。将其结果示于表3中。
(2)TFT特性的评价
接着，按以下方式，调查了晶体管特性(漏电流-栅电压特性、Id-Vg特性)、阈值电压、场效应迁移率、应力耐性。
(2-1)晶体管特性的测定
晶体管特性(TFT特性)的测定使用Agilent Technology公司制“4156C”的半导体参数分析器。另外，测定按照向试样的接触孔安放探测器的方式来进行。详细的测定条件如下。
源电压：0V
漏电压：10V
栅电压：-30～30V(测定间隔：0.25V)
基板温度：室温
(2-2)阈值电压(Vth)
一般来说，阈值电压是晶体管从关状态(漏电流低的状态)向开状态(漏电流高的状态)转变时的栅电压的值。本实施例中，将漏电流为通态电流与断态电流之间的1nA附近时的电压定义为阈值电压，测定了各TFT的阈值电压。本实施例中，Vth(绝对值)为5V以下作为合格。这些结果示于表3中。
(2-3)场效应迁移率μFE
场效应迁移率μFE由TFT特性通过Vd＞Vg-Vth的饱和区域导出。在饱和区域中将Vg、Vth分别设为栅电压、阈值电压，将Id设为漏电流，将L、W分别设为TFT元件的沟道长、沟道宽，将Ci设为栅极绝缘膜的静电容量，将μFE设为场效应迁移率，由下述式(4)导出μFE。本实施例中，由满足饱和区域的栅电压附近的漏电流-栅电压特性(Id-Vg特性)导出场效应迁移率μFE(在表3中示为“迁移率”)。并且将该迁移率为10cm2/Vs以上的情况作为合格。
其结果示于表3中。
[数学式1]
(2-4)应力耐性的评价(作为应力施加光照射+负偏压)
本实施例中，模拟实际的控制板驱动时的环境(应力)，进行边对栅电极施加负偏压边照射光的应力施加试验。应力施加条件如下。作为光的波长，选择了接近氧化物半导体的带隙、且晶体管特性容易变动的400nm左右。
(试验条件)
栅电压：-20V
基板温度：60℃
光应力条件
波长：400nm
照度(对TFT照射的光的强度)：0.1μW/cm2
光源：OPTOSUPPLY公司制LED(通过ND滤光器调节光量)
应力施加时间：2小时
利用上述的方法测定应力施加前后的阈值电压(Vth)，测定其差值(ΔVth)。对于由此算出的ΔVth，以下述判定基准进行评价。而且在本实施例中将OK的情况评价为应力耐性优异。其结果示于表3中。
(判定基准)
OK···ΔVth(绝对值)低于15V
NG···ΔVth(绝对值)为15V以上
[表3]
通过表3可以考察如下。由No.1、2和4与No.3的对比可知，在不施加应力的状态下，特性(Vth、迁移率)上没有发现差别，但若施加应力，则控制了突起的最大高度等的No.1、2和4与No.3相比ΔVth更小，应力耐性优异。
符号说明
1 基板
2 栅电极
3 栅极绝缘膜
4 氧化物半导体层
5 保护膜(SiO2膜)
6 源-漏电极
7 表面保护膜(绝缘膜)
8 透明导电膜
Claims (7)
1.一种薄膜晶体管，其特征在于，所述薄膜晶体管具有：由作为金属元素至少含有In、Zn和Sn的氧化物构成的氧化物半导体层和与该氧化物半导体层直接接触的保护膜，
在所述氧化物半导体层的与所述保护膜直接接触的面上形成的突起的最大高度低于5nm。
2.如权利要求1所述的薄膜晶体管，其中，所述突起中的金属元素的原子百分比浓度为所述氧化物半导体层中所对应的金属元素的原子百分比浓度的0.5～2.0倍。
3.如权利要求1或2所述的薄膜晶体管，其中，所述金属元素为In、Zn和Sn。
4.如权利要求3所述的薄膜晶体管，其满足所述In、Zn和Sn中所占的、
所述In的比率为5原子％以上且70原子％以下，并且
所述Zn的比率为30原子％以上且85原子％以下，并且
所述Sn的比率为50原子％以下且不含0原子％。
5.如权利要求1或2所述的薄膜晶体管，其中，所述金属元素为In、Zn、Sn和Ga。
6.如权利要求5所述的薄膜晶体管，其满足所述In、Zn、Sn和Ga中所占的、
所述In的比率为5原子％以上且70原子％以下，并且
所述Zn的比率为30原子％以上且85原子％以下，并且
所述Sn的比率为50原子％以下且不含0原子％、并且
所述Ga的比率为10原子％以上且40原子％以下。
7.如权利要求1或2所述的薄膜晶体管，所述保护膜是通过CVD法，将SiH4与N2O的气体流量比SiH4/N2O设为0.04以下，在所述氧化物半导体层的正上方成膜的硅氧化膜。
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