CN104272463A - 薄膜晶体管和显示装置 - Google Patents

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Abstract

本发明提供一种具备氧化物半导体层的薄膜晶体管，其开关特性和应力耐受性良好，特别是应力施加前后的阈值电压变化量小，稳定性优异。本发明的薄膜晶体管，在基板上至少具有：栅电极；栅极绝缘膜；氧化物半导体层；源-漏电极；以及保护所述栅极绝缘膜、所述氧化物半导体层和所述源-漏电极的保护膜，其中，氧化物半导体层是具有由In、Zn、Sn和O构成的第二氧化物半导体层、以及由In、Ga、Zn和O构成的第一氧化物半导体层的层叠体，第二氧化物半导体层形成于栅极绝缘膜之上，并且第一氧化物半导体层形成于第二氧化物半导体层与保护膜之间。

Description

薄膜晶体管和显示装置
技术领域
本发明涉及用于液晶显示器或有机EL显示器等显示装置的薄膜晶体管(TFT)和具备该TFT的显示装置。
背景技术
非晶(非晶质)氧化物半导体，与通用的非晶硅(a-Si)相比，具有高载流子迁移率(也称为场效应迁移率。以下，有时仅称为“迁移率”。)，光学带隙大，能够以低温成膜。因此，期待其面向要求大型、高分辨率、高速驱动的新一代显示器或耐热性低的树脂基板等的应用。
作为上述氧化物半导体，可列举由铟、镓、锌和氧构成的非晶氧化物半导体(In-Ga-Zn-O，以下有时称为“IGZO”。)。例如在非专利文献1和2中，公开的是将In∶Ga∶Zn＝1.1∶1.1∶0.9(原子％比)的氧化物半导体薄膜用于薄膜晶体管(TFT)的半导体层(活性层)。另外，在专利文献1中公开有一种由In、Ga、Zn和O构成的非晶氧化物半导体(IGZO)。
另一方面，在专利文献2中，使用的是由铟、锌、锡和氧构成的非晶氧化物半导体(In-Zn-Sn-O，以下有时称为“IZTO”。)。
为了应对近年来的显示装置的大画面化、高精细化和高速驱动化，就要求具有优异的特性的材料。具体来说，就是在使用氧化物半导体作为薄膜晶体管的半导体层时，不仅要求载流子迁移率高，而且还要求TFT的开关特性(晶体管特性、TFT特性)优异。即，要求(1)通态电流(对栅电极和漏电极施加正电压时的最大漏电流)高；(2)断态电流(分别对栅电极施加负电压，对漏电极施加正电压时的漏电流)低；(3)S值(Subthreshold Swing，亚阈值摆幅，使漏电流提高1位数量级所需要的栅电压)低；(4)阈值(向漏电极施加正电压，向栅电压施加正负任意一种电压时，漏电流开始流通的电压，也称为阈值电压)在时间上不发生变化而保持稳定(意味着在基板面内均匀)；并且，(5)迁移率高；等。
此外，要求使用上述氧化物半导体层的薄膜晶体管对于电压施加或光照射等应力的耐受性(应力耐受性)优异。例如指出的有：在对于栅电极持续施加电压时、或持续照射光吸收开始的蓝色波段时，在薄膜晶体管的保护膜与半导体层界面，电荷被捕获，发生阈值电压偏移这样的开关特性变化。另外，在液晶面板驱动之时、或对栅电极施加负偏压而使像素点亮时等情况下，从液晶元件泄漏的光会照射到薄膜晶体管上，而该光对于薄膜晶体管施加应力而成为使特性劣化的原因。在实际使用薄膜晶体管时，若由于电压施加造成的应力导致开关特性发生变化，则会招致液晶显示器或有机EL显示器等显示装置自身的可靠性降低。因此期望应力耐受性的提高(应力施加前后的变化量少)。特别是，有显示器越大型化、高速驱动化，迁移率就越高，就越要求应力耐受性提高的倾向。
已知：上述的电压施加或光照射等应力导致的TFT特性的劣化的原因在于，在应力施加过程中，会在氧化物半导体本身形成缺陷，或在氧化物半导体层表面与保护该氧化物半导体层等的保护膜的界面形成缺陷等。或者，已知：虽然在蚀刻源-漏电极时，出于防止因氧化物半导体层受到损伤而使TFT特性降低的目的，会在氧化物半导体层之上形成蚀刻阻挡层，但在这种情况下，也会在氧化物半导体层表面与蚀刻阻挡层的界面形成缺陷，使TFT特性降低。作为上述保护膜和蚀刻阻挡层，一般经常使用SiO2、Al2O3、HfO2这样的氧化物系膜。但是，在氧化物半导体层的表面(与保护膜或蚀刻阻挡层的界面)若有水分子和氧分子吸附，则氧化物半导体层中的载流子发生增减，因此发生阈值电压的偏移，招致可靠性的降低。
为了能够应对像近年来这样的显示器的大型化、高速驱动化，进一步要求TFT特性和应力耐受性优异的材料。
现有技术文献
专利文献
专利文献1：日本专利第4568828号公报
专利文献2：日本特开2008-243928号公报
非专利文献
非专利文献1：固体物理，Vol44，P621(2009)
非专利文献2：Nature，Vol432，P488(2004)
发明内容
发明所要解决的课题
本发明是鉴于上述情况而完成的。本发明的目的在于，提供一种具备氧化物半导体层的薄膜晶体管的开关特性和应力耐受性良好，特别是应力施加前后的阈值电压变化量小、稳定性优异并具有高迁移率的薄膜晶体管，以及具备该薄膜晶体管的显示装置。
更优选本发明的目的在于，提供一种湿蚀刻性也良好的氧化物半导体层的薄膜晶体管。详细地说，就是提供一种可抑制在薄膜晶体管的制造过程(氧化物半导体层的湿蚀刻)中发生的残渣等，且抑制因该残渣等引起的上述各种特性的劣化的薄膜晶体管。
用于解决课题的手段
能够解决上述课题的本发明的薄膜晶体管是在基板上至少具有栅电极；栅极绝缘膜；氧化物半导体层；源-漏电极；以及保护所述栅极绝缘膜、所述氧化物半导体层和所述源-漏电极的保护膜的薄膜晶体管，其具有如下要点：所述氧化物半导体层是具有由In、Zn、Sn和O构成的第二氧化物半导体层、以及由In、Ga、Zn和O构成的第一氧化物半导体层的层叠体，所述第二氧化物半导体层形成于所述栅极绝缘膜之上，并且所述第一氧化物半导体层形成于所述第二氧化物半导体层与所述保护膜之间。
能够解决上述课题的本发明的其他的薄膜晶体管，是在基板上至少具有栅电极；栅极绝缘膜；氧化物半导体层；保护氧化物半导体层的表面的蚀刻阻挡层；和源-漏电极的薄膜晶体管，其具有如下要点：所述氧化物半导体层是具有由In、Zn、Sn和O构成的第二氧化物半导体层、以及由In、Ga、Zn和O构成的第一氧化物半导体层的层叠体，所述第二氧化物半导体层形成于所述栅极绝缘膜之上，并且所述第一氧化物半导体层形成于所述第二氧化物半导体层与所述保护膜之间。
另外，当设第二氧化物半导体层所含的金属元素的含量(原子％)分别为[In]、[Zn]、[Sn]时，优选第二氧化物半导体层的薄膜组成满足下式。
(i)在[In]/([In]+[Sn])≤0.50时，满足下式(1)，
(ii)在[In]/([In]+[Sn])＞0.50时，满足下式(2)。
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5...(1)
[In]/([In]+[Zn]+[Sn])≤0.3...(2)
此外，第二氧化物半导体层的薄膜组成，优选满足下式(3)。
[Zn]/([In]+[Zn]+[Sn])≤0.830...(3)
在本发明中，在第二氧化物半导体层与所述栅极绝缘膜之间形成含有Ga的第三氧化物半导体层也是优选的实施方式。优选第三氧化物半导体层由In、Ga、Zn和O构成。
此外，优选第二氧化物半导体层的厚度为3nm以上。另外，优选氧化物半导体层的薄膜密度为6.0g/cm3以上。
在本发明中，也包含具备上述任意一项所述的薄膜晶体管的显示装置。
发明效果
本发明的薄膜晶体管的开关特性及应力耐受性优异，特别是应力施加前后的阈值电压的变化小，另外具有高迁移率。因此，根据本发明，能够提供TFT特性和应力耐受性优异的薄膜晶体管。此外，根据本发明的更优选的构成，能够提供具备湿蚀刻性也良好的氧化物半导体层的薄膜晶体管。其结果是，具备上述薄膜晶体管的显示装置的电稳定性(对于光照射的可靠性)显著提高。
附图说明
图1是用于说明具备现有的氧化物半导体层(单层)的薄膜晶体管的示意剖面图。
图2是用于说明作为本发明所用的氧化物半导体层，具备第二氧化物半导体层(IZTO，从基板侧看位于下侧)和第一氧化物半导体层的层叠体(IGZO，从基板侧看位于上侧)的薄膜晶体管的示意剖面图(有蚀刻阻挡层)。
图3是用于说明作为本发明所用的另一氧化物半导体层，具备第二氧化物半导体层(IZTO，中央)、第一氧化物半导体层的层叠体(IGZO，从基板侧看位于上侧)、第三氧化物半导体层(含Ga氧化物，从基板侧看位于下侧)的薄膜晶体管的示意剖面图(无蚀刻阻挡层)。
图4是用于说明作为本发明所用的另一氧化物半导体层，具备第二氧化物半导体层(IZTO，中央)、第一氧化物半导体层的层叠体(IGZO，从基板侧看位于上侧)、第三氧化物半导体层(含Ga氧化物，从基板侧看位于下侧)的薄膜晶体管的示意剖面图(有蚀刻阻挡层)。
图5a是表示作为现有例(No.1)，将IZTO单层膜用于氧化物半导体层而制作的TFT的Id-Vg特性的图。
图5b是表示将本发明的IGZO和IZTO的层叠膜(双层结构)用于氧化物半导体层而制作的TFT的Id-Vg特性的图。
图6a是表示作为氧化物半导体层使用了IZTO(单层)的现有例(No.1)中的应力施加时间与阈值电压(Vth)的变化的图。
图6b是表示作为氧化物半导体层，使用了第二氧化物半导体层(IZTO：从基板侧看位于下侧)和第一氧化物半导体层(IGZO：从基板侧看位于上侧)的层叠结构(双层结构)的本发明例(No.2)中的应力施加时间与阈值电压(Vth)的变化的图。
图7是绘制了现有例(No.1)和本发明例(No.2、3)的阈值电压与应力施加时间的关系的图。
具体实施方式
本发明人针对在基板上至少具有栅电极；栅极绝缘膜；氧化物半导体层；源-漏电极；以及保护所述栅极绝缘膜、所述氧化物半导体层和所述源-漏电极的保护膜，或在基板上至少具有栅电极；栅极绝缘膜；氧化物半导体层；保护氧化物半导体层的表面的蚀刻阻挡层；以及源-漏电极的TFT，为了使TFT特性和应力耐受性提高，反复进行了各种研究。其结果发现，有效的是在栅极绝缘膜与保护膜或蚀刻阻挡层(以下，有时将保护膜或蚀刻阻挡层统称为“保护膜群”。)之间，从栅极绝缘膜侧按顺序设置由IZTO(第二氧化物半导体层)和IGZO(第一氧化物半导体层)的层叠结构构成的氧化物半导体层；优选将IZTO(第二氧化物半导体层)的组成控制为上式(1)或上式(2)，若是如此，则可达到预期的目的，从而完成了本发明。
即，构成第二氧化物半导体层(IZTO)的In、Zn、Sn与氧的结合弱。另一方面，保护膜或蚀刻阻挡层由SiO2等绝缘体(氧化物系膜)构成。因此，按以往的方式将氧化物半导体层设为单层结构，且设为使第二氧化物半导体层(IZTO)直接与保护膜或蚀刻阻挡层(保护膜群)接触的结构时，氧化物半导体层与保护膜群的界面由于不同种类材料的接触，因而在第二氧化物半导体层(IZTO)的界面容易形成因氧缺陷造成的陷阱能级。这样的陷阱能级成为使薄膜晶体管的迁移率降低，或使应力耐受性等稳定性降低的原因。
因此，在本发明中，在第二氧化物半导体层(IZTO)与保护膜群的界面，介入作为形成稳定的氧化物的元素而由In、Ga、Zn和O构成的第一氧化物半导体层(IGZO)，从而减小保护膜群与第二氧化物半导体层(IZTO)的界面的缺陷密度。
因此，在本发明中，在电流大量流通的栅极绝缘膜侧形成迁移率高的第二氧化物半导体层(IZTO)，在其表面(保护膜侧或蚀刻阻挡层侧)形成第一氧化物半导体层(IGZO)，由此能够实现高迁移率和高可靠性(即，良好的TFT特性和应力耐受性)的兼顾。
此外，在本发明的优选的方式中，因为将第二氧化物半导体层(IZTO)的组成控制在式(1)或式(2)的范围内，所以不会使溅射速率降低，而能够确保高TFT特性。
此外，在本发明的优选的方式中，因为将第二氧化物半导体层(IZTO)的组成控制在式(3)的范围内，所以湿蚀刻性提高。
在本说明书中，有时将[In]/([In]+[Zn]+[Sn])所表示的比称为“全部金属元素中的In比”，另一方面，将[In]/([In]+[Sn])所表示的比称为“In比”，从而对两者加以区别。遵循上述的定义，有时将[Zn]/([In]+[Zn]+[Sn])所表示的比称为“全部金属元素中的Zn比”。
另外，如上述在本说明书中，有时将保护膜和蚀刻阻挡层统称为保护膜群。
首先，在赋予本发明的薄膜晶体管以特征的氧化物半导体层(IZTO和IGZO的层叠结构)之中，对于第二氧化物半导体层(构成元素：In、Zn、Sn和O)进行说明。
氧化物半导体之中，由In、Zn、Sn和O构成的非晶氧化物半导体与通用的非晶硅(a-Si)相比，具有的优点是：具有高载流子迁移率，光学带隙大，能够以低温成膜。
关于上述金属(In、Zn、Sn)，如果含有这些金属的氧化物具有非晶相，并且在显示半导体特性的范围内，则各金属间的比率没有特别限定。但是，为了不使溅射速率降低，确保良好的TFT特性，而优选：当设第二氧化物半导体层(IZTO)所含的金属元素的含量(原子％)分别为[In]、[Zn]、[Sn]的情况下，第二氧化物半导体层的薄膜组成，(i)在[In]/([In]+[Sn])≤0.50时满足下式(1)，(ii)在[In]/([In]+[Sn])＞0.50时满足下式(2)。
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5...(1)
[In]/([In]+[Zn]+[Sn])≤0.3...(2)
即，以[In]/([In]+[Sn])所表示的In比＝0.50为界，(i)在In比≤0.50时，需要全部金属元素中所占的In的比(全部金属元素中的In比)满足上式(1)，(ii)在In比＞0.50时，需要全部金属元素中的In比满足上式(2)。其理由如下。
IZTO若In多，则有TFT导体化(无法开关)这样的问题。因此，为了使TFT开关，必然需要提高氧分压，但若提高氧分压，则有溅射速率降低这样的问题。考虑到这些问题，为了一边高水平保持溅射速率(降低氧分压)，一边使TFT开关，需要适当地控制由全部金属元素中的In比(具体来说就是[In]/([In]+[Zn]+[Sn])表示的In比。
另一方面，若考虑作为TFT使用时的作为前提条件的开关特性，则在In或Sn多的区域，载流子增加而容易导体化(无法开关)，在In多的区域，In强烈发挥作用。因此，为了一边保持高溅射速率、一边使之具备良好的TFT特性，有效的是：根据In相对于In和Sn的合计的比([In]/([In]+[Sn])所表示的In比，适当地控制全部金属元素中的In比。
基于这样的观点，进一步研究的结果是得到如下结论，即，以In比＝0.50为界，按上述式(1)或式(2)进行控制即可，从而完成了本发明。
上述式(2)的上限是考虑到作为半导体所要具备的适当的载流子密度的范围(1×1015～18/cm3)而设定的。更优选为0.25以下。
还有，上述式(1)、(2)的左边，即，全部金属元素中的In比([In]/([In]+[Zn]+[Sn])的下限，虽然从与上述特性的关系出发没有特别限定，但若考虑确保高迁移率等，则无论什么情况都优选为0.05以上，更优选为0.1以上。
此外，在本发明中，优选也适当地控制全部金属元素中的Sn比([Sn]/([In]+[Zn]+[Sn])，由此，特别是迁移率会进一步提高。这是由于Sn也与In同样，承担着载流子的传导通路的功能。全部金属元素中的优选的Sn比为0.05以上，更优选为0.08以上。还有，优选其上限根据与构成IZTO的其他的金属元素的平衡性而适当地控制。例如，在构成后述的实施例的No.15的IZTO([In]＝8原子％，[Zn]＝85原子％，[Sn]＝7原子％)中，使[Zn]不变化，[In]＝11原子％，[Sn]＝4原子％，全部金属元素中的Sn比＝0.04时，确认到迁移率降低为10.1cm2/Vs(表中未显示)。
此外，上述式(3)虽与本发明的本质上解决的课题(TFT特性和应力耐受性的提高)无关，但其是与本发明的作为优选的解决课题、即防止湿蚀刻时的残渣发生相关的式子。优选在湿蚀刻时不发生残渣，但根据本发明人的实验判明，残渣的发生主要与Zn相关，由于氧化物膜中的Zn量的增加，导致湿蚀刻时发生残渣。因此，为了在湿蚀刻时不使残渣发生，优选根据与全部金属元素中的Zn比(具体来说，就是[Zn]/([In]+[Zn]+[Sn])的关系设定了上式(3)。为了确保良好的湿蚀刻性，全部金属元素中的Zn比越小越好，优选为0.830以下。更优选为0.6以下。
还有，从湿蚀刻性的观点出发，全部金属元素中的Zn比的下限没有特别限定，但若考虑刻蚀速率越低而图案化越花费时间，则例如优选为0.40以上，更优选为0.45以上。
接着，在赋予本发明的薄膜晶体管以特征的氧化物半导体层(IZTO和IGZO的层叠结构)之中，对于第一氧化物半导体层(构成元素：In、Ga、Sn及O)进行说明。
如上所述在本发明中，通过使第一氧化物半导体层(IGZO)介于第二氧化物半导体层(IZTO)与保护膜群之间，特别是使施加光和负偏压应力的应力试验中的应力耐受性提高，即使施加时间长，也能够减少阈值电压向负侧偏移的量。推测：通过使第一氧化物半导体层(IGZO)介于第二氧化物半导体层(IZTO)与保护膜群的界面，从而具有减少上述界面的缺陷，使界面结构稳定化的效果。
即，构成第一氧化物半导体层(IGZO)的In、Ga、Zn和O之中，特别是Ga，其氧化物生成自由能比构成第二氧化物半导体层(IZTO)的In、Zn、Sn低，而且与氧强力结合而形成稳定的氧化物的元素。Ga与其他的元素相比，推测具有的效果是，抑制在氧化物半导体中构成剩余电子的原因的氧缺陷的发生。如此通过Ga的添加，稳定的氧化物在界面坚固地形成，因此氧缺陷被减少，第二氧化物半导体层(IZTO)的界面中的缺陷受到抑制，由此认为对于电压和光等应力的耐受性提高。还有，对于IGZO而言，在迁移率方面比不含Ga的IZTO差，但在本发明中，因为不是IGZO的单层结构，而作为IGZO和IZTO的层叠结构，所以氧化物半导体层整体的迁移率几乎没有降低。
另外，如本发明，通过在保护膜群之下设置IGZO，与在栅极绝缘膜之上设置IZTO的情况同样，具有光学带隙大，能够以低温成膜这样的优点。因此，通过使第一氧化物半导体层(IGZO)介于保护膜群与第二氧化物半导体层(IZTO)之间，对于IZTO半导体层单独的情况下所造成的问题，即在与保护膜群的界面形成陷阱能级的问题，发挥出优异的抑制效果，从而能够得到TFT特性和应力耐受性更加优异的薄膜晶体管。
Ga对于构成第一氧化物半导体层(IGZO)的全部金属的合计含量的优选的含量(全部金属元素中的优选的Ga比)通过考虑载流子密度和半导体的稳定性等来决定即可。若Ga含量过少，则无法充分获得氧缺陷的发生抑制效果。第一氧化物半导体层(IGZO)中的全部金属元素中的Ga比(％)优选为10原子％以上，更优选为15原子％以上，进一步优选为20原子％以上。另一方面，若Ga含量过多，则载流子密度降低，因此氧化物半导体层整体的通态电流减少。因此，全部金属元素中的Ga比优选为80原子％以下，更优选为70原子％以下，进一步优选为60原子％以下。
关于构成上述第一氧化物半导体层(IGZO)的作为母材成分的各金属元素间的比率(In∶Ga∶Zn)，如果含有上述金属的氧化物具有非晶相，并且在显示出半导体特性的范围内，则也没有特别限定，能够适宜设定。
上述第一氧化物半导体层的优选的组成例如为In∶Ga∶Zn＝1∶1∶1～2∶2∶1。
赋予本发明的薄膜晶体管以特征的氧化物半导体层是上述的第二氧化物半导体层(IZTO)和第一氧化物半导体层(IGZO)的层叠结构。上述第二氧化物半导体层(IZTO)形成于栅极绝缘膜之上，第一氧化物半导体层(IGZO)形成于所述第二氧化物半导体层(IZTO)与所述保护膜之间。如上所述，第二氧化物半导体层(IZTO)容易在与保护膜的界面形成因氧缺陷导致的陷阱能级，这成为稳定性降低的原因。在本发明中，通过将第一氧化物半导体层(IGZO)形成于第二氧化物半导体层(IZTO)与保护膜群之间，能够消除上述问题而提高TFT特性和应力耐受性两者。另外，由于IZTO比IGZO迁移率高，所以在电流大量流通的栅极绝缘膜侧配置IZTO，能够实现高迁移率。
上述第二氧化物半导体层(IZTO)的厚度没有特别限定，但若第二氧化物半导体层(IZTO)过薄，则基板面内的特性(迁移率、S值、Vth等TFT特性)有可能产生偏差，因此优选为3nm以上，更优选为5nm以上。另一方面，若第二氧化物半导体层(IZTO)的厚度过厚，则IZTO的成膜需要时间而生产成本增加，因此优选为200nm以下，更优选80nm以下。
另外，上述第一氧化物半导体层(IGZO)的厚度也没有特别限定，但若第一氧化物半导体层(IGZO)的厚度过薄，则形成上述第一氧化物半导体层的效果无法充分地得到发挥，因此优选为3nm以上，更优选为5nm以上。另一方面，若第一氧化物半导体层(IGZO)过厚，则迁移率有可能降低，因此优选为100nm以下，更优选为80nm以下。
对于由上述第二氧化物半导体层和第一氧化物半导体层构成的氧化物半导体层的厚度(合计膜厚)而言，各自的厚度控制在上述范围内即可。但是，若其合计膜厚过厚，则生产成本增加，或阻碍薄膜晶体管的薄型化，因此优选为300nm以下，更优选为200nm以下。
赋予本发明以特征的氧化物半导体层可以从栅极绝缘膜侧按顺序，由上述第二氧化物半导体层(IZTO)和第一氧化物半导体层(IGZO)的双层结构构成，也可以由在栅极绝缘膜与上述第二氧化物半导体层(IZTO)之间，介入由含Ga的氧化物所构成的第三氧化物半导体层的三层结构[即，从栅极绝缘膜侧按顺序为第三氧化物半导体层(含Ga氧化物)、第二氧化物半导体层(IZTO)、第一氧化物半导体层(IGZO)这三层的层叠结构]构成。当栅极绝缘膜由与上述保护膜群同样的氧化物系绝缘膜(SiO2等)形成时，在栅极绝缘膜与第二氧化物半导体层(IZTO)的界面，同样于与上述的保护膜群的界面，会产生因氧缺陷引起的应力耐受性的降低，但通过使上述第三氧化物半导体层(含Ga氧化物)介入，能够消除这一问题。
因此，上述第三氧化物半导体层，至少含有Ga即可。例如，作为其典型例，与第一氧化物半导体层(IGZO)同样，可列举In-Ga-Zn-O。此外，还可列举Ga2O3、Ga-Zn-O、In-Ga-O等。当构成第三氧化物半导体层的含Ga氧化物由In-Ga-Zn-O构成时，可以是与前述的第一氧化物半导体层(IGZO)相同的组成(全部金属元素中的Ga比；In∶Ga∶Zn比)，或者也可以为不同的组成。当构成上述第三氧化物半导体层的含Ga氧化物具有与第一氧化物半导体层(IGZO)相同的组成时，其详情与前述的第一氧化物半导体层相同。
上述第三氧化物半导体层(含Ga氧化物)的厚度也没有特别限定。但是，若第三氧化物半导体层的厚度过薄，则形成第三氧化物半导体层的效果无法充分地发挥，因此优选为3nm以上，更优选为5nm以上。另一方面，若第三氧化物半导体层(含Ga氧化物)的厚度过厚，则迁移率有可能降低，因此优选为50nm以下，更优选为40nm以下。
上述氧化物半导体层(第一和第二氧化物半导体层整体，或第一～第三氧化物半导体层整体)的合计膜密度(平均)越高越好，优选为6.0g/cm3以上。若上述的合计膜密度高，则膜中的缺陷减少而膜质提高，因此TFT元件的迁移率增大，导电性也变高而稳定性提高。更优选的密度为6.1g/cm3以上，进一步优选为6.2g/cm3以上。
接下来，在赋予本发明以特征的氧化物半导体层中，对于含有由IZTO构成的第二氧化物半导体层和由IGZO构成的第一氧化物半导体层的层叠结构[双层结构(图2)或三层结构(图3、图4)]的优选的实施方式，使用附图与现有例(图1)进行对比并说明。
图1(现有例)和图2(本发明例)是用于说明具备氧化物半导体层的薄膜晶体管的示意剖面图，都是具有蚀刻阻挡层9的蚀刻阻挡型的例子。在此，对于具有蚀刻阻挡层9的情况进行说明，但本发明不限定于此，例如像后述的图3那样，也能够应用于没有蚀刻阻挡层9的背沟道蚀刻型。
首先，现有例如图1所示，氧化物半导体层4C由单层构成，为氧化物半导体层4C(单层)与蚀刻阻挡层9直接接触的结构。
另一方面，图2是本发明的优选的实施方式，氧化物半导体层由第二氧化物半导体层(IZTO)4和第一氧化物半导体层(IGZO)4A的层叠体(双层结构)构成。第一氧化物半导体层(IGZO)4A形成于第二氧化物半导体层(IZTO)4与保护膜6之间，以第一氧化物半导体层4A(IGZO)与蚀刻阻挡层9直接接触的方式构成。
另外，图3和图4是具有三层结构的氧化物半导体层的优选实施方式的例子。即，图3和图4中，在前述的图2所述的双层结构[从栅极绝缘膜侧按顺序为第二氧化物半导体层(IZTO)4和第一氧化物半导体层(IGZO)4A的双层结构]中，在栅极绝缘膜3与第二氧化物半导体层(IZTO)4之间，具有含Ga的第三氧化物半导体层4B。
其中图3是没有蚀刻阻挡层9的背沟道蚀刻型，第一氧化物半导体层(IGZO)4A，以与保护膜6直接接触的方式，形成于第二氧化物半导体层4与保护膜6之间。相对于此，图4是具有蚀刻阻挡层9的蚀刻阻挡型，第一氧化物半导体层(IGZO)4A以与蚀刻阻挡层9直接接触的方式形成于第二氧化物半导体层(IZTO)4与保护膜6之间。如上所述，第三氧化物半导体层(含Ga氧化物)4B，在图3、图4中均形成于第二氧化物半导体层(IZTO)4与栅极绝缘膜3之间。当栅极绝缘膜3是氧化物系绝缘膜时，推荐：如图3、图4这样，以IZTO(第二氧化物半导体层4)为中心来配置含Ga氧化物(第三氧化物半导体层4B)和IGZO(第一氧化物半导体层4A)的夹层结构。
以上，对于用于本发明的氧化物半导体层进行了说明。
上述由IZTO构成的第二氧化物半导体层和由IGZO构成的第一氧化物半导体层(此外，还有由含Ga氧化物构成的第三氧化物半导体层)优选利用溅射法使用溅射靶(以下，称为“靶”。)成膜。根据溅射法，能够容易形成成分、膜厚的膜面内均匀性优异的薄膜。但是，并不限定于此，也可以通过涂布法等化学成膜法形成氧化物。
作为用于溅射法的靶，优选使用含有前述的元素，且与期望的氧化物为相同组成的溅射靶，由此，能够形成组成偏差少的期望的成分组成的薄膜。
具体来说，作为成膜第二氧化物半导体层(IZTO)的靶，可以使用由In、Zn及Sn构成的氧化物靶。
另外，作为成膜第一氧化物半导体层(IGZO)的靶，可以使用由In、Ga及Zn构成的氧化物靶。
另外作为成膜第三氧化物半导体层的靶，可以使用含有Ga的氧化物靶。上述第三氧化物半导体层，当与前述的第一氧化物半导体层(IGZO)同样，由In、Ga、Zn及O构成时，优选为能够根据该组成，使用由In、Ga及Zn构成的氧化物靶等。
在此，当以溅射法成膜这些氧化物半导体层时，优选以保持真空状态连续地进行成膜。这是由于，若将这些氧化物半导体层曝露在大气中进行成膜，则空气中的水分、有机成分会附着在薄膜表面，成为污染(品质不良)的原因。
上述的各靶，例如可以通过粉末烧结法制造。
当使用上述靶进行溅射时，优选将基板温度大致控制在室温～200℃左右，适当地控制氧添加量而进行。氧添加量根据溅射装置的构成、靶组成等适当地控制即可，优选大致使半导体载流子浓度为1015～1016cm-3来添加氧量。另外，优选适当地控制溅射成膜时的气压、对溅射靶的输入功率、T-S间距离(溅射靶与基板的距离)等，从而调整氧化物半导体层的密度。例如，为了抑制溅射原子间的散射，成膜时的总气压越低越好，从而能够形成致密(高密度)的膜。优选气压大致在1～3mTorr的范围内。另外，输入功率也越低越好，但推荐DC或RF大致设定在2.0W/cm2以上。
另外，优选也适当地控制成膜后的热处理条件。这是由于氧化物半导体层(整体)的密度根据成膜后的热处理条件也会受到影响。成膜后的热处理，例如优选在大气气氛下，大致以250～400℃进行10分钟～3小时左右。这样的热处理例如在TFT的制造过程的热过程中也可以控制。例如，通过在上述范围进行预退火处理(对氧化膜半导体层进行湿蚀刻之后的图案化后的热处理)，能够提高氧化物半导体层(整体)的密度。
本发明的薄膜晶体管(TFT)在具备上述的由二层或三层的层叠结构构成的氧化物半导体层的方面具有特征，对于其以外的构成要件，包括栅极绝缘膜在内均没有特别限定。即，构成本发明的TFT的栅电极、栅极绝缘膜、源电极、漏电极(源电极和漏电极统称为源-漏电极)、保护膜或蚀刻阻挡层，只要是在TFT的领域通常采用的，便没有特别限定。
还有，保护膜虽然以前述的图1～4中表示的方式形成于源-漏电极的上侧，但按照保护栅极绝缘膜、上述氧化物半导体层、源-漏电极的主旨形成。
以下，一边参照图4，一边说明本发明的TFT的制造方法的优选的实施方式。图4和以下的制造方法，表示氧化物半导体层为三层结构[从基板侧按顺序，以第三氧化物半导体层(含Ga氧化物)4B、第二氧化物半导体层(IZTO)4、第一氧化物半导体层4A(IGZO)的顺序层叠]时优选的实施方式的一例，但本发明没有限定于此的意图。例如在图4中，表示的是三层结构的氧化物半导体层，但并非限定于此，也可以是图2所示这样的双层结构。另外，例如图2～4中显示的是底栅型结构的TFT，但不限定于此，也可以是从基板侧(上侧)按顺序，具有栅电极、栅极绝缘膜、氧化物半导体层、源-漏电极、保护源-漏电极等的保护膜(下侧)的顶栅型的TFT。在顶栅型TFT中，也是使第一氧化物半导体层(IGZO)介于第二氧化物半导体层(IZTO)与保护膜之间即可，此外，也可以使第三氧化物半导体层(含Ga氧化物)介于第二氧化物半导体层(IZTO)与栅极绝缘膜之间。
如图4所示，在基板1上形成有栅电极2和栅极绝缘膜3，其上形成有由含Ga氧化物构成的第三氧化物半导体层4B、第二氧化物半导体层(IZTO)4、第一氧化物半导体层(IGZO)4A。在第一氧化物半导体层(IGZO)4A上形成有源-漏电极5，其上形成有蚀刻阻挡层9、保护膜(绝缘膜)6，透明导电膜8经由接触孔7而与漏电极5电连接。
在基板1上形成栅电极2和栅极绝缘膜3的方法未特别限定，能够采用通常所用的方法。另外，栅电极2和栅极绝缘膜3的种类也没有特别限定，可以使用通用的。例如作为栅电极2，可以优选使用Mo、Al、Cu金属或其合金。另外，作为栅极绝缘膜3，可代表性地例示氮化硅膜(SiN)、二氧化硅膜(SiO2)、氮氧化硅膜(SiON)等。除此之外，也可以使用Al2O3、Y2O3等氧化物，以及将它们加以层叠的栅极绝缘膜。
接着，形成氧化物半导体层[第三氧化物半导体层(含Ga氧化物)4B、第二氧化物半导体层(IZTO)4、第一氧化物半导体层4A(IGZO)的顺序]。
其中，第一氧化物半导体层4A(IGZO)和第三氧化物半导体层(含Ga氧化物)4B，可以优选使用构成第一氧化物半导体层4A的含Ga的溅射靶(优选为In-Ga-Zn-O)，通过DC溅射法或RF溅射法成膜。
同样，第二氧化物半导体层4(IZTO)也可以使用含有In、Zn和Sn的氧化物的溅射靶，通过DC溅射法或RF溅射法成膜。优选第三氧化物半导体层4B、第二氧化物半导体层4、第一氧化物半导体层4A依次经真空单环连续成膜。这时，若对于第二氧化物半导体(IZTO)的组成，以满足上述式(1)或(2)的方式加以控制，则溅射速率和TFT特性提高，因此优选。此外，若以满足上述式(3)的方式进行控制，则湿蚀刻性也有所提高，因此优选。
对于上述构成的氧化物半导体层经湿蚀刻后进行图案化。紧接图案化之后，为了改善氧化物半导体层的膜质而优选进行热处理(预退火)。由此，晶体管特性的通态电流和场效应迁移率上升，使晶体管性能提高。作为优选的预退火条件，例如，可列举温度：约250～400℃，时间：约10分钟～1小时等。
预退火之后，也可以形成蚀刻阻挡层9。蚀刻阻挡层9的种类没有特别限定，使用通用的即可，例如与保护膜同样，以SiO2等绝缘膜形成即可。对于源-漏电极5实施蚀刻时，氧化物半导体层会受到损伤，晶体管特性有可能降低，因此这样的情况下，优选形成蚀刻阻挡层9。
不过，根据制造方法不同，也有即使在蚀刻时不设置蚀刻阻挡层9，也不会对氧化物半导体层造成损伤的情况，因此根据需要而形成蚀刻阻挡层9即可。例如，当通过剥离法加工源-漏电极时，并不会对氧化物半导体层造成损伤，因此不需要蚀刻阻挡层9(参照图3的背沟道蚀刻型)。
源-漏电极5的种类未特别限定，可以使用通用的。例如与栅电极同样，也可以使用Mo、Al、Cu等金属或其合金。电极的形成普遍使用的是溅射法。
其后，在源-漏电极5之上，通过CVD(Chemical Vapor Deposition)法成膜保护膜6。作为由CVD法形成的保护膜6，例如可使用SiO2和SiON、SiN等。另外，也可以使用溅射法形成保护膜6。
氧化物半导体层的表面由于CVD造成的等离子体损伤而容易导通化[推测大致是因为在第一氧化物半导体(IGZO)表面生成的氧缺陷成为电子施主。]，因此也可以在保护膜6的成膜前进行N2O等离子体照射。N2O等离子体的照射条件，例如采用下述文献所述的条件即可。
J.Park等，Appl.Phys.Lett.，1993，053505(2008)
接着，基于常规方法，经由接触孔7将透明导电膜8与漏电极5电连接。透明导电膜8和漏电极5的种类未特别限定，可以使用通常所用的。作为漏电极5，可以使用例如前述的源-漏电极中例示的漏电极。
本申请主张基于2012年5月9日申请的日本国专利申请第2012-107813号的优先权的利益。2012年5月9日申请的日本国专利申请第2012-107813号的说明书的全部内容，在本申请中用于参考并援引。
实施例
以下，列举实施例来更具体地说明本发明，但本发明不受下述实施例限制，在能够符合前、后述的主旨的范围内也可以适当变更实施，这些均包含在本发明的技术的范围内。
依据前述的方法，制作具有构成不同的多个氧化物半导体层的TFT[图1(氧化物半导体层＝单层的现有例)，图2(氧化物半导体层＝双层结构，有蚀刻阻挡层)，图4(氧化物半导体层＝三层结构，有蚀刻阻挡层)]，并评价了保护膜或蚀刻阻挡层的形成前后的TFT特性。
首先，在玻璃基板1(Corning公司制造的EAGLE 2000，直径100mm×厚度0.7mm)上，依次作为栅电极2而成膜100nm的Mo薄膜，以及作为栅极绝缘膜3而成膜SiO2(200nm)。栅电极2使用纯Mo的溅射靶，通过DC溅射法，以成膜温度：室温、成膜功率密度：3.8W/cm2、载气：Ar、气压：2mTorr、Ar气流量：20sccm进行了成膜。另外，栅极绝缘膜3使用等离子体CVD法，以载气：SiH4和N2O的混合气体、成膜功率：1.27W/cm3、成膜时的气压：133Pa、成膜温度：320℃进行了成膜。
其次，使用具有与氧化物半导体层的组成相对应的组成的氧化物溅射靶，通过下述条件的溅射法，成膜表1和表2所述的各种组成和结构的氧化物半导体层。在表1和表2中No.相同的，代表相同的氧化物半导体层。表1中示出第二氧化物半导体层(IZTO)的组成。表2中示出第一氧化物半导体层(IGZO)的组成和膜厚、以及第二氧化物半导体层(IZTO)的膜厚，并且对于具有第三氧化物半导体层(在此为IGZO)的示出其膜厚。
具体来说，表1中，No.1(现有例)是图1的构成例(氧化物半导体层＝单层)，作为上述氧化物半导体层4C，将非晶IZTO的氧化物半导体层(原子％比In∶Zn∶Sn＝20∶57∶23；单层)成膜于栅极绝缘膜3之上。即，在No.1中，未成膜本发明中的第一氧化物半导体层(IGZO)4A。
No.2～4、6～11、15～18是图2的构成例(氧化物半导体层＝双层结构)，在栅极绝缘膜3上成膜第二氧化物半导体层4(IZTO：原子％比与No.1相同)之后，成膜第一氧化物半导体层4A(IGZO；组成参照表2)。
No.5是图1的另一构成例(氧化物半导体层＝单层)，作为上述氧化物半导体层4C，将第一氧化物半导体层(IGZO：原子％比In∶Ga∶Zn＝1∶1∶1；单层)成膜于栅极绝缘膜3之上。
No.12～14是图4的构成例(氧化物半导体层＝三层结构)，成膜第三氧化物半导体层4B(与第一氧化物半导体层为相同的组成)之后，再成膜第二氧化物半导体层4(IZTO：原子％比与No.1相同)，接着成膜第一氧化物半导体层4A(IGZO；组成参照表2)，从而形成三层结构的氧化物半导体层。
还有，各氧化物半导体层，使用表1、表2中所对应的组成的IZTO溅射靶(第二氧化物半导体层)、IGZO溅射靶(第一氧化物半导体层、第三氧化物半导体层)进行了成膜。在本实施例中满足上述式(1)或(2)的例子(参照表1和表2)，能够得到/sec以上的高溅射速率(表中未显示)。需要说明的是，溅射速率的值根据溅射装置、成膜条件等也会大不相同，本发明没有限定于此的意图。
还有，当成膜第二氧化物半导体层(IZTO)4和第一氧化物半导体层(IGZO)4A的双层结构，还有成膜层叠有第三氧化物半导体层4B(含Ga氧化物)的三层结构时，在各层的成膜途中，对腔室不开放大气，而连续地进行了成膜。如此得到的氧化物半导体层中的金属元素的各含量，由XPS(X-ray Photoelectron Spectroscopy)法进行了分析。
第二氧化物半导体层(IZTO)4、第一氧化物半导体层(IGZO)4A、第三氧化物半导体层4B(含Ga氧化物)的成膜均使用DC溅射法成膜。溅射中使用的装置是ULVAC公司制造的“CS-200”，溅射条件如下。
基板温度：室温
气压：1mTorr
氧分压：O2/(Ar+O2)×100＝4％
成膜功率密度：2.55W/cm2
如上述这样成膜氧化物半导体层后，通过光刻和湿蚀刻进行了图案化。作为湿蚀刻液，使用了关东化学公司制造的“ITO-07N”。在本实施例中满足上述式(3)的例子(参照表1)，在实际氧化物半导体层中没有湿蚀刻造成的残渣，确认到恰当地进行了蚀刻。即，满足上述式(3)的例子，在第一和第二氧化物半导体层之间(当具有第三氧化物半导体层时，则是在第一、第二和第三氧化物半导体层之间)不存在因刻蚀速率差造成的显著的高度差，确认到作为TFT器件，氧化物半导体层恰当地进行了蚀刻。相对于此，不满足上述式(3)的例子，湿蚀刻性降低。为了参考，在表3的最右一栏中设置“湿蚀刻性”一栏，对于如上述这样显示出良好的湿蚀刻性的，标记“良”，对于湿蚀刻性降低的，标记“不良”。
使氧化物半导体层图案化后，为了使膜质提高而进行了预退火处理。预退火在大气气氛中以350℃进行了1小时。
接着，作为蚀刻阻挡层9，使用等离子体CVD法在沟道层上成膜硅氧化膜(SiOx)。具体来说，就是以基板温度：200℃、输入电功率：RFl00W、载气：SiH4和N2O的混合气体进行了成膜。还有，蚀刻阻挡层9使用与栅极绝缘膜相同的装置进行了成膜。
接着，使用纯Mo，通过剥离法形成源-漏电极5。具体来说，使用光刻胶进行图案化之后，通过DC溅射法成膜Mo薄膜(膜厚为200nm)。源-漏电极用Mo薄膜的成膜条件为，输入功率：DC300W、气压：2mTorr、基板温度：室温。电极的图案化使用光刻，且用混酸蚀刻剂(磷酸、硝酸和醋酸的混合液)通过湿蚀刻进行了加工。使TFT的沟道长度为10μm，沟道宽度为25μm。
如此形成源-漏电极5后，在其上形成保护膜6。作为保护膜6，使用了SiO2(膜厚200nm)和SiN(膜厚150nm)的层叠膜(合计膜厚350nm)。上述SiO2和SiN的形成，使用Samco公司制造的“PD-220NL”，且使用等离子体CVD法进行。在本实施例中，利用N2O气进行等离子体处理后，依次形成SiO2膜和SiN膜。在SiO2膜的形成中使用N2O和SiH4的混合气体，在SiN膜的形成中使用SiH4、N2、NH3的混合气体。在任意一种情况下，成膜功率均为100W，成膜温度均为150℃。
接着，通过光刻和干蚀刻，在保护膜6上形成用于晶体管特性评价用探测的接触孔7。接着，使用DC溅射法，以载气：氩和氧气的混合气体、成膜功率：200W、气压：5mTorr，成膜ITO膜(膜厚80nm)作为透明导电膜8，分别制作了图1(No.1、5)、图2(No.2～4、6～11、15～18)、图4(No.12～14)的TFT。
对于如此得到的各TFT，以如下方式评价了(1)晶体管特性(漏电流-栅电压特性，Id-Vg特性)、(2)阈值电压、(3)场效应迁移率以及(4)光照射和负偏压应力施加后的应力耐受性。
(1)晶体管特性(漏电流-栅电压特性，Id-Vg特性)的测定
晶体管特性的测定使用了Agilent Technology公司制造的“HP4156C”的半导体参数分析仪。详细的测定条件如下。
源电压：0V
漏电压：10V
栅电压：-30～30V(测定间隔：0.25V)
基板温度：室温
另外，将一部分的实验例的漏电流-栅电压特性(Id-Vg特性)的结果(图形)示于图5(a)(No.1)、图5(b)(No.2)中。
(2)阈值电压(Vth)
所谓阈值电压，如果粗略地说，就是晶体管从断态(漏电流低的状态)转变到通态(漏电流高的状态)时的栅电压的值。在本实施例中，将漏电流在通态电流与断态电流之间的1nA附近时的电压定义为阈值电压，测定了各TFT的阀值电压。在本实施例中，Vth为-5V以上的为合格。还有，表中，所谓“-”的意思是在测定条件的电压范围(-30V至30V之间)无法开关的样品(导体化的样品)。
(3)迁移率(场效应迁移率μFE)
载流子迁移率(场效应迁移率μFE)，根据TFT特性在Vd＞Vg-VT的饱和区域导出。在饱和区域中，Vg、VT分别为栅电压、阈值电压，Id为漏电流，L、W分别为TFT元件的沟道长度、沟道宽度，Ci为栅极绝缘膜的静电电容，μFE为场效应迁移率(下述式1)。μFE由以下的数学公式导出。在本实施例中，由满足饱和区域的栅电压附近的漏电流-栅电压特性(Id-Vg特性)，导出场效应迁移率μFE。
【数学公式1】
μ FE = ∂ I d ∂ V g ( L C i W ( V g - V th ) )   (式1)
在本实施例中，场效应迁移率在14cm2/Vs(No.1的值17.5cm2/Vs×0.8倍)以上，评价为合格。
(4)应力耐受性(阈值电压的变化)的评价(作为应力施加光照射+负偏压)
在本实施例中，模拟实际的面板驱动时的环境(应力)，进行了一边对栅电极施加负偏压、一边照射光(白色光)的应力施加试验。应力施加条件如下。作为光的波长，选择了接近氧化物半导体的带隙、晶体管特性易发生变动的400nm左右。
源电压：0V
漏电压：10V
栅电压：-20V
基板温度：60℃
光应力
波长：400nm
照度(照射到TFT的光的强度)：0.1μW/cm2
光源：OPTOSUPPLY公司制造的LED(由ND滤光片对光量进行调整)
应力施加时间：2小时
详细地说，依据上述的方法测定了应力施加前后的阈值电压(Vth)，并测定了其差(ΔVth)。在本发明中，ΔVth(绝对值)低于-2.2V(No.1(ΔVth＝-2.8V)×0.8)的，为合格。
这些结果示于表3中。需要说明的是，表3中设有“(2)～(4)的综合判定”一栏，(2)阈值电压、(3)迁移率和(4)阈值电压变化全部合格的，判定为“合格”，上述(2)～(4)的至少一个不合格的，判定为“不合格”。
【表1】
【表2】
【表3】
首先，No.2～4、6～9、12～14，是IZTO满足本发明所规定的式(1)或式(2)的关系的例子，上述(2)～(4)的全部都显示出良好的结果。此外，因为IZTO也满足本发明所规定的式(3)的关系，所以其还显示出良好的湿蚀刻性。
还有，No.15是为了使本发明优选的解决课题，即“湿蚀刻性的提高”得到发挥，而证实需要满足本发明所规定的式(3)的参考例。即，上述No.15，在满足本发明所规定的式(2)的关系(因此，上述(2)～(4)的全部良好)的意思上是本发明例，但因为不满足本发明所规定的式(3)的关系，所以湿蚀刻性降低。
首先，关于晶体管特性，No.2～4、6～9(本发明例：氧化物半导体层＝双层结构)、No.12～15(本发明例：氧化物半导体层＝三层结构)与图1(现有例，IZTO单层)同样，显示出良好的开关特性。
图5(a)和图5(b)表示No.1(现有例)和No.2(本发明例)的TFT特性(Id-Vg特性)。如图5(a)所示，No.1中，若使栅电压Vg从负侧向正侧增加，则在Vg＝0V附近，漏电流Id急剧增加，另外，阈值电压、S值、迁移率也良好，显示出良好的开关特性。另一方面，满足本发明的要件的No.2也如图5(b)所示，与上述No.1同样，在Vg＝0V附近，漏电流Id急剧增加。另外，阈值电压、S值、迁移率也良好，显示出良好的开关特性。
另外，关于No.3、4、6～9、No.12～15，也与上述No.2同样显示出良好的开关特性(未示出TFT特性的图)。
此外，上述No.2～4、6～9、12～15的氧化物半导体层的膜密度良好，大概为6.1g/cm3左右。
另一方面，关于应力耐受性，No.2～4、6～9、12～15与现有例(No.1)相比，显示出良好的应力耐受性。
图6(a)和图6(b)分别表示No.1和No.2的阈值电压的变化量与应力施加时间的关系。如图6(a)所示，No.1在应力施加开始的同时，阈值电压向负侧偏移，应力施加经过时间7200秒(2小时)后的阈值电压的变化量(ΔVth)为-2.8V。另一方面，如图6(b)所示，No.2的阈值电压的变化量比No.1小，应力施加时间经过7200秒(2小时)后的阈值电压的变化量(ΔVth)为-1.0V。
另外，图7表示No.1～3的阈值电压的变化量ΔVth(V)与应力施加时间(秒)的关系。No.1伴随应力施加时间的经过，阈值电压(Vth)向负侧偏移，经过2小时后的阈值电压的变化量(ΔVth)为-2.8V。另一方面，在No.2、No.3中，若TFT的阈值电压变化量(ΔVth)与No.1比较，则阈值电压(Vth)向负侧的偏移得到抑制，经过2小时后的阈值电压的变化量(ΔVth)为-1.0V(No.2)、-0.8V(No.3)。
与No.2、3同样的倾向，在No.4、6～9、12～15中也得到确认。即，关于No.4、6～9(氧化物半导体层＝双层结构)、12～15(氧化物半导体层＝三层结构)，与上述No.2、3同样，确认到：具有高迁移率，并且对于光和负偏压应力施加带来的TFT特性的变动有抑制效果，应力耐受性优异。
特别是，若着眼于应力耐受性，则如上述本发明例，通过使含有Ga的IGZO所构成的第一氧化物半导体层，介于由IZTO构成的第二氧化物半导体层与保护膜或蚀刻阻挡层之间，与不具有IGZO的No.1(现有例)相比，可确认到由光和负偏压应力施加带来的TFT特性变动的抑制效果提高。这被推测是由于，通过使添加有Ga的上述第一氧化物半导体层介入，会使上述氧化物半导体层与保护膜或蚀刻阻挡层的界面的结合稳定，成为难以形成缺陷的状态。
上述的应力施加带来的TFT特性变动的抑制效果，特别如No.12～14，通过使含Ga氧化物所构成的第三氧化物半导体层(本实施例中为IGZO)介于栅极绝缘膜与第二氧化物半导体层(IZTO)之间而得到进一步促进。这一情况，若与不具有上述第三氧化物半导体层的例子(例如No.6～8)进行比较，则非常清楚。详细地说，若分别比较第二氧化物半导体层(IZTO)的组成相同的No.6(无第三氧化物半导体层)与No.12(有第三氧化物半导体层)，No.7(无第三氧化物半导体层)与No.13(有第三氧化物半导体层)，No.8(无第三氧化物半导体层)与No.14(有第三氧化物半导体层)，则在No.12～14中，抑制由光和负偏压应力施加带来的TFT特性的变动的效果进一步提高。
另一方面，No.1(现有例，仅由氧化物半导体层＝IZTO构成的单层)的应力耐受性差的理由，被认为如下：由于通过光照射而生成的空穴通过偏压施加而蓄积于蚀刻阻挡层与氧化物半导体层的界面的缺陷中。
另外，No.5是氧化物半导体层仅由IGZO构成的单层的现有例。因为No.5具有IGZO，所以应力耐受性良好，但因为未设置本发明所规定的由IZTO构成的第二氧化物半导体层，所以迁移率低。
另外，No.10和No.11，虽然是氧化物半导体层＝IZTO(第二氧化物半导体层)+IGZO(第一氧化物半导体层)的双层结构的例子，但是，却是IZTO不满足本发明中规定的式(1)的关系的例子。详细地说，因为其构成IZTO的Zn量均少，而载流子密度变高，所以不满足上述式(1)的关系，阈值电压在负侧变大(No.10的Vth＝-16V，No.11的Vth＝-22V)，TFT特性降低。因此，在No.10和No.11中，未测定到ΔVth的变化(表3中为“-”)。
另外，No.16～18是作为第二氧化物半导体层的IZTO中的金属元素的含量的平衡性差，不满足本发明中规定的式(1)或式(2)的关系的例子，TFT特性降低(参照表1)。
详细地说，因为No.16其In量多(表1的[In]＝35原子％)，所以载流子密度变大，阈值电压在负侧变大(表3的Vth＝-17V)，并且，迁移率也降低。因此，在No.16中，未测定到ΔVth的变化(表3中为“-”)。
另外，No.17、18其Zn量比Sn量少而导体化，未能测定到阈值电压等(表3中为“-”)。
根据以上，如果使用具备了满足本发明的要件的氧化物半导体层的TFT，则与使用了现有的单层结构的氧化物半导体层的TFT(No.1、5)相比，能够提高TFT特性和应力耐受性两者。
符号说明
1   基板
2   栅电极
3   栅极绝缘膜
4   第二氧化物半导体层
4A  第一氧化物半导体层
4B  第三氧化物半导体层
4C  氧化物半导体层
5   源-漏电极
6   保护膜(绝缘膜)
7   接触孔
8   透明导电膜
9   蚀刻阻挡层

Claims (10)

1.一种薄膜晶体管，在基板上至少具有：栅电极；栅极绝缘膜；氧化物半导体层；源-漏电极；以及保护所述栅极绝缘膜、所述氧化物半导体层和所述源-漏电极的保护膜，其特征在于，
所述氧化物半导体层是具有由In、Zn、Sn和O构成的第二氧化物半导体层、以及由In、Ga、Zn和O构成的第一氧化物半导体层的层叠体，
所述第二氧化物半导体层形成于所述栅极绝缘膜之上，并且
所述第一氧化物半导体层形成于所述第二氧化物半导体层与所述保护膜之间。
2.一种薄膜晶体管，在基板上至少具有：栅电极；栅极绝缘膜；氧化物半导体层；以及保护所述氧化物半导体层的表面的蚀刻阻挡层，其特征在于，
所述氧化物半导体层是具有由In、Zn、Sn和O构成的第二氧化物半导体层、以及由In、Ga、Zn和O构成的第一氧化物半导体层的层叠体，
所述第二氧化物半导体层形成于所述栅极绝缘膜之上，并且，
所述第一氧化物半导体层形成于所述第二氧化物半导体层与所述蚀刻阻挡层之间。
3.根据权利要求1或2所述的薄膜晶体管，其中，
当设所述第二氧化物半导体层包含的金属元素的含量(原子％)分别为[In]、[Zn]、[Sn]时，所述第二氧化物半导体层的薄膜组成，
(i)在[In]/([In]+[Sn])≤0.50时，满足下式(1)，
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5...(1)
(ii)在[In]/([In]+[Sn])＞0.50时，满足下式(2)，
[In]/([In]+[Zn]+[Sn])≤0.3...(2)。
4.根据权利要求1或2所述的薄膜晶体管，其中，
所述第二氧化物半导体层的薄膜组成，还满足下式(3)，
[Zn]/([In]+[Zn]+[Sn])≤0.830...(3)。
5.根据权利要求1所述的薄膜晶体管，其中，
在所述第二氧化物半导体层与所述栅极绝缘膜之间，形成有含Ga的第三氧化物半导体层。
6.根据权利要求2所述的薄膜晶体管，其中，
在所述第二氧化物半导体层与所述栅极绝缘膜之间，形成有含Ga的第三氧化物半导体层。
7.根据权利要求5或6所述的薄膜晶体管，其中，
所述第三氧化物半导体层由In、Ga、Zn和O构成。
8.根据权利要求1或2所述的薄膜晶体管，其中，
所述第二氧化物半导体层的厚度为3nm以上。
9.根据权利要求1或2所述的薄膜晶体管，其中，
所述氧化物半导体层的薄膜密度为6.0g/cm3以上。
10.一种显示装置，其具备权利要求1或2所述的薄膜晶体管。
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