KR102068463B1 - 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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Abstract

일 실시형태는 적층 산화물 재료를 제작하는 방법이며, 본 방법은 하지 부재 위에 산화물 부재를 형성하는 단계; 가열 처리에 의해 산화물 부재의 표면으로부터 내부를 향해서 성장하는 제 1 산화물 결정 부재를 형성하고, 하지 부재의 표면 바로 위에 비정질 성분을 잔존시키는 단계; 및 제１ 산화물 결정 부재 위에 제 2 산화물 결정 부재를 적층하는 단계를 포함한다. 특히 제 1 산화물 결정 부재와 제 2 산화물 결정 부재는 공통 c축을 갖는다. 호모-결정 성장 또는 헤테로-결정 성장의 경우에 동일한-축(축의) 성장이 유발된다.

Description

적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법{STACKED OXIDE MATERIAL, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은, 스퍼터법에 의해 적층함으로써 형성되고, 막이 결정화 열처리되고, 반도체 장치의 제조에 이용되는 적층 산화물 재료에 관한 것이다. 예를 들어, 트랜지스터, 다이오드 등에 포함되는 반도체에 적합하게 이용되는 재료가 제공된다. 또한, 본 발명은 트랜지스터와 같은 반도체 소자로 형성된 회로를 포함하는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 본 발명은 전원 회로에 탑재되는 전원 장치; 메모리, 사이리스터(thyristor), 컨버터, 화상 센서 등을 포함하는 반도체 집적 회로; 액정 표시 패널로 대표되는 전기 광학 장치나 유기 발광 소자를 포함하는 발광 표시 장치가 부품으로 탑재된 전자 기기에 관한 것이다.
본 명세서에서 반도체 장치는, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 전반적으로 의미하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
Si가 대표적인 반도체 재료이지만, Si 외에 SiC, GaN 등도 반도체 재료로서 연구되어 있다. 그러나, SiC, GaN 등은 결정화되고 단결정 부재로서 이용되도록 1500℃ 이상의 온도에서 처리될 필요가 있으므로, 이러한 반도체 재료는 박막 장치나 3차원 장치에 이용될 수 없다.
한편, 최근에는, 절연 표면을 갖는 기판 위에 비교적 저온에서 형성된 반도체 박막(대략 수 나노미터 내지 수백 나노미터 정도의 두께를 가짐)을 이용해서 트랜지스터를 구성하는 기술이 주목받고 있다. 트랜지스터는 IC, 전기 광학 장치와 같은 전자 디바이스에 널리 응용되어, 특히 화상 표시 장치의 스위칭 소자로서 개발이 기대된다.
광범위한 응용에 이용되는 다양한 종류의 금속 산화물이 존재한다. 산화인듐은 잘 알려진 재료이며, 액정 디스플레이 등에 필요한 투광성 전극 재료로서 이용된다. 일부 금속 산화물은 반도체 특성을 갖는다. 반도체 특성을 갖는 금속 산화물의 예들은 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이다. 이러한 반도체 특성을 갖는 금속 산화물을 이용하여 채널 형성 영역이 형성되는 트랜지스터가 이미 알려져 있다(특허 문헌 1 및 특허 문헌 2).
일본 공개 특허 출원 제 2007-123861호 일본 공개 특허 출원 제 2007-096055호
본 발명의 일 실시형태의 하나의 목적은 스퍼터법을 이용해서 트랜지스터, 다이오드 등에 포함된 반도체에 적합하게 이용되는 재료를 제공하는 것이다.
본 발명의 일 실시형태의 하나의 목적은 높은 전계 효과 이동도와 낮은 오프 전류를 갖는 트랜지스터를 제공하는 것이다. 또한, 소위 노멀리-오프(normally-off)의 스위칭 소자를 달성하고, 저소비 전력의 반도체 장치를 제공하는 것이다. 또한, 본 발명의 일 실시형태의 하나의 목적은 높은 트랜지스터 성능과 높은 신뢰성을 갖는 트랜지스터를 제공하는 것이다.
또한, 본 발명의 일 실시형태의 하나의 목적은 트랜지스터와 같은 반도체 소자를 갖는 반도체 장치가 저렴하게 얻어질 수 있는 생산성이 높은 제작 공정을 제공하는 것이다.
또한, 본 발명의 일 실시형태의 하나의 목적은 높은 신뢰성을 갖는 트랜지스터를 제공하는 것이다.
본 명세서에 개시된 본 발명의 일 실시형태는 적층 산화물 재료를 제작하는 방법이며, 본 방법은 하지 부재 위에 산화물 부재를 형성하는 단계; 가열 처리에 의해 산화물 부재의 표면으로부터 내부를 향해서 성장하는 제 1 산화물 결정 부재를 형성하는 단계; 및 제１ 산화물 결정 부재 위에 제 2 산화물 결정 부재를 적층하는 단계를 포함한다. 특히, 제 1 산화물 결정 부재와 제 2 산화물 결정 부재는 공통 c축을 갖는다. 호모-결정 성장 또는 헤테로-결정 성장의 경우에 동일한-축(축 상의) 성장이 유발된다.
또한, 제 1 산화물 결정 부재는, 제 1 산화물 결정 부재의 표면에 대하여 수직하게 c축 배향된다. 특히, 에피택셜 성장(하나의 결정 구조의 성장)이 수행되는 제 1 비단결정 박막을 시드(seed)로서 이용하여 제 2 산화물 부재의 결정 성장이 유발된다. 또한, a-b 면 상에서, 서로 인접하고 있는 복수의 원소는 동일하다. 또한, 제 1 산화물 결정 부재의 c축 방향은 깊이 방향에 대응한다.
이러한 제작 방법의 최대 특징은, 임의의 하지 표면을 갖는 비정질 절연체(예를 들어, 산화물) 위로 결정 성장이 유발되는 구성이다.
본 발명의 다른 실시형태는 적층 산화물 재료를 제작하는 방법이며, 본 방법은 하지 부재 위에 산화물 부재를 형성하고, 가열 처리에 의해 표면으로부터 내부를 향해서 성장하는 제 1 산화물 결정 부재를 형성하고, 하지 부재 표면 바로 위에 비정질 성분을 잔존시키고, 제 1 산화물 결정 부재 위에 제 1 산화물 결정 부재와 동일 재료를 이용하여 호모 결정 성장되는 제 2 산화물 결정 부재를 적층하는 단계를 포함한다.
또한, 본 발명의 다른 실시형태는 적층 산화물 재료를 제작하는 방법이며, 본 방법은, 하지 부재 위에 산화물 부재를 형성하고, 표면으로부터 산화물 부재의 내부를 향해서 성장하는 제 1 산화물 결정 부재를 형성하고, 하지 부재 표면 바로 위에 비정질 성분을 잔존시키고, 제 1 산화물 결정 부재 위에 제 1 산화물 결정 부재와 상이한 재료를 이용하여 헤테로 결정 성장되는 제 2 산화물 결정 부재를 적층하는 단계를 포함한다.
상술한 각 제작 방법에 있어서, 호모 결정 성장 또는 헤테로 결정 성장은, 성막 중에 온도를 200℃ 이상 600℃ 이하로 가열이 행해지는 상태에서 결정 성장시켜서 얻어진다.
상술한 각 제작 방법에 있어서, 제 1 산화물 결정 부재 및 제 2 산화물 결정 부재는 고순도를 갖고 진성의 도전형을 갖는다.
상술한 각 제작 방법에 있어서, 적층 산화물 재료의 캐리어 농도는, 1.0×1012cm-3 미만, 바람직하게는, 1.45×1010cm-3 미만이다.
상술한 각 제작 방법에 있어서, 제 1 산화물 결정 부재의 결정이 배향된 하측 계면은, 하지 부재와 이격되어 설치된다. 산화물 부재의 두께, 가열 처리 조건 등을 적절히 조절함으로써, 의도적으로 제 1 산화물 결정 부재의 결정 배향된 하측 계면과 하지 부재 사이에 산화물 부재의 비정질 영역이 잔존되어 버퍼로서 기능시켜, 결정 영역이 하지 부재의 표면으로부터 이격되어 설치된다. 따라서, 디바이스를 구성했을 경우에 하지 부재와의 계면 산란에 의한 영향이 저감될 수 있다. 예를 들어, 적층 산화물 재료가 반도체층으로서 게이트 절연층 위에 형성되는 보텀 게이트형 트랜지스터가 제작되는 경우, 채널 형성 영역은, 게이트 절연층과의 계면에 형성되는 것이 아니고, 게이트 절연층 표면으로부터 이격되어 있는 다결정층에 형성되어, 게이트 절연층과 산화물 결정 부재 사이의 계면 산란으로 인한 영향이 저감된다. 따라서, 게이트 절연층 표면과 이격되어 있는 결정층을 갖는 트랜지스터는, 매립 채널형 트랜지스터라고 칭해질 수도 있다.
본 발명의 기술 사상의 하나는, 불순물이 산화물 반도체에 가해지지 않고, 반대로 내부에 바람직하지 않게 존재하는 물 또는 수소와 같은 불순물을 의도적으로 제거함으로써, 산화물 반도체 자체가 고순도화되는 것이다. 즉, 기술적 사상은 도너 준위를 구성하는 물 또는 수소를 제거하고, 산소 결손을 감소시키고, 산화물 반도체의 주성분인 산소를 충분히 공급함으로써, 산화물 반도체가 고순도화되는 것이다.
산화물 반도체가 성막된 직후에, 1020cm-3의 수소 농도가 SIMS(2차 이온 질량 분석)을 이용해서 측정된다. 도너 준위를 구성하는 물 또는 수소를 의도적으로 제거하고, 또한 물 또는 수소를 제거하는 것과 동시에 감소하는 산소(산화물 반도체의 성분의 하나)를 산화물 반도체에 가함으로써, 산화물 반도체가 고순도화되고, 전기적으로 i형(진성) 반도체가 된다.
또한, 본 발명의 기술사상의 하나는, 물 또는 수소의 양이 가능한 적은 것이 바람직하고, 또한 산화물 반도체 내의 캐리어의 수가 가능한 적을수록 바람직하다는 것이다. 즉, 캐리어 밀도는 1×1012cm-3 미만, 바람직하게는 측정 한계 이하의 1.45×1010cm-3 미만이 요구된다. 또한, 본 발명의 기술 사상에서 이상적인 캐리어 밀도는 0 또는 0에 근접한 값이다. 특히, 산화물 반도체가 산소 분위기, 질소 분위기, 또는 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하의 공기) 분위기에서, 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하에서 가열 처리되어, n형 불순물이 되는 물 또는 수소가 제거될 수 있고 산화물 반도체가 고순도화될 수 있다. 또한, 물 또는 수소와 같은 불순물을 제거함으로써, 산화물 반도체가 고순도화되고, 그 캐리어 밀도가 1×1012cm-3 미만, 바람직하게는 측정 한계 이하의 1.45×1010cm-3 미만일 수 있다.
또한, 열처리가 고온, 즉 450℃ 이상 850℃ 이하, 바람직하게는 600℃ 이상 700℃ 이하의 온도에서 수행되면, 산화물 반도체가 고순도화될 수 있고, 또한 결정화될 수 있으며, 산화물 반도체의 표면으로부터 그 내부를 향해서 결정 성장이 진행하여, 산화물 반도체는 c축 배향된 비단결정 영역을 갖는다.
본 발명의 일 실시형태에 따르면, c축이 배향되는 비단결정 영역을 갖는 산화물 반도체가 시드 결정으로서 이용되고, 그 위에 제 2 산화물 반도체가 형성되고, 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 온도에서 가열 처리가 수행되어, 제 2 산화물 반도체는 시드 결정과 마찬가지로 c축 배향되는 비단결정 영역을 가질 수 있다. 즉, 동일 방향으로 배향되는 c축을 시드 결정과 제 2 산화물 반도체가 갖는 이상적인 축 성장 또는 에피택셜 성장이 유발될 수 있다.
시드 결정과 동축을 갖는 제 2 산화물 반도체는, 성막 후의 열처리에 의한 고상 성장뿐만 아니라, 200℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 550℃ 이하의 온도에서 가열이 행해지는 상태에서 대표적으로는 스퍼터법을 사용하여 성막하는 것으로, 적층될 수 있고 또한 그 결정이 성장될 수 있다.
또한, 산화물 반도체의 캐리어가 저감되거나, 바람직하게는 모든 캐리어가 제거되어, 산화물 반도체가 트랜지스터에서 캐리어가 통과하는 경로로서의 역할을 한다. 그 결과, 산화물 반도체는 캐리어가 없거나 매우 작은 캐리어를 갖는 고순도화된 i형(진성) 반도체이며, 트랜지스터의 오프 상태에서는 오프 전류가 극도로 낮게 될 수 있으며, 이는 본 발명의 기술 사상이다.
또한, 산화물 반도체가 경로로서의 역할을 하고, 산화물 반도체 자체가 캐리어가 없거나 매우 적은 캐리어를 갖는 고순도화된 i형(진성) 반도체인 경우에, 캐리어는 소스 전극 및 드레인 전극을 통해 공급된다. 전자친화력 χ 및 페르미 준위, 바람직하게는 산화물 반도체의 진성 페르미 준위에 대응하는 페르미 준위 및 소스 전극 및 드레인 전극의 일함수가 적절히 선택되면, 캐리어가 소스 전극 및 드레인 전극으로부터 주입될 수 있다. 따라서, n채널형 트랜지스터와 p채널형 트랜지스터가 적절히 제작될 수 있다.
산화물 결정 부재 및 산화물 부재는 모두 금속 산화물이며, In-Sn-Ga-Zn-O계막과 같은 4원계 금속 산화물; In-Ga-Zn-O계막, In-Sn-Zn-O계막, In-Al-Zn-O계막, Sn-Ga-Zn-O계막, Al-Ga-Zn-O계막, Sn-Al-Zn-O계막과 같은 3원계 금속 산화물; In-Zn-O계막, Sn-Zn-O계막, Al-Zn-O계막, Zn-Mg-O계막, Sn-Mg-O계막, In-Mg-O계막과 같은 2원계 금속 산화물; 또는 In-O계막, Sn-O계막, Zn-O계막과 같은 단원계 금속 산화물이 이용될 수 있다. 또한, 여기에서, 예를 들어, In-Sn-Ga-Zn-O막은 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 산화물막을 의미하며, 그 화학양론비에는 특별한 제한이 없다.
또한, 산화물 결정 부재 및 산화물 부재는, InMO3(ZnO)m(m>0, m은 자연수가 아님)로 표기되는 재료로서 나타내어질 수 있다. 여기에서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은, Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다.
또한, In-A-B-O로 표현되는 산화물 반도체 재료가 이용될 수 있다. 여기에서, A는 갈륨(Ga)이나 알루미늄(Al)과 같은 13족에 속하는 원소, 실리콘(Si)이나 게르마늄(Ge)으로 대표되는 14족에 속하는 원소 등으로부터 선택되는 하나 또는 복수 종류의 원소를 나타낸다. 또한, B는 아연(Zn)으로 대표되는 12족에 속하는 원소로부터 선택되는 하나 또는 복수 종류의 원소를 나타낸다. 또한, In 함유량, A 함유량 및 B 함유량은 자유롭게 설정되며, A 함유량이 0인 경우가 포함된다. 한편, In 함유량 및 B 함유량은 0이 아니다. 즉, 상술한 표기는 In-Ga-Zn-O, In-Zn-O 등을 포함한다. 또한, In-Ga-Zn-O로 표기되는 산화물 반도체 재료는, InGaO3(ZnO)m(m>0, m은 자연수가 아님)이며, m이 자연수가 아닌 것은, ICP-MS 또는 RBS 분석을 이용해서 확인될 수 있다.
종래의 산화물 반도체는 일반적으로 n형이다. 종래의 산화물 반도체를 포함하는 트랜지스터에서는 게이트 전압이 0V인 경우에도 소스 전극과 드레인 전극의 사이에 전류가 흐르며, 즉, 트랜지스터는 노멀리 온으로 되기 쉽다. 전계 효과 이동도가 높더라도 트랜지스터가 노멀리 온이면, 회로를 제어하기 곤란하다. n형 산화물 반도체의 페르미 준위(EF)는, 밴드갭 중앙에 위치된 진성 페르미 준위(Ei)에서 떨어져 있고, 전도대에 가깝게 위치된다. 또한, 산화물 반도체에 있어서 수소는 도너이며 산화물 반도체를 n형 반도체로 만드는 하나의 요인인 것이 알려져 있다. 또한, 산소 결손도 산화물 반도체를 n형 반도체로 만드는 하나의 요인인 것이 알려져 있다.
따라서, i형 산화물 반도체층을 얻기 위해서, n형 불순물인 수소가 산화물 반도체로부터 제거되고, 산화물 반도체의 주성분이 아닌 불순물을 가능한 적게 포함하도록 산화물 반도체가 고순도화되고, 산소 결손이 제거된다. 이렇게, 진성(i형) 또는 실질적으로 진성인 산화물 반도체가 얻어진다. 즉, 불순물을 첨가하지 않고, 수소나 물과 같은 불순물과 산소 결손을 최대한 제거함으로써, 고순도화된 i형(진성) 반도체 또는 그에 근접한 반도체가 얻어지는 것을 특징으로 하고 있다. 이는, 페르미 준위(EF)가 진성 페르미 준위(Ei)와 같은 레벨이 되게 할 수 있다.
산화물 반도체층을 고순도화함으로써, 박막 트랜지스터의 임계 전압값이 양이 될 수 있어, 소위 노멀리 오프의 스위칭 소자가 실현될 수 있다.
고순도화를 위한 하나의 단계로서, 산화물 반도체막의 성막 전, 성막 중, 또는 성막 후에, 스퍼터 장치 내의 수분 등을 제거하는 것이 바람직하다. 스퍼터 장치 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 배기 수단은 콜드 트랩이 설치된 터보 펌프일 수 있다. 크라이오 펌프로 배기되는 스퍼터 장치의 성막실에서, 예를 들어, 수소 원자, 물(H2O)과 같은 수소 원자를 포함하는 화합물 등이 제거되어, 성막실에서 형성된 산화물 반도체막의 불순물 농도가 저감될 수 있다. 또한, 산화물 반도체용 타깃에 포함된 산화물 반도체는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상의 상대 밀도를 갖는다. 높은 상대 밀도를 갖는 타깃을 이용하면, 형성되는 산화물 반도체막의 불순물 농도가 저감될 수 있다.
형성되는 산화물 반도체막에 불순물이 혼입되면, 후에 수행되는 결정화를 위한 가열 처리 시에, 한 방향의 결정 성장, 즉 표면으로부터 하방으로 진행하는 결정 성장이 저해될 수 있다. 따라서, 이상적인 상태는, 산화물 반도체막이 불순물(p형 또는 n형을 형성하는 불순물)을 포함하지 않고, 반도체에 포함되지 않는 중금속, 즉 Fe 또는 Ni와 같은 불순물 원소가 1×1015cm-3 이하의 농도로 포함되는 것이다. 산화물 반도체를 탈수소화하여 고순도화하고 산화물 반도체를 결정화하고 이 공정을 특히 강하게 행함과 동시에 수행하는 것이 중요하다.
또한, 산화물 반도체막의 성막 전에, 스퍼터 장치의 내벽, 타깃 표면 또는 타깃의 재료 중에 존재하는 수분 또는 수소를 제거하기 위해서 사전 가열 처리를 수행할 수 있다. 사전 가열 처리로서는, 성막실 내를 감압 하에서 200℃ 내지 600℃로 가열하는 방법 등을 들 수 있다. 성막 중에 처리 기판이 가열되어 챔버 내벽에 수소 등이 흡착되는 방법도 유효하다. 이 경우에, 타깃용 냉각제로서 물이 아니라 오일 등이 이용되는 것이 바람직하다. 가열하지 않고 질소의 도입과 배기가 반복되어도 일정한 수준의 효과가 얻어질 수 있지만, 성막실 내를 가열 처리하는 것이 더욱 바람직하다. 사전 가열 처리 후에, 기판 또는 스퍼터 장치가 냉각되고, 그 후에 산화물 반도체막이 형성된다.
또한, 산화물 반도체막, 또는 그 위에 형성되는 재료막을 형성할 때에 이용되는 아르곤이나 산소와 같은 스퍼터 가스로서 수소, 물, 수산기를 포함하는 화합물 또는 수소화물과 같은 불순물이, 불순물 농도가 "ppm" 또는 "ppb" 단위로 표현되는 수준까지 감소된 고순도 가스를 이용하는 것이 바람직하다.
스퍼터법에 의한 산화물 반도체막의 성막 중에 기판은 200℃ 이상 600℃ 이하의 온도로 가열될 수 있다. 200℃ 이상 600℃ 이하의 온도에서 가열이 행해지는 경우, 미리 제 1 비단결정층이 형성되어 있으면, 성막과 동시에 동축 방향의 결정 성장(특히, c축 방향의 결정 성장)을 기대할 수 있다.
또한, 고순도화를 위한 하나의 단계로서, 수소 및 수분을 거의 포함하지 않는 분위기(질소 분위기, 산소 분위기, 또는 건조 공기 분위기(예를 들어, 수분에 대해서는 노점이 -40℃ 이하, 바람직하게는 -50℃ 이하))에서 제 1 가열 처리를 행한다. 제 1 가열 처리는 산화물 반도체층으로부터 H, OH 등을 탈리시키기 위한 탈수화 또는 탈수소화라 칭할 수 있다. 불활성 분위기에서 승온되고, 분위기가 열처리 중에 산소를 포함하는 분위기로 절환되는 경우나, 산소 분위기가 채용되는 경우에는, 제 1 가열 처리를 추가적인 산화 처리라고 칭할 수도 있다.
제 1 가열 처리로서, 전기로를 이용한 가열 방법, 가열된 가스를 이용하는 GRTA(Gas Rapid Thermal Anneal)법 또는 램프 광을 이용하는 LRTA(Lamp Rapid Thermal Anneal)법과 같은 순간 가열 방법 등을 이용할 수 있다. 또한, 제 1 가열 처리로서, 450nm 이하의 파장을 갖는 광으로 조사하는 가열도 동시에 수행될 수 있다. 산화물 반도체층은 제 1 가열 처리 후의 산화물 반도체층이 TDS(Thermal Desorption Spectroscopy)로 450℃까지 승온되면서 측정되어도 물의 2개의 피크 중, 적어도 300℃ 부근의 피크는 검출되지 않는 조건에서 고순도화를 위한 제 1 가열 처리를 받는다. 따라서, 고순도화를 위한 가열 처리를 받은 산화물 반도체층을 포함하는 트랜지스터에 대하여 TDS가 450℃까지 수행되어도, 적어도 300℃ 부근의 물의 피크는 검출되지 않는다.
결정 성장의 시드가 없는 상태에서 결정 성장되므로, 제 1 가열 처리는, 고온에서 단시간에 수행되어, 표면으로부터 내부를 향하는 결정 성장만이 되도록 하는 것이 바람직하다. 또한, 산화물 반도체층의 표면이 평탄한 경우에는, 양호한 판 형상의 비단결정층을 얻을 수 있다. 따라서, 절연층 또는 기판과 같은 하지 부재의 평탄성이 가능한 한 높은 것이 바람직하다. 예를 들면, 산화물 반도체층의 평탄성이 상업용 실리콘 웨이퍼의 평탄성과 대략 동등하며; 예를 들어, AFM 측정에 의한 1㎛×1㎛의 영역의 표면 조도(roughness)의 높이차가 1nm 이하, 바람직하게는 0.2nm 이하이다.
비단결정층에서, 산화물 반도체에 포함된 In의 전자운(electron clouds)이 서로 겹쳐서 서로 연결되면, 전기 전도율 σ이 증가된다. 따라서, 비단결정층을 갖는 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
제 1 가열 처리에 의해 형성된 비단결정층을 시드로서 이용하여 추가적으로 결정 성장을 행하는 방법의 하나를 도 1a, 도 1b 및 도 1c를 참조하여 설명한다.
단계의 순서의 개략은 이하와 같다: 하지 부재 위에 제 1 산화물 반도체층이 형성된다; 고순도화를 위한 제 1 가열 처리가 행해진다; 고순도화를 위한 제 1 가열 처리와 동일한 단계에서, 제 1 산화물 반도체층의 표면 위에 결정 방향이 상대적으로 배향된 비단결정층이 형성된다; 그 위에 제 2 산화물 반도체층이 적층된다; 또한 결정화를 위한 제 2 가열 처리가 행해져서, 제 1 산화물 반도체층의 표면의 비단결정층을 시드로서 이용하여 제 2 산화물 반도체층이 결정화된다.
제 1 가열 처리에서, 결정 성장의 시드가 없는 상태에서 표면으로부터 결정 성장이 유발되는 한편; 제 2 가열 처리에서는, 시드로서의 역할을 하는 평판 형상의 비단결정층이 존재한다. 따라서, 양호한 결정성이 얻어질 수 있으므로, 결정 성장이 행해질 수 있는 최저 온도에서 장시간으로 가열 처리가 행해지는 것이 바람직하다. 제 2 가열 처리에 의해 얻어지는 결정 성장의 방향은, 하부로부터 상부로의 방향, 즉 기판측에서 표면측으로의 방향(재결정 방향이라고도 칭함)에 대응하며, 제 1 가열 처리에서의 결정 성장의 방향과는 상이하다. 또한, 제 1 가열 처리에서 얻어진 비단결정층은 제 2 가열 처리에서 다시 가열되므로, 비단결정층의 결정성이 더욱 향상된다.
도 1a는 하지 부재(520) 위에 형성된 제 1 산화물 반도체층에 대하여 결정화를 위한 제 1 가열 처리가 행해진 후의 상태를 나타낸다. 조건, 즉 제 1 산화물 반도체층과 하지 부재(520)의 재료, 가열 온도, 가열 시간에 따르지만, 표면으로부터 결정 성장되어도 제 1 산화물 결정 부재(521b)의 선단이 하지 부재(520)와의 계면에 도달하지 않아, 비정질 상태의 영역(521a)이 잔존된다.
도 1b는 제 2 산화물 부재(522)의 성막 직후의 단면도를 나타낸다. 제 2 산화물 부재(522)는 스퍼터법에 의해 금속 산화물 타깃을 이용하여 형성된다. 금속 산화물 타깃으로서는, In2O3, Ga2O3, ZnO를 1:1:2 또는 1:1:4[mol 비]로 포함하는 금속 산화물 타깃이 이용될 수 있다.
또한, 스퍼터법에 의한 제 2 산화물 부재(522)의 성막 중에 기판이 200℃ 이상 600℃ 이하로 가열될 수 있다. 이 기판 온도에서 성막이 행해지면, 제 2 산화물 부재(522)가 사전-배열될 수 있다. 대안적으로, 직접 에피택셜 성장이 행해질 수 있다.
도 1b에 나타낸 구조에 대응하는 구조가 실제로 제작되었다. 구조의 단면의 TEM 사진이 도 4a에 도시된다. 또한, 그 개략도가 도 4b에 도시된다. 또한, TEM 사진은, 300kV의 가속 전압과 높은 배율(400만배)의 고분해능 투과 전자 현미경(Hitachi, Ltd. 제작의 "H9000-NAR":TEM)에 의해 촬영되었다. 도 4a의 촬영된 사진의 샘플은, 글래스 기판 위에 절연층이 형성되고, 그 위에 5nm 두께의 제 1 In-Ga-Zn-O막이 형성되고, 질소 분위기에서 650℃에서 6분동안 가열 처리가 행해진 후, 30nm 두께의 제 2 In-Ga-Zn-O막이 형성되는 방식으로 형성된다. 또한, 절연층으로서는, 고밀도 플라즈마 장치에 의해 형성된 두께 100nm의 산화 질화 실리콘막(SiOxNy라고도 칭함, x>y>0)이 이용된다. 도 4a로부터 제 1 In-Ga-Zn-O막은 제 1 In-Ga-Zn-O막의 표면에 대하여 수직으로 c축 배향되고, 절연층과 제 1 In-Ga-Zn-O막 사이의 계면 부근은 결정화되지 않은 것을 확인할 수 있다.
금속 산화물 반도체층으로서는, InGaxZnyOz로 표기되는 재료가 이용될 수 있다. 여기에서, x, y 및 z는 임의의 수이다. 또한, x, y 및 z는 정수일 필요는 없고, 비정수일 수 있다. 또한, x는 0일 수 있지만, y는 0이 아닌 것이 바람직하다. 예를 들어, 상술한 표기는, x가 0인 In-Zn-O를 포함한다. 또한, 상술한 표현은 x 및 y는 1인 경우와 x는 1이고 y는 0.5인 경우를 각각 포함한다. 산화물 반도체층 표면에 수직하게 c축 배향된 결정, 예를 들어 비단결정을 얻기 위해서, 고순도화된 산화물 반도체를 이용하는 것이 바람직하다. 막 내의 불순물을 가능한 한 많이 감소시킴으로써 높은 결정성을 갖는 비단결정을 얻을 수 있다. 이러한 프로세스에 의해 얻어지는 금속 산화물 반도체층의 평판 형상의 결정은, In2Ga2ZnO7(In, Ga, Zn, O를 2:2:1:7로 포함함)의 결정이다. 또한, 평판 형상의 결정을 갖는 금속 산화물 반도체층의 캐리어 농도는 1×1012cm-3 미만, 바람직하게는 1.45×1010cm-3 미만이다.
도 4a에 대한 샘플의 제 1 In-Ga-Zn-O막 및 제 2 In-Ga-Zn-O막은 같은 스퍼터 장치를 이용하고, 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[mol 비])을 이용하여 아래의 조건에서 성막된다. 압력이 0.6Pa, 직류(DC) 전원이 0.5kW, 산소와 아르곤의 혼합 분위기(산소 유량 50sccm, 아르곤 유량 50sccm), 기판 온도가 200℃, 성막 속도는 4nm/분이었다. 타깃의 재료 및 조성에 한정되지 않고, 예를 들어, In2O3, Ga2O3, ZnO를 1:1:1[mol 비]로 포함하는 타깃이 이용되는 경우, In2Ga2ZnO7의 비단결정이 용이하게 얻어질 수 있다.
In2Ga2ZnO7의 결정 구조는 In, Ga, Zn 중 임의의 것을 포함하고, a축 및 b축에 평행한 층의 적층 구조를 갖는 것으로 고려될 수 있다. In2Ga2ZnO7의 결정의 전기 도전성은 주로 In에 의해 제어되므로, In을 포함하는 층의, a축 및 b축에 평행한 방향에 관한 전기 특성은 양호하다. In2Ga2ZnO7의 결정에서, In의 전자운이 서로 겹치고 서로 연결되어, 캐리어 경로가 형성된다.
상술한 타깃 대신에, In2O3, Ga2O3, ZnO를 2:1:8[mol 비]로 포함하는 금속 산화물 타깃을 이용할 수 있다.
또한, Ga를 포함하지 않는 In2O3, ZnO를 1:2[mol 비]로 포함하는 금속 산화물 타깃을 이용할 수 있다. 보텀 게이트형의 트랜지스터가 형성되는 경우, Ga의 산화물은 절연체이므로, 제 1 In-Ga-Zn-O막을 이용하는 경우에 비하여 In-Zn-O막을 이용하여 보다 높은 전계 효과 이동도가 얻어질 수 있다.
도 1c는 제 2 가열 처리 후의 단면도를 나타낸다. 제 2 가열 처리에 의해, 제 1 산화물 결정 부재(521b)의 비단결정층을 시드로서 이용하여 제 2 산화물 부재(522)의 표면을 향해서 상방으로 결정 성장이 진행한다. 그 결과, 제 2 산화물 결정 부재(523b)가 형성되어, 모든 결정 부재가 동일 방향으로 c축 배향된다.
제 1 산화물 부재와 제 2 산화물 부재의 재료에 대해서는, 표면에 대하여 수직으로 c축 배향되는 비단결정이 얻어질 수 있는 한, 특별히 제한되지 않는다. 상이한 재료, 또는 동일 성분을 포함하는 재료를 이용할 수 있다. "동일 성분을 포함"한다는 것은 같은 원소가 포함된다는 것을 의미한다.
또한, 제 1 산화물 부재와 제 2 산화물 부재에 동일 성분을 포함하는 산화물 반도체 재료가 이용되는 경우, 도 1c의 점선으로 나타낸 바와 같이, 제 1 산화물 결정 부재(523a)와 제 2 산화물 결정 부재(523b) 사이의 경계는 불분명하다.
또한, 도 1c에 나타낸 구조는, 하지 부재(520) 상에 접촉하여 적층되며 비정질 상태를 유지하는 영역(523c), 제 1 산화물 결정 부재(523a) 및 제 2 산화물 결정 부재(523b)가 순서대로 그 위에 적층된 3층 구조라 칭할 수 있다.
제 2 가열 처리도, 산화물 반도체층으로부터 H, OH 등을 탈리시키기 위한 탈수화 또는 탈수소화라 칭해질 수 있다. 불활성 분위기에서 승온되고, 분위기가 산소를 포함하는 분위기로 절환되는 경우, 또는 산소 분위기가 채용되는 경우에, 제 2 가열 처리는 또한 가산화 처리라고 칭해질 수 있다.
각각의 산화물 반도체층의 수소 농도는, 1×1018cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더욱 바람직하게는 실질적으로 0이다. 또한, 각각의 산화물 반도체층의 캐리어 밀도는, 1×1012cm-3 미만, 바람직하게는 측정 한계 이하의 1.45×1010cm-3 미만이다. 즉, 산화물 반도체막의 캐리어 밀도는 가능한 한 0에 가깝게 된다. 또한, 산화물 반도체층의 밴드갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 또한, 산화물 반도체층의 수소 농도는 2차 이온 질량 분석법(SIMS)에 의해 측정될 수 있다. 캐리어 밀도는, 홀 효과(Hall effect) 측정에 의해 측정될 수 있다. 또한, 보다 낮은 캐리어 밀도는 CV(capacitance-voltage) 측정의 결과 및 [식 1]에 의해 측정될 수 있다.
Figure 112019009634613-pat00001
이렇게 해서, 제 1 산화물 결정 부재(523a)와 제 2 산화물 결정 부재(523b)의 적층으로 형성되는 비단결정층은 2회의 가열 처리를 별도로 수행함으로써 결정 성장에 의해 얻어질 수 있다.
제 2 In-Ga-Zn-O막의 성막 후에, 실제로 질소 분위기에서 650℃에서 6분동안 가열 처리가 행해진 후, 단면이 촬영되었다. 도 5a는 그 단면의 TEM 사진이다. 또한, 그 개략도가 도 5b에 도시된다. 도 5a에서는, 제 2 In-Ga-Zn-O막 전체가 결정화되는 상태가 확인될 수 있다. 또한, 제 2 In-Ga-Zn-O막의 비단결정층은 제 2 In-Ga-Zn-O막의 표면에 대하여 수직으로 c축 배향되는 것을 관찰할 수 있다. 또한, 제 2 가열 처리 후에도 절연층과의 제 1 In-Ga-Zn-O막 사이의 계면 부근은 결정화되지 않는 것도 확인할 수 있다.
또한, 도 1a에서, 제 1 산화물 반도체층의 표면에서 결정 방위가 상대적으로 배향된 비단결정층의 결정 성장은 표면으로부터 깊이 방향에 진행하므로, 하지 부재에 의해 영향을 받지 않고 다결정층이 형성될 수 있다.
제 1 산화물 반도체층, 예를 들어, In-Ga-Zn-O막의 표면에 결정 방위가 상대적으로 배향된 비단결정층이 형성되는 메커니즘의 예를 설명한다. 가열 처리에 의해, In-Ga-Zn-O막에 포함되는 아연이 확산되고, 표면 근방에 집중되고, 결정 성장의 시드가 된다. 결정 성장시에, 횡방향(표면에 평행한 방향)의 결정 성장은 깊이 방향(표면에 수직인 방향)의 결정 성장보다도 강하기 때문에, 평판 형상의 비단결정층이 형성된다. 즉, c축의 방향보다 a-b면의 방향에서 제 1 산화물 반도체층이 결정화되기 쉽다. 또한, 결정의 a-b면은 서로 대응하지 않는다. 또한, In-Ga-Zn-O막의 표면 위의 공간은 자유 공간이며, 이러한 자유 공간의 상방으로의 결정 성장 진행은 발생되지 않는다. 이들은, TDS 측정이 450℃까지 수행되었을 때, In 및 Ga의 피크는 검출되지 않지만, 아연의 피크는 진공 가열 조건, 특히 300℃ 부근에서 검출되는 사실로부터 추론된다. 또한, TDS 측정이 진공에서 행해지고, 아연의 탈리는 200℃ 부근의 온도로부터 검출되는 것을 확인할 수 있다.
비교예로서, 샘플이 형성된다. 샘플은 50nm의 두께의 In-Ga-Zn-O막이 형성되고 700℃에서 1시간동안 가열되는 방식으로 형성된다. 샘플의 단면의 TEM 사진이 도 6a에 도시된다. 또한, 그 개략도가 도 6b에 도시된다. 또한, 도 6a에 도시된 TEM 사진은, 300kV의 가속 전압과 높은 배율(200만배)에서 고분해능 투과 전자 현미경(Hitachi, Ltd. 제작 "H9000-NAR": TEM)에 의해 촬영되었다. 도 6a로부터, In-Ga-Zn-O막의 표면으로부터 약 5nm의 깊이까지의 영역이 결정화되고, In-Ga-Zn-O막의 내부에는 많은 비정질 부분과, 그 결정 방향이 배향되지 않은 복수의 결정이 랜덤하게 존재하는 것을 확인할 수 있다. 따라서, In-Ga-Zn-O막이 50nm와 같은 큰 두께로 성막된 후에 650℃ 보다도 높은 700℃에서, 6분보다도 긴 1시간 동안의 가열 처리를 1회 행하여도, 그 결정 방향이 전체로 우수하게 배향된 50nm의 두께를 갖는 비단결정층을 얻는 것은 곤란하다.
이들 결과로부터, 2회의 성막이 수행되어, 결정 성장의 시드가 되는 비단결정층이 형성된 후, 다시 성막된 후에 결정 성장이 행해지는 방식으로 큰 두께를 갖는 비단결정층이 형성될 수 있다고 말할 수 있다. 따라서, 본 명세서에 개시되는 방법이 지극히 효과적이라는 것을 안다. 2회로 성막을 행하고, 2회 가열 처리를 행함으로써, 결정 방향이 우수하게 배향된 비단결정층, 즉, 산화물 결정 부재의 표면에 대하여 수직으로 c축 배향된 두꺼운 비단결정층을 얻을 수 있다.
본 명세서에서 개시하는 본 발명의 일 실시형태는, 하지 부재 위에, 표면으로부터 내부로 그 결정 성장이 진행하는 제 1 산화물 결정 부재와; 제 1 산화물 결정 부재 위의 제 2 산화물 결정 부재를 포함하는 적층 산화물 재료이다. 또한, 표면으로부터 내부로 성장하는 제 1 산화물 결정 부재는, 표면에 대하여 수직으로 c축 배향된다.
상기 구성의 하나의 특징은, 하지 부재와 제 1 산화물 결정 부재의 사이에 비정질 영역을 포함하는 산화물 부재가 제공되는 것이다. 또한, 의도적으로 하지 부재와 제 1 산화물 결정 부재 사이에 비정질 영역을 포함하는 산화물 부재를 제공함으로써, 결정 성장이 하지 부재 표면에 도달하지 않는 조건 하에서 가열 처리가 수행될 수 있다. 따라서 생산성이 향상될 수 있다.
본 명세서에서 개시하는 본 발명의 일 실시형태는, 제 1 산화물 결정 부재와, 제 1 산화물 결정 부재 위에 제 1 산화물 결정 부재와 동일한 결정 구조의 제 2 산화물 결정 부재를 포함하는 적층 산화물 재료이다. 본 실시형태에서, 제 1 산화물 결정 부재의 표면 위에 제 2 산화물 결정 부재의 적어도 일부가 성장한다.
본 발명의 다른 실시형태는 반도체 장치의 제작 방법이며, 하지 부재 표면 위에 평탄 표면을 갖는 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 제 1 산화물 반도체층을 형성하고, 제 1 가열 처리에 의해 제 1 산화물 반도체층의 표면으로부터 내부를 향해서 진행하는 결정 성장을 시켜 제 1 비단결정층을 형성하고, 제 1 비단결정층 위에 제 2 산화물 반도체층을 형성하고, 제 2 가열 처리에 의해 제 1 비단결정층으로부터 제 2 산화물 반도체층 표면을 향해서 진행하는 결정 성장을 시켜 제 2 비단결정층을 형성하고, 제 1 비단결정층 및 제 2 비단결정층의 적층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계를 포함한다. 본 실시형태에서, 제 1 비단결정층의 결정 배향된 하측 계면은 게이트 절연층의 표면으로부터 이격되어 설치된다.
상술한 구성에 있어서, 제 1 비단결정층은, 제 1 비단결정층의 표면에 대하여 수직으로 c축 배향된다.
본 발명의 다른 실시형태는 반도체 장치이며, 반도체 장치는, 하지 부재 표면 위에 평탄 표면을 갖는 게이트 전극층과, 게이트 전극층 위의 게이트 절연층과, 게이트 절연층 위의 비정질 영역을 포함하는 금속 산화물층과, 비정질 영역을 포함하는 금속 산화물층 위에, 제 1 비단결정층의 표면에 대하여 수직으로 c축 배향된 제 1 비단결정층과, 제 1 비단결정층 상에서 이와 접하고, 제 2 비단결정층의 표면에 수직으로 c축 배향된 제 2 비단결정층과, 제 1 비단결정층 및 제 2 비단결정층의 적층 위의 소스 전극 및 드레인 전극을 갖는다. 본 실시형태에서, 제 1 비단결정층 및 제 2 비단결정층은 금속 산화물층이다.
상술한 구성에 있어서, 제 2 비단결정층 표면의 게이트 전극층과 겹치는 영역의 높이차는, 1nm 이하이고, 바람직하게는 0.2nm 이하이다.
금속 산화물, 대표적으로는 In-Ga-Zn-O막을 이용하여 형성된 디바이스는, 단결정 Si를 이용하여 형성된 디바이스, SiC을 이용하는 형성된 디바이스, 및 GaN을 이용하여 형성된 디바이스와는 전체적으로 상이하다.
와이드-갭(wide-gap) 반도체로서, SiC(3.26eV) 및 GaN(3.39eV)이 알려져 있다. 그러나, SiC 및 GaN은 비싼 재료이다. 또한, SiC가 사용되면, 저저항 영역을 선택적으로 형성하기 위해서, 인이나 알루미늄으로 도핑을 행한 후에 활성화를 위해 1700℃ 이상의 온도가 필요하다. 즉, SiC나 GaN이 사용되면, 1000℃ 이상의 처리 온도가 필요하므로, 글래스 기판 또는 LSI가 형성된 기판 위에서 SiC 또는 GaN을 얇게 형성하는 것은 실질적으로 불가능하다.
또한, SiC나 GaN의 결정 구조는 단결정뿐이다. 따라서, PN 접합에서의 제어가 필요하고 보다 완전한 단결정이 필요하다. 따라서, 제조 공정에서 의도하지 않게 혼입된 미량의 불순물이 도너나 억셉터로서의 역할을 하므로, 캐리어 농도가 하한을 갖는다. 한편, 금속 산화물은, 비정질 구조, 다결정 구조, 및 단결정 구조 중 임의의 것을 가질 수 있다. 금속 산화물의 하나의 특징은 PN 접합과 동등한 밴드의 제어가 PN 접합의 제어를 이용하지 않고,
Figure 112019009634613-pat00002
, 소스 및 드레인의 일함수, 금속 산화물의 전자친화력 및 에너지 밴드폭의 특성의 각각을 이용하여 수행된다는 것이다.
금속 산화물, 대표적으로는 In-Ga-Zn-O막은 단결정 실리콘의 밴드갭보다 3배 넓은 밴드갭을 가지며, SiC와 비교해서 제조 비용이 낮으므로 저렴한 재료이다.
In-Ga-Zn-O의 밴드갭은 3.05eV이며, 이 값을 기초로 진성 캐리어 밀도가 계산된다. 고체 중의 전자의 에너지 분포 f(E)는 이하의 식으로 표기되는 페르미-디랙(Fermi-Dirac) 통계에 따른다.
Figure 112019009634613-pat00003
캐리어 밀도가 현저하게 높지 않은(축퇴하지 않는) 보통의 반도체의 경우에서는, 다음 관계식이 만족한다.
Figure 112019009634613-pat00004
따라서, 식 (1)의 페르미-디랙은 이하의 식으로 표기되는 볼츠만(Boltzmann) 분포의 공식으로 근사화된다.
Figure 112019009634613-pat00005
식 (3)에 의해 진성 캐리어 밀도(ni)가 계산되면, 이하의 식이 얻어질 수 있다.
Figure 112019009634613-pat00006
그리고, 식 (4)에, Si와 In-Ga-Zn-O의 실효 상태 밀도(Nc 및 Nv) 및 밴드갭(Eg)의 값이 대입되어, 진성 캐리어 밀도가 계산된다. 그 결과가 [표 1]에 나타내어진다.
Figure 112019009634613-pat00007
In-Ga-Zn-O는 Si에 비교해서 극단적으로 낮은 진성 캐리어 밀도를 갖는다는 것을 안다. 산화물 반도체의 캐리어 밀도는 바람직하게는 1×1012cm-3 미만, 더욱 바람직하게는 측정 한계인 1.45×1010cm-3 미만이다. IGZO의 밴드갭으로서 3.05eV의 값이 선택되는 경우, 페르미-디랙 분포 법칙이 진성 캐리어 밀도에 적용가능한 것으로 상정하여, Si의 캐리어 밀도는 In-Ga-Zn-O의 캐리어 밀도의 약 1017배라고 말할 수 있다.
금속 산화물의 경우에, 금속 산화물 박막은 실온으로부터 450℃의 가열 온도에서 스퍼터법에 의해 형성이 가능하며, 최고 처리 온도는 300℃ 이상 800℃ 이하의 온도로 설정될 수 있다. 최고 처리 온도가 글래스의 변형점 이하로 설정되는 경우에는, 넓은 면적의 글래스 기판 위에 금속 산화물 박막이 형성될 수 있다. 따라서, 공업화에는 300℃ 이상 800℃ 이하의 최고 처리 온도를 채용하여, 밴드갭이 넓은 금속 산화물을 제작하는 것이 중요하다.
또한, 3차원의 실리콘 집적 회로를 형성하는 경우에, 금속 산화물의 처리 온도는 하측(실리콘측)의 접합이 파괴되는 온도 미만인 300℃ 이상 800℃ 이하이므로, 실리콘 집적 회로와 실리콘 집적 회로 위에 형성되는 금속 산화물 FET층을 포함하는 3차원 집적 회로에의 적용도 가능하다.
지금까지 보고된 금속 산화물은 비정질 상태의 것, 다결정 상태의 것, 또는 대략 1500℃의 고온에서의 처리를 통해 얻어지는 단결정 상태의 것만이 있다. 하지만, 상술한 바와 같이, 금속 산화물의 평판 형상의 비단결정이 형성된 후, 금속 산화물의 평판 형상의 비단결정을 시드로서 이용하여 결정 성장되는 방법에 의해 비교적 저온에서 c축 배향된 얇은 비단결정 박막이 형성될 수 있다. 또한, 보다 두꺼운 비단결정막이 가능하면, 공업적인 응용이 더욱 확대된다. 또한, 양질의 두꺼운 비단결정막을 얻기 위해서는, 기판의 평탄성과 평활성이 높은 것이 바람직하다. 이는, 기판의 작은 요철이 국소적인 c축의 시프트를 유발하고, 이는 결정 성장이 진행함에 따라서 인접하는 결정들 사이의 c축 방향과의 상이함으로 인해 결정의 전이와 같은 결함으로 귀결되기 때문이다.
금속 산화물막이 2회로 나누어서 성막되고, 2회로 나누어서 가열 처리가 수행됨으로써, 하지 부재의 재료로, 산화물, 질화물, 금속 등의 임의의 재료가 사용되어도, 그 표면(절연물 표면, 산화물 표면, 질화물 표면 또는 금속 표면) 위에 두꺼운 비단결정층, 즉, 막 표면에 수직으로 c축 배향된 비단결정층을 얻을 수 있기 때문이다.
또한, c축 배향된 비단결정층을 갖는 산화물 반도체층을 이용하여, 높은 전계 효과 이동도를 갖는 트랜지스터를 얻을 수 있다. 또한, 오프 전류가 낮은 트랜지스터를 얻을 수 있다. 또한, 소위 노멀리 오프의 스위칭 소자를 얻을 수 있어, 저소비 전력의 반도체 장치를 제공할 수 있다.
또한, c축 배향된 비단결정층을 갖는 산화물 반도체층을 이용하여 형성된 트랜지스터에서, BT 시험 전후에 있어서의 트랜지스터의 임계 전압의 변화량을 억제할 수 있어, 높은 신뢰성을 달성할 수 있다. 또한, c축 배향된 비단결정층을 갖는 산화물 반도체층을 이용하여 형성된 트랜지스터에서, 트랜지스터에 광을 계속해서 조사하는 BT 시험 전후 사이에서 트랜지스터의 임계 전압의 변화량이 저감될 수 있다. 그 결과 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
제 1 산화물 반도체층의 표면 위에 얇은 비단결정층이 형성될 수 있고 하지 부재로 결정 성장이 진행하지 않는 조건에서 제 1 가열 처리가 수행되어도, 그 위에 제 2 산화물 반도체층을 형성하고, 얇은 비단결정층을 시드로서 이용하여 제 2 산화물 반도체층을 비단결정으로 할 수 있다. 제 1 가열 처리의 온도가 낮아지거나 제 1 처리의 가열 시간이 단축될 수 있으므로, 본 발명의 실시형태는 큰 면적의 기판의 제조 처리에 적합하다. 또한, 제 1 가열 처리 온도 및 제 2 가열 온도가 600℃ 이하이면, 글래스의 수축이 억제될 수 있다. 따라서, 낮은 비용을 필요로 하는 생산성이 높은 제작 프로세스가 제공될 수 있다.
또한, 의도적으로 제 1 산화물 결정 부재의 결정이 배향된 하측 계면을 하지 부재의 표면과 이격되게 설치함으로써, 디바이스를 구성할 경우에 하지 부재와의 계면 산란으로 인한 영향이 저감될 수 있다. 게이트 절연층과 이격되어 있는 결정층이 채널 형성 영역이면, 매립 채널형 트랜지스터를 얻을 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시형태의 공정 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시형태의 공정 단면도.
도 3a 및 도 3b는 본 발명의 일 실시형태의 상면도 및 단면도.
도 4a 및 도 4b는 단면 TEM 사진도 및 그 개략도.
도 5a 및 도 5b는 제 2 가열 처리 후의 단면 TEM 사진도 및 그 개략도.
도 6a 및 도 6b는 비교예의 단면 TEM 사진도 및 그 개략도.
도 7은 산화물 반도체를 이용한 보텀-게이트형의 트랜지스터의 세로 단면도.
도 8a 및 도 8b는 도 7의 A-A' 라인에 따라 취한 단면의 에너지 밴드도(개략도).
도 9a는 게이트(GE1)에 양의 전위(VG>0)가 인가된 상태를 나타내고, 도 9b는 게이트(GE1)에 음의 전위(VG<0)가 인가된 상태를 나타내는 도면.
도 10은 진공 준위와 금속의 일함수(φM) 사이의 관계와, 진공 준위와 산화물 반도체의 전자친화력(χ) 사이의 관계를 나타내는 도면.
도 11a 내지 도 11c는 본 발명의 일 실시형태의 공정 단면도.
도 12a1과 도 12a2와 도 12b는 본 발명의 일 실시형태의 상면도 및 단면도.
도 13a 및 도 13b는 본 발명의 일 실시형태의 도시하는 상면도 및 단면도.
도 14는 본 발명의 일 실시형태의 단면도.
도 15a 내지 도 15e는 전자 기기의 일례를 각각 나타내는 도면.
이하에서는, 본 발명의 실시형태에 대해서 첨부 도면을 참조해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 사상 및 범위를 벗어나지 않고도 본 명세서에 개시된 모드 및 상세사항이 다양한 방식으로 변형될 수 있다는 것이 본 기술 분야의 당업자이면 용이하게 이해된다. 따라서, 본 발명은 실시형태의 설명에 한정되는 것으로 해석되지 않는다.
(실시형태 1)
본 실시형태에서는, 트랜지스터의 제작 예를 도 1a 내지 도 1c, 도 2a 내지 도 2e, 도 3a 및 도 3b를 참조해서 설명한다.
우선, 절연 표면을 갖는 기판인 기판(400) 위에, 도전막이 형성된 후, 포토마스크를 이용해서 포토리소그래피 공정을 이용하여 게이트 전극층(401)이 제공된다.
기판(400)으로서는, 반도체 기판, 사파이어 기판, 석영 기판, 세라믹 기판 등을 들 수 있지만, 대량 생산할 수 있는 글래스 기판을 이용하는 것이 특히 바람직하다. 기판(400)에 이용되는 글래스 기판은, 수행되는 가열 처리의 온도가 높을 경우에는, 그 변형점이 730℃ 이상인 글래스 기판이 이용될 수 있다. 기판(400)은, 예를 들어, 알루미노실리케이트 글래스, 알루미노보로실리케이트 글래스, 또는 바륨보로실리케이트 글래스와 같은 글래스 재료가 이용되어 있다. 또한, 산화 붕소와 비교해서 산화 바륨(BaO)을 더 많이 포함하는 것으로, 보다 실용적인 내열 글래스 기판이 형성될 수 있다. 따라서, B2O3 양보다 BaO의 양이 많은 B2O3 및 BaO를 함유하는 글래스 기판을 이용하는 것이 바람직하다.
하지층으로서의 역할을 하는 절연층이 기판(400)과 게이트 전극층(401) 사이에 설치될 수 있다. 하지층은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고, 질화 실리콘층, 산화 실리콘층, 질화 산화 실리콘층, 및 산화 질화 실리콘층 중 하나 이상을 이용하여 단일층 또는 적층 구조로 형성될 수 있다.
게이트 전극층(401)으로서는, 금속 도전층이 이용될 수 있다. 금속 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소, 이러한 원소 중 임의의 것을 성분으로 함유하는 합금, 이러한 원소 중 임의의 것을 조합으로 함유하는 합금 등이 이용되는 것이 바람직하다. 예를 들어, 티타늄층 위에 알루미늄층이 적층되고, 알루미늄층 위에 티타늄층이 적층된 ３층 구조, 또는 몰리브덴층 위에 알루미늄층이 적층되고 알루미늄층 위에 몰리브덴층이 적층된 ３층 구조가 바람직하다. 물론, 금속 도전층은 단층 구조, 2층 구조, 또는 4층 이상이 적층된 구조를 가질 수 있다. 나중에 가열 처리를 행할 경우, 게이트 전극층(401)으로서 가열 처리 온도에 견딜 수 있는 재료를 선택하는 것이 바람직하다.
다음으로, 게이트 전극층(401) 위로 게이트 절연층(402)이 형성된다. 게이트 절연층(402)은, 플라즈마 CVD법, 스퍼터법 등에 의해, 산화 실리콘층, 질화 실리콘층, 산화 하프늄층, 산화 질화 실리콘층 또는 질화 산화 실리콘층의 단층 또는 그 적층을 갖도록 형성될 수 있다. 예를 들어, 질화 실리콘막과 산화 실리콘막을 포함하는 적층이 이용된다. 게이트 절연층(402)의 두께는 50nm 이상 200nm 이하이다.
본 실시형태에 있어서, 게이트 절연층(402)은 고밀도 플라즈마 장치를 이용하여 형성된다. 여기에서는, 고밀도 플라즈마 장치는 1×1011/cm3 이상의 플라즈마 밀도를 실현할 수 있는 장치를 가리킨다. 예를 들어, 3kW 이상 6kW 이하의 마이크로파 전력을 인가해서 플라즈마가 발생되어, 절연막이 형성된다.
챔버에 소스 가스로서 모노실란 가스(SiH4), 산화 질소(N2O) 및 희가스가 도입되고, 10Pa 이상 30Pa 이하의 압력에서 고밀도 플라즈마를 발생시켜 글래스 기판과 같은 절연 표면을 갖는 기판 위에 절연막이 형성된다. 그 후, 모노실란 가스의 공급이 정지되고, 대기에 노출되지 않고 산화 질소(N2O)와 희가스가 챔버에 도입되어 절연막 표면에 플라즈마 처리가 행해질 수 있다. 적어도 절연막이 형성된 후에 산화 질소(N2O)와 희가스를 도입해서 절연막 표면에 행해지는 플라즈마 처리가 행해진다. 상술한 공정 순서를 통해 형성된 절연막은, 얇은 두께를 갖고, 예를 들어, 100nm 미만의 두께를 가져도 신뢰성을 확보할 수 있는 절연막에 대응한다.
게이트 절연층(402)의 형성시에, 챔버에 도입되는 모노실란 가스(SiH4)와 산화 질소(N2O)와의 유량비는, 1:10 내지 1:200의 범위에 있다. 또한, 챔버에 도입되는 희가스로서는, 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있다. 특히, 저렴한 아르곤을 이용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치를 이용하여 형성된 절연막은 일정한 두께를 가질 수 있으므로, 절연막은 우수한 단차 피복성을 갖는다. 또한, 고밀도 플라즈마 장치를 이용하여 형성된 절연막에 대해 박막의 두께가 정밀하게 제어될 수 있다.
상술한 공정 순서를 통해 형성된 절연막은, 종래의 평행 평판형의 PCVD 장치를 이용하여 형성된 절연막과는 크게 다르다. 같은 에천트로 에칭 속도가 서로 비교되는 경우에, 종래의 평행 평판형의 PCVD 장치를 이용하여 형성된 절연막의 속도보다 10% 이상 또는 20% 이상만큼, 상술한 공정을 통해 형성된 절연막의 에칭 속도가 더 늦다. 따라서, 고밀도 플라즈마 장치를 이용하여 형성된 절연막은 치밀한 막으로 말할 수 있다.
본 실시형태에서는, 게이트 절연층(402)으로서 고밀도 플라즈마 장치를 이용해서 형성된 두께 100nm의 산화 질화 실리콘막(SiOxNy으로도 칭함, 여기에서 x>y>0)이 이용된다.
다음으로, 게이트 절연층(402) 위에, 두께 2nm 이상 15nm 이하의 제 1 산화물 반도체층이 형성된다. 제 1 산화물 반도체층은 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소를 포함하는 혼합 분위기에서 스퍼터법에 의해 형성될 수 있다.
또한, 산화물 반도체막의 성막 전, 성막 중, 또는 성막 후에, 스퍼터 장치 내에 존재하는 수분 등이 제거되는 것이 바람직하다. 스퍼터 장치 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 배기 수단은 콜드 트랩이 설치된 터보 펌프일 수 있다. 크라이오 펌프로 배기된 스퍼터 장치에서, 수소 원자, 물(H2O)과 같은 수소 원자를 포함하는 화합물을 등이 제거되어, 성막실에서 형성된 산화물 반도체막의 불순물 농도가 저감될 수 있다.
제 1 산화물 반도체층으로서는, 이하의 산화물 반도체막을 들 수 있다: In-Sn-Ga-Zn-O계막과 같은 4원계 금속 산화물, In-Ga-Zn-O계막, In-Sn-Zn-O계막, In-Al-Zn-O계막, Sn-Ga-Zn-O계막, Al-Ga-Zn-O계막, Sn-Al-Zn-O계막과 같은 3원계 금속 산화물, In-Zn-O계막, Sn-Zn-O계막, Al-Zn-O계막, Zn-Mg-O계막, Sn-Mg-O계막, In-Mg-O계막, In-O계막, Sn-O계막, Zn-O계막과 같은 2원계 금속 산화물.
또한, 제 1 산화물 반도체층으로서, InMO3(ZnO)m(m>0, m은 자연수가 아님)로 표기되는 박막을 이용할 수도 있다. 여기에서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다.
본 실시형태에서는, 산화물 반도체용 타깃(1:1:2[mol 비]의 In2O3, Ga2O3,ZnO를 포함하는 In-Ga-Zn-O계 산화물 반도체용 타깃)이 이용되고, 기판과 타깃의 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전원이 0.5kW인 조건 하에서, 산소 분위기, 아르곤 분위기, 또는 아르곤 및 산소의 혼합 분위기에서 두께 10nm로 제 1 산화물 반도체층이 형성된다. 산화물 반도체용 타깃으로서, In2O3:Ga2O3:ZnO=1:1:1[mol 비]의 조성비를 갖는 타깃, 또는 In2O3:Ga2O3:ZnO=1:1:4[mol 비]의 조성비를 갖는 타깃을 이용할 수도 있다. 본 실시형태에서는, 후에 행해지는 가열 처리에 의해 의도적으로 결정화를 수행하기 위해서, 결정화되기 쉬운 산화물 반도체용 타깃을 이용하는 것이 바람직하다.
또한, 산화물 반도체용 타깃에 포함된 산화물 반도체는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상의 상대 밀도를 갖는 것이 바람직하다. 높은 상대 밀도를 갖는 타깃을 이용하여 형성되는 산화물 반도체막의 불순물 농도가 저감될 수 있어, 높은 전기 특성 또는 높은 신뢰성을 갖는 박막 트랜지스터를 얻을 수 있다.
또한, 제 1 산화물 반도체층이 성막되기 전에, 스퍼터 장치 내벽 상, 타깃 표면 상 또는 타깃 재료 내측에 존재하는 수분 또는 수소를 제거하기 위해서 사전 가열 처리를 수행하는 것이 바람직하다. 사전 가열 처리로서는 성막 챔버가 감압 하에서 200℃ 이상 600℃ 이하로 가열되는 방법이나, 성막 챔버의 내측이 가열되면서 질소나 불활성 가스의 도입과 배기가 반복되는 방법 등을 들 수 있다. 사전 가열 처리 후에, 기판 또는 스퍼터 장치가 냉각된다. 그 후, 대기에 노출되지 않고 산화물 반도체막이 형성된다. 이 경우 타깃용 냉각제로서 물이 아니라 오일 등이 이용되는 것이 바람직하다. 가열 없이 질소의 도입과 배기가 반복되어도 일정한 수준의 효과가 얻어질 수 있지만, 성막 챔버 내부를 가열하면서 처리를 수행하는 것이 더욱 바람직하다.
다음으로, 제 1 산화물 반도체층은 제 1 가열 처리를 거쳐, 적어도 그 일부가 결정화된다. 제 1 가열 처리에서, 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 온도가 채용된다. 또한, 가열 시간은 1분 이상 24시간 이하이다. 제 1 가열 처리에 의해, 적어도 그 표면에 비단결정층(non-single crystalline layer)을 갖는 제 1 산화물 반도체층(403)이 형성된다(도 2a 참조). 표면에 형성되는 비단결정층의 결정 성장은, 표면으로부터 내부를 향해서 진행된다. 비단결정층은 2nm 이상 10nm 이하의 평균 두께를 갖는 평판 형상의 비단결정이다. 또한, 표면에 형성되는 비단결정층은 그 표면에 대하여 수직으로 c축 배향된다. 본 실시형태에서는, 제 1 가열 처리에 의해 게이트 절연층과의 계면 부근을 제외하고 제 1 산화물 반도체층의 거의 전부가 다결정을 포함하는 예를 설명한다.
또한, 제 1 가열 처리에서, 질소, 산소, 또는 헬륨, 네온, 아르곤과 같은 희가스에, 물, 수소, 탄화수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입되는 질소, 산소, 또는 헬륨, 네온, 아르곤과 같은 희가스의 순도가 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 더욱 바람직하게는 0.1ppm 이하)인 것이 바람직하다. 또한, 20ppm 이하의 농도의 H2O를 갖는 초건조 공기 분위기에서 제 1 가열 처리를 행할 수 있다. 또한, 제 1 가열 처리의 승온 시에는 노(furnace)의 내부가 질소 분위기로 설정될 수 있고, 냉각이 수행될 시에는, 노의 내부가 산소 분위기로 절환될 수 있다. 질소 분위기에서 탈수 또는 탈수화를 행하고 분위기를 산소 분위기로 절환하는 것으로, 제 1 산화물 반도체층 내부에 산소가 공급될 수 있어, i형 산화물 반도체층이 얻어질 수 있다.
또한, 제 1 가열 처리에 이용되는 장치는 특별한 장치에 한정되지 않고, 저항 발열체와 같은 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하기 위한 장치를 구비할 수도 있다. 예를 들어, 전기로나, GRTA(Gas Rapid Thermal Annealing) 장치 또는 LRTA(Lamp Rapid Thermal Annealing) 장치와 같은 RTA(Rapid Thermal Annealing) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 금속 할로겐화물 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출되는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리하는 장치이다.
다음으로, 적어도 그 표면에 비단결정층을 갖는 제 1 산화물 반도체층(403) 위에, 적어도 제 1 산화물 반도체층(403)의 두께보다 두께가 큰 제 2 산화물 반도체층(404)이 형성된다(도 2b 참조). 또한, 제 2 산화물 반도체층(404)의 두께는 제작되는 디바이스에 대해 적절한 두께가 실시자에 의해 적절히 채용될 수 있다. 예를 들어, 보텀 게이트형 트랜지스터를 제작하는 경우에는, 제 1 산화물 반도체층(403)과 제 2 산화물 반도체층(404)의 전체 두께는 10nm 이상 200nm 이하이다. 또한, 제 2 산화물 반도체층은, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소를 포함하는 분위기에서 스퍼터법에 의해 형성될 수 있다.
제 2 산화물 반도체층(404)으로서는, In-Sn-Ga-Zn-O계막과 같은 4원계 금속 산화물, In-Ga-Zn-O계막, In-Sn-Zn-O계막, In-Al-Zn-O계막, Sn-Ga-Zn-O계막, Al-Ga-Zn-O계막, Sn-Al-Zn-O계막과 같은 3원계 금속 산화물, In-Zn-O계막, Sn-Zn-O계막, Al-Zn-O계막, Zn-Mg-O계막, Sn-Mg-O계막, In-Mg-O계막과 같은 2원계 금속 산화물, 또는 In-O계막, Sn-O계막, Zn-O계막과 같은 단원계 금속 산화물이 이용될 수 있다.
제 1 산화물 반도체층과 제 2 산화물 반도체층(404)은 동일 성분을 포함하는 재료를 이용하여 형성되거나 동일한 결정 구조와 서로 근접한 격자 상수(미스매치가 1% 이하)를 갖는 것이 바람직하다. 동일 성분을 포함하는 재료가 이용되는 경우, 후에 행해지는 결정화시에 있어서 제 1 산화물 반도체층의 비단결정층을 시드로서 이용하여 결정 성장이 용이하게 된다. 또한, 동일 성분을 포함하는 재료가 이용되는 경우에는, 밀착성과 같은 계면 특성이나 전기적 특성이 양호하다.
다음으로, 제 2 가열 처리를 행해서, 제 1 산화물 반도체층의 비단결정층을 시드로서 이용하여 결정 성장이 행해진다. 제 2 가열 처리는, 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 온도에서 행해진다. 또한, 가열 시간은 1분 이상 24 시간 이하이다. 제 2 가열 처리에 의해, 제 2 산화물 반도체층이 결정화된다. 이렇게 해서, 산화물 반도체 적층(430)을 얻을 수 있다(도 2c 참조). 또한, 의도적으로 산화물 반도체 적층(430)과 게이트 절연층(402) 사이의 계면 부근은 결정화되지 않는다. 이 경우, 게이트 절연층 상에서 접촉하는 비정질층과 비정질층 상에서 접촉하는 결정층(여기에서는, 제 1 산화물 반도체층의 비단결정과 제 2 산화물 반도체층의 비단결정의 적층이 단일층으로 간주됨)의 2층 구조가 얻어진다.
제 2 가열 처리의 가열 온도가 550℃ 이상일 때, 제 2 산화물 반도체층(404)이 큰 두께를 갖는 경우, 몇몇 경우에서 표면으로부터 하방으로 성장하는 결정층과 제 1 산화물 반도체층을 시드로서 이용하여 상방으로 성장하는 결정층 사이에 비정질층이 형성된다. 이 경우, 게이트 절연층 상에서 접촉하는 비정질층, 결정층, 비정질층, 및 결정층이 이 순서대로 적층되는 4층 구조가 얻어진다. 제 1 산화물 반도체층의 비단결정과 제 2 산화물 반도체층의 비단결정의 적층도 단일층으로 간주되며, 상술한 구조를 4층 구조라 칭한다.
또한, 제 2 산화물 반도체층(404)의 재료에 따라서는, 제 2 가열 처리의 온도가 500℃ 미만이면 표면으로부터의 결정 성장이 진행하지 않고, 제 1 산화물 반도체층을 시드로서 이용하여 상방으로 성장하는 결정층이 형성되는 경우가 있다. 이 경우, 게이트 절연층 상에서 접촉하는 비정질층, 결정층, 및 비정질층이 이 순서대로 제공되는 3층 구조가 얻어진다. 또한, 이 경우에, 제 1 산화물 반도체층의 비단결정과 제 2 산화물 반도체층의 비단결정의 적층이 단일층으로 간주되고, 상술한 구조를 3층 구조라 칭한다. 이렇게 해서, 제 2 산화물 반도체층(404)의 재료 및 두께와 제 2 가열 처리의 가열 조건에 따라 적층 구조가 변할 수 있으므로, 실시자가 원하는 적층 구조에 따라, 제 2 산화물 반도체층(404)의 재료 및 두께와 제 2 가열 처리의 가열 조건을 적절히 조절하는 것이 중요하다.
또한, 산화물 반도체 적층(430) 중, 게이트 절연층의 단차와 겹치는 영역은 결정 경계를 가져, 다결정 구조를 갖는다. 또한, 산화물 반도체 적층(430) 중, 채널 형성 영역으로서의 역할을 하는 영역은, 적어도 평탄면을 갖고, 제 1 산화물 반도체층의 c축과 제 2 산화물 반도체층의 c축이 배향되는 비단결정 구조를 갖는다. 또한, 산화물 반도체 적층(430) 중, 채널 형성 영역의 다결정의 a축 및 b축 각각이 몇몇 경우에 어긋난다.
도 2a, 도 2b 및 도 2c에서는, 결정화하지 않은 게이트 절연층(402)과의 계면 부근의 상태가 도시되어 있지 않다. 게이트 절연층과의 계면 부근을 알기 쉽게 설명하기 위해서, 도 1a, 도 1b 및 도 1c의 확대 개략도를 이용한다. 도 2a는 도 1a에 대응하고, 하지 부재(520)는 게이트 절연층(402)에 대응한다. 도 2b는 도 1b에 대응하고, 도 1b는 제 2 산화물 부재(522)의 성막 직후의 단면도이다. 도 2c는 도 1c에 대응하고, 도 1c는 제 2 가열 처리 후의 단면도이다.
또한, 제 2 가열 처리에 있어서도, 질소, 산소, 또는 헬륨, 네온, 아르곤과 같은 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 대안적으로, 가열 처리 장치에 도입되는 질소, 산소, 또는 헬륨, 네온 또는 아르곤과 같은 희가스의 순도는 바람직하게는 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999) 이상(즉, 불순물 농도가 바람직하게 1ppm 이하, 바람직하게는 0.1ppm 이하)이다. 대안적으로, H2O 농도가 20ppm 이하인 초건조 공기에서 제 2 가열 처리를 행할 수 있다. 제 2 가열 처리의 승온 시에는 노의 내부가 질소 분위기로 설정될 수 있고, 냉각이 수행되는 때에는 내부의 분위기가 산소 분위기로 절환될 수 있다.
또한, 제 2 가열 처리를 위한 가열 처리 장치도 특별한 장치에 한정되지 않고, 저항 발열체와 같은 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치에 구비될 수 있다. 예를 들어, 전기로나, GRTA 장치 또는 LRTA 장치와 같은 RTA 장치를 이용할 수 있다.
다음으로, 제 1 산화물 반도체층 및 제 2 산화물 반도체층으로 형성되는 산화물 반도체 적층(430)이 포토리소그래피 공정을 이용하여 섬 형상의 산화물 반도체 적층(431)으로 가공된다(도 2d 참조). 또한, 섬 형상의 산화물 반도체 적층(431)을 형성하기 위한 레지스트 마스크가 잉크젯법을 이용하여 형성될 수 있다. 잉크젯법에 의해 레지스트 마스크를 형성하는 것은 포토마스크를 필요로 하지 않으므로, 제조 비용을 저감할 수 있다.
다음으로, 게이트 절연층(402) 및 섬 형상의 산화물 반도체 적층(431) 위에, 스퍼터법 등에 의해 금속 도전막이 형성된 후, 포토리소그래피 공정이 수행되어 레지스트 마스크가 형성된다. 그 후, 금속 도전막이 선택적으로 에칭되어 금속 전극층이 형성된다.
소스 전극 및 드레인 전극(동일한 층을 이용해서 형성되는 배선 포함)이 되는 금속 도전막의 재료로서는, Al, Cu, Cr, Ta, Ti, Mo, W와 같은 금속 재료, 또는 그 주성분이 이러한 금속 재료 중 임의의 것인 합금 재료가 이용된다. 또한, Al, Cu 등의 금속층의 하측 및/또는 상측 상에 Cr, Ta, Ti, Mo, W와 같은 내화성 금속(refractory metal)이 적층된 구조가 이용될 수 있다. 또한, Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y와 같은 Al막에 발생되는 힐록(hillock)이나 위스커(whisker)의 발생을 방지하는 원소가 첨가되어 있는 Al 재료를 이용함으로써 내열성이 향상될 수 있다.
예를 들어, 금속 도전막은, 티타늄층 위에 알루미늄층이 적층되고, 알루미늄층 위에 티타늄층이 적층된 ３층 구조, 또는 몰리브덴층 위에 알루미늄층이 적층되고, 알루미늄층 위에 몰리브덴층이 적층된 ３층 구조를 갖는 것이 바람직하다. 대안적으로, 금속 도전막은 알루미늄층과 텅스텐층이 적층된 ２층 구조, 구리층과 텅스텐층이 적층된 ２층 구조, 또는 알루미늄층과 몰리브덴층이 적층된 ２층 구조를 가질 수 있다. 물론, 금속 도전막은 단층 또는 4층 이상을 포함하는 적층 구조를 가질 수 있다.
소스 전극 및 드레인 전극(동일한 층을 이용하여 형성되는 배선 포함)이 되는 금속 도전막의 재료로서는, 도전성의 금속 산화물이 이용될 수 있다. 도전성의 금속 산화물로서는, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐과 산화 주석의 합금(In2O3-SnO2, ITO라 약칭), 산화 인듐과 산화 아연의 합금(In2O3-ZnO) 또는 실리콘 또는 산화 실리콘을 포함하는 금속 산화물 재료 중 임의의 것이 사용될 수 있다.
다음으로, 레지스트 마스크가 제거되고, 포토리소그래피 공정이 수행되어 레지스트 마스크가 형성된다. 그 후, 선택적인 에칭이 수행되어, 소스 전극층(405a) 및 드레인 전극층(405b)이 형성된다. 그 후, 레지스트 마스크가 제거된다(도 2e 참조). 또한, 이 포토리소그래피 공정에서는, 몇몇 경우에, 섬 형상의 산화물 반도체 적층(431)의 일부만이 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층이 형성된다.
도 2e에 나타낸 바와 같이, 게이트 전극층(401)은, 소스 전극층(405a)(및 드레인 전극층(405b))과 겹치는 영역을 포함한다. 소스 전극층(405a)의 단부와, 게이트 절연층(402)의 단차부 사이의 영역, 즉 단면도에 있어서, 게이트 절연층의 평탄면이 테이퍼 형상의 면으로 변화되는 지점과 소스 전극층(405a)의 단부 사이의 영역(여기에서는 도 2e의 LOV 영역)이 포함된다. 산화물 반도체 적층(432)의 LOV 영역은, 게이트 전극층의 단부의 단차로 인해 발생되는 결정립계로 캐리어가 흐르는 것을 방지하는 관점에서 중요하다.
또한, 산화물 반도체 적층(432)의 측면에서, 소스 전극층(405a), 또는 드레인 전극층(405b)과 접촉하는 비단결정층이 비정질 상태인 경우가 있다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하는 데 이용되는 레지스트 마스크가 잉크젯법에 의해 형성될 수 있다. 잉크젯법에 의해 레지스트 마스크를 형성하는 것은 포토마스크를 필요로 하지 않으므로, 제조 비용을 저감할 수 있다.
포토리소그래피 공정에서 이용되는 포토마스크의 수를 저감하고 포토리소그래피 공정 수를 저감하기 위해서, 투과된 광이 복수의 강도를 갖는 노광 마스크인 다계조 마스크를 이용하여 에칭 공정이 수행될 수 있다. 다계조 마스크를 이용해서 형성된 레지스트 마스크는 복수의 두께를 갖고, 에칭에 의해 더욱 형상이 변형될 수 있으므로, 다른 패턴으로 가공하기 위한 복수의 에칭 공정에 레지스트 마스크가 이용될 수 있다. 따라서, 1매의 다계조 마스크에 의해, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크가 형성될 수 있다. 따라서, 노광 마스크 수가 저감될 수 있고, 대응하는 포토리소그래피 공정도 저감될 수 있어, 공정의 간략화가 실현될 수 있다.
다음으로, 산화물 반도체층의 일부에 접촉하여 보호 절연막으로서 역할을 하는 산화물 절연층(407)이 형성된다.
산화물 절연층(407)은, 적어도 1nm의 두께로, 스퍼터법과 같은 산화물 절연층(407)에 물 또는 수소와 같은 불순물이 혼입되지 않는 방법에 의해 적절히 형성될 수 있다. 본 실시형태에서는, 산화물 절연층(407)으로서 두께 300nm의 산화 실리콘막이 스퍼터법에 의해 성막된다. 성막시의 기판 온도는, 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃이다. 산화 실리콘막의 스퍼터법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기에서 행해질 수 있다. 타깃으로서 산화 실리콘 타깃 또는 실리콘 타깃을 이용할 수 있다. 예를 들어, 실리콘 타깃을 이용하여, 산소 및 질소 분위기에서 스퍼터법에 의해 산화 실리콘을 형성할 수 있다. 그 저항이 감소된 산화물 반도체층에 접촉되도록 형성되는 산화물 절연층(407)으로서, 수분, 수소 이온, 및 OH-와 같은 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막이 이용된다. 대표적으로는 산화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막이 이용된다. 또한, 산화물 절연층(407) 위에 질화 실리콘막, 질화 알루미늄막과 같은 보호 절연층이 형성될 수 있다.
또한, 산화물 절연층(407)의 형성 전에, 스퍼터 장치 내벽, 타깃 표면 상, 또는 타깃 재료 내부에 존재하는 수분 또는 수소를 제거하기 위해서 사전 가열 처리가 수행되는 것이 바람직하다. 사전 가열 처리 후에, 기판 또는 스퍼터 장치가 냉각된다. 그 후, 대기에 노출되지 않고 산화물 절연층이 형성된다. 이 경우에, 타깃용 냉각제로서, 물이 아니라 오일 등이 이용되는 것이 바람직하다. 가열하지 않고 질소의 도입과 배기가 반복되어도 일정한 수준의 효과가 얻어질 수 있지만, 성막 챔버 내부를 가열하면서 처리를 수행하는 것이 더욱 바람직하다.
또한, 산화물 절연층(407)의 성막 후에, 대기에 노출되지 않고 스퍼터법에 의해 질화 실리콘막이 그 위에 적층될 수 있다.
또한, 산화물 절연층(407) 및 게이트 절연층(402)에서, 게이트 전극층(401)에 도달하는 콘택트 홀이 형성되고, 게이트 전극층(401)에 전기적으로 접속되고, 게이트 전극층(401)에 게이트 전위를 공급하는 접속 전극이 산화물 절연층(407) 위에 형성될 수 있다. 대안적으로, 이하가 채용될 수 있다: 게이트 절연층(402) 형성 후에 게이트 전극층(401)에 도달하는 콘택트 홀이 형성되고, 그 위에 소스 전극층 및 드레인 전극층과 같은 재료를 이용해서 접속 전극이 형성되고, 접속 전극 위에 산화물 절연층(407)이 형성되고, 산화물 절연층(407)에 형성된 접속 전극에 도달하는 콘택트 홀이 형성된 후, 접속 전극과 전기적으로 접속되고 접속 전극에 게이트 전위를 공급하는 전극이 산화물 절연층(407) 위에 형성된다.
이상의 공정을 통해, 트랜지스터(470)가 형성된다(도 3b 참조). 도 3a는 트랜지스터(470)의 상면도의 일례를 나타낸다. 또한, 도 3b는 도 3a의 쇄선 C1-C2 점선을 따라 취해진 단면도에 대응한다.
트랜지스터(470)의 하나의 특징은, 채널 형성 영역과 겹치는 게이트 전극의 상면이 평탄하고, 그 평탄면에 수직으로 c축 배향되어 있는 산화물 부재가 포함되고, 소스 전극층 또는 드레인 전극층은 게이트 전극층의 단부로 인해 발생된 산화물 부재의 단차와 겹친다는 것이다. 산화물 부재(본 실시형태에서는 산화물 반도체 적층(432))에서, 기판측 상에 요철이 존재하는 경우에는, 결정 성장이 오목부와 부딪치는 영역이 결정 경계를 포함하는 다결정이 된다. 따라서, 도 3b에 나타낸 Lov 영역을 형성함으로써, 게이트 전극층의 단부의 요철부에서 발생되는 결정 경계로 캐리어가 흐르는 것이 방지될 수 있다. 따라서, 트랜지스터(470)에서, 소스 전극층 또는 드레인 전극층은 게이트 전극의 평탄부 위에 설치되고 게이트 전극층과 겹치는 영역을 포함한다.
또한, 트랜지스터(470)에서, 채널 형성 영역과 겹치는 게이트 절연층의 표면인 평탄면은 1nm 이하, 바람직하게는 0.2nm 이하의 높이차를 갖는다. 캐리어가 흐르는 채널 형성 영역은 비단결정인 것이 바람직하다.
도 3b에 나타낸 트랜지스터(470)에서, 의도적으로 결정층이 게이트 절연층과 이격되어 설치된다. 따라서, 채널 형성 영역은 게이트 절연층과의 계면에 형성되지 않고, 게이트 절연층과 이격되어 있는 결정층에 형성된다. 그 결과, 게이트 절연층과 산화물 부재와의 계면 산란으로 인한 영향이 저감된다.
제 1 가열 처리 및 제 2 가열 처리에 의해, 결정화가 수행되고, n형 불순물인 수소가 산화물 반도체로부터 제거되고, 산화물 반도체의 주성분이 아닌 불순물을 산화물 반도체가 최대한 포함하지 않도록 산화물 반도체가 고순도화되어 진성(i형) 또는 실질적으로 진성 반도체가 된다. 즉, 불순물을 첨가하지 않고 수소나 물과 같은 불순물을 최대한 제거하는 것에 의해, 고순도화된 i형(진성) 반도체 또는 이에 가까운 반도체가 얻어진다. 산화물 반도체층을 고순도화함으로써, 트랜지스터의 임계 전압이 양이 되어, 소위 노멀리 오프 트랜지스터(470)가 얻어질 수 있다.
물론, 본 실시형태는 도 3b에 나타낸 트랜지스터(470)의 구조에 특별히 한정되지 않는다. 트랜지스터가 보텀 게이트형 트랜지스터인 한, 임의의 구조가 수용될 수 있다. 예를 들어, 도 2e에서의 소스 전극층 및 드레인 전극층의 형성시의 에칭 손상을 방지하기 위하여, 채널 형성 영역과 겹치는 산화물 절연층이 채널 스토퍼로서 형성되는 채널 스톱 구조가 트랜지스터로서 채용될 수 있다.
또한, 산화물 절연층(407) 위에 백 게이트로서 기능할 수 있는 전극층이 설치될 수 있다. 백 게이트의 전위는, 고정 전위, 예를 들어, 0V 또는 접지 전위일 수 있고, 실시자에 의해 적절히 결정될 수 있다. 또한, 산화물 반도체층의 상하에 게이트 전극을 설치함으로써, 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라 칭함)에 있어서, BT 시험 전후 사이에 있어서의 트랜지스터의 임계 전압의 시프트량이 저감될 수 있다. 즉, 산화물 반도체층의 상하에 게이트 전극을 설치함으로써, 신뢰성이 향상될 수 있다. 또한, 백 게이트에 인가되는 게이트 전압을 제어함으로써, 임계 전압이 제어될 수 있다. 대안적으로, 임계 전압이 양으로 설정되는 경우에, 트랜지스터는 인핸스먼트형 트랜지스터로서 기능할 수 있다. 또한, 대안적으로, 임계 전압이 음으로 설정된 경우, 트랜지스터는 공핍형 트랜지스터로서 기능할 수 있다. 예를 들어, 증강형 트랜지스터와 공핍형 트랜지스터의 조합을 포함하는 인버터 회로(이하, 이러한 회로를 EDMOS 회로라 칭함)가 구동 회로에 이용될 수 있다. 구동 회로는 적어도 논리 회로부와, 스위치부 또는 버퍼부를 포함한다. 논리 회로부는 상술한 EDMOS 회로를 포함하는 회로 구성을 갖는다.
이하, 산화물 반도체를 포함하는 보텀 게이트형 트랜지스터의 동작 원리에 대해서 설명한다.
도 7은 산화물 반도체를 포함하는 트랜지스터의 종단면도이다. 게이트 전극(GE1) 위로 그 사이에 게이트 절연막(GI)을 개재하여 산화물 반도체층(OS)이 설치되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 설치되어 있다. 또한, 소스 전극(S) 및 드레인 전극(D)을 덮는 산화물 절연층 위에 산화물 반도체층(OS)의 채널 형성 영역과 겹치는 백 게이트(GE2)가 설치된다.
도 8a 및 도 8b는, 도 7에 나타낸 A-A' 단면에 따른 에너지 밴드도(개략도)이다. 도 8a는 소스와 드레인이 동일한 전위(VD=0V)의 전압을 갖는 경우를 나타낸다. 도 8b는 양의 전위가 드레인에 인가되는 반면(VD>0V), 양의 전위가 소스에 인가되지 않는 경우를 나타낸다.
도 9a 및 9b는, 도 7의 B-B' 단면에 따라 취해진 에너지 밴드도(개략도)이고, 이 경우에 게이트 전압은 0V이다. 도 9a는 게이트 전극(GE1)에 양의 전압(VG>0)이 인가되고, 소스 전극과 드레인 전극의 사이에 캐리어(전자)가 흐르는 온 상태를 나타낸다. 도 9b는, 게이트 전극(GE1)에 음의 전압(VG<0)이 인가된 상태를 나타내며, 즉 이 경우에 트랜지스터는 오프 상태(소수 캐리어는 흐르지 않음)이다.
산화물 반도체의 두께가 대략 50nm이며, 산화물 반도체를 고순도화함으로써 도너(donor) 농도가 1×1018/cm3 이하이면, 공핍층은 산화물 반도체의 전체에 걸쳐 넓어진다. 즉, 트랜지스터는 완전 공핍형 트랜지스터로 간주될 수 있다.
도 10은 진공 준위와 금속의 일함수(φM) 사이의 관계와, 진공 준위와 산화물 반도체의 전자친화력(χ) 사이의 관계를 나타낸다.
상온에서 금속 중의 전자는 축퇴되고, 페르미 준위는 전도대 내에 위치된다. 한편, 종래의 산화물 반도체는 통상적으로 n형 반도체이며, 이 경우에 페르미 준위(EF)는 밴드갭의 중앙에 위치하는 진성 페르미 준위(Ei)로부터 이격되고 전도대에 가깝게 위치된다. 또한, 산화물 반도체에 있어서 수소의 일부가 도너이고, 이는 산화물 반도체를 n형 반도체로 되게 하는 하나의 요인이라는 것이 알려져 있다.
한편, 본 발명의 산화물 반도체는, n형 불순물인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분이 아닌 불순물이 최대한 내부에 포함되지 않도록 고순도화함으로써 얻어진 진성(i형) 또는 실질적으로 진성인 산화물 반도체이다. 즉, 불순물을 첨가하는 것이 아니라 수소나 물과 같은 불순물을 최대한 제거함으로써 고순도화된 i형(진성) 반도체 또는 이에 가까운 반도체가 얻어진다는 것이 특징이다. 이는, 페르미 준위(EF)가 진성 페르미 준위(Ei)와 같은 준위에 있게 한다.
산화물 반도체는 3.05eV 내지 3.15eV의 밴드갭(Eg)을 갖고 있다. 산화물 반도체의 밴드갭(Eg)이 3.15eV인 경우, 전자친화력(χ)은 4.3eV라 말해진다. 소스 전극 및 드레인 전극을 구성하는 티타늄(Ti)의 일함수는 산화물 반도체의 전자친화력(χ)과 실질적으로 동일하다. 이 경우, 금속과 산화물 반도체 사이의 계면에 있어서, 전자에 대하여 쇼트키형 장벽은 형성되지 않는다.
즉, 금속의 일함수(φM)와 산화물 반도체의 전자친화력(χ)이 서로 동등할 경우, 금속과 산화물 반도체가 서로 접촉하면, 도 8a에서 나타낸 바와 같은 에너지 밴드도(개략도)가 얻어진다.
도 8b에 있어서, 검은 원(●)은 전자를 나타내고, 드레인에 양의 전위가 인가되면, 전자는 장벽(h)을 넘어 산화물 반도체에 주입되어, 드레인을 향해 흐른다. 이 경우, 장벽(h)의 높이는, 게이트 전압과 드레인 전압에 따라 변화되지만, 양의 드레인 전압이 인가된 경우에는, 전압 인가가 없는 도 8a의 장벽의 높이 즉 밴드갭(Eg)의 1/2보다 장벽의 높이(h)가 더 작다.
이 때, 전자는 도 9a에 나타낸 바와 같이, 게이트 절연막과 고순도화된 산화물 반도체 사이의 계면에 있어서의 산화물 반도체측의 에너지적으로 안정된 바닥에서 이동한다.
또한, 도 9b에 있어서, 게이트 전극(GE1)에 음의 전위(역바이어스)가 인가되면, 소수 캐리어인 홀이 실질적으로 제로이므로, 전류값은 극도로 제로에 가깝다.
산화물 반도체가 그 주성분 이외의 불순물을 최대한 포함하지 않도록 산화물 반도체의 순도를 높임으로써, 진성(i형) 또는 실질적으로 진성인 산화물 반도체가 얻어진다. 따라서, 게이트 절연막과의 계면 특성이 명확하게 된다. 따라서, 계면 특성은 벌크 특성과 분리하여 고려될 필요가 있다. 따라서, 게이트 절연막은 산화물 반도체와의 양호한 계면을 형성하는 것이 필요해진다. 예를 들어, VHF 대역 내지 마이크로파 대역의 전원 주파수에서 생성되는 고밀도 플라즈마를 이용한 CVD법으로 형성되는 절연막, 또는 스퍼터법으로 형성되는 절연막을 이용하는 것이 바람직하다.
산화물 반도체가 고순도화되고, 산화물 반도체와 게이트 절연막 사이의 계면이 양호하게 되어, 트랜지스터의 특성으로서, 소자가 채널폭 W 1×104㎛ 채널 길이 3㎛를 갖는 경우에도, 오프 전류가 10-13A 이하이며, 서브 스레스홀드 스윙(S값)이 0.1V/dec.(게이트 절연막의 두께: 100nm)인 특성이 충분히 기대된다.
상술한 바와 같이, 산화물 반도체의 주성분이 아닌 불순물의 양이 최소화되도록 산화물 반도체가 고순도화됨으로써, 비단결정이 형성되고, 트랜지스터의 양호한 동작이 달성될 수 있다.
(실시형태 2)
제 1 실시형태에서는, 제 1 산화물 부재와 제 2 산화물 부재가 동일 성분을 포함하는 산화물 반도체 재료를 이용하여 형성되는 경우를 설명했지만, 본 실시형태에서는 다른 성분을 포함하는 산화물 반도체 재료를 이용하여 제 1 산화물 부재와 제 2 산화물 부재가 형성되는 경우를 설명한다.
제 1 실시형태와 마찬가지로, 제 1 가열 처리에 의해, 표면으로부터 결정 성장이 진행하여도, 제 1 산화물 결정 부재(521b)의 상부가 하지 부재(520)와의 계면에 도달하지 않고, 비정질 상태의 영역(521a)이 잔존된다(도 11a 참조). 또한, 도 11a에서는, 도 1a와 같은 부분은 동일한 참조 부호에 의해 표기된다.
도 11b는, 제 1 산화물 결정 부재(521b) 위에 제 2 산화물 부재(532)가 성막된 직후의 단면도이다. 제 2 산화물 부재(532)는 제 1 산화물 결정 부재(521b)와 상이한 재료를 이용하여 형성된다.
그리고, 제 2 산화물 부재(532)의 성막 후에, 제 2 가열 처리가 수행된다. 제 2 가열 처리에 의해, 도 11c에 나타낸 바와 같이 결정 성장이 행해진다. 도 11c에 나타낸 바와 같이, 제 1 산화물 부재(521b)의 비단결정층을 시드로서 이용하여 제 2 산화물 부재의 표면을 향해서 상방으로 결정 성장이 진행되어, 제 2 산화물 결정 부재(533b)가 형성된다. 제 2 산화물 부재(532)로서 제 1 산화물 결정 부재(521b)와 성분이 다른 산화물 반도체 재료가 이용된다. 따라서, 도 11c에 나타낸 바와 같이, 제 1 산화물 결정 부재(521b)와 제 2 산화물 결정 부재(533b) 사이의 경계가 형성된다. 또한, 제 2 가열 처리에 의해서도, 게이트 절연층과의 계면 부근을 제외하고 제 1 산화물 반도체층의 거의 전체가 결정 영역을 포함한다.
도 11c의 구조는 하지 부재(520) 상에서 접촉하는 비정질 상태를 유지하는 영역(533c), 제 1 산화물 결정 부재(533a), 및 제 2 산화물 결정 부재(533b)가 이 순서대로 적층된 3층 구조로 칭해질 수 있다.
또한, 결정 성장이 유발되는 제 2 산화물 결정 부재와 기초로서의 역할을 하는 제 1 산화물 결정 부재의 재료가 같은 경우를 호모에피택시(호모 결정 성장이라고도 칭함)라 칭한다. 결정 성장이 유발되는 제 2 산화물 결정 부재와 기초로서의 역할을 하는 제 1 산화물 결정 부재의 재료가 상이한 경우를 헤테로에피택시(헤테로 결정 성장이라고도 칭함)라 칭한다. 본 실시형태는 재료를 선택함으로써 호모에피택시와 헤테로에피택시 중 임의의 것을 채용할 수 있다.
제 1 가열 처리의 조건과 제 2 가열 처리의 조건은 제 1 실시형태에 설명한 조건 범위 내에 있다. 또한, 의도적으로 그 비정질 상태를 유지하는 영역(533c)이 하지 부재(520)의 표면에 접촉해서 남는 조건이 실시자에 의해 적절히 선택될 수 있다.
본 실시형태는, 제 1 실시형태와 자유롭게 조합될 수 있다.
(실시형태 3)
본 실시형태에서는, 복수의 결정이 c축 배향된 결정층을 갖는 적층 산화물 재료를 포함하는 트랜지스터가 제작되고, 상술한 트랜지스터를 화소부, 또한 구동 회로에 이용해서 표시 기능을 갖는 반도체 장치(표시 장치라고도 칭함)가 제작된다. 또한, 트랜지스터를 이용해서 구동 회로의 일부 또는 전체가 화소부와 같은 기판 위에 형성되면, 시스템-온-패널이 달성될 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는, 액정 소자(액정 표시 소자라고도 칭함) 또는 발광 소자(발광 표시 소자라고도 칭함)가 이용될 수 있다. 발광 소자는, 전류 또는 전압에 의해 그 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 그 범주 내에 무기 EL(electroluminescent) 소자, 유기 EL 소자 등을 포함한다. 또한, 전자 잉크와 같은 전기적 작용에 의해 그 콘트라스트가 변화되는 표시 매체가 사용될 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉된 패널과, 컨트롤러를 포함하는 IC 등이 패널 상에 실장된 모듈을 포함한다. 표시 장치는, 표시 장치의 제작 공정에 있어서 표시 소자가 완성되기 전의 하나의 모드의 소자 기판에 관한 것이고, 소자 기판에는 전류를 표시 소자에 공급하기 위한 수단이 복수의 각 화소에 구비된다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태일 수도 있고, 화소 전극이 되는 도전층이 형성되고 에칭되어 화소 전극을 아직 형성하기 전의 상태일 수도 있고, 또는 임의의 다른 상태일 수도 있다.
또한, 본 명세서에 있어서의 표시 장치는, 화상 표시 장치, 표시 장치 또는 광원(조명 장치 포함)을 의미한다. 또한, "디스플레이 장치"는 그 범주 내에 이하의 모듈을 포함한다: FPC(Flexible printed circuit), TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)와 같은 커넥터를 포함하는 모듈, 그 단부에 인쇄 배선 기판이 제공된 TCP나 TAB 테이프를 갖는 모듈, 및 표시 소자에 COG(Chip On Glass) 방식에 의해 직접 실장된 IC(integrated circuit)를 갖는 모듈.
본 실시형태에서는, 본 발명의 일 실시형태인 반도체 장치로서 액정 표시 장치의 예를 설명한다. 반도체 장치의 일 실시형태인 액정 표시 패널의 외관 및 단면에 대해서 도 12a1, 도 12a2 및 도 12b를 참조하여 설명한다. 도 12a1 및 도 12a2는, 제 1 기판(4001) 위에 형성된 c축 배향된 결정층을 갖는 적층 산화물 재료의 반도체층을 포함하는 트랜지스터(4010, 4011) 및 액정 소자(4013)가 제 1 기판(4001)과 제 2 기판(4006) 사이에서 씰재(4005)에 의해 밀봉된 패널의 각각의 상면도이다. 도 12b는 도 12a1 및 도 12a2의 M-N 라인에 따른 단면도에 대응한다.
제 1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 설치되어 있다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001), 씰재(4005) 및 제 2 기판(4006)에 의해 액정층(4008)과 함께 밀봉되어 있다. 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여져 있는 영역과는 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체를 이용하여 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도로 형성된 구동 회로의 접속 방법은 특별히 한정되는 것은 아니며, COG 방법, 와이어 본딩 방법 또는 TAB 방법 등이 이용될 수 있다. 도 12a1은 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타내며, 도 12a2는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타낸다.
또한, 제 1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)는 각각 복수의 트랜지스터를 포함한다. 도 12b는, 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 나타낸다. 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 설치되어 있다.
트랜지스터(4010, 4011)에 대해, 제 1 실시형태에서의 c축 배향된 결정층을 갖는 적층 산화물 재료를 포함하는 트랜지스터가 이용될 수 있다. 본 실시형태에 있어서, 트랜지스터(4010, 4011)는 n채널형 트랜지스터이다.
절연층(4021)의 일부 위에 구동 회로용의 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 겹치는 도전층(4040)이 설치된다. 도전층(4040)은 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 설치되어, BT 시험 전후 사이에 있어서의 트랜지스터(4011)의 임계 전압의 변화량이 저감될 수 있다. 도전층(4040)은, 트랜지스터(4011)의 게이트 전극층과 동일한 전위 또는 상이한 전위를 가질 수 있고, 제 2 게이트 전극층으로서 기능할 수 있다. 대안적으로, 도전층(4040)의 전위는 GND 또는 0V일 수 있고, 또는 도전층(4040)은 플로팅 상태일 수도 있다.
액정 소자(4013)에 포함된 화소 전극층(4030)은 트랜지스터(4010)에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006)에 대해 설치된다. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 겹치는 부분이 액정 소자(4013)에 대응한다. 또한, 화소 전극층(4030) 및 대향 전극층(4031)에는 각각 배향막으로서 기능하는 절연층(4032)과 절연층(4033)이 각각 설치되고, 절연층(4032, 4033)을 그 사이에 개재해서 액정층(4008)이 화소 전극층(4030)과 대향 전극층(4031) 사이에 끼워진다.
또한, 제 1 기판(4001) 및 제 2 기판(4006)은 글래스, 금속(대표적으로는 스테인리스 스틸), 세라믹 또는 플라스틱으로 형성될 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(polyvinyl fluoride)막, 폴리에스테르막 또는 아크릴 수지막이 이용될 수 있다. 또한, 알루미늄 호일이 PVF막이나 폴리에스테르막 사이에 끼워진 구조를 갖는 시트가 이용될 수 있다.
절연층이 선택적으로 에칭되는 방식으로 얻어질 수 있는 기둥형 스페이서(4035)는 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해서 설치되어 있다. 대안적으로, 구형상 스페이서가 이용될 수도 있다. 대향 전극층(4031)은 트랜지스터(4010)와 동일 기판 위에 설치되는 공통 전위선에 전기적으로 접속된다. 또한, 공통 접속부를 이용하여, 한 쌍의 기판 간에 배치되는 도전성 입자에 의해 대향 전극층(4031)과 공통 전위선이 서로 전기적으로 접속될 수 있다. 또한, 도전성 입자는 씰재(4005)에 포함된다.
대안적으로, 배향막이 불필요한 블루상을 나타내는 액정이 이용될 수도 있다. 블루상은 액정상의 하나이며, 이는 콜레스테릭 액정이 승온되면서, 콜레스테릭상이 등방상으로 변하기 직전에 발현된다. 블루상이 좁은 온도 범위에서만 발현되므로, 온도 범위를 개선하기 위해서 5중량% 이상의 키랄제를 포함하는 액정 조성물이 액정층(4008)에 이용된다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 1msec 이하의 짧은 응답 속도를 가지며, 광학적 등방성을 가지며, 이는 배향 공정이 불필요하고, 작은 시야각 의존성을 갖는다.
블루상을 나타내는 액정이 이용되면, 배향막 상의 러빙 처리가 불필요하므로, 그에 따라, 러빙 처리에 의해 야기되는 정전 방전 손상이 방지될 수 있고, 제작 공정 중의 액정 표시 장치의 결함이나 손상이 저감될 수 있다. 따라서, 액정 표시 장치의 생산성이 향상될 수 있다. 특히, 산화물 반도체층을 이용하는 트랜지스터는 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동해서 설계 범위를 일탈할 가능성을 갖는다. 따라서 산화물 반도체층을 이용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 나타내는 액정 재료를 이용하는 것이 보다 효과적이다.
또한, 본 실시형태에서 설명되는 액정 표시 장치는 투과형 액정 표시 장치의 일례이지만, 액정 표시 장치는 반사형 액정 표시 장치 또는 반투과형 액정 표시 장치 중 어느 하나에도 적용될 수 있다.
또한, 본 실시형태에서 설명되는 액정 표시 장치의 예는, 기판의 외측면(뷰어측)에 편광판이 설치되고, 기판의 내측면에 착색층, 표시 소자에 이용되는 전극층이 순서대로 설치되는 것으로 설명되지만, 편광판은 기판의 내측면 상에 설치될 수도 있다. 편광판과 착색층의 적층 구조는 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정될 수 있다. 필요에 따라, 블랙 매트릭스로서 기능하는 차광층이 설치될 수도 있다.
본 실시형태에서는, 트랜지스터의 표면 요철을 저감하고 트랜지스터의 신뢰성을 향상시키기 위해서, 트랜지스터가 보호층이나 평탄화 절연층으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮인다. 또한, 보호층은 공기 중에 부유하는 유기물, 금속 물질, 또는 수분과 같은 오염 불순물의 침입을 방지하기 위해 제공되는 것이고, 치밀한 막인 것이 바람직하다. 보호층은 스퍼터법에 의해 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 및/또는 질화 산화 알루미늄층의 단층 또는 적층으로 형성될 수 있다. 본 실시형태에서는, 보호층이 스퍼터법에 의해 형성되는 예가 설명되었지만, 그 방법에 특별한 제한은 없고 다양한 종류의 방법이 이용될 수 있다.
여기에서는, 보호층으로서 적층 구조를 갖는 절연층(4020)이 형성된다. 여기에서는, 절연층(4020)의 제 1층으로서, 스퍼터법에 의해 산화 실리콘층이 형성된다. 보호층으로서 산화 실리콘층을 이용하는 것은, 소스 전극층 및 드레인 전극층으로서 이용되는 알루미늄층의 힐록을 방지하는 유리한 효과를 제공한다.
보호층의 제２층으로서 절연층이 형성된다. 여기에서는, 절연층(4020)의 제 2층으로서, 스퍼터법에 의해 질화 실리콘층이 형성된다. 보호층으로서 질화 실리콘층을 이용하는 것은, 나트륨 이온과 같은 이온들이 반도체 영역에 침입하는 것을 방지할 수 있어, TFT의 전기 특성의 변동을 억제한다.
평탄화 절연층으로서 절연층(4021)이 형성된다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드 또는 에폭시와 같은 내열성을 갖는 유기 재료가 이용될 수 있다. 이러한 유기 재료의 이외에, 저유전률 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수도 있다. 또한, 이들이 재료로 형성되는 절연층을 복수로 적층함으로써 절연층(4021)이 형성될 수 있다.
또한, 실록산계 수지는, 실록산계 재료를 출발 재료로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 대응한다. 실록산계 수지는 치환기로서 유기기(예를 들어 알킬기나 아릴기) 또는 플루오로기를 포함할 수 있다. 또한, 유기기는 플루오로기를 포함할 수 있다.
절연층(4021)을 형성하는 방법에 특별한 제한은 없으며, 그 재료에 따라, 스퍼터법, SOG법, 스핀 코트, 디핑(dipping), 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄 또는 오프셋 인쇄와 같음)에 의해, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 툴로 형성될 수 있다. 절연층(4021)을 재료액을 이용해서 형성하는 경우, 소성(baking) 공정과 동시에, 반도체층의 어닐링(300℃ 내지 400℃)이 수행될 수 있다. 절연층(4021)의 소성 공정도 반도체층의 어닐링으로서의 역할을 하므로, 반도체 장치가 효율적으로 제작될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 칭함), 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등과 같은 투광성의 도전성 재료를 이용하여 형성될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)에 대해 도전성 고분자(도전성 폴리머라고도 칭함)를 포함하는 도전성 조성물을 이용될 수 있다. 도전성 조성물을 이용해서 형성되는 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π-전자 공액계 도전성 폴리머가 이용될 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004) 또는 화소부(4002)에 각종 신호 및 전위가 FPC(4018)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4015)이 액정 소자(4013)에 포함된 화소 전극층(4030)과 같은 도전층을 이용하여 형성된다. 단자 전극(4016)은 트랜지스터(4010, 4011)에 포함된 소스 전극층 및 드레인 전극층과 같은 도전층을 이용해서 형성된다.
접속 단자 전극(4015)은 FPC(4018)에 포함된 단자에 이방성 도전층(4019)을 통해 전기적으로 접속된다.
도 12a1, 도 12a2 및 도 12b는, 신호선 구동 회로(4003)가 별도로 형성되어 제 1 기판(4001) 상에 실장되어 있는 예를 설명하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로는 별도로 형성되어 실장될 수도 있고, 신호선 구동 회로의 일부만 또는 주사선 구동 회로의 일부만이 별도로 형성되어 실장될 수도 있다.
또한, 필요하면, 컬러 필터가 각 화소에 설치된다. 또한, 제 1 기판(4001)과 제 2 기판(4006)의 외측 상에는 편광판이나 확산판이 설치된다. 또한, 백라이트의 광원은 냉음극관이나 LED를 이용하여 형성된다. 따라서, 액정 표시 모듈이 얻어진다.
액정 표시 모듈은 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 채용할 수 있다.
이상의 공정을 통해, 신뢰성이 높은 액정 표시 장치가 제작될 수 있다.
제 1 실시형태에 설명된 c축 배향된 결정층을 갖는 적층 산화물 재료를 제작하는 방법을 이용해서 액정 표시 장치의 구동 회로의 트랜지스터를 제작함으로써, 구동 회로부에 노멀리 오프 트랜지스터가 설치되어, 전력 소비가 저감될 수 있다.
본 실시형태는 다른 실시형태에 설명된 구성 중 임의의 것과 적절히 조합해서 구현될 수 있다.
(실시형태 4)
반도체 장치의 일 모드인 발광 표시 패널(발광 패널이라고도 칭함)의 외관 및 단면에 대해서, 도 13a 및 도 13b를 참조하여 설명한다. 도 13a는 제 1 기판 위에 형성된 c축 배향된 결정층을 갖는 적층 산화물 재료를 포함하는 트랜지스터 및 발광 소자가 제 1 기판과 제 2 기판 사이에서 씰재로 밀봉된 패널의 평면도이다. 도 13b는 도 13a의 H-I 라인에 따라 취해진 단면도이다.
제 1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는, 제 1 기판(4501), 씰재(4505) 및 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이렇게 패널이 외부에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호막(적층막, 자외선 경화 수지막과 같음)이나 피복 재료로 패키징(밀봉)되는 것이 바람직하다.
제 1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는 각각 복수의 트랜지스터를 갖고 있어, 도 13b의 예에서는, 화소부(4502)에 포함되는 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 트랜지스터(4509)가 예시된다.
트랜지스터(4509, 4510)로서, 제 1 실시형태에서 설명된 c축 배향된 결정층을 갖는 적층 산화물 재료를 포함하는 신뢰성이 높은 트랜지스터가 채용될 수 있다. 본 실시형태에 있어서, 트랜지스터(4509, 4510)는 n채널형 트랜지스터이다.
절연층(4544) 위에, 구동 회로용의 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 도전층(4540)이 설치되어 있다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 겹치도록 설치함으로써, BT 시험 전후 사이에서의 트랜지스터(4509)의 임계 전압의 변화량이 저감될 수 있다. 또한, 도전층(4540)의 전위는 트랜지스터(4509)의 게이트 전극층의 전위와 같을 수도 있고 다를 수도 있다. 도전층(4540)은 제 2 게이트 전극층으로서 기능할 수도 있다. 대안적으로, 도전층(4540)의 전위는 GND 또는 0V일 수 있고, 또는 도전층(4540)은 플로팅 상태일 수도 있다.
트랜지스터(4509)에서, 보호 절연층으로서, 채널 형성 영역을 포함하는 반도체층에 접촉해서 절연층(4541)이 형성된다. 절연층(4541)은 제 1 실시형태에서 설명된 산화물 절연층(407)과 같은 재료 및 방법을 이용해서 형성될 수 있다. 또한, 박막 트랜지스터의 표면 요철을 저감하기 위해서 평탄화 절연층으로서 기능하는 절연층(4544)이 트랜지스터를 덮는다. 여기에서는, 절연층(4541)으로서, 스퍼터법에 의해 산화 실리콘층이 형성된다.
또한, 절연층(4544)은 평탄화 절연층으로서 형성된다. 절연층(4544)은 제 3 실시형태에서 설명된 절연층(4021)과 마찬가지의 재료 및 방법을 이용하여 형성될 수 있다. 여기에서는, 절연층(4544)으로서 아크릴이 이용된다.
또한, 참조 부호 4511은 발광 소자를 나타낸다. 발광 소자(4511)에 포함되는 화소 전극인 제 1 전극층(4517)은 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한, 발광 소자(4511)의 구성은, 제 1 전극층(4517), 전계 발광층(4512) 및 제 2 전극층(4513)을 포함하는 적층 구조이지만, 이에 한정되지는 않는다. 발광 소자(4511)로부터 광이 취출되는 방향 등에 따라 발광 소자(4511)의 구성은 적절히 변경될 수 있다.
격벽(4520)은 유기 수지층, 무기 절연층 또는 유기 폴리실록산으로 이루어진다. 특히 감광성 재료를 이용해서 제 1 전극층(4517) 위에 개구부가 형성되어, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성되는 것이 바람직하다.
전계 발광층(4512)은, 단일층 또는 복수의 층의 적층으로 형성될 수 있다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하는 것을 방지하기 위해서, 제 2 전극층(4513) 및 격벽(4520) 위에 보호층이 형성될 수 있다. 보호층으로서는, 질화 실리콘층, 질화 산화 실리콘층, DLC층 등이 형성될 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b) 또는 화소부(4502)에 각종 신호 및 전위가 FPC(4518a, 4518b)로부터 공급된다.
접속 단자 전극(4515)이, 발광 소자(4511)에 포함된 제 1 전극층(4517)과 같은 도전층을 이용하여 형성되고, 단자 전극(4516)은 트랜지스터(4509, 4510)에 포함된 소스 전극층 및 드레인 전극층과 같은 도전층을 이용하여 형성된다.
접속 단자 전극(4515)은 FPC(4518a)에 포함된 단자와, 이방성 도전층(4519)을 통해 전기적으로 접속되어 있다.
발광 소자(4511)로부터 광이 취출되는 방향에 위치하는 제 2 기판은 투광성을 가질 필요가 있다. 그 경우에는, 글래스판, 플라스틱판, 폴리에스테르막 또는 아크릴막과 같은 투광성 재료가 제 2 기판에 이용된다.
충전재(4507)로서는, 질소나 아르곤과 같은 불활성 가스 이외에, 자외선 경화 수지 또는 열 경화 수지가 이용될 수 있다. 예를 들어, PVC(polyvinyl chloride), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(polyvinyl butyral) 또는 EVA(ethylene vinyl acetate)가 이용될 수 있다. 예를 들어, 충전재로서 질소가 이용될 수 있다.
또한, 필요하면, 발광 소자의 사출면 상에 편광판, 원 편광판(타원 편광판을 포함), 위상차판(λ/4 판, λ/2 판) 또는 컬러 필터와 같은 광학 필름이 적절히 설치될 수 있다. 또한, 편광판 또는 원 편광판에는 반사 방지막이 설치될 수 있다. 예를 들어, 글래어를 감소시키기 위해 표면 상의 요철에 의해 반사광이 확산될 수 있는 안티글래어 처리가 수행될 수 있다.
신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)로서, 별도로 준비된 기판 위에 단결정 반도체 또는 다결정 반도체를 이용해서 형성된 구동 회로가 실장될 수 있다. 또한, 신호선 구동 회로만, 또는 그 일부만, 또는 주사선 구동 회로만, 또는 그 일부만이 별도로 형성되어 실장될 수 있다. 본 실시형태는 도 13a 및 도 13b에 나타낸 구성에 한정되지 않는다.
이상의 공정을 통해, 신뢰성이 높은 발광 표시 장치(표시 패널)가 제작될 수 있다.
본 실시형태는 다른 실시형태에 설명된 구성과 적절히 조합해서 구현될 수 있다.
(실시형태 5)
본 발명의 일 실시형태인 반도체 장치로서 전자 페이퍼의 예에 대해 설명한다.
제 1 실시형태에 설명된 방법에 의해 얻어지는 c축 배향된 결정층을 갖는 적층 산화물 재료를 포함하는 트랜지스터는, 스위칭 소자와 전기적으로 접속되는 소자에 의해 전자 잉크가 구동되는 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 칭해지며, 보통 용지와 동일한 수준의 판독 용이성을 갖고, 다른 표시 장치에 비해 작은 전력 소비를 갖고, 얇고 가벼운 형상을 갖도록 설정될 수 있다는 이점을 갖고 있다.
전기 영동 디스플레이는 다양한 모드를 가질 수 있다. 전기 영동 디스플레이는 양으로 대전된 제 1 입자와, 음으로 대전된 제 2 입자를 포함하는 각각의 마이크로 캡슐이 용매 또는 용질에 분산된 복수의 마이크로 캡슐을 포함한다. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자가 서로 반대 방향으로 이동되어 일측에 집합된 입자의 색만이 표시된다. 또한, 제 1 입자 및 제 2 입자는 각각 염료를 포함하고, 전계가 없으면 이동하지 않는다. 또한, 제 1 입자 및 제 2 입자는 상이한 색(무색을 포함할 수 있음)을 갖는다.
따라서, 전기 영동 디스플레이는, 높은 유전 상수를 갖는 물질이 높은 전계 영역으로 이동하는 소위 유전 영동 효과를 이용하는 디스플레이이다.
상술한 마이크로 캡슐이 용매 중에 분산된 용액을 전자 잉크라 칭한다. 이 전자 잉크는 글래스, 플라스틱, 천, 종이 등의 표면 상에 인쇄될 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 이용함으로써 컬러 표시도 달성될 수 있다.
또한, 액티브 매트릭스 기판 위에 적절히 두개의 전극의 사이에 끼워지도록 상술한 복수의 마이크로 캡슐이 배치되면 액티브 매트릭스 표시 장치가 완성될 수 있고, 마이크로 캡슐에 전계를 인가하여 표시가 수행될 수 있다. 예를 들어, 제 1 실시형태의 c축 배향한 결정층을 갖는 적층 산화물 재료를 포함하는 트랜지스터를 이용하여 형성된 액티브 매트릭스 기판이 이용될 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전계 발광 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 단일 재료, 또는 이들 중 임의의 재료의 복합 재료로 각각 형성될 수 있다.
도 14는 반도체 장치의 예로서 액티브 매트릭스 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 트랜지스터(581)는 제 1 실시형태에서 설명된 트랜지스터와 마찬가지의 방법으로 제작될 수 있고, c축 배향된 결정층을 갖는 적층 산화물 재료를 포함하는 신뢰성이 높은 트랜지스터이다.
도 14의 전자 페이퍼는, 트위스트 볼(twisting ball) 표시 방식을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식은, 백과 흑으로 각각 착색된 구형 입자가 표시 소자에 이용되는 전극층인 제 1 전극층과 제 2 전극층의 사이에 배치되고, 제 1 전극층과 제 2 전극층 사이에 전위 차가 발생되어 구형 입자의 방향을 제어하여 표시가 행해지는 방법을 말한다.
트랜지스터(581)는 보텀 게이트형 트랜지스터이며, 산화물 반도체층과 접촉하는 절연층(583)으로 덮여져 있다. 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은, 제 1 전극층(587)과, 절연층(583), 절연층(584) 및 절연층(585)에 형성되는 개구를 통해 접하고 있어, 트랜지스터(581)가 제 1 전극층(587)에 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)과, 주위에 액체로 채워져 있는 캐비티(594)를 각각 포함하는 구형 입자(589)가 한 쌍의 기판(580, 596) 사이에 설치된다. 구형 입자(589)의 주위의 공간은 수지와 같은 충전재(595)로 충전되어 있다(도 14 참조).
또한, 제 1 전극층(587)은 화소 전극에 대응하고, 제 2 전극층(588)은 공통 전극에 대응한다. 제 2 전극층(588)은, 트랜지스터(581)와 동일한 기판 위에 설치되는 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통해 제 2 전극층(588)이 공통 전위선에 전기적으로 접속될 수 있다.
또한, 트위스트 볼을 이용한 소자 대신에, 전기 영동 소자도 이용될 수 있다. 투명한 액체와, 양으로 대전된 백색 미립자와, 음으로 대전된 흑색 미립자가 캡슐화된 대략 직경 10㎛ 내지 200㎛를 갖는 마이크로 캡슐이 이용된다. 제 1 전극층과 제 2 전극층 사이에 설치되는 마이크로 캡슐에서, 제 1 전극층과 제 2 전극층에 의해 전계가 인가되면, 백색 미립자와 흑색 미립자가 반대측으로 이동하여, 백색 또는 흑색이 표시될 수 있다. 전기 영동 표시 소자는 액정 표시 소자에 비해 더 높은 반사율을 갖는다. 전기 영동 표시 소자는 액정 표시 소자에 비해 더 높은 반사율을 가지므로, 보조 광은 불필요하여 소비 전력이 작고, 어두운 장소에서도 표시부가 인식될 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시된 화상이 유지될 수 있다. 따라서, 전파 발신원으로부터 표시 기능을 갖는 반도체 장치(단순히 표시 장치 또는 표시 장치가 구비된 반도체 장치라 칭할 수도 있음)가 떨어져 있는 경우에도, 표시된 화상이 저장될 수 있다.
이러한 공정을 통해, 신뢰성이 높은 전자 페이퍼가 제작될 수 있다.
본 실시형태는 다른 실시형태에 설명된 구성과 적절히 조합해서 구현될 수 있다.
(실시형태 6)
본 명세서에 개시되는 반도체 장치는 다양한 전자 기기(게임 머신 포함)에 적용될 수 있다. 전자 기기의 예들은, 텔레비젼 세트(텔레비젼 또는 텔레비젼 수신기라고도 칭함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라와 같은 카메라, 디지털 포토 프레임, 모바일폰 핸드셋(모바일폰 또는 모바일폰 장치라고도 칭함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코 머신과 같은 대형 게임 머신 등을 들 수 있다.
본 실시형태에서는, 제 3 실시형태 내지 제 5 실시형태 중 어느 하나에서 얻어질 수 있는 표시 장치가 탑재된 전자 기기의 예에 대해서 도 15a 내지 도 15e를 참조하여 설명한다.
*도 15a는 적어도 표시 장치를 부품으로서 실장함으로써 제작된 랩톱 퍼스널 컴퓨터이며, 이는 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등을 포함한다. 또한, 랩톱 퍼스널 컴퓨터는 제 3 실시형태에 설명한 액정 표시 장치를 포함한다.
도 15b는 적어도 표시 장치를 부품으로서 실장해서 제작된 휴대 정보 단말(PDA)이며, 이는 본체(3021)에 표시부(3023), 외부 인터페이스(3025), 조작 버튼(3024) 등을 포함한다. 조작용의 부속품으로서 스타일러스(3022)가 포함된다. 또한, 휴대 정보 단말은 제 4 실시형태에 설명된 발광 표시 장치를 포함한다.
도 15c는 제 5 실시형태에서 설명한 전자 페이퍼를 부품으로서 실장한 전자 서적을 나타낸다. 도 15c는 전자 서적의 일례를 나타낸다. 예를 들어, 전자 서적(2700)은 하우징(2701) 및 하우징(2703)의 2개의 하우징을 포함한다. 하우징(2701) 및 하우징(2703)은 힌지(2711)로 결합되어, 전자 서적(2700)이 힌지(2711)를 축으로 개폐될 수 있다. 이러한 구성으로, 전자 서적(2700)이 종이 서적과 같이 동작할 수 있다.
하우징(2701) 및 하우징(2703)에는, 표시부(2705) 및 표시부(2707)가 각각 내장된다. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 다른 화상을 표시할 수 있다. 다른 화상이 다른 표시부 상에 표시되는 구성에서는, 예를 들어, 우측의 표시부(도 15c에서는 표시부(2705))가 텍스트를 표시하고, 좌측의 표시부(도 15c에서는 표시부(2707))는 화상을 표시한다.
도 15c는, 하우징(2701)에 조작부 등이 구비된 예를 나타낸다. 예를 들어, 하우징(2701)에, 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등이 구비된다. 조작 키(2723)에 의해, 페이지가 넘겨질 수 있다. 또한, 표시부가 구비된 하우징의 표면 상에 키보드, 포인팅 디바이스 등이 구비될 수도 있다. 또한, 하우징의 이면이나 측면 상에, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블과 같은 각종 케이블에 접속 가능한 단자 등), 기록 매체 삽입부 등이 구비될 수 있다. 또한, 전자 서적(2700)은 전자 사전의 기능을 가질 수 있다.
전자 서적(2700)은 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다. 무선 통신에 의해, 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드할 수 있다.
도 15d는 적어도 표시 장치를 부품으로서 실장해서 제작된 모바일폰이며, 이는 하우징(2800) 및 하우징(2801)의 두개의 하우징을 포함한다. 하우징(2801)은 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라 렌즈(2807), 외부 접속 단자(2808) 등을 포함한다. 하우징(2800)에는, 휴대형 정보 단말을 충전하기 위한 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등이 구비된다. 또한, 안테나는 하우징(2801) 내에 내장된다.
표시 패널(2802)에는 터치 패널이 구비된다. 도 15d의 점선에 의해 화상으로서 표시되는 복수의 조작 키(2805)가 점선으로 나타내어진다. 또한, 태양 전지 셀(2810)로부터 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 부스터 회로도 표시 패널(2802)에 실장된다.
표시 패널(2802)에서, 사용 패턴에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 장치에는 표시 패널(2802)과 동일면 상에 카메라 렌즈(2807)가 구비되므로, 비디오폰으로서 사용될 수 있다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화 뿐만 아니라 화상 통화, 녹음 및 재생 등에 대해서도 사용될 수 있다. 또한, 하우징(2800, 2801)은 도 15d에 나타낸 바와 같이 전개되는 상태에서 하나가 다른 것 위에 겹쳐지도록 슬라이딩에 의해 시프트될 수 있으므로, 모바일폰의 크기가 감소될 수 있고, 이는 모바일폰을 휴대하기에 적합하게 한다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블과 같은 각종 케이블에 접속 가능하며, 충전 및 퍼스널 컴퓨터와의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 저장 매체를 삽입함으로써 대량의 데이터가 저장될 수 있고, 이동될 수 있다.
또한, 상술한 기능 외에, 적외선 통신 기능, 텔레비젼 수신 기능 등이 구비될 수 있다.
도 15e는 적어도 표시 장치를 부품으로서 실장해서 제작된 디지털 카메라이며, 이는 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등을 포함한다.
본 실시형태는 제 1 실시형태 내지 제 5 실시형태 중 어느 하나와 자유롭게 조합될 수 있다.
(실시예 1)
본 실시예에서는, 그 조성의 다른 타깃을 이용하여 형성된 산화물 부재가 적층되는 실험이 수행되고, 그 단면이 관찰되었다.
샘플들은 아래와 같이 얻어졌다. 글래스 기판 위에 30nm 두께의 산화 질화 실리콘막(하지막)이 PCVD법에 의해 형성되었고, In-Ga-Zn-O막이 5nm 두께로 형성되었다. 그 후에, 제 1 가열 처리가 수행되었고, In-Ga-Zn-O막이 30nm의 두께로 형성된 후, 제 2 가열 처리가 수행되었다.
샘플 1의 경우에, 5nm 두께의 In-Ga-Zn-O막의 성막 조건은 아래와 같다. In2O3, Ga2O3, ZnO를 1:1:2[mol 비]로 포함하는 금속 산화물 타깃이 이용되었고, 압력이 0.6Pa, 직류(DC) 전원이 5kW, 분위기는 산소와 아르곤의 혼합 분위기(산소 유량은 50sccm, 아르곤 유량은 50sccm), 기판 온도가 200℃, 성막 속도는 13.4nm/분이었다. 또한, 제 1 가열 처리는, 질소 분위기에서 650℃에서 6분동안 수행되었다. 또한, 제 1 가열 처리 후에 30nm 두께로 In-Ga-Zn-O막을 성막하는 조건은 아래와 같다. In2O3, Ga2O3, ZnO를 1:1:1[mol 비]로 포함하는 금속 산화물 타깃이 이용되었고, 압력이 0.6Pa, 직류(DC) 전원이 0.5kW, 분위기는 산소 분위기(산소 유량은 20sccm), 기판 온도는 실온, 성막 속도는 13.4nm/분이었다. 제 2 가열 처리는 질소 분위기에서 650℃에서 6분 동안 수행되었다.
이렇게 해서 얻어진 샘플 1의 단면이 관찰된 경우, 하지막 표면으로부터 3.5nm의 부분으로부터 하지막 표면으로부터 5.2nm의 부분까지 결정화되었다는 것을 확인할 수 있었다. 또한, 하측의 In-Ga-Zn-O막의 상면으로부터 1.2nm 내지 1.5nm까지 떨어진 영역이 결정화되었다. 하지막 표면으로부터 6nm 내지 34nm 부분의 영역은 비정질로 남아 있었다.
In-Ga-Zn-O막과 하지막 사이의 계면 부근은, 결정화되지 않고, 비정질로 남아 있다는 것을 확인할 수 있었다.
비교예로서, 제 2 가열 처리를 거치지 않은 샘플 2의 단면이 관찰된 경우, 하측의 In-Ga-Zn-O막의 상면으로부터 0.5nm 내지 1.5nm 떨어진 영역이 결정화되어 있는 것이 확인되었다. 샘플 2의 경우에, 5nm 두께의 In-Ga-Zn-O막의 성막 조건이 샘플 1의 성막 조건과 동일하였다. 30nm 두께의 In-Ga-Zn-O막의 성막 조건은 아래와 같다. In2O3, Ga2O3, ZnO를 1:1:2[mol 비]로 포함하는 금속 산화물 타깃이 이용되었고, 압력이 0.6Pa, 직류(DC) 전원이 5kW, 분위기는 산소와 아르곤의 혼합 분위기(산소 유량이 50sccm, 아르곤 유량이 50sccm), 기판 온도가 200℃, 성막 속도가 13.4nm/분이었다.
또한, 샘플 2와 같은 성막 조건 하에서 형성되었고 650℃에서 6분 동안 제 2 가열 처리를 거친 샘플 3의 단면이 관찰된 경우, 하지막 근방으로부터, 상측의 In-Ga-Zn-O막의 상면까지 배향을 갖고 결정화가 진행되는 것을 확인하였다. 결정화부의 두께는 28nm 내지 30nm이었다. 또한, 샘플 3에 있어서도, In-Ga-Zn-O막과 하지막 사이의 계면 부근은 결정화되지 않고, 비정질로 남아 있는 것이 확인되었다.
샘플 4는 아래와 같이 형성된다. 글래스 기판 위에 30nm 두께의 산화 질화 실리콘막(하지막)이 PCVD법에 의해 형성되고, In-Ga-Zn-O막이 3nm 두께로 형성된 후, 제 1 가열 처리가 수행된다. 그 후, In-Ga-Zn-O막이 30nm 두께로 형성되고, 제 2 가열 처리가 수행되었다. 3nm와 30nm 두께의 In-Ga-Zn-O막 모두는 아래의 조건 하에서 성막되었다. In2O3, Ga2O3, ZnO를 1:1:2[mol 비]로 포함하는 금속 산화물 타깃이 이용되었고, 압력이 0.6Pa, 직류(DC) 전원이 5kW, 분위기는 산소와 아르곤의 혼합 분위기(산소 유량이 50sccm, 아르곤 유량이 50sccm), 기판 온도가 200℃, 성막 속도는 13.4nm/분이었다.
샘플 4의 경우에서는, 제 1 가열 처리 및 제 2 가열 처리 모두가 질소 분위기에서 670℃에서 6분 동안 수행되었다.
이렇게 해서 얻어진 샘플 4의 단면이 관찰된 경우, In-Ga-Zn-O막과 하지막 사이의 계면이 결정화되었고, 또한 상측의 In-Ga-Zn-O막 내에서는, 하지막측의 배향에 따라 결정화가 부분적으로 수행되었다는 것이 확인되었다. 또한, 하측의 In-Ga-Zn-O막의 표면으로부터도 결정화가 수행되어, 배향이 확인될 수 있었다.
이와 같이, 산화물 반도체막의 조성, 두께 및 성막 조건과, 산화물 반도체막의 성막 후에 수행되는 가열 조건에 따라 결정화되는 영역이 변하므로, 실시자는 디바이스의 제작 조건을 적절하게 조절하는 것이 바람직하다.
본 출원은 그 전체 내용이 본 명세서에 참조로써 통합되는, 2009년 11월 28일자로 일본 특허청에 출원된 일본 특허 출원 제 2009-270856호에 기초한다.
400: 기판 401: 게이트 전극층
402: 게이트 절연층 403: 제 1 산화물 반도체층
404: 제 2 산화물 반도체층 405a: 소스 전극층
405b: 드레인 전극층 407: 산화물 절연층
430: 산화물 반도체 적층 431: 산화물 반도체 적층
432: 산화물 반도체 적층 470: 트랜지스터
501: 산화물 부재 520: 하지 부재
521a: 비정질 상태의 영역 521b: 산화물 결정 부재
522: 산화물 부재 523a: 산화물 결정 부재
523b: 산화물 결정 부재 523c: 비정질 상태로 유지되는 영역
532: 산화물 부재 533b: 산화물 결정 부재
580: 기판 581: 트랜지스터
583: 절연층 587: 전극층
588: 전극층 589: 구형 입자
590a: 흑색 영역 590b: 백색 영역
594: 캐비티 595: 충전재
2700: 전자 서적 2701: 하우징
2703: 하우징 2705: 표시부
2707: 표시부 2711: 힌지
2721: 전원 스위치 2723: 조작 키
2725: 스피커 2800: 하우징
2801: 하우징 2802: 표시 패널
2803: 스피커 2804: 마이크로폰
2805: 조작 키 2806: 포인팅 디바이스
2807: 카메라 렌즈 2808: 외부 접속 단자
2810: 태양 전지 2811: 외부 메모리 슬롯
3001: 본체 3002: 하우징
3003: 표시부 3004: 키보드
3021: 본체 3022: 스타일러스
3023: 표시부 3024: 조작 버튼
3025: 외부 인터페이스 3051: 본체
3053: 접안부 3054: 조작 스위치
3055: 표시부(B) 3056: 배터리
3057: 표시부(A) 4001: 기판
4002: 화소부 4003: 신호선 구동 회로
4004: 주사선 구동 회로 4005: 씰재
4006: 제 2 기판 4008: 액정층
4010: 트랜지스터 4011: 트랜지스터
4013: 액정 소자 4015: 접속 단자 전극
4016: 단자 전극 4018: FPC
4019: 이방성 도전층 4020: 절연층
4021: 절연층 4030: 화소 전극층
4031: 대향 전극층 4032: 절연층
4040: 도전층 4501: 제 1 기판
4502: 화소부 4503a: 신호선 구동 회로
4503b: 신호선 구동 회로 4504a: 주사선 구동 회로
4504b: 주사선 구동 회로 4505: 씰재
4506: 제 2 기판 4507: 충전재
4509: 트랜지스터 4510: 트랜지스터
4511: 발광 소자 4512: 전계 발광층
4513: 전극층 4515: 접속 단자 전극
4516: 단자 전극 4517: 전극층
4518a: FPC 4518b: FPC
4519: 이방성 도전층 4520: 격벽
4540: 도전층 4541: 절연층
4544: 절연층

Claims (9)

  1. 반도체 장치에 있어서,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층을 개재하여 상기 게이트 전극층과 중첩하는 산화물 반도체층; 및
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하고,
    상기 산화물 반도체층은 상기 게이트 전극층의 상면과 중첩하는 제 1 영역과 상기 게이트 전극층의 측면을 따라 경사진 제 2 영역을 포함하고,
    상기 제 1 영역은 제 1 결정을 포함하고,
    상기 제 2 영역은 제 2 결정을 포함하고,
    상기 제 1 결정의 c 축은 상기 제 1 영역의 두께 방향을 따르고,
    상기 제 2 결정의 c 축은 상기 제 2 영역의 두께 방향을 따르는, 반도체 장치.
  2. 반도체 장치에 있어서,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층을 개재하여 상기 게이트 전극층과 중첩하는 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층으로서, 상기 제 2 산화물 반도체층은 상기 게이트 절연층과 상기 제 1 산화물 반도체층을 개재하여 상기 게이트 전극층과 중첩하는, 상기 제 2 산화물 반도체층; 및
    상기 제 2 산화물 반도체층 위의 소스 전극층 및 드레인 전극층을 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층 각각은 인듐, 갈륨 및 아연을 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층 각각은 비단결정층이고,
    상기 제 2 산화물 반도체층의 결정성은 상기 제 1 산화물 반도체층의 결정성보다 높고,
    상기 제 2 산화물 반도체층은 상기 게이트 전극층의 상면과 중첩하는 제 1 영역과 상기 게이트 전극층의 측면을 따라 경사진 제 2 영역을 포함하고,
    상기 제 1 영역은 제 1 결정을 포함하고,
    상기 제 2 영역은 제 2 결정을 포함하고,
    상기 제 1 결정의 c 축은 상기 제 1 영역의 두께 방향을 따르고,
    상기 제 2 결정의 c 축은 상기 제 2 영역의 두께 방향을 따르는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 결정의 c 축은 상기 제 1 영역의 표면에 수직이고,
    상기 제 2 결정의 c 축은 상기 제 2 영역의 표면에 수직인, 반도체 장치.
  4. 반도체 장치에 있어서,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층을 개재하여 상기 게이트 전극층과 중첩하는 산화물 반도체층; 및
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층을 포함하고,
    상기 산화물 반도체층은 인듐, 갈륨 및 아연을 포함하고,
    상기 산화물 반도체층은 상기 게이트 전극층의 상면과 중첩하는 제 1 영역과 상기 게이트 전극층의 측면을 따라 경사진 제 2 영역을 포함하고,
    상기 제 1 영역은 제 1 결정을 포함하고,
    상기 제 2 영역은 제 2 결정을 포함하고,
    상기 제 1 결정은 상기 제 1 영역의 표면으로부터 상기 제 1 영역의 깊이 방향으로 c 축 배향되고,
    상기 제 2 결정은 상기 제 2 영역의 표면으로부터 상기 제 2 영역의 깊이 방향으로 c 축 배향되는, 반도체 장치.
  5. 반도체 장치에 있어서,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층을 개재하여 상기 게이트 전극층과 중첩하는 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 2 산화물 반도체층으로서, 상기 제 2 산화물 반도체층은 상기 게이트 절연층과 상기 제 1 산화물 반도체층을 개재하여 상기 게이트 전극층과 중첩하는, 상기 제 2 산화물 반도체층; 및
    상기 제 2 산화물 반도체층 위의 소스 전극층 및 드레인 전극층을 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층 각각은 인듐, 갈륨 및 아연을 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층 각각은 비단결정층이고,
    상기 제 2 산화물 반도체층의 결정성은 상기 제 1 산화물 반도체층의 결정성보다 높고,
    상기 제 2 산화물 반도체층은 상기 게이트 전극층의 상면과 중첩하는 제 1 영역과 상기 게이트 전극층의 측면을 따라 경사진 제 2 영역을 포함하고,
    상기 제 1 영역은 제 1 결정을 포함하고,
    상기 제 2 영역은 제 2 결정을 포함하고,
    상기 제 1 결정은 상기 제 1 영역의 표면으로부터 상기 제 1 영역의 깊이 방향으로 c 축 배향되고,
    상기 제 2 결정은 상기 제 2 영역의 표면으로부터 상기 제 2 영역의 깊이 방향으로 c 축 배향되는, 반도체 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 결정의 c 축은 상기 제 1 영역의 표면에 수직이고,
    상기 제 2 결정의 c 축은 상기 제 2 영역의 표면에 수직인, 반도체 장치.
  7. 제 1 항 또는 제 4 항에 있어서,
    상기 산화물 반도체층 위에서 접하는 절연층; 및
    상기 절연층 위의 도전층을 더 포함하고,
    상기 게이트 전극층과 상기 도전층은 서로 겹치는, 반도체 장치.
  8. 제 2 항 또는 제 5 항에 있어서,
    상기 제 2 산화물 반도체층은 채널 형성 영역을 포함하는, 반도체 장치.
  9. 제 2 항 또는 제 5 항에 있어서,
    상기 제 2 산화물 반도체층 위에서 접하는 절연층; 및
    상기 절연층 위의 도전층을 더 포함하고,
    상기 게이트 전극층과 상기 도전층은 서로 겹치는, 반도체 장치.
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