JP2014175505A - 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置 - Google Patents
薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置 Download PDFInfo
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Abstract
【課題】移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供する。
【解決手段】本発明に係る薄膜トランジスタの半導体層用酸化物は、酸化物を構成する金属元素がIn、Ga、およびZnで構成されると共に、前記酸化物の欠陥密度は2×1016cm-3以下、移動度は6cm2/Vs以上を満足する。
【選択図】なし
【解決手段】本発明に係る薄膜トランジスタの半導体層用酸化物は、酸化物を構成する金属元素がIn、Ga、およびZnで構成されると共に、前記酸化物の欠陥密度は2×1016cm-3以下、移動度は6cm2/Vs以上を満足する。
【選択図】なし
Description
本発明は、薄膜トランジスタ(TFT)の半導体層用酸化物、薄膜トランジスタ、および表示装置に関する。詳細には、液晶ディスプレイや有機ELディスプレイなどの表示装置に好適に用いられるTFTの半導体層用酸化物、上記半導体層用酸化物を備えたTFT、および上記TFTを備えた表示装置に関するものである。
アモルファス(非晶質)酸化物半導体は、汎用のアモルファスシリコン(a−Si)に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
酸化物半導体のなかでも、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物(In−Ga−Zn−O、以下「IGZO」と呼ぶ場合がある。)は、非常に高いキャリア移動度を有するため、TFTの半導体層に好適に用いられる。
酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度(移動度)が高いだけでなく、半導体層中の欠陥密度を低減することも非常に重要である。
例えば特許文献1には、酸化物半導体の不均一な組成による欠陥を低減し、酸化物半導体のトランスファ特性を改善するため、酸化物半導体からなる半導体基体を、水素プラズマまたは水素ラジカルに曝した後、上記半導体基体を水蒸気雰囲気に曝す方法が開示されている。
本発明の目的は、移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供することにある。本発明の他の目的は、上記半導体層用酸化物を備えた薄膜トランジスタ、および表示装置を提供することにある。
上記課題を解決し得た本発明に係る薄膜トランジスタの半導体層用酸化物は、薄膜トランジスタの半導体層に用いられる酸化物であって、前記酸化物を構成する金属元素は、In、Ga、およびZnで構成されると共に、前記酸化物の欠陥密度は2×1016cm-3以下、移動度は6cm2/Vs以上を満足するところに要旨を有するものである。
本発明の好ましい実施形態において、上記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧は15体積%以下(0体積%を含まない)である。
本発明には、上記のいずれかに半導体層用酸化物を薄膜トランジスタの半導体層に備えた薄膜トランジスタも含まれる。
更に本発明には、上記の薄膜トランジスタを備えた表示装置も含まれる。
本発明によれば、移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供することができる。本発明の半導体層用酸化物を備えた薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。
本発明者らは、移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供するため、特に当該酸化物を構成する金属元素がIn、Ga、およびZnであるIn−Ga−Zn−O(IGZO)について検討を行なった。欠陥密度の測定は、ICTS法(Isothermal Capacitance Transient Spectroscopy、等温容量過渡分光法;詳細は後述する。)を用いて行なった。
その結果、従来のようにTFTのドレイン電流−ゲート電圧特性(Id−Vg特性)を測定し、移動度を算出するだけでは不充分であり、一見したところId−Vg特性が同じように見えるTFT同士であっても、ICTS法によって欠陥密度を測定すると、その大きさが相違する場合があり、それに伴って移動度も変化することが判明した。すなわち、移動度を管理するうえで、欠陥密度の大きさを正しく把握することが不可欠であることが判明した。
そこで更に検討を重ねた結果、IGZOを成膜するときの酸素分圧を適切に制御すれば、高い移動度と低い欠陥密度を両方達成できることを見出し、本発明を完成した。
ここで、欠陥密度の測定に用いられるICTS法について簡単に説明する。
ICTS法は、容量過渡分光法(Capacitance Transient Spectroscopy)の一種であり、半導体層中に含まれる不純物原子や欠陥が作る局在電位(例えば界面トラップ、バルクトラップ)を精度良く測定する手法の一つとして知られている。容量過渡分光法は、空乏層幅が接合容量Cの時間変化C(t)の逆数に対応することから、C(t)の過渡容量を測定することにより局在準位の情報を得るものである。過渡容量の測定方法としては、上記ICTS法のほかに、DLTS法(Deep Level Transient Spectroscopy)が挙げられる。両者は測定原理が同一であるが、測定方法が相違する。DLTS法では、試料温度を変化させながらDLTS信号を得るのに対し、ICTS法は一定温度(等温)下で放出時定数を変化させることによりDLTS信号と同様の情報を得るものである。これまで、IGZOなどの半導体層用酸化物の欠陥密度を、ICTS法によって詳細に測定し、欠陥密度を小さくしつつ高い移動度を得る技術は提案されていない。
以下、本発明について詳しく説明する。
上述したとおり、本発明に係る薄膜トランジスタの半導体層用酸化物は、上記酸化物を構成する金属元素がIn、Ga、およびZnで構成されているが、上記酸化物(IGZO)の欠陥密度は2×1016cm-3以下と非常に低く、且つ、移動度は6cm2/Vs以上と非常に高いレベルを満足するところに特徴がある。本発明によれば、IGZO成膜時の酸素分圧を適切に制御して欠陥密度を低く制御することによって、移動度を一層高いレベルまで高め、欠陥密度を一層低いレベルまで低減することができる。
上記金属元素(In、Ga、およびZn)について、各金属元素間の比率は、これら金属元素を含む酸化物(IGZO)がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。IGZO自体は公知であり、アモルファス相を形成し得る各金属元素の比率(詳細には、InO、GaO、ZnOの各モル比)は、例えば、固体物理、VOL44、P621(2009)などに記載されている。また代表的な組成として、In:Ga:Znの比(原子%比)が例えば2:2:1や、1:1:1のものが挙げられるが、原料コスト等を考慮すると高価なInやGaの含有量が少ないIn:Ga:Znの比が1:1:1のものが推奨される。もっとも、In:Ga:Znの比は厳密に1:1:1に限らず、各金属元素の比率が変動してもよいが、各金属元素の比率が大幅に異なり、ZnやInの比率が極端に高くなると、ウエットエッチングによる加工が困難になったり、トランジスタ特性を示さなくなるなどの問題が生じる。よって、各金属元素の比率の変動幅は、好ましくは上記比率±20%の範囲内、より好ましくは±10%の範囲内、更に好ましくは±5%の範囲内とする。
本発明の酸化物は、欠陥密度は2×1016cm-3以下、移動度は6cm2/Vs以上を満足する。欠陥密度は低いほど良く、好ましくは1×1016cm-3以下、より好ましくは8×1015cm-3以下である。一方、移動度は高い程よく、好ましくは7cm2/Vs以上、より好ましくは9cm2/Vs以上である。
上記酸化物は、スパッタリング法にてスパッタリングターゲットを用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。
ここで、本発明のように欠陥密度および移動度が適切に制御された酸化物を得るためには、上記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧(全雰囲気ガスに対する酸素の体積比)を15体積%以下に制御する。酸化物の欠陥密度を出来るだけ小さくし、移動度を出来るだけ高くするとの観点からすれば、上記酸素分圧は低い程よく、好ましくは12体積%以下、より好ましくは4体積%以下である。なお、酸素分圧が小さくなり過ぎると、導体化あるいは安定した特性が得られないなどの問題があるため、本発明では、成膜時に酸素を加えることを前提とする(すなわち、0体積%は含まない)。
本発明には、上記のいずれかに半導体層用酸化物を薄膜トランジスタの半導体層に備えた薄膜トランジスタも含まれる。薄膜トランジスタの製造に当たっては、上記のとおり、半導体層成膜時における酸素分圧を制御すること以外は特に限定されず、通常用いられる方法を採用することができる。
上記半導体層の好ましい膜厚は、おおよそ30nm以上(より好ましくは35nm以上)、200nm以下(より好ましくは150nm以下、更に好ましくは80nm以下)である。
以下、図1のTFTを参照しながら、上記TFTの製造方法の実施形態を説明する。図1および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図1には、ボトムゲート型構造のTFTを示しているが、本発明の実施形態はこれに限定されない。本発明は、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のTFTにも適用できる。
図1に示すように、基板1上にゲート電極2およびゲート絶縁膜3が形成され、その上に酸化物半導体層4が形成されている。酸化物半導体層4上には保護膜[絶縁膜でもある。例えばシリコン酸化膜(SiO2膜)等]5が形成され、その上にソース・ドレイン電極6が形成され、更にその上に表面保護膜7が形成され、最表面には透明導電膜8が形成され、該透明導電膜8は、ソース・ドレイン電極6に電気的に接続されている。
基板1上にゲート電極2およびゲート絶縁膜3を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極2およびゲート絶縁膜3の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極2として、AlやCuの金属薄膜、これらの合金薄膜、または後述する実施例で用いているMo薄膜等が挙げられる。また、ゲート絶縁膜3としては、シリコン酸化膜(SiO2膜)、シリコン窒化膜(SiN膜)、シリコン酸窒化膜(SiON膜)などが代表的に例示される。
次いで酸化物半導体層4を形成する。酸化物半導体層4は、上述の通りスパッタリング法により成膜することが挙げられる。好ましくは酸化物半導体層4と同組成のスパッタリングターゲットを用いて、DCスパッタリング法またはRFスパッタリング法により成膜することが挙げられる。あるいは、コスパッタ法により成膜しても良い。
酸化物半導体層4の成膜に当たっては、前に詳述したとおり、酸素分圧を15体積%以下に制御する。
次に、酸化物半導体層4に対し、フォトリソグラフィ及びウェットエッチングによりパターニングを行う。パターニングの直後に、酸化物半導体層4の膜質改善のために、例えば、加熱温度:250〜350℃(好ましくは300〜350℃)、加熱時間:15〜120分(好ましくは60〜120分)の条件で熱処理(プレアニール)を行ってもよい。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上する。
前記プレアニールの後、酸化物半導体層4の表面を保護するため、保護膜5として例えばシリコン酸化膜(SiO2膜)を、上述の方法で形成することが挙げられる。
次いで、酸化物半導体層4と、次に形成するソース・ドレイン電極6とのコンタクトを取るため、フォトリソグラフィおよびドライエッチングを施してパターニングを行う。
次に、ソース・ドレイン電極6を形成する。ソース・ドレイン電極6の種類は特に限定されず、汎用されているものを用いることができる。例えば前記ゲート電極2と同様に、AlやCuなどの金属または合金を用いても良いし、後記する実施例のようにMo薄膜を用いても良い。
ソース・ドレイン電極6の形成方法として、例えばマグネトロンスパッタリング法により金属薄膜を成膜した後、リフトオフ法で形成することが挙げられる。
次に、ソース・ドレイン電極6の上に表面保護膜(絶縁膜)7を形成する。該表面保護膜7は、例えばCVD法で成膜することが挙げられる。前記表面保護膜7としては、シリコン酸化膜(SiO2膜)、シリコン窒化膜(SiN膜)、シリコン酸窒化膜(SiON膜)、またはこれらの積層膜が挙げられる。
次に、フォトリソグラフィ、およびドライエッチングにより、前記表面保護膜7にコンタクトホールを形成した後、透明導電膜8を形成する。該透明導電膜8の種類は特に限定されず、通常用いられるものを使用することができる。
本発明には、上記TFTを備えた表示装置も含まれる。上記表示装置としては、例えば、液晶ディスプレイや有機ELディスプレイなどが挙げられる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
実施例1
本実施例では、以下のようにしてTFTを作製し、移動度、およびICTS法により欠陥密度を測定した。本実施例に用いたTFTは、前述した図1において、酸化物半導体層(IGZO薄膜)の表面を保護するための保護膜がないこと以外は、図1の構成と同じである。
本実施例では、以下のようにしてTFTを作製し、移動度、およびICTS法により欠陥密度を測定した。本実施例に用いたTFTは、前述した図1において、酸化物半導体層(IGZO薄膜)の表面を保護するための保護膜がないこと以外は、図1の構成と同じである。
まず、ガラス基板(コーニング社製イーグルXG、直径100mm×厚さ0.7mm)上に、ゲート電極用薄膜としてMo薄膜(膜厚100nm)を成膜し、公知の方法でパターニングしてゲート電極を得た。上記Mo薄膜は、純Moスパッタリングターゲットを使用し、RFスパッタリング法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrの条件で成膜した。
次に、ゲート絶縁膜としてSiO2膜(250nm)を成膜した。上記ゲート絶縁膜の成膜は、プラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:300W、成膜温度:320℃の条件で成膜した。
次いで、酸化物半導体層(膜厚:40nm)としてIGZO薄膜(組成は、原子比でIn:Ga:Zn=1:1:1)を、下記の成膜条件で、IGZOスパッタリングターゲットを用いてスパッタリング法により成膜した。
(IGZO薄膜の成膜条件)
スパッタリング装置:(株)アルバック製「CS−200」
基板温度:室温
ガス圧:1mTorr
酸素分圧:[O2/(Ar+O2)]×100=4体積%、12体積%、20体積%、30体積%
上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学製「ITO−07N」(シュウ酸と水の混合液)を使用し、液温を40℃とした。
スパッタリング装置:(株)アルバック製「CS−200」
基板温度:室温
ガス圧:1mTorr
酸素分圧:[O2/(Ar+O2)]×100=4体積%、12体積%、20体積%、30体積%
上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学製「ITO−07N」(シュウ酸と水の混合液)を使用し、液温を40℃とした。
上記のようにして酸化物半導体層をパターニングした後、酸化物半導体層の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、水蒸気中、大気圧下にて、350℃で1時間行った。
次に、純Moを使用し、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Mo薄膜をDCスパッタリング法により成膜(膜厚は100nm)した。ソース・ドレイン電極用Mo薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、TFTのチャネル長を10μm、チャネル幅を200μmとした。
このようにしてソース・ドレイン電極を形成した後、酸化物半導体層を保護するための表面保護膜を形成した。上記表面保護膜として、SiO2膜(膜厚200nm)とSiN膜(膜厚150nm)の積層膜(合計膜厚350nm)を形成した。上記SiO2膜およびSiN膜の形成は、サムコ製「PD−220NL」を用い、プラズマCVD法を用いて行った。本実施例では、SiO2膜、SiN膜の順に形成した。上記SiO2膜の形成にはN2OおよびSiH4の混合ガスを用い、上記SiN膜の形成にはSiH4、N2、NH3の混合ガスを用いた。成膜温度は、SiO2膜(膜厚250nm)のうち最初の100nmを230℃とし、それ以降は、残りのSiO2膜(膜厚150nm)、およびSiN膜(膜厚150nm)のいずれも150℃とした。成膜パワーはすべて、100Wとした。
次に、フォトリソグラフィおよびドライエッチングにより、上記表面保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成し、TFTを作製した。
このようにして得られた各TFTを用い、トランジスタ特性(ドレイン電流−ゲート電圧特性、Id−Vg特性)、電界効果移動度、および欠陥密度を測定した。
(1)トランジスタ特性の測定
トランジスタ特性(TFT特性)の測定は、Agilent Technology社製「4156C」の半導体パラメータアナライザーを使用した。測定は、試料のコンタクトホールへプローブをあてるようにして行った。詳細な測定条件は以下のとおりである。
トランジスタ特性(TFT特性)の測定は、Agilent Technology社製「4156C」の半導体パラメータアナライザーを使用した。測定は、試料のコンタクトホールへプローブをあてるようにして行った。詳細な測定条件は以下のとおりである。
ソース電圧:0V
ドレイン電圧:10V
ゲート電圧:−30〜30V(測定間隔:0.25V)
基板温度:室温
(2)電界効果移動度μFE
電界効果移動度μFEは、TFT特性からVd>Vg−Vthである飽和領域にて導出した。飽和領域ではVg、Vthをそれぞれゲート電圧、しきい値電圧、Idをドレイン電流、L、WをそれぞれTFT素子のチャネル長、チャネル幅、Ciをゲート絶縁膜の静電容量、μFEを電界効果移動度とし、μFEを下記式から導出した。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性(Id−Vg特性)から電界効果移動度μFEを導出した。
ドレイン電圧:10V
ゲート電圧:−30〜30V(測定間隔:0.25V)
基板温度:室温
(2)電界効果移動度μFE
電界効果移動度μFEは、TFT特性からVd>Vg−Vthである飽和領域にて導出した。飽和領域ではVg、Vthをそれぞれゲート電圧、しきい値電圧、Idをドレイン電流、L、WをそれぞれTFT素子のチャネル長、チャネル幅、Ciをゲート絶縁膜の静電容量、μFEを電界効果移動度とし、μFEを下記式から導出した。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性(Id−Vg特性)から電界効果移動度μFEを導出した。
(3)ICTS法による欠陥密度の測定
ICTS法は、逆バイアス状態の半導体接合部に順方向パルスを印加することにより電子トラップが捕獲され、再び逆バイアス状態に戻ったとき、トラップされた電子が熱的励起過程による放出される過程を、接合容量の過渡変化として検出し、トラップの性質を調べるものである。本実施例では、図2のMIS構造素子を用いてICTS法による欠陥密度を測定した。ここで、上記MISを構成する電極の面積はφ1mmとした。具体的な測定条件は以下の通りである。
ICTS測定装置:PhysTech製FT1030 HERA−DLTS
測定温度:210K
リバース電圧:図3に記載
パルス電圧:図3に記載
パルス時間:100msec
測定周波数:1MHz
測定時間:5×10-4sec〜10sec
ここで、各酸素分圧(4体積%、12体積%、20体積%、30体積%)におけるリバース電圧およびパルス電圧は、図3のC(容量)−V(電圧)曲線に示す電圧値とした。詳細は以下のとおりである。図3中、点線の区間が変化した空乏層幅に対応する。
ICTS法は、逆バイアス状態の半導体接合部に順方向パルスを印加することにより電子トラップが捕獲され、再び逆バイアス状態に戻ったとき、トラップされた電子が熱的励起過程による放出される過程を、接合容量の過渡変化として検出し、トラップの性質を調べるものである。本実施例では、図2のMIS構造素子を用いてICTS法による欠陥密度を測定した。ここで、上記MISを構成する電極の面積はφ1mmとした。具体的な測定条件は以下の通りである。
ICTS測定装置:PhysTech製FT1030 HERA−DLTS
測定温度:210K
リバース電圧:図3に記載
パルス電圧:図3に記載
パルス時間:100msec
測定周波数:1MHz
測定時間:5×10-4sec〜10sec
ここで、各酸素分圧(4体積%、12体積%、20体積%、30体積%)におけるリバース電圧およびパルス電圧は、図3のC(容量)−V(電圧)曲線に示す電圧値とした。詳細は以下のとおりである。図3中、点線の区間が変化した空乏層幅に対応する。
酸素分圧4体積%におけるリバース電圧は−0.5V、パルス電圧は1.5V
酸素分圧12体積%におけるリバース電圧は−0.75V、パルス電圧は1.25V
酸素分圧20体積%におけるリバース電圧は1.25V、パルス電圧は2.5V
酸素分圧30体積%におけるリバース電圧は10V、パルス電圧は12V。
酸素分圧12体積%におけるリバース電圧は−0.75V、パルス電圧は1.25V
酸素分圧20体積%におけるリバース電圧は1.25V、パルス電圧は2.5V
酸素分圧30体積%におけるリバース電圧は10V、パルス電圧は12V。
上記測定時間中に変化したΔCの大きさから算出した欠陥密度を、下式で表される補正係数で割った値を、本実施例における欠陥密度とした。
補正係数=(Xr−Xp)/Xr
式中、Xrはリバース電圧VRのときの空乏層幅、
Xpは、パルス電圧VPのときの空乏層幅を、それぞれ意味する。
式中、Xrはリバース電圧VRのときの空乏層幅、
Xpは、パルス電圧VPのときの空乏層幅を、それぞれ意味する。
これらの結果を図4、図5、および表1に示す。
図4は、各酸素分圧(4体積%、12体積%、20体積%、30体積%)でIGZO膜を成膜したときのId−Vg特性の結果を示すグラフである。図5は、各酸素分圧における、欠陥密度および移動度の結果をプロットしたものである。図5中、棒グラフは欠陥密度の結果を示し、散布図は移動度の結果を示す。
まず、図4を参照する。図4の横軸はVg(V)、縦軸はId(A)である。図4中、例えば1.0E−10は、1.0×10-10を意味する。図4に示すように、各酸素分圧のトランジスタ特性は、一見同じように見える。
ところが、実際には、図5および表1に示すように、各酸素分圧における欠陥密度および移動度は大きく変化している。詳細には、本実施例における酸素分圧の範囲(4〜30体積%)では、IGZO成膜時における酸素分圧が減少するにつれ、移動度は増加することが分かる。一方、欠陥密度は、酸素分圧が20体積%のときに最大値を示し、その後は、減少する傾向が見られた。
よって、本実施例の測定条件によれば、酸素分圧を15体積%以下(好ましくは12体積%以下、より好ましくは4体積%以下)に制御することによって、欠陥密度を低く維持しつつ、高い移動度も確保できることが分かる。
このようにTFTの移動度を管理するうえで欠陥密度を算出することは極めて重要であり、本発明のようにIGZO成膜時の酸素分圧を適切に制御すれば、低い欠陥密度と高い移動度を兼ね備えたTFTが得られることが実証された。
1 基板
2 ゲート電極
3 ゲート絶縁膜
4 酸化物半導体層
5 保護膜(SiO2膜)
6 ソース・ドレイン電極
7 表面保護膜(絶縁膜)
8 透明導電膜
2 ゲート電極
3 ゲート絶縁膜
4 酸化物半導体層
5 保護膜(SiO2膜)
6 ソース・ドレイン電極
7 表面保護膜(絶縁膜)
8 透明導電膜
Claims (4)
- 薄膜トランジスタの半導体層に用いられる酸化物であって、
前記酸化物を構成する金属元素は、In、Ga、およびZnで構成されると共に、
前記酸化物の欠陥密度は2×1016cm-3以下、移動度は6cm2/Vs以上を満足することを特徴とする薄膜トランジスタの半導体層用酸化物。 - 前記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧が15体積%以下(0体積%を含まない)である請求項1に記載の半導体層用酸化物。
- 請求項1または2に記載の半導体層用酸化物を薄膜トランジスタの半導体層に備えた薄膜トランジスタ。
- 請求項3に記載の薄膜トランジスタを備えた表示装置。
Priority Applications (4)
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- 2014-02-27 WO PCT/JP2014/054960 patent/WO2014136661A1/ja active Application Filing
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