CN103415926A - 薄膜晶体管的半导体层用氧化物，具备上述氧化物的薄膜晶体管的半导体层和薄膜晶体管 - Google Patents

薄膜晶体管的半导体层用氧化物，具备上述氧化物的薄膜晶体管的半导体层和薄膜晶体管 Download PDF

Info

Publication number
CN103415926A
CN103415926A CN2012800120676A CN201280012067A CN103415926A CN 103415926 A CN103415926 A CN 103415926A CN 2012800120676 A CN2012800120676 A CN 2012800120676A CN 201280012067 A CN201280012067 A CN 201280012067A CN 103415926 A CN103415926 A CN 103415926A
Authority
CN
China
Prior art keywords
oxide
semiconductor layer
film
film transistor
mentioned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012800120676A
Other languages
English (en)
Other versions
CN103415926B (zh
Inventor
田尾博昭
三木绫
森田晋也
安野聪
钉宫敏洋
朴在佑
李制勋
安秉斗
金建熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Kobe Steel Ltd
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd, Samsung Display Co Ltd filed Critical Kobe Steel Ltd
Publication of CN103415926A publication Critical patent/CN103415926A/zh
Application granted granted Critical
Publication of CN103415926B publication Critical patent/CN103415926B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

本发明的薄膜晶体管用氧化物，是至少含有In、Zn和Sn的In-Zn-Sn系氧化物，其中，设In-Zn-Sn系氧化物所含的金属元素的含量(原子％)分别设为[Zn]、[Sn]和[In]时，[In]/([In]+[Sn])≤0.5时满足下式(2)、(4)；[In]/([In]+[Sn])＞0.5时满足下式(1)、(3)、(4)。[In]/([In]+[Zn]+[Sn])≤0.3…(1)[In]/([In]+[Zn]+[Sn])≤1.4×{[Zn]/([Zn]+[Sn])}-0.5…(2)[Zn]/([In]+[Zn]+[Sn])≤0.83…(3)0.1≤[In]/([In]+[Zn]+[Sn])…(4)根据本发明，能够得到TFT的开关特性优异，溅射时的溅射速率高，并且，湿式蚀刻时的蚀刻速率得到恰当控制的薄膜晶体管用氧化物薄膜。

Description

薄膜晶体管的半导体层用氧化物,具备上述氧化物的薄膜晶体管的半导体层和薄膜晶体管
技术领域
本发明涉及液晶显示器和有机EL显示器等的显示装置所使用的薄膜晶体管的半导体层用氧化物和半导体层，用于成膜上述氧化物的溅射靶材，以及具备上述氧化物的薄膜晶体管和显示装置。
背景技术
无定形(非晶质)氧化物半导体与通用的无定形硅(a-Si)相比，具有高载流子迁移率，光学带隙大，能够以低温成膜，因此期待其面向要求大型、高分辨率、高速驱动的划时代显示器和耐热性低的树脂基板等的应用。
在氧化物半导体之中，由铟、镓、锌和氧构成的无定形氧化物(In-Ga-Zn-O，以下有称为“IGZO”的情况。)，和由铟、锌、锡和氧构成的无定形氧化物(In-Zn-Sn-O，以下有称为“IZTO”的情况。)，因为具有非常高的载流子迁移率，所以优选使用。例如在非专利文献1和2中公开，将In∶Ga∶Zn＝1.1∶1.1∶0.9(原子％比)的IGZO半导体薄膜用于薄膜晶体管(TFT)的半导体层(活性层)。
另外，作为使用了IZTO半导体的例子，例如可列举专利文献1和2，以及非专利文献3和4。其中，在专利文献1中，公开有一种含有In、Zn、Sn等的元素和Mo，相对于无定形氧化物中的全部金属原子数，Mo的原子组成比率为0.1～5原子％的无定形氧化物(IZTO)，在实施例中，公开有一种使用了在IZTO中添加有Mo的活性层的TFT。
现有技术文献
专利文献
专利文献1：日本特开2009-164393号公报
专利文献2：日本特开2008-243928号公报
非专利文献
非专利文献1：固体物理，VOL44，P621(2009)
非专利文献2：Nature，VOL432，P488(2004)
非专利文献3：Applied Physics Letters，Vol.95，072104(2009)
非专利文献4：The Proceedings of The 17th International DisplayWorkshops(IDW’10)，AMD5/OLED6-2，p631(2010)
使用氧化物半导体作为薄膜晶体管的半导体层时，不仅要求电子载流子浓度高，而且还要求TFT的开关特性(晶体管特性)优异。具体来说，有如下等要求：(1)通态电流(对栅电极的漏电极施加正电压时的最大漏电流)高；(2)断态电流(对栅电极施加负电压，对漏电压施加正电压时的漏电流)低；(3)SS(Subthreshold Swing，亚阈值摆幅，使漏电流提高一个数量级所需要的栅极电压)值低；(4)长时间施加电压和光照射的负荷时阈值(对漏电极施加正电压，对栅极电压施加正负任一种电压时漏电流开始流通的电压，也称为阈值电压)电压不发生变化，而是保持稳定；(5)迁移率高；(6)在大型玻璃基板的面内，TFT特性均匀。本发明者们，对于前述的专利文献1所述的含有Mo的IZTO半导体调查上述特性时发现，与IZTO相比，可见通态电流的降低和SS值的上升。另外，在前述的非专利文献3中，在使溅射时的氧分压(气氛气体中的氧的比)一定，约为7％而形成氧化物层的TFT中，在In量多的组成中，阈值电压成为巨大的负值，得不到良好的TFT特性。
那么，在IGZO和IZTO等的氧化物半导体层的成膜时，出于能够容易地形成成分和膜厚的面内均匀性优异的薄膜等的理由，广泛使用的是溅射法。以溅射法成膜氧化物半导体层时，若考虑TFT的生产率等，则优选尽可能地使溅射时的成膜速度(是用形成的氧化物的膜厚除以成膜时间的值，以下，有称为溅射速率的情况。)快而缩短成膜时间。溅射速率根据成膜条件而变化，但一般是有溅射时的氧分压越高，溅射速率越降低的倾向。
此外在TFT基板的制造过程中，期望在形成图案时不发生残渣。若残渣发生，则发生上层的覆盖度的降低和元件间的绝缘不良，因此招致成品率的降低。
因此，期望提供全部满足上述3个要求特性，即，(一)TFT的开关特性(以下，有简述为TFT特性的情况。)优异；(二)溅射时的溅射速率高；(三)湿式蚀刻时不会发生残渣的IZTO系半导体层。
发明内容
本发明鉴于上述情况而形成，其目的在于，提供一种TFT的开关特性(TFT特性)优异，溅射时的溅射速率高，并且，湿式蚀刻时无残渣发生的薄膜晶体管的半导体层用氧化物薄膜和半导体层，具备该氧化物薄膜的薄膜晶体管和显示装置，以及用于该氧化物薄膜的形成的溅射靶材。
能够解决上述课题的本发明的薄膜晶体管的半导体层用氧化物，是用于薄膜晶体管的半导体层，至少含有In、Zn和Sn的In-Zn-Sn系氧化物，其具有如下要旨：将所述In-Zn-Sn系氧化物所含的金属元素的含量(原子％)分别设为[Zn]、[Sn]和[In]时，
(一)[In]/([In]+[Sn])≤0.5时，满足下式(2)、(4)，
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5…(2)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
(二)[In]/([In]+[Sn])＞0.5时，满足下式(1)、(3)、(4)。
[In]/([In]+[Zn]+[Sn])≤0.3…(1)
[Zn]/([In]+[Zn]+[Sn])≤0.83…(3)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
在本发明的优选的实施方式中，上述In-Zn-Sn系氧化物，通过溅射法，将氧分压控制在18％以下而被成膜。
在本发明的优选的实施方式中，上述In-Zn-Sn系氧化物的膜厚为30nm以上且200nm以下。
另外，能够解决上述课题的本发明的薄膜晶体管的半导体层，是具备上述任一项所述的氧化物的薄膜晶体管的半导体层，其中，上述半导体层的电子载流子浓度为1015～1018cm-3的范围。
在本发明的优选的实施方式中，上述半导体层，将上述任一项所述的氧化物，以250～350℃加热处理15～120分钟而获得。
在本发明中，具备上述的In-Zn-Sn系氧化物作为薄膜晶体管的半导体层的薄膜晶体管也包含在本发明的范围内。
此外在本发明中，具备上述的薄膜晶体管的显示装置也包含在本发明的范围内。
另外，能够解决上述课题的本发明的In-Zn-Sn系氧化物溅射靶材，是至少含有In、Zn和Sn的In-Zn-Sn系氧化物溅射靶材，其具有如下要旨，将所述In-Zn-Sn系氧化物溅射靶材所含的金属元素的含量(原子％)分别设为[Zn]、[Sn]和[In]时，
(一)[In]/([In]+[Sn])≤0.5时，满足下式(2)、(4)，
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5…(2)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
(二)[In]/([In]+[Sn])＞0.5时，满足下式(1)、(3)、(4)。
[In]/([In]+[Zn]+[Sn])≤0.3…(1)
[Zn]/([In]+[Zn]+[Sn])≤0.83…(3)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
发明的效果
如果使用本发明的氧化物，则能够得到TFT特性优异，溅射时的溅射速率高，并且，在湿式蚀刻时无残渣发生的薄膜晶体管，和具备该薄膜晶体管的显示装置。
附图说明
图1是用于说明具备氧化物半导体的薄膜晶体管明的概略剖面图。
图2是表示满足本发明所规定的算式的范围的区域的图解，斜线方向朝右上方上升的斜线区域(图2的左下区域)表示In比为0.5以下时的本发明范围[满足式(2)、(4)的范围]，斜线方向朝右下方下降的斜线区域(图2的右上区域)表示In比超过0.5时的本发明范围[满足式(1)、(3)、(4)式的范围]。
图3是表示氧分压比和溅射速率比(SR)と的关系的图解(Zn比＝0.5)。
图4A是表示实施例1的No.2中，TFT特性的结果的图。
图4B是表示实施例1的No.7中，TFT特性的结果的图。
图4C是表示在实施例1的No.10中，TFT特性的结果的图。
图4D是表示在实施例1的No.5B中，TFT特性的结果的图。
图5A是表示在实施例1的No.13A中，TFT特性的结果的图。
图5B是表示在实施例1的No.13B中，TFT特性的结果的图。
图5C是表示在实施例1的No.13C中，TFT特性的结果的图。
图6是表示在实施例2中，氧化物半导体层的电子载流子浓度评价用试料的俯视图。
图7是表示实施例2中使用的具备氧化物半导体的薄膜晶体管的概略剖面图。
具体实施方式
本发明者们，在将至少含有Zn、Sn和In的In-Zn-Sn系氧化物(以下，有由“IZTO”代表的情况。)用于TFT的活性层(半导体层)时，为了提供(一)TFT的开关特性(TFT特性)高，(二)溅射时的溅射速率高，并且，(三)湿式蚀刻时无残渣残留的氧化物而反复研究。其结果发现，将上述In-Zn-Sn系氧化物所含的金属元素的含量(原子％)分别设为[Zn]、[Sn]和[In]，
(一)[In]/([In]+[Sn])≤0.5时，满足下式(2)、(4)，
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5…(2)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
(二)[In]/([In]+[Sn])＞0.5时，满足下式(1)、(3)、(4)的氧化物能够达成预期的目的，从而完成了本发明。
[In]/([In]+[Zn]+[Sn])≤0.3…(1)
[Zn]/([In]+[Zn]+[Sn])≤0.83…(3)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
在本说明书中，作为上述(1)和上述(2)的左边，上述(4)的右边的[In]/([In]+[Zn]+[Sn])，为了说明的方便，而有称为“全部金属元素中的In比”的情况。
相对于此，作为上述(一)和(二)的左边的[In]/([In]+[Sn])所表示的In比，为了与上述加以区别，有仅称为“In比”的情况。
同样，在本说明书中，作为上述(3)的左边的[Zn]/([In]+[Zn]+[Sn])，为了说明的方便，而有称为“全部金属元素中的Zn比”的情况。
相对于此，上述(2)的右边所述的由[Zn]/([Zn]+[Sn])表示的Zn比，为了与上述加以区别，有仅称为“Zn比”的情况。
图2显示了满足上述式(1)、(2)、(3)和(4)的区域，图2中的斜线部分是全部满足本发明所规定的要件的区域。详细地说，以In比＝0.5的线(参照图2)为分界而改变斜线的种类，上述线以下的斜线区域，是在上述(一)的例子中满足本发明的要件的区域[即，满足式(2)、(4)的区域]，超过上述线的斜线区域是在上述(二)的例子中满足本发明的要件的区域[即，满足式(1)、(3)、(4)的区域]。图2中，○是在后述的实施例之中，就上述(一)的例子绘制满足本发明的要件的本发明例的结果，×就上述(一)的例子绘制不满足本发明的要件比较例的结果。另外，图2中，●是在后述的实施例之中，就上述(二)的例子绘制满足本发明的要件的本发明例的结果，▲是就上述(二)的例子绘制不满足本发明的要件的比较例的结果。可知满足本发明的要件的全部包含在上述斜线部分的范围内。
其中上式(3)是关系到防止湿式蚀刻时的残渣发生的算式，上式(1)和(2)是关系到同时具有高溅射速率和良好的TFT特性(开关特性)的算式。关于后者的特性(同时具有高溅射速率和良好的TFT特性)，在本发明中，根据[In]/([In]+[Sn])所表示的In比，如上述(一)这样In比少至0.5以下时，以式(2)为指标，如上述(二)这样In比多得超过0.5时，以式(1)为指标。此式(1)和(2)是基于本发明者们大量的基础实验而整理的结果，并将其导出。还有，上式(4)规定全部金属元素中的In比([In]/([In]+[Zn]+[Sn]))的下限，为了确保高迁移率，无论上述(一)和(二)的哪种情况，均将其下限定为0.1以上。
还有，在本发明中，在In比为0.5以下的(一)的例子中，没有规定式(3)，这是由于，即使不规定式(3)，满足式(2)和式(4)的区域也包含式(3)的区域(参照图2)。因此，满足式(2)和式(4)的区域，不仅能够同时具有高溅射速率和良好的TFT特性，而且也是起到湿式蚀刻时的残渣发生防止效果的区域[满足式(3)的区域]。
在此，式(1)和(2)的技术的意义，若参照图2，则能够容易理解。在图2中，In比为0.5以下的(一)的例子中，以式(2)为界，可知能够清楚地整理出得到期望的上述特性的本发明例(○)和得不到上述特性的比较例(×)。相对于此，图2的▲(In比＝0.709，绘制后述的表的No.13A的)，尽管满足式(2)的关系，但却是得不到期望的特性的比较例。即，若In比大，则在式(2)的设定中不能清晰地整理出与上述特性的关系，因此可知需要导入与式(2)不同的另一个的新关系式。式(1)是从这样的观点出发设定的，在In比超过0.5的(二)的例子中，可知以式(1)为分界，能够清楚地整理出得到期望的上述特性的本发明例(●)和得不到上述特性的比较例(▲)。
若对于达成这些算式的原委进行说明，则在IZTO的成膜中，若In多，则有TFT导体化(无法开关)这样的问题。因此，为了使TFT开关，必然需要提高氧分压，但若提高氧分压，则有溅射速率降低这样的问题。考虑这些问题，为了使TFT开关，同时提高溅射速率(降低氧分压)，判明需要适当地控制全部金属元素中的In比(具体来说，[In]/([In]+[Zn]+[Sn])。
另一方面也判明，若考虑作为TFT使用时的作为前提条件的开关特性，则在In和Sn多的区域载流子增加而容易导体化(无法开关)，但在In多的区域，In强力发挥作用。因此判明，为了具备高溅射速率和良好的TFT特性这两方，有效的是根据[In]/([In]+[Sn])所代表的In比，恰当地控制全部金属元素中的In比。
前述的式(1)或(2)，是综合考虑这些情况的结果并导出的，为了具备高溅射速率和良好的TFT特性这两方，以[In]/([In]+[Sn])所代表的In比＝0.5为界，为如下次序：
(一)In比≤0.5时，全部金属元素中的In比满足下式(2)，
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5…(2)
(二)In比＞0.5时，全部金属元素中的In比满足下式(1)。
[In]/([In]+[Zn]+[Sn])≤0.3…(1)
在此所谓“得到高溅射速率”意思是，将在溅射时的氧分压4％、使用In-Zn-Sn系氧化物溅射靶材成膜In-Zn-Sn系氧化物时的溅射速率(nm/min)设为SR1(In-Zn-Sn)，为了比较的对象，以与用于上述SR1(In-Zn-Sn)的计算相同的溅射装置，并且将使溅射时的氧分压为相同的4％、使用In-Ga-Zn氧化物溅射靶材(In、Ga、Zn的原子比为1∶1∶1)成膜In-Ga-Zn氧化物膜(In、Ga、Zn的原子比为1∶1∶1)时的溅射速率(nm/min)设为SR2(In-Ga-Zn)时，SR1/SR2所代表的溅射速率比(SR)为1.0以上。
另外所谓“良好的TFT特性”，是针对漏电流，将其通态电流和断态电流之间的为1nA附近时的电压定义为阈值电压，测量各TFT的阈值电压时，Vth(绝对值)为17.5V以下的评价为TFT特性优异。
此外上式(3)是关系到防止湿式蚀刻时的残渣发生的算式。如前述在湿式蚀刻时期望不发生残渣，但在残渣的发生中，主要参与的是Zn，由于氧化物膜中的Zn量的增加导致湿式蚀刻时发生残渣。例如若使用作为湿式蚀刻剂通用的草酸对于IZTO膜进行蚀刻，则可知难溶性的草酸锌结晶析出，残渣发生。因此，本发明者们就用于在湿式蚀刻时不使残渣发生的要件进行了各种研究，其结果是以与Zn比的关系设定了上式(3)。在后述的实施例中，通过蚀刻后的观察没有发生残渣的评价为湿式蚀刻性优异。为了确保良好的湿式蚀刻性，全部金属元素中的Zn比(具体来说，[Zn]/([In]+[Zn]+[Sn])越小越好，例如优选为0.8以下，更优选为0.7以下。还有，全部金属元素中的Zn比的下限，从湿式蚀刻性的观点出发没有特别限定，但考虑到蚀刻速率越低，形成图案越花费时间等问题，优选使之为0.40以上，更优选为0.45以上。
以上，对于赋予本发明的氧化物特征的算式(1)、(2)、(3)和(4)进行了说明。
上述氧化物，以溅射法，使用溅射靶材(以下称为“靶材”。)而被成膜。通过涂布法等的化学的成膜法也能够形成氧化物，但根据溅射法，能够容易形成成分和膜厚的膜面内均匀性优异的薄膜。
作为用于溅射法的靶材，优选使用含有前述的元素，与期望的氧化物具有相同组成的溅射靶材，由此，不用担心组成偏差，能够形成期望的成分组成的薄膜。具体来说，就是将溅射靶材所含的金属元素的含量(原子％)分别设为[Zn]、[Sn]和[In]时，
(一)[In]/([In]+[Sn])≤0.5时，满足下式(2)、(4)，
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5…(2)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
(二)[In]/([In]+[Sn])＞0.5时，满足下式(1)、(3)、(4)。
[In]/([In]+[Zn]+[Sn])≤0.3…(1)
[Zn]/([In]+[Zn]+[Sn])≤0.83…(3)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
或者，也可以使用让组成不同的两个靶材同时放电的共溅射法(Co-Sputter法)进行成膜，通过使In2O3、ZnO和SnO2等的靶或其混合物的靶材同时放电，能够得到期望的组成的膜。
上述靶材例如能够通过粉末烧结法制造。
使用上述靶材进行溅射时，优选其进行要适当地控制相对于全部气氛气体的氧的添加量(氧分压)。还有，这时的基板温度可以是室温，或者也可以是加热的状态。如前述，通过溅射法形成IZTO膜时，在氧分压高的区域，阈值电压显示出正向漂移，相反的是溅射速率降低。因此，在可以确保高溅射速率和良好的蚀刻特性的低氧分压的区域，也需要表示出良好的TFT特性的组成，从这一观点出发，在本发明中设定上述的要件。
具体来说，根据溅射装置的构成和靶材组成等而适当地控制即可，但溅射时的氧分压，优选大致控制在18％以下，更优选控制在15％以下。还有，在溅射时的气氛气体中，除了氧以外，还可列举Ar、Kr、Xe等的惰性气体，但本发明中的所谓氧分压，意思是相对于全部气体的氧气的比率。
如上述所述而成膜的氧化物的膜厚为30nm以上、200nm以下。在氧化物的膜厚超过上述的上限的氧化物半导体层中，判明得不到期望的电子载流子浓度，不能确保良好的TFT特性(参照后述的实施例)。另一方面，若脱离上述膜厚的下限，则成膜时的膜厚控制困难。上述膜厚优选为35nm以上、80nm以下。
在本发明中，也包括具备上述氧化物的TFT的半导体层，和具备该半导体层的TFT。TFT在基板上，至少具有栅电极、栅极绝缘膜、上述氧化物的半导体层、源电极、漏电极即可，其构成只要是通常采用的则没有特别限定。
在此，本发明的薄膜晶体管的半导体层，具有1015～1018cm-3的电子载流子浓度。半导体层的电子载流子浓度，是TFT的开关特性的决定因素之一，一般若电子载流子浓度过高，则TFT导体化，无法开关。另一方面，若电子载流子浓度过低，TFT的绝缘性变高，电阻变高。另外，即使进行开关，在高电阻的膜中，也有通态电流降低这样的问题。如此根据电子载流子浓度而导致TFT特性大幅变化，但在本发明中，因为电子载流子浓度被控制在1015～1018cm-3的恰当范围内，所以可确认到具有良好的TFT特性(后述的实施例中，评价阈值电压Vth)。
具有上述电子载流子浓度的本发明的半导体层，是对于上述任意一项所述的氧化物，以250～350℃进行15～120分钟加热处理而得到的(详情后述)。
以下，一边参照图1，一边说明上述TFT的制造方法的实施方式。图1和以下的制造方法表示本发明的优选的实施方式的一例，没有限定于此的意思。例如在图1中显示的是底栅型构造的TFT，但并不限定于此，也可以是在氧化物半导体层之上依次具备栅极绝缘膜和栅电极的顶栅型的TFT。
如图1所示，在基板1上形成栅电极2和栅极绝缘膜3，在其上形成氧化物半导体层4。在氧化物半导体层4上形成源·漏电极5，在其上形成保护膜(绝缘膜)6，经由接触孔7，透明导电膜8与源·漏电极5电连接。
在基板1上形成栅电极2和栅极绝缘膜3的方法没有特别限定，能够采用通常使用的方法。另外，栅电极2和栅极绝缘膜3的种类也未特别限定，能够使用通用的栅电极和栅极绝缘膜。例如作为栅电极，能够优选使用电阻率低的Al和Cu金属及其合金。另外，作为栅极绝缘膜，代表性地例示了硅氧化膜、硅氮化膜、硅氧氮化膜等。除此之外，也能够使用TiO2、Al2O3和Y2O3等的金属氧化物和将其加以层叠的栅极绝缘膜。
接着，形成氧化物半导体层4。如上述，氧化物半导体层4优选通过使用了与薄膜为同组成的溅射靶材的DC溅射法或RF溅射法进行成膜。或者也可以通过共溅射法成膜。
对氧化物半导体层4进行湿式蚀刻后，形成图案。在本发明中，为了改善氧化物半导体层4的膜质，在形成图案之后，例如即刻进行温度：约250～350℃、时间：约15～120分的热处理(预退火)。由此，晶体管特性的通态电流和场效果迁移率上升，晶体管性能提高。如后述的实施例所示判明，若不进行该热处理，则得不到期望的电子载流子浓度，不能确保良好的TFT特性。优选的预退火的条件为，温度：约300～350℃，时间：约60～120分。
预退火之后，形成源·漏电极5。源·漏电极的种类未特别限定，能够使用通用的源·漏电极。例如可以与栅电极同样使用Al和Cu等的金属或合金，也可以如后述的实施例那样使用纯Ti。此外还能够使用金属的层叠构造等。
作为源·漏电极5的形成方法，例如能够通过磁控管溅射法形成金属薄膜后，再通过剥离法形成。或者，也有不像上述这样通过剥离法形成电极，而是预先通过溅射法形成规定的金属薄膜后，再通过形成图案来形成电极的方法，在此方法中，因为在电极的蚀刻之时有损伤进入氧化物半导体层，所以晶体管特性降低。因此，为了避免这一问题，也可采用在氧化物半导体层之上预先形成保护膜之后，再形成电极，进行图案形成的方法，在后述的实施例中采用了这一方法。
接着，在氧化物半导体层4之上通过CVD(Chemical Vapor Deposition：化学气相沉积)法形成保护膜(绝缘膜)6。在氧化物半导体层4的表面，由于CVD带来的等离子体损害而容易导通化(推测恐怕是由于在氧化物半导体表面所生成的氧缺陷成为电子供体。)，所以为了避免上述问题，在后述的实施例中，在保护膜的成膜前进行N2O等离子体照射。N2O等离子体的照射条件，采用下述文献所述的条件。
J.Park等，Appl.Phys.Lett.，1993，053505(2008)
接着，经由接触孔7使透明导电膜8与漏电极5电连接。透明导电膜和漏电极的种类没有特别限定，能够使用通常所使用的透明导电膜和漏电极。作为漏电极，例如能够使用以前述的源·漏电极例示的漏电极。
本申请基于2011年3月9日申请的日本国专利申请第2011-052179号，和2011年12月28日申请的日本国专利申请第2011-289740号主张优先权的利益。2011年3月9日申请的日本专利申请第2011-052179号，和2011年12月28日申请的日本专利申请第2011-289740号的说明书的全部内容，在本申请中用于参考并援引。
实施例
以下，列举实施例更具体地说明本发明，但本发明不受下述实施例限制，也可以在能够符合前述、后述的宗旨的范围加以变更实施，这些均包含在本发明的技术的范围内。
实施例1
基于前述的方法，制作图1所示的薄膜晶体管(TFT)，评价各种特性。
首先，在玻璃基板(Corning社制EAGLE2000，直径100mm×厚度0.7mm)上，作为栅电极形成Mo薄膜100nm后，通过光刻法和湿式蚀刻进行图案形成，在其上形成栅极绝缘膜SiO2(250nm)。栅电极使用纯Mo的溅射靶材，通过DC溅射法，以成膜温度：室温，成膜功率：300W，载气：Ar，气压：2mTorr进行成膜。另外，栅极绝缘膜使用等离子体CVD法，以载气：SiH4和N2的混合气体，成膜功率：100W，成膜温度：300℃进行成膜。
其次，将表1和表2所述的各种组成的IZTO薄膜(表1的No.与表2的No.对应，组成相同)，使用与上述表对应的组成的IZTO溅射靶材，如表2所示这样改变氧分压，通过溅射法进行成膜。在这些表中，No.之后带有A、B、C的例子，意思是其IZTO的组成实质上相同，但薄膜成膜时的氧分压不同，“A”是以氧分压比＝4％成膜，“B”是以氧分压比＝10％成膜，“C”是以氧分压比＝50％成膜。例如No.5A和No.5B，[In]相同，[Zn]和[Sn]也大致相同，但No.5A使其氧分压比为4％进行成膜，No.5B使其氧分压比为10％进行成膜，因此即使是相同的组成，溅射速率比、Vth等的特性也不相同。
在本实施例中，溅射所使用的装置是(株)ULVAC制“CS-200”，溅射条件如下。
基板温度：室温
气压：1mTorr
膜厚：40nm
使用靶尺寸：
Figure BDA00003783003200131
(溅射速率比：SR的计算)
表2所示的各种IZTO薄膜的溅射速率(nm/min)，是用以下述溅射条件成膜时的膜厚除以成膜时间计算出的。将其作为SR1(In-Zn-Sn)。
基板温度：室温
气压：1mTorr
成膜时间：1200秒
溅射功率：DC200W
使用靶尺寸：φ4英寸×5mm
为了进行比较，计算IGZO薄膜的溅射速率(nm/min)。详细地说，使用由In、Ga和Zn构成的In-Ga-Zn溅射靶材[在此，溅射靶材中的In、Ga和Zn的含量(原子％)满足1∶1∶1的关系。]，使氧分压为4％(一定)，除此以外，以均与上述IZTO薄膜相同的溅射条件形成IGZO薄膜，用所得到的IGZO薄膜的膜厚除以成膜时间而进行计算。还有，如此得到的IGZO薄膜中的In、Ga和Zn的含量(原子％)也满足1∶1∶1的关系。将其作为SR2(In-Ga-Zn)。
计算如上述这样得到的SR1(In-Zn-Sn)对SR2(In-Ga-Zn)的比(溅射速率比)，将其作为表2的No.1～13C的SR。其结果显示在表2中。
另外，金属元素的各含量，通过XPS(X射线光电子能谱：X-rayPhotoelectron Spectroscopy)法进行分析。
(湿式蚀刻时有无残渣的评价)
如上述这样形成各种IZTO薄膜后，通过光刻法和湿式蚀刻进行图案形成。作为蚀刻剂，使用关东化学制“ITO-07N”(草酸和水的混合液)，使液温为40℃。湿式蚀刻后，通过目视和光学显微镜观察(倍率50倍)确认有无残渣发生。其结果显示在表2中。
接着，如上述对于IZTO薄膜形成图案后，为了使膜质提高，在大气中，以350℃、1小时，在水蒸气气氛中进行预退火处理。
接着，使用纯Mo，通过剥离法形成源·漏电极。具体来说，就是使用光致抗蚀剂进行图案形成后，通过DC溅射法形成Mo薄膜(膜厚为100nm)。源·漏电极用Mo薄膜的成膜方法，与前述的栅电极的情况相同。接下来，浸渍在丙酮中，放入超声波清洗器中除去不需要的光致抗蚀剂，使TFT的沟道长为10μm，沟道宽为200μm。
如此形成源·漏电极后，再形成用于保护氧化物半导体层的保护膜。作为保护膜，使用SiO2(膜厚114nm)和SiN(膜厚250nm)的层叠膜(合计膜厚364nm)。上述SiO2和SiN的形成，使用Samco制“PD-220NL”，运用等离子体CVD法进行。在本实施例中，由N2O气进行等离子体处理后，依次形成SiO2膜和SiN膜。在SiO2膜的形成中使用N2O和SiH4的混合气体，在SiN膜的形成中使用SiH4、N2、NH3的混合气体。任何情况下，成膜功率均为100W，成膜温度均为150℃。
接着通过光刻法和干式蚀刻，在保护膜上形成用于晶体管特性评价用探测的接触孔。接着，使用DC溅射法，以载气：氩和氧气的混合气体、成膜功率：200W，气压：5mTorr形成ITO膜(膜厚80nm)，制作图1的TFT。
对于如此得到的各TFT，评价以下的特性。
(1)晶体管特性的测量
晶体管特性(漏电流—栅极电压特性，Id-Vg特性)的测量，使用Agilent Technologies株式会社制“4156C”的半导体参数分析仪。详细的测量条件如下。
源电压：0V
漏电压：10V
栅极电压：-30～30V(测量间隔：0.25V)
(2)阈值电压(Vth)
如果粗略地说，所谓阈值电压，就是晶体管从断态(漏电流低的状态)过渡到通态(漏电流高的状态)时的栅极电压的值。在本实施例中，漏电流是将通态电流和断态电流之间的1nA附近时的电压定义为阈值电压，并测量各TFT的每个的阈值电压。在本实施例中，Vth(绝对值)在17.5V以下的情形为合格。这些结果显示在表2中。还有，表2中，所谓“-”意思是在评价的电压范围(-30V至30V之间)内无法开关的(导体化的)情形。
另外，关于本发明例的一部分的例子，将漏电流—栅极电压特性(Id-Vg特性)的结果显示在图4A(No.2)、图4B(No.7)、图4C(No.10)、图4D(No.5B)中。另外，关于不满足本发明的要件的表2的No.13A～13C，将漏电流—栅极电压特性(Id-Vg特性)的结果显示在图5A(No.13A)、图5B(No.13B)、图5C(No.13C)中。在这些图中，纵轴为Id(A)，横轴为Vg(V)。因为测量进行2次，所以在这些图中显示两方面的结果。
在这些图中，满足本发明的要件的例子如图4A～图4D所示，在保护膜的成膜前，栅极电压Vg从-30V向30V变化，随之而来的是漏电流Id增加8个数量级左右，能够得到良好的开关特性。相对于此，不满足本发明的要件的例子如图5A～图5C所示，得不到良好的开关特性。详细地说，在氧分压4％下无法开关(图5A)，在氧分压10％为Vth＝-28.5V(图5B)，在50％为Vth＝-23V(图5C)，可见有氧分压越大，Vth越降低的倾向，但依然得不到预期水平(Vth的绝对值≤17.5V)。
(3)载流子迁移率(场效应迁移率)
为了参考，使用下式，在饱和区域计算载流子迁移率(场效应迁移率)。
[数1]
I d = 1 2 μ FE C OX W L ( V gs - V th ) 2
Cox：绝缘膜的容量
W：沟道宽
L：沟道长
Vth：阈值电压
这些结果一并记述在表2中。
[表1]
Figure BDA00003783003200162
[表2]
在表2中，各No.中设有“备注栏”，满足[In]/([In]+[Sn])≤0.5的例子中记为(一)，满足[In]/([In]+[Sn])＞0.5的例子记为(二)。在上述(一)的例子中，满足式(2)、(4)的是本发明例，在上述(二)的例子中，是满足式(1)、(3)、(4)的本发明例。在本实施例中，全部的例子满足式(4)的关系。上述(一)的例子中，满足式(2)的关系的情况在“式(2)的关系”一栏中记为“○”，不满足式(2)的关系的情况记为“×”。同样，在上述(二)的例子中，满足式(1)的关系的情况在“式(1)的关系”一栏中记为“○”，不满足式(1)的关系的情况记为“×”，并且满足式(3)的关系的情况在“式(3)的关系”一栏中记为“○”，不满足式(3)的关系的情况记为“×”。还有，在上述(一)的例子，虽然不需要满足式(3)的关系，但为了参考，在“式(3)的关系”一栏中显示上述的判定结果。在本实施例中，上述(一)的例子全部满足式(3)的关系(评价○)。
另外，各特性中分别设有“判定1”和“判定2”一栏，满足本实施例的合格标准的记为○，不满足本实施例的合格标准的记为×。例如，关于溅射速率比(SR)的右侧的“判定1”，Vth(绝对值)在17.5V以下，并且SR在1.0以上的为○，脱离其任意一项的均为×。同样，发生残渣的右侧的“判定”中，未发生残渣的为○，发生的为×。
由表2还可知，全部满足本发明的要件的No.2、3、5A、5B、7[以上是上述(一)的例子]，10～12[以上是上述(二)的例]，因为满足本发明的要件，所以溅射速率比高，阈值电压的绝对值也低，TFT特性优异，并且，湿式蚀刻时也没有残渣发生。
相对于此，下述例子因为不满足本发明的任意一个要件，所以得不到期望的特性。
首先，上述(一)的例子中，No.1、4、6A、6B、8A、8B、9A、9B，因为满足式(3)的关系，所以溅射速率比高，湿式蚀刻时也没有发生残渣，但因为不满足式(2)的关系，所以阈值电压的绝对值变高，TFT特性降低。
另外在上述(二)的例子中，因为No.13A～13C满足式(3)的关系，所以溅射速率比高，湿式蚀刻时也没有发生残渣，但因为不满足式(1)的关系，所以阈值电压的绝对值变高，TFT特性降低。
还有，上述表中未显示，但不满足式(3)的关系的情况，在湿式蚀刻时发生了残渣。即，满足下述组成的[上述(二)的例子]中，与上述同样调查湿式蚀刻时有无残渣，结果因为不满足(3)式，所以看到有残渣发生。
[In]＝0.09，[Zn]＝0.85，[Sn]＝0.06，
In比＝0.6，全部金属元素中的In比＝0.09，Zn比＝0.934，
全部金属元素中的Zn比＝0.85
与上述同样，在上述(一)的例了中可见，不满足式(3)的关系的情况，在湿式蚀刻时发生残渣(表中未示出)。
此外根据上述的结果也确认到，溅射时的氧分压越高，溅射速率越降低。即，如前述，表的No.5A和No.5B；No.6A和No.6B；No.8A和No.8B；No.9A和No.9B；No.13A和No.13B和No.13C，IZTO的组成均大致相同，是改善溅射时的氧分压比而进行成膜的例子，但随着氧分压比变大(A→B→C)，不论IZTO的组成，均可见溅射速率比有变小的倾向。
图3是表示溅射时的氧分压对溅射速率造成的影响的图。详细地说，图3表示使用表1和表2的No.1、4、9的组成，如表3所示使氧分压在3～50％的范围内发生各种变化，除此以外均与前述的方法同样而调查溅射速率比的结果。为了参考，在表3中，也显示溅射速率的结果。还有，图3中不是以％表示氧分压，而是以流量比表示。
[表3]
Figure BDA00003783003200201
如图3所示可知，在氧分压的上限大致为18％邻域的低氧分压区域，溅射速率几乎没有变化，但氧分压超过约18％左右，则溅射速率急剧降低。因此可知，为了确保期望的高溅射速率，成膜时的氧分压优选降低至大约18％以下。
由上述一系列的结果能够确认，如果使用全部满足本发明所规定要件的表2的No.2、3、5、7、10～12的组成的In-Zn-Sn系氧化物半导体，则阈值电压高，湿式蚀刻时的蚀刻特性、溅射时的溅射速率优异，并且，具有现有的IGZO(迁移率7)的2倍以上的高迁移率，具有良好的TFT特性。因此，根据本发明，能够提供TFT特性高、并且制造效率和湿式蚀刻时的形成图案性也优异、而且成品率也良好的氧化物半导体。
还有，表2的No.13A～13C[In比＞0.5的上述(二)的例子]，是模拟前述专利文献2所述的组成的IZTO的例子，改变氧分压而进行了实验。在上述组成的IZTO中，如图5A～图5C所示可知，若不提高氧分压，则TFT特性不提高。详细地说，在氧分压4％下无法开关，在氧分压10％下Vth＝-28.5V，50％下Vth＝-23V，此外氧分压越大，Vth越接近0，TFT特性得到改善。可是，若氧分压变高，则如表2所示可知，SR变小，在In比高的高In区域，若使用上述专利文献2的技术，则不能兼顾TFT特性和溅射速率。上述IZTO是上述(二)的例子，在调查本发明所规定的式(1)的关系时，如表2所示，由于不满足上式(1)的关系，根据上述结果也可确认，本发明所规定的上式(1)，是用于兼顾良好的TFT特性和高溅射速率的有用的要件。
实施例2
在本实施例中，由溅射法成膜氧化物时的溅射时间，和使氧化物成膜后的预退火条件变化而制作各种试料(表4的A1～A7)，调查了氧化物半导体层的电子载流子浓度和TFT特性(阈值电压Vth)的关系。在此，使用上述表1的No.7的IZTO薄膜(满足本发明的组成的情况)，制作图6所示的评价试料，测量电子载流子浓度。此外，以与该试料相同的膜厚和相同的热处理条件制作图1所示的TFT，与实施例1同样地测量阈值电压Vth。
(1)电子载流子浓度测量用试料的制作和评价
首先，以与前述的实施例1所述的的溅射法相同的条件，制作与表1的No.6相同组成的IZTO薄膜(膜厚40nm)的试料合计6个(A2～A7)(溅射时间大约220秒)。为了进行比较，使溅射时间变化，制作一个膜厚500nm的IZTO薄膜的试料(A1)(溅射时间大约2700秒)。
接着，以上述方式形成IZTO薄膜后，为了使膜质提高，在大气中，在水蒸气气氛下进行预退火处理。此时的各试料的热处理温度和时间如下。为了比较，在下述A3中，不进行预退火处理。
预退火条件：
No.A1(膜厚500nm，温度：350℃，时间：30分钟)
No.A2(膜厚40nm，温度：350℃，时间：30分钟)
No.A3(膜厚40nm，不进行热处理)
No.A4(膜厚40nm，温度：350℃，时间：120分钟)
No.A5(膜厚40nm，温度：400℃，时间：30分钟)
No.A6(膜厚40nm，温度：400℃，时间：120分钟)
No.A7(膜厚40nm，温度：380℃，时间：30分钟)
接着，使用纯Au，通过溅射法成膜电极。溅射所使用的装置是(株)ULVAC制“CS-200”，通过掩模(マスク)溅射对电极进行图案形成。如此形成纯Au电极后，进行分割，分别得到图6所示的霍耳(Hall)效应测量用试料(用于评价氧化物半导体层的电子载流子浓度的评价用试料)。
使用如此得到的各霍耳效应测量用试料，在室温下进行霍耳效应测量(van der Pauw法)，评价电子载流子浓度
(2)TFT的制作
为了调查电子载流子浓度和TFT特性的关系，以与上述图6的霍耳效应测量用试料相同的膜厚和相同的热处理条件，分别制作图7所示的TFT，与实施例1同样地评价阈值电压Vth。图7所示的TFT，和用于前述的实施例1的图1的TFT，只有图7中在氧化物半导体层之上形成有表面保护膜这一点不同(图1中，在氧化物半导体层4之上没有表面保护膜)。氧化物半导体层由于成膜时的加热处理等而容易受到损伤，TFT特性降低，因此为了保护氧化物半导体层的表面，通常进行的是形成SiO2等的表面保护膜。
首先，与前述实施例1同样在玻璃基板(Corning社制EAGLE2000，直径100mm×厚0.7mm)上，作为栅电极而依次形成Mo薄膜100nm和栅极绝缘膜SiO2(250nm)。
其次，进行与上述(1)的评价试料相同的溅射条件和预退火条件，分别形成表2所述的No.A1～A7的IZTO薄膜。
接着，为了保持上述IZTO薄膜(氧化物半导体层)的表面，以如下方式形成表面保护膜(SiO2，膜厚100nm)。在上述SiO2膜的形成中，使用Samco制“PD-220NL”，运用等离子体CVD法进行。在本实施例中，使用N2O和SiH4的混合气体，使成膜功率为100W，成膜温度为200℃。如此形成的表面保护膜，为了取得半导体层和源·漏电极的接触，通过光刻法和干式蚀刻进行电极形成用的图案形成。
接下来，与前述的实施例1同样，形成纯Mo的源·漏电极后，使TFT的沟道长为10μm，沟道宽为25μm，形成用于保护氧化物半导体层的保护膜[SiO2(膜厚114nm)和SiN(膜厚250nm)的层叠膜(合计膜厚364nm)]。其后，与前述的实施例1同样，在保护膜上形成用于晶体管特性评价用探测的接触孔和ITO膜，制作图7的TFT。
就如此得到的各TFT，与实施例1同样评价阈值电压Vth。
表4中一并记述这些结果。表4中设有判定一栏，满足本发明的氧化物半导体层的电子载流子浓度的范围(1015～1018cm-3)的记为“○”，不满足的记为“×”。
[表4]
Figure BDA00003783003200231
如表4所示可知，由于电子载流子浓度导致阈值电压Vth发生变化，但电子载流子浓度满足本发明的要件的No.A2，A4～A7(电子载流子浓度的判定＝○)，Vth(绝对值)均在17.5V以下，满足本发明的合格标准。即，电子载流子浓度满足本发明的要件的例子，可确认Vth的绝对值小，TFT特性优异。
相对于此，在满足本发明的组成而使用了氧化物的膜厚较厚的(500nm)氧化物的No.A1中、在氧化物的膜厚恰当，而没有进行氧化物成膜后的预退火条件的No.A3中，电子载流子浓度均脱离本发明的范围，Vth的绝对值大幅上升，TFT特性降低。
还有，在本实施例中，使用表1的No.7的组成，如上述这样使加工条件变化而进行了实验，但氧化物半导体层的电子载流子浓度和TFT特性(阈值电压Vth)的关系不限定为上述组成，而是使用满足本发明的组成的氧化物时，可见同样的倾向，这通过实验得到确认。
符号说明
Figure BDA00003783003200241

Claims (8)

1.一种用于薄膜晶体管的半导体层的In-Zn-Sn系氧化物，其为用于薄膜晶体管的半导体层、至少含有In、Zn和Sn的In-Zn-Sn系氧化物，其特征在于，
将所述In-Zn-Sn系氧化物所含的金属元素的含量以原子％计分别设为[Zn]、[Sn]和[In]时，
(一)[In]/([In]+[Sn])≤0.5时，满足下式(2)(4)，
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5…(2)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
(二)[In]/([In]+[Sn])＞0.5时，满足下式(1)、(3)、(4)，
[In]/([In]+[Zn]+[Sn])≤0.3…(1)
[Zn]/([In]+[Zn]+[Sn])≤0.83…(3)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)。
2.根据权利要求1所述的In-Zn-Sn系氧化物，其中，其是通过溅射法，将氧分压控制在18％以下进行成膜而成的。
3.根据权利要求1所述的In-Zn-Sn系氧化物，其中，所述In-Zn-Sn系氧化物的膜厚为30nm以上且200nm以下。
4.一种薄膜晶体管的半导体层，其是具备权利要求1～3中任一项所述的In-Zn-Sn系氧化物的薄膜晶体管的半导体层，其中，所述半导体层的电子载流子浓度为1015～1018cm-3的范围。
5.根据权利要求4所述的薄膜晶体管的半导体层，其中，所述半导体层是将权利要求1～3中任一项所述的In-Zn-Sn系氧化物在250～350℃进行15～120分钟的加热处理而获得的。
6.一种薄膜晶体管，其中，其具备权利要求1～3中任一项所述的In-Zn-Sn系氧化物作为薄膜晶体管的半导体层。
7.一种显示装置，其具备权利要求6所述的薄膜晶体管。
8.一种In-Zn-Sn系氧化物溅射靶材，其是至少含有In、Zn和Sn的In-Zn-Sn系氧化物溅射靶材，其特征在于，
将所述In-Zn-Sn系氧化物溅射靶材中所含的金属元素的含量以原子％计分别设为[Zn]、[Sn]和[In]时，
(一)[In]/([In]+[Sn])≤0.5时，满足下式(2)、(4)，
[In]/([In]+[Zn]+[Sn])
≤1.4×{[Zn]/([Zn]+[Sn])}-0.5…(2)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)
(二)[In]/([In]+[Sn])＞0.5时，满足下式(1)、(3)、(4)，
[In]/([In]+[Zn]+[Sn])≤0.3…(1)
[Zn]/([In]+[Zn]+[Sn])≤0.83…(3)
0.1≤[In]/([In]+[Zn]+[Sn])…(4)。
CN201280012067.6A 2011-03-09 2012-03-08 薄膜晶体管的半导体层用氧化物，具备上述氧化物的薄膜晶体管的半导体层和薄膜晶体管 Active CN103415926B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011052179 2011-03-09
JP2011-052179 2011-03-09
JP2011289740 2011-12-28
JP2011-289740 2011-12-28
PCT/JP2012/055966 WO2012121332A1 (ja) 2011-03-09 2012-03-08 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ

Publications (2)

Publication Number Publication Date
CN103415926A true CN103415926A (zh) 2013-11-27
CN103415926B CN103415926B (zh) 2016-06-29

Family

ID=46798287

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280012067.6A Active CN103415926B (zh) 2011-03-09 2012-03-08 薄膜晶体管的半导体层用氧化物，具备上述氧化物的薄膜晶体管的半导体层和薄膜晶体管

Country Status (6)

Country Link
US (2) US20130341617A1 (zh)
JP (2) JP2013153118A (zh)
KR (1) KR101509115B1 (zh)
CN (1) CN103415926B (zh)
TW (1) TWI580055B (zh)
WO (1) WO2012121332A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104272463B (zh) 2012-05-09 2017-08-15 株式会社神户制钢所 薄膜晶体管和显示装置
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
WO2013183733A1 (ja) 2012-06-06 2013-12-12 株式会社神戸製鋼所 薄膜トランジスタ
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
US9153649B2 (en) * 2012-11-30 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for evaluating semiconductor device
KR102128276B1 (ko) * 2014-02-17 2020-06-30 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 인듐과 아연과 주석 및 산소로 이루어진 산화물의 에칭용 액체 조성물 및 에칭방법
TWI669761B (zh) * 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
CN104966698B (zh) * 2015-07-16 2018-07-17 深圳市华星光电技术有限公司 阵列基板、阵列基板的制造方法及显示装置
CN108293281B (zh) * 2015-11-30 2020-04-28 Ａｇｃ株式会社 制造光电转换元件的方法
JP6903503B2 (ja) * 2017-07-05 2021-07-14 三菱電機株式会社 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法
US12009432B2 (en) 2021-03-05 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
WO2010023889A1 (ja) * 2008-08-27 2010-03-04 出光興産株式会社 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット
WO2010067571A1 (ja) * 2008-12-12 2010-06-17 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット
US20100155717A1 (en) * 2007-03-26 2010-06-24 Idemitsu Kosan Co., Ltd. Noncrystalline oxide semiconductor thin film, process for producing the noncrystalline oxide semiconductor thin film, process for producing thin-film transistor, field-effect-transistor, light emitting device, display device, and sputtering target

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351068B2 (en) * 1995-12-20 2002-02-26 Mitsui Chemicals, Inc. Transparent conductive laminate and electroluminescence light-emitting element using same
JP4709816B2 (ja) 1999-03-16 2011-06-29 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ基板の製造方法
CN1195886C (zh) * 1999-11-25 2005-04-06 出光兴产株式会社 溅射靶、透明导电氧化物和制备该溅射靶的方法
US20050017244A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
KR101390039B1 (ko) * 2006-05-18 2014-05-27 상뜨르 나쇼날 드 라 러쉐르쉬 샹띠피끄 세라믹을 제조하는 방법, 특히 스퍼터링 타겟으로서의 그 세라믹, 및 그 세라믹의 용도
EP2669402A1 (en) * 2006-12-13 2013-12-04 Idemitsu Kosan Co., Ltd. Sputtering target and oxide semiconductor film
US8158974B2 (en) * 2007-03-23 2012-04-17 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
JP5320746B2 (ja) * 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
WO2009028453A1 (ja) 2007-08-31 2009-03-05 Konica Minolta Holdings, Inc. 薄膜トランジスタ
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP2012094853A (ja) * 2010-09-30 2012-05-17 Kobe Steel Ltd 配線構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100155717A1 (en) * 2007-03-26 2010-06-24 Idemitsu Kosan Co., Ltd. Noncrystalline oxide semiconductor thin film, process for producing the noncrystalline oxide semiconductor thin film, process for producing thin-film transistor, field-effect-transistor, light emitting device, display device, and sputtering target
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
WO2010023889A1 (ja) * 2008-08-27 2010-03-04 出光興産株式会社 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット
WO2010067571A1 (ja) * 2008-12-12 2010-06-17 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット

Also Published As

Publication number Publication date
CN103415926B (zh) 2016-06-29
KR101509115B1 (ko) 2015-04-07
TW201301522A (zh) 2013-01-01
JP6294428B2 (ja) 2018-03-14
US20170053800A1 (en) 2017-02-23
JP2013153118A (ja) 2013-08-08
TWI580055B (zh) 2017-04-21
KR20140033348A (ko) 2014-03-18
US10256091B2 (en) 2019-04-09
JP2017050545A (ja) 2017-03-09
US20130341617A1 (en) 2013-12-26
WO2012121332A1 (ja) 2012-09-13

Similar Documents

Publication Publication Date Title
CN103415926A (zh) 薄膜晶体管的半导体层用氧化物，具备上述氧化物的薄膜晶体管的半导体层和薄膜晶体管
US9379248B2 (en) Thin-film transistor structure, as well as thin-film transistor and display device each having said structure
CN103229303B (zh) 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
CN102859701B (zh) 薄膜晶体管的半导体层用氧化物和溅射靶以及薄膜晶体管
US9318507B2 (en) Thin film transistor and display device
CN103038888A (zh) 薄膜晶体管的半导体层用氧化物和溅射靶以及薄膜晶体管
KR101626241B1 (ko) 박막 트랜지스터의 반도체층용 산화물, 박막 트랜지스터, 표시 장치 및 스퍼터링 타깃
US10566457B2 (en) Thin film transistor and display device
CN103270602A (zh) 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
CN104681625A (zh) 薄膜晶体管
TWI525838B (zh) Thin film transistor
CN103229302A (zh) 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
CN105247684B (zh) 用于薄膜晶体管的半导体层的氧化物、薄膜晶体管以及显示装置
TWI603480B (zh) Thin film transistor for semiconductor layer oxide, thin film transistor and display device
JP6753969B2 (ja) 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット
TW201500284A (zh) 薄膜電晶體之半導體層用氧化物、薄膜電晶體及顯示裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230301

Address after: South Korea Gyeonggi Do Yongin

Patentee after: SAMSUNG DISPLAY Co.,Ltd.

Address before: Japan Hyogo Prefecture

Patentee before: Kobe Steel, Ltd.

Patentee before: SAMSUNG DISPLAY Co.,Ltd.