KR101568631B1 - 박막 트랜지스터 - Google Patents

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가부시키가이샤 고베 세이코쇼
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Abstract

이동도가 양호하며, 스트레스 내성도 우수함과 함께, 습식 에칭 특성도 양호한 산화물 반도체층을 갖는 박막 트랜지스터를 제공한다. 본 발명의 박막 트랜지스터는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스-드레인 전극 및 보호막을 이 순서로 갖는 박막 트랜지스터이며, 상기 산화물 반도체층은, 제1 산화물 반도체층(IGZTO)과, 제2 산화물 반도체층(IGZO)을 갖는 적층체이다. 상기 제2 산화물 반도체층은, 상기 게이트 절연막 상에 형성되어 있음과 함께, 상기 제1 산화물 반도체층은, 상기 제2 산화물 반도체층과 상기 보호막 사이에 형성되어 있고, 또한 상기 제1 산화물 반도체층 중, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량은, In:25％ 이하(0％를 포함하지 않음), Ga:5％ 이상, Zn:30.0∼60.0％ 및 Sn:8∼30％이다.

Description

박막 트랜지스터 {THIN FILM TRANSISTOR}
본 발명은 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 사용되는 박막 트랜지스터(TFT)에 관한 것이다.
아몰퍼스(비정질) 산화물 반도체는, 범용의 아몰퍼스 실리콘(a-Si)에 비해 높은 캐리어 이동도(전계 효과 이동도라고도 함. 이하, 단순히 「이동도」라 하는 경우가 있음)를 갖고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있으므로, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에의 적용이 기대되고 있다.
산화물 반도체를 박막 트랜지스터의 반도체층으로서 사용하는 경우, 캐리어 농도(이동도)가 높을 뿐만 아니라, TFT의 스위칭 특성(트랜지스터 특성, TFT 특성)이 우수한 것이 요구된다. 즉, (1) 온 전류[게이트 전극과 드레인 전극에 정(正)전압을 가하였을 때의 최대 드레인 전류]가 높고, (2) 오프 전류[게이트 전극에 부(負)전압을, 드레인 전압에 정전압을 각각 가하였을 때의 드레인 전류]가 낮고, (3) S값(Subthreshold Swing, 서브쓰레홀드 스윙, 드레인 전류를 1자리수 올리는 데 필요한 게이트 전압)이 낮고, (4) 임계값(드레인 전극에 정전압을 가하고, 게이트 전압에 정부 어느 하나의 전압을 가하였을 때에 드레인 전류가 흐르기 시작하는 전압이며, 임계값 전압이라고도 함)이 시간적으로 변화하지 않고 안정적이며(기판 면내에서 균일한 것을 의미함), 또한, (5) 이동도가 높은 것 등이 요구된다.
이러한 특성을 갖는 산화물 반도체로서, 인듐, 갈륨, 아연 및 산소로 이루어지는 아몰퍼스 산화물 반도체(In-Ga-Zn-O, 이하 「IGZO」라 하는 경우가 있음)가 범용되고 있다(특허문헌 1, 비특허문헌 1, 비특허문헌 2).
일본 특허 제4568828호 공보
고체 물리, VOL44, P621(2009) Nature, VOL432, P488(2004)
상기 산화물 반도체층을 사용한 박막 트랜지스터는, 또한 전압 인가나 광 조사 등의 스트레스에 대한 내성(스트레스 인가 전후의 임계값 전압의 변화량이 적은 것)이 우수한 것이 요구된다. 예를 들어, 게이트 전극에 전압을 계속해서 인가하였을 때나, 광 흡수가 시작되는 청색대를 계속하여 조사하였을 때에, 박막 트랜지스터의 게이트 절연막과 반도체층 계면에 차지가 트랩되고, 반도체층 내부의 전하의 변화로부터, 임계값 전압이 부(負)측으로 대폭으로 변화(시프트)하고, 이에 의해, TFT의 스위칭 특성이 변화하는 것이 지적되고 있다. 또한 액정 패널 구동 시나, 게이트 전극에 부 바이어스를 가하여 화소를 점등시킬 때 등에 액정 셀로부터 누설된 광이 TFT에 조사되지만, 이 광이 TFT에 스트레스를 주어 화상 얼룩이나 특성 열화의 원인으로 된다. 실제로 박막 트랜지스터를 사용할 때, 광 조사나 전압 인가에 의한 스트레스에 의해 스위칭 특성이 변화하면, 표시 장치 자체의 신뢰성 저하를 초래한다.
또한, 유기 EL 디스플레이에 있어서도 마찬가지로, 발광층으로부터의 누설광이 반도체층에 조사되고, 임계값 전압 등의 값이 변동된다고 하는 문제가 발생한다.
이와 같이 특히 임계값 전압의 시프트는, TFT를 구비한 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래하므로, 스트레스 내성의 향상이 강하게 요망되고 있다.
또한 산화물 반도체 박막과, 그 위에 소스-드레인 전극을 구비한 박막 트랜지스터 기판을 제작할 때, 상기 산화물 반도체 박막이 습식 에칭액 등의 약액에 대해 높은 특성(습식 에칭 특성)을 갖는 것도 요구된다. 구체적으로는, TFT 제작 시의 각 공정에 있어서, 사용되는 습식 에칭액의 종류도 다르므로, 상기 산화물 반도체 박막에는, 이하의 2개의 특성이 요구된다.
(가) 산화물 반도체 박막은, 산화물 반도체 가공용 습식 에칭액에 대해 우수한 가용성을 갖는 것
즉, 산화물 반도체 박막을 가공할 때에 사용되는 옥살산 등의 유기산계 습식 에칭액에 의해, 상기 산화물 반도체 박막이 적절한 속도로 에칭되어, 잔사 없이 패터닝할 수 있는 것이 요구된다.
(나) 산화물 반도체 박막은, 소스-드레인 전극용 습식 에칭액에 대해 불용성인 것
즉, 산화물 반도체 박막 상에 성막되는 소스-드레인 전극용 배선막을 가공할 때에 사용되는 습식 에칭액(예를 들어 인산, 질산, 아세트산 등을 포함하는 무기산)에 의해, 소스-드레인 전극은 적절한 속도로 에칭되지만, 상기 산화물 반도체 박막의 표면(백 채널)측이 상기 습식 에칭액에 의해 깎이거나, 데미지가 발생하여 TFT 특성이나 스트레스 내성이 저하되지 않도록 하는 것이 요구된다.
습식 에칭액에 의한 에칭의 정도(에칭 속도)는, 습식 에칭액의 종류에 따라서도 상이하지만, 전술한 IGZO는, 옥살산 등의 습식 에칭액에 대해 우수한 가용성을 갖지만[즉, 상기 (가)의 산화물 반도체 박막 가공 시의 습식 에칭성이 우수함], 무기산계 습식 에칭액에 대한 가용성도 높고, 무기산계 습식 에칭액에 의해 극히 용이하게 에칭되어 버린다. 그로 인해, 소스-드레인 전극의 습식 에칭액에 의한 가공 시에, IGZO막이 소실되어 TFT의 제작이 곤란하거나, TFT 특성 등이 저하된다고 하는 문제가 있다[즉, 상기 (나)의 소스-드레인 전극 가공 시의 습식 에칭 내성이 떨어짐]. 이러한 문제를 해결하기 위해, 소스-드레인 전극용 습식 에칭액으로서, IGZO를 에칭하지 않는 약액(NH4F와 H2O2의 혼합액)을 사용하는 것도 검토되어 있지만, 상기 약액의 수명은 짧고, 불안정하므로, 양산성이 떨어진다.
상술한 (나)의 소스-드레인 전극의 습식 에칭에 수반하는 TFT 특성 등의 저하는, 특히, 도 1에 도시하는 바와 같은 에치 스토퍼층을 갖지 않는 백 채널 에치(BCE) 구조의 TFT에서 보인다.
즉, 산화물 반도체를 사용한 보텀 게이트 박막 트랜지스터의 구조는, 도 1에 도시하는, 에치 스토퍼층을 갖지 않는 백 채널 에치형(BCE형)과, 도 2에 도시하는, 에치 스토퍼층(8)을 갖는 에치 스톱형(ESL형)의 2종류로 크게 구별된다.
도 2에 있어서의 에치 스토퍼층(8)은, 소스-드레인 전극(5)에 에칭을 실시할 때에 산화물 반도체층(4)이 데미지를 받아 트랜지스터 특성이 저하되는 것을 방지하는 목적으로 형성되는 것이다. 도 2에 의하면, 소스-드레인 전극 가공 시에 반도체층 표면에의 데미지가 적으므로, 양호한 TFT 특성이 얻어지기 쉽다. 상기 에치 스토퍼층으로서는, 일반적으로 SiO2 등의 절연막이 사용된다.
이에 반해, 도 1에서는, 에치 스토퍼층을 갖지 않으므로, 공정수를 간략화할 수 있어, 생산성이 우수하다. 즉, 제조 방법에 따라서는 에칭 시에 에치 스토퍼층을 형성하지 않아도 산화물 반도체층(4)에 데미지를 주지 않는 경우도 있고, 예를 들어 리프트 오프법에 의해 소스-드레인 전극(5)을 가공하는 경우에는 산화물 반도체층(4)에의 데미지가 없으므로 에치 스토퍼층은 불필요하며, 그 경우에는, 도 1의 BCE형이 사용된다. 혹은, 에치 스토퍼층 없이도 양호한 TFT 특성을 발휘할 수 있도록 개발된 특별한 습식 에칭액을 사용하는 경우, 도 1의 BCE형을 사용할 수 있다.
상술한 바와 같이 박막 트랜지스터의 제작 비용 저감이나 공정 간략화의 관점에서는, 에치 스토퍼층을 갖지 않는 도 1의 BCE형의 사용이 권장되지만, 전술한 습식 에칭 시의 문제가 강하게 우려된다. 물론, 도 2의 ESL형에 있어서도, 습식 에칭액의 종류에 따라서는, 상기 문제가 발생할 우려가 있다.
본 발명은 상기 사정에 비추어 이루어진 것이며, 그 목적은, 에치 스토퍼층을 갖지 않는 BCE형의 박막 트랜지스터에 있어서, 높은 전계 효과 이동도를 유지하면서, 광이나 바이어스 스트레스 등에 대해 임계값 전압의 변화량이 작고 스트레스 내성이 우수함과 함께, (가) 산화물 반도체 가공용 습식 에칭액에 대해서는 우수한 가용성을 갖고, (나) 소스-드레인 전극을 패터닝할 때에 사용되는 습식 에칭액에 대해 우수한 내성을 갖는 반도체층용 산화물을 구비한 박막 트랜지스터를 제공하는 데 있다.
또한 에치 스토퍼층을 갖는 ESL형의 박막 트랜지스터에 있어서도, 높은 전계 효과 이동도를 유지하면서, 스트레스 내성이 우수함과 함께, (가) 산화물 반도체 가공용 습식 에칭액에 대해서는 우수한 가용성을 갖는 반도체층용 산화물을 구비한 박막 트랜지스터를 제공하는 데 있다.
상기 과제를 해결할 수 있었던 본 발명에 관한 박막 트랜지스터는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스-드레인 전극, 및 상기 소스-드레인 전극을 보호하는 보호막을 이 순서로 갖는 박막 트랜지스터이며, 상기 산화물 반도체층은, In, Ga, Zn, Sn 및 O로 구성되는 제1 산화물 반도체층과, In, Ga, Zn 및 O로 구성되는 제2 산화물 반도체층을 갖는 적층체이며, 상기 제2 산화물 반도체층은, 상기 게이트 절연막 상에 형성되어 있음과 함께, 상기 제1 산화물 반도체층은, 상기 제2 산화물 반도체층과 상기 보호막 사이에 형성되어 있고, 또한 상기 제1 산화물 반도체층 중, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％, 이하 동일함)은, In:25％ 이하(0％를 포함하지 않음), Ga:5％ 이상, Zn:30.0∼60.0％, 및 Sn:8∼30％인 것에 요지를 갖는다.
상기 제1 산화물 반도체층의 소스-드레인 전극용 습식 에칭액에 대한 에칭 레이트는, 상기 소스-드레인 전극의 에칭 레이트의 1/2 이하인 것이 바람직하다.
또한 본 발명에 관한 박막 트랜지스터는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스-드레인 전극, 에치 스토퍼층, 및 상기 소스-드레인 전극을 보호하는 보호막을 이 순서로 갖는 박막 트랜지스터이며, 상기 산화물 반도체층은, In, Ga, Zn, Sn 및 O로 구성되는 제1 산화물 반도체층과, In, Ga, Zn 및 O로 구성되는 제2 산화물 반도체층을 갖는 적층체이며, 상기 제1 산화물 반도체층은, 상기 제2 산화물 반도체층과 상기 에치 스토퍼층 사이에 형성되어 있고, 또한 상기 제1 산화물 반도체층 중, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％, 이하 동일함)은, In:25％ 이하(0％를 포함하지 않음), Ga:8.0％ 이상, Zn:30.0∼60.0％, 및 Sn:5∼35％인 것에 요지를 갖는다.
또한 제2 산화물 반도체층의 두께가 0.5㎚ 이상인 것도 바람직하다.
본 발명에는 상기 박막 트랜지스터를 구비한 표시 장치도 포함된다.
본 발명에 따르면, 에치 스토퍼층을 갖지 않는 BCE형의 박막 트랜지스터에 있어서, 이동도가 높고, 박막 트랜지스터의 스위칭 특성 및 스트레스 내성(광 조사 및 부 바이어스 인가 전후의 임계값 전압의 시프트량이 적은 것)이 우수함과 함께, 습식 에칭 특성, 즉, (가) 산화물 반도체 가공용 습식 에칭액에 대해서는 우수한 가용성을 갖고(습식 에칭성), (나) 소스-드레인 전극용 습식 에칭액에 대해 우수한 내성(습식 에칭 내성)을 갖는 반도체층용 산화물을 구비한 박막 트랜지스터를 제공할 수 있었다.
또한 에치 스토퍼층을 갖는 ESL형의 박막 트랜지스터에 있어서도, 이동도가 높고, 박막 트랜지스터의 스위칭 특성 및 스트레스 내성(광 조사 및 부 바이어스 인가 전후의 임계값 전압의 시프트량이 적은 것)이 우수함과 함께, 습식 에칭 특성, 즉, (가) 산화물 반도체 가공용 습식 에칭액에 대해서는 우수한 가용성(습식 에칭성)을 갖는 반도체층용 산화물을 구비한 박막 트랜지스터를 제공할 수 있었다.
도 1은 종래의 산화물 반도체층(단층)을 구비한 박막 트랜지스터(BCE형)를 설명하기 위한 개략 단면도이다.
도 2는 종래의 산화물 반도체층(단층)을 구비한 박막 트랜지스터(ESL형)를 설명하기 위한 개략 단면도이다.
도 3은 본 발명에 사용되는 산화물 반도체층으로서 제2 산화물 반도체층(기판측에서 볼 때 하측)과 제1 산화물 반도체층의 적층체(기판측에서 볼 때 상측)를 구비한 박막 트랜지스터(BCE형)를 설명하기 위한 개략 단면도이다.
도 4는 본 발명에 사용되는 산화물 반도체층으로서 제2 산화물 반도체층(기판측에서 볼 때 하측)과 제1 산화물 반도체층의 적층체(기판측에서 볼 때 상측)를 구비한 박막 트랜지스터(ESL형)를 설명하기 위한 개략 단면도이다.
본 발명자들은, IGZO(「제2 산화물 반도체층」이라고 표기하는 경우가 있음)와, 소정의 조성으로 이루어지는 In, Ga, Zn, Sn 및 O(이하, 「IGZTO」라고 표기하는 경우가 있음)로 구성되는 산화물(이하, 「제1 산화물 반도체층」이라고 표기하는 경우가 있음)을 적층시켜 산화물 반도체층을 구성하면 소기의 목적이 달성되는 것을 발견하고, 본 발명을 완성하였다.
본 명세서에 있어서 「스트레스 내성이 우수한」이라 함은, 후기하는 실시예에 기재된 방법으로, 시료에 백색광을 조사하면서, 게이트 전극에 부 바이어스를 계속해서 인가하는 스트레스 인가 시험을 2시간 행하였을 때, 스트레스 인가 시험 전후의 임계값 전압(Vth)의 시프트량 ΔVth(절댓값)가 IGZO 단층의 ΔVth 이하인 것을 의미한다.
본 명세서에 있어서 「습식 에칭 특성이 우수한」이라 함은, 에치 스토퍼층을 갖지 않는 BCE형의 경우에는, 하기 (가) 습식 에칭성이 우수한 것, 및 (나) 습식 에칭 내성이 우수한 것을 만족하는 것을 말하며, 에치 스토퍼층을 갖는 ESL형의 경우에는, 하기 (가) 습식 에칭성이 우수한 것을 만족하는 것을 말한다. 또한, 이하에서는, 습식 에칭성과 습식 에칭 내성을 「습식 에칭 특성」이라고 총칭하는 경우가 있다.
(가) 산화물 반도체 가공용 습식 에칭액에 대해 우수한 가용성을 갖는 것(습식 에칭성이 우수함). 즉, 산화물 반도체 박막을 가공할 때에 사용되는 옥살산 등의 유기산계 습식 에칭액에 의해, 본 발명의 적층 구조를 갖는 산화물 반도체 박막의 제1, 제2 산화물 반도체층이 거의 동일한 정도(0.1∼4배)의 에칭 레이트로 에칭되고, 잔사 없이 패터닝할 수 있는 것을 의미한다.
(나) 소스-드레인 전극을 습식 에칭액으로 패터닝하였을 때, 소스-드레인 전극은 에칭되지만, 산화물 반도체층은 상기 습식 에칭액에 대해 불용성인 것을 의미한다(습식 에칭 내성이 우수함). 본 명세서에서는, 측정의 간편화를 위해, 후기하는 실시예에 나타내는 바와 같이, 기판에 산화물 반도체 박막을 성막하고, 소스-드레인 전극용 습식 에칭액으로 패터닝하였을 때의 에칭 속도를 측정하고 있고, 이때의 제1 산화물 반도체층의 에칭 속도가 소스-드레인 전극의 에칭 속도의 1/2 이하이면, 소스-드레인 전극용 습식 에칭액에 대해 습식 에칭 내성이 우수하다고 평가한다. 상기 범위의 에칭 속도를 갖는 것은, 산화물 반도체 박막이 상기 습식 에칭액에 의해 에칭되기 어려우므로, 산화물 반도체층의 표면(백 채널)측이 상기 습식 에칭액에 의해 깎이거나, 데미지가 들어가 TFT 특성이나 스트레스 내성이 저하되지 않는다.
이하, 본 발명에 이른 경위를 설명하면서, 본 발명에 대해 상세하게 설명한다.
상기한 바와 같이 IGZO는 이동도가 높은 산화물 반도체층으로서 범용되고 있지만, 디스플레이의 대형화, 고속 구동화에 대응한 보다 높은 스트레스 내성이 요구되고 있다.
따라서 본 발명자들은, 산화물 반도체층으로서 유용한 IGZO의 스트레스 내성을 향상시키기 위해, 다양하게 검토를 거듭해 왔다.
그 결과, IGZO를 SiO2, Al2O3, HfO2 등의 절연체로 구성되어 있는 보호막(BCE형), 혹은 에치 스토퍼층(ESL형)(이하, 이들을 통합하여 「산화물계 절연체」라 하는 경우가 있음)에 접촉시키는 구조로 한 경우, IGZO와 산화물계 절연체의 계면은 이종 재료의 접촉에 기인하여, IGZO와의 계면에 산소 결함에 의한 포획 준위가 형성되기 쉬운 것을 알 수 있었다.
따라서 본 발명에서는, IGZO로 이루어지는 제2 산화물 반도체층과, 산화물 절연체 사이에 IGZTO로 이루어지는 제1 산화물 반도체층을 개재시켜, 산화물 반도체층을 제1, 제2 산화물 반도체층의 적층 구조로 하였다.
즉, 본 발명에서는, 산화물계 절연체와 제2 산화물 반도체층 사이에 제2 산화물 반도체층의 보호층으로서 제1 산화물 반도체층을 형성하였다. 그로 인해, 제2 산화물 반도체층이, 산화물계 절연체와 직접 접촉하지 않게 되고, 상기 산소 결손에 기인하는 포획 준위의 형성을 억제할 수 있다.
또한, 제1 산화물 반도체층과 제2 산화물 반도체층은 Sn의 유무의 점에서 구성 원소는 엄밀하게는 다르지만, Sn을 제외한 원소는 중복되어 있으므로, 제1 산화물 반도체층의 구성 원소의 비율을 적절하게 제어함으로써, 제1 산화물 반도체층과 제2 산화물 반도체층의 접촉 계면에서의 포획 준위의 형성을 억제할 수 있다. 그 결과, 제2 산화물 반도체층의 계면 구조가 안정화되고, 고이동도를 유지하면서, 스트레스 내성이 향상된다고 생각된다.
또한 제1 산화물 반도체층은, 산화물계 절연체와의 계면에서 산소 결손을 발생시키기 어려울 뿐만 아니라, 산화물 반도체층 전체의 이동도는 제2 산화물 반도체층에서 충분히 확보할 수 있으므로, 산화물 반도체층 전체의 이동도 등의 TFT 특성을 거의 저감시키는 일은 없다.
또한 본 발명에서는, 상기 적층 구조에 의해 산화물 반도체층의 습식 에칭 특성을 개선할 수 있었다. 즉, BCE형, ESL형 모두 (가) 본 발명의 산화물 반도체층은, 산화물 반도체 가공용 습식 에칭액에 대해 우수한 가용성을 갖는다(습식 에칭성이 우수함). 산화물 반도체층을 적층 구조로 하면, 금속의 종류나 함유량의 상이에 기인하여 배선 패턴을 형성할 때에, 제1층과 제2층에서 사이드 에칭량이 다른 등 원하는 형상으로 패터닝할 수 없게 되는 등의 문제가 발생한다. 그러나 본 발명에서는 제1 산화물 반도체층과 제2 산화물 반도체층의 성분 조성, 및 조성비를 적절하게 제어함으로써, 제1 산화물 반도체층과 제2 산화물 반도체층의 에칭 레이트를 동등하게 할 수 있다.
또한 BCE형의 경우, (나) 본 발명의 제1 산화물 반도체층은, 소스-드레인 전극용 습식 에칭액에 대해 불용성이 높다(습식 에칭 내성이 우수함). 본 발명의 제1 산화물 반도체층은, 무기산계 습식 에칭액에 의해 에칭되기 어려우므로, 산화물 반도체층의 표면(백 채널)측이 상기 습식 에칭액에 의해 깎이거나, 데미지가 발생하여 TFT 특성이나 스트레스 내성이 저하되지 않는다.
제1 산화물 반도체층을 구성하는 각 금속 원소(In, Ga, Zn, Sn)의 함유량[제1 산화물 반도체층 중에 포함되는 전체 금속 원소에 대한 비율(산소를 제외함), 이하 동일함]은 제2 산화물 반도체층의 종류나 조성비, 이동도, 캐리어 밀도, 습식 에칭 특성 등을 고려하여 결정하면 된다.
In:BCE형, ESL형 모두 25％ 이하(0％를 포함하지 않음)
In은, 산화물 반도체층의 저항 저감에 유효한 원소이다. 이러한 효과를 유효하게 발현시키기 위해서는, BCE형, ESL형 어느 경우나, 바람직하게는 1％ 이상, 보다 바람직하게는 3％ 이상, 더욱 바람직하게는 5％ 이상이다. 한편, In 함유량이 지나치게 많으면 스트레스 내성이 저하되는 일이 있으므로, 제1 산화물 반도체층이 어느 경우나 25％ 이하, 바람직하게는 23％ 이하, 보다 바람직하게는 20％ 이하이다.
Ga:BCE형의 경우에는 5％ 이상, ESL형의 경우에는 8.0％ 이상
Ga는 산소 결손의 발생을 억제하고, 스트레스 내성 향상에 유효한 원소이다. 이러한 효과를 유효하게 발현하기 위해서는, 에치 스토퍼층을 갖지 않는 BCE형의 경우에는, 5％ 이상, 바람직하게는 10％ 이상, 보다 바람직하게는 15％ 이상으로 한다. 한편, 에치 스토퍼층을 갖는 ESL형의 경우에는, 8.0％ 이상, 바람직하게는 10％ 이상, 보다 바람직하게는 12％ 이상으로 한다. Ga 함유량이 지나치게 많으면, 상대적으로 전자의 전도 패스를 담당하고 있는 In이나 Sn량이 저하되고, 결과적으로 이동도가 저하되는 경우가 있다. 따라서 Ga 함유량은, BCE형, ESL형 어느 경우나, 바람직하게는 40％ 이하, 보다 바람직하게는 30％ 이하, 더욱 바람직하게는 20％ 이하이다.
Zn:BCE형, ESL형 모두 30.0∼60.0％
Zn은, 습식 에칭 레이트에 영향을 미치는 원소이며, Zn이 지나치게 적으면 산화물 반도체 가공용 습식 에칭액에서의 습식 에칭성이 나빠진다. 또한 Zn이 지나치게 적으면 아몰퍼스 구조가 불안정해지고, TFT가 스위칭 동작하지 않게 되는 경우가 있다. 따라서 Zn 함유량은, BCE형, ESL형 어느 경우나, 30.0％ 이상, 바람직하게는 35％ 이상, 보다 바람직하게는 40％ 이상이다. 한편, Zn 함유량이 지나치게 많으면 산화물 반도체 가공용 습식 에칭액에 대한 습식 에칭 레이트가 지나치게 빨라져 원하는 패턴 형상으로 하는 것이 곤란해진다. 또한 산화물 반도체 박막이 결정화되거나, In이나 Sn 등의 함유량이 상대적으로 감소하여 스트레스 내성이 악화되는 경우가 있다. 따라서 Zn 함유량은, 어느 경우나, 60.0％ 이하, 바람직하게는 57％ 이하, 보다 바람직하게는 55％ 이하이다.
Sn:BCE형의 경우에는 8∼30％, ESL형의 경우에는 5∼35％
Sn은, 이동도 향상, 습식 에칭 내성 향상에 유효한 원소이다. Sn 함유량이 지나치게 적으면 스트레스 내성이 악화되거나, 습식 에칭 속도가 증가하여, 소스-드레인 전극을 습식 에칭할 때, 산화물 반도체층을 구성하는 박막의 막 두께 감소나 표면에의 데미지 증가를 초래하므로, TFT 특성의 저하를 초래한다. 또한 산화물 반도체 가공용 습식 에칭액에 대해서도 습식 에칭성이 나빠지는 경우가 있다. 따라서, 에치 스토퍼층을 갖지 않는 BCE형의 경우에는 8％ 이상, 바람직하게는 10％ 이상, 보다 바람직하게는 12％ 이상이다. ESL형의 경우에는, 5％ 이상, 바람직하게는 8％ 이상, 보다 바람직하게는 10％ 이상이다. Sn 함유량이 지나치게 많으면 스트레스 내성이 저하됨과 함께, 산화물 반도체 가공용 습식 에칭액에 대한 습식 에칭 레이트가 저하되는 경우가 있다. 특히 산화물 반도체 가공용 습식 에칭액으로서 범용되는 옥살산 등의 유기산에 불용으로 되고, 산화물 반도체층의 가공을 할 수 없게 된다. 따라서, BCE형의 경우에는 30％ 이하, 바람직하게는 28％ 이하, 보다 바람직하게는 25％ 이하이다. 한편, ESL형의 경우에는, 35％ 이하, 바람직하게는 30％ 이하, 보다 바람직하게는 25％ 이하이다.
BCE형, ESL형 모두 제1 산화물 반도체층의 바람직한 조성으로서는, 상기 각 금속 원소의 밸런스를 고려하고, 원하는 특성이 유효하게 발휘되도록, 적절한 범위를 설정하는 것이 바람직하다.
본 발명의 제2 산화물 반도체층을 구성하는 금속 원소(In, Ga, Zn)의 각 금속간의 비율은, 이들 금속을 포함하는 산화물이 아몰퍼스상을 갖고, 또한, 반도체 특성을 나타내는 범위이면 특별히 한정되지 않는다. 그렇지만 상기한 바와 같이 첨가하는 금속 원소의 함유량(원자％)에 따라서는, 이동도나 습식 에칭 특성에 악영향을 미치므로, 적절히 조정하는 것이 바람직하다. 예를 들어 습식 에칭 시의 에칭 레이트는 제1 산화물 반도체층과 제2 산화물 반도체층에서 거의 동일한 정도로 하는 것이 바람직하므로, 에칭 레이트비가 거의 동일한 정도(에칭 레이트비로 0.1∼4배)로 되도록 성분 조성을 조정하면 된다.
본 발명의 제2 산화물 반도체층의 두께는 BCE형, ESL형 모두, 특별히 한정되지 않지만, 제2 산화물 반도체층이 지나치게 얇으면 기판 면내의 특성(이동도, S값, Vth 등의 TFT 특성)에 편차가 발생할 우려가 있다. 따라서, 특성의 편차를 충분히 억제하는 관점에서는, 제2 산화물 반도체층의 두께를, 바람직하게는 0.5㎚ 이상, 보다 바람직하게는 5㎚ 이상, 더욱 바람직하게는 10㎚ 이상으로 하는 것이 바람직하다. 한편, 지나치게 두꺼우면 산화물 반도체층의 가공성이 나빠지거나, 에칭 성막에 시간을 필요로 하여 생산 비용이 증가하는 경우가 있으므로, 바람직하게는 100㎚ 이하, 보다 바람직하게는 50㎚ 이하로 하는 것이 바람직하다.
또한 제1 산화물 반도체층의 두께도 BCE형, ESL형 모두 특별히 한정되지 않지만, 제1 산화물 반도체층의 두께가 지나치게 얇으면 상기 제1 산화물 반도체층을 형성한 효과가 충분히 발휘되지 않는 경우가 있으므로, 어느 경우나, 바람직하게는 20㎚ 이상, 보다 바람직하게는 30㎚ 이상으로 하는 것이 바람직하다. 한편, 지나치게 두꺼우면 이동도가 저하될 우려가 있으므로, 어느 경우나, 바람직하게는 50㎚ 이하, 보다 바람직하게는 40㎚ 이하로 하는 것이 바람직하다.
제2 산화물 반도체층과 제1 산화물 반도체층의 합계의 막 두께는 BCE형, ESL형 모두, 상기 범위 내에서 적절히 조합하면 되지만, 산화물 반도체층 전체의 막 두께가 지나치게 두꺼워지면 생산 비용이 증가하거나, 박막 트랜지스터의 박형화를 저해하게 되므로, 어느 경우나, 바람직하게는 100㎚ 이하, 보다 바람직하게는 50㎚ 이하이다. 합계 막 두께의 하한은 상기 각 산화물 반도체층의 효과를 발휘할 수 있는 정도의 막 두께를 채용하면 된다.
다음으로 본 발명의 제1 산화물 반도체층(IGZTO)과 제2 산화물 반도체층(IGZO/IZTO)의 적층 구조의 바람직한 실시 형태에 대해 설명한다.
우선, 종래예에서는 도 1(에치 스토퍼층 없음:BCE형), 도 2(에치 스토퍼층 있음:ESL형)에 도시하는 바와 같이 IGZO로 이루어지는 제2 산화물 반도체층(4)(단층)으로 구성되어 있고, 제2 산화물 반도체층(4)이 보호막(6)(도 1), 또는 에치 스토퍼층(8)(도 2) 및 게이트 절연막(3)과 직접 접촉하는 구성이었다.
도 3은 본 발명의 BCE형의 바람직한 실시 형태의 일례이다. 제2 산화물 반도체층(4)(IGZO)은 보호막(6)과의 계면에서 산소 결손에 의한 포획 준위를 형성하기 쉬우므로, 제1 산화물 반도체층(4A)(IGZTO)을 제2 산화물 반도체층(IGZO)과 보호막(6) 사이에 형성함으로써, 산소 결손에 의한 문제나 소스-드레인 전극용 습식 에칭액으로부터 제2 산화물 반도체층을 보호할 수도 있다.
도시예에서는, 제1 산화물 반도체층(4A)이 보호막(6)과 직접 접촉하도록 구성되어 있지만, 제1 산화물 반도체층(4A)과 보호막(6) 사이에 다른 층을 개재시킬 수도 있다.
도 4는 본 발명의 ESL형의 바람직한 실시 형태의 다른 일례이다. 제1 산화물 반도체층(4A)은, 제2 산화물 반도체층(4)과 에치 스토퍼층(8) 사이에 형성되어 있다. 도시예에서는, 제1 산화물 반도체층(4A)이 에치 스토퍼층(8)과 직접 접촉하도록 구성되어 있지만, 제1 산화물 반도체층(4A)과 에치 스토퍼층(8) 사이에 다른 층을 개재시킬 수도 있다. 제2 산화물 반도체층(4)(IGZO)은 에치 스토퍼층(8)과의 계면에서 산소 결손에 의한 포획 준위를 형성하기 쉬우므로, 제1 산화물 반도체층(4A)(IGZTO)을 제2 산화물 반도체층(4)(IGZO)과 에치 스토퍼층 사이에 형성함으로써, 이러한 문제를 해소할 수 있다. 또한 제2 산화물 반도체층(4)은 이동도가 높으므로, 에치 스토퍼층(8)측이 아니라, 전류가 많이 흐르는 게이트 절연막(3)측에 배치함으로써, 고이동도를 실현할 수 있다.
다음으로 본 발명의 산화물 반도체층의 제조 방법에 대해 설명한다.
상기 IGZO로 이루어지는 제2 산화물 반도체층과 IGZTO로 이루어지는 제1 산화물 반도체층은, 스퍼터링법에 의해 스퍼터링 타깃(이하 「타깃」이라 하는 경우가 있음)을 사용하여 성막하는 것이 바람직하다. 스퍼터링법에 따르면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다. 또한, 도포법 등의 화학적 성막법에 의해 산화물을 형성해도 된다.
스퍼터링법에 사용되는 타깃으로서, 전술한 원소를 포함하고, 원하는 산화물과 동일한 조성의 스퍼터링 타깃을 사용하는 것이 바람직하고, 이에 의해, 조성 어긋남이 적고, 원하는 성분 조성의 박막을 형성할 수 있다. 구체적으로는 제2 산화물 반도체층을 성막하는 타깃으로서, In, Ga 및 Zn으로 구성되는 산화물 타깃(IGZO 타깃)을 사용할 수 있다.
또한 제1 산화물 반도체층을 성막하는 타깃으로서, In, Ga, Zn 및 Sn으로 구성되는 산화물 타깃(IGZTO 타깃)을 사용할 수 있다.
혹은, 조성이 다른 2개의 타깃을 동시 방전하는 코-스퍼터법(Co-Sputter법)을 이용하여 성막해도 된다. 또는 상기 원소 중 적어도 2종 이상을 포함하는 혼합물의 산화물 타깃을 사용할 수도 있다.
상기 타깃은, 예를 들어 분말 소결법에 의해 제조할 수 있다.
제2 산화물 반도체층과 제1 산화물 반도체층을 스퍼터링법으로 성막하는 경우, 진공 상태를 유지한 상태에서 연속적으로 성막하는 것이 바람직하다. 제2 산화물 반도체층과 제1 산화물 반도체층을 성막할 때에 대기 중에 폭로하면, 공기 중의 수분이나 유기 성분이 박막 표면에 부착되고, 오염(품질 불량)의 원인으로 되기 때문이다.
상기 타깃을 사용하여 스퍼터링법으로 성막하는 경우, 스퍼터링 성막 시에 박막 중으로부터 이탈하는 산소를 보간하고, 산화물 반도체층의 밀도를 가능한 한 높게 하기(바람직하게는 6.0g/㎤ 이상) 위해서는, 성막 시의 가스압, 산소 첨가량(산소의 분압), 스퍼터링 타깃에의 투입 파워, 기판 온도, T-S간 거리(스퍼터링 타깃과 기판의 거리) 등을 적절하게 제어하는 것이 바람직하다.
구체적으로는, 예를 들어, 하기 스퍼터링 조건에서 성막하는 것이 바람직하다.
상기 타깃을 사용하여 스퍼터링하는 데 있어서는, 기판 온도를 대략, 실온∼200℃ 정도로 제어하고, 산소 첨가량을 적절하게 제어하여 행하는 것이 바람직하다.
산소 첨가량은, 반도체로서 동작을 나타내도록, 스퍼터링 장치의 구성이나 타깃 조성 등에 따라 적절하게 제어하면 되지만, 대략 반도체 캐리어 농도가 1015∼1016㎝－3로 되도록 산소량을 첨가하는 것이 바람직하다.
또한 스퍼터링 성막 시의 가스압, 스퍼터링 타깃에의 투입 파워, T-S간 거리(스퍼터링 타깃과 기판의 거리) 등을 적절하게 제어하여, 산화물 반도체층의 밀도를 조정하는 것이 바람직하다. 예를 들어 성막 시의 전체 가스압은, 스퍼터 원자끼리의 산란이 억제되므로 낮을수록 좋고, 치밀(고밀도)한 막을 성막할 수 있다. 바람직한 가스압은 대략 1∼3mTorr의 범위 내인 것이 바람직하다. 또한 투입 파워도 높을수록 좋고, 대략 200W 이상으로 설정하는 것이 권장된다.
또한 산화물 반도체층의 밀도는, 성막 후의 열처리 조건에 의해서도 영향을 받으므로, 성막 후의 열처리 조건도 적절하게 제어하는 것이 바람직하다. 성막 후의 열처리는, 예를 들어 대기 분위기 및 수증기 분위기하에서, 대략 250∼400℃에서 10분∼3시간 정도 행하는 것이 바람직하다. 이러한 열처리는 예를 들어 TFT의 제조 과정에 있어서의 열 이력에 있어서도 제어하는 것이 가능하다. 예를 들어 프리 어닐 처리(산화막 반도체층을 습식 에칭한 후의 패터닝 후의 열처리)를 행함으로써 밀도를 높일 수 있다.
본 발명에는, 상기 산화물을 TFT의 반도체층으로서 구비한 TFT도 포함된다. TFT는 상기 산화물 반도체층은 제2 산화물 반도체층과 제1 산화물 반도체층의 적층 구조를 구비하고 있으면 되고, 게이트 절연막을 포함하여 다른 구성에 대해서는 특별히 한정되지 않는다. 예를 들어 기판 상에, 게이트 전극, 게이트 절연막, 상기 산화물 반도체층, 소스 전극, 드레인 전극(소스 전극과 드레인 전극은 통합하여, 소스-드레인 전극이라 하는 경우가 있음), 보호막, 및 에치 스토퍼층을 형성하는 경우에는 에치 스토퍼층(ESL형)을 적어도 갖고 있으면 되고, 그 구성은 통상 사용되는 것이라면 특별히 한정되지 않는다. 또한, 보호막은 도면에 있어서도 도시되는 바와 같이 소스-드레인 전극의 상측에 형성되지만, 게이트 절연막, 상기 산화물 반도체층, 소스-드레인 전극을 보호하는 취지로 형성되는 것이다.
이하, 도 3을 참조하면서, 에치 스토퍼층을 갖지 않는 BCE형 TFT의 제조 방법의 실시 형태를 설명한다. 도 3 및 이하의 제조 방법은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이것에 한정하는 취지는 아니다. 예를 들어 도 3에는, 보텀 게이트형 구조의 TFT를 도시하고 있지만 이것에 한정되지 않고, 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 순서대로 구비하는 톱 게이트형의 TFT여도 된다.
도 3에서는, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 제2 산화물 반도체층(4)이 형성되어 있다. 제2 산화물 반도체층(4) 상에는 제1 산화물 반도체층(4A)이 형성되고, 또한 그 위에는 소스-드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통해 투명 도전막(도시하지 않음)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극으로서, 전기 저항률이 낮은 Al이나 Cu의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들의 합금을 바람직하게 사용할 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 등이 대표적으로 예시된다. 그 밖에, Al2O3나 Y2O3 등의 산화물이나, 이들을 적층한 것을 사용할 수도 있다.
이어서 산화물 반도체층[기판측으로부터 순서대로 제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)]을 형성한다. 제2 산화물 반도체층(4)도 IGZO 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다. 마찬가지로 제1 산화물 반도체층(4A)은, 제1 산화물 반도체층(4A)을 구성하는 IGZTO 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다.
제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)을 순차적으로, 진공 일환으로 연속 성막하는 것이 바람직하다. 이때, 제1 산화물 반도체를 상기한 조성을 만족하도록 제어하면, 스퍼터링 레이트가 향상됨과 함께 습식 에칭 특성도 향상된다.
산화물 반도체층을 습식 에칭한 후, 패터닝한다. 패터닝 직후에, 산화물 반도체층의 막질 개선을 위해 열처리(프리 어닐)를 행하는 것이 바람직하고, 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하고, 트랜지스터 성능이 향상되게 된다. 프리 어닐 조건으로서는, 예를 들어, 온도:약 250∼400℃, 시간:약 10분∼1시간 등을 들 수 있다.
프리 어닐 후, 소스-드레인 전극을 형성한다. 소스-드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극과 마찬가지로 Mo나 Al, Cu 등의 금속 또는 합금을 사용해도 된다.
소스-드레인 전극(5)의 형성 방법으로서는, 예를 들어 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 습식 에칭을 행하여 전극을 형성할 수 있다.
다음으로, 산화물 반도체층(4A), 소스-드레인 전극(5) 상에 보호막(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다. 보호막(6)은 SiO2나 SiON, SiN 등이 사용된다. 또한, 스퍼터링법을 이용하여 보호막(6)을 형성해도 된다. 산화물 반도체층(4A)의 표면은, CVD에 의한 플라즈마 데미지에 의해 용이하게 도통화되어 버리므로(아마 제1 산화물 반도체 표면에 생성되는 산소 결손이 전자 도너로 되기 때문이라고 추정됨), 보호막(6)의 성막 전에 N2O 플라즈마 조사를 행해도 된다. N2O 플라즈마의 조사 조건은, 예를 들어 하기 문헌에 기재된 조건을 채용하면 된다.
J.Park 외, Appl.Phys.Lett., 1993, 053505(2008)
다음으로, 통상법에 기초하여, 콘택트 홀(7)을 통해 투명 도전막을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막 및 드레인 전극의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다. 드레인 전극으로서는, 예를 들어 전술한 소스-드레인 전극에서 예시한 것을 사용할 수 있다.
이하, 도 4를 참조하면서, 에치 스토퍼층을 갖는 ESL형 TFT의 제조 방법의 실시 형태를 설명한다. 도 4 및 이하의 제조 방법은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이것에 한정하는 취지는 아니다. 예를 들어 도 4에는, 보텀 게이트형 구조의 TFT를 도시하고 있지만 이것에 한정되지 않고, 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 순서대로 구비하는 톱 게이트형의 TFT여도 된다. 톱 게이트형 TFT에 있어서도, 제2 산화물 반도체층과 에치 스토퍼층 사이에 제1 산화물 반도체층을 개재시키면 된다.
도 4에서는, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 제2 산화물 반도체층(4)이 형성되어 있다. 제2 산화물 반도체층(4) 상에는 제1 산화물 반도체층(4A)이 형성되고, 또한 그 위에는 에치 스토퍼층(8), 소스-드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통해 투명 도전막(도시하지 않음)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극으로서, 전기 저항률이 낮은 Al이나 Cu의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들의 합금을 바람직하게 사용할 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 등이 대표적으로 예시된다. 그 밖에, Al2O3나 Y2O3 등의 산화물이나, 이들을 적층한 것을 사용할 수도 있다.
이어서 산화물 반도체층[기판측으로부터 순서대로 제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)]을 형성한다. 제2 산화물 반도체층(4)도 IGZO 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다. 마찬가지로 제1 산화물 반도체층(4A)은, 제1 산화물 반도체층(4A)을 구성하는 IGZTO 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다.
제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)을 순차적으로, 진공 일환으로 연속 성막하는 것이 바람직하다. 이때, 제1 산화물 반도체를 상기한 조성을 만족하도록 제어하면, 스퍼터링 레이트가 향상됨과 함께 습식 에칭 특성도 향상된다.
산화물 반도체층을 습식 에칭한 후, 패터닝한다. 패터닝 직후에, 산화물 반도체층의 막질 개선을 위해 열처리(프리 어닐)를 행하는 것이 바람직하고, 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하고, 트랜지스터 성능이 향상되게 된다. 프리 어닐 조건으로서는, 예를 들어, 온도:약 250∼400℃, 시간:약 10분∼1시간 등을 들 수 있다.
프리 어닐 후, 에치 스토퍼층(8)을 형성한다. 에치 스토퍼층(8)은 일반적으로 SiO2 등의 절연막이 사용된다. 에치 스토퍼층(8)을 형성하지 않고, 소스-드레인 전극(5)을 형성하면, 소스-드레인 전극(5)에 에칭을 실시할 때에 산화물 반도체층이 데미지를 받아 트랜지스터 특성이 저하될 우려가 있다. 에치 스토퍼층(8)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용하면 되고, 예를 들어 보호막과 마찬가지로, SiO2 등으로 형성하면 된다.
소스-드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극과 마찬가지로 Mo나 Al, Cu 등의 금속 또는 합금을 사용해도 된다. 전극의 형성은 스퍼터링법이 널리 이용된다.
소스-드레인 전극(5)의 형성 방법으로서는, 예를 들어 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 습식 에칭을 행하여 전극을 형성할 수 있다.
다음으로, 산화물 반도체층(4A), 소스-드레인 전극(5) 상에 보호막(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다. 보호막(6)은 SiO2나 SiON, SiN 등이 사용된다. 또한, 스퍼터링법을 이용하여 보호막(6)을 형성해도 된다.
다음으로, 통상법에 기초하여, 콘택트 홀(7)을 통해 투명 도전막을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막 및 드레인 전극의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다. 드레인 전극으로서는, 예를 들어 전술한 소스-드레인 전극에서 예시한 것을 사용할 수 있다.
본원은, 2012년 6월 6일에 출원된 일본 특허 출원 제2012-129398호에 기초하는 우선권의 이익을 주장하는 것이다. 2012년 6월 6일에 출원된 일본 특허 출원 제2012-129398호의 명세서의 전체 내용이, 본원에 참고를 위해 원용된다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 물론 하기 실시예에 의해 제한을 받는 것이 아니라, 상기·후기하는 취지에 적합할 수 있는 범위에서 적당히 변경을 가하여 실시하는 것도 물론 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
실시예 1(BCE형)
(스트레스 내성의 평가)
산화물 반도체층을 갖는 TFT(도 1, 도 3)를 제작하고, 스트레스 내성을 평가하였다.
우선, 글래스 기판(1)(코닝사제 이글XG, 직경 100㎜×두께 0.7㎜) 상에, 게이트 전극(2)으로서 Mo 박막을 100㎚, 및 게이트 절연막(3)으로서 SiO2(200㎚)를 순차적으로 성막하였다. 게이트 전극(2)은 순Mo의 스퍼터링 타깃을 사용하고, DC 스퍼터법에 의해, 성막 온도:실온, 성막 파워:300W, 캐리어 가스:Ar, 가스압:2mTorr, Ar 가스 유량:20sccm에서 성막하였다. 또한, 게이트 절연막(3)은 플라즈마 CVD법을 이용하고, 캐리어 가스:SiH4와 N2O의 혼합 가스, 성막 파워:100W, 성막 시의 가스압:133㎩, 성막 온도:320℃에서 성막하였다.
다음으로, 게이트 절연막(3) 상에 제2 산화물 반도체층(4)(IGZO:원자％비로 In:Ga:Zn＝1:1:1)을 성막하고 나서, 표 1에 나타내는 조성의 산화물 반도체층[제1 산화물 반도체층(4A)]을, 산화물 반도체층의 조성에 따른 조성을 갖는 산화물 스퍼터링 타깃을 사용하여 하기 조건의 스퍼터링법에 의해 소정의 막 두께로 성막하였다(표 1 중, No.1∼10;도 3). 또한, 이하의 실시예에서는, 특별히 언급하지 않는 한, 제1 산화물 반도체층의 막 두께를 30㎚, 제2 산화물 반도체층의 막 두께를 10㎚로 하여 실험을 행하였다.
또한, 도 1의 예에서는 산화물 반도체층은 제2 산화물 반도체층(4)(단층)만이며, 제1 산화물 반도체층(4A)은 성막하고 있지 않다.
산화물 반도체층을 구성하는 제2 산화물 반도체층(4)과 제1 산화물 반도체층(4A)의 성막은 도중에 챔버를 대기 개방하지 않고, 연속적으로 성막을 행하였다.
이와 같이 하여 얻어진 산화물 반도체층 중의 금속 원소의 각 함유량은, XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다. 제1, 제2 산화물 반도체층의 금속 원소의 함유량은 성막에 사용한 산화물 스퍼터링 타깃 중의 금속 원소의 함유량과 조성비는 동일하였다.
제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)의 성막은 모두 DC 스퍼터링법을 이용하여 성막하였다. 스퍼터링에 사용한 장치는 (주)알박사제 「CS-200」이며, 스퍼터링 조건은 이하와 같다.
기판 온도:실온
가스압:1mTorr
산소 분압:O2/(Ar＋O2)×100＝4％
성막 파워 밀도:2.55W/㎠
상기한 바와 같이 하여 산화물 반도체층을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. 습식 에천트액으로서는, 간또가가꾸사(關東化學社)제 「ITO-07N」을 사용하였다.
산화물 반도체층을 패터닝한 후, 막질을 향상시키기 위해 프리 어닐 처리를 행하였다. 프리 어닐은, 대기 분위기에서 350℃에서 1시간 행하였다.
다음으로, 순Mo를 사용하고, 리프트 오프법에 의해 소스-드레인 전극(5)을 형성하였다. 구체적으로는 포토레지스트를 사용하여 패터닝을 행한 후, Mo 박막을 DC 스퍼터링법에 의해 성막(막 두께는 100㎚)하였다. 소스-드레인 전극용 Mo 박막의 성막 조건은 상기 게이트 전극과 동일하게 하였다. 그 후, 포토리소그래피 및 습식 에칭에 의해 패터닝하였다. 습식 에칭액에는, 나가세 켐텍스사제 「AC101」을 사용하였다. 구체적으로는 혼산 에천트(AC101:순수＝1:0.75)를 사용하여 액온을 실온으로 유지하면서 패터닝을 확실하게 행하고, 또한 소스-드레인 전극의 단락을 방지하기 위해, 막 두께에 대해 20％ 상당의 오버 에칭을 행하였다. 이어서, 아세톤액 중에서 초음파 세정기에 걸어 불필요한 포토레지스트를 제거하고, TFT의 채널 길이를 10㎛, 채널 폭을 25㎛로 하였다.
이와 같이 하여 소스-드레인 전극(5)을 형성한 후, 그 위에, 산화물 반도체층을 보호하는 보호막(6)을 형성하였다. 보호막(6)으로서, SiO2(막 두께 100㎚)와 SiN(막 두께 150㎚)의 적층막(합계 막 두께 350㎚)을 사용하였다. 상기 SiO2 및 SiN의 형성은, 삼코사제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 이용하여 행하였다. 본 실시예에서는, N2O 가스에 의해 플라즈마 처리를 행한 후, SiO2막 및 SiN막을 순차적으로 형성하였다. SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 어느 경우나 성막 파워를 100W, 성막 온도를 150℃로 하였다.
다음으로 포토리소그래피 및 건식 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성하였다.
이와 같이 하여 얻어진 각 TFT에 대해, 이하와 같이 하여 광 조사와 부 바이어스 스트레스 인가 후의 스트레스 내성을 평가하였다.
본 실시예에서는, 게이트 전극에 부 바이어스를 가하면서 광(백색광)을 조사하는 스트레스 인가 시험을 행하였다. 스트레스 인가 조건은 이하와 같다. 광의 파장으로서는, 산화물 반도체의 밴드 갭에 가깝고, 트랜지스터 특성이 변동하기 쉬운 400㎚ 정도를 선택하였다.
게이트 전압:－20V
기판 온도:60℃
광 스트레스
파장:400㎚
조도(TFT에 조사되는 광의 강도):0.1μW/㎠
광원:OPTOSUPPLY사제 LED(ND 필터에 의해 광량을 조정)
스트레스 인가 시간:2시간
본 실시예에서는, 2시간의 스트레스 인가에 있어서의 임계값 전압의 변동값을 임계값 전압 시프트량 ΔVth로 하고, TFT 특성에 있어서의 스트레스 내성의 지표로 하였다. 본 발명에서는 ΔVth(절댓값)가 8.0V 이하[도 1의 종래예(단층)의 구성예(참고 기준)의 ΔVth보다도 낮은 값]인 것을 스트레스 내성이 양호(○ 평가)하다고 하였다. 결과를 표 1에 나타낸다.
(습식 에칭 특성의 평가)
습식 에칭 특성을 평가하기 위해 산화물 반도체층을 적층 구조로 하지 않고, 제1, 제2 산화물 반도체층, 순Mo막의 각각에 대해, 산화물 반도체 가공용 에칭액 또는 소스-드레인 전극용 에칭액을 사용하였을 때의 에칭 레이트를 측정하였다. 그리고, 산화물 반도체 가공용 에칭액에 대한 습식 에칭성(제1 산화물 반도체층과 제2 산화물 반도체층의 에칭 레이트차), 소스-드레인 전극용 에칭액에 대한 습식 에칭 내성(제1 산화물 반도체층과 순Mo막의 에칭 레이트차)을 평가하였다.
본 발명의 적층 구조에 사용하는 제1 산화물 반도체층에 대해, 이하와 같이 하여 시료를 제작하고, 습식 에칭 특성을 평가하였다.
실시예 1(스트레스 내성 평가)과 마찬가지로 하여 글래스 기판에 게이트 전극(Mo), 게이트 절연막(SiO2)을 순차적으로 성막하였다. 다음으로 InZnSnO(In:Zn:Sn＝20:56.7:23.3), Ga2O3, ZnO 및 SnO2의 4개의 타깃을 기판의 주위에 배치하고, 정지하고 있는 기판에 제1 산화물 반도체층(막 두께 40㎚)을 상기 스트레스 내성 평가의 제1 산화물 반도체층의 스퍼터링 조건과 동일한 조건의 스퍼터링법으로 성막하였다.
이러한 성막 방법에 따르면, IGZTO의 조성비를 기판 상의 위치에 의해 바꿀 수 있다. 즉, 타깃으로부터 멀어짐에 따라 막 중의 타깃 구성 원소의 비율이 저하된다. 예를 들어 SnO2 타깃에 가까운 위치에서는, 조성은 In:Ga:Zn:Sn＝13.9:9.6:55.8:20.7로 되지만(표 1의 No.9), 기판 중앙에서는 In:Ga:Zn:Sn＝5.6:39.8:38.9:15.7로 된다(No.6). 또한 ZnO 타깃에 가까운 위치에서는 In:Ga:Zn:Sn＝6.0:15.0:73.0:6.0으로 된다(No.5).
또한, 이러한 성막 방법은 종래부터 최적의 조성비를 조사하는 방법으로서 확립되어 있다.
또한 제2 산화물 반도체층에 상당하는 IGZO[원자％비(In:Ga:Zn＝1:1:1)], 소스-드레인 전극에 상당하는 순Mo막도 각각 제작하고[성막 조건은 각각 실시예 1(스트레스 내성 평가)과 동일함], 마찬가지로 하여 각 습식 에칭액에 대한 습식 에칭 특성을 조사하였다.
상기 각 시료의 습식 에칭 특성은, (가) 산화물 반도체 가공용 습식 에칭액[간또가가꾸사제 「ITO-07N」, 액온:실온] 중에, 상기 시료를 침지하여 에칭을 행하였다. 에칭 전후의 산화물 반도체 박막의 막 두께의 변화(절삭량)를 측정하고, 에칭 시간과의 관계에 기초하여, 에칭 속도를 산출하였다.
또한 (나) 소스-드레인 전극용 습식 에칭액[나가세 켐텍스사제 「AC101」과 순수의 혼산 에천트(AC101:순수＝1:0.75), 액온:실온] 중에, 상기 시료를 침지하여 에칭을 행하고, 마찬가지로 하여 에칭 속도를 산출하였다.
또한, 산화물 반도체 가공용 습식 에칭액에 대한 제2 반도체층에 상당하는 IGZO막의 에칭 레이트는 21㎚/분이었다. 또한 소스-드레인 전극용 습식 에칭액에 대한 순Mo막의 에칭 레이트는 200㎚/분이었다.
IGZTO막(No.1∼10)과 IGZO막의 에칭 레이트비가 0.1∼4배인 경우, (가) 산화물 반도체 가공용 습식 에칭액에 대한 습식 에칭성이 양호(○)하다고 평가하고, 상기 에칭 레이트비가 상기 범위 밖인 경우를 불량(×)이라고 평가하였다.
또한 제1 산화물 반도체층의 에칭 레이트가 순Mo막의 에칭 레이트에 대해 1/2 이하이면, (나) 소스-드레인 전극용 습식 에칭액에 대한 습식 에칭 내성이 양호(○)하다고 평가하고, 1/2 초과인 경우를 상기 습식 에칭 내성이 불량(×)이라고 평가하였다.
(종합 평가)
상기 스트레스 내성 및 습식 에칭 특성의 결과에 기초하여 하기 기준으로 판정하였다.
○:스트레스 내성 ΔVth≤8.0V, 또한
습식 에칭 특성
(가) 산화물 반도체층용 에칭액:○ 평가
(나) 소스-드레인 전극용 습식 에칭액:○ 평가
×:상기 ○ 평가 이외
또한, 상기 「ΔVth≤8.0V」는, 제2 산화물 반도체층 단층의 경우와 비교하여 스트레스 내성이 양호하다고 평가할 수 있는 기준이다.
Figure 112014117630210-pct00001
No.2, 3, 6∼10은 본 발명의 제1 산화물 반도체층에 포함되는 성분 조성을 규정의 범위 내에서 제어한 예이며, 우수한 스트레스 내성과 에칭 특성을 갖고 있었다.
No.1은, Sn의 함유량이 적은 예이다. Sn이 적었으므로, 스트레스 내성이 나쁘고, 또한 소스-드레인 전극용 습식 에칭액에 대해 제1 산화물 반도체층이 용출해 버렸다.
No.4는, Sn 함유량이 적은 예이다. No.1과 동일하게, Sn이 적었으므로, 스트레스 내성이 나쁘고, 소스-드레인 전극용 습식 에칭액에 대해서도 습식 에칭 내성이 나빴다. 또한 제1과 제2 스퍼터링 레이트가 다르고, IGZO보다도 제1 산화물 반도체층의 에칭 속도가 빨랐다.
No.5는, Zn 함유량이 많고, 또한 Sn 함유량이 적은 예이다. Zn이 많고, 또한, Sn이 적었으므로, 소스-드레인 전극용 습식 에칭액에 대해 제1 산화물 반도체층이 용출해 버렸다.
실시예 2(ESL형)
(스트레스 내성 평가)
산화물 반도체층을 갖는 TFT(도 2, 도 4)를 제작하고, 스트레스 내성을 평가하였다.
우선, 글래스 기판(1)(코닝사제 이글XG, 직경 100㎜×두께 0.7㎜) 상에, 게이트 전극(2)으로서 Mo 박막을 100㎚, 및 게이트 절연막(3)으로서 SiO2(200㎚)를 순차적으로 성막하였다. 게이트 전극(2)은 순Mo의 스퍼터링 타깃을 사용하고, DC 스퍼터법에 의해, 성막 온도:실온, 성막 파워:300W, 캐리어 가스:Ar, 가스압:2mTorr, Ar 가스 유량:20sccm에서 성막하였다. 또한, 게이트 절연막(3)은 플라즈마 CVD법을 이용하고, 캐리어 가스:SiH4와 N2O의 혼합 가스, 성막 파워:100W, 성막 시의 가스압:133㎩, 성막 온도:320℃에서 성막하였다.
다음으로, 게이트 절연막(3) 상에 제2 산화물 반도체층(4)[IGZO:(원자％비 In:Ga:Zn＝1:1:1)]을 성막하고 나서, 표 2에 나타내는 조성의 산화물 반도체층[제1 산화물 반도체층(4A)]을, 산화물 반도체층의 조성에 따른 조성을 갖는 산화물 스퍼터링 타깃을 사용하여 하기 조건의 스퍼터링법에 의해 소정의 막 두께로 성막하였다(표 2 중, No.1∼16;도 4).
또한, 도 2의 예에서는 산화물 반도체층은 제2 산화물 반도체층(4)(단층)만이며, 제1 산화물 반도체층(4A)은 성막하고 있지 않다.
산화물 반도체층을 구성하는 제2 산화물 반도체층(4)과 제1 산화물 반도체층(4A)의 성막은 도중에 챔버를 대기 개방하지 않고, 연속적으로 성막을 행하였다.
이와 같이 하여 얻어진 산화물 반도체층 중의 금속 원소의 각 함유량은, XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다. 제1, 제2 산화물 반도체층의 금속 원소의 함유량은 성막에 사용한 산화물 스퍼터링 타깃 중의 금속 원소의 함유량과 조성비는 동일하였다.
제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)의 성막은 모두 DC 스퍼터링법을 이용하여 성막하였다. 스퍼터링에 사용한 장치는 (주)알박사제 「CS-200」이며, 스퍼터링 조건은 이하와 같다.
기판 온도:실온
가스압:1mTorr
산소 분압:O2/(Ar＋O2)×100＝4％
성막 파워 밀도:2.55W/㎠
상기한 바와 같이 하여 산화물 반도체층을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. (가) 습식 에천트액으로서는, 간또가가꾸사제 「ITO-07N」을 사용하였다.
산화물 반도체층을 패터닝한 후, 막질을 향상시키기 위해 프리 어닐 처리를 행하였다. 프리 어닐은, 대기 분위기에서 350℃에서 1시간 행하였다.
다음으로 에치 스토퍼층(8)으로서, 플라즈마 CVD법을 이용하여 채널층(산화물 반도체층) 상에 실리콘 산화막(SiO2)을 100㎚ 성막하였다. 구체적으로는, 기판 온도:200℃, 성막 파워:100W, 캐리어 가스:SiH4와 N2O의 혼합 가스에서 성막하였다. 또한, 에치 스토퍼층(8)은, 게이트 절연막과 동일한 장치를 사용하여 성막하였다.
다음으로, 순Mo를 사용하고, 리프트 오프법에 의해 소스-드레인 전극(5)을 형성하였다. 구체적으로는 포토레지스트를 사용하여 패터닝을 행한 후, Mo 박막을 DC 스퍼터링법에 의해 성막(막 두께는 100㎚)하였다. 소스-드레인 전극용 Mo 박막의 성막 조건은 상기 게이트 전극과 동일하게 하였다. 이어서, 아세톤액 중에서 초음파 세정기에 걸어 불필요한 포토레지스트를 제거하고, TFT의 채널 길이를 10㎛, 채널 폭을 25㎛로 하였다.
이와 같이 하여 소스-드레인 전극(5)을 형성한 후, 그 위에, 보호막(6)을 형성하였다. 보호막(6)으로서, SiO2(막 두께 100㎚)와 SiN(막 두께 150㎚)의 적층막(합계 막 두께 350㎚)을 사용하였다. 상기 SiO2 및 SiN의 형성은, 삼코사제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 이용하여 행하였다. 본 실시예에서는, N2O 가스에 의해 플라즈마 처리를 행한 후, SiO2막 및 SiN막을 순차적으로 형성하였다. SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 어느 경우나 성막 파워를 100W, 성막 온도를 150℃로 하였다.
다음으로 포토리소그래피 및 건식 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성하였다.
이와 같이 하여 얻어진 각 TFT에 대해, 이하와 같이 하여 광 조사와 부 바이어스 스트레스 인가 후의 스트레스 내성을 평가하였다.
본 실시예에서는, 게이트 전극에 부 바이어스를 가하면서 광(백색광)을 조사하는 스트레스 인가 시험을 행하였다. 스트레스 인가 조건은 이하와 같다. 광의 파장으로서는, 산화물 반도체의 밴드 갭에 가깝고, 트랜지스터 특성이 변동하기 쉬운 400㎚ 정도를 선택하였다.
게이트 전압:－20V
기판 온도:60℃
광 스트레스
파장:400㎚
조도(TFT에 조사되는 광의 강도):0.1μW/㎠
광원:OPTOSUPPLY사제 LED(ND 필터에 의해 광량을 조정)
스트레스 인가 시간:2시간
본 실시예에서는, 2시간의 스트레스 인가에 있어서의 임계값 전압의 변동값을 임계값 전압 시프트량 ΔVth로 하고, TFT 특성에 있어서의 스트레스 내성의 지표로 하였다. 본 발명에서는 ΔVth(절댓값)가 3.0V 이하인 것을 스트레스 내성이 양호(○ 평가)하다고 하고, 상기 ΔVth가 3.0V 초과인 것을 불합격(판정:×)으로 하였다. 결과를 표 2에 나타낸다.
(습식 에칭 특성의 평가)
습식 에칭 특성을 평가하기 위해 산화물 반도체층을 적층 구조로 하지 않고, 제1, 제2 산화물 반도체층에 대해 각각의 에칭 레이트를 측정하고, 산화물 반도체 가공용 에칭액에 대한 습식 에칭성(제1 산화물 반도체층과 제2 산화물 반도체층의 에칭 레이트차)을 평가하였다.
본 발명의 적층 구조에 사용하는 제1 산화물 반도체층에 대해, 이하와 같이 하여 시료를 제작하고, 습식 에칭 특성을 평가하였다.
실시예 2(스트레스 내성 평가)와 마찬가지로 하여 글래스 기판에 게이트 전극(Mo), 게이트 절연막(SiO2)을 순차적으로 성막하였다. 다음으로 InZnSnO(In:Zn:Sn＝20:56.7:23.3), Ga2O3, ZnO 및 SnO2의 4개의 타깃을 기판의 주위에 배치하고, 정지하고 있는 기판에 제1 산화물 반도체층(막 두께 40㎚)을 상기 실시예 2(스트레스 내성 평가)의 제1 산화물 반도체층의 스퍼터링 조건과 동일한 조건의 스퍼터링법으로 성막하였다.
이러한 성막 방법에 따르면, IGZTO의 조성비를 기판 상의 위치에 의해 바꿀 수 있다. 즉, 타깃으로부터 멀어짐에 따라 막 중의 타깃 구성 원소의 비율이 저하된다. 예를 들어 SnO2 타깃에 가까운 위치에서는, 조성은 In:Ga:Zn:Sn＝3.6:52.7:29.7:14.0으로 되지만(표 2의 No.1), 기판 중앙에서는 In:Ga:Zn:Sn＝5.0:35.3:49.1:10.6으로 된다(No.10). 또한 ZnO 타깃에 가까운 위치에서는 In:Ga:Zn:Sn＝10.6:13.0:60.8:15.5로 된다(No.15).
또한, 이러한 성막 방법은 종래부터 최적의 조성비를 조사하는 방법으로서 확립되어 있다.
또한 제2 산화물 반도체층에 상당하는 IGZO(원자％비로 In:Zn:Sn＝1:1:1)를 제작하고[성막 조건은 실시예 2(스트레스 내성 평가)의 제2 산화물 반도체층과 동일함], 상기 No.1∼16과 마찬가지로 하여 습식 에칭 특성을 조사하였다.
상기 각 시료의 습식 에칭 특성은, (가) 산화물 반도체 가공용 습식 에칭액[간또가가꾸사제 「ITO-07N」, 액온:실온] 중에, 상기 시료를 침지하여 에칭을 행하였다. 에칭 전후의 산화물 반도체 박막의 막 두께의 변화(절삭량)를 측정하고, 에칭 시간과의 관계에 기초하여, 에칭 속도를 산출하였다.
또한 제2 산화물 반도체층에 상당하는 IGZO의 에칭 레이트는 21㎚/분이었다.
IGZTO막(No.1∼16)과 IGZO막의 에칭 레이트비가 0.1∼4배인 경우, (가) 산화물 반도체 가공용 습식 에칭액에 대한 습식 에칭성이 양호(○)하다고 평가하고, 상기 에칭 레이트비가 상기 범위 밖인 경우를 불량(×)이라고 평가하였다.
(종합 평가)
상기 스트레스 내성 및 습식 에칭 특성의 결과에 기초하여 하기 기준으로 판정하였다.
○:스트레스 내성 ΔVth≤3.0V, 또한
습식 에칭 특성 ○ 평가
×:상기 ○ 평가 이외
또한, ΔVth가 3.0V 이하이면, 제2 산화물 반도체층 단층과 비교하여 스트레스 내성이 양호하다고 평가할 수 있다.
Figure 112014117630210-pct00002
No.2∼12, 14는 본 발명의 제1 산화물 반도체층에 포함되는 성분 조성을 규정의 범위 내에서 제어한 예이며, 우수한 스트레스 내성과 에칭 특성을 갖고 있었다.
No.1은 Zn 함유량이 적은 예이며, 에칭 속도가 느렸으므로, 에칭 특성이 나빴다.
No.13, 15는 Zn 함유량이 많은 예이며, IGZO막보다도, 제1 산화물 반도체층의 에칭 레이트가 지나치게 빨랐으므로, 사이드 에칭이 커지고, 원하는 형상으로 패터닝할 수 없었다. 또한 스트레스 내성도 나빴다.
No.16은 Ga가 적은 예이며, 스트레스 내성이 낮았다.
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 제2 산화물 반도체층
4A : 제1 산화물 반도체층
5 : 소스-드레인 전극
6 : 보호막(절연막)
7 : 콘택트 홀
8 : 에치 스토퍼층

Claims (5)

  1. 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스-드레인 전극, 및 상기 소스-드레인 전극을 보호하는 보호막을 이 순서로 갖는 박막 트랜지스터이며,
    상기 산화물 반도체층은,
    In, Ga, Zn, Sn 및 O로 구성되는 제1 산화물 반도체층과,
    In, Ga, Zn 및 O로 구성되는 제2 산화물 반도체층을 갖는 적층체이며,
    상기 제2 산화물 반도체층은, 상기 게이트 절연막 상에 형성되어 있음과 함께,
    상기 제1 산화물 반도체층은, 상기 제2 산화물 반도체층과 상기 보호막 사이에 형성되어 있고, 또한
    상기 제1 산화물 반도체층 중, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％, 이하 동일함)은,
    In:25％ 이하(0％를 포함하지 않음),
    Ga:5％ 이상,
    Zn:30.0∼60.0％, 및
    Sn:8∼30％인 것을 특징으로 하는, 박막 트랜지스터.
  2. 제1항에 있어서, 상기 제1 산화물 반도체층의 소스-드레인 전극용 습식 에칭액에 대한 에칭 레이트는, 상기 소스-드레인 전극의 에칭 레이트의 1/2 이하인, 박막 트랜지스터.
  3. 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 에치 스토퍼층, 소스-드레인 전극, 및 상기 소스-드레인 전극을 보호하는 보호막을 이 순서로 갖는 박막 트랜지스터이며,
    상기 산화물 반도체층은,
    In, Ga, Zn, Sn 및 O로 구성되는 제1 산화물 반도체층과,
    In, Ga, Zn 및 O로 구성되는 제2 산화물 반도체층을 갖는 적층체이며,
    상기 제2 산화물 반도체층은, 상기 게이트 절연막 상에 형성되어 있음과 함께,
    상기 제1 산화물 반도체층은, 상기 제2 산화물 반도체층과 상기 에치 스토퍼층 사이에 형성되어 있고, 또한
    상기 제1 산화물 반도체층 중, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자％, 이하 동일함)은,
    In:25％ 이하(0％를 포함하지 않음),
    Ga:8.0％ 이상,
    Zn:30.0∼60.0％, 및
    Sn:5∼35％인 것을 특징으로 하는, 박막 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 산화물 반도체층의 두께가 0.5㎚ 이상인, 박막 트랜지스터.
  5. 제1항 내지 제3항 중 어느 한 항에 기재된 박막 트랜지스터를 구비한, 표시 장치.
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