JP2016111125A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】電極を形成するためのエッチングストッパー層を設けることなく、チャネルの形成される半導体層に適した材料を用いることができるボトムゲート−トップコンタクト型の薄膜トランジスタおよびその製造方法を提供する。【解決手段】基板１上に設けられたゲート電極２と、ゲート電極２上にゲート絶縁層３を介して設けられた半導体層４と、半導体層４上の一部に平面視で重なり合って接するソース電極５と、ソース電極５と離間して配置され、半導体層４上の一部に平面視で重なり合って接するドレイン電極６とを有し、半導体層４が、材料の異なる二層以上の層が積層されたものであり、材料の異なる二層以上の層のうちの最上層４１がダメージ耐性に優れる材料で形成されている薄膜トランジスタ１０とする。【選択図】図１

Description

本発明は、薄膜トランジスタおよびその製造方法に関し、特に、ボトムゲート−トップコンタクト型の薄膜トランジスタおよびその製造方法に関する。

従来、ディスプレイなどの表示装置の駆動回路には、薄膜トランジスタ（以下、ＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と称することもある。）が用いられている。

薄膜トランジスタとしては、チャネルの形成される半導体層に、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ：商標登録第５４５１８２１号））を用いたものが注目されている。チャネルの形成される半導体層にＩｎ−Ｇａ−Ｚｎ−Ｏを用いたＴＦＴ（以下、ＩＧＺＯ−ＴＦＴと称することもある。）は、アモルファスシリコンを用いたＴＦＴと比べて電子の移動度が高い（非特許文献１参照）。

また、薄膜トランジスタとしては、ボトムゲート−トップコンタクト型のＴＦＴがある。ボトムゲート−トップコンタクト型のＴＦＴの製造方法としては、以下に示す製造方法がある。まず、基板上に、ゲート電極とゲート絶縁層と半導体層と電極層とをこの順で形成する。次に、電極層上に所定の形状を有するマスクを形成する。その後、電極層の一部を半導体層が露出するまでウェットエッチングにより除去することにより、所定の形状のソース電極およびドレイン電極を形成する。

Ｋ．Ｎｏｍｕｒａ ｅｔ ａｌ.， Ｎａｔｕｒｅ ｖｏｌ．４３２，ｐ．４８８（２００４）

チャネルの形成される半導体層に、酸化インジウムガリウム亜鉛を用いたＩＧＺＯ−ＴＦＴは、高い移動度が得られる。しかし、酸化インジウムガリウム亜鉛は、ＴＦＴの電極を形成する際に使用するウェットエッチング液に溶解しやすく、上記のウェットエッチング液に接触すると容易にダメージを受ける。このため、ボトムゲート−トップコンタクト型のＩＧＺＯ−ＴＦＴを製造する場合には、以下に示すように、電極を効率よく形成することは困難であった。

ボトムゲート−トップコンタクト型のＴＦＴの電極は、通常、チャネルの形成される半導体層上に電極層を形成し、電極層の一部をウェットエッチングにより除去するパターニングを行って形成している。半導体層の材料として、酸化インジウムガリウム亜鉛を用いる場合には、半導体層がダメージを受けないように、電極層を除去するためのエッチング液と酸化インジウムガリウム亜鉛層との接触を避ける必要がある。このため、電極層を形成する前に、エッチングストッパー層を設けなければならず、手間がかかっていた。また、エッチングストッパー層を有するＴＦＴは、ＴＦＴの構造上、短チャネル化が困難であることと寄生容量が大きくなることとが課題となっていた。

ボトムゲート−トップコンタクト型のＴＦＴにおいて、エッチングストッパー層を設けることなく効率よく電極を形成するには、エッチングによるダメージに対して耐性（ダメージ耐性）を有する半導体層を形成すればよい。しかし、従来、ダメージ耐性を有する半導体層を有するＴＦＴでは、所望の性能が得られない場合があった。

より詳細には、ＴＦＴに要求される性能として、例えば、移動度を高くする、しきい値電圧を高精度で制御する、信頼性を向上させることなどが挙げられる。電極を形成する際に使用するエッチングストッパー層を設けない場合、半導体層に用いる材料は、エッチングによるダメージに対して耐性を有する材料の中から選択しなければならない。このため、性能の優れたＴＦＴが得られる半導体層の材料であっても、使用できない場合があった。よって、所望の性能が得られ、しかも電極を形成する際に用いるウェットエッチング液に対する耐性に優れる半導体層を有するＴＦＴを実現することは困難であった。

本発明は、上記の事情に鑑みてなされたものであり、電極を形成するためのエッチングストッパー層を設けることなく、チャネルの形成される半導体層に適した材料を用いることができるボトムゲート−トップコンタクト型の薄膜トランジスタおよびその製造方法を提供することを課題とする。

本発明者は、上記課題を解決するために、以下に示すように鋭意検討した。
所望の性能を有するボトムゲート−トップコンタクト型の薄膜トランジスタを得るためには、電極を形成する際に使用するウェットエッチング液に対する耐性に関わらず、チャネルの形成される半導体層の材料として最適な材料を選択することが好ましい。
そこで、本発明者は、半導体層を多層構造とし、最上層に上記のウェットエッチング液に対する耐性を有する材料からなる層を形成し、最上層の下にチャネルの形成される半導体層に適した材料からなる下層を配置することについて検討した。

その結果、多層構造の半導体層における最上層に用いる材料として、以下に示すダメージ耐性に優れる材料を用いればよいことが分かった。
本発明において「ダメージ耐性に優れる材料」とは、この材料を用いてチャネルの形成される半導体層を形成した薄膜トランジスタにおいて、電極を形成する際に用いるウェットエッチング液に対して、耐性を有する材料である。耐性を有するとは、この材料からなる半導体層をエッチングストッパー層として、ウェットエッチングにより電極を形成してなるボトムゲート−トップコンタクト型の薄膜トランジスタが、スイッチング特性（オンとオフ）を示すことを意味する。

スイッチング特性を示すとは、例えば、ドレイン電圧を１Ｖとして、半導体パラメータアナライザを用いて薄膜トランジスタのゲート電圧−ドレイン電流特性の測定を行なった場合に、オンの時のドレイン電流とオフの時のドレイン電流との比が１０の６乗（１０^６）以上であることを意味する。薄膜トランジスタの電極を形成する際に用いるウェットエッチング液としては、例えば、混酸Ａｌエッチング液（関東化学株式会社製）、Ｍｏエッチング液（商品名：Ｓ−８０６５１（関東化学株式会社製））、Ａｌエッチング液（商品名：ＥＬ Ｐｕｒｅ Ｅｔｃｈ ＮＳ−３０（林純薬工業株式会社製））等が挙げられる。

上述した多層構造の半導体層を有するボトムゲート−トップコンタクト型の薄膜トランジスタでは、半導体層の最上層がダメージ耐性に優れる材料で形成されているので、最上層の下に配置された下層の材料として、電極を形成する際に使用するウェットエッチング液に対する耐性に関わらず、チャネルの形成される半導体層の材料として最適な材料を選択できる。

また、本発明者が検討した結果、最上層がダメージ耐性に優れる材料で形成されている多層構造の半導体層を有する上記の薄膜トランジスタでは、半導体層の材料に起因する薄膜トランジスタの性能は、下層の材料によって決定されることが分かった。これは、上記の薄膜トランジスタでは、ソース電極とドレイン電極との間に、下層を主な経路とする電流のパスが形成されるためであると推定される。この電流のパスは、下層が、最上層よりもゲート電極に近いために形成されるものと推定される。

しかも、本発明者が検討した結果、上記の薄膜トランジスタでは、最上層に代えて下層上にエッチングストッパー層を形成し、これを用いて電極を形成した薄膜トランジスタと、同等の性能が得られることが分かった。これは、上記の薄膜トランジスタでは、下層を主な経路とする電流のパスが形成されることと、電極を形成する際に下層がウェットエッチング液に接触しないため、下層の表面がウェットエッチング液に起因するダメージを受けないこととによるものと推定される。

本発明は、上記の知見に基づいて完成されたものであり、その要旨は、以下のとおりである。
［１］ 基板上に設けられたゲート電極と、前記ゲート電極上にゲート絶縁層を介して設けられた半導体層と、前記半導体層上の一部に平面視で重なり合って接するソース電極と、前記ソース電極と離間して配置され、前記半導体層上の一部に平面視で重なり合って接するドレイン電極とを有し、前記半導体層が、材料の異なる二層以上の層が積層されたものであり、前記材料の異なる二層以上の層のうちの最上層がダメージ耐性に優れる材料で形成されていることを特徴とする薄膜トランジスタ。

［２］ 前記材料の異なる二層以上の層が、組成比の異なる同じ元素からなる材料で形成されていることを特徴とする［１］に記載の薄膜トランジスタ。
［３］ 前記材料の異なる二層以上の層のうち前記ゲート電極に最も近い層が、最も高い移動度の得られる材料で形成されていることを特徴とする［１］または［２］に記載の薄膜トランジスタ。

［４］ 前記最上層が、ＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛で形成されていることを特徴とする［１］〜［３］のいずれかに記載の薄膜トランジスタ。
［５］ 前記最上層の厚みが、１〜１００ｎｍであることを特徴とする［１］〜［４］のいずれかに記載の薄膜トランジスタ。

［６］ 前記半導体層が、前記最上層と、前記最上層の下に配置された下層とからなり、前記下層が、ＷＯ_３を５．０〜１２．５質量％含有する酸化インジウムタングステン亜鉛で形成されていることを特徴とする［４］または［５］に記載の薄膜トランジスタ。
［７］ 前記ソース電極および前記ドレイン電極が、Ａｌ層、Ｍｏ層、Ｍｏ合金層から選ばれる１以上の層で形成されていることを特徴とする［４］〜［６］のいずれかに記載の薄膜トランジスタ。

［８］ 基板上に、ゲート電極とゲート絶縁層と半導体層と電極層とをこの順で形成する積層工程と、前記電極層の一部を、前記半導体層が露出するまでウェットエッチングにより除去することで、所定の形状を有するソース電極およびドレイン電極を形成するエッチング工程とを有し、前記積層工程における前記半導体層を形成する工程が、材料の異なる二層以上の層を積層する工程を含み、前記材料の異なる二層以上の層のうちの最上層をダメージ耐性に優れる材料で形成することを特徴とする薄膜トランジスタの製造方法。

本発明の薄膜トランジスタは、ボトムゲート−トップコンタクト型の薄膜トランジスタであり、半導体層が、材料の異なる二層以上の層が積層されたものであり、その最上層がダメージ耐性に優れる材料で形成されたものである。
したがって、本発明の薄膜トランジスタでは、エッチングストッパー層を設けることなく電極を形成できる。すなわち、薄膜トランジスタとして不要な部材である電極を形成するためのエッチングストッパー層を設けたり、その一部を除去したりする必要はない。よって、例えば、半導体層の他にエッチングストッパー層を形成する場合と比較して、製造工程が少なく、効率よく製造できる。また、エッチングストッパー層を有する薄膜トランジスタと比較して、容易に短チャネル化できるとともに寄生容量を小さくできる。

また、本発明の薄膜トランジスタは、最上層がダメージ耐性に優れる材料で形成されたものであるため、最上層の下に配置された下層には、ダメージ耐性に関わらず、チャネルの形成される半導体層に適した材料を用いることができる。その結果、所望の性能を有する薄膜トランジスタが得られる。例えば、半導体層の下層を、高い移動度の得られる材料を用いて形成することで、効率よく製造でき、かつ移動度の高い薄膜トランジスタが得られる。

本発明の薄膜トランジスタの製造方法では、半導体層上に形成した電極層の一部を、半導体層が露出するまでウェットエッチングにより除去することで、所定の形状を有するソース電極およびドレイン電極を形成する。したがって、例えば、半導体層の他にエッチングストッパー層を形成する場合と比較して、製造工程が少なく、効率よく製造できる。

本発明の薄膜トランジスタの一例を示した断面模式図である。 図１に示す薄膜トランジスタの製造方法の一例を説明するための断面模式図である。 図１に示す薄膜トランジスタの製造方法の一例を説明するための断面模式図である。 本発明の薄膜トランジスタの他の例を示した断面模式図である。 実施例１の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。 実施例２の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。 比較例１の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。 比較例２の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。

以下、本発明の実施形態について、図面を用いて詳細に説明する。但し、本発明は、以下の実施形態に限定されるものではなく、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下に示す実施形態の記載内容に限定して解釈されるものではない。

＜第１実施形態＞
「薄膜トランジスタ」
図１は、本発明の薄膜トランジスタの一例を示した断面模式図である。
図１に示す薄膜トランジスタ１０は、ボトムゲート−トップコンタクト型のＴＦＴである。図１において、符号１は基板である。基板１上にはゲート電極２が設けられている。ゲート電極２上には、ゲート絶縁膜３を介して半導体層４が設けられている。半導体層４上には、ソース電極５と、ソース電極５と離間して配置されたドレイン電極６とが設けられている。

基板１は、特に限定されるものではなく、薄膜トランジスタ１０の用途に応じて選択できる。例えば、基板１として、シリコン基板、ガラス基板、プラスチックフィルム基板などを使用できる。プラスチックフィルム基板としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）などからなるものを用いることができる。

ゲート電極２としては、例えば、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：酸化インジウムスズ）等の導電性酸化物などを使用できる。
また、ゲート電極２を兼ねる基板１として、ドーパント原子が高濃度で注入された高ドープシリコン基板を用いてもよい。

ゲート絶縁層３としては、例えば、Ｓｉ酸化物、Ｓｉ窒化物、Ａｌ酸化物、Ａｌ窒化物などを使用できる。

半導体層４は、図１に示すように、最上層４１と、最上層４１の下に配置された下層４２とからなる。
最上層４１は、ダメージ耐性に優れる材料で形成されている。したがって、最上層４１は、ソース電極５およびドレイン電極６を形成する際に使用するウェットエッチング液に対して、十分に高い耐性を有している。このため、最上層４１をエッチングストッパー層として用いてソース電極５およびドレイン電極６を形成できる。よって、薄膜トランジスタ１０では、ウェットエッチングによりソース電極５およびドレイン電極６を形成するためのエッチングストッパー層は不要である。

最上層４１の材料に用いられるダメージ耐性に優れる材料としては、例えば、ＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛、酸化インジウムスズ亜鉛（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ：ＩＴＺＯ）などの酸化物半導体が挙げられる。これらのダメージ耐性に優れる材料の中でも、特に、ＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛を用いることが好ましい。

最上層４１の厚みは、１〜１００ｎｍであることが好ましい。最上層４１の厚みが１ｎｍ以上であると、ソース電極５およびドレイン電極６を形成する際に使用するウェットエッチング液に対する耐性がより優れたものとなる。最上層４１の厚みは、１０ｎｍ以上であることが、より好ましい。また、最上層４１の厚みが１００ｎｍ以下であると、例えば、薄膜トランジスタ１０を表示装置の画素駆動回路に用いる場合に、薄膜トランジスタ１０の厚みが厚すぎることがなく、好ましい。最上層４１の厚みは５０ｎｍ以下であることが、より好ましい。

最上層４１が、ＷＯ_３を１５．０質量％以上含有する酸化インジウムタングステン亜鉛で形成されている場合、ソース電極５およびドレイン電極６を形成する際に使用するウェットエッチング液に対する耐性が優れたものとなり、好ましい。酸化インジウムタングステン亜鉛におけるＷＯ_３の含有量は、上記のウェットエッチング液に対する耐性を、より一層向上させるために、２０．０質量％以上であることがより好ましい。また、最上層４１が、３０．０質量％以下のＷＯ_３を含有する酸化インジウムタングステン亜鉛で形成されている場合、最上層４１が薄膜トランジスタ１０の移動度を低下させることがなく、移動度の高い薄膜トランジスタ１０が得られる。酸化インジウムタングステン亜鉛におけるＷＯ_３の含有量は、より一層移動度の高い薄膜トランジスタ１０とするために、２５．０質量％以下であることがより好ましい。

本実施形態の薄膜トランジスタ１０では、ソース電極５とドレイン電極６との間に、最上層４１と下層４２のうちゲート電極２に近い下層４２を主な経路とする電流のパス（図１において矢印で示す。）が形成される。このため、本実施形態の薄膜トランジスタ１０では、半導体層４の材料に起因する薄膜トランジスタ１０の性能は、下層４２の材料によって決定される。

下層４２は、最上層４１と材料の異なるものである。下層４２の材料は、薄膜トランジスタ１０のチャネルとして機能しうるものであればよく、特に限定されるものではない。下地層４２の材料は、例えば、薄膜トランジスタ１０の移動度、信頼性、しきい値電圧の制御特性など、薄膜トランジスタ１０に要求される性能に応じて適宜決定できる。
下層４２の厚みは、特に限定されるものではないが、例えば、薄膜トランジスタ１０を表示装置の画素駆動回路に用いる場合、１０〜５０ｎｍであることが好ましい。

下層４２は、最上層４１よりも高い移動度の得られる材料で形成されていることが好ましい。最上層４１と下層４２のうちゲート電極２に近い下層４２を、最上層４１よりも高い移動度の得られる材料で形成することで、移動度の高い薄膜トランジスタ１０が得られる。

最上層４１と下層４２とは、組成比の異なる同じ元素からなる材料で形成されていることが好ましい。このような半導体層４では、最上層４１と下層４２との界面において、接合不具合が生じにくく、好ましい。

例えば、最上層４１がＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛で形成されている場合、下層４２は、ＷＯ_３を５．０〜１２．５質量％含有する酸化インジウムタングステン亜鉛で形成されていることが好ましい。このような半導体層４では、下層４２が最上層４１よりも高い移動度の得られる材料で形成されているものとなる。

下層４２を形成している酸化インジウムタングステン亜鉛が、ＷＯ_３を５．０質量％以上、より好ましくは１０．０質量％以上含有するものであると、薄膜トランジスタ１０の信頼性が向上する。また、酸化インジウムタングステン亜鉛がＷＯ_３を５．０質量％以上、より好ましくは１０．０質量％以上含有するものであると、下層４２の耐熱性が向上する。しかし、酸化インジウムタングステン亜鉛に含まれるＷＯ_３の含有量が１２．５質量％を超えると、薄膜トランジスタ１０の移動度が不十分となる恐れがある。したがって、ＷＯ_３の含有量は１２．５質量％以下であることが好ましく、１２．０質量％以下であることがより好ましい。

最上層４１および／または下層４２が酸化インジウムタングステン亜鉛で形成されている場合、酸化インジウムタングステン亜鉛として、０．２〜０．８質量％のＺｎＯを含有するものを用いることが好ましい。酸化インジウムタングステン亜鉛がＺｎＯを０．２〜０．８質量％含有するものであると、膜密度の高い半導体層４が得られるため、薄膜トランジスタ１０の信頼性が向上する。膜密度の高い半導体層４を得るためには、ＺｎＯを０．３〜０．７質量％含有することがより好ましい。
また、最上層４１および／または下層４２が酸化インジウムタングステン亜鉛で形成されている場合、酸化インジウムタングステン亜鉛として、ＷＯ_３とＺｎＯとを含有し、残部がＩｎ_２Ｏ_３であるものを用いることが好ましい。

ソース電極５およびドレイン電極６としては、例えば、Ａｌ、Ｍｏ、それらの合金などの金属材料を用いることができる。ソース電極５およびドレイン電極６は、単独の金属層からなるものであってもよいし、一部または全部が異なる金属材料からなる金属層を複数積層してなる積層構造を有するものであってもよい。具体的には、ソース電極５およびドレイン電極６は、それぞれＡｌ層、Ｍｏ層、Ｍｏ合金層から選ばれる１以上の層で形成されているものであってもよい。ソース電極５およびドレイン電極６が積層構造である場合の例としては、例えば、Ｍｏ合金層とＡｌ層とＭｏ合金層とがこの順に積層された３層構造が挙げられる。

ソース電極５およびドレイン電極６が、Ａｌ層、Ｍｏ層、Ｍｏ合金層から選ばれる１以上の層で形成されている場合、最上層４１の材料として、ＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛を用いることが好ましい。ＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛は、Ａｌ層、Ｍｏ層、Ｍｏ合金層から選ばれる１以上の層をエッチングするウェットエッチング液に対して、優れた耐性を有している。

ソース電極５およびドレイン電極６は、それぞれ、図１に示すように、半導体層４上の一部に平面視で重なり合って接している。

「製造方法」
図１に示す薄膜トランジスタ１０は、例えば、以下に示す方法により製造できる。
まず、図２に示すように、基板１上に、従来公知の方法を用いて、ゲート電極２とゲート絶縁膜３とを順次形成する。
次に、ゲート絶縁膜３上に、下層４２と、下層４２上に配置された最上層４１とからなる半導体層４を形成する。

下層４２および最上層４１の形成方法は、特に限定されるものではなく、従来公知の方法を用いることができ、例えば、スパッタ法を用いることができる。
スパッタ法により下層４２および最上層４１を形成する場合、例えば、ターゲットの組成および成膜条件を調整することにより、所望の組成を有する下層４２および最上層４１が得られる。

具体的には、下層４２の形成に適した組成の第１ターゲットと最上層４１の形成に適した組成の第２ターゲットとを用意する。そして、第１ターゲットを用いて下層４２を成膜した後、ターゲットを第１ターゲットから第２ターゲットに交換し、連続して最上層４１を成膜する方法などが挙げられる。

スパッタ法により下層４２および最上層４１を有する半導体層４を形成する場合の成膜条件としては、成膜時にチャンバーに供給するガスの種類及び流量などが挙げられる。スパッタ法により半導体層４を形成する場合、成膜時にＡｒガスなどの不活性ガスとＯ_２ガスとの混合ガスを、所定の流量で供給することが好ましい。下層４２の成膜時の成膜条件は、最上層４１の成膜時の成膜条件とは、同じであってもよいし、異なっていてもよい。
このようにして下層４２と最上層４１とからなる半導体層４を形成した後、必要に応じて、半導体層４に存在する欠陥を除去するための熱処理を行ってもよい。

次に、図２に示すように、半導体層４の最上層４１上に、ソース電極５およびドレイン電極６となる電極層５１を形成する。電極層５１は、従来公知の方法を用いて形成できる。
次に、電極層５１上に、従来公知の方法および材料を用いて、マスクとなる層を形成する。その後、従来公知の方法を用いて、マスクとなる層をパターニングし、図３に示すように、ソース電極５およびドレイン電極６の形状に対応する所定の形状を有するマスク５２とする。

その後、電極層５１の一部を、最上層４１の一部（図１において符号４ａで示す）が露出するまでウェットエッチングにより除去する。その後、マスク５２を除去することにより、所定の形状を有するソース電極５およびドレイン電極６が得られる。

電極層５１をウェットエッチングする場合に用いるエッチング液としては、金属をウェットエッチングする場合に通常用いられるエッチング液を用いることができ、特に限定されない。具体的には、エッチング液として、例えば、混酸Ａｌエッチング液（関東化学株式会社製）、Ｍｏエッチング液（商品名：Ｓ−８０６５１（関東化学株式会社製））、Ａｌエッチング液（商品名：ＥＬ Ｐｕｒｅ Ｅｔｃｈ ＮＳ−３０（林純薬工業株式会社製））等が挙げられる。

このようにしてソース電極５およびドレイン電極６を形成した後、必要に応じて、ソース電極５およびドレイン電極６を形成する際に発生した半導体層４中の欠陥を除去するための熱処理を行ってもよい。
以上の工程を行うことにより、図１に示す薄膜トランジスタ１０が得られる。

本実施形態の薄膜トランジスタ１０は、基板１上に設けられたゲート電極２と、ゲート電極２上にゲート絶縁層３を介して設けられた半導体層４と、半導体層４上の一部に平面視で重なり合って接するソース電極５およびドレイン電極６とを有するボトムゲート−トップコンタクト型の薄膜トランジスタであり、半導体層４が、下層４２と最上層４１とからなる材料の異なる二層の層が積層されたものであり、最上層４１がダメージ耐性に優れる材料で形成されている。したがって、本実施形態の薄膜トランジスタ１０では、最上層４１の上に直接ソース電極５およびドレイン電極６を形成できる。よって、本実施形態の薄膜トランジスタ１０は、半導体層４の他にエッチングストッパー層を有する薄膜トランジスタと比較して、製造工程が少なく、効率よく製造できる。

また、本実施形態の薄膜トランジスタ１０は、半導体層４の最上層４１がダメージ耐性に優れる材料で形成されたものである。このため、最上層４１の下に配置された下層４２には、ソース電極５およびドレイン電極６を形成する際に用いるウェットエッチング液に対する耐性に関わらず、チャネルの形成される半導体層４に適した材料を用いることができる。よって、所望の性能を有する薄膜トランジスタ１０が得られる。

また、本実施形態の薄膜トランジスタ１０において、最上層４１がＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛で形成され、下層４２がＷＯ_３を５．０〜１２．５質量％含有する酸化インジウムタングステン亜鉛で形成されている場合、高い移動度を有する薄膜トランジスタ１０が得られる。したがって、例えば、本実施形態の薄膜トランジスタ１０を表示装置の画素駆動回路に用いた場合、表示装置の画素を高速で駆動させることができる。

本実施形態の薄膜トランジスタ１０の製造方法では、基板１上に、ゲート電極２と、ゲート絶縁層３と、ダメージ耐性に優れる材料で形成された最上層４１を有する半導体層４と、電極層５１とを、この順で形成した後、電極層５１の一部を、半導体層４の最上層４１が露出するまでウェットエッチングにより除去することで、所定の形状を有するソース電極５およびドレイン電極６を形成する。このため、半導体層４の他にエッチングストッパー層を形成する場合と比較して、製造工程が少なく、効率よく製造できる。

＜第２実施形態＞
「薄膜トランジスタ」
図４は、本発明の薄膜トランジスタの他の例を示した断面模式図である。
図４に示す薄膜トランジスタ１１が、図１に示す第１実施形態の薄膜トランジスタ１０と異なるところは、半導体層４３のみである。したがって、図４に示す薄膜トランジスタ１１において、図１に示す薄膜トランジスタ１０と同じ部材には、同じ符号を付し、説明を省略する。

図４に示す半導体層４３は、材料の異なる三つの層が積層されたものである。半導体層４３は、最上層４１と、最上層４１の下に配置された下層とを有している。下層は、図４に示すように、ゲート電極２に最も近い第１下層４４と、第１下層４４の最上層４１側に配置された第２下層４５とを有している。

本実施形態の薄膜トランジスタ１１では、ソース電極５とドレイン電極６との間に、第１下層４４と第２下層４５と最上層４１のうち、最もゲート電極２に近い第１下層４４を主な経路とする電流のパス（図４において矢印で示す。）が形成される。このため、本実施形態の薄膜トランジスタ１１では、半導体層４の材料に起因する薄膜トランジスタ１１の性能は、第１下層４４と第２下層４５の２層の下層のうち、特に第１下層４４の材料の影響を強く受ける。

第１下層４４および第２下層４５の材料は、薄膜トランジスタ１１のチャネルとして機能しうるものであればよく、特に限定されるものではない。第１下層４４および第２下層４５の材料は、例えば、薄膜トランジスタ１０の移動度、信頼性、しきい値電圧の制御特性など、薄膜トランジスタ１０に要求される性能に応じて適宜決定できる。
第１下層４４と第２下層４５のそれぞれの厚みは、特に限定されるものではないが、例えば、薄膜トランジスタ１０を表示装置の画素駆動回路に用いる場合、１０〜５０ｎｍであることが好ましい。

第１下層４４および第２下層４５は、最上層４１よりも高い移動度の得られる材料で形成されていることが好ましい。さらに、第１下層４４と第２下層４５のうち、ゲート電極２に最も近い層である第１下層４４が、最も高い移動度の得られる材料で形成されていることが好ましい。
半導体層４３を形成している第１下層４４を、第１下層４４と第２下層４５と最上層４１のうち最も高い移動度の得られる材料で形成することで、移動度の高い薄膜トランジスタ１１が得られる。

図４に示す薄膜トランジスタ１１においては、半導体層４３を形成している第１下層４４と第２下層４５と最上層４１とが、組成比の異なる同じ元素からなる材料で形成されていることが好ましい。このような半導体層４では、第１下層４４と第２下層４５との界面、および第２下層４５と最上層４１との界面において、接合不具合が生じにくいものとなり、好ましい。

さらに、第１下層４４と第２下層４５と最上層４１とが、組成比の異なる同じ元素からなる材料で形成されていて、第２下層４５に含まれる各元素の含有量が、最上層４１と第１下層４４との間であることが、より好ましい。この場合、第１下層４４と第２下層４５との界面、および第２下層４５と最上層４１との界面における不具合が、より一層生じにくいものとなる。

例えば、最上層４１がＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛で形成されている場合、第１下層４４および第２下層４５は、ＷＯ_３を５．０〜１２．５質量％含有する酸化インジウムタングステン亜鉛で形成されていることが好ましい。さらに、第１下層４４に含まれるＷＯ_３の含有量が、第２下層４５よりも少ないことが好ましい。
このような半導体層４では、最上層４１、第２下層４５、第１下層４４の順で段階的に、高い移動度の得られる材料で形成されているものとなる。

「製造方法」
図４に示す薄膜トランジスタ１１は、例えば、以下に示す方法により製造できる。
まず、図１に示す薄膜トランジスタ１０と同様にして、基板１上に、従来公知の方法を用いて、ゲート電極２とゲート絶縁膜３とを順次形成する。
次に、ゲート絶縁膜３上に、第１下層４４と第２下層４５と最上層４１とからなる半導体層４３を形成する。

第１下層４４、第２下層４５、最上層４１の形成方法は、特に限定されるものではなく、従来公知の方法を用いることができ、例えば、スパッタ法を用いることができる。
スパッタ法により第１下層４４と第２下層４５と最上層４１を形成する場合、例えば、ターゲットの組成および成膜条件を調整することにより、所望の組成を有する第１下層４４と第２下層４５と最上層４１とが得られる。

具体的には、以下に示す方法を用いることができる。まず、第１下層４４、第２下層４５、最上層４１の形成に適した組成のターゲットをそれぞれ用意する。そして、第１下層４４の形成に適した組成のターゲットを用いて第１下層４４を形成し、第２下層４５の形成に適した組成のターゲットに交換し、連続して第２下層４５を形成する。また、第２下層４５を形成した後、最上層４１の形成に適した組成のターゲットに交換し、連続して最上層４１を形成する。

スパッタ法により第１下層４４と第２下層４５と最上層４１とからなる半導体層４３を形成する場合の成膜条件としては、成膜時にチャンバーに供給するガスの種類及び流量などが挙げられる。スパッタ法により半導体層４３を形成する場合、成膜時にＡｒガスなどの不活性ガスとＯ_２ガスとの混合ガスを、所定の流量で供給することが好ましい。第１下層４４の成膜時の成膜条件と、第２下層４５の成膜時の成膜条件と、最上層４１の成膜時の成膜条件とは、全て異なっていてもよいし、一部または全てが同じであってもよい。

このようにして第１下層４４と第２下層４５と最上層４１とからなる半導体層４３を形成した後、必要に応じて、半導体層４３に存在する欠陥を除去するための熱処理を行ってもよい。
次に、図１に示す薄膜トランジスタ１０と同様にして、半導体層４３の最上層４１上に、ソース電極５およびドレイン電極６を形成する。
以上の工程を行うことにより、図４に示す薄膜トランジスタ１１が得られる。

本実施形態の薄膜トランジスタ１１は、基板１上に設けられたゲート電極２と、ゲート電極２上にゲート絶縁層３を介して設けられた半導体層４３と、半導体層４３上の一部に平面視で重なり合って接するソース電極５およびドレイン電極６とを有するボトムゲート−トップコンタクト型の薄膜トランジスタであり、半導体層４３が、第１下層４４と第２下層４５と最上層４１とからなる材料の異なる三層の層が積層されたものであり、最上層４１がダメージ耐性に優れる材料で形成されている。
したがって、本実施形態の薄膜トランジスタ１１においても、図１に示す薄膜トランジスタ１０と同様に、最上層４１の上に直接ソース電極５およびドレイン電極６を形成できる。

また、本実施形態の薄膜トランジスタ１１は、半導体層４３の最上層４１がダメージ耐性に優れる材料で形成されたものである。このため、第１下層４４および第２下層４５には、ソース電極５およびドレイン電極６を形成する際に用いるウェットエッチング液に対する耐性に関わらず、チャネルの形成される半導体層４３に適した材料を用いることができる。よって、所望の性能を有する薄膜トランジスタ１１が得られる。

また、本実施形態の薄膜トランジスタ１１において、最上層４１がＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛で形成され、第１下層４４および第２下層４５が、ＷＯ_３を５．０〜１２．５質量％含有する酸化インジウムタングステン亜鉛で形成され、第１下層４４に含まれるＷＯ_３の含有量が、第２下層４５よりも少ない場合、高い移動度を有する薄膜トランジスタ１１が得られる。

本実施形態の薄膜トランジスタ１１の製造方法では、基板１上に、ゲート電極２と、ゲート絶縁層３と、ダメージ耐性に優れる材料で形成された最上層４１を有する半導体層４３と、電極層５１とを、この順で形成した後、電極層５１の一部を、半導体層４３の最上層４１が露出するまでウェットエッチングにより除去することで、所定の形状を有するソース電極５およびドレイン電極６を形成する。このため、半導体層４３の他にエッチングストッパー層を形成する場合と比較して、製造工程が少なく、効率よく製造できる。

「他の例」
本発明は、上記の実施形態に限定されるものではない。
例えば、半導体層として、第１実施形態においては、材料の異なる二層の層が積層されたもの、第２実施形態においては、材料の異なる三層の層が積層されたものを例に挙げて説明したが、半導体層は、材料の異なる二層以上の層が積層されたものであればよく、四層以上であってもよい。

以下、本発明を実施例に基づいて具体的に説明する。なお、本発明はこれらの実施例のみに限定されるものではない。
「実施例１」
以下に示す方法により、図１に示す薄膜トランジスタ１０を形成し、評価した。
まず、ゲート電極２を兼ねた基板１として、高ドープシリコン基板を用意し、表面のシリコンを熱酸化することにより、厚さ１００ｎｍのＳｉＯ_２熱酸化膜からなるゲート絶縁膜３を形成した。

その後、ゲート絶縁膜３の上に、スパッタ法により、下記組成Ａの酸化インジウムタングステン亜鉛で形成された厚さ３ｎｍの下層４２を成膜した。その後、ターゲットを交換して、下記組成Ｂの酸化インジウムタングステン亜鉛で形成された厚さ１２ｎｍの最上層４１を連続して成膜し、半導体層４を形成した。
半導体層４を形成するためのスパッタは、印加電力を高周波（ＲＦ）で１００Ｗとし、成膜時のガス流量を、Ａｒガスを１９．６ｓｃｃｍ、Ｏ_２ガスを０．４ｓｃｃｍとして行った。

このようにして下層４２と最上層４１とからなる半導体層４を形成した後、ホットプレートを用いて、大気中で３００℃、１時間の熱処理を行った。

次に、図２に示すように、半導体層４上に、ソース電極５およびドレイン電極６となる電極層５１を形成した。電極層５１としては、厚さ１０ｎｍのＭｏ合金層と、厚さ３０ｎｍのＡｌ層と、厚さ１０ｎｍのＭｏ合金層とが、下から順に積層された３層構造のものを形成した。Ｍｏ合金層は、ＭＴＤ−４６（商品名：日立金属株式会社製）を用いて形成した。Ａｌ層は、一般的な材料を用いて形成した。

次に、図３に示すように、電極層５１上に、公知の方法を用いて所定の形状にパターニングされたマスク５２を形成した。続いて、電極層５１の一部を半導体層４の最上層４１の一部が露出するまでウェットエッチングにより除去した。エッチング液としては、関東化学株式会社製の混酸Ａｌエッチング液を用いた。
その後、マスク５２を除去することにより、所定の形状を有するソース電極５およびドレイン電極６を得た。
次に、ソース電極５およびドレイン電極６までの各層の形成された基板１に対して、ホットプレートを用いて、大気中で２００℃、１時間の熱処理を行った。

以上の工程により、実施例１の薄膜トランジスタを得た。なお、実施例１の薄膜トランジスタは、チャネル長が１００μｍ、チャネル幅が１０００μｍとなるように作製した。
このようにして得られた実施例１の薄膜トランジスタについて、半導体パラメータアナライザを用いて、ゲート電圧−ドレイン電流特性の測定を行った。その結果を図５に示す。

なお、ゲート電圧−ドレイン電流特性は、ソース電極に０Ｖ、ドレイン電極にドレイン電圧として１Ｖを印加し、ゲート電極に加えるゲート電圧を変化させて、その時のドレイン電流を測定した。そして、オンの時のドレイン電流とオフの時のドレイン電流との比が１０の６乗（１０^６）以上であるものを、良好なスイッチング特性を示すものであると判断した。

図５は、実施例１の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。実施例１の薄膜トランジスタは、図５に示すように、オンの時のドレイン電流とオフの時のドレイン電流との比が１０の６乗以上であり、良好なスイッチング特性（オンとオフ）を示した。また、実施例１の薄膜トランジスタは、移動度が２０．２ｃｍ^２／Ｖｓであり、高い移動度を有するものであった。

「実施例２」
以下に示す製造方法を用いて、半導体層４を形成したこと以外は、実施例１と同様にして実施例２の薄膜トランジスタを得た。
すなわち、実施例１と同様にして形成したゲート絶縁膜３の上に、スパッタ法により、下記組成Ｃの酸化インジウムタングステン亜鉛で形成された厚さ５ｎｍの下層４２を成膜した。その後、ターゲットを交換して、下記組成Ｂの酸化インジウムタングステン亜鉛で形成された厚さ１０ｎｍの最上層４１を連続して成膜し、半導体層４を形成した。

このようにして得られた実施例２の薄膜トランジスタについて、実施例１と同様にして、ゲート電圧−ドレイン電流特性の測定を行った。その結果を図６に示す。
図６は、実施例２の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。実施例２の薄膜トランジスタは、図６に示すように、オンの時のドレイン電流とオフの時のドレイン電流との比が１０の６乗以上であり、良好なスイッチング特性（オンとオフ）を示した。また、実施例２の薄膜トランジスタは、移動度が１８．０ｃｍ^２／Ｖｓであり、高い移動度を有するものであった。

「比較例１」
以下に示す製造方法を用いて、半導体層を形成したこと以外は、実施例１と同様にして比較例１の薄膜トランジスタを得た。
すなわち、実施例１と同様にして形成したゲート絶縁膜の上に、下記組成Ｂの酸化インジウムタングステン亜鉛で形成された厚さ１５ｎｍの半導体層を形成した。

このようにして得られた比較例１の薄膜トランジスタについて、実施例１と同様にして、ゲート電圧−ドレイン電流特性の測定を行った。その結果を図７に示す。
図７は、比較例１の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。比較例１の薄膜トランジスタは、図７に示すように、オンの時のドレイン電流とオフの時のドレイン電流との比が１０の６乗以上であり、良好なスイッチング特性（オンとオフ）を示した。しかし、比較例１の薄膜トランジスタは、移動度が１４．１ｃｍ^２／Ｖｓであり、実施例１および実施例２と比較して移動度が低いものであった。

「比較例２」
以下に示す製造方法を用いて、半導体層を形成したこと以外は、実施例１と同様にして比較例２の薄膜トランジスタを得た。
すなわち、実施例１と同様にして形成したゲート絶縁膜の上に、下記組成Ａの酸化インジウムタングステン亜鉛で形成された厚さ１５ｎｍの半導体層を形成した。

このようにして得られた比較例２の薄膜トランジスタについて、実施例１と同様にして、ゲート電圧−ドレイン電流特性の測定を行った。その結果を図８に示す。
図８は、比較例２の薄膜トランジスタのゲート電圧−ドレイン電流特性を示したグラフである。比較例２の薄膜トランジスタは、図８に示すように、高い電流値を示した。しかし、比較例２の薄膜トランジスタは、図８に示すように、スイッチング特性（オンとオフ）を示さなかった。これは、比較例２では、ソース電極およびドレイン電極を形成する際に使用したウェットエッチング液に半導体層が接触して、ダメージを受けたことが原因であると推定される。

［組成Ａ］
ＷＯ_３：１０．０質量％、ＺｎＯ：０．５質量％、Ｉｎ_２Ｏ_３：８９．５質量％
［組成Ｂ］
ＷＯ_３：１５．０質量％、ＺｎＯ：０．５質量％、Ｉｎ_２Ｏ_３：８４．５質量％
［組成Ｃ］
ＷＯ_３：１２．５質量％、ＺｎＯ：０．５質量％、Ｉｎ_２Ｏ_３：８７．０質量％

実施例１、比較例１、比較例２の結果（図５〜図８）から、半導体層を下層と最上層とからなる、材料の異なる二層の層が積層されたものとし、最上層をダメージ耐性に優れる材料［組成Ｂ］で形成することにより、最上層をエッチングストッパー層として用いることが可能であり、下層の材料としてウェットエッチング液に対する耐性の劣る材料［組成Ａ］を用いることが可能になることが確認できた。
また、実施例１、実施例２、比較例１より、半導体層を下層と最上層の二相構造とすることで、ダメージ耐性に優れる材料［組成Ｂ］のみからなる薄膜トランジスタと比較して、性能（移動度）を向上させることができることが確認できた。

１…基板、２…ゲート電極、３…ゲート絶縁膜、４、４３…半導体層、５…ソース電極、６…ドレイン電極、１０、１１…薄膜トランジスタ、４１…最上層、４２…下層、４４…第１下層、４５…第２下層。

Claims (8)

1. 基板上に設けられたゲート電極と、
   前記ゲート電極上にゲート絶縁層を介して設けられた半導体層と、
   前記半導体層上の一部に平面視で重なり合って接するソース電極と、
   前記ソース電極と離間して配置され、前記半導体層上の一部に平面視で重なり合って接するドレイン電極とを有し、
   前記半導体層が、材料の異なる二層以上の層が積層されたものであり、前記材料の異なる二層以上の層のうちの最上層がダメージ耐性に優れる材料で形成されていることを特徴とする薄膜トランジスタ。
2. 前記材料の異なる二層以上の層が、組成比の異なる同じ元素からなる材料で形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
3. 前記材料の異なる二層以上の層のうち前記ゲート電極に最も近い層が、最も高い移動度の得られる材料で形成されていることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ。
4. 前記最上層が、ＷＯ_３を１５．０〜３０．０質量％含有する酸化インジウムタングステン亜鉛で形成されていることを特徴とする請求項１〜請求項３のいずれか一項に記載の薄膜トランジスタ。
5. 前記最上層の厚みが、１〜１００ｎｍであることを特徴とする請求項１〜請求項４のいずれか一項に記載の薄膜トランジスタ。
6. 前記半導体層が、前記最上層と、前記最上層の下に配置された下層とからなり、
   前記下層が、ＷＯ_３を５．０〜１２．５質量％含有する酸化インジウムタングステン亜鉛で形成されていることを特徴とする請求項４または請求項５に記載の薄膜トランジスタ。
7. 前記ソース電極および前記ドレイン電極が、Ａｌ層、Ｍｏ層、Ｍｏ合金層から選ばれる１以上の層で形成されていることを特徴とする請求項４〜請求項６のいずれか一項に記載の薄膜トランジスタ。
8. 基板上に、ゲート電極とゲート絶縁層と半導体層と電極層とをこの順で形成する積層工程と、前記電極層の一部を、前記半導体層が露出するまでウェットエッチングにより除去することで、所定の形状を有するソース電極およびドレイン電極を形成するエッチング工程とを有し、
   前記積層工程における前記半導体層を形成する工程が、材料の異なる二層以上の層を積層する工程を含み、前記材料の異なる二層以上の層のうちの最上層をダメージ耐性に優れる材料で形成することを特徴とする薄膜トランジスタの製造方法。

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