JP5562384B2

JP5562384B2 - 薄膜トランジスタおよびその製造方法

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Inventors: 信幸加地; 享林; 久人薮田; 勝美安部
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Description

本発明は、酸化物半導体を用いた薄膜トランジスタ、その製造方法およびそれを用いた表示装置に関する。さらに詳しくは、本発明は、ＬＣＤや有機ＥＬディスプレイ等の表示装置のスイッチング素子として使用することができる、酸化物半導体を用いた薄膜トランジスタ、その製造方法およびそれを用いた表示装置に関する。

近年、ＺｎＯを主成分として用いた透明酸化物多結晶薄膜をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）の開発が活発に行われている（特許文献１参照）。上記薄膜は、低温で成膜でき、かつ可視光に透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。

非特許文献１には、インジウム、ガリウム、亜鉛および酸素からなる透明アモルファス酸化物半導体膜（ａ−ＩＧＺＯ）をＴＦＴのチャネル層に用いる技術が開示されている。室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に良好な電界効果移動度６〜９ｃｍ^２Ｖ^−１ｓ^−１を示すフレキシブルで透明なＴＦＴを形成することが可能であると示されている。

非特許文献２には、インジウム、亜鉛、酸素からなる酸化物半導体膜を用いたＴＦＴにおいて、酸化物半導体膜の膜厚を制御することにより電界効果移動度μ、Ｏｎ／Ｏｆｆ比、Ｓ値を制御することができることが示されている。

また、非特許文献３では、ａ−ＩＧＺＯを用いたＴＦＴを使ってフレキシブル電子ペーパーの動作を確認したとの記載がある。

特開２００２−７６３５６号公報

Ｎａｔｕｒｅ，４８８，４３２，（２００４）Ｊ．Ｎｏｎ−ＣｒｙｓｔａｌｌｉｎｅＳｏｌｉｄ，３５２，（２００６），１７４９−１７５２日経マイクロデバイス２００６年２月号第７４頁の表２

本発明者らは、図１に示すような、酸化物半導体を用いた保護膜付のボトムゲートＴＦＴに関する研究開発を精力的に進めた結果、保護膜を形成する際の成膜雰囲気により酸化物半導体界面のキャリア密度が変化することを見出した。ボトムゲートＴＦＴは、低抵抗ｎ型結晶シリコンを基板１０１兼ゲート電極１０２、熱酸化シリコンをゲート絶縁膜１０３として用い、さらに酸化物半導体１０４、保護膜１０５、ソース電極１０６、ドレイン電極１０７から構成されている。本発明者らの知見によれば、Ｖｇ−Ｉｄ特性において閾値電圧ＶｔｈとＶｏｎ（ＶｏｎはＴＦＴのＶｇ−Ｉｄ特性において、ドレイン電流（Ｉｄ）が立ち上がるときのゲート印加電圧である）がシフトする。例えば、保護膜をＡｒ雰囲気で形成した場合、Ｏｆｆ電流がかなり大きくなり、良好なＴＦＴ特性が得られない。これは酸化物半導体界面のキャリアが増加したためと考えられる。また、成膜ガスの酸素含有量を増加させると酸化物半導体界面のキャリアが減少する。

ここで、酸化物半導体層中にキャリア密度の分布がある場合、Ｖｏｎにどのような影響があるか調べるために次のようなシミュレーションを行った。すなわち、図２に示すような、酸化物半導体層が２層の異なるキャリア密度で構成されているボトムゲート型（逆スタガ）型ＴＦＴモデルにおける、Ｖｇ−Ｉｄ特性のシミュレーションである。前記ＴＦＴは、基板２０１、ゲート電極２０２、ゲート絶縁膜２０３、酸化物半導体Ａ２０４、酸化物半導体Ｂ２０５、保護膜２０６、ソース電極２０７、ドレイン電極２０８より構成される。その結果を図３に示す。このとき、酸化物半導体層は３０ｎｍ、そのうちゲート絶縁層側は２５ｎｍ、またＶｔｈ＝０Ｖとしている。また、酸化物半導体層のゲート絶縁層側のキャリア密度を１×１０^１７（１／ｃｍ^３）に固定し、保護膜側のキャリア密度を１×１０^１６（１／ｃｍ^３）、１×１０^１７（１／ｃｍ^３）、１×１０^１８（１／ｃｍ^３）として計算を行った。図３の下図は上図の一部を拡大した図である。この結果から、保護膜側のキャリア密度をゲート絶縁層側のキャリア密度より大きくした場合は、Ｖｏｎが、キャリア密度が同じときより負側にシフトすることがわかる。逆に保護膜側のキャリア密度をゲート絶縁層側のキャリア密度より小さくした場合は、Ｖｏｎがわずかではあるが、キャリア密度が同じときより正側にシフトすることがわかる。

発光型表示装置では、発光を制御するスイッチング素子として薄膜トランジスタ（ＴＦＴ）が多く用いられている。ＴＦＴを発光型表示装置のスイッチング素子として用いた場合のスイッチング素子の消費電力ＰはＰ∝Ｃ・ΔＶ・ｆ／２と表すことができる。このとき、Ｃは主に配線容量、ΔＶは交流電圧振幅（Ｖｔｈ−Ｖｏｎ）＋マージン、ｆは交流周波数を表す。したがって、ΔＶが大きくなると消費電力Ｐが多くなることがわかる。環境負荷のことを考えると消費電力は少ないほうが好ましい。先ほどのシミュレーションの結果より、酸化物半導体の保護膜側界面のキャリア密度がゲート絶縁層側界面側より大きければ、Ｖｏｎが負側にシフトするため、Ｖｔｈ−Ｖｏｎが大きくなり、消費電力が増えることがわかる。

本発明は、上記課題に鑑みてなされたものであり、酸化物半導体層の保護膜側界面のキャリア密度がゲート絶縁層側のキャリア密度より小さい薄膜トランジスタおよびその製造方法を提供することを目的とする。

また、非特許文献２より、酸化物半導体層の膜厚により電界効果移動度μ、Ｏｎ／Ｏｆｆ比、Ｓ値が異なることがわかっていることから、ＩｎとＧａとＺｎの少なくとも１つの元素を含むアモルファス酸化物半導体層の膜厚を最適にすることも目的とする。

本発明は、基板と、ゲート電極と、ゲート絶縁層と、酸化物半導体層と、ソース電極と、ドレイン電極と、保護膜とを、少なくとも有する薄膜トランジスタであって、該酸化物半導体層は、ＩｎとＧａとＺｎのうち少なくとも一つの元素を含むアモルファス酸化物であり、該酸化物半導体層のゲート電極側のキャリア密度は保護膜側のキャリア密度より大きく、かつ該酸化物半導体層の膜厚は３０ｎｍ±１５ｎｍであることを特徴とする。また、前記薄膜トランジスタは、ボトムゲート型であることを特徴とする。

また、本発明は、基板上にゲート電極を形成する工程と、ゲート絶縁層を形成する工程と、酸化物半導体層を形成する工程と、ソース電極およびドレイン電極を形成する工程と、保護膜を形成する工程と、を少なくとも有する薄膜トランジスタの製造方法であって、該保護膜を形成する工程は、酸化含有雰囲気においてスパッタ法によってなされることを特徴とする。また、前記酸化含有雰囲気とは、Ｏ_２とＡｒの混合ガスであることを特徴とする。また、前記Ｏ_２とＡｒの混合ガスにおけるＯ_２／Ａｒの混合比は、２０％以上５０％以下であることを特徴とする。

さらに、本発明は、薄膜トランジスタと、該薄膜トランジスタに電極を介して接続された表示素子と、から少なくともなる表示装置であって、該薄膜トランジスタとして、請求項１または２に記載の薄膜トランジスタが用いられていることを特徴とする。

本発明によれば、酸化物半導体を用いた保護膜付ボトムゲート型薄膜トランジスタを用いた表示装置において、消費電力を少なくすることができる。

熱酸化膜をゲート絶縁層として用いた保護膜付ボトムゲートＴＦＴである。活性層がキャリア密度の異なる２層からなるボトムゲート型ＴＦＴのモデルである。活性層がキャリア密度の異なる２層からなるボトムゲートＴＦＴのシミュレーション結果である。本発明に従う保護膜付のボトムゲート型ＴＦＴである。キャリア濃度の酸素分圧依存性を示す図である。本発明に従う表示装置の一例の断面図である。本発明に従う表示装置の別の例の断面図である。実施例１で作製したＴＦＴの伝達特性である。比較例１で作製したＴＦＴ（保護膜成膜雰囲気Ａｒガス）の伝達特性である。比較例１で作製したＴＦＴ（保護膜成膜雰囲気Ａｒ：Ｏ２＝９０：１０ガス）の伝達特性である。横軸を酸化物半導体の膜厚、縦軸を移動度μ、Ｏｎ／Ｏｆｆ比（Ｌｏｇ（Ｉｄｍａｘ／Ｉｄｍｉｎ））、Ｓ値としたときの図である。実施例２で作製したＴＦＴの伝達特性である。

本発明の最良の形態を、図を参照することによって、これより詳細に説明する。

最初に、本発明のＴＦＴの構成および作製方法を説明する。

図４に示されているのは、本発明のボトムゲート型（逆スタガ型）ＴＦＴの断面図である。ボトムゲート型ＴＦＴは、基板４０１、ゲート電極４０２、ゲート絶縁層４０３、チャネル層４０４、保護膜４０５、ソース電極４０６、ドレイン電極４０７より構成されている。

基板４０１としては、ガラス基板が用いられる。本発明においてはガラス基板として、Ｃｏｒｎｉｎｇ１７３７を用いる。

ゲート電極４０２、ソース電極４０６およびドレイン電極４０７としては、Ａｕ、Ｐｔ、Ａｌ、Ｎｉ、Ｔｉなどの金属膜や、ＩＴＯやＲｕＯ_２などの酸化物が用いられる。ゲート絶縁層４０３には、ＳｉＯ_２を用いることが望ましい。または、ＳｉＯ_２、Ｙ_２Ｏ_３、Ａｌ_２Ｏ_３、ＨｆＯ_２およびＴｉＯ_２のうち少なくとも１種を含む材料を、ゲート絶縁層として用いることも好ましい。

ゲート絶縁層４０３の成膜法としては、スパッタ法、パルスレーザー蒸着法および電子ビーム蒸着法などの気相法が好適である。しかし、成膜法はこれらの方法に限られるものではない。

チャネル層４０４は、酸化物半導体層であり、詳しくは、ＩｎとＧａとＺｎのうち少なくとも１つを含有するアモルファス酸化物である。また、ＩｎとＧａとＺｎ以外に、更に、Ｇａ、Ａｌ、Ｆｅ、Ｓｎ、Ｍｇ、Ｃａ、Ｓｉ、Ｇｅのうち少なくとも１種を含み、その伝導率が１０−３Ｓ／ｃｍ以上１０−７Ｓ／ｃｍ以下であるアモルファス酸化物でもよい。

通常、酸化物の電気伝導度電子やキャリア濃度を制御するためには、成膜時の酸素分圧を制御することで行う。すなわち、酸素分圧を制御することで、主として薄膜中の酸素欠損量を制御し、これにより電子キャリア濃度を制御する。図５は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物薄膜をスパッタ法で成膜した際の、キャリア濃度の酸素分圧依存性の一例を示す図である。酸素分圧を高度に制御することで、電子キャリア濃度が１０^１４〜１０^１８／ｃｍ^３で半絶縁性を有したアモルファス酸化膜の半絶縁性膜を得ることができる。そして、このような薄膜をチャネル層に適用することで良好なＴＦＴを作製することができる。

チャネル層４０４の成膜法としては、スパッタ法、パルスレーザー蒸着法および電子ビーム蒸着法などの気相法を用いるのが良い。しかし、成膜法はこれらの方法に限られるものではない。

また、電界効果移動度μ、Ｏｎ／Ｏｆｆ比、閾値電圧Ｖｔｈ、Ｓ値の関係から、酸化物半導体の膜厚は、マージンをみて３０ｎｍ±１５ｎｍが好適である。その理由は、後述の実施例において詳細に説明する。

保護膜４０５には、少なくとも１種の金属元素を含む金属酸化物膜を用いる。金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを保護膜として用いることがより好ましい。

ＳｉＯ_２、Ａｌ_２Ｏ_３、Ｇａ_２Ｏ_３、Ｉｎ_２Ｏ_３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ_２Ｏ_５、Ｔａ_２Ｏ_５、ＴｉＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＣｅＯ_２。Ｌｉ_２Ｏ、Ｎａ_２Ｏ、Ｋ_２Ｏ、Ｒｂ_２Ｏ、Ｓｃ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｎｄ_２Ｏ_３、Ｓｍ_２Ｏ_３、Ｇｄ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｙｂ_２Ｏ_３。

また、この他にシリコン酸窒化物（ＳｉＯｘＮｙ）を用いてもよい。

上記金属酸化物またはＳｉＯｘＮｙを保護膜としてＴＦＴ上に形成する手段としては、スパッタ法を用いる。スパッタ中は酸素含有雰囲気で成膜を行う。本例においては、酸素含有雰囲気として、Ｏ_２とＡｒの混合ガスを用いている。

本発明者らの知見によれば、この酸素欠陥生成の抑制効果をもつアモルファスＳｉＯｘの形成条件におけるスパッタ成膜ガスのＯ_２／Ａｒ混合比に上限は無く、Ｏ_２１００％においても効果が得られる。しかし、Ｏ_２／Ａｒ混合比を増加することにより成膜速度が減少するため、生産性並びにコストの面からスパッタ成膜ガスのＯ_２／Ａｒ混合比は５０％程度以下であることが最適である。アモルファスＳｉＯｘのスパッタ成膜ガスのＯ_２／Ａｒ混合比と成膜速度との関係は、成膜ガス圧力や基板−ターゲット間距離などの成膜パラメーターにも依存するが、酸素分圧に対し非常に敏感である。そのため、通常は高酸素分圧の形成条件は使用されることが少ない。本形成条件においては、ガスＯ_２／Ａｒの混合比０％を成膜速度の基準（１００％）とすると、ガスのＯ_２／Ａｒ混合比が１０％、５０％の場合、それぞれ７７％、３９％の成膜速度であった。また、ガスのＯ_２／Ａｒ混合比が１０％程度以下では、酸化物半導体界面のキャリア密度が大きくなるため、ＶｔｈおよびＶｏｎが大きくシフトしてしまう。よって、スパッタ成膜ガスのＯ_２／Ａｒの混合比は、２０％以上５０％程度以下であることが好ましい。

以上のように成膜することによって、チャネル層である酸化物半導体層のゲート電極側のキャリア密度が保護膜側のキャリア密度より大きくなるため、薄膜トランジスタの消費電力が低くなる。

次に、表示装置の断面図を用いて、具体的な本発明の表示装置構成の例を説明する。

上記薄膜トランジスタの出力端子であるドレインに、有機または無機のエレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。

例えば、図６に示すように、基体６１１上に、ゲート電極６１２と、ゲート絶縁層６１３と、酸化物半導体膜６１４と、保護膜６１５と、ソース（ドレイン）電極６１６と、ドレイン（ソース）電極６１７とから構成されるＴＦＴを形成する。ドレイン（ソース）電極６１７には、層間絶縁膜６１９を介して電極６１８が接続されており、電極６１８は発光層６２０と接し、さらに発光層６２０が電極６２１と接している。そのような構成により、発光層６２０に注入する電流を、ソース電極（ドレイン）６１６からドレイン（ソース）電極６１７に酸化物半導体膜６１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これをＴＦＴのゲート６１２の電圧によって制御することができる。ここで、電極６１８、発光層６２０、電極６２１は無機もしくは有機のエレクトロルミネッセンス素子を構成する。

あるいは、図７に示すように、ドレイン（ソース）電極７１７が延長されて電極７１８を兼ねており、これを高抵抗膜７２０、７２２に挟まれた液晶セルまたは電気泳動型粒子セル７２１へ電圧を印加する電極７２３とする構成を取ることもできる。液晶セルまたは電気泳動型粒子セル７２１、高抵抗層７２０および７２２、電極７１８、電極７２３は表示素子を構成する。これら表示素子に印加する電圧を、ソース電極７１６からドレイン電極７１７へと、酸化物半導体膜７１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これをＴＦＴのゲート７１２の電圧によって制御することができる。ここで、表示素子の表示媒体が流体と粒子を絶縁性皮膜中に封止したカプセルであるなら、高抵抗膜７２０、７２２は不要である。

また、上述の２つの例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極または両電極が基体と垂直に設けられていてもよい。

さらに、上述の２例においては、表示素子に接続されるＴＦＴをひとつだけ図示したが、本発明は必ずしも本構成に限定されるものではない。例えば、図中に示したＴＦＴがさらに本発明による別のＴＦＴに接続されていてもよく、図中のＴＦＴはそれらＴＦＴによる回路の最終段であればよい。

ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がＥＬ素子もしくは反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長もしくは反射光の波長に対して透明であることが求められる。あるいは透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明であることが求められる。

さらに、本実施形態のＴＦＴでは、全ての構成体を透明にすることも可能であり、これにより、透明な表示素子を形成することもできる。また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。

次に本発明の実施例について図面を用いて説明する。しかし、本発明は以下の実施例に限定されるものではない。

（実施例１）
本実施例では、図１に示すボトムゲート型（逆スタガ型）のＴＦＴを作製した。図１は低抵抗ｎ型結晶シリコンを基板１０１兼ゲート電極１０２、熱酸化シリコンをゲート絶縁膜１０３として用い、酸化物半導体１０４、保護膜１０５、ソース電極１０６、ドレイン電極１０７から構成されている。

まず、ＲＦスパッタ法により、低抵抗ｎ型結晶シリコン基板上にＩｎＧａＯ_３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして、酸化物半導体層１０４として厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体を堆積した。本実施例では、その際の投入ＲＦパワーを２００Ｗとした。成膜時の雰囲気は、全圧０．５Ｐａ、その際のガス流量比はＡｒ：Ｏ_２＝９５：５とした。成膜レートは８ｎｍ／分であった。また、基板温度は２５℃であった。

堆積させたＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体にフォトリソグラフィー法とエッチング法を用いることにより、適当な大きさに加工した。次に、厚さ５ｎｍのＴｉと厚さ５０ｎｍのＡｕと厚さ５ｎｍのＴｉをこの順で積層し、フォトリソグラフィー法とリフトオフ法により、ソース電極１０６およびドレイン電極１０７を形成した。

さらに、その上にスパッタ法により保護膜１０５としてＳｉＯ_２膜を１００ｎｍ堆積した。本実施例では、その際の投入ＲＦパワーを４００Ｗとした。成膜時の雰囲気は、全圧０．１Ｐａ、その際のガス流量比はＡｒ：Ｏ_２＝５０：５０とした。成膜レートは２ｎｍ／分であった。また、基板温度は２５℃であった。

次に、ドレイン電極１０６、ソース電極１０７上の一部をフォトリソグラフィー法およびエッチング法により除去し、コンタクトホールを形成することで、ＴＦＴを製作した。

図８に、本実施例で作製した伝達特性を示す。このグラフから求めたＴＦＴ特性は、閾値電圧Ｖｔｈ＝１１．５７Ｖ、Ｖｏｎ＝５．７５Ｖ、移動度μ＝８．０３（ｃｍ^２／Ｖ・ｓ）、Ｓ値＝０．６３（Ｖ／ｄｅｃａｄｅ）、Ｏｎ／Ｏｆｆ比＝１０８．３５であった。

（比較例１）
本比較例では、実施例１において保護膜を形成する時の雰囲気がＡｒガスの場合とガス流量比をＡｒ：Ｏ_２＝９０：１０の場合でＴＦＴを製作し、その特性を評価した。

それぞれの伝達特性を図９および図１０に示す。

図９より、保護膜をＡｒガスで形成したＴＦＴはＯｆｆ電流がかなり大きくなり良好なＴＦＴ特性が得られないことがわかる。これは、Ａｒガス雰囲気で保護膜を形成したことにより酸化物半導体の界面のキャリア密度がかなり大きくなったためであると考えられる。

図１０より保護膜をガス流量比Ａｒ：Ｏ_２＝９０：１０で作製した場合のＴＦＴ特性値は閾値電圧Ｖｔｈ＝−９．３Ｖ、Ｖｏｎ＝−２５．３Ｖであった。

以上の結果からＶｔｈ−Ｖｏｎが実施例１に比べ大きくなっていることがわかる。従ってガスのＯ_２／Ａｒ混合比が１０％では、Ｏ_２の量が十分でないことがわかる。

（比較例２）
本比較例では、実施例１において酸化物半導体の膜厚を１０ｎｍ、３０ｎｍ、５０ｎｍとし、それ以外の条件は実施例１と同じであるＴＦＴを作製し、その伝達特性を評価した。

それぞれの膜厚で作製したＴＦＴの伝達特性から求めたＴＦＴ特性値（移動度μ、Ｏｎ／Ｏｆｆ比（Ｌｏｇ（Ｉｄｍａｘ／Ｉｄｍｉｎ））、Ｓ値）を図１１に示す。

酸化物半導体の膜厚が１０ｎｍのＴＦＴでは、移動度、Ｏｎ／Ｏｆｆ比が小さく、Ｓ値は大きくなっているためＴＦＴ特性が良くないことがわかる。また、酸化物半導体の膜厚が２０ｎｍ以上では、移動度、Ｏｎ／Ｏｆｆ比は３０ｎｍが一番良く、Ｓ値は膜厚が増えるほど悪くなることがわかる。

従って、膜厚はマージンをみて３０ｎｍ±１５ｎｍが好適と考えられる。

（実施例２）
本実施例では、図４に示すボトムゲート型のＴＦＴを作製した。

基板４０１として、ガラス基板Ｃｏｒｎｉｎｇ１７３７を用いた。まず、基板４０１上に電子ビーム蒸着法により、厚さ５ｎｍのＴｉと厚さ５０ｎｍのＡｕと厚さ５ｎｍのＴｉをこの順で積層した。積層した膜をフォトリソグラフィー法とリフトオフ法を用いることにより、ゲート電極４０２を形成した。さらにその上に、厚さ２００ｎｍのＳｉＯ_２膜をＲＦスパッタ法により成膜し、ゲート絶縁層４０３を形成した。続いて、ＲＦスパッタ法により、ＩｎＧａＯ_３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして、チャネル層４０４として厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体を堆積した。

本実施例では、投入ＲＦパワーは２００Ｗとした。成膜時の雰囲気は、全圧０．５Ｐａ、その際のガス流量比はＡｒ：Ｏ２＝９５：５とした。成膜レートは８ｎｍ／分であった。また、基板温度は２５℃であった。

堆積させたＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体にフォトリソグラフィー法とエッチング法を用いることにより、適当な大きさに加工した。次に、厚さ５ｎｍのＴｉと厚さ５０ｎｍのＡｕと厚さ５ｎｍのＴｉをこの順で積層し、フォトリソグラフィー法とリフトオフ法により、ソース電極４０６およびドレイン電極４０７を形成した。さらに、その上にスパッタ法により保護膜４０５としてＳｉＯ_２膜を１００ｎｍ堆積した。

本実施例では、投入ＲＦパワーは４００Ｗとした。成膜時の雰囲気は、全圧０．１Ｐａ、その際のガス流量比はＡｒ：Ｏ_２＝５０：５０とした。成膜レートは２ｎｍ／分であった。また、基板温度は２５℃であった。

ゲート電極４０１、ドレイン電極４０６、ソース電極４０７上の一部をフォトリソグラフィー法およびエッチング法により除去し、コンタクトホールを形成する。最後に２００℃でアニールを行い、ＴＦＴを製作した。

図１２に、本実施例で作製したＴＦＴの伝達特性を示す。このグラフより求めたＴＦＴ特性は、閾値電圧Ｖｔｈ＝８．１Ｖ、Ｖｏｎ＝０．３Ｖ、移動度＝４．１１（ｃｍ^２／Ｖ・ｓ）、Ｓ値＝０．５８（Ｖ／ｄｅｃａｄｅ）、Ｏｎ／Ｏｆｆ比＝１０８．６３であった。

（実施例３）
本実施例では、図４のＴＦＴを用いた表示装置について説明する。

まずＴＦＴの製造方法について図４を用いて説明する。

基板４０１として、ガラス基板Ｃｏｒｎｉｎｇ１７３７を用いる。基板４０１上にスパッタ法により、厚さ１５０ｎｍのＩＴＯを成膜する。次にフォトリソグラフィー法とエッチング法を用いることにより、ゲート電極４０２を形成する。さらに、その上に、厚さ２００ｎｍのＳｉＯ_２膜をＲＦスパッタ法により成膜し、ゲート絶縁層４０３を形成する。続いて、ＲＦスパッタ法により、ＩｎＧａＯ_３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして、チャネル層１０４として厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体を堆積する。本実施例では、その際の投入ＲＦパワーを２００Ｗとしている。成膜時の雰囲気は、全圧０．５Ｐａであり、その際のガス流量比はＡｒ：Ｏ_２＝９５：５である。成膜レートは８ｎｍ／分である。また、基板温度は２５℃である。

堆積させたＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体にフォトリソグラフィー法とエッチング法を用いることにより、適当な大きさに加工する。次に、スパッタ法によりＩＴＯを成膜し、フォトリソグラフィー法とエッチング法により、ソース電極４０６およびドレイン電極４０７を形成する。

さらに、その上にスパッタ法により保護膜４０５としてＳｉＯ_２膜を１００ｎｍ堆積する。本実施例では、その際の投入ＲＦパワーを４００Ｗとする。成膜時の雰囲気は、全圧０．１Ｐａであり、その際のガス流量比はＡｒ：Ｏ_２＝５０：５０である。成膜レートは２ｎｍ／分である。また、基板温度は２５℃である。

次に、上記ＴＦＴを用いた表示装置を、図７を用いて説明する。上記ＴＦＴのドレイン電極を１００μｍまで延長し、延長された９０μｍの部分を残し、ソース電極およびゲート電極への配線を確保した上で、ＴＦＴを絶縁層で被覆する。この上にポリイミド膜を塗布し、ラビング工程を施す。一方で、同じくプラスチック基板上にＩＴＯ膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記ＴＦＴを形成した基板と５μｍの空隙を空けて対向させ、ここにネマチック液晶を注入する。さらに、この構造体の両側に一対の偏光板を設ける。ここで、ＴＦＴのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたＩＴＯ膜の一部である３０μｍ×９０μｍの領域のみ、光透過率が変化する。またその透過率は、ＴＦＴがオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。このようにして、図７に対応した、液晶セルを表示素子とする表示装置を作成する。

本実施例において、ＴＦＴを形成する基板として白色のプラスチック基板を用い、ＴＦＴの各電極を金に置き換え、ポリイミド膜と偏光板を廃する構成とする。そして、白色と透明のプラスチック基板の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセルを充填させる構成とする。この構成の表示装置の場合、本ＴＦＴによって延長されたドレイン電極と上部のＩＴＯ膜間の電圧が制御され、よってカプセル内の粒子が上下に移動する。それによって、透明基板側から見た延長されたドレイン電極領域の反射率を制御することで表示を行うことができる。

また、本実施例において、ＴＦＴを複数隣接して形成して、たとえば、通常の４トランジスタ１キャパシタ構成の電流制御回路を構成し、その最終段トランジスタの１つを図６のＴＦＴとして、ＥＬ素子を駆動することもできる。たとえば、上述のＩＴＯ膜をドレイン電極とするＴＦＴを用いる。そして、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域に電荷注入層と発光層からなる有機エレクトロルミネッセンス素子を形成する。こうして、ＥＬ素子を用いる表示装置を形成することができる。

本発明の薄膜トランジスタ（ＴＦＴ）は、ＬＣＤや有機ＥＬディスプレイ等の表示装置のスイッチング素子として応用することができる。また、プラスチックフィルムをはじめとするフレキシブル素材に低温でＴＦＴの全てのプロセスを形成することが可能であり、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。

１０１基板
１０２ゲート電極
１０３ゲート絶縁膜
１０４酸化物半導体
１０５保護膜
１０６ソース電極
１０７ドレイン電極
２０１基板
２０２ゲート電極
２０３ゲート絶縁膜
２０４酸化物半導体Ａ
２０５酸化物半導体Ｂ
２０６保護膜
２０７ソース電極
２０８ドレイン電極
４０１基板
４０２ゲート電極
４０３ゲート絶縁層
４０４チャネル層
４０５保護膜
４０６ソース電極
４０７ドレイン電極
６１１基体
６１２ゲート電極
６１３ゲート絶縁層
６１４酸化物半導体膜
６１５保護膜
６１６ソース（ドレイン）電極
６１７ドレイン（ソース）電極
６１８電極
６１９層間絶縁膜
６２０発光層
６２１電極
７１１基体
７１２ゲート電極
７１３ゲート絶縁膜
７１４酸化物半導体膜
７１５保護膜
７１６ソース（ドレイン）電極
７１７ドレイン（ソース）電極
７１８電極
７１９層間絶縁膜
７２０高抵抗層
７２１液晶セルまたは電気泳動型粒子セル
７２２高抵抗層
７２３電極

Claims

ゲート電極を形成する工程と、ゲート絶縁層を形成する工程と、酸化物半導体層を形成する工程と、ソース電極およびドレイン電極を形成する工程と、保護膜を形成する工程と、を少なくとも有する薄膜トランジスタの製造方法であって、
前記保護膜を形成する工程において、前記酸化物半導体層の前記ゲート電極側のキャリア密度が、前記保護膜側のキャリア密度より大きくなるような酸素含有雰囲気中で保護膜を形成することを特徴とする、薄膜トランジスタの製造方法。
前記酸素含有雰囲気が、Ｏ_２とＡｒの混合ガスを含むことを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
前記Ｏ_２とＡｒの混合ガスにおけるＯ_２／Ａｒの混合比が、２０％以上５０％以下であることを特徴とする、請求項２に記載の薄膜トランジスタの製造方法。
前記ゲート電極を形成する工程、前記ゲート絶縁層を形成する工程、前記酸化物半導体層を形成する工程、及び前記保護膜を形成する工程が、この順で行われることを特徴とする、請求項１乃至３のいずれか１項に記載の薄膜トランジスタの製造方法。