JP2013191859A - ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置 - Google Patents

ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置 Download PDF

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Abstract

【課題】ソース電極及びドレイン電極のエッチング工程においてオン・オフ比の良好なＴＦＴ特性を安定して実現する酸化物半導体を用いたボトムゲート型薄膜トランジスタ及びその製造方法、表示装置を提供する。
【解決手段】基板上に、ゲート電極と、ゲート絶縁膜としての第１の絶縁膜と、酸化物半導体膜と、ソース電極と、ドレイン電極と、を有するボトムゲート型薄膜トランジスタの製造方法であって、基板上にゲート電極を形成する工程と、第１の絶縁膜を形成する工程と、酸化物半導体膜を形成する工程と、前記酸化物半導体膜をパターニングする工程と、アモルファス酸化物絶縁体からなる第２の絶縁膜を、酸化性ガスが含まれる雰囲気中で形成する工程と、前記酸化物半導体膜のチャネル領域の少なくとも一部を覆うように、前記第２の絶縁膜をパターニングする工程と、導電膜を形成する工程と、前記導電膜をパターニングしてソース電極及びドレイン電極を形成する工程と、をこの順で含む。
【選択図】図１

Description

本発明は、ボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置に関し、特に、エッチングストッパとしての絶縁膜が設けられるボトムゲート型薄膜トランジスタ、ボトムゲート型薄膜トランジスタの製造方法及び表示装置に関する。
近年、ＺｎＯを主成分として用いた透明伝導性酸化物多結晶薄膜をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）の開発が活発に行われている（特許文献１）。
上記薄膜は、低温で成膜できかつ可視光に透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。
さらには、ＺｎＯなどを用いた透明半導体を有する薄膜トランジスタにおいて、マトリクス表示装置を構成することが開示されている（特許文献２）。
ここでは、酸化物半導体上のソース電極及びドレイン電極がドライエッチングにより形成可能なことが開示されている。
また、非特許文献１には、インジウム、ガリウム、亜鉛、酸素からなる透明アモルファス酸化物半導体膜（ａ−ＩＧＺＯ）をＴＦＴのチャネル層に用いる技術が開示されている。
さらに室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に良好な電界効果移動度６−９ｃｍ２Ｖ−１ｓ−１を示すフレキシブルで透明なＴＦＴを形成することが可能であると示されている。
さらに、非特許文献２では、ａ−ＩＧＺＯをＴＦＴのチャネル層に用いた薄膜トランジスタによりフレキシブル電子ペーパーとして動作を確認したとの記載がある。
また、半導体層上のソース・ドレイン電極の形成法として、ボトムゲート型薄膜ＴＦＴにおいて半導体層上にエッチングストッパ層を設け、ソース電極−ドレイン電極間のリーク電流を低減する構成が開示されている（特許文献３）。
特開２００２−７６３５６号公報 特開２００３−８６８０８号公報 特許第３４２０３０１号公報
Ｎａｔｕｒｅ,４８８,４３２,(２００４) 日経マイクロデバイス２００６年２月号第７４頁の表２
特許文献２では、ＺｎＯを主成分とした透明酸化物半導体でボトムゲート型薄膜ＴＦＴについて、酸化物半導体上のソース電極及びドレイン電極がドライエッチングにより形成可能なことが開示されている。また、ボトムゲート型薄膜ＴＦＴにおいて実用上必須となる保護膜をプラズマＣＶＤ法（Ｐ−ＣＶＤ法）によって窒化シリコン薄膜を形成することが示されている。
特許文献２を除くいずれの先行技術においてもソース電極及びドレイン電極の形成はリフトオフ法を用いている。
リフトオフ法によれば、リフトオフされた電極膜の小片が再付着することなどの問題が発生するため、ＴＦＴを大面積に歩留まり良く作製することが難しい。
酸によるウェットエッチングでのソース電極及びドレイン電極の形成は、電極材料が金属又は透明酸化物導電体であってもＺｎＯを主成分とした酸化物半導体が酸に弱くエッチングスピードが高いことから、ＴＦＴの設計上難しい。
事実上、ソース電極及びドレイン電極の形成はドライエッチングプロセスに限定されることになる。
しかし、ＺｎＯを主成分とした酸化物半導体は、酸素欠陥が入りやすくキャリア電子が多数発生し易いため、ソース電極及びドレイン電極のエッチング工程において酸化物半導体層にダメージを与えてしまうことがある。
また、このエッチングによる半導体層へのダメージを低減するために保護層を設けエッチングストッパ層とすることが考えられるが、保護膜形成時においても酸化物半導体層にダメージを与えてしまいオフ電流が大きくなってしまう。
このため、オン・オフ比の良好なＴＦＴ特性を安定して実現することが難しいという課題がある。
そこで、本発明は、酸化物半導体を用いたボトムゲート型薄膜トランジスタにおいて、ソース電極及びドレイン電極をエッチング工程により形成可能とし量産性に優れたプロセスを可能にすることを目的とする。
また、オフ電流を最小化した良好なトランジスタ特性を有する薄膜トランジスタを提供することも目的とする。
本発明は、基板上に、ゲート電極と、ゲート絶縁膜としての第１の絶縁膜と、酸化物半導体膜と、ソース電極と、ドレイン電極と、を有するボトムゲート型薄膜トランジスタの製造方法であって、基板上にゲート電極を形成する工程と、第１の絶縁膜を形成する工程と、酸化物半導体膜を形成する工程と、前記酸化物半導体膜をパターニングする工程と、アモルファス酸化物絶縁体からなる第２の絶縁膜を、酸化性ガスが含まれる雰囲気中で形成する工程と、前記酸化物半導体膜のチャネル領域の少なくとも一部を覆うように、前記第２の絶縁膜をパターニングする工程と、導電膜を形成する工程と、前記導電膜をパターニングしてソース電極及びドレイン電極を形成する工程と、をこの順で含むことを特徴とする。
本発明によれば、ソース電極及びドレイン電極をエッチング工程により形成可能とし量産性に優れ、オフ電流を最小化したトランジスタ特性を有する薄膜トランジスタの提供が可能となる。
エッチングストッパとして機能する第２の絶縁膜を有する逆スタガー型ＴＦＴの構造図である。 低抵抗ｎ型シリコン基板上の熱酸化膜シリコンゲート絶縁膜を用いた逆スタガー型ＴＦＴの構造図である。 図２の逆スタガー型ＴＦＴを作製した際の典型的な電流−電圧特性を示すグラフである。 昇温脱離法により測定された第２の絶縁膜の酸素脱離スペクトルの一例を示すグラフである。 昇温脱離法により測定されたアモルファスＳｉＯｘからの酸素脱離量と形成雰囲気であるＡｒに含まれるＯ２ガス濃度の関係を示す図である。 本発明の一実施形態としての表示装置の一例の断面図である。 本発明の一実施形態としての表示装置の他の例の断面図である。 有機ＥＬ素子と薄膜トランジスタを含む画素を二次元状に配置した表示装置の構成を示す図である。 逆スタガー（ボトムゲート）型ＭＩＳＦＥＴ素子におけるＶｏｎと酸化物半導体の伝導度の関係を示す図である。 図２の構成のＴＦＴを９個作製し、ＴＦＴ特性を測定した際のその９個のＴＦＴの伝達特性を示すグラフである。 保護膜を有する逆スタガー型ＴＦＴの構造図である。 図１１の構成のＴＦＴを９個作製し、ＴＦＴ特性を測定した際のその９個のＴＦＴの伝達特性を示すグラフである。
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
本実施形態の薄膜トランジスタ（ＴＦＴ）においては、ゲート絶縁膜材料としてアモルファスＳｉＯｘを用いる。また、スパッタ法によりアモルファス酸化物絶縁体のＡｌ２Ｏ３チャネルやａ−ＳｉＯｘＮｙを形成することも可能である。
薄膜トランジスタのチャネル層としては、ＺｎＯやＩｎと、Ｚｎと、Ｏとを含む酸化物半導体を用いることが好ましい。
そして、チャネル層は、Ｉｎと、Ｚｎと、Ｏと、それ以外にさらにＧａ、Ａｌ、Ｆｅ、Ｓｎ、Ｍｇ、Ｃａ、Ｓｉ、Ｇｅのうち少なくとも１種とを含む。そして、その伝導率が１０-３Ｓ／ｃｍ以上１０-７Ｓ／ｃｍ以下であるアモルファス酸化物を用いることが好ましい。
図１は、薄膜トランジスタの一例として、保護膜がエッチングストッパとして機能するボトムゲート構造の構成を示す断面図である。
基板１上にゲート電極２を設け、さらに第１の絶縁膜３、そして、その上にチャネル層としての酸化物半導体層４、第２の絶縁膜５、ソース電極６、ドレイン電極７を設けることにより構成される。
酸化物半導体層４としてＩｎと、Ｚｎと、Ｏとを含むアモルファス酸化物を用いる場合、室温で作製することができるため、絶縁膜もスパッタ法を用いればすべての成膜工程を室温で形成できる。また、基板としてプラスチック基板やプラスチックフィルムなどを用いることもできる。
酸化物半導体層４をパターニングし、チャネル領域を形成した後、第２の絶縁膜５であるアモルファス酸化物絶縁層を酸化性ガスが含まれる雰囲気で形成する。
保護層である第２の絶縁膜５を酸化物半導体が低抵抗にならないように形成することにより、ＺｎＯを主成分とした酸化物半導体の酸素欠陥生成を抑制し、キャリア電子が多数発生しオフ電流が大きくなってしまうことを防げる。
第２の絶縁膜５をＣＦ４ガスによりドライエッチングを行いパターニングした後、ソース電極６及びドレイン電極７としてＩＴＯ又はＩＺＯなどの透明導電性酸化膜を形成する。
エッチングストップ層として機能する第２の絶縁膜がチャネル領域を保護しているため、ソース電極及びドレイン電極をドライエッチングはもちろんウェットエッチングによるパターニングで形成することも可能となる。
第２の絶縁膜は、理想的にはチャネル領域の全体を覆うことが、上記ソース電極及びドレイン電極のエッチング時にチャネル領域を保護する観点からは好ましい。
しかし、エッチング条件やエッチング時間等によって、チャネル層へのダメージが実質的に特性を大きく低下させない場合には、第２の絶縁膜を必ずしもチャネル領域の全体を覆うように設けなくても良い。この場合には第２の絶縁膜をチャネル領域の一部を覆うように設けても良い。
また、ソース電極及びドレイン電極としてＮｉ、Ｃｒ、Ｒｈ、Ｍｏ、Ｎｄ、Ｔｉ、Ｗ、Ｔａ、Ｐｂ、Ａｌなどの金属や、これらを含む合金又はシリサイドも用いることができる。
図２に、低抵抗ｎ型結晶シリコンをゲート電極兼基板１として、熱酸化シリコン絶縁膜２を用いたボトムゲート逆スタガー型ＴＦＴの構成を示す。
第２の絶縁膜の形成条件が酸化物半導体を用いたＴＦＴ特性にどのような影響を与えるかを図２の構成を用いて検討した。
酸化物半導体４としてアモルファスＩｎＧａＺｎＯを形成し、ソース電極６及びドレイン電極７をＴｉ／Ａｕ／Ｔｉの積層構造で蒸着し、リフトオフにより形成した。
第２の絶縁膜がない場合、ここでＴＦＴ：Ａを完成した。
その後、第２の絶縁膜となるアモルファスＳｉＯｘをターゲットとしてＳｉＯ２、スパッタガスとしてＡｒ（アルゴン）１００％ガスを用いスパッタ法により１００ｎｍ形成した。
ソース電極６及びドレイン電極７上にウェットエッチングによりコンタクトホールを形成することにより第２の絶縁膜を持つＴＦＴ：Ｂを完成した。
図３は、上記方法で作製したＴＦＴ：ＡとＴＦＴ：Ｂの典型的な電流−電圧特性を示すグラフである。
ＴＦＴ：Ａではオフ電流を最小化したオン・オフ比の良好なＴＦＴ特性を示す。しかし、通常の酸化膜絶縁層と考えられるアモルファスＳｉＯｘを第２の絶縁膜として形成したＴＦＴ：Ｂではゲート電圧−２０Ｖにおいてもオフ電流を示さない。
この原因として、第２の絶縁膜形成時に酸化物半導体層が還元又は酸素欠陥生成することが考えられる。
ＺｎＯを主成分とした酸化物半導体は、酸素欠陥が入りやすく、キャリア電子が多数発生し易いためである。
また、図３では第２の絶縁膜形成方法としてスパッタ法を用いた結果を示したが、Ｐ−ＣＶＤ法によりアモルファスＳｉＯｘ又はアモルファスＳｉＮｙを第２の絶縁膜形成方法として用いた場合は、さらにオン・オフ比が取れなくなる。
その結果、事実上ＴＦＴとして動作しなくなった。
これは酸化物半導体が、水素に対して非常に敏感であり、酸化物半導体の第２の絶縁膜に接する部分が非常に低抵抗化したものと考えられる。
以下に本発明の主たる部分である酸化性ガスが含まれる雰囲気で形成する第２の絶縁膜について詳細に説明する。
（第２の絶縁膜について）
具体的には、スパッタ法を用い、ターゲットとしてＳｉＯ２を用い、スパッタガスとしてのＯ２ガスとＡｒガスとの混合ガス（以下Ｏ２／Ａｒ混合ガスという）を用いアモルファス酸化物絶縁層を形成することで実現できる。
Ｏ２／Ａｒ混合比は［Ｏ２ガス流量（ＳＣＣＭ）］／（［Ｏ２ガス流量（ＳＣＣＭ）］+［Ａｒガス流量（ＳＣＣＭ）］）単位：ｖｏｌ％で示される。その効果は、Ｏ２／Ａｒ混合比１０ｖｏｌ％以上で認められ、さらに好ましくは５０ｖｏｌ％であった。
Ｏ２／Ａｒ混合比は５０ｖｏｌ％では第２の絶縁膜５を形成しない場合に良好なオフ電流特性の得られるほぼすべての酸化物半導体条件において良好なオフ電流特性が得られた。
第２の絶縁膜であるアモルファスＳｉＯｘの酸素含有量の測定法として、昇温脱離分析法（ＴＤＳ）が挙げられる。
試料にもよるが、基板表面に接触させた熱電対の温度で、数１０℃から４００℃程度にかけて、薄膜中に存在する酸素の脱離ピークが観測される。
本発明において、昇温脱離分析により第２の絶縁膜であるアモルファスＳｉＯｘから脱離する酸素（脱離ガス）は、ほぼ４００℃で脱離し終わっていた。
定量に用いた測定温度範囲は、基板表面に接触させた熱電対の温度で５０℃から８００℃とした。
脱離したガス種が酸素であることは、Ｏ２ ＋に相当する質量数（ｍ／ｚ）３２のイオン強度から同定した。
図４は、昇温脱離法により測定された酸素脱離スペクトルの一例を示すグラフである。
こうして得られた第２の絶縁膜であるアモルファスＳｉＯｘから脱離する酸素量は、形成雰囲気中の酸素濃度と比例関係にあった。
図５は、昇温脱離法により測定されたアモルファスＳｉＯｘからの酸素脱離量と形成雰囲気であるＡｒに含まれるＯ２ガス濃度の関係を示すグラフである。
透明酸化物半導体を用いたＴＦＴの第２の絶縁膜に関する研究開発を精力的に進めた結果、アモルファスＳｉＯｘのスパッタガス（スパッタ成膜ガスともいう）としてＯ２ガスとＡｒガスとの混合ガス（以後Ｏ２／Ａｒ混合ガスという）を用いることを見出した。
さらには、その混合比（混合ガス比ともいう）が１０ｖｏｌ％以上において酸化物半導体の酸素欠陥生成を抑制し、キャリア電子が多数発生しオフ電流が大きくなってしまうことを防げることを見出した。
この酸素欠陥生成の抑制効果をもつアモルファスＳｉＯｘは、昇温脱離法により、３.８×１０１９個／ｃｍ３以上の酸素を膜中に含有していることが分かった。
また、よりプロセスマージンが広く安定した特性の得られる形成条件は、スパッタガス中のＡｒガスとＯ２ガスの合算に対するＯ２ガスの体積比（Ｏ２／Ａｒ混合比）が５０ｖｏｌ％のスパッタガスを用いた場合である。そして、例えばこの条件で酸化物半導体を形成すると、１.２×１０２０個／ｃｍ３程度の酸素を膜中に含有していた。この酸素を膜中に含有するアモルファスＳｉＯｘは、その成膜プロセスによる意図しない加熱又はその後のプロセスによる加熱により酸素を放出し、酸化物半導体の界面部分を酸化することにより低抵抗化を抑制すると考えられる。成膜プロセスによる意図しない加熱とは、具体的には、成膜時の投入電力による昇温などが考えられる。その結果、酸化物半導体の酸素欠陥生成を抑制され、キャリア電子が多数発生しオフ電流が増大することを防ぐことができると考えられる。
本発明者らの知見によれば、この酸素欠陥生成の抑制効果をもつアモルファスＳｉＯｘの形成条件におけるＯ２／Ａｒ混合比に上限は無く、Ｏ２１００ｖｏｌ％においても効果が得られる。しかし、Ｏ２／Ａｒ混合比を増加することにより成膜速度が減少するため、生産性及びコストの面からＯ２／Ａｒ混合比が約５０ｖｏｌ％以下を用いることが好ましい。アモルファスＳｉＯｘのＯ２／Ａｒ混合比と成膜速度の関係は、成膜ガス圧力や基板−ターゲット間距離などの成膜パラメーターにも依存するが、酸素分圧に対し非常に敏感である。そのため、通常は高酸素分圧の形成条件は使用されることが少ない。本形成条件においては、Ｏ２／Ａｒ混合比０ｖｏｌ％で成膜した場合の成膜速度を基準（１００％）とすると、Ｏ２／Ａｒ混合比１０ｖｏｌ％、５０ｖｏｌ％はそれぞれ７７％、３９％の成膜速度であった。
上記、アモルファスＳｉＯｘを第２の絶縁膜として用い、図１１の構成で酸化物半導体としてアモルファスＩｎＧａＺｎＯを同一条件で形成したＴＦＴを作製した。
同時に同一プロセス条件で酸化物半導体伝導度測定用ＴＥＧ素子を作製し、酸化物半導体層の伝導度を測定した。
ＶｏｎはＴＦＴの伝達特性において、ドレイン電流（Ｉｄ）が立ち上がる時のゲート印加電圧である。
Ｖｏｎと酸化物半導体の伝導度の関係を図９に示す。
酸化物半導体の伝導率とＶｏｎには強い関係が見られ、酸化物半導体の伝導率が大きくなるほどＶｏｎは負にシフトし、さらに伝導率が大きくなると−４０Ｖ以下でもＶｏｎが見られなくなる。
この結果から明らかのように、第２の絶縁膜形成時、酸化物半導体の伝導率が増大することによりオフ電流とオン電流の境界を示すＶｏｎが負側にシフトし悪化する。その結果、オフ電流特性が悪化する。
また、その酸化物半導体の伝導率の増大は第２の絶縁膜の形成条件により抑制される。
その抑制効果は、Ｏ２／Ａｒ混合比は１０ｖｏｌ％以上の場合に認められ、３.８×１０１９個／ｃｍ３以上の酸素を膜中に含有していた。
第２の絶縁膜としてスパッタガスとしてＯ２／Ａｒ混合比５０ｖｏｌ％のガスを用いて成膜し、１.２×１０２０個／ｃｍ３の酸素を膜中に含有するアモルファスＳｉＯｘを用い、図２の構成のＴＦＴを９個作製し、ＴＦＴ特性を測定した。
図１０は、その９個のＴＦＴの伝達特性を示すグラフである。Ｖｏｎは、ほぼ０Ｖに制御され、良好なオン・オフ比を示すＴＦＴが得られた。
上記の説明では第２の絶縁膜をアモルファスＳｉＯｘの場合で説明したが、第２の絶縁膜としてのアモルファス酸化物絶縁体は、アモルファスシリコンオキシナイトライドやアモルファスアルミニウムオキサイドを用いることができる。
また、第２の絶縁膜を形成する際の酸化性ガスとしてＯ２／Ａｒ混合ガスを用いた例で説明したが、酸化物半導体の伝導度が増大しないよう第２の絶縁膜を形成することが本質であり、酸化性ガスは酸素に限定されない。また、第２の絶縁膜としてのアモルファス酸化物絶縁体中の酸素含有量は成膜装置ごとに条件が異なる可能性が高いが、成膜パラメーターを変化させて、傾向を調べることで、本発明の効果をもたらす酸素量に調整することができる。その成膜パラメーターとして、成膜ガス圧力、成膜時の投入電力、成膜温度、基板−ターゲット間距離や基板又はカソードへのバイアス印加、などが挙げられる。
例えば、薄膜トランジスタとして、インジウム、ガリウム、亜鉛の組成比が１：１：１のアモルファス酸化物半導体層（ａ−ＩＧＺＯ薄膜）を大面積成膜が可能なスパッタ法を用いて形成する。
そして、このアモルファス酸化物半導体層を、薄膜トランジスタに適用し、図１の構成とする。
こうすることにより、トランジスタのオン・オフ比を１０５以上にすることも可能となる。その際の電界効果移動度は１ｃｍ２Ｖ−１ｓ−１以上を示す。
これらの効果により、酸化物半導体を用いたボトムゲート型薄膜トランジスタにおいてソース電極及びドレイン電極を多様なエッチング工程により形成可能とし量産性に優れたものとなる。
また、オフ電流を最小化した良好なトランジスタ特性を有する薄膜トランジスタを提供することができる。
上記の説明では、半導体層（チャネル層）としてＺｎＯを主成分として用いた透明伝導性酸化物半導体多結晶薄膜、又は微結晶を含むＺｎＯを主成分とする透明伝導性酸化物半導体薄膜を用いた例を説明している。
さらにはＩｎ−Ｇａ−Ｚｎ-Ｏを含み構成されるアモルファス酸化物を用いた例を説明しているが、酸化物半導体層はこれらに限定されるものではない。
Ｉｎ−Ｇａ−Ｚｎ-Ｏを含み構成されるアモルファス酸化物半導体層としては、Ｓｎ、Ｉｎ、Ｚｎの少なくとも１種類の元素を含み構成されるアモルファス酸化物を用いることが可能である。
さらに、アモルファス酸化物の構成元素の少なくとも一部にＳｎを選択する場合、Ｓｎを、Ｓｎ１-xＭ４x（０＜ｘ＜１、Ｍ４は、Ｓｎより原子番号の小さい４族元素のＳｉ、Ｇｅ又はＺｒから選ばれる。）に置換することもできる。
また、アモルファス酸化物の構成元素の少なくとも一部にＩｎを選択する場合、ＩｎをＩｎ１-yＭ３y（０＜ｙ＜１、Ｍ３は、Ｌｕ又はＩｎより原子番号の小さい３族元素のＢ、Ａｌ、Ｇａ又はＹから選ばれる。）に置換することもできる。
また、アモルファス酸化物の構成元素の少なくとも一部にＺｎを選択する場合、Ｚｎを、Ｚｎ１-zＭ２z（０＜ｚ＜１、Ｍ２は、Ｚｎより原子番号の小さい２族元素のＭｇ又はＣａから選ばれる。）に置換することもできる。
利用可能なアモルファス材料は、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ酸化物、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物などである。
もちろん、構成材料の組成比は必ずしも１：１である必要はない。なお、ＺｎやＳｎは、単独ではアモルファスを形成し難い場合があるが、Ｉｎを含ませることによりアモルファス相が形成され易くなる。
例えば、Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約２０原子％以上含まれる組成にするのがよい。
Ｓｎ−Ｉｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約８０原子％以上含まれる組成にするのがよい。Ｓｎ−Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約１５原子％以上含まれる組成にするのがよい。
また、アモルファスは、測定対象薄膜に、入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されない（すなわちハローパターンが観測される）ことで確認できる。
なお、本実施形態において、上記した材料を電界効果型トランジスタのチャネル層に用いる場合に、当該チャネル層が微結晶状態の構成材料を含むことを除外するものではない。
次に上記薄膜トランジスタの出力端子であるドレインに、有機又は無機のエレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。
以下に表示装置の断面図を用いて具体的な表示装置の構成例を説明する。
図６は、本発明の一実施形態としての表示装置の一例の断面図である。基体６１１上に、ゲート電極６１２と、ゲート絶縁膜６１３と、酸化物半導体膜６１４と、第２の絶縁膜６１５と、ソース（ドレイン）電極６１６と、ドレイン（ソース）電極６１７とから構成されるＴＦＴを形成する。
そして、ドレイン（ソース）電極６１７に、層間絶縁膜６１９を介して電極６１８が接続されており、電極６１８は発光層６２０と接し、さらに発光層６２０が電極６２１と接している。
かかる構成により、発光層６２０に注入する電流を、ソース電極（ドレイン）６１６からドレイン（ソース）電極６１７に酸化物半導体膜６１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。
したがって、これをＴＦＴのゲート６１２の電圧によって制御することができる。ここで、電極６１８、発光層６２０、電極６２１は無機又は有機のエレクトロルミネッセンス素子を構成する。
図７は、本発明の一実施形態としての表示装置の他の例の断面図である。ドレイン（ソース）電極７１７が延長されて電極７１８を兼ねており、これを高抵抗膜７２０、７２２に挟まれた液晶セルや電気泳動型粒子セル７２１へ電圧を印加する電極７２３とする構成を取ることができる。
液晶セルや電気泳動型粒子セル７２１、高抵抗層７２０及び７２２、電極７１８、電極７２３は表示素子を構成する。
これら表示素子に印加する電圧を、ソース電極７１６からドレイン電極７１７に酸化物半導体膜７１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。
したがって、これをＴＦＴのゲート７１２の電圧によって制御することができる。ここで表示素子の表示媒体が流体と粒子を絶縁性皮膜中に封止したカプセルであるなら、高抵抗膜７２０、７２２は不要である。
上記の２例においてＴＦＴとしては、ボトムゲート逆スタガー型の構成で代表させたが、本発明は必ずしも本構成に限定されるものではない。
例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、コプレナー型等他の構成も可能である。
また、上記の２例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。
例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極又は両電極が基体と垂直に設けられていてもよい。
さらに、上記の２例においては、表示素子に接続されるＴＦＴを一つだけ図示したが、本発明は必ずしも本構成に限定されるものではない。例えば、図中に示したＴＦＴがさらに本発明による別のＴＦＴに接続されていてもよく、図中のＴＦＴはそれらＴＦＴによる回路の最終段であればよい。
ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がＥＬ素子又は反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長又は反射光の波長に対して透明である必要がある。
又は、透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明である必要がある。
さらに本実施形態のＴＦＴでは、すべての構成体を透明にすることも可能であり、これにより、透明な表示素子を形成することもできる。
また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。
次に、ＥＬ素子（ここでは有機ＥＬ素子）と薄膜トランジスタを含む画素を二次元的（二次元状ともいう）に配置した表示装置について図８を用いて説明する。
図８において、８１は有機ＥＬ層８４を駆動するトランジスタであり、８２は画素を選択するトランジスタである。
また、コンデンサ８３は選択された状態を保持するためのものであり、共通電極線８７とトランジスタ２のソース部分との間に電荷を蓄え、トランジスタ１のゲートの信号を保持している。
画素選択は走査電極線８５と信号電極線８６により決定される。
より具体的に説明すると、画像信号がドライバ回路（不図示）から走査電極８５を通してゲート電極へパルス信号で印加される。
それと同時に、別のドライバ回路（不図示）から信号電極８６を通してやはりパルス信号でトランジスタ８２へと印加されて画素が選択される。
そのとき、トランジスタ８２がＯＮとなり信号電極線８６とトランジスタ８２のソースの間にあるコンデンサ８３に電荷が蓄積される。
これにより、トランジスタ８１のゲート電圧が所望の電圧に保持されトランジスタ８１はＯＮになる。この状態は次の信号を受け取るまで保持される。
トランジスタ８１がＯＮである状態の間、有機ＥＬ層８４には電圧、電流が供給され続け発光が維持されることになる。
図８の例では１画素にトランジスタ２ヶでコンデンサ１ヶの構成であるが、性能を向上させるためにさらに多くのトランジスタ等を組み込んでも構わない。
本質的なのはトランジスタ部分に、低温で形成でき透明のＴＦＴであるＩｎ−Ｇａ−Ｚｎ−Ｏ系のＴＦＴを用いることにより、有効なＥＬ素子が得られる。
次に本発明の実施例について図面を用いて説明する。
［実施例１］
本実施例では、図１１に示す逆スタガー（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。
先ずガラス基板にフォトリソグラフィー法とリフトオフ法を用いＴｉ５ｎｍ／Ａｕ４０ｎｍ／Ｔｉ５ｎｍのゲート端子を形成した。
さらにその上に、ＲＦスパッタ法によりａ−ＳｉＯｘによる絶縁層を２００ｎｍ形成した。その際、スパッタターゲットにはＳｉＯ２ターゲットを用い、スパッタガスにＡｒガスを用いた。また、ＲＦ高周波電力は４００Ｗ、成膜圧力は０.１Ｐａ、成膜速度は７.４ｎｍ／分であった。基板温度は室温であり意図的な加熱は行なわなかった。
そして、その上に、室温においてＲＦスパッタ法で半導体層として用いるアモルファス酸化物半導体膜を２０ｎｍ形成した。
チャネル領域の形成にはフォトリソグラフィー法と塩酸によるウェットエッチングを用いた。
その後、Ｔｉ５ｎｍ／Ａｕ４０ｎｍ／Ｔｉ５ｎｍを電子ビーム蒸着法により成膜し、フォトリソグラフィー法とリフトオフ法によりソース、ドレイン端子を形成した。
さらに第２の絶縁膜としてＲＦスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。
その際、ターゲットとしてＳｉＯ２を用い、スパッタガスとしてＯ２ガス５ＳＣＣＭ、Ａｒガス５ＳＣＣＭのＯ２／Ａｒ混合比５０ｖｏｌ％の酸化性雰囲気を用いる。また、ＲＦ高周波電力は４００Ｗ、成膜圧力は０.１Ｐａ、成膜速度は２.９ｎｍ／分である。基板温度は室温であり意図的な加熱は行なわない。
こうして、図１１に示す逆スタガー（ボトムゲート）型ＭＩＳＦＥＴ素子９個を完成した。その際のアモルファス酸化物半導体膜の金属組成比はＩｎ：Ｇａ：Ｚｎ＝１．００：０．９４：０．６５であった。
このＭＩＳＦＥＴ素子のＩ−Ｖ特性評価の結果、９個のＴＦＴは平均電界効果移動度５．０ｃｍ２／Ｖｓ、平均オン・オフ比１０６超であった。図１２にその伝達特性を示す。
本発明の第２の絶縁膜を用いれば酸化物半導体ボトムゲート型薄膜トランジスタはオフ電流を最小化し、良好なトランジスタ特性を有する薄膜トランジスタを安定して作製することができる。
［比較例１］
本比較例では、第２の絶縁膜の形成条件以外は実施例１と同様にして図１１に示す逆スタガー（ボトムゲート）型ＭＩＳＦＥＴ素子を作製した。
第２の絶縁膜としてＲＦスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。その際、ターゲットとしてＳｉＯ２を用い、スパッタガスとしてＯ２ガス１ＳＣＣＭ、Ａｒガス９ＳＣＣＭのＯ２／Ａｒ混合ガス比１０ｖｏｌ％の酸化性雰囲気を用いる。また、ＲＦ高周波電力は４００Ｗ、成膜圧力は０.１Ｐａ、成膜速度は５.７ｎｍ／分である。基板温度は室温であり意図的な加熱は行なわない。こうして、図１１に示す逆スタガー（ボトムゲート）型ＭＩＳＦＥＴ素子９個を完成した。
同時に同一プロセス条件で酸化物半導体伝導度測定用ＴＥＧ素子を作製し、酸化物半導体層の伝導度を測定した。
ＶｏｎはＴＦＴの伝達特性において、ドレイン電流（Ｉｄ）が立ち上がる時のゲート印加電圧である。
Ｖｏｎと酸化物半導体の伝導度の関係を図９に示す。
また、スパッタガスとしてＯ２／Ａｒ混合比１０ｖｏｌ％を用いたａ−ＳｉＯｘによる第２の絶縁膜は、３.８×１０１９個／ｃｍ３の酸素を膜中に含有していた。
この結果、Ｏ２／Ａｒ混合ガス比１０ｖｏｌ％を用いたａ-ＳｉＯｘによる第２の絶縁膜は、酸化物半導体の酸素欠陥生成に対し抑止効果をもち、平均値としてＶｏｎ：−４０ｖを示し、良好なオン・オフ比１０６超を示した。
また、Ｏ２／Ａｒ混合比１ｖｏｌ％、０ｖｏｌ％では特性のばらつきが増大し、ゲート電圧として−５０Ｖを印加しても明確なＶｏｎが見られない場合が有り、酸化物半導体に対しての酸素欠陥生成に対し明確な抑止効果が認められなかった。
［実施例２］
本実施例では、図１に示す逆スタガー（ボトムゲート）型ＭＩＳＦＥＴ素子を作製する。
先ずガラス基板にスパッタ法を用い透明伝導膜ＩＺＯのゲート電極層１５０ｎｍを形成する。
フォトリソグラフィー法と塩酸を用いウェットエッチング法によりゲート電極を形成する。
さらにその上に、ＲＦスパッタ法によりａ−ＳｉＯｘによる絶縁層を２００ｎｍ形成する。その際、スパッタターゲットにはＳｉＯ２ターゲットを用い、スパッタガスにＡｒガスを用いる。また、ＲＦ高周波電力は４００Ｗ、成膜圧力は０.１Ｐａ、成膜速度は７.４ｎｍ／分である。基板温度は室温であり意図的な加熱は行なわない。
そして、その上に、室温においてＲＦスパッタ法で半導体層として用いるアモルファス酸化物半導体膜を２０ｎｍ形成する。
チャネル領域の形成にはフォトリソグラフィー法と塩酸によるウェットエッチングを用いる。その後、第２の絶縁膜としてスパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成する。
その際、ターゲットとしてＳｉＯ２を用い、スパッタガスとしてＯ２ガス５ＳＣＣＭ、Ａｒガス５ＳＣＣＭのＯ２／Ａｒ混合比５０ｖｏｌ％の酸化性雰囲気を用いる。基板温度は室温であり意図的な加熱は行なわない。
フォトリソグラフィー法とＣＦ４ガスによるドライエッチングを用い、チャネル領域を保護し、かつエッチングストップ層として機能する第２の絶縁膜が完成する。
その後、透明伝導膜ＩＴＯを１５０ｎｍスパッタ法により成膜し、フォトリソグラフィー法とエッチング法によりソース、ドレイン端子を形成する。
こうして、図１に示す逆スタガー（ボトムゲート）型透明ＭＩＳＦＥＴ素子を形成することができる。
ソース電極及びドレイン電極としてＩＺＯなどの透明導電性酸化膜はもちろん、Ｎｉ、Ｃｒ、Ｒｈ、Ｍｏ、Ｎｄ、Ｔｉ、Ｗ、Ｔａ、Ｐｂ、Ａｌなどの金属や、これらを含む合金又はシリサイドも用いることができる。また、ソース電極及びドレイン電極をそれぞれ別の材料で形成することも可能となる。
この逆スタガー（ボトムゲート）型ＭＩＳＦＥＴ素子は、ソース電極及びドレイン電極をエッチング工程により形成可能となり、量産性に優れ、オフ電流を最小化したトランジスタ特性を有する薄膜トランジスタとなる。
［実施例３］
本実施例では図７のＴＦＴを用いた表示装置について説明する。
ＴＦＴの製造工程は実施例３と同様である。
上記ＴＦＴにおいて、ドレイン電極をなすＩＴＯ膜の島の短辺を１００μｍまで延長し、延長された９０μｍの部分を残し、ソース電極及びゲート電極への配線を確保した上で、ＴＦＴを絶縁層で被覆する。
この上にポリイミド膜を塗布し、ラビング工程を施す。
一方で、同じくプラスチック基板上にＩＴＯ膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記ＴＦＴを形成した基板と５μｍの空隙を空けて対向させ、ここにネマチック液晶を注入する。
さらにこの構造体の両側に一対の偏光板を設ける。
ここで、ＴＦＴのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域のみ、光透過率が変化する。
またその透過率は、ＴＦＴがオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。このようにして、図７に対応した、液晶セルを表示素子とする表示装置を作成する。
本実施例において、ＴＦＴを形成する基板として白色のプラスチック基板を用い、ＴＦＴの各電極を金に置き換え、ポリイミド膜と偏光板を廃する構成とする。
そして、白色と透明のプラスチック基板の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセルを充填させる構成とする。
この構成の表示装置の場合、本ＴＦＴによって延長されたドレイン電極と上部のＩＴＯ膜間の電圧が制御され、よってカプセル内の粒子が上下に移動する。
それによって、透明基板側から見た延長されたドレイン電極領域の反射率を制御することで表示を行うことができる。
また、本実施例において、ＴＦＴを複数隣接して形成して、たとえば、通常の４トランジスタ１キャパシタ構成の電流制御回路を構成し、その最終段トランジスタの一つを図６のＴＦＴとして、ＥＬ素子を駆動することもできる。
たとえば、上記のＩＴＯ膜をドレイン電極とするＴＦＴを用いる。
そして、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域に電荷注入層と発光層からなる有機エレクトロルミネッセンス素子を形成する。
こうして、ＥＬ素子を用いる表示装置を形成することができる。
［実施例４］
実施例４の表示素子とＴＦＴとを二次元的に配列させる。
たとえば、実施例３の液晶セルやＥＬ素子等の表示素子と、ＴＦＴとを含めて約３０μｍ×１１５μｍの面積を占める画素を、短辺方向に４０μｍピッチ、長辺方向に１２０μｍピッチでそれぞれ７４２５×１７９０個方形配列する。
そして、長辺方向に７４２５個のＴＦＴのゲート電極を貫くゲート配線を１７９０本、１７９０個のＴＦＴのソース電極が非晶質酸化物半導体膜の島から５μｍはみ出した部分を短辺方向に貫く信号配線を７４２５本設ける。
そして、それぞれをゲートドライバ回路、ソースドライバ回路に接続する。
さらに液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせＲＧＢが長辺方向に反復するカラーフィルタを表面に設ければ、約２１１ｐｐｉでＡ４サイズのアクティブマトリクス型カラー画像表示装置を構成できる。
また、ＥＬ素子においても、一つのＥＬ素子に含まれる２ＴＦＴのうち第一ＴＦＴのゲート電極をゲート線に配線し、第二ＴＦＴのソース電極を信号線に配線し、さらに、ＥＬ素子の発光波長を長辺方向にＲＧＢで反復させる。
こうすることで、同じ解像度の発光型カラー画像表示装置を構成することができる。
ここで、アクティブマトリクスを駆動するドライバ回路は、画素のＴＦＴと同じ本発明のＴＦＴを用いて構成しても良いし、既存のＩＣチップを用いても良い。
本発明は、ＬＣＤや有機ＥＬディスプレイのスイッチング素子として応用することができる。
また、プラスチックフィルムをはじめとするフレキシブル素材に低温でＴＦＴのすべてのプロセスを形成することが可能であり、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。
１ 基板
２ ゲート電極
３ 第１の絶縁膜
４ 酸化物半導体層
５ 第２の絶縁膜
６ ソース電極（ソース端子）
７ ドレイン電極（ドレイン端子）

Claims (9)

  1. 基板上に、ゲート電極と、ゲート絶縁膜としての第１の絶縁膜と、酸化物半導体膜と、ソース電極と、ドレイン電極と、を有するボトムゲート型薄膜トランジスタの製造方法であって、
    基板上にゲート電極を形成する工程と、
    第１の絶縁膜を形成する工程と、
    酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜をパターニングする工程と、
    アモルファス酸化物絶縁体からなる第２の絶縁膜を、酸化性ガスが含まれる雰囲気中で形成する工程と、
    前記酸化物半導体膜のチャネル領域の少なくとも一部を覆うように、前記第２の絶縁膜をパターニングする工程と、
    導電膜を形成する工程と、
    前記導電膜をパターニングしてソース電極及びドレイン電極を形成する工程と、
    をこの順で含む薄膜トランジスタの製造方法。
  2. 前記アモルファス酸化物絶縁体が、酸化ケイ素、シリコンオキシナイトライド、アルミニウムオキサイドのいずれかであることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記酸化物半導体膜が、ＩｎとＺｎとＯを含んでいることを特徴とする請求項１または２に記載の薄膜トランジスタの製造方法。
  4. 前記酸化物半導体膜が、さらにＧａ、Ａｌ、Ｆｅ、Ｓｎ、Ｍｇ、Ｃａ、Ｓｉ、Ｇｅのうち少なくとも１種を含むことを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
  5. 前記アモルファス酸化物絶縁体が酸化ケイ素、かつ前記酸化物半導体膜がＩｎＧａＺｎＯであることを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
  6. 電極を有する表示素子と、前記表示素子の前記電極にソース電極又はドレイン電極が接続されている薄膜トランジスタと、を有する表示装置の製造方法であって、
    前記薄膜トランジスタは、請求項１乃至５のいずれか１項に記載の薄膜トランジスタの製造方法で製造されることを特徴とする表示装置の製造方法。
  7. 前記表示素子はエレクトロルミネッセンス素子であることを特徴とする請求項６に記載の表示装置の製造方法。
  8. 前記表示素子は液晶セルであることを特徴とする請求項６に記載の表示装置の製造方法。
  9. 前記基板上に、前記表示素子及び前記薄膜トランジスタが二次元的に配されていることを特徴とする請求項６乃至８のいずれか１項に記載の表示装置の製造方法。
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