KR101345171B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 액정표시장치 및 그 제조방법은 데이터 배선으로 구리와 같은 저저항 도전물질을 사용하는 경우 하부층으로 구리가 확산되는 것을 방지하기 위해 확산 방지층을 적용하는 한편 상기 데이터 배선용 도전막에 비해 습식 식각률(etch rate)이 낮은 상기 확산 방지층을 건식 식각을 통해 식각하여 메탈 팁(metal tip)을 형성함으로써 저저항의 데이터 배선을 적용하는 동시에 미세 채널을 구현하기 위한 것으로, 제 1 기판을 제공하는 단계; 상기 제 1 기판 위에 게이트전극과 게이트라인을 형성하는 단계; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계; 건식 식각을 이용하여 상기 게이트전극 상부에 액티브패턴과 오믹-콘택층 및 확산 방지층을 형성하며, 습식 식각을 이용하여 상기 확산 방지층 위에 소오스/드레인전극을 형성하는 단계; 상기 제 1 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하며, 상기 확산 방지층은 건식 식각을 통해 상기 소오스/드레인전극에 비해 돌출한 메탈 팁을 가지는 것을 특징으로 한다.
데이터 배선, 구리, 확산 방지층, 건식 식각, 메탈 팁, 미세 채널

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 저저항의 데이터 배선을 적용하는 동시에 미세 채널을 구현할 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영 역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
상기와 같이 구성된 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크수를 줄이는 방법이 요구되어지고 있다.
도 2a 내지 도 2e는 도 1에 도시된 액정표시장치에 있어서, 어레이 기판의 제조공정을 순차적으로 나타내는 단면도이다.
도 2a에 도시된 바와 같이, 어레이 기판(10) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 도전성 금속물질로 이루어진 게이트전극(21)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 어레이 기판(10) 전면(全面)에 차례대로 제 1 절연막(15a)과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 패터닝함으로써 상기 게이트전극(21) 위에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(24)을 형성한다.
이때, 상기 액티브패턴(24) 위에는 상기 액티브패턴(24)과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막 패턴(25)이 형성되게 된다.
이후, 도 2c에 도시된 바와 같이, 상기 어레이 기판(10) 전면에 도전성 금속 물질을 증착한 후 포토리소그래피공정(제 3 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 액티브패턴(24) 상부에 소오스전극(22)과 드레인전극(23)을 형성한다. 이때, 상기 액티브패턴(24) 위에 형성되어 있는 n+ 비정질 실리콘 박막 패턴은 상기 제 3 마스크공정을 통해 소정영역이 제거되어 상기 액티브패턴(24)과 소오스/드레인전극(22, 23) 사이에서 오믹-콘택(ohmic contact)층(25')을 형성하게 된다.
다음으로, 도 2d에 도시된 바와 같이, 상기 소오스전극(22)과 드레인전극(23)이 형성된 어레이 기판(10) 전면에 제 2 절연막(15b)을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 2 절연막(15b)의 일부 영역을 제거하여 상기 드레인전극(23)의 일부를 노출시키는 콘택홀(40)을 형성한다.
마지막으로, 도 2e에 도시된 바와 같이, 투명한 도전성 금속물질을 어레이 기판(10) 전면에 증착한 후 포토리소그래피공정(제 5 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 콘택홀(40)을 통해 드레인전극(23)과 전기적으로 접속하는 화소전극(18)을 형성한다.
상기에 설명된 바와 같이 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 게이트전극, 액티브패턴, 소오스/드레인전극, 콘택홀 및 화소전극 등을 패터닝하는데 총 5번의 포토리소그래피공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어지며, 다수의 포토리소그래피공정은 생산 수율을 떨 어뜨리게 한다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하게 된다.
이때, 회절마스크를 이용하여 액티브패턴과 소오스/드레인전극 및 데이터라인을 한번의 마스크공정으로 형성함으로써 총 4번의 마스크공정으로 어레이 기판을 제작할 수 있는 기술이 개발되었다.
그러나, 상기 구조의 액정표시장치는 회절마스크를 이용함으로써 두 번의 식각공정을 거쳐 액티브패턴과 소오스/드레인전극 및 데이터라인을 패터닝하게 됨에 따라 상기 소오스/드레인전극과 데이터라인의 하부 주변으로 돌출한 액티브 테일(active tail)이 존재하게 된다.
상기 액티브 테일은 액티브패턴과 동일한 순수한 비정질 실리콘 박막으로 이루어지며, 상기 돌출된 액티브 테일은 하부의 백라이트 광에 노출됨으로써 상기 백라이트 광에 의해 광전류가 발생하게 된다. 이때, 상기 백라이트 광의 미세한 깜빡임으로 인해 상기 비정질 실리콘 박막은 미세하게 반응하여 활성화와 비활성화 상태가 반복되게 되며, 이로 인해 광전류에 변화가 발생하게 된다. 이와 같은 광전류 성분은 이웃하는 화소전극에 흐르는 신호와 함께 커플링(coupling)되어 상기 화소전극에 위치한 액정의 움직임을 왜곡시키게 한다. 그 결과 액정표시장치의 화면에는 물결무늬의 가는 선이 나타나는 웨이비 노이즈(wavy noise)가 발생하게 된다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 4번의 마스크공정으로 어레이 기판을 제작하도록 한 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 확산 방지층을 형성하여 하부층으로 구리의 확산을 방지함으로써 구리와 같은 저저항의 도전물질로 데이터 배선을 형성할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 저저항 데이터 배선을 적용하는 경우에도 미세한 채널을 구현할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치는 제 1 기판 위에 형성된 게이트전극과 게이트라인; 상기 제 1 기판 위에 형성된 제 1 절연막; 상기 게이트전극 상부에 형성된 액티브패턴과 오믹-콘택층 및 확산 방지층; 상기 확상 방지층 위에 형성된 소오스/드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인; 상기 제 1 기판 위에 형성된 제 2 절연막; 상기 제 2 절연막의 일부영역이 제거되어 상기 드레인전극의 일부를 노출시키는 콘택홀; 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극; 및 상기 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하며, 상기 확산 방지층은 상기 소오스/드레인 전극의 측면으로 돌출한 메탈 팁을 가지는 것을 특징으로 한다.
본 발명의 액정표시장치의 제조방법은 제 1 기판을 제공하는 단계; 상기 제 1 기판 위에 게이트전극과 게이트라인을 형성하는 단계; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계; 건식 식각을 이용하여 상기 게이트전극 상부에 액티브패턴과 오믹-콘택층 및 확산 방지층을 형성하며, 습식 식각을 이용하여 상기 확산 방지층 위에 소오스/드레인전극을 형성하는 단계; 상기 제 1 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하며, 상기 확산 방지층은 건식 식각을 통해 상기 소오스/드레인전극에 비해 돌출한 메탈 팁을 가지는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.
본 발명에 따른 액정표시장치 및 그 제조방법은 액티브 테일(active tail)을 최소화함으로써 웨이브 노이즈가 발생하지 않아 고화질의 액정표시장치를 제작 할 수 있는 효과를 제공한다.
본 발명에 따른 액정표시장치 및 그 제조방법은 데이터 배선 하부에 확산 방지층을 형성하여 구리의 확산을 방지함으로써 저저항의 데이터 배선을 적용할 수 있게 된다.
본 발명에 따른 액정표시장치 및 그 제조방법은 상기 저저항의 데이터 배선을 적용하면서도 건식 식각을 통해 확산 방지층을 식각하여 메탈 팁을 형성함으로써 미세 채널의 형성이 가능하게 된다. 또한, 습식 식각에 걸리는 시간이 감소함에 따라 데이터 배선의 액티브 테일이 감소하게 된다. 그 결과 박막 트랜지스터의 전기적 특성이 향상되는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 설명의 편의를 위해 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.
도면에 도시된 바와 같이, 본 발명의 실시예의 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함 께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인(116)에 연결된 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 상기 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(미도시)을 포함한다.
상기 소오스전극(122)의 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 제 2 절연막(미도시)에 형성된 콘택홀(140)을 통해 상기 화소전극(118)에 전기적으로 접속하게 된다.
이때, 전단에 위치한 게이트라인(116)의 일부는 제 1 절연막(미도시)과 상기 제 2 절연막을 사이에 두고 그 상부의 화소전극(118)의 일부와 오버랩되어 스토리지 커패시터(storage capacitor)(Cst)를 형성하게 된다. 상기 스토리지 커패시터(Cst)는 액정 커패시터에 인가된 전압을 다음 신호가 들어올 때까지 일정하게 유지시키는 역할을 한다. 즉, 상기 어레이 기판(110)의 화소전극(118)은 컬러필터 기판의 공통전극과 함께 액정 커패시터를 이루는데, 일반적으로 상기 액정 커패시터에 인가된 전압은 다음 신호가 들어올 때까지 유지되지 못하고 누설되어 사라진다. 따라서, 인가된 전압을 유지하기 위해서는 스토리지 커패시터(Cst)를 액정 커패시터에 연결해서 사용해야 한다.
이러한 스토리지 커패시터(Cst)는 신호 유지 이외에도 계조(gray scale) 표 시의 안정과 플리커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가진다.
여기서, 본 발명의 실시예에 따른 액정표시장치는 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용하여 한번의 마스크공정으로 액티브패턴과 데이터 배선(즉, 소오스/드레인전극 및 데이터라인)을 형성함으로써 총 4번의 마스크공정으로 어레이 기판을 제작할 수 있게 된다.
이때, 상기 데이터 배선은 데이터 신호를 전달하는 수단으로써 신호지연(signal delay) 및 단선을 억제하는 것이 요구되어 구리와 같은 저저항 도전물질로 형성하게 되는데, 이때 본 발명의 실시예에 따른 액정표시장치는 하부층으로 구리가 확산되는 것을 방지하기 위해 상기 데이터 배선 하부에 몰리브덴 및 MoTi와 같은 몰리브덴 합금과 같은 베리어메탈(barrier metal)로 확산 방지층을 형성하게 되는데, 이를 다음의 액정표시장치의 제조방법을 통해 상세히 설명한다.
도 4a 내지 도 4d는 도 3에 도시된 어레이 기판의 IIIa-IIIa'선 및 IIIb-IIIb'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 데이터라인부를 포함하는 화소부의 어레이 기판을 제조하는 공정을 순차적으로 나타내고 있다.
또한, 도 5a 내지 도 5d는 도 3에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.
도 4a 및 도 5a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)의 화소부에 게이트전극(121)과 게이트라인(116)을 형성한다.
이때, 상기 게이트전극(121)과 게이트라인(116)은 제 1 도전막을 상기 어레 이 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
다음으로, 도 4b 및 도 5b에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115a), 비정질 실리콘 박막, n+ 비정질 실리콘 박막, 베리어메탈 및 제 2 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성하며, 상기 제 2 도전막으로 이루어지며 상기 액티브패턴(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)을 형성한다.
또한, 상기 제 2 마스크공정을 이용하여 상기 어레이 기판(110)의 데이터라인부에 상기 제 2 도전막으로 이루어진 데이터라인(117)을 형성한다.
이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막과 베리어메탈로 이루어진 오믹-콘택층(125n)과 확산 방지층(135)이 형성되게 되며, 상기 확산 방지층(135)은 구리와 같은 저저항 도전물질로 데이터 배선을 형성하는 경우 상기 구리가 하부층으로 확산되는 것을 방지하는 역할을 한다.
또한, 상기 데이터라인(117) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 베리어메탈로 이루어진 제 2 비정질 실리콘 박막패턴(120")과 제 3 n+ 비정질 실리콘 박막패턴(125'") 및 제 3 패턴(130'")이 형성되게 된다.
여기서, 본 발명에 따른 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)은 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.
도 6a 내지 도 6h는 도 4b에 도시된 본 발명의 제 1 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115a), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(125), 베리어메탈(130) 및 제 2 도전막(150)을 형성한다.
이때, 본 발명의 경우에는 상기 제 2 도전막(150)으로 데이터 배선, 즉 소오스전극과 드레인전극 및 데이터라인을 구성하기 위해 저저항 도전물질인 구리를 사용하게 되며, 이 경우 상기 구리가 하부층인 n+ 비정질 실리콘 박막(125)으로 확산되는 것을 방지하기 위해 상기 제 2 도전막(150) 하부에 몰리브덴 및 MoTi와 같은 몰리브덴 합금과 같은 베리어메탈(130)을 100~500Å정도의 두께로 형성하게 된다.
그리고, 도 6b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 하프-톤 마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(180)를 투과한 광만이 감광막(170)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면, 도 6c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(150) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)은 제 2 투과영역(II)을 통해 형성된 제 4 감광막패턴(170d)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
이어서, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)을 마스크로 하여, 그 하부에 형성된 베리어메탈 및 제 2 도전막을 선택적으로 제거하게 되면, 상기 어레이 기판(110)의 화소부에 상기 베리어메탈 및 제 2 도전막으로 이루어진 제 1 패턴(230') 및 제 1 도전막패턴(250')이 형성되게 된다.
또한, 상기 어레이 기판(110)의 데이터라인부에는 상기 베리어메탈 및 제 2 도전막으로 이루어진 제 2 패턴(230") 및 제 2 도전막패턴(250")이 형성되게 된다.
이때, 상기 베리어메탈과 제 2 도전막은 딥 식각(dip etching)방식을 이용한 습식 식각으로 선택적으로 제거하게 되는데, 상기 습식 식각은 등방(等方) 식각으로 상기 베리어메탈과 제 2 도전막이 등방적(isotropic)으로 식각되어 상부의 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)보다 폭이 줄어든 형태로 오버식각(over etching) 되게된다.
계속해서, 상기 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 선택적으로 제거하게 되면, 도 6d에 도시된 바와 같이, 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어진 제 1 비정질 실리콘 박막패턴(220') 및 제 1 n+ 비정질 실리콘 박막패턴(225')이 형성되게 된다.
또한, 상기 어레이 기판(110)의 데이터라인부에는 상기 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막으로 이루어진 제 2 비정질 실리콘 박막패턴(220") 및 제 2 n+ 비정질 실리콘 박막패턴(225")이 형성되게 된다.
이때, 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막은 식각가스를 이용한 건식 식각을 이용하게 선택적으로 제거하게 되며, 이에 따라 상기 제 1 비정질 실리콘 박막패턴(220')과 제 1 n+ 비정질 실리콘 박막패턴(225') 및 제 2 비정질 실리콘 박막패턴(220")과 제 2 n+ 비정질 실리콘 박막패턴(225")은 실질적으로 상 기 제 1, 제 2, 제 4 감광막패턴(170a, 170b, 170d) 및 제 3 감광막패턴(170c)과 동일한 형태로 패터닝되게 된다.
이후, 상기 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)의 일부를 제거하는 애싱(ashing)공정을 진행하게 되면, 도 6e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 4 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴 내지 제 3 감광막패턴은 상기 제 4 감광막패턴의 두께만큼이 제거된 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')으로 상기 차단영역(III)에 대응하는 소오스전극영역과 드레인전극영역 및 데이터라인영역에만 남아있게 된다.
이후, 도 6f에 도시된 바와 같이, 상기 남아있는 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')을 마스크로 하여 상기 제 1 패턴(230')과 제 2 패턴(230") 및 제 1 도전막패턴(250')과 2 도전막패턴(250")을 습식 식각을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성하는 동시에 상기 베리어메탈로 이루어진 확산방지층(235)을 형성한다.
또한, 상기 어레이 기판(110)의 데이터라인부에는 상기 제 2 도전막으로 이루어진 데이터라인(217)을 형성하는 동시에 상기 베리어메탈로 이루어진 제 3 패턴(230'")을 형성한다.
이때, 상기 확산방지층(235)은 상기 소오스전극(222)과 드레인전극(223)을 구성하는 구리 원소가 하부의 n+ 비정질 실리콘 박막 내로 확산되는 것을 방지하는 역할을 하며, 상기 소오스/드레인전극(222, 223), 확산방지층(235), 데이터라인(217) 및 제 3 패턴(230'")은 습식 식각을 이용함에 따라 상부의 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')보다 폭이 줄어든 형태로 오버식각 되게된다.
계속해서, 상기 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')을 마스크로 하여, 그 하부에 형성된 제 1 비정질 실리콘 박막패턴의 상부 표면 및 제 1 n+ 비정질 실리콘 박막패턴과 제 2 n+ 비정질 실리콘 박막패턴을 선택적으로 제거하게 되면, 도 6g 및 6h에 도시된 바와 같이, 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(224)이 형성되게 된다.
이때, 상기 액티브패턴(224) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(224)의 소오스/드레인영역과 상기 소오스/드레인전극(222, 223)을 오믹-콘택시키는 오믹-콘택층(225n)이 형성되게 된다.
또한, 상기 어레이 기판(110)의 데이터라인부에는 상기 n+ 비정질 실리콘 박막으로 이루어진 제 3 n+ 비정질 실리콘 박막패턴(225'")이 형성되게 된다.
이때, 상기 제 1 n+ 비정질 실리콘 박막패턴과 제 2 n+ 비정질 실리콘 박막패턴은 건식 식각을 이용하게 선택적으로 제거하게 되며, 이에 따라 상기 오믹-콘택층(225n)과 제 3 n+ 비정질 실리콘 박막패턴(225'")은 실질적으로 상기 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')과 동일한 형태로 패터닝되게 된다.
여기서, 상기 본 발명의 제 1 실시예의 경우에는 데이터 배선용 제 2 도전막과 베리어메탈을 모두 습식 식각을 이용하여 식각하게 되는데, 상기 구리와 MoTi 사이에는 상당한 식각률(etch rate)의 차이가 있어 전체적인 습식 식각공정 시간이 증가하게 되며, 실질적인 채널 길이(L)가 증가하게 된다. 즉, 상기 MoTi는 구리에 비해 식각률이 10배정도 낮기 때문에 상기 MoTi에 의해 식각공정 시간의 증가로 습식 식각 바이어스(bias)가 증가하게 되어 미세 채널의 구현이 어렵게 된다.
그리고, 이와 같이 2회의 습식 식각공정으로 액티브패턴(224)이나 제 2 n+ 비정질 실리콘 박막패턴(220")의 측면이 소오스/드레인전극(222, 223)이나 데이터라인(217)의 폭보다 Tw만큼 돌출하게 되어 웨이브 노이즈를 발생시키는 액티브 테일이 형성되게 된다. 또한, 채널부 습식 식각 후 n+ 비정질 실리콘 박막을 건식 식각을 통해 식각함으로써 상기 소오스/드레인전극(222, 223)보다 돌출한 n+ 테일이 발생하게 되어 채널 길이(L)의 정의가 모호하게 된다.
이에 상기 구리에 비해 습식 식각률이 낮은 베리어메탈을 건식 식각을 통해 식각함으로써 식각공정 시간을 단축시키는 한편 메탈 팁의 형성으로 미세 채널을 구현할 수 있는 본 발명의 제 2 실시예의 제 2 마스크공정을 도면을 참조하여 상세히 설명한다.
도 7a 내지 도 7h는 도 4b에 도시된 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도로써, 베리어메탈의 식각공정을 제외하고는 상기 제 1 실시예에 따른 제 2 마스크공정과 실질적으로 동일한 공정으로 이루어져 있다.
도 7a에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115a), 비정질 실리콘 박막(120), n+ 비 정질 실리콘 박막(125), 베리어메탈(130) 및 제 2 도전막(150)을 형성한다.
이때, 본 발명의 경우에는 상기 제 2 도전막(150)으로 데이터 배선, 즉 소오스전극과 드레인전극 및 데이터라인을 구성하기 위해 저저항 도전물질인 구리를 사용하게 되며, 이 경우 상기 구리가 하부층인 n+ 비정질 실리콘 박막(125)으로 확산되는 것을 방지하기 위해 상기 제 2 도전막(150) 하부에 몰리브덴 및 MoTi와 같은 몰리브덴 합금과 같은 베리어메탈(130)을 100~500Å정도의 두께로 형성하게 된다.
그리고, 도 7b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 하프-톤 마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.
이어서, 상기 하프-톤 마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면, 도 7c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(150) 표면이 노출되게 된다.
다음으로, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)을 마스크로 하여, 그 하부에 형성된 제 2 도전막을 선택적으로 제거하게 되면, 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 제 1 도전막패턴(150')이 형성되게 되며, 상기 어레이 기판(110)의 데이터라인부에 상기 제 2 도전막으로 이루어진 제 2 도전막패턴(150")이 형성되게 된다.
이때, 상기 제 2 도전막은 등방적으로 식각되어 상부의 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)보다 폭이 줄어든 형태로 오버식각 되게된다.
계속해서, 상기 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 베리어메탈을 선택적으로 제거하게 되면, 도 7d에 도시된 바와 같이, 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 베리어메탈로 이루어진 제 1 비정질 실리콘 박막패턴(120')과 제 1 n+ 비정질 실리콘 박막패턴(125') 및 제 1 패턴(130')이 형성되게 된다.
또한, 상기 어레이 기판(110)의 데이터라인부에는 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 베리어메탈로 이루어진 제 2 비정질 실리콘 박막패턴(120")과 제 2 n+ 비정질 실리콘 박막패턴(125") 및 제 2 패턴(130")이 형성되게 된다.
이때, 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 베리어메탈은 건식 식각을 이용하게 선택적으로 제거하게 되며, 이에 따라 상기 제 1 비정질 실리콘 박막패턴(120'), 제 1 n+ 비정질 실리콘 박막패턴(125'), 제 1 패턴(130') 및 제 2 비정질 실리콘 박막패턴(120"), 제 2 n+ 비정질 실리콘 박막패턴(125"), 제 2 패턴(130")은 실질적으로 상기 제 1, 제 2, 제 4 감광막패턴(170a, 170b, 170d) 및 제 3 감광막패턴(170c)과 동일한 형태로 패터닝되게 된다.
이후, 상기 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)의 일부를 제거하는 애싱공정을 진행하게 되면, 도 7e에 도시된 바와 같이, 상기 제 2 투과영 역(II)의 제 4 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴 내지 제 3 감광막패턴은 상기 제 4 감광막패턴의 두께만큼이 제거된 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')으로 상기 차단영역(III)에 대응하는 소오스전극영역과 드레인전극영역 및 데이터라인영역에만 남아있게 된다.
이후, 도 7f에 도시된 바와 같이, 상기 남아있는 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')을 마스크로 하여 상기 제 1 도전막패턴(150')과 2 도전막패턴(150")을 습식 식각을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성하며, 상기 어레이 기판(110)의 데이터라인부에 상기 제 2 도전막으로 이루어진 데이터라인(117)을 형성하게 된다.
이때, 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인(117)은 습식 식각을 이용함에 따라 상부의 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')보다 폭이 줄어든 형태로 오버식각 되게된다.
계속해서, 상기 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')을 마스크로 하여, 그 하부에 형성된 제 1 비정질 실리콘 박막패턴의 상부 표면, 제 1 n+ 비정질 실리콘 박막패턴, 제 2 n+ 비정질 실리콘 박막패턴, 제 1 패턴 및 제 2 패턴을 선택적으로 제거하게 되면, 도 7g 및 7h에 도시된 바와 같이, 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)이 형성되게 된다.
이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막 및 베리어메탈로 이루어진 오믹-콘택층(125n) 및 확산방지층(135)이 형성되게 된다. 상기 오믹-콘택층(125n)은 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123)을 오믹-콘택시키는 역할을 하며, 상기 확산방지층(135)은 상기 소오스전극(122)과 드레인전극(123)을 구성하는 구리 원소가 하부의 오믹-콘택층(125n)으로 확산되는 것을 방지하는 역할을 하게 된다.
또한, 상기 어레이 기판(110)의 데이터라인부에는 상기 n+ 비정질 실리콘 박막 및 베리어메탈로 이루어진 제 3 n+ 비정질 실리콘 박막패턴(125'") 및 제 3 패턴(130'")이 형성되게 된다.
이때, 상기 제 1 n+ 비정질 실리콘 박막패턴, 제 1 패턴, 제 2 n+ 비정질 실리콘 박막패턴 및 제 2 패턴은 건식 식각을 이용하게 선택적으로 제거하게 되며, 이에 따라 상기 오믹-콘택층(125n)과 확산 방지층(135) 및 상기 제 3 n+ 비정질 실리콘 박막패턴(125'")과 제 3 패턴(130'")은 실질적으로 상기 제 5, 제 6 감광막패턴(170a', 170b') 및 제 7 감광막패턴(170c')과 동일한 형태로 패터닝되게 된다.
이와 같이 상기 제 2 실시예에 따른 제 2 마스크공정은 상기 제 2 도전막만을 습식 식각을 이용하여 선택적으로 제거함으로써 습식 식각공정 시간이 단축되게 되며, 상기 식각공정 시간의 단축으로 식각 바이어스가 감소하게 된다. 또한, 상기 베리어메탈은 건식 식각을 이용하여 식각함으로써 채널 안쪽으로 돌출한 소정의 메탈 팁을 형성하게 되며, 상기 메탈 팁에 의해 실질적으로 채널 길이(L')가 줄어들게 되어 미세 채널의 구현이 가능해진다.
또한, 상기 데이터 배선 측면으로 돌출한 메탈 팁에 의해 액티브패턴(124)이나 제 2 n+ 비정질 실리콘 박막패턴(120")의 측면이 확산 방지층(135)이나 제 3 패턴(130'")보다 돌출함에 따라 실질적으로 액티브 테일의 폭(Tw')이 줄어들게 된다.
도 8은 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 통해 형성된 박막 트랜지스터와 일반적인 4마스크공정으로 형성된 박막 트랜지스터에 있어서 채널의 길이를 측정한 데이터로써, 임의의 포인트에 대한 채널길이를 ㎛단위로 나타내고 있다.
도면에 도시된 바와 같이, 11곳의 포인트에 대하여 채널 길이를 측정한 결과 비교예인 4마스크공정으로 형성된 박막 트랜지스터의 경우에는 채널 길이가 4.4~5.5㎛정도로 측정되었으며, 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 통해 형성된 박막 트랜지스터의 실험예는 채널 길이가 2.8~4.3㎛정도로 측정이 되었다.
또한, 이를 평균한 결과 비교예에 비해 실험예의 박막 트랜지스터의 채널 길이가 약 1.4㎛정도 짧아진 것을 알 수 있다.
이와 같이 본 발명의 실시예는 하프-톤 마스크를 이용함으로써 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)을 한번의 마스크공정을 통해 형성할 수 있게 된다.
이후, 도 4c 및 도 5c에 도시된 바와 같이, 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)이 형성된 어레이 기판(110) 전면에 제 2 절연막(115b)을 증착한다.
그리고, 포토리소그래피공정(제 2 마스크공정)을 통해 상기 제 2 절연막(115b)의 일부를 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 드레인전극(123)의 일부를 노출시키는 콘택홀(140)을 형성하게 된다.
다음으로, 도 4d 및 도 5d에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 선택적으로 제거함으로써 상기 콘택홀(140)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.
이와 같이 구성된 상기 본 발명의 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 상기 박막 트랜지스터와 게이트라인 및 데이터라인으로 빛이 새는 것을 방지하는 블랙매트릭스와 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.
이때, 상기 컬러필터 기판과 어레이 기판의 합착은 상기 컬러필터 기판 또는 어레이 기판에 형성된 합착키를 통해 이루어진다.
전술한 바와 같이 상기 본 발명의 실시예는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터에도 적용된다.
또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2a 내지 도 2e는 도 1에 도시된 액정표시장치에 있어서, 어레이 기판의 제조공정을 순차적으로 나타내는 단면도.
도 3은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 4a 내지 도 4d는 도 3에 도시된 어레이 기판의 IIIa-IIIa'선 및 IIIb-IIIb'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 5a 내지 도 5d는 도 3에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.
도 6a 내지 도 6h는 도 4b에 도시된 본 발명의 제 1 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 7a 내지 도 7h는 도 4b에 도시된 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 8은 본 발명의 제 2 실시예에 따른 제 2 마스크공정을 통해 형성된 박막 트랜지스터와 일반적인 4마스크공정으로 형성된 박막 트랜지스터에 있어서 채널의 길이를 측정한 데이터.
** 도면의 주요부분에 대한 부호의 설명 **
110 : 어레이 기판 116 : 게이트라인
117 : 데이터라인 118 : 화소전극
121 : 게이트전극 122 : 소오스전극
123 : 드레인전극 124 : 액티브패턴
125n : 오믹-콘택층 135 : 확산 방지층

Claims (16)

  1. 제 1 기판을 제공하는 단계;
    상기 제 1 기판 위에 게이트전극과 게이트라인을 형성하는 단계;
    상기 제 1 기판 위에 제 1 절연막을 형성하는 단계;
    건식 식각을 이용하여 상기 게이트전극 상부에 액티브패턴과 오믹-콘택층 및 확산 방지층을 형성하며, 습식 식각을 이용하여 상기 확산 방지층 위에 소오스/드레인전극을 형성하는 단계;
    상기 제 1 기판 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막의 일부영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계; 및
    상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하며, 상기 확산 방지층은 건식 식각을 통해 상기 소오스/드레인전극에 비해 돌출한 메탈 팁을 가지는 것을 특징으로 하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 기판 위에 액티브패턴과 소오스/드레인전극 및 확산 방지층을 형성하는 단계는
    상기 제 1 기판 위에 제 1 절연막, 비정질 실리콘 박막, n+ 비정질 실리콘 박막, 베리어메탈 및 도전막을 형성하는 단계;
    하프-톤 마스크를 적용하여 상기 제 1 기판 위에 제 1 두께와 제 2 두께를 가진 제 1 감광막패턴을 형성하는 단계;
    상기 제 1 감광막패턴을 마스크로 습식 식각을 통해 상기 도전막을 선택적으로 제거하여 상기 게이트전극 상부에 제 1 도전막패턴을 형성하는 단계;
    상기 제 1 감광막패턴을 마스크로 건식 식각을 통해 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 베리어메탈을 선택적으로 제거하여 상기 제 1 도전막패턴 하부에 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 베리어메탈로 이루어진 제 1 비정질 실리콘 박막패턴과 제 1 n+ 비정질 실리콘 박막패턴 및 제 1 패턴을 형성하는 단계;
    애싱공정을 통해 감광막패턴의 일부를 제거하여 제 3 두께를 가진 제 2 감광막패턴을 형성하는 단계;
    상기 제 2 감광막패턴을 마스크로 습식 식각을 통해 상기 제 1 도전막패턴을 선택적으로 제거하여 상기 도전막으로 이루어진 소오스전극과 드레인전극을 형성하는 단계; 및
    상기 제 2 감광막패턴을 마스크로 건식 식각을 통해 상기 제 1 비정질 실리콘 박막패턴의 표면 일부와 제 1 n+ 비정질 실리콘 박막패턴 및 제 1 패턴을 선택적으로 제거하여 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 베리어메탈로 이루어진 액티브패턴과 오믹-콘택층 및 확산 방지층을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 상기 도전막은 구리와 같은 저저항 도전물질로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 3 항에 있어서, 상기 베리어메탈은 몰리브덴 및 MoTi와 같은 몰리브덴 합금으로 형성하여 상기 구리가 하부 오믹-콘택층으로 확산되는 것을 방지하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 2 항에 있어서, 상기 제 1 도전막패턴은 등방 식각이 이루어지는 습식 식각을 이용함에 따라 상기 제 1 감광막패턴보다 폭이 줄어든 형태로 오버식각되는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 2 항에 있어서, 상기 제 1 비정질 실리콘 박막패턴과 제 1 n+ 비정질 실리콘 박막패턴 및 제 1 패턴은 건식 식각을 이용함에 따라 실질적으로 상기 제 1 감광막패턴과 동일한 형태로 패터닝되는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 2 항에 있어서, 상기 소오스전극과 드레인전극은 습식 식각을 이용함에 따라 상기 제 2 감광막패턴보다 폭이 줄어든 형태로 오버식각되는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 2 항에 있어서, 상기 오믹-콘택층과 확산 방지층은 건식 식각을 이용함에 따라 실질적으로 상기 제 2 감광막패턴과 동일한 형태로 패터닝되는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 1 항에 있어서, 상기 확산 방지층은 100~500Å 두께로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 1 항에 있어서, 상기 확산 방지층은 건식 식각을 이용하여 식각함에 따라 상기 소오스/드레인전극의 안쪽 방향으로 돌출된 메탈 팁에 의해 미세 채널을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 1 기판 위에 형성된 게이트전극과 게이트라인;
    상기 제 1 기판 위에 형성된 제 1 절연막;
    상기 게이트전극 상부에 형성된 액티브패턴과 오믹-콘택층 및 확산 방지층;
    상기 확상 방지층 위에 형성된 소오스/드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인;
    상기 제 1 기판 위에 형성된 제 2 절연막;
    상기 제 2 절연막의 일부영역이 제거되어 상기 드레인전극의 일부를 노출시키는 콘택홀;
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극; 및
    상기 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하며, 상기 확산 방지층은 상기 소오스/드레인전극의 측면으로 돌출한 메탈 팁을 가지는 것을 특징으로 하는 액정표시장치.
  12. 제 11 항에 있어서, 상기 확산 방지층 및 오믹-콘택층은 상기 소오스/드레인전극에 비해 그 폭이 넓은 것을 특징으로 하는 액정표시장치.
  13. 제 11 항에 있어서, 상기 도전막은 구리와 같은 저저항 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
  14. 제 13 항에 있어서, 상기 베리어메탈은 몰리브덴 및 MoTi와 같은 몰리브덴 합금으로 이루어져 상기 구리가 하부 오믹-콘택층으로 확산되는 것을 방지하는 것을 특징으로 하는 액정표시장치.
  15. 제 11 항에 있어서, 상기 확산 방지층은 100~500Å 두께를 갖는 것을 특징으로 하는 액정표시장치.
  16. 제 11 항에 있어서, 상기 소오스/드레인전극의 안쪽 방향으로 돌출한 상기 확산 방지층의 메탈 팁은 박막 트랜지스터의 채널 길이를 정의하는 것을 특징으로 하는 액정표시장치.
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