KR102295611B1 - 박막트랜지스터 어레이 기판의 제조방법 - Google Patents
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Abstract
본원의 일 실시예는 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판의 제조방법에 관한 것으로, 게이트절연막 상에 적어도 하나의 제 1 금속층과, 구리(Cu)로 이루어진 제 2 금속층을 포함하는 다중층을 형성하는 단계; 상기 다중층 상에, 데이터라인에 대응하는 제 1 마스크영역과, 액티브층 상에 오버랩하는 전극패턴에 대응하는 제 2 마스크영역을 포함하는 제 1 마스크층을 형성하는 단계; 상기 다중층을 패터닝하여, 상기 다중층으로 이루어진 상기 데이터라인을 형성하는 단계; 상기 제 1 마스크층을 애싱하여, 상기 제 1 마스크영역을 상기 제 1 높이보다 낮은 제 3 높이로 형성하는 단계; 상기 제 2 금속층을 패터닝하여, 상기 적어도 하나의 제 1 금속층으로 이루어진 상기 전극패턴을 형성하는 단계; 상기 게이트절연막 상에, 상기 전극패턴 중 상기 액티브층의 채널영역을 제외한 나머지 및 상기 데이터라인을 덮는 제 2 마스크층을 형성하는 단계; 상기 제 2 마스크층을 형성한 상태에서 상기 적어도 하나의 제 1 금속층을 패터닝하여, 상기 적어도 하나의 제 1 금속층으로 이루어지고, 상기 액티브층의 채널영역을 사이에 두고서 상호 이격하는 소스 및 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
Description
본원은 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치에 포함되는 박막트랜지스터 어레이 기판에 관한 것으로, 특히 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판을 제조하는 방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.
그리고, 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치인 경우, 한 쌍의 기판 중 어느 하나는 박막트랜지스터 어레이 기판이다.
박막트랜지스터 어레이 기판은 복수의 화소영역이 정의되도록 상호 교차하는 방향으로 형성되는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하여, 게이트라인과 데이터라인 사이의 교차영역에 형성되는 복수의 박막트랜지스터를 포함한다.
각 박막트랜지스터는 게이트전극, 게이트전극의 적어도 일부와 오버랩하는 액티브층, 액티브층의 양측 상에 접하는 소스 및 드레인전극을 포함한다.
한편, 데이터라인의 저항을 감소시키기 위하여, 구리(Cu)로 이루어진 금속층을 포함하는 다중층으로 형성된다.
그런데, 마스크공정의 횟수를 감소시키기 위하여, 소스 및 드레인전극은 데이터라인과 함께 형성되므로, 소스 및 드레인전극 또한 구리(Cu)로 이루어진 금속층을 포함하는 다중층으로 형성된다.
도 1은 일반적인 박막트랜지스터 어레이 기판의 제조방법에 있어서, 소스 및 드레인전극을 형성하는 과정을 나타낸 공정도이다.
도 1에 도시한 바와 같이, 기판(11) 상에 게이트전극(GE)을 형성하고, 기판(11) 상의 전면에 게이트전극(GE)을 덮는 게이트절연막(12)을 형성하며, 게이트절연막(12) 상에 게이트전극(GE)과 오버랩하는 액티브층(ACT)을 형성한 다음, 게이트절연막(12) 상의 전면에 액티브층(ACT)을 덮는 제 1 및 제 2 금속층(L1, L2)을 형성한다. 이때, 제 1 및 제 2 금속층(L1, L2) 중 어느 하나(예를 들면, 제 2 금속층(L2))는 구리(Cu)로 이루어진다.
그리고, 액티브층(ACT) 중 채널영역(CA)에 대응하여 개구되는 마스크층(15)을 형성한 상태에서, 제 1 및 제 2 금속층(L1, L2)을 패터닝하여, 제 1 및 제 2 금속층(L1, L2)으로 각각 이루어지는 소스 및 드레인전극(SE, DE)을 형성한다.
이때, 제 1 및 제 2 금속층(L1, L2)을 패터닝하는 동안, 액티브층(ACT)의 채널영역(CA)이 노출된다. 이에, 패터닝 중인 제 2 금속층(L2)의 구리(Cu) 이온(도 1에서 실선 화살표로 도시함)이 노출된 액티브층(ACT)의 채널영역(CA)에 용이하게 유입될 수 있다.
즉, 제 2 금속층(L2)의 구리(Cu) 이온이 액티브층(ACT)의 채널영역(CA)에 흡착 또는 확산되어, 액티브층(ACT)의 밴드갭(Bandgap)에 결함상태를 유발한다. 그로 인해, 박막트랜지스터의 소자 특성이 저하되므로, 박막트랜지스터 어레이 기판에 대한 신뢰도가 저하되는 문제점이 있다.
본원은 데이터라인이 보다 낮은 저항을 띠도록 구리(Cu)를 포함하는 다중층으로 형성하면서도, 구리이온이 액티브층에 유입되는 것을 방지할 수 있어, 박막트랜지스터 및 그를 포함하는 박막트랜지스터 어레이 기판의 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 복수의 화소영역이 정의되도록 상호 교차하는 게이트라인과 데이터라인을 포함하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 기판 상에 상기 게이트라인과, 상기 각 화소영역에 대응하고 상기 게이트라인으로부터 분기되는 게이트전극을 형성하는 단계; 상기 기판 상의 전면에 상기 게이트라인과 상기 게이트전극을 덮는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 게이트전극과 오버랩하는 액티브층을 형성하는 단계; 상기 게이트절연막 상에 적어도 하나의 제 1 금속층과, 구리(Cu)로 이루어진 제 2 금속층을 포함하는 다중층을 형성하는 단계; 상기 다중층 상에, 상기 데이터라인에 대응하고 제 1 높이로 이루어진 제 1 마스크영역과, 적어도 상기 액티브층 상에 오버랩하는 전극패턴에 대응하고 상기 제 1 높이보다 낮은 제 2 높이로 이루어진 제 2 마스크영역을 포함하는 제 1 마스크층을 형성하는 단계; 상기 제 1 마스크층을 형성한 상태에서 상기 다중층을 패터닝하여, 상기 다중층으로 이루어진 상기 데이터라인을 형성하는 단계; 상기 제 1 마스크층 중 상기 제 2 마스크영역이 제거되고, 상기 제 1 마스크영역이 상기 제 1 높이보다 낮은 제 3 높이로 형성되도록, 상기 제 1 마스크층을 애싱하는 단계; 상기 제 3 높이의 제 1 마스크영역을 형성한 상태에서 상기 제 2 금속층을 패터닝하여, 상기 적어도 하나의 제 1 금속층으로 이루어진 상기 전극패턴을 형성하는 단계; 상기 제 3 높이의 제 1 마스크영역을 제거하고, 상기 게이트절연막 상에, 상기 전극패턴 중 상기 액티브층의 채널영역에 대응하는 일부를 노출시키는 제 2 마스크층을 형성하는 단계; 상기 제 2 마스크층을 형성한 상태에서 상기 적어도 하나의 제 1 금속층을 패터닝하여, 상기 적어도 하나의 제 1 금속층으로 이루어지고, 상기 액티브층의 채널영역을 사이에 두고서 상호 이격하는 소스 및 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 적어도 하나의 제 1 금속층과 구리로 이루어진 제 2 금속층을 포함하는 다중층을 패터닝하여 데이터라인을 형성하는 단계, 및 데이터라인을 덮은 마스크층을 형성한 상태에서 적어도 하나의 제 1 금속층으로 이루어진 소스 및 드레인전극을 형성하는 단계를 포함한다.
즉, 데이터라인은 적어도 하나의 제 1 금속층 및 구리(Cu)로 이루어진 제 2 금속층을 포함하는 다중층으로 형성됨으로써, 데이터라인의 저항이 감소될 수 있으므로, 박막트랜지스터 어레이 기판의 소비전력이 감소될 수 있다.
그리고, 소스 및 드레인 전극을 형성하는 단계에서, 제 2 금속층을 포함하는 다중층으로 형성된 데이터라인은 마스크층으로 덮인 상태이므로, 노출된 액티브층의 채널영역에 구리 이온이 유입되는 것이 미연에 방지된다.
이에, 구리 이온으로 인한 액티브층의 반도체특성 저하가 방지됨으로써, 박막트랜지스터의 소자 특성 및 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판에 관한 신뢰도가 향상될 수 있다.
도 1은 일반적인 박막트랜지스터 어레이 기판의 제조방법에 있어서, 소스 및 드레인전극을 형성하는 과정을 나타낸 공정도이다.
도 2는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 개요도이다.
도 3은 도 2의 각 화소영역 중 일부를 나타낸 평면도이다.
도 4는 도 3의 I-I'를 나타낸 단면도이다.
도 5는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 6은 도 5의 데이터라인, 소스 및 드레인전극을 형성하는 단계를 나타낸 순서도이다.
도 7a 내지 도 7c, 도 8a 내지 도 8g, 도 9a 내지 도 9c는 도 5 및 도 6의 각 단계를 나타낸 공정도이다.
도 2는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 개요도이다.
도 3은 도 2의 각 화소영역 중 일부를 나타낸 평면도이다.
도 4는 도 3의 I-I'를 나타낸 단면도이다.
도 5는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 6은 도 5의 데이터라인, 소스 및 드레인전극을 형성하는 단계를 나타낸 순서도이다.
도 7a 내지 도 7c, 도 8a 내지 도 8g, 도 9a 내지 도 9c는 도 5 및 도 6의 각 단계를 나타낸 공정도이다.
이하, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 2 내지 도 4를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 2는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 개요도이고, 도 3은 도 2의 각 화소영역 중 일부를 나타낸 평면도이며, 도 4는 도 3의 I-I'를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 복수의 화소영역(PA)이 정의되도록 상호 교차하는 방향으로 형성되는 게이트라인(GL)과 데이터라인(DL), 각 화소영역(PA)에 대응하여 게이트라인(GL)과 데이터라인(DL) 사이의 교차영역에 형성되는 박막트랜지스터(TFT), 및 각 화소영역(PA)에 대응하고 박막트랜지스터(TFT)에 연결되는 화소전극(PE)을 포함한다.
도 3에 도시한 바와 같이, 데이터라인(DL)은 적어도 하나의 제 1 금속층(L1), 및 구리(Cu)로 이루어진 제 2 금속층(L1, L2)을 포함하는 다중층으로 형성된다.
이때, 적어도 하나의 제 1 금속층(L1)은 몰리브덴-티타늄(MoTi), 몰리브덴(Mo), 티타늄(Ti) 및 크롬(Cr) 중 어느 하나로 이루어진다.
각 박막트랜지스터(TFT)는 게이트라인(GL)로부터 분기되는 게이트전극(GE), 게이트전극(GE)의 적어도 일부와 중첩하는 액티브층(ACT), 데이터라인(DL)로부터 분기되고 액티브층(ACT)의 일측 상에 접하는 소스전극(SE) 및 소스전극(SE)으로부터 이격되고 액티브층(ACT)의 다른 일측 상에 접하는 드레인전극(DE)을 포함한다.
이때, 소스 및 드레인전극(SE, DE)은 데이터라인(DL)과 달리, 제 2 금속층(L2)을 포함하지 않고, 적어도 하나의 제 1 금속층(L1)으로만 형성된다.
박막트랜지스터 어레이 기판(100)은 드레인전극(DE)과 화소전극(PE) 사이의 중첩영역에 형성되는 콘택홀(CT)을 더 포함하고, 화소전극(PE)은 콘택홀(CT)을 통해 드레인전극(DE)과 연결된다.
더불어, 도 4에 도시한 바와 같이, 각 박막트랜지스터(TFT)에 있어서, 게이트전극(GE)은 기판(101) 상에 형성되고, 기판(101) 상의 전면에 형성되는 게이트절연막(102)으로 덮인다.
도 4에 상세히 도시되어 있지 않으나, 게이트라인(GL)은 게이트전극(GE)과 마찬가지로, 기판(101) 상에 일 방향으로 형성되고, 게이트절연막(102)으로 덮인다.
액티브층(ACT)은 게이트절연막(102) 상에 산화물반도체로 형성되고, 게이트전극(GE)의 적어도 일부와 오버랩한다.
여기서, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IZO(In-Zn-Oxide), IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IAZO(In-Al-Zn-Oxide) 중 어느 하나일 수 있다.
소스 및 드레인전극(SE, DE)은 게이트절연막(102) 상에 적어도 하나의 제 1 금속층(L1)으로 형성된다. 그리고, 소스 및 드레인전극(SE, DE)은 액티브층(ACT)의 양측 상에 오버랩한다.
더불어, 소스 및 드레인전극(SE, DE) 중 어느 하나(예를 들면, 소스전극(SE))는 데이터라인(DL)의 제 1 금속층(L1)으로부터 분기되어 데이터라인(DL)과 연결된다.
이러한 박막트랜지스터(TFT) 및 데이터라인(DL)은 게이트절연막(102) 상의 전면에 형성되는 층간절연막(103)으로 덮인다.
콘택홀(CT)은 층간절연막(103)을 관통하도록 형성되어, 소스 및 드레인전극(SE, DE) 중 데이터라인(DL)에 연결되지 않은 다른 나머지 하나(예를 들면, 드레인전극(DE))의 적어도 일부를 노출한다.
화소전극(PE)은 층간절연막(103) 상에 형성되고, 콘택홀(CT)을 통해 박막트랜지스터(TFT, 예를 들면 드레인전극(DE))와 연결된다.
이와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)에 있어서, 데이터라인(DL)은 구리(Cu)로 이루어진 제 2 금속층(L2)을 포함한 다중층으로 형성되므로, 구리(Cu)의 저항만큼 낮아진 저항을 띤다. 이에, 박막트랜지스터 어레이 기판(100)의 소비전력이 감소될 수 있고, 표시장치의 대형화에 더욱 유리해질 수 있다.
더불어, 소스 및 드레인전극(SE, DE)은 데이터라인(DL)과 동일층, 즉 게이트절연막(102) 상에 형성되면서도, 데이터라인(DL)과 달리, 구리(Cu)로 이루어진 제 2 금속층(L2)을 포함하지 않는 구조이다. 이와 같이 하면, 소스 및 드레인전극(SE, DE) 형성 시, 노출되는 액티브층(ACT)의 채널영역(CA)에 구리(Cu)가 유입되는 것이 방지될 수 있다. 이에 대해서는 이하에서 더욱 상세히 설명한다.
이하에서는, 도 5, 도 6, 도 7a 내지 도 7c, 도 8a 내지 도 8f 및 도 9a 내지 도 9c를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 제조하는 방법에 대해 설명한다.
도 5는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 6은 도 5의 데이터라인, 소스 및 드레인전극을 형성하는 단계를 나타낸 순서도이다. 그리고, 도 7a 내지 도 7c, 도 8a 내지 도 8g, 도 9a 내지 도 9c는 도 5 및 도 6의 각 단계를 나타낸 공정도이다.
도 5에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판(101) 상에 게이트라인(GL)과 게이트전극(GE)을 형성하는 단계(S10), 기판(1010 상의 전면에 게이트라인(GL)과 게이트전극(GE)을 덮는 게이트절연막(102)을 형성하는 단계(S20), 게이트절연막(102) 상에 게이트전극(GE)의 적어도 일부와 오버랩하는 액티브층(ACT)을 형성하는 단계(S30), 게이트절연막(102) 상에 데이터라인(DL)과 소스 및 드레인전극(SE, DE)을 형성하는 단계(S40), 게이트절연막(102) 상의 전면에 데이터라인(DL)과 소스 및 드레인전극(SE, DE)을 덮는 층간절연막(103)을 형성하는 단계(S50), 층간절연막(103)을 패터닝하여 소스 및 드레인전극(SE, DE) 중 어느 하나의 적어도 일부를 노출하는 콘택홀(CT)을 형성하는 단계(S60) 및 층간절연막(103) 상에 화소전극(PE)을 형성하는 단계(S70)를 포함한다.
도 6에 도시한 바와 같이, 데이터라인(DL)과 소스 및 드레인전극(SE, DE)을 형성하는 단계(S40)는 게이트절연막(102) 상에 액티브층(ACT)을 덮는 적어도 하나의 제 1 금속층(L1)과 제 1 금속층(L1) 상에 구리(Cu)로 이루어진 제 2 금속층을 포함하는 다중층을 형성하는 단계(S41), 다중층(L1, L2) 상에 제 1 마스크층을 형성하는 단계(S42), 제 1 마스크층을 형성한 상태에서 다중층(L1, L2)을 패터닝하여, 다중층으로 이루어진 데이터라인(DL)을 형성하는 단계(S43), 제 1 마스크층을 애싱하는 단계(S44), 애싱된 제 1 마스크층을 형성한 상태에서, 제 2 금속층(L2)을 패터닝하여 적어도 하나의 제 1 금속층(L1)으로 이루어진 전극패턴을 형성하는 단계(S45), 게이트절연막(102) 상에 전극패턴 중 액티브층(ACT)의 채널영역(CA)을 제외한 나머지 및 데이터라인을 덮는 제 2 마스크층을 형성하는 단계(S46), 및 제 2 마스크층을 형성한 상태에서 적어도 하나의 제 1 금속층(L1)을 패터닝하여, 적어도 하나의 제 1 금속층(L1)으로 이루어진 소스 및 드레인전극(SE, DE)을 형성하는 단계(S47)를 포함한다.
도 7a에 도시한 바와 같이, 기판(101) 상에 게이트라인(도 2 및 도 3의 GL) 및 게이트전극(GE)을 형성한다. (S10)
게이트라인(GL)은 실질적으로 화상이 표시되는 표시영역에 대응하여 일방향으로 연장되는 형태로 형성된다.
그리고, 도 3의 도시와 같이, 게이트전극(GE)은 각 화소영역(PA)에 대응하여 게이트라인(GL)로부터 분기되어 형성된다.
도 7b에 도시한 바와 같이, 기판(101) 상의 전면에 절연물질을 적층하여, 게이트라인(GL) 및 게이트전극(GE)을 덮는 게이트절연막(102)을 형성한다. (S20)
도 7c에 도시한 바와 같이, 게이트절연막(102) 상의 산화물반도체를 패터닝하여, 게이트전극(GE)의 적어도 일부와 오버랩하는 액티브층(ACT)을 형성한다. (S30)
여기서, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IZO(In-Zn-Oxide), IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IAZO(In-Al-Zn-Oxide) 중 어느 하나일 수 있다.
도 8a에 도시한 바와 같이, 게이트절연막(102) 상의 전면에 액티브층(ACT)을 덮는 적어도 하나의 제 1 금속층(L1) 및 제 1 금속층(L1) 상이 구리(Cu)로 이루어진 제 2 금속층(L2)을 포함하는 다중층을 형성한다. (S41)
여기서, 적어도 하나의 제 1 금속층(L1)은 몰리브덴-티타늄(MoTi), 몰리브덴(Mo), 티타늄(Ti) 및 크롬(Cr) 중 어느 하나로 이루어진다.
도 8b에 도시한 바와 같이, 다중층(L1, L2) 상에 제 1 마스크층(M1)을 형성한다. (S42)
제 1 마스크층(M1)은 데이터라인(DL)에 대응하고 제 1 높이(H1)로 이루어진 제 1 마스크영역(MA1)과, 적어도 액티브층(ACT) 상에 오버랩하는 전극패턴에 대응하고 제 1 높이(H1)보다 낮은 제 2 높이(H2)로 이루어진 제 2 마스크영역(MA2)을 포함한다. 이때, 제 1 및 제 2 마스크영역(MA1, MA2)을 제외한 나머지 영역에서는 다중층(L1, L2)이 제 1 마스크층(M1)으로 덮이지 않고 노출된다.
도 8c에 도시한 바와 같이, 제 1 마스크층(M1)을 형성한 상태에서, 다중층(L1, L2)을 패터닝하여, 다중층(L1, L2)으로 이루어진 데이터라인(DL)을 형성한다. (S43)
즉, 제 1 마스크영역(MA1)에 대응하여, 다중층(L1, L2)으로 이루어진 데이터라인(DL)이 형성되고, 제 2 마스크영역(MA2)에 대응하여, 다중층(L1, L2)으로 이루어진 전극패턴(EXP)이 형성된다.
도 8d에 도시한 바와 같이, 제 1 마스크(M1)을 애싱(ASHING)한다. (S44)
즉, 애싱된 제 1 마스크(M1')에 있어서, 제 1 마스크(M1) 중 제 2 마스크영역(MA2)은 제거되어 다중층의 제 2 금속층(L2)을 노출시키고, 제 1 마스크영역(M1)은 제 1 높이(H1)보다 낮은 제 3 높이(H3)로 형성된다.
도 8e에 도시한 바와 같이, 즉 제 3 높이(H3)의 제 1 마스크영역(MA1)을 포함하도록 애싱된 제 1 마스크(M1')를 형성한 상태에서, 제 2 금속층(L2)을 패터닝하여, 적어도 하나의 제 1 금속층(L1)으로만 이루어진 전극패턴(EXP')을 형성한다. (S45)
이후, 애싱된 제 1 마스크(M1')를 제거한다.
이어서, 도 8f에 도시한 바와 같이, 게이트절연막(102) 상에 제 2 마스크층(M2)을 형성한다. (S46)
제 2 마스크층(M2)은 적어도 하나의 제 1 금속층(L1)으로만 이루어진 전극패턴(EXP') 중 액티브층(ACT)의 채널영역(CA)에 대응하는 일부를 노출시킨다. 즉, 제 2 마스크층(M2)은 게이트절연막(102) 상에 전극패턴(EXP')의 일부를 제외한 나머지를 덮도록 형성된다. 그러므로, 제 1 및 제 2 금속층(L1, L2)을 포함하는 다중층으로 형성된 데이터라인(DL)은 제 2 마스크층(M2)으로 덮인다.
도 8g에 도시한 바와 같이, 제 2 마스크층(M2)을 형성한 상태에서, 적어도 하나의 제 1 금속층(M1)을 패터닝하여, 액티브층(ACT)의 채널영역(CA)을 사이에 두고 상호 이격하는 소스 및 드레인전극(SE, DE)을 형성한다. (S47)
이와 같이, 소스 및 드레인전극(SE, DE)을 형성하는 단계(S47)에서, 액티브층(ACT)의 채널영역(CA)이 노출된다. 그러나, 앞서 언급한 바와 같이, 제 1 및 제 2 금속층(L1, L2)을 포함하는 다중층으로 형성된 데이터라인(DL)은 제 2 마스크층(M2)으로 덮인 상태이므로, 액티브층(ACT)의 채널영역(CA)에 구리(Cu)이온이 유입되지 않는다.
즉, 데이터라인(DL)이 보다 낮은 저항을 띠도록 구리층(Cu)를 포함한 다중층으로 형성되더라도, 데이터라인(DL)의 형성 과정(S43)과 소스 및 드레인전극(SE, DE)의 형성 과정(S47)이 서로 다른 마스크를 이용하여 실시됨에 따라, 액티브층(ACT)의 채널영역(CA)으로 구리(Cu)이온이 유입되는 것이 방지될 수 있다.
따라서, 액티브층(ACT)의 채널영역(CA)에 대한 구리(Cu) 이온의 유입으로 인해, 액티브층(ACT)의 반도체특성이 저하되는 것과, 그로 인해 박막트랜지스터(TFT)의 소자특성에 대한 신뢰도가 저하되는 것이 방지될 수 있으므로, 박막트랜지스터 어레이 기판(100)의 신뢰도가 향상될 수 있다.
다음, 도 9a에 도시한 바와 같이, 제 2 마스크층(M2)을 제거하고, 게이트절연막(102) 상의 전면에 절연물질을 적층하여, 데이터라인(DL), 소스 및 드레인전극(SE, DE)을 덮는 층간절연막(103)을 형성한다. (S50)
도 9b에 도시한 바와 같이, 층간절연막(103)을 패터닝하여, 소스 및 드레인전극(SE, DE) 중 데이터라인(DL)에 연결되지 않은 어느 하나(예를 들면, 드레인전극(DE))의 적어도 일부를 노출하는 콘택홀(CT)을 형성한다. (S60)
도 9c에 도시한 바와 같이, 층간절연막(103) 상의 도전막을 패터닝하여, 소스 및 드레인전극(SE, DE) 중 콘택홀(CT)에 의해 적어도 일부가 노출된 어느 하나(예를 들면, 드레인전극(DE))와 연결되는 화소전극(PE)을 형성한다. (S70)
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 박막트랜지스터 어레이 기판 PA: 화소영역
GL: 게이트라인 DL: 데이터라인
TFT: 박막트랜지스터 PE: 화소전극
GE: 게이트전극 ACT: 액티브층
SE: 소스전극 DE: 드레인전극
CT: 콘택홀
L1: 적어도 하나의 제 1 금속층
L2: 구리로 이루어진 제 2 금속층
101: 기판 102: 게이트절연막
103: 층간절연막 M1: 제 1 마스크층
MA1: 제 1 마스크영역 MA2: 제 2 마스크영역
M1': 애싱된 제 1 마스크층 M2: 제 2 마스크층
EXP: 전극패턴 CA: 채널영역
GL: 게이트라인 DL: 데이터라인
TFT: 박막트랜지스터 PE: 화소전극
GE: 게이트전극 ACT: 액티브층
SE: 소스전극 DE: 드레인전극
CT: 콘택홀
L1: 적어도 하나의 제 1 금속층
L2: 구리로 이루어진 제 2 금속층
101: 기판 102: 게이트절연막
103: 층간절연막 M1: 제 1 마스크층
MA1: 제 1 마스크영역 MA2: 제 2 마스크영역
M1': 애싱된 제 1 마스크층 M2: 제 2 마스크층
EXP: 전극패턴 CA: 채널영역
Claims (10)
- 복수의 화소영역이 정의되도록 상호 교차하는 게이트라인과 데이터라인을 포함하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서,
기판 상에 상기 게이트라인과, 상기 각 화소영역에 대응하고 상기 게이트라인으로부터 분기되는 게이트전극을 형성하는 단계;
상기 기판 상의 전면에 상기 게이트라인과 상기 게이트전극을 덮는 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 상기 게이트전극과 오버랩하며, 채널 영역을 포함하는 액티브층을 형성하는 단계;
상기 게이트절연막 상에 적어도 하나의 제 1 금속층과, 구리(Cu)로 이루어진 제 2 금속층을 포함하는 다중층을 형성하는 단계;
상기 다중층 상에, 상기 데이터라인이 형성될 영역에 대응하고 제1 높이로 이루어진 제1 마스크영역과, 상기 액티브층을 커버하는 영역에 대응하고 상기 제1 높이보다 낮은 제2 높이로 이루어진 제2 마스크 영역을 포함하는 제1 마스크층을 형성하는 단계;
상기 제1 마스크층을 이용하여 상기 데이터 라인이 형성될 영역과 상기 액티브층을 커버하는 영역에 상기 제1 금속층과 상기 제2 금속층의 적층구조를 갖는 상기 다중층에 패턴을 형성하는 단계;
상기 제1 마스크층의 상기 제2 마스크 영역을 제거하고 상기 제1 마스크 영역은 상기 제1 높이보다 낮은 제3 높이를 갖도록 상기 제1 마스크층을 애싱하는 단계;
상기 제3 높이의 제1 마스크 영역을 갖는 제1 마스크층을 이용하여 상기 제1 금속층 상의 상기 제2 금속층을 패터닝하여 상기 데이터 라인에 대응하는 영역에 상기 제1 금속층과 상기 제2 금속층의 적층 구조를 갖는 상기 데이터 라인을 형성하고, 상기 액티브층을 커버하는 영역에는 상기 제2 금속층을 제거시켜 상기 데이터 라인으로부터 분기된 상기 제1 금속층을 갖는 전극 패턴을 형성하는 단계;
상기 제3 높이의 상기 제1 마스크층을 제거하고, 상기 게이트 절연막 상에 상기 전극 패턴 중 상기 액티브층의 채널 영역에 대응되는 영역을 노출시키는 제2 마스크층을 형성하는 단계; 및
상기 제2 마스크층을 이용하여 상기 채널 영역에 대응되는 영역의 상기 제1 금속층을 패터닝하여 상기 채널영역에 대응되는 영역의 상기 액티브층을 노출시키고, 상기 제1 금속층으로 이루어지고 상기 액티브층의 채널영역을 사이에 두고 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하며,
상기 데이터 라인은 상기 제1 금속층과 상기 제2 금속층의 적층 구조를 갖고 상기 소스전극은 상기 액티브층과 적어도 일부가 중첩되도록 상기 데이터 라인으로부터 분기되되 상기 데이터 라인의 상기 제2 금속층이 제거된 단일층의 상기 제1 금속층을 갖고,
상기 제2 마스크층을 형성하는 단계에 있어서,
상기 제2 마스크는 상기 액티브층에 대응되는 영역 상에서 상기 제1 금속층 상에 배치되고, 상기 채널영역에 대응되는 영역 상에서 상기 제1 금속층을 노출시키는 박막트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서,
상기 제 2 마스크층을 제거하는 단계;
상기 게이트절연막 상의 전면에 상기 데이터라인 및 상기 소스 및 드레인전극을 덮는 층간절연막을 형성하는 단계;
상기 층간절연막을 패터닝하여, 상기 소스 및 드레인전극 중 어느 하나의 적어도 일부를 노출하는 콘택홀을 형성하는 단계; 및
상기 층간절연막 상에 상기 콘택홀을 통해 상기 소스 및 드레인전극 중 어느 하나와 연결되는 화소전극을 형성하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법. - 제 1 항에 있어서,
상기 다중층을 형성하는 단계에서,
상기 적어도 하나의 제 1 금속층은 몰리브덴-티타늄(MoTi), 몰리브덴(Mo), 티타늄(Ti) 및 크롬(Cr) 중 어느 하나로 이루어진 박막트랜지스터 어레이 기판의 제조방법. - 제 1 항에 있어서,
상기 액티브층을 형성하는 단계에서,
상기 액티브층은 산화물반도체로 형성되고,
상기 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택되는 박막트랜지스터 어레이 기판의 제조방법. - 제 1 항에 있어서,
상기 액티브층을 형성하는 단계에서,
상기 액티브층은 산화물반도체로 형성되고,
상기 산화물반도체는 IZO(In-Zn-Oxide), IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IAZO(In-Al-Zn-Oxide) 중 어느 하나인 박막트랜지스터 어레이 기판의 제조방법. - 기판 상에 배치된 게이트 전극;
상기 게이트 전극을 절연하는 게이트 절연막;
상기 게이트 절연막 상에 상기 게이트 전극과 중첩되게 배치되는 액티브층;
상기 액티브층의 채널영역을 사이에 두고 서로 이격되며, 데이터 라인으로부터 분기되는 소스전극과 상기 소스전극과 이격되어 배치되는 드레인 전극;
상기 게이트절연막 상의 전면에 상기 데이터라인 및 상기 소스전극 및 드레인전극을 덮는 층간절연막; 및
상기 소스전극 및 드레인전극 중 어느 하나와 연결되는 화소전극; 을 포함하고,
상기 층간절연막에는, 상기 소스전극 및 드레인전극 중 어느 하나와 화소전극을 연결하기 위한 콘택홀이 배치되고,
상기 데이터 라인은 제1 금속층과 제2 금속층의 적층 구조를 갖고, 상기 소스전극은 상기 액티브층과 적어도 일부가 중첩되도록 상기 데이터 라인으로부터 분기되되 상기 데이터 라인의 상기 제2 금속층이 제거된 단일층의 상기 제1 금속층을 갖고, 상기 화소전극은 상기 제1 금속층에 접촉배치되는 박막트랜지스터 어레이 기판.
- 제6 항에 있어서,
상기 제 2 금속층은 구리(Cu)로 이루어진 박막트랜지스터 어레이 기판.
- 삭제
- 제6 항에 있어서,
상기 제 1 금속층은 몰리브덴-티타늄(MoTi), 몰리브덴(Mo), 티타늄(Ti) 및 크롬(Cr) 중 적어도 어느 하나로 이루어진 박막트랜지스터 어레이 기판.
- 제6 항에 있어서,
상기 액티브층은 산화물반도체로 형성되고,
상기 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf, Al 및 Zr 중에서 선택되는 박막트랜지스터 어레이 기판.
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