KR20170080047A - 산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법 - Google Patents

산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 고이동도 특성을 갖고 게이트 절연막의 패터닝 공정이 불필요한 산화물 TFT와 그를 포함하는 표시 장치 및 그 제조 방법에 관한 것으로, 한 실시예에 따른 기판 상에 위치하고 서로 이격된 소스 영역 및 드레인 영역을 포함하는 제1 액티브층과, 제1 액티브층 상에 위치하여 소스 영역 및 드레인 영역 사이의 채널을 형성하고, 제1 액티브층 보다 이동도가 높고 두께가 얇은 제2 액티브층과, 제1 및 제2 액티브층을 덮는 게이트 절연층과, 게이트 절연층 상에서 제2 액티브층과 오버랩하는 게이트 전극과, 게이트 절연층 상에서 게이트 전극을 덮는 층간 절연층과, 층간 절연층 상에 위치하고, 층간 절연층을 관통하는 각 컨택홀을 통해 제1 액티브층의 소스 영역 및 드레인 영역과 각각 접속하는 소스 전극 및 드레인 전극과, 층간 절연층 상에서 소스 전극 및 드레인 전극을 덮는 페시베이션층을 구비한다.

Description

산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법{DISPLAY DEVICE INCLUDING OXIDE THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 고이동도 특성을 갖고 게이트 절연막의 패터닝 공정이 불필요한 산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 전기영동 표시 장치(ElectroPhoretic Display; EPD), 전기 습윤 표시 장치(Electro Wetting Display) 등이 있다. 표시 장치는 박형화, 경량화, 저소비 전력화 등의 성능을 발전시키는 방향으로 개발되고 있다.
표시 장치는 각 화소를 독립적으로 구동하기 위한 박막 트랜지스터(Thin Film Transistor; TFT)를 구비한다.
최근 표시 장치에 적용되는 TFT로는 아몰퍼스 실리콘(Amorphous Silicon) TFT 보다 이동도가 높고, 폴리 실리콘(Poly-Silicon) TFT 보다 저온 공정으로 대면적 응용이 용이한 산화물 반도체(Oxide Semiconductor) TFT(이하 산화물 TFT)가 각광받고 있다.
산화물 TFT는 액티브층 상에 패터닝된 게이트 절연층 및 게이트 전극이 적층되고, 이 적층 구조를 덮는 층간 절연층 상에 위치하는 소스 전극 및 드레인 전극이 층간 절연층을 관통하는 컨택홀을 통해 액티브층의 소스 영역 및 드레인 영역과 각각 접속되는 코플래너(Coplanar) 구조가 대표적이다.
그러나, 종래의 코플래너 구조의 산화물 TFT는, 게이트 절연층의 두께가 증가하는 경우 게이트 절연층 및 게이트 전극 적층 구조의 두께가 증가하여 그 적층 구조의 에지부 경사가 증가하게 된다. 이로 인하여 게이트 절연층 및 게이트 전극의 적층 구조를 덮는 층간 절연층의 스텝 커버리지(step coverage)가 좋지 않아 소스 전극 또는 드레인 전극이 오픈되는 공정 불량이 발생하는 문제점이 있다.
또한, 종래의 코플래너 구조의 산화물 TFT는 게이트 절연층과 게이트 전극이 동일 마스크 공정에서 패터닝됨에 따라 게이트 절연층의 드라이 에칭시 게이트 전극층이 잔류하여 게이트 전극과 소스 전극 또는 드레인 전극이 쇼트되는 공정 불량이 발생하는 문제점이 있다.
또한, 산화물 TFT는 응답 속도 향상을 위해 스위칭 동작의 신뢰성을 유지하면서 산화물 반도체층의 이동도를 높이는 구조가 요구되며, 이때 코스트 상승의 주원인이 되는 마스크 공정수는 증가되지 않는 것이 바람직하다.
본 발명은 고이동도 특성을 갖고 게이트 절연막의 패터닝 공정이 불필요한 산화물 TFT와 그를 포함하는 표시 장치 및 그 제조 방법을 제공한다.
본 발명의 한 실시예에 따른 산화물 TFT는 기판 상에 위치하고 서로 이격된 소스 영역 및 드레인 영역을 포함하는 제1 액티브층과, 제1 액티브층 상에 위치하여 소스 영역 및 드레인 영역 사이의 채널을 형성하고, 제1 액티브층 보다 이동도가 높고 두께가 얇은 제2 액티브층과, 제1 및 제2 액티브층을 덮는 게이트 절연층과, 게이트 절연층 상에서 제2 액티브층과 오버랩하는 게이트 전극과, 게이트 절연층 상에서 게이트 전극을 덮는 층간 절연층과, 층간 절연층 상에 위치하고, 층간 절연층 및 게이트 절연층을 관통하는 각 컨택홀을 통해 제1 액티브층의 소스 영역 및 드레인 영역과 각각 접속하는 소스 전극 및 드레인 전극과, 층간 절연층 상에서 소스 전극 및 드레인 전극을 덮는 페시베이션층을 구비한다.
제1 액티브층은 주석(Sn)을 포함하는 제1 산화물 반도체 물질을 포함하고, 제2 액티브층은 투명 전도성 산화물을 포함하는 제2 산화물 반도체 물질을 포함한다.
본 발명의 한 실시예에 따른 표시 장치는 전술한 산화물 TFT를 포함하는 TFT 어레이 기판을 구비한다.
본 발명의 한 실시예에 따른 산화물 TFT의 제조 방법은 기판 상에 서로 이격된 소스 영역 및 드레인 영역을 포함하는 제1 액티브층과, 그 제1 액티브층 상에 제1 액티브층 보다 이동도가 높고 두께가 얇은 제2 액티브층을 형성하는 단계와, 기판 상에 제1 및 제2 액티브층을 덮는 게이트 절연층을 형성하는 단계와, 게이트 절연층 상에서 제2 액티브층과 오버랩하는 게이트 전극을 형성하는 단계와, 게이트 절연층 상에서 게이트 전극을 덮는 층간 절연층을 형성하고, 제1 액티브층의 소스 영역 및 드레인 영역을 각각 노출시키는 소스 컨택홀 및 드레인 컨택홀을 형성하는 단계와, 층간 절연층 상에 제1 액티브층의 소스 영역 및 드레인 영역과 각각 접속하는 소스 전극 및 드레인 전극을 형성하는 단계와, 층간 절연층 상에서 소스 전극 및 드레인 전극을 덮는 페시베이션층을 형성하는 단계를 포함한다.
제1 및 제2 액티브층은 하프톤 노광 마스크 또는 회절 노광 마스크를 이용한 하나의 마스크 공정에서 형성한다. 제1 액티브층에서 제2 액티브층의 에칭시 노출된 영역이 도체화되어 소스 영역 및 드레인 영역으로 형성되고, 제2 액티브층은 제2 액티브층의 에칭시 에칭되지 않는 내산성을 갖는 산화물 반도체로 형성된다.
본 발명의 한 실시예에 따른 코플래너 구조의 산화물 TFT와 그를 이용한 표시 장치는 액티브층이, 소스 영역과 드레인 영역을 포함하는 버퍼 액티브층과, 버퍼 액티브층보다 이동도가 높고 얇은 메인 액티브층이 버퍼 액티브층 상에 적층된 구조를 갖음으로써 고이동도의 메인 액티브층에 의해 응답 속도를 향상시킬 수 있고, 상대적으로 두꺼운 버퍼 액티브층에 의해 소스 영역 및 드레인 영역의 옵셋 저항이 증가되는 것을 방지하고 스위칭 동작의 신뢰성을 확보할 수 있다.
본 발명의 한 실시예에 따른 산화물 TFT 및 그 제조 방법은 버퍼 액티브층과 메인 액티브층을 하나의 마스크 공정으로 형성함으로써 코스트 상승의 원인이 되는 마스크 공정수가 증가하는 것을 방지할 수 있다.
본 발명의 한 실시예에 따른 산화물 산화물 TFT 및 그 제조 방법은 패터닝되지 않은 게이트 절연층 상에 게이트 전극을 덮는 층간 절연층을 형성함으로써 층간 절연층이 양호한 스텝 커버리지를 갖을 수 있으므로 전극 오픈 불량을 방지할 수 있다.
본 발명의 한 실시예에 따른 산화물 산화물 TFT 및 그 제조 방법은 층간 절연층을 형성하기 이전에 게이트 절연층을 에칭하지 않음으로써 종래의 게이트 절연층의 에칭으로 인한 공정 불량(이물질로 인한 전극간 쇼트 불량)을 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 산화물 TFT를 나타낸 단면도이다.
도 2는 본 발명의 한 실시예에 따른 산화물 TFT의 제조 방법을 순차적으로 나타낸 흐름도이다.
도 3a 내지 도 3e는 본 발명의 한 실시예에 따른 산화물 TFT의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 4은 본 발명의 한 실시예에 따른 산화물 TFT가 적용된 TFT 어레이 기판의 화소부 중 일부를 나타낸 단면도이다.
도 5는 본 발명의 한 실시예에 다른 산화물 TFT를 이용한 표시 장치를 개략적으로 나타낸 블록도이다.
도 6은 도 5에 적용되는 LCD 화소의 구성을 예시한 등가회로도이다.
도 7은 도 6에 적용되는 OLED 화소의 구성을 예시한 등가회로도이다.
도 1은 본 발명의 한 실시예에 따른 산화물 TFT 구조를 나타낸 단면도이다.
도 1에 도시된 산화물 TFT는 기판(SUB) 상에 적층된 버퍼 액티브층(BACT; 제1 액티브층) 및 메인 액티브층(MACT; 제2 액티브층)과, 기판(SUB) 상에서 버퍼 액티브층(BACT) 및 메인 액티브층(MACT)를 덮는 게이트 절연층(GI)과, 게이트 절연층(GI) 상의 게이트 전극(GE)과, 게이트 절연층(GI) 상에서 게이트 전극(GE)를 덮는 층간 절연층(ILD)과, 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하는 소스 컨택홀(SH) 및 드레인 컨택홀(DH)을 통해 버퍼 액티브층(BACT)의 소스 영역(SA) 및 드레인 영역(DA)과 각각 접속하는 소스 전극(SE) 및 드레인 전극(DE)과, 층간 절연층(ILD) 상에서 소스 전극(SE) 및 드레인 전극(DE)를 덮는 페시베이션층(PAS)을 구비한다.
산화물 TFT는 기판(SUB)과 버퍼 액티브층(BACT) 사이에 적층된 차광층(LS) 및 버퍼층(BUF)을 추가로 구비한다.
기판(SUB) 상의 차광층(LS)은 버퍼 액티브층(BACT) 및 메인 액티브층(MACT)으로 외부의 빛이 유입되는 것을 차단하기 위하여, 차광 기능을 갖는 금속 재료로 형성된다. 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
기판(SUB) 상에서 차광층(LS)을 덮는 버퍼층(BUF)은 기판(SUB)으로부터 유입되는 수분, 산소 등을 포함하는 이물질을 차단하기 위하여, 단일 절연층 또는 복수의 절연층이 적층된 구조로 형성된다. 버퍼층(BUF)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다. 게이트 절연층(GI)은 산화물 반도체를 이용하는 액티브층(BACT, MACT)의 특성 변화를 방지하기 위하여 산화물계 절연 물질로 형성될 수 있다.
버퍼층(BUF) 상에 적층된 버퍼 액티브층(BACT)(제1 액티브층)과 메인 액티브층(MACT)(제1 액티브층)은 서로 다른 이동도 특성을 갖는 산화물 반도체로 형성된다. 메인 액티브층(MACT)은 버퍼 액티브층(BACT)보다 이동도가 높으면서 얇게 형성되어 메인 채널 역할을 한다. 버퍼 액티브층(BACT)은 메인 액티브층(MACT)보다 이동도가 낮고 두껍게 형성되며 옵셋 저항 감소를 위해 도체화 처리된 소스 영역(SA)과 드레인 영역(DA)과, 나머지의 반도체 영역(SCA)을 구비한다.
메인 액티브층(MACT)은 기준치 이상의 고이동도 특성을 구현하기 위하여 기준치 이상의 높은 캐리어 농도를 갖는 산화물 반도체 물질로 형성된다. 예를 들면, 메인 액티브층(MACT)은 50㎠/Vs 이상의 고이동도 특성을 구현하기 위하여 1020/㎤ 이상의 높은 캐리어 농도를 갖는 산화물 반도체 물질로 형성 된다. 메인 액티브층(MACT)은 반도체 특성을 유지하기 위하여 1020/㎤의 고캐리어 농도에서 100㎠/Vs 까지의 고이동도 특성을 갖을 수 있다. 기준치 이상의 높은 캐리어 농도를 갖는 재료는 투명 전도성 산화물(Transparent Conductive Oxide; 이하 TCO)을 포함할 수 있다. TCO는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ATO(Antimony Tin Oxide) 중 적어도 하나를 포함할 수 있다. 예를 들면, 메인 액티브층(MACT)은 IZO(Indium zinc oxide) 또는 IGZO(Indium gallium zinc oxide) 계열의 산화물 반도체로 형성될 수 있다.
메인 액티브층(MACT)은 기준치(50㎠/Vs) 이상의 고이동도 특성을 가지면서 게이트 전압에 의해 스위칭이 제어되는 반도체 특성을 유지하는 최대치 이하의 얇은 두께로 형성되어야 한다. 예를 들면, 기준치(50㎠/Vs) 이상의 고이동도 특성을 갖는 메인 액티브층(MACT)은 0㎚보다 크고 10㎚ 이하의 얇은 두께로 형성되어야 한다. 이는 고이동도 특성을 갖는 메인 액티브층(MACT)이 전술한 최대치보다 두껍게 형성되면 게이트 전압에 상관없이 채널이 열려 게이트 전압에 의해 스위칭되는 반도체 특성이 상실될 수 있기 때문이다.
한편, 전술한 최대치 이하의 얇은 두께를 갖는 메인 액티브층(MACT)에 도체화 처리된 소스 영역 및 드레인 영역을 구비하면, 메인 액티브층(MACT)의 얇은 두께에 의해 소스 영역 및 드레인 영역의 옵셋 저항이 증가하여 동일 전압 대비 전류가 감소하게 되므로 산화물 TFT의 소비 전력이 증가된다.
이를 방지하기 위하여, 본 발명의 산화물 TFT는 메인 액티브층(MACT)보다 이동도가 낮고 두꺼운 버퍼 액티브층(BACT)을 구비하며, 버퍼 액티브층(BACT)은 옵셋 저항 감소를 위해 도체화 처리된 소스 영역(SA)과 드레인 영역(DA)을 구비한다. 예를 들면, 버퍼 액티브층(BACT)은 30㎠/Vs 이하의 이동도를 갖도록 1018/㎤보다 낮은 캐리어 농도를 갖는 산화물 반도체로 형성될 수 있다. 버퍼 액티브층(BACT)은 산화물 반도체 특성을 유지하기 위하여 10㎠/Vs 이상의 이동도를 갖도록 1016/㎤ 이상의 캐리어 농도를 갖는다. 소스 영역(SA)과 드레인 영역(DA)의 옵셋 저항이 임계치 이하가 되도록 10㎚ 보다 크고 40nm 이하의 두께를 갖을 수 있다.
버퍼 액티브층(BACT)은 In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나의 금속을 포함하는 산화물 반도체로 형성된다. 버퍼 액티브층(BACT)은 메인 액티브층(MACT)의 에칭시 영향을 작게 받도록(에칭 속도가 작도록) 메인 액티브층(MACT)과 에칭 선택비가 큰 산화물 반도체를 사용한다. 예를 들면, 버퍼 액티브층(BACT)은 Sn계열을 포함하는 산화물 반도체로 형성될 수 있고 구체적으로 ZnSnO, InSnZnO, InGaSnO 및 ZnSiSnO 중 어느 하나일 수 있다.
버퍼 액티브층(BACT)는 도체화 처리로 낮은 저항을 갖는 소스 영역(SA) 및 드레인 영역(DA)과, 소스 영역(SA) 및 드레인 영역(DA) 사이를 포함하는 나머지의 반도체 영역(SCA)을 구비한다. 버퍼 액티브층(BACT)의 소스 영역(SA) 및 드레인 영역(DA)은 버퍼 액티브층(BACT)과 소스 전극(SE) 및 드레인 전극(DE)과의 옵셋 저항을 낮추는 역할을 한다. 소스 영역(SA) 및 드레인 영역(DA)은 버퍼 액티브층(BACT)이 플라즈마, 자외선(UV) 또는 에천트에 의해 노출되어 산소가 다소 제거되어 도체화된 영역으로, 버퍼 액티브층(BACT)의 상측부에서 서로 분리되어 위치한다.
버퍼 액티브층(BACT) 상에 형성된 메인 액티브층(MACT)은 버퍼 액티브층(BACT) 중 소스 영역(SA)과 드레인 영역(DA) 사이의 반도체 영역(SCA)과 오버랩하면서 컨택하고, 소스 영역(SA) 및 드레인 영역(DA)의 일부와 오버랩하면서 컨택하여, 소스 영역(SA)과 드레인 영역(DA) 사이의 채널을 형성한다.
버퍼층(BUF) 상에 버퍼 액티브층(BACT) 및 메인 액티브층(MACT)의 적층 구조를 덮는 게이트 절연층(GI)이 형성된다. 게이트절연층(130)은 제2 액티브층(120) 상에 형성된다. 게이트 절연층(GI)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다. 게이트 절연층(GI)은 산화물 반도체를 이용하는 액티브층(BACT, MACT)의 특성 변화를 방지하기 위하여 산화물계 절연 물질로 형성될 수 있다.
게이트 절연층(GI) 상에 메인 액티브층(MACT)과 오버랩하는 게이트 전극(GE)이 형성된다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
게이트 절연층(GI) 상에 게이트 전극(GE)를 덮는 층간 절연층(ILD)이 형성되고, 층간 절연층(ILD) 및 게이트 절연층(GI)를 관통하는 소스 컨택홀(SH) 및 드레인 컨택홀(DH)이 형성된다. 층간 절연층(ILD)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성되거나, 유기 절연 물질로 형성될 수 있다.
층간 절연층(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)이 형성된다. 소스 전극(SE)은 소스 컨택홀(SH)을 통해 버퍼 액티브층(BACT)의 소스 영역(SA)과 접속되고, 드레인 전극(DE)은 드레인 컨택홀(DH)을 통해 버퍼 액티브층(BACT)의 드레인 영역(DA)과 접속된다. 소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
층간 절연층(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)을 덮는 페시베이션층(PAS)이 형성된다. 층간 절연층(ILD)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다.
본 발명의 한 실시예에 따른 산화물 TFT는 기준치(50㎠/Vs) 이상의 고이동도를 갖으면서 반도체 특성을 유지하는 메인 액티브층(MACT)으로 채널을 형성함으로써 응답 속도를 향상시킬 수 있다. 이에 따라, 대면적화 및 고해상도화 되어가는 표시 장치의 스위칭 소자로 적용되기 적합한 장점이 있다.
본 발명의 한 실시예에 따른 산화물 TFT는 메인 액티브층(MACT)보다 두꺼운 버퍼 액티브층(BACT)에 소스 영역(SA) 및 드레인 영역(DA)을 형성하여 옵셋 저항 증가와 그로 인한 소비 전력 증가를 방지할 수 있다.
본 발명의 한 실시예에 따른 산화물 TFT는 패터닝되지 않은 게이트 절연층(GI) 상에 게이트 전극(GE)을 덮는 층간 절연층(ILD)을 형성함으로써 층간 절연층(ILD)이 양호한 스텝 커버리지를 갖을 수 있으므로 스텝 커버리지 문제로 인한 소스 전극(SE)이나 드레인 전극(DE)의 오픈 불량을 방지할 수 있다.
도 2는 본 발명의 한 실시예에 따른 산화물 TFT의 제조 방법을 순차적으로 나타낸 흐름도이고, 도 3a 내지 도 3e는 본 발명의 한 실시예에 따른 산화물 TFT의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 2 및 도 3a를 참조하면, 제1 마스크 공정(M1)에 의해 기판(SUB) 상에 차광층(LS)이 형성되고, 그 위에 차광층(LS)을 덮는 버퍼층(BUF)이 형성된다. 제2 마스크 공정(M2)에 의해 버퍼층(BUF) 상에 액티브층(BACT)과 메인 액티브층(MACT)이 적층 구조로 형성된다.
차광 금속층이 기판(SUB) 상에 전면 증착된 다음 제1 마스크를 이용한 포토리쏘그래피 공정 및 에칭 공정을 이용하여 차광 금속층이 패터닝됨으로써 기판(SUB) 상에서 차광이 필요한 부분에 차광층(LS)이 형성된다. 그 다음, 차광층(LS)을 덮는 버퍼층(BUF)이 기판(SUB) 상에 형성된다.
버퍼층(BUF) 상에 제1 산화물 반도체층과 제2 산화물 반도체층이 순차적으로 적층된다. 제1 산화물 반도체층과 제2 산화물 반도체층은 스퍼터링이나 MOCVD(Metal-organic Chemical Vapor Deposition), ALD(atomic layer deposition) 방식으로 형성될 수 있다. 제1 산화물 반도체층은 버퍼 액티브층(BACT)을 형성하기 위한 것으로 제2 산화물 반도체층보다 낮은 이동도를 갖는 제1 산화물 반도체를 이용하여 제2 산화물 반도체층보다 두껍게 형성되고, 제2 산화물 반도체층은 메인 액티브층(MACT)을 형성하기 위한 것이므로 제1 산화물 반도체층보다 높은 이동도를 갖는 제2 산화물 반도체를 이용하여 제1 산화물 반도체층보다 얇게 형성된다.
제2 마스크로 하프톤 마스크 또는 회절(슬릿) 마스크가 이용된다. 제2 마스크를 이용한 포토리쏘그래피 공정을 통해 제1 및 제2 높이를 갖는 포토레지스트 패턴이 제2 산화물 반도체층 상에 형성된다. 버퍼 액티브층(BACT)만 형성될 부분에는 제2 마스크의 하프톤부(또는 회절부) 대응하는 제1 높이의 제1 포토레지스트 영역이 형성되고, 메인 액티브층(MACT)와 그 아래 버퍼 액티브층(BACT)이 형성될 부분에는 제2 마스크의 차광부에 대응하는 제2 높이(>제1 높이)의 제2 포토레지스트 영역이 형성되고, 제1 및 제2 산화물 반도체층이 모두 제거될 부분에는 제2 마스크의 노광부에 대응하여 포토레지스트가 형성되지 않는다. 포토레지스트 패턴을 마스크로 이용한 에칭 공정을 통해 제2 산화물 반도체층과 그 아래의 제1 산화물 반도체층이 패터닝됨으로써 버퍼 액티브층(BACT)과 그 위의 메인 액티브층(MACT)이 동일 패턴으로 형성된다. 제1 및 제2 산화물 반도체층은 OZ산을 이용한 Ÿ‡ 에칭(wet etching) 공정에 의해 동시에 에칭된다.
애싱 공정을 통해 제1 높이의 포토레지스트 영역을 제거한 다음, 노출된 메인 액티브층(MACT)을 BOE(Buffered Oxide Etching) 공정에 의해 제거함으로써 버퍼 액티브층(BACT) 보다 작은 면적의 메인 액티브층(MACT)이 버퍼 액티브층(BACT) 상에 형성되고 버퍼 액티브층(BACT)은 메인 액티브층(MACT) 에칭시 에칭되지 않는 내산성을 갖는다. 이때, BOE 공정에 의해 메인 액티브층(MACT)이 제거되면서 BOE의 에천트에 노출된 버퍼 액티브층(BACT)은 산소가 다소 제거되어 도체화 됨으로써 소스 영역(SA) 및 드레인 영역(DA)이 형성되며, 소스 영역(SA) 및 드레인 영역(DA)은 메인 액티브층(MACT)과 일부 오버랩하게 형성된다. 그리고, 메인 액티브층(MACT) 상에 남아있는 포토레지스트 영역이 제거된다.
메인 액티브층(MACT)은 기준치 이상의 높은 캐리어 농도를 갖는 TCO를 포함하는 산화물 반도체로 형성되고, 버퍼 액티브층(BACT)은 메인 액티브층(MACT)의 BOE 공정시 영향을 작게 받도록(에칭 속도가 작도록) 메인 액티브층(MACT)과 에칭 선택비가 큰(내산성이 강한) 산화물 Sn계열을 포함하는 산화물 반도체로 형성된다.
도 2 및 도 3b를 참조하면, 버퍼층(BUF) 상에 버퍼 액티브층(BACT) 및 메인 액티브층(MACT)의 적층 구조를 덮는 게이트 절연층(GI)이 형성된 다음, 게이트 절연층(GI) 상에 제3 마스크 공정(M3)에 의해 게이트 전극(GE)이 형성된다. 이때, 게이트 절연층(GI)은 패터닝되지 않아 게이트 절연층(GI)의 에칭으로 인한 이물질이 발생하지 않음으로써, 이후 공정에서 이물질로 인한 전극간 쇼트 불량과 같은 공정 불량이 발생하는 것을 방지할 수 있다
도 2 및 도 3c를 참조하면, 제4 마스크 공정(M4)에 의해 게이트 절연층(GI) 상에 게이트 전극(GE)를 덮는 층간 절연층(ILD)이 형성되고, 층간 절연층(ILD) 및 게이트 절연층(GI)를 관통하는 소스 컨택홀(SH) 및 드레인 컨택홀(DH)이 형성된다.
도 2 및 도 3d를 참조하면, 제4 마스크 공정(M4)에 의해 층간 절연층(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)이 형성됨으로써 소스 전극(SE)은 소스 컨택홀(SH)을 통해 버퍼 액티브층(BACT)의 소스 영역(SA)과 접속되고, 드레인 전극(DE)은 드레인 컨택홀(DH)을 통해 버퍼 액티브층(BACT)의 드레인 영역(DA)과 접속된다.
도 2 및 도 3e를 참조하면, 제5 마스크 공정(M5)에 의해 층간 절연층(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)을 덮는 페시베이션층(PAS)이 형성된다. 이때, 페시베이션층(PAS)을 관통하는 컨택홀(도 4; PH)이 더 형성된다.
도 4를 참조하면, 본 발명의 산화물 TFT가 표시 장치에서 각 화소의 스위칭 소자로 적용된 경우, 페시베이션층(PAS)을 관통하는 화소 컨택홀(PH)이 형성되고, 페시베이션층(PAS) 상에 형성된 화소 전극(PXL)은 화소 컨택홀(PH)을 통해 드레인 전극(DE)과 접속된다.
전술한 본 발명의 산화물 TFT는 액정 표시 장치, 유기 발광 다이오드 표시 장치 등을 포함하는 다양한 표시 장치의 스위칭 소자로 적용될 수 있다.
도 5는 본 발명의 한 실시예에 따른 산화물 TFT를 이용하는 표시 장치의 구성을 개략적으로 나타낸 블록도이고, 도 6은 도 5의 표시 패널에 적용되는 LCD 화소의 구성을, 도 7은 도 5의 표시 패널에 적용되는 OLED 화소의 구성을 예시한 등가회로도이다.
도 5에 도시된 표시 장치는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300) 등을 포함한다.
표시 패널(100)은 화소들이 매트릭스 형태로 배열된 화소 어레이(AA)를 통해 영상을 표시한다.
예를 들어, 표시 패널(100)이 LCD 패널인 경우, 도 6에 도시된 바와 같이 각 화소(SP)은 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 공통 전극 사이에 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다. 각 화소(P)의 스위칭 소자인 박막 트랜지스터로 전술한 본 발명의 산화물 TFT가 적용된다.
이와 달리, 표시 패널(100)이 OLED 패널인 경우, 도 7에 도시된 바와 같이 각 화소(SP)은 고전위 전원(EVDD) 라인 및 저전위 전원(EVSS) 라인 사이에 접속된 OLED 소자와, OLED 소자를 독립적으로 구동하기 위하여 제1 및 제2 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)와 스토리지 커패시터(Cst)를 포함하는 화소 회로를 구비하며, 화소 회로 구성은 다양하므로 도 7의 구조로 한정되지 않는다. 각 화소(P)의 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)로 전술한 본 발명의 산화물 TFT가 적용된다.
OLED 소자는 구동 TFT(DT)와 접속된 애노드와, 저전위 전압(EVSS)과 접속된 캐소드와, 애노드 및 캐소드 사이의 발광층을 구비하여, 구동 TFT(DT)로부터 공급된 전류량에 비례하는 광을 발생한다.
제1 스위칭 TFT(ST1)는 한 게이트 라인(GLa)의 게이트 신호에 의해 구동되어 해당 데이터 라인(DL)으로부터의 데이터 전압을 구동 TFT(DT)의 게이트 노드에 공급하고, 제2 스위칭 TFT(ST2)는 다른 게이트 라인(GLb)의 게이트 신호에 의해 구동되어 레퍼런스 라인(RL)으로부터의 레퍼런스 전압을 구동 TFT(DT)의 소스 노드에 공급한다. 제2 스위칭 TFT(ST2)는 센싱 모드에서 구동 TFT(DT)로부터의 전류를 레퍼런스 라인(R)으로 출력하는 경로로 더 이용된다.
구동 TFT(DT)의 게이트 노드 및 소스 노드 사이에 접속된 스토리지 커패시터(Cst)는 제1 스위칭 TFT(ST1)를 통해 게이트 노드로 공급된 데이터 전압과, 제2 스위칭 TFT(ST2)를 통해 소스 노드로 공급된 레퍼런스 전압의 차전압을 충전하여 구동 TFT(DT)의 구동 전압으로 공급한다.
구동 TFT(DT)는 고전위 전원(EVDD)으로부터 공급되는 전류를 스토리지 커패시터(Cst)로부터 공급된 구동 전압에 따라 제어함으로써 구동 전압에 비례하는 전류를 OLED 소자로 공급하여 OLED 소자를 발광시킨다.
데이터 구동부(300)는 타이밍 컨트롤러(도시 생략)로부터의 영상 데이터를 감마 전압들을 이용하여 아날로그 데이터 신호로 변환하고, 아날로그 데이터 신호를 표시 패널(100)의 데이터 라인들로 각각 공급한다.
게이트 구동부(200)는 표시 패널(100)의 다수의 게이트 라인을 각각 구동한다. 게이트 구동부(200)는 각 게이트 라인에 해당 스캔 기간에서 게이트 온 전압의 스캔 펄스를 공급하고, 나머지 기간에서는 게이트 오프 전압을 공급한다. 게이트 구동부(200)는 표시 패널(100)의 비표시 영역에서 화소 어레이(AA)의 각 화소(P)를 구성하는 박막 트랜지스터들과 함께 박막 트랜지스터 어레이 기판에 형성되어 표시 패널(100)에 내장될 수 있다. 표시 패널(100)에 내장된 게이트 구동부(200)를 구성하는 스위칭 소자들도 전술한 본 발명의 산화물 TFT가 적용될 수 있다.
한편, 데이터 구동부(300)와 표시 패널(100) 사이에는 데이터 구동부(300)의 출력 채널 수를 줄이기 위하여 데이터 라인들(DL)을 시분할 구동하는 멀티플렉서(MUX)를 추가로 구비할 수 있다. 멀티플렉서(MUX)는 표시 패널(100) 비표시 영역에서 화소 어레이(AA)의 각 화소(P)를 구성하는 박막 트랜지스터들과 함께 박막 트랜지스터 어레이 기판에 형성되어 표시 패널(100)에 내장될 수 있다. 표시 패널(100)에 내장된 멀티플렉서(MUX)를 구성하는 스위칭 소자들도 전술한 본 발명의 산화물 TFT가 적용될 수 있다.
본 발명의 한 실시예에 따른 코플래너 구조의 산화물 TFT 및 그를 이용한 표시 장치는 액티브층이, 소스 영역과 드레인 영역을 포함하는 버퍼 액티브층과, 버퍼 액티브층보다 이동도가 높고 얇은 메인 액티브층이 버퍼 액티브층 상에 적층된 구조를 갖음으로써 고이동도의 메인 액티브층에 의해 응답 속도를 향상시킬 수 있고, 상대적으로 두꺼운 버퍼 액티브층에 의해 소스 영역 및 드레인 영역의 옵셋 저항이 증가되는 것을 방지하고 스위칭 동작의 신뢰성을 확보할 수 있다.
본 발명의 한 실시예에 따른 산화물 TFT 및 그 제조 방법은 버퍼 액티브층과 메인 액티브층을 하나의 마스크 공정으로 형성함으로써 코스트 상승의 원인이 되는 마스크 공정수가 증가하는 것을 방지할 수 있다.
본 발명의 한 실시예에 따른 산화물 산화물 TFT 및 그 제조 방법은 패터닝되지 않은 게이트 절연층 상에 게이트 전극을 덮는 층간 절연층을 형성함으로써 층간 절연층이 양호한 스텝 커버리지를 갖을 수 있으므로 전극 오픈 불량을 방지할 수 있다.
본 발명의 한 실시예에 따른 산화물 산화물 TFT 및 그 제조 방법은 층간 절연층을 형성하기 이전에 게이트 절연층을 에칭하지 않음으로써 종래의 게이트 절연층의 에칭으로 인한 공정 불량(이물질로 인한 전극간 쇼트 불량)을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.
SUB: 기판 LS: 차광층
BUF: 버퍼층 BACT: 버퍼 액티브층
SA: 소스 영역 DA: 드레인 영역
SCA: 고저항 반도체 영역 MACT: 메인 액티브층
GI: 게이트 절연층 GE: 게이트 전극
ILD: 층간 절연층 SE: 소스 전극
DE: 드레인 전극 SH: 소스 컨택홀
DH: 드레인 컨택홀 PAS: 페시베이션층
PH: 화소 컨택홀 PXL: 화소 전극

Claims (9)

  1. 기판 상에 위치하고 서로 이격된 소스 영역 및 드레인 영역을 포함하는 제1 액티브층과,
    상기 제1 액티브층 상에 위치하여 상기 소스 영역 및 드레인 영역 사이의 채널을 형성하고, 상기 제1 액티브층 보다 이동도가 높고 두께가 얇은 제2 액티브층과,
    상기 제1 및 제2 액티브층을 덮는 게이트 절연층과,
    상기 게이트 절연층 상에서 상기 제2 액티브층과 오버랩하는 게이트 전극과,
    상기 게이트 절연층 상에서 상기 게이트 전극을 덮는 층간 절연층과,
    상기 층간 절연층 상에 위치하고, 상기 층간 절연층을 관통하는 각 컨택홀을 통해 상기 제1 액티브층의 소스 영역 및 드레인 영역과 각각 접속하는 소스 전극 및 드레인 전극과,
    상기 층간 절연층 상에서 상기 소스 전극 및 드레인 전극을 덮는 페시베이션층을 구비하는 산화물 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 소스 전극 및 드레인 전극 각각은 상기 게이트 절연층의 각 컨택홀을 통해 상기 제1 액티브층의 소스 영역 및 드레인 영역과 각각 접속되는 산화물 박막 트랜지스터.
  3. 청구항 1에 있어서,
    상기 제1 액티브층은 주석(Sn)을 포함하는 제1 산화물 반도체 물질을 포함하고,
    상기 제2 액티브층은 투명 전도성 산화물을 포함하는 제2 산화물 반도체 물질을 포함하는 산화물 박막 트랜지스터.
  4. 청구항 1에 있어서,
    상기 제1 액티브층에서 상기 소스 영역 및 드레인 영역은 상측 부분에 위치하고, 상기 소스 영역 및 드레인 영역은 상기 메인 액티브층과 부분적으로 오버랩하면서 컨택하는 산화물 박막 트랜지스터.
  5. 청구항 4에 있어서,
    상기 기판과 상기 제1 액티브층 사이에 적층된 차광층 및 버퍼층을 추가로 구비하고, 상기 차광층은 상기 제1 액티브층과 오버랩하는 산화물 박막 트랜지스터.
  6. 청구항 1 내지 청구항 5 중 어느 한 청구항에 기재된 산화물 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판을 구비하는 표시 장치.
  7. 청구항 6에 있어서,
    상기 산화물 박막 트랜지스터는 각 화소의 스위칭 소자, 구동 회로의 스위칭 소자 중 적어도 하나에 적용되는 표시 장치.
  8. 기판 상에 서로 이격된 소스 영역 및 드레인 영역을 포함하는 제1 액티브층과, 그 제1 액티브층 상에 상기 제1 액티브층 보다 이동도가 높고 두께가 얇은 제2 액티브층을 형성하는 단계와,
    상기 기판 상에 상기 제1 및 제2 액티브층을 덮는 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 상에서 상기 제2 액티브층과 오버랩하는 게이트 전극을 형성하는 단계와,
    상기 게이트 절연층 상에서 상기 게이트 전극을 덮는 층간 절연층을 형성하고, 상기 제1 액티브층의 소스 영역 및 드레인 영역을 각각 노출시키는 소스 컨택홀 및 드레인 컨택홀을 형성하는 단계와,
    상기 층간 절연층 상에 상기 제1 액티브층의 소스 영역 및 드레인 영역과 각각 접속하는 소스 전극 및 드레인 전극을 형성하는 단계와,
    상기 층간 절연층 상에서 상기 소스 전극 및 드레인 전극을 덮는 페시베이션층을 형성하는 단계를 포함하는 산화물 박막 트랜지스터의 제조 방법.
  9. 청구항 8에 있어서,
    상기 제1 및 제2 액티브층은 하프톤 노광 마스크 또는 회절 노광 마스크를 이용한 하나의 마스크 공정에서 형성하고,
    상기 제1 액티브층에서 상기 제2 액티브층의 에칭시 노출된 영역이 도체화되어 상기 소스 영역 및 드레인 영역으로 형성되며,
    상기 제2 액티브층은 상기 제2 액티브층의 에칭시 에칭되지 않는 내산성을 갖는 산화물 반도체로 형성되는 산화물 박막 트랜지스터의 제조 방법.
KR1020150191211A 2015-12-31 2015-12-31 산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법 KR102454384B1 (ko)

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