CN114188354A - 阵列基板及其制备方法和显示面板 - Google Patents

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Abstract

本申请公开了一种阵列基板及其制备方法和显示面板，阵列基板包括衬底、开关晶体管和驱动晶体管，开关晶体管与驱动晶体管设置于衬底上，开关晶体管在衬底上的正投影与驱动晶体管在衬底上的正投影错开；其中，开关晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管的阈值电压小于开关晶体管的阈值电压。开关晶体管采用的晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管采用的晶体管的阈值电压小于开关晶体管的阈值电压，提高了开关晶体管的迁移率，同时，提高了驱动晶体管的稳定性，从而提高阵列基板的性能。

Description

阵列基板及其制备方法和显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板及其制备方法和显示面板。
背景技术
低温多晶硅(LTPS)薄膜晶体管(TFT)因高迁移率的驱动性能而被广泛应用于手机以及平板等小尺寸显示器中，但LTPS TFT漏电流较大；然而，金属氧化物TFT因漏电流较小而可将刷新率降低，但迁移率相对于LTPSTFT较低。
为了解决大尺寸器件的迁移率低以及稳定性差的问题，通常将低温多晶硅LTPSTFT以及金属氧化物TFT结合，即低温多晶硅氧化物(LTPO)，以提高该器件的迁移率低以及稳定性差的问题，
LTPOTFT制程复杂，LTPSTFT和IGZOTFT制程需分别完成，并且LTPSTFT大面积均一性较差，为兼容LTPSTFT工艺，使得LTPOTFT也很难应用于大尺寸产品或者目前大世代线面板厂量产。
因此，目前，急需一种具有高的稳定性以及迁移率，且制程简单的器件。
发明内容
本申请实施例提供一种阵列基板及其制备方法和显示面板，以提高阵列基板的性能。
本申请提供一种阵列基板，包括：
衬底；
开关晶体管和驱动晶体管，所述开关晶体管与所述驱动晶体管设置于所述衬底上，所述开关晶体管在所述衬底上的正投影与所述驱动晶体管在所述衬底上的正投影错开；
其中，所述开关晶体管的迁移率大于所述驱动晶体管的迁移率，所述驱动晶体管的阈值电压小于所述开关晶体管的阈值电压。
可选的，在本申请的一些实施例中，所述开关晶体管的迁移率是驱动晶体管的1.5倍-3倍迁移率，所述驱动晶体管的阈值电压是开关晶体管的1/3-1/2倍阈值电压。
可选的，在本申请的一些实施例中，所述开关晶体管包括第一栅极和与所述第一栅极连接的第二栅极，所述驱动晶体管包括第一氧化物半导体部，所述第一氧化物半导体部中掺杂有具有电负性的金属或电负性的化合物中的一种或几种组合。
可选的，在本申请的一些实施例中，所述第一氧化物半导体部中掺杂有稀土金属元素和氟系化合物中的一种或几种组合。
可选的，在本申请的一些实施例中，所述驱动晶体管与所述开关晶体管同层设置于所述衬底上，所述衬底包括相邻设置的显示区和非显示区，所述驱动晶体管位于所述显示区，所述开关晶体管位于所述非显示区。
可选的，在本申请的一些实施例中，所述非显示区包括相邻设置的桥接区和主区，所述桥接区位于所述主区远离所述显示区的一侧；所述第一栅极包括相互间隔设置的第一子栅极和第一遮光部，所述第一子栅极位于所述衬底的桥接区，所述第一遮光部位于所述衬底的主区，所述第二栅极包相互间隔设置的第二子栅极和第三子栅极，所述第二子栅极位于所述桥接区，且位于所述第一子栅极之上，所述第一子栅极与所述第二子栅极连接；所述第三子栅极位于所述主区，且位于所述第一遮光部之上。
可选的，在本申请的一些实施例中，所述开关晶体管还包括第二氧化物半导体部、附加栅极绝缘部、第一栅极绝缘部、第一源极和第一漏极，所述驱动晶体管还包括第二遮光部、第二栅极绝缘部、第三栅极、第二源极和第二漏极；
所述第一子栅极、所述第一遮光部和所述第二遮光部同层设置于所述衬底上，且间隔设置，所述第一子栅极位于所述桥接区，所述第一遮光部位于所述主区，所述第二遮光部位于所述显示区；
缓冲层覆盖所述第一子栅极、所述第一遮光部、所述第二遮光部和衬底上；
所述第一氧化物半导体部和所述第二氧化物半导体部同层设置于所述缓冲层上，且间隔设置；所述第二氧化物半导体部位于所述主区，所述第一氧化物半导体部位于所述显示区；
所述附加栅极绝缘部、所述第一栅极绝缘部和所述第二栅极绝缘部同层且间隔设置；所述附加栅极绝缘部设置于所述缓冲层上，且位于所述桥接区；所述第一栅极绝缘部设置于所述第二氧化物半导体部上，所述第二栅极绝缘部设置于所述第一氧化物半导体部上；
所述第二子栅极、所述第三子栅极和第三栅极同层且间隔设置，所述第二子栅极设置于所述附加栅极绝缘部上，所述第三子栅极设置于所述第一栅极绝缘部上，所述第三栅极设置于所述第二栅极绝缘部；
层间介质层覆盖所述缓冲层、附加栅极绝缘部、第二氧化物半导体部、第一氧化物半导体部、第二子栅极、第一栅极绝缘部、第二栅极绝缘部、第三子栅极和第三栅极；
连接部、第一源极、第一漏极、第二源极和第二漏极同层且间隔设置于所述层间介质层上，所述连接部位于所述桥接区，所述连接部连接所述第一子栅极和所述第二子栅极，所述第一源极和所述第一漏极与所述第二氧化物半导体部的两侧连接，所述第二源极与所述第一氧化物半导体部的一侧以及所述第二遮光部连接，所述第二漏极与所述第一氧化物半导体部的另一侧连接。
可选的，在本申请的一些实施例中，所述阵列基板还包括钝化层和第一电极，所述钝化层覆盖所述层间介质层、所述连接部、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，所述第一电极设置于所述钝化层上，所述第一电极与所述第二源极连接。
可选的，在本申请的一些实施例中，所述第二氧化物半导体部中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合，所述第二氧化物半导体部中掺杂有稀土金属元素和氟系化合物中的一种或几种组合。
可选的，在本申请的一些实施例中，所述稀土金属元素和所述氟系化合物在第一氧化物半导体部和所述第二氧化物半导体部中的质量百分含量为0.2％-5％。
可选的，在本申请的一些实施例中，所述开关晶体管还包括第二氧化物半导体部、第一栅极绝缘部、第二栅极绝缘部、第三栅极、第一源极、第一漏极、第二源极、第二漏极和第二遮光部；
所述第一栅极和所述第二遮光部同层且间隔设置于所述衬底上，所述第一栅极位于所述非显示区，所述第二遮光部位于所述显示区；
缓冲层覆盖所述第一栅极和所述第二遮光部；
所述第一氧化物半导体部和所述第二氧化物半导体部同层且间隔设置于所述缓冲层上，所述第二氧化物半导体部位于所述第一栅极之上，所述第一氧化物半导体部位于所述第二遮光部之上；
所述第一栅极绝缘部和所述第二栅极依次层叠设置于所述第二氧化物半导体部上；
所述第二栅极绝缘部和所述第三栅极依次层叠设置于所述第一氧化物半导体部上；
层间介质层覆盖所述缓冲层、所述第一氧化物半导体部、所述第二氧化物半导体部、第一栅极绝缘部、第二栅极绝缘部、第二栅极以及第三栅极上；
所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极同层且间隔设置于所述层间介质层上，所述第一源极和所述第一漏极与所述第二氧化物半导体部连接，所述第二源极与所述第一氧化物半导体部的一侧以及所述第二遮光部连接，所述第二漏极与所述第一氧化物半导体部的另一侧连接；
钝化层覆盖所述层间介质层、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极；
所述连接部设置于所述钝化层上，且位于所述第一源极或所述第一漏极之上，所述连接部连接所述第一栅极和所述第二栅极。
相应的，本申请还提供一种阵列基板的制备方法，包括：
提供一衬底；
在所述衬底上形成开关晶体管和驱动晶体管，所述开关晶体管在所述衬底上的正投影与所述驱动晶体管在所述衬底上的正投影错开；
其中，所述开关晶体管的迁移率大于所述驱动晶体管的迁移率，所述驱动晶体管的阈值电压小于所述开关晶体管的阈值电压。
可选的，在本申请的一些实施例中，所述驱动晶体管包括第一氧化物半导体部，所述第一氧化物半导体部中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合。
相应的，本申请还提供一种显示面板，所述显示面板包括如上所述的阵列基板。
本申请公开了一种阵列基板及其制备方法和显示面板，阵列基板包括衬底、开关晶体管和驱动晶体管，开关晶体管与驱动晶体管设置于衬底上，开关晶体管在衬底上的正投影与驱动晶体管在衬底上的正投影错开；其中，开关晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管的阈值电压小于开关晶体管的阈值电压。开关晶体管采用的晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管采用的晶体管的阈值电压小于开关晶体管的阈值电压，提高了开关晶体管的迁移率，同时，提高了驱动晶体管的稳定性，从而提高阵列基板的性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的阵列基板的第一种结构示意图。
图2是本申请实施例提供的阵列基板的电路结构示意图。
图3是本申请实施例提供的阵列基板的第二种结构示意图。
图4是本申请实施例提供的阵列基板的制备方法流程示意图。
图5-图12图是本申请实施例提供的阵列基板的制备方法流程结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。在本申请中，“反应”可以为化学反应或物理反应。
本申请公开了一种阵列基板及其制备方法和显示面板，阵列基板包括衬底、开关晶体管和驱动晶体管，开关晶体管与驱动晶体管设置于衬底上，开关晶体管在衬底上的正投影与驱动晶体管在衬底上的正投影错开；其中，开关晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管的阈值电压小于开关晶体管的阈值电压。
在本申请中，开关晶体管采用的晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管采用的晶体管的阈值电压小于开关晶体管的阈值电压，提高了开关晶体管的迁移率，同时，提高了驱动晶体管的稳定性，从而提高阵列基板的性能。
以下分别进行详细说明：
请参阅图1和图2，图1是本申请实施例提供的阵列基板的第一种结构示意图，图2是本申请实施例提供的阵列基板的电路结构示意图。阵列基板01包括衬底100、开关晶体管200和驱动晶体管100。开关晶体管200与驱动晶体管100设置于衬底100上，开关晶体管200在衬底100上的正投影与驱动晶体管100在衬底100上的正投影错开。开关晶体管200的迁移率大于驱动晶体管100的迁移率，驱动晶体管100的阈值电压小于开关晶体管200的阈值电压。
具体的，驱动晶体管100与开关晶体管200同层设置于衬底100上。衬底100包括相邻设置的显示区10和非显示区10。驱动晶体管100位于显示区10。开关晶体管200位于非显示区10。非显示区10包括相邻设置的桥接区30和主区20。桥接区30位于主区20远离显示区10的一侧。
在一实施例中，开关晶体管200的迁移率是驱动晶体管100的1.5倍-3倍迁移率，驱动晶体管100的阈值电压是开关晶体管200的1/3-1/2倍阈值电压。具体的，开关晶体管200的迁移率可以是驱动晶体管100的1.5倍迁移率、2倍迁移率、2.3倍迁移率或3倍迁移率等，驱动晶体管100的阈值电压可以是开关晶体管200的1/3倍阈值电压、4/5倍阈值电压或1/2倍阈值电压等。
在本申请中，将开关晶体管200的迁移率设置为是驱动晶体管100的1.5倍-3倍迁移率，驱动晶体管100的阈值电压设置为是开关晶体管200的1/3-1/2倍阈值电压，进一步使得驱动晶体管100具有高稳定性，进一步使得开关晶体管200具有高迁移率，从而提高了阵列基板01的性能。
在一实施例中，开关晶体管200包括第一栅极和与第一栅极连接的第二栅极，驱动晶体管100包括第一氧化物半导体部111，第一氧化物半导体部111中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合，也即，第一氧化物半导体部111中掺杂有稀土金属元素和氟系化合物中的一种或几种组合。第一栅极设置于衬底100上。第一栅极包括相互间隔设置的第一子栅极211和第一遮光部212。第一子栅极211位于衬底100的桥接区30。第一遮光部212位于衬底100的主区20。
在一实施例中，驱动晶体管100还包括第二遮光部112。第二遮光部112与所述第一遮光部212以及第一子栅极211同层且间隔设置于所述衬底100上。第二遮光部112位于显示区10。
在一实施例中，第一子栅极211、第一遮光部212以及第二遮光部112的材料均为导电材料。导电材料包括Mo、Ti、Cu和Al中的一种或几种组合。
缓冲层300覆盖于第一子栅极211、第一遮光部212、第二遮光部112和衬底100上。
在一实施例中，缓冲层300的材料包括氮化硅和氧化硅中的一种或几种组合。缓冲层300可以为多层。
在一实施例中，开关晶体管200还包括第二氧化物半导体部213。第一氧化物半导体部111和第二氧化物半导体部213同层设置于缓冲层300上，且间隔设置。第二氧化物半导体部213位于主区20。第一氧化物半导体部111位于显示区10。
在一实施例中，第一氧化物半导体部111和第二氧化物半导体部213的材料为金属氧化物材料，金属氧化物材料包括IGZO、Ga2O3、ZnMgO和SnO2中的一种或几种组合。
在一实施例中，第一氧化物半导体部111和第二氧化物半导体部213均包括本体部和设置于本体部两侧的导体部。
在本申请中，开关晶体管200和驱动晶体管100的氧化物半导体部均采用金属氧化物形成，避免了因现有技术中将LTPS晶体管和金属氧化物晶体管集成在大尺寸器件，而导致LTPS晶体管和金属氧化物晶体管工艺的出现兼容性难度增大的问题，即开关晶体管200和驱动晶体管100的氧化物半导体部采用金属氧化物形成，可以降低了开关晶体管200和驱动晶体管100工艺的兼容性难度；现有技术中LTPS晶体管需要一定量的H原子钝化硅膜层本体及界面的悬空键，来减少半导体部本体及界面缺陷，而H原子会破坏金属氧化物晶体管中的氧化物半导体的氧空位和金属原子-氧化学键(M-O)的平衡，而导致Vth产生负漂，而在本申请中，开关晶体管200和驱动晶体管100的氧化物半导体部均采用金属氧化物形成，不需要H原子处理氧化物半导体部，从而避免Vth产生负漂；LTPO制程复杂，LTPS和IGZO制程需分别完成，并且LTPS大面积均一性较差，使得LTPO较难应用于大尺寸产品，而在本申请中，开关晶体管200和驱动晶体管100的氧化物半导体部均采用金属氧化物形成，制备工艺简单，且可以提高阵列基板01的大面积均一性。
在一实施例中，第二氧化物半导体部213中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合，进一步的，第二氧化物半导体部213中掺杂有稀土金属元素和氟系化合物中的一种或几种组合。
在一实施例中，稀土金属元素包括镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钷(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)、钇(Y)和钪(Sc)中的一种或几种组合。氟系化合物包括三氟化氮、六氟化硫、四氟化碳、全氟丁二烯、六氟乙烷、全氟丙烷和三氟甲烷中的一种或几种组合。
在本申请中，在第一氧化物半导体部111掺杂有具有电负性的金属和电负性的化合物中一种或两种组合，也即掺杂有稀土金属元素和氟系化合物中的一种或几种组合，提高了驱动晶体管100的稳定性，使得驱动晶体管100长时间处于开态时，可以保持输出电流的稳定，从而提高了阵列基板01的性能。
在一实施例中，稀土金属元素和氟系化合物中的一种或几种组合在第一氧化物半导体部111和第二氧化物半导体部213中的质量百分含量均为0.2％-5％。具体的，稀土金属元素和氟系化合物中的一种或几种组合在第一氧化物半导体部111和第二氧化物半导体部213中的质量百分含量均为0.2％、1.3％、2.5％、3％、4.7％或5％等。
在本申请中，稀土金属元素和氟系化合物中的一种或几种组合在第一氧化物半导体部111和第二氧化物半导体部213中的质量百分含量设置为0.2％-5％，进一步提高了驱动晶体管100的稳定性，使得驱动晶体管100长时间处于开态时，保持输出电流的稳定，从而进一步提高了阵列基板01的性能。
在一实施例中，开关晶体管200还包括附加栅极绝缘部214和第一栅极绝缘部215。驱动晶体管100还包括第二栅极绝缘部113。附加栅极绝缘部214、第一栅极绝缘部215和第二栅极绝缘部113同层且间隔设置。附加栅极绝缘部214设置于缓冲层300上，且位于桥接区30。第一栅极绝缘部215设置于第二氧化物半导体部213上。第二栅极绝缘部113设置于第一氧化物半导体部111上。附加栅极绝缘部214、第一栅极绝缘部215和第二栅极绝缘部113的材料均为绝缘材料。
第二栅极包相互间隔设置的第二子栅极216和第三子栅极217。第二子栅极216位于桥接区30，且位于第一子栅极211之上。第三子栅极217位于主区20，且位于第一遮光部212之上。第二子栅极216设置于附加栅极绝缘部214上。第三子栅极217设置于第一栅极绝缘部215上。
在一实施例中，驱动晶体管100还包括第三栅极114。第三栅极114与第二子栅极216以及第三子栅极217同层且间隔设置。第三栅极114设置于第二栅极绝缘部113。
在一实施例中，第二子栅极216、第三子栅极217以及第三栅极114的材料均为导电材料。导电材料包括Mo、Ti、Cu和Al中的一种或几种组合。
层间介质层400覆盖缓冲层300、附加栅极绝缘部214、第二氧化物半导体部213、第一氧化物半导体部111、第二子栅极216、第一栅极绝缘部215、第二栅极绝缘部113、第三子栅极217和第三栅极114。层间介质层400上设置有第一通孔403、第二通孔405、第三通孔406、第四通孔404和第五通孔407。第一通孔403的第一分孔贯穿层间介质层400以及缓冲层300以暴露第一子栅极211。第一通孔403的第二分孔贯穿层间介质层400以暴露第二子栅极216。第二通孔405贯穿层间介质层400以暴露第二氧化物半导体部213的一导体部。第三通孔406贯穿层间介质层400以暴露第二氧化物半导体部213的另一导体部。第四通孔404的第一分孔贯穿层间介质层400以及缓冲层300以暴露第二遮光部112。第四通孔404的第二分孔贯穿层间介质层400以暴露第一氧化物半导体部111的一导体部。第五通孔407贯穿层间介质层400以暴露第一氧化物半导体部111的另一导体部。
在一实施例中，层间介质层400的材料包括氧化铝、氮化硅和氧化硅中的一种或几种组合。层间介质层400可以为多层。
在一实施例中，开关晶体管200还包括第一源极219和第一漏极220。驱动晶体管100还包括第二源极115和第二漏极116。连接部218、第一源极219、第一漏极220、第二源极115和第二漏极116同层且间隔设置于层间介质层400上。连接部218位于桥接区30，且连接部218延伸入第一通孔403的第一分孔中与第一子栅极211连接以及延伸入第一通孔403的第二分孔中与第二子栅极216连接。第一源极219延伸入第二通孔405中与第二氧化物半导体部213的一导体部连接。第一漏极220延伸入第三通孔406中与第二氧化物半导体部213的另一导体部连接。第二源极115的一端延伸入第四通孔404的第一分孔中与第二遮光部112连接。第二源极115的另一端延伸入第四通孔404的第二分孔中与第一氧化物半导体部111的一导体部连接。第二漏极116延伸入第五通孔407中与第一氧化物半导体部111的另一导体部连接。
在一实施例中，连接部218、第一源极219、第一漏极220、第二源极115和第二漏极116的材料均为导电材料。导电材料包括Mo、Ti、Cu和Al中的一种或几种组合。
在本申请中，开关晶体管200的第一子栅极211和第二子栅极216通过连接部218连接，使得开关晶体管200实现双栅控制，进而提高开关晶体管200的迁移率，使得开关晶体管200长时间处于关态时，可以提高将电信号写入驱动晶体管100的速度，从而提高阵列基板01的性能，且第一子栅极211和第二子栅极216位于桥接区30，使得阵列基板01的制备工艺要求降低，易于实现。
在一实施例中，阵列基板01还包括钝化层500和第一电极600。钝化层500覆盖层间介质层400、连接部218、第一源极219、第一漏极220、第二源极115和第二漏极116。钝化层500上设置有过孔。过孔贯穿钝化层500以暴露第二源极115。第一电极600设置于钝化层500上，并延伸入过孔中与第二源极115连接。
在一实施例中，钝化层500的材料包括氧化铝、氮化硅和氧化硅中的一种或几种组合。钝化层500可以为多层。
在一实施例中，第一电极600的材料包括高透金属氧化物，高透金属氧化物包括ITO或IZO等。
请参阅图3，图3是本申请实施例提供的阵列基板01的第二种结构示意图。需要说明的是，第二种结构与第一种结构的不同之处在于：
在开关晶体管200中不另设置一个区域使得第一子栅极和第二子栅极连接，且不设置第一子栅极、第二子栅极和附加栅极绝缘部，第一通孔403的第一分孔贯穿层间介质层400以及缓冲层300以暴露第一遮光部212，第一通孔403的第二分孔贯穿层间介质层400以暴露第三子栅极217，连接部218设置于钝化层500上，连接部218位于第一源极219或第一漏极220之上，连接部218连接第一栅极和第二栅极，即连接部218连接第一遮光部212以及第三子栅极217。
在本申请中，不另设置桥接区来连接第一栅极和第二栅极，实现开关晶体管200高迁移率的同时，减小非显示区10的占用面积，进而有利于实现窄边框设计。
本申请提供一种阵列基板01，开关晶体管200的迁移率大于驱动晶体管100的迁移率，驱动晶体管100的阈值电压小于开关晶体管200的阈值电压，具体的，开关晶体管200的第一栅极和第二栅极通过连接部218连接，使得开关晶体管200可以实现双栅控制，提高了开关晶体管200的迁移率，使得开关晶体管200长时间处于关态时，可以提高将电信号写入驱动晶体管100的速度，从而提高阵列基板01的性能，并使得阵列基板01的制备工艺要求降低，易于实现，且驱动晶体管100的第一氧化物半导体部111中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合，也即掺杂有稀土金属元素和氟系化合物，提高了驱动晶体管100的稳定性，使得驱动晶体管100长时间处于开态时，可以保持输出电流的稳定，从而提高阵列基板01的性能；开关晶体管200和驱动晶体管100的氧化物半导体部均采用金属氧化物形成，避免了因现有技术中将LTPS晶体管和金属氧化物晶体管集成在大尺寸器件，而导致LTPS晶体管和金属氧化物晶体管工艺的出现兼容性难度增大的问题，即开关晶体管200和驱动晶体管100的氧化物半导体部采用金属氧化物形成，可以降低了开关晶体管200和驱动晶体管100工艺的兼容性难度；开关晶体管200和驱动晶体管100的氧化物半导体部均采用金属氧化物形成，不需要H原子处理氧化物半导体部，从而避免Vth产生负漂；开关晶体管200和驱动晶体管100的氧化物半导体部均采用金属氧化物形成，制备工艺简单，且可以提高阵列基板01的大面积均一性。
请参阅图4以及图5-图12，图4为本申请实施例提供的阵列基板的制备流程示意图，图5-图12为本申请实施例提供的阵列基板的制备流程结构示意图。本申请还提供一种阵列基板的制备方法，包括：
B11、提供一衬底。
B12、在衬底上形成开关晶体管和驱动晶体管，开关晶体管在衬底上的正投影与驱动晶体管在衬底上的正投影错开；
其中，开关晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管的阈值电压小于开关晶体管的阈值电压。
在本申请中，开关晶体管采用的晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管采用的晶体管的阈值电压小于开关晶体管的阈值电压，提高了开关晶体管的迁移率，同时，提高了驱动晶体管的稳定性，从而提高阵列基板的性能。
详细说明如下：
B11、提供一衬底。
B12、在衬底上形成开关晶体管和驱动晶体管，开关晶体管在衬底上的正投影与驱动晶体管在衬底上的正投影错开；
其中，开关晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管的阈值电压小于开关晶体管的阈值电压。
具体的，请参阅图5。在衬底100上利用物理气相沉积工艺沉积导电材料，并图形化形成间隔设置的第一栅极的第一子栅极211、第一栅极的第一遮光部212以及第二遮光部112。第一子栅极211位于衬底100的桥接区30。第一遮光部212位于衬底100的主区20。第二遮光部112位于显示区10。
请参阅图6。然后，在第一子栅极211、第一遮光部212、第二遮光部112和衬底100上利用化学气相沉积缓冲层300的材料，并对其高温退火处理，退火温度为300-400℃，退火时间为2-3h，形成缓冲层300。具体的，退火温度可以为300℃、350℃、380℃或400℃等。退火时间可以为2、2.3h、2.8h或3h等。
在本申请中，退火温度设置为300-400℃，退火时间设置为2-3h，降低缓冲层300中氧缺陷，并降低缓冲层300与第一氧化物半导体部111以及第二氧化物半导体部213的界面缺陷，降低下未与硅配位的弱键氧的比例，从而提高驱动晶体管100以及开关晶体管200的稳定性。
请继续参阅图6。然后，在缓冲层300上沉积高稳定性的金属氧化物材料，并图形化形成间隔设置的第一氧化物半导体部111和第二氧化物半导体部213。第二氧化物半导体部213位于主区20。第一氧化物半导体部111位于显示区10。
在一实施例中，第一氧化物半导体部111中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合，也即掺杂有稀土金属元素和氟系化合物中的一种或几种组合。第二氧化物半导体部213中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合，也即掺杂有稀土金属元素和氟系化合物中的一种或几种组合。
在一实施例中，稀土金属元素包括镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钷(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)、钇(Y)和钪(Sc)中的一种或几种组合。氟系化合物包括三氟化氮、六氟化硫、四氟化碳、全氟丁二烯、六氟乙烷、全氟丙烷和三氟甲烷中的一种或几种组合。
请参阅图7。然后，在缓冲层300、第一氧化物半导体部111和第二氧化物半导体部213上依次层叠沉积绝缘材料和导电材料，对导电材料进行图形化形成间隔设置的第二栅极的第二子栅极216、第二栅极的第三子栅极217以及第三栅极114，第三子栅极217位于主区20，且位于第一遮光部212之上，第二子栅极216设置于附加栅极绝缘部214上，第三子栅极217设置于第一栅极绝缘部215上，并采用第二栅极以及第三栅极114自对准工艺完成附加栅极绝缘部214、第一栅极绝缘部215以及第二年栅极绝缘部的图形化；然后，采用等离子体处理第一氧化物半导体部111和第二氧化物半导体部213分别形成第一氧化物半导体部111和第二氧化物半导体部213的本体部以及导体部。
请参阅图8。在缓冲层300、第一氧化物半导体部111、第二氧化物半导体部213、附加栅极绝缘部214、第一栅极绝缘部215以及第二栅极绝缘部113上采用化学气相沉积工艺沉积层间介质层400的材料，对其进行图形化形成层间介质层400图形，层间介质层400上形成贯穿部分层间介质层400的第一预制孔401和第二预制孔402。第一预制孔401位于桥接区30。第二预制孔402位于显示区10。
请参阅图9。对层间介质层400和缓冲层300进一步图形化处理，层间介质层400上设置有由第一预制孔401形成第一通孔403的第一分孔、第一通孔403的第二分孔、第二通孔405、第三通孔406、由第二预制孔402形成的第四通孔404的第一分孔、第四通孔404的第二分孔和第五通孔407。第一通孔403的第一分孔贯穿层间介质层400以及缓冲层300以暴露第一子栅极211。第一通孔403的第二分孔贯穿层间介质层400以暴露第二子栅极216。第二通孔405贯穿层间介质层400以暴露第二氧化物半导体部213的一导体部。第三通孔406贯穿层间介质层400以暴露第二氧化物半导体部213的另一导体部。第四通孔404的第一分孔贯穿层间介质层400以及缓冲层300以暴露第二遮光部112。第四通孔404的第二分孔贯穿层间介质层400以暴露第一氧化物半导体部111的一导体部。第五通孔407贯穿层间介质层400以暴露第一氧化物半导体部111的另一导体部。
请参阅图10。在层间介质层400上采用物理气相沉积工艺沉积导电材料，并对其进行图形化形成间隔设置的连接部218、第一源极219、第一漏极220、第二源极115和第二漏极116。连接部218位于桥接区30，且连接部218延伸入第一通孔403的第一分孔中与第一子栅极211连接以及延伸入第一通孔403的第二分孔中与第二子栅极216连接。第一源极219延伸入第二通孔405中与第二氧化物半导体部213的一导体部连接。第一漏极220延伸入第三通孔406中与第二氧化物半导体部213的另一导体部连接。第二源极115的一端延伸入第四通孔404的第一分孔中与第二遮光部112连接。第二源极115的另一端延伸入第四通孔404的第二分孔中与第一氧化物半导体部111的一导体部连接。第二漏极116延伸入第五通孔407中与第一氧化物半导体部111的另一导体部连接。第一栅极、第二栅极、第二氧化物半导体部213、附加栅极绝缘部214、第一栅极绝缘部215、第一源极219以及第一漏极220组成开关晶体管200，第一氧化物半导体部111、第二遮光部112、第二栅极绝缘部113、第三栅极114、第二源极115以及第二漏极116组成驱动晶体管100。第一子栅极211和第二子栅极216通过位于桥接区30的连接部218连接，使得开关晶体管200可以实现双栅控制，提高开关晶体管200的迁移率，可以使得开关晶体管200处于长时间的关态下，提高将电信号的写入驱动晶体管100的效率。
在一实施例中，开关晶体管200的迁移率是驱动晶体管100的1.5倍-3倍迁移率，驱动晶体管100的阈值电压是开关晶体管200的1/3-1/2倍阈值电压。具体的，开关晶体管200的迁移率可以是驱动晶体管100的1.5倍迁移率、2倍迁移率、2.3倍迁移率或3倍迁移率等，驱动晶体管100的阈值电压可以是开关晶体管200的1/3倍阈值电压、4/5倍阈值电压或1/2倍阈值电压等。
在本申请中，将开关晶体管200的迁移率设置为是驱动晶体管100的1.5倍-3倍迁移率，驱动晶体管100的阈值电压设置为是开关晶体管200的1/3-1/2倍阈值电压，进一步使得驱动晶体管100具有高稳定性，进一步使得开关晶体管200具有高迁移率，从而提高了阵列基板01的性能。
请参阅图11。沉积钝化层500材料，并对其图案化形成钝化层500，钝化层500上设置有过孔。过孔贯穿钝化层500以暴露第二源极115。
请参阅图12。在钝化层500上设置高透金属氧化物，并对其图形化成第一电极600，可在高透金属氧化物上做OLED或Mini/Micro-LED等显示元件。
本申请还提供一种显示面板，显示面板包括本申请提供的阵列基板，具有本申请所述的特征。
本申请提供一种阵列基板01及其制备方法和显示面板，开关晶体管采用的晶体管的迁移率大于驱动晶体管的迁移率，驱动晶体管采用的晶体管的阈值电压小于开关晶体管的阈值电压，具体的，开关晶体管200的第一栅极和第二栅极通过连接部218连接，使得开关晶体管200可以实现双栅控制，提高了开关晶体管200的迁移率，使得开关晶体管200长时间处于关态时，可以提高将电信号写入驱动晶体管100的速度，从而提高阵列基板01的性能，并使得阵列基板01的制备工艺要求降低，易于实现，且驱动晶体管100的第一氧化物半导体部111中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合，也即掺杂有稀土金属元素和氟系化合物，提高了驱动晶体管100的稳定性，使得驱动晶体管100长时间处于开态时，可以保持输出电流的稳定，从而提高阵列基板01的性能；开关晶体管200和驱动晶体管100的氧化物半导体部均采用金属氧化物形成，避免了因现有技术中将LTPS晶体管和金属氧化物晶体管集成在大尺寸器件，而导致LTPS晶体管和金属氧化物晶体管工艺的出现兼容性难度增大的问题，即开关晶体管200和驱动晶体管100的氧化物半导体部采用金属氧化物形成，可以降低了开关晶体管200和驱动晶体管100工艺的兼容性难度；开关晶体管200和驱动晶体管100的氧化物半导体部均采用金属氧化物形成，不需要H原子处理氧化物半导体部，从而避免Vth产生负漂；开关晶体管200和驱动晶体管100的氧化物半导体部均采用金属氧化物形成，制备工艺简单，且可以提高阵列基板01的大面积均一性。
以上对本申请实施例所提供的一种阵列基板及其制备方法和显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (14)

1.一种阵列基板，其特征在于，包括：
衬底；
开关晶体管和驱动晶体管，所述开关晶体管与所述驱动晶体管设置于所述衬底上，所述开关晶体管在所述衬底上的正投影与所述驱动晶体管在所述衬底上的正投影错开；
其中，所述开关晶体管的迁移率大于所述驱动晶体管的迁移率，所述驱动晶体管的阈值电压小于所述开关晶体管的阈值电压。
2.根据权利要求1所述的阵列基板，其特征在于，所述开关晶体管的迁移率是所述驱动晶体管的1.5倍-3倍迁移率，所述驱动晶体管的阈值电压是所述开关晶体管的1/3-1/2倍阈值电压。
3.根据权利要求1所述的阵列基板，其特征在于，所述开关晶体管包括第一栅极和与所述第一栅极连接的第二栅极，所述驱动晶体管包括第一氧化物半导体部，所述第一氧化物半导体部中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合。
4.根据权利要3所述的阵列基板，其特征在于，所述第一氧化物半导体部中掺杂有稀土金属元素和氟系化合物中的一种或几种组合。
5.根据权利要求3所述的阵列基板，其特征在于，所述驱动晶体管与所述开关晶体管同层设置于所述衬底上，所述衬底包括相邻设置的显示区和非显示区，所述驱动晶体管位于所述显示区，所述开关晶体管位于所述非显示区。
6.根据权利要求5所述的阵列基板，其特征在于，所述非显示区包括相邻设置的桥接区和主区，所述桥接区位于所述主区远离所述显示区的一侧；所述第一栅极包括相互间隔设置的第一子栅极和第一遮光部，所述第一子栅极位于所述衬底的桥接区，所述第一遮光部位于所述衬底的主区，所述第二栅极包相互间隔设置的第二子栅极和第三子栅极，所述第二子栅极位于所述桥接区，且位于所述第一子栅极之上，所述第一子栅极与所述第二子栅极连接；所述第三子栅极位于所述主区，且位于所述第一遮光部之上。
7.根据权利要求6所述的阵列基板，其特征在于，所述开关晶体管还包括第二氧化物半导体部、附加栅极绝缘部、第一栅极绝缘部、第一源极和第一漏极，所述驱动晶体管还包括第二遮光部、第二栅极绝缘部、第三栅极、第二源极和第二漏极；
所述第一子栅极、所述第一遮光部和所述第二遮光部同层设置于所述衬底上，且间隔设置，所述第一子栅极位于所述桥接区，所述第一遮光部位于所述主区，所述第二遮光部位于所述显示区；
缓冲层覆盖所述第一子栅极、所述第一遮光部、所述第二遮光部和衬底上；
所述第一氧化物半导体部和所述第二氧化物半导体部同层设置于所述缓冲层上，且间隔设置；所述第二氧化物半导体部位于所述主区，所述第一氧化物半导体部位于所述显示区；
所述附加栅极绝缘部、所述第一栅极绝缘部和所述第二栅极绝缘部同层且间隔设置；所述附加栅极绝缘部设置于所述缓冲层上，且位于所述桥接区；所述第一栅极绝缘部设置于所述第二氧化物半导体部上，所述第二栅极绝缘部设置于所述第一氧化物半导体部上；
所述第二子栅极、所述第三子栅极和第三栅极同层且间隔设置，所述第二子栅极设置于所述附加栅极绝缘部上，所述第三子栅极设置于所述第一栅极绝缘部上，所述第三栅极设置于所述第二栅极绝缘部；
层间介质层覆盖所述缓冲层、附加栅极绝缘部、第二氧化物半导体部、第一氧化物半导体部、第二子栅极、第一栅极绝缘部、第二栅极绝缘部、第三子栅极和第三栅极；
连接部、第一源极、第一漏极、第二源极和第二漏极同层且间隔设置于所述层间介质层上，所述连接部位于所述桥接区，所述连接部连接所述第一子栅极和所述第二子栅极，所述第一源极和所述第一漏极与所述第二氧化物半导体部的两侧连接，所述第二源极与所述第一氧化物半导体部的一侧以及所述第二遮光部连接，所述第二漏极与所述第一氧化物半导体部的另一侧连接。
8.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板还包括钝化层和第一电极，所述钝化层覆盖所述层间介质层、所述连接部、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极，所述第一电极设置于所述钝化层上，所述第一电极与所述第二源极连接。
9.根据权利要求7所述的阵列基板，其特征在于，所述第二氧化物半导体部中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合，所述第二氧化物半导体部中掺杂有稀土金属元素和氟系化合物中的一种或几种组合。
10.根据权利要求9所述的阵列基板，其特征在于，所述稀土金属元素和所述氟系化合物中的一种或几种组合在第一氧化物半导体部中的质量百分含量均为0.2％-5％，所述稀土金属元素和所述氟系化合物中的一种或几种组合在所述第二氧化物半导体部中的质量百分含量均为0.2％-5％。
11.根据权利要求5所述的阵列基板，其特征在于，所述开关晶体管还包括第二氧化物半导体部、第一栅极绝缘部、第二栅极绝缘部、第三栅极、第一源极、第一漏极、第二源极、第二漏极和第二遮光部；
所述第一栅极和所述第二遮光部同层且间隔设置于所述衬底上，所述第一栅极位于所述非显示区，所述第二遮光部位于所述显示区；
缓冲层覆盖所述第一栅极和所述第二遮光部；
所述第一氧化物半导体部和所述第二氧化物半导体部同层且间隔设置于所述缓冲层上，所述第二氧化物半导体部位于所述第一栅极之上，所述第一氧化物半导体部位于所述第二遮光部之上；
所述第一栅极绝缘部和所述第二栅极依次层叠设置于所述第二氧化物半导体部上；
所述第二栅极绝缘部和所述第三栅极依次层叠设置于所述第一氧化物半导体部上；
层间介质层覆盖所述缓冲层、所述第一氧化物半导体部、所述第二氧化物半导体部、第一栅极绝缘部、第二栅极绝缘部、第二栅极以及第三栅极上；
所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极同层且间隔设置于所述层间介质层上，所述第一源极和所述第一漏极与所述第二氧化物半导体部连接，所述第二源极与所述第一氧化物半导体部的一侧以及所述第二遮光部连接，所述第二漏极与所述第一氧化物半导体部的另一侧连接；
钝化层覆盖所述层间介质层、所述第一源极、所述第一漏极、所述第二源极和所述第二漏极；
所述连接部设置于所述钝化层上，且位于所述第一源极或所述第一漏极之上，所述连接部连接所述第一栅极和所述第二栅极。
12.一种阵列基板的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成开关晶体管和驱动晶体管，所述开关晶体管在所述衬底上的正投影与所述驱动晶体管在所述衬底上的正投影错开；
其中，所述开关晶体管的迁移率大于所述驱动晶体管的迁移率，所述驱动晶体管的阈值电压小于所述开关晶体管的阈值电压。
13.根据权利要求12所述的阵列基板的制备方法，其特征在于，所述驱动晶体管包括第一氧化物半导体部，所述第一氧化物半导体部中掺杂有具有电负性的金属和电负性的化合物中一种或两种组合。
14.一种显示面板，所述显示面板包括如权利要求1-11任一项所述的阵列基板。
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