KR100646939B1 - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시예에 의한 박막트랜지스터는, 기판 상에 형성된 반도체층과; 상기 반도체층 상에 형성된 게이트 전극과; 상기 반도체층의 양측 단부에 각각 소정 부분 접촉하여 형성된 소스 전극 및 드레인 전극이 포함되며, 상기 드레인 전극은 상기 반도체층의 일측 단부에 형성될 뿐 아니라, 상기 반도체층과 일부 중첩되고 다른 일부는 상기 반도체층을 둘러싸는 형태로 형성됨을 특징으로 한다.
이와 같은 본 발명에 의하면, 드레인 전극의 형상을 채널층을 둘러싸는 형태로 구현하여 상기 드레인 전극에 흐르는 전류에 의해 반도체층 상에 국소적인 자기장이 형성되도록 하고, 이를 통해 상기 반도체층의 채널을 통과하는 캐리어의 실제 유효 이동폭을 줄임으로써, 구동 박막트랜지스터의 미세 전류 제어를 용이케 할 수 있다는 장점이 있다.

Description

박막트랜지스터 및 그 제조방법{thin film transistor and method thereof}
도 1은 일반적인 유기 전계발광 장치에서 채용되는 화소의 일 실시예를 나타내는 회로도.
도 2는 본 발명의 실시예에 의한 박막트랜지스터의 평면도.
도 3a 및 도 3b는 도 2에 도시된 박막트랜지스터에서 채널의 유효폭이 감소되는 것을 설명하는 도면.
도 4a 및 도 4d는 도 2에 도시된 박막트랜지스터의 제조 공정을 설명하기 위한 평면도 및 특정부분(Ⅰ-Ⅰ')에 대한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
120 : 반도체층 140 : 게이트 전극
160 : 소스 전극 180 : 드레인 전극
182 : 제 1전극부 184 : 제 2전극부
186 : 제 3전극부
본 발명은 유기 전계발광 장치에 관한 것으로, 특히 유기 전계발광 장치의 각 화소에 구비되는 구동 박막트랜지스터 및 그 제조방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기 전계발광 장치(Organic Light Emitting Display) 등이 있다.
평판표시장치 중 유기 전계발광 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 발광소자를 이용하여 화상을 표시한다. 이러한 유기 전계발광 장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
상기 유기 전계발광 장치 중 액티브 매트릭스형 유기 전계발광 장치는 기판 상에 매트릭스 형상으로 다수 형성된 화소와, 상기 화소에 소정의 신호를 제공하는 데이터선, 주사선 등이 포함하여 구성된다.
이에 상기 각각의 화소에는 다수의 박막트랜지스터가 구비되는데, 이는 스위칭 소자로서의 박막트랜지스터와 구동 소자로서의 박막트랜지스터로 이루어 진다.
이때, 상기 스위칭 소자로서의 박막트랜지스터와 구동 소자로서의 박막트랜지스터는 그 요구되는 특성이 서로 다르다.
즉, 상기 스위칭 소자로서의 박막트랜지스터의 경우에는 문턱 전압이 낮고, 박막 트랜지스터의 전기적 특성을 나타내는 게이트 전압의 변화에 따른 소스/드레인 전류 그래프의 곡선의 기울기의 역수인 S-팩터(Sub-threshold factor) 값이 낮은 특성을 요구하나, 구동 소자로서의 박막트랜지스터의 경우에는 계조 표시를 위 하여 S-팩터가 큰 특성을 요구한다.
여기서, 상기 S-팩터는 그 값이 적으면 절연층과 반도체층 간의 계면에 결함이 적고 그 계면이 깨끗함을 의미한다.
그러나, 이와 같이 S-팩터가 적은 경우에는 게이트 전압의 작은 변화에 대해 드레인 전류가 크게 변화되어 전류에 대한 미세한 제어가 어려워지게 되고, 이에 따라 상기 구동 박막트랜지스터(M1)의 경우는 특성이 저하되는 문제가 있다.
즉, 상기 S-팩터의 규격을 스위칭 박막트랜지스터에 맞추어 그 값을 적게 형성할 경우 구동 박막트랜지스터의 특성이 저하되는 것이다.
또한, 상기 구동 박막트랜지스터의 드레인 전극을 통해 유기 전계발광소자로 전달되는 전류 ID는 전압의 제곱에 비례하므로 상기 구동 박막트랜지스터의 I-V 커브에 대한 비선형성을 보상해 주기 위해 감마 보정을 해주어야 한다는 문제가 있다.
본 발명은 유기 전계발광 장치의 화소에 구비되는 구동 박막트랜지스터에 있어서, 드레인 전극의 형상을 반도체층과 일부 중첩되고 다른 일부는 상기 반도체층을 둘러싸는 형태로 구현하여 상기 드레인 전극에 흐르는 전류에 의해 반도체층의 채널 상에 국소적인 자기장이 형성되도록 하고, 이를 통해 상기 반도체층의 채널을 통과하는 캐리어의 실제 유효 이동폭을 줄임으로써, 구동 박막트랜지스터의 미세 전류 제어를 용이케 하는 박막트랜지스터 및 그 제조방법을 제공함에 그 목적이 있 다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 박막트랜지스터는, 기판 상에 형성된 반도체층과; 상기 반도체층 상에 형성된 게이트 전극과; 상기 반도체층의 양측 단부에 각각 소정 부분 접촉하여 형성된 소스 전극 및 드레인 전극이 포함되며, 상기 드레인 전극은 상기 반도체층의 일측 단부에 형성될 뿐 아니라, 상기 반도체층과 일부 중첩되고 다른 일부는 상기 반도체층을 둘러싸는 형태로 형성됨을 특징으로 한다.
여기서, 상기 드레인 전극은, 발광소자(OLED)와 연결되는 제 1전극부와; 상기 반도체층과 중첩되는 제 2전극부와; 상기 반도체층을 둘러싸고 상기 반도체층의 일측 단부에 형성되는 제 3전극부로 이루어지며, 이는 서로 전기적으로 연결되어 있음을 특징으로 한다.
또한, 상기 드레인 전극에 흐르는 전류는 상기 반도체층의 채널 상에 국소적인 자기장을 형성시키고, 이를 통해 상기 채널을 통과하는 캐리어의 실제 유효 이동폭을 줄임을 특징으로 한다.
또한, 상기 박막트랜지스터는 유기 전계발광 장치의 각 화소에 구비되는 구동 박막트랜지스터이다.
또한, 상기 반도체층과 상기 게이트 전극 사이에는 게이트 절연막이 형성되고, 상기 반도체층은 다결정 실리콘층으로 형성됨을 특징으로 한다.
또한, 본 발명의 실시예에 의한 박막트랜지스터 제조방법은, 기판 상에 반도 체층을 형성하는 단계와; 상기 반도체층 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 반도체층의 양측 단부에 각각 소정 부분 접촉하도록 소스 전극 및 드레인 전극을 형성하는 단계가 포함되며, 상기 드레인 전극은 상기 반도체층의 일측 단부에 형성될 뿐 아니라, 상기 반도체층과 일부 중첩되고 다른 일부는 상기 반도체층을 둘러싸는 형태로 형성됨을 특징으로 한다.
여기서, 상기 드레인 전극은, 발광소자(OLED)와 연결되는 제 1전극부와; 상기 반도체층과 중첩되는 제 2전극부와; 상기 반도체층을 둘러싸고 상기 반도체층의 일측 단부에 형성되는 제 3전극부로 이루어지고, 상기 제 1, 2, 3 전극부는 일체형으로 서로 연결되어 형성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1은 일반적인 유기 전계발광 장치에서 채용되는 화소의 일 실시예를 나타내는 회로도이다.
단, 이는 하나의 실시예에 불과하며 본 발명에 의한 박막트랜지스터는 상기 구조의 화소에 채용되는 것으로 한정되지 아니한다.
도 1을 참조하면, 상기 화소는, 화소 회로와 발광소자(OLED)를 포함하여 구성되고, 상기 화소 회로에는 구동 소자로서의 제 1트랜지스터 및 스위칭 소자로서의 제 2 트랜지스터(M1,M2)와 캐패시터(Cst)를 포함한다.
상기 제 1트랜지스터(M1)의 소스 전극은 제 1 전원선(ELVdd)에 연결되고 드 레인 전극은 발광소자(OLED)에 연결되며, 게이트 전극은 제 1 노드(N1)에 연결된다. 따라서, 제 1 트랜지스터(M1)는 제 1 노드(N1)의 전압에 대응하여 소스에서 드레인 방향으로 전류를 흐르게 한다.
또한, 제 2 트랜지스터(M2)의 소스 전극은 데이터선(Dm)에 연결되고 드레인 전극은 제 1 노드(N1)에 연결되며 게이트 전극은 주사선(Sn)에 연결되어 주사선(Sn)을 통해 전달되는 주사신호에 의해 데이터선(Dm)에 흐르는 데이터신호를 선택적으로 제 1 노드(N1)에 전달한다.
상기 캐패시터(Cst)의 제 1 단자는 제 1 전원선(ELVdd)에 연결되고 제 2 단자는 제 1 노드(N2)에 연결되어 제 1 트랜지스터(M1)의 게이트와 소스간의 전압을 일정시간 동안 유지하며, 상기 캐패시터(Cst)에 저장된 제 1 트랜지스터(M1)의 게이트와 소스간에 전압은 수학식 1 에 해당하게 된다.
Vgs = ELVdd - Vdata
여기서, Vgs는 제 1 트랜지스터(M1)의 게이트 소스간 전압, ELVdd는 제 1 전원선의 전압, Vdata는 데이터신호의 전압을 의미한다.
Figure 112005048121050-pat00001
Figure 112005048121050-pat00002
, 상기
여기서, ID는 제 1트랜지스터의 드레인을 통해 발광소자(OLED)에 흐르는 전 류, Vgs는 제 1 트랜지스터(M1)의 게이트 소스간 전압, ELVdd는 제 1 전원선의 전압, Vdata는 데이터신호의 전압, Vt는 제 1 트랜지스터의 문턱전압을 의미한다. 또한, W는 제 1트랜지스터의 채널의 폭, L은 채널의 너비를 의미한다.
따라서, 상기와 같이 구성된 화소에 의해 발광하는 유기 전계발광 장치는 발광소자(OLED)에 전류를 흐르게 하여 발광하게 한다.
단, 상기 수학식 2에 나타난 바와 같이 상기 구동 박막트랜지스터(M1)의 드레인 전극을 통해 발광소자(OLED)로 전달되는 전류 ID는 전압(Vgs-VT)의 제곱에 비례한다. 즉, 상기 구동 박막트랜지스터의 I-V 커브는 비선형적 특성을 가지고 있으며, 종래의 경우 상기 구동 박막트랜지스터를 통해 보다 정확한 계조 표현을 하기 위하여 상기 비선형성을 보상해 주는 감마 보정이 수행되어야 한다.
이에 본 발명은 유기 전계발광 장치의 화소에 구비되는 구동 박막트랜지스터에 있어서, 드레인 전극의 형상을 반도체층과 일부 중첩되고 다른 일부는 상기 반도체층을 둘러싸는 형태로 구현하여 상기 드레인 전극에 흐르는 전류에 의해 반도체층의 채널 상에 국소적인 자기장이 형성되도록 하고, 이를 통해 상기 반도체층의 채널을 통과하는 캐리어의 실제 유효 이동폭을 줄임으로써, 구동 박막트랜지스터의 미세 전류 제어를 용이케 함을 그 특징으로 한다.
도 2는 본 발명의 실시예에 의한 박막트랜지스터의 평면도이다.
단, 이는 유기 전계발광 장치의 각 화소에 구비되는 구동 박막트랜지스터를 그 대상으로 한다.
도 2에 도시된 바와 같이, 본 발명에 의한 유기 전계발광 장치에 구비되는 구동 박막트랜지스터는, 일방향으로 반도체층(120)이 위치하고, 상기 반도체층(120) 상에 상기 반도체층(120)을 가로지르는 게이트 전극(140)이 위치한다. 이 때, 상기 반도체층(120)과 상기 게이트 전극(140) 사이에는 게이트 절연막(미도시)이 형성된다.
또한, 상기 반도체층(120) 양측 단부에는 소스/드레인 전극(160, 180)이 위치하는데, 본 발명의 경우 도시된 바와 같이 상기 드레인 전극(180)이 상기 반도체층(120)의 일측 단부에 형성될 뿐 아니라, 상기 반도체층(120)과 일부 중첩되고 다른 일부는 상기 반도체층을 둘러싸는 형태로 구현됨을 특징으로 한다.
즉, 상기 드레인 전극(180)은 발광소자(190)와 연결되는 제 1전극부(182)와, 상기 반도체층(120)과 중첩되는 제 2전극부(184)와, 상기 반도체층(120)을 둘러싸고 상기 반도체층(120)의 일측 단부에 형성되는 제 3전극부(186)로 이루어지며, 상기 제 1, 2, 3 전극부(182, 184, 186)는 전기적으로 연결되어 있다.
이와 같은 구조의 드레인 전극(180)에 의하면, 상기 드레인 전극(180)에 흐르는 전류는 상기 반도체층(120)의 채널 상에 국소적인 자기장을 형성시키고, 이를 통해 상기 채널을 통과하는 캐리어의 실제 유효 이동폭을 줄일 수 있게 되는 것으로, 상기와 같은 구조에 의하면 상기 구동 박막트랜지스터의 미세 전류 제어가 용이하게 된다.
즉, 앞서 수학식 2를 통해 설명한 바와 같이 상기 구동 박막트랜지스터(M1) 의 드레인 전극(120)과 발광소자(OLED)(190)에 흐르는 전류 ID는
Figure 112005048121050-pat00003
이고, W는 상기 구동 트랜지스터의 채널의 폭이고, L은 채널의 너비를 의미하는데, 본 발명의 경우 상기 드레인 전극(180)이 반도체층(120)과 일부 중첩되고, 다른 일부는 반도체층(120)을 둘러싸는 형태로 형성됨으로써 상기 채널의 폭 W가 고정된 상수가 아닌 변수가 된다.
이에 따라 상기 드레인 전극(180)의 형상에 의해 상기 채널의 유효 이동폭 즉, W가 줄어들게 됨으로써 결과적으로 상기 구동 박막트랜지스터에 대한 I-V 커브의 비선형적 특성을 선형적으로 보정하는 역할을 하게 되는 것이다.
도 3a 및 도 3b는 도 2에 도시된 박막트랜지스터에서 채널의 유효폭이 감소되는 것을 설명하는 도면이다.
먼저 도 3a에 도시된 바와 같이, 발광소자(미도시)와 드레인 전극(180)에 흐르는 전류 ID에 있어서, 상기 드레인 전극(180)이 반도체층(120)과 일부 중첩되고 다른 일부는 상기 반도체층(120)을 둘러싸는 형태로 구성되어 있기 때문에 상기 전류에 의해 도시된 바와 같이 반도체층(120)에는 특정 방향으로의 자기장이 형성된다. 이 때, 상기 형성된 자기장의 선적분 값은 암페어의 법칙(Ampere's law)에 의해 상기 드레인 전류 ID에 비례한다.
또한, 도 3b에 도시된 바와 같이, 상기 드레인 전류 및 상기 반도체층(120) 상에 형성된 자기장에 의해 상기 반도체층(120)의 채널 상에 로렌츠의 힘(Lorentz force)이 발생되며, 이에 따라 소스 전극(160)에서 드레인 전극(180)으로 향하는 캐리어들은 채널의 한쪽으로 쏠리도록 힘을 받게 된다.
즉, 상기 힘에 의해 상기 채널 상에서 캐리어의 유효 이동폭이 줄어들게 되며, 결과적으로 상기 드레인 전극(180)이 반도체층(120)과 일부 중첩되고 다른 일부는 상기 반도체층(120)을 둘러싸는 형태로 형성됨으로써, 상기 채널의 폭 W가 고정된 상수가 아닌 변수가 된다.
이 때, 상기 캐리어의 유효 이동폭으로서의 채널 폭 W를 Vgs의 함수로 나타낼 경우, 상기 W는 Vgs에 반비례됨을 알 수 있으며, 이에 따라 상기 드레인 전극(180)의 형상에 의해 상기 채널의 유효 이동폭 즉, W가 상기 구동 박막트랜지스터에 대한 I-V 커브의 비선형적 특성을 선형적으로 보정하는 역할을 하게 되는 것이다.
도 4a 및 도 4d는 도 2에 도시된 박막트랜지스터의 제조 공정을 설명하기 위한 평면도 및 특정부분(Ⅰ-Ⅰ')에 대한 단면도이다.
먼저 도 4a를 참조하면, 먼저 기판(100) 상에 완충막(미도시)을 형성한다. 상기 완충막은 상기 기판(100)으로부터 유출되는 불순물로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호하기위한 층으로, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
그 후, 상기 완충막 상에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 결정화함으로써 다결정 실리콘층을 형성한다.
이어서, 상기 다결정 실리콘층 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 다결정 실리콘층을 식각함으로써, 반도체층(120)을 형성한다.
또한, 상기 반도체층(120) 상에 상기 반도체층(120)을 덮는 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130) 은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있으며, 이어서, 상기 게이트 절연막(130) 상에 게이트 전극물질을 적층하고 이를 패터닝함으로써, 게이트 전극(140)을 형성한다.
다음으로 도 4b를 참조하면, 상기 게이트 전극(140)을 마스크로 하여 상기 반도체층(120)에 불순물을 주입함으로써, 상기 반도체층(120)에 소스/드레인 영역들(120a, 120b)을 형성한다. 이 때, 상기 소스/드레인 영역들(120a, 120b) 사이의 영역은 채널영역으로 한정된다.
이후 도 4c에 도시된 바와 같이, 상기 결과물에 실리콘 질화막 또는 실리콘 산화막의 절연막(214)을 기판 전체에 형성하고 상기 소스/드레인 영역(120a, 120b)과 소스, 드레인 전극과의 연결을 위한 콘택홀(220)을 형성한다.
마지막으로 도 4d를 참조하면, 상기 소스/드레인 콘택홀들(220)이 형성된 기판 상에 소스/드레인 전극물질을 적층하고 이를 패터닝함으로써, 상기 소스/드레인 콘택홀들(220)을 통해 상기 소스/드레인 영역들(120a, 120b)에 각각 접하는 소스/드레인 전극들(160, 180)을 형성하게 된다.
즉, 상기 반도체층(120) 양측 단부에 형성된 소스/드레인 영역(120a, 120b) 에 접하도록 소스/드레인 전극(160, 180)이 형성된다.
단, 본 발명의 경우 도시된 바와 같이 상기 드레인 전극(180)이 상기 반도체층(120)의 일측 단부에 형성될 뿐 아니라, 상기 반도체층(120)과 일부 중첩되고 다른 일부는 상기 반도체층(120)을 둘러싸는 형태로 구현됨을 특징으로 한다.
즉, 상기 드레인 전극(180)은 발광소자와 연결되는 제 1전극부(182)와, 상기 반도체층(120)와 중첩되는 제 2전극부(184)와, 상기 반도체층(120)을 둘러싸고 상기 반도체층(120)의 일측 단부에 형성되는 제 3전극부(186)로 이루어지며, 상기 제 1, 2, 3 전극부(182, 184, 186)는 전기적으로 연결되어 있다.
이와 같은 구조의 드레인 전극(180)에 의하면, 상기 드레인 전극(180)에 흐르는 전류는 상기 반도체층(120)의 채널 상에 국소적인 자기장을 형성시키고, 이를 통해 상기 채널을 통과하는 캐리어의 실제 유효 이동폭을 줄일 수 있게 되는 것으로, 상기와 같은 구조에 의하면 상기 구동 박막트랜지스터의 미세 전류 제어가 용이하게 된다.
즉, 앞서 수학식 2를 통해 설명한 바와 같이 상기 구동 박막트랜지스터(M1)의 드레인 전극을 통해 발광소자(OLED)로 전달되는 전류 ID는
Figure 112005048121050-pat00004
이고, W는 상기 구동 트랜지스터의 채널의 폭이고, L은 채널의 너비를 의미하는데, 본 발명의 경우 상기 드레인 전극(180)이 반도체층(120)과 일부 중첩되고, 다른 일부는 반도체층을 둘러싸는 형태로 형성됨으로써 상기 채널의 폭 W가 고정된 상수가 아닌 변수가 된다.
이에 따라 상기 드레인 전극의 형상에 의해 상기 채널의 유효 이동폭 즉, W가 줄어들게 됨으로써 결과적으로 상기 구동 박막트랜지스터에 대한 I-V 커브의 비선형적 특성을 선형적으로 보정하는 역할을 하게 되는 것이다.
이와 같은 본 발명에 의하면, 드레인 전극의 형상을 채널층을 둘러싸는 형태로 구현하여 상기 드레인 전극에 흐르는 전류에 의해 반도체층 상에 국소적인 자기장이 형성되도록 하고, 이를 통해 상기 반도체층의 채널을 통과하는 캐리어의 실제 유효 이동폭을 줄임으로써, 구동 박막트랜지스터의 미세 전류 제어를 용이케 할 수 있다는 장점이 있다.
또한, 드레인 전류가 구동 박막트랜지스터의 게이트-소스 전압에 비례하는 효과를 얻게 됨으로써, 구동 박막트랜지스터의 I-V 곡선의 선형성을 향상시킬 수 있다는 장점이 있다.
또한, S-팩터의 값을 스위칭 박막트랜지스터와 같도록 적게 유지하면서도 구동 박막트랜지스터의 미세 전류 제어가 용이하기 때문에 제조 공정이 단순해 진다는 장점이 있다.

Claims (13)

  1. 기판 상에 형성된 반도체층과;
    상기 반도체층 상에 형성된 게이트 전극과;
    상기 반도체층의 양측 단부에 각각 소정 부분 접촉하여 형성된 소스 전극 및 드레인 전극이 포함되며,
    상기 드레인 전극은 상기 반도체층의 일측 단부에 형성될 뿐 아니라, 상기 반도체층과 일부 중첩되고 다른 일부는 상기 반도체층을 둘러싸는 형태로 형성됨을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 드레인 전극은, 발광소자(OLED)와 연결되는 제 1전극부와; 상기 반도체층과 중첩되는 제 2전극부와; 상기 반도체층을 둘러싸고 상기 반도체층의 일측 단부에 형성되는 제 3전극부로 이루어짐을 특징으로 하는 박막트랜지스터.
  3. 제 2항에 있어서,
    상기 제 1, 2, 3 전극부는 서로 전기적으로 연결되어 있음을 특징으로 하는 박막트랜지스터.
  4. 제 1항에 있어서,
    상기 드레인 전극에 흐르는 전류는 상기 반도체층의 채널 상에 국소적인 자기장을 형성시키고, 이를 통해 상기 채널을 통과하는 캐리어의 실제 유효 이동폭을 줄임을 특징으로 하는 박막트랜지스터.
  5. 제 1항에 있어서,
    상기 박막트랜지스터는 유기 전계발광 장치의 각 화소에 구비되는 구동 박막트랜지스터임을 특징으로 하는 박막트랜지스터.
  6. 제 1항에 있어서,
    상기 반도체층과 상기 게이트 전극 사이에는 게이트 절연막이 형성됨을 특징으로 하는 박막트랜지스터.
  7. 제 1항에 있어서,
    상기 반도체층은 다결정 실리콘층으로 형성됨을 특징으로 하는 박막트랜지스터.
  8. 기판 상에 반도체층을 형성하는 단계와;
    상기 반도체층 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성하는 단계와;
    상기 반도체층의 양측 단부에 각각 소정 부분 접촉하도록 소스 전극 및 드레 인 전극을 형성하는 단계가 포함되며,
    상기 드레인 전극은 상기 반도체층의 일측 단부에 형성될 뿐 아니라, 상기 반도체층과 일부 중첩되고 다른 일부는 상기 반도체층을 둘러싸는 형태로 형성됨을 특징으로 하는 박막트랜지스터 제조방법.
  9. 제 8항에 있어서,
    상기 드레인 전극은, 발광소자(OLED)와 연결되는 제 1전극부와; 상기 반도체층과 중첩되는 제 2전극부와; 상기 반도체층을 둘러싸고 상기 반도체층의 일측 단부에 형성되는 제 3전극부로 이루어짐을 특징으로 하는 박막트랜지스터 제조방법.
  10. 제 9항에 있어서,
    상기 제 1, 2, 3 전극부는 일체형으로 서로 연결되어 형성됨을 특징으로 하는 박막트랜지스터 제조방법.
  11. 제 8항에 있어서,
    상기 드레인 전극에 흐르는 전류는 상기 반도체층의 채널 상에 국소적인 자기장을 형성시키고, 이를 통해 상기 채널을 통과하는 캐리어의 실제 유효 이동폭을 줄임을 특징으로 하는 박막트랜지스터 제조방법.
  12. 제 8항에 있어서,
    상기 반도체층은 다결정 실리콘층으로 형성됨을 특징으로 하는 박막트랜지스터 제조방법.
  13. 제 12항에 있어서,
    상기 다결정 실리콘층은 비정질 실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 결정화함으로써 형성됨을 특징으로 하는 박막트랜지스터 제조방법.
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