KR20200131204A - 반도체 장치 - Google Patents

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KR20200131204A
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다이스케 마츠바야시
가즈키 타네무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 고신뢰성·고속 동작에 적합한 반도체 장치를 제공한다.
제 1 도전체와, 제 2 도전체와, 제 1 절연체와, 제 2 절연체와, 제 3 절연체와, 반도체와, 전자 포획층을 갖고, 반도체는 채널 형성 영역을 갖고, 전자 포획층은 제 2 절연체를 개재하여 채널 형성 영역과 서로 중첩되는 영역을 갖고, 제 1 도전체는 제 1 절연체를 개재하여 채널 형성 영역과 서로 중첩되는 영역을 갖고, 제 2 도전체는 제 3 절연체를 개재하여 전자 포획층과 서로 중첩되는 영역을 갖고, 제 2 도전체는 채널 형성 영역과 중첩되는 영역을 갖지 않는 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다. 특히 본 발명의 일 형태는 산화물 반도체를 갖는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
트랜지스터의 반도체에 사용되는 실리콘은, 용도에 따라 비정질 실리콘과 다결정 실리콘으로 구분되어 사용되고 있다. 예를 들어, 대형 표시 장치에 사용되는 트랜지스터에는 대면적 기판으로의 성막(成膜) 기술이 확립되어 있는 비정질 실리콘을 사용하는 것이 바람직하다. 한편, 구동 회로와 화소부를 같은 기판 위에 형성한 고기능 표시 장치에 사용되는 트랜지스터에는, 높은 전계 효과 이동도를 갖는 트랜지스터를 제작 가능한 다결정 실리콘을 사용하는 것이 바람직하다. 다결정 실리콘의 형성 방법으로서는 비정질 실리콘의 고온 가열 처리 또는 레이저 광 조사에 의한 방법이 알려져 있다.
근년에 들어, 산화물 반도체(대표적으로는 In-Ga-Zn 산화물)를 사용한 트랜지스터의 개발이 활발히 이루어지고 있다. 산화물 반도체를 사용한 트랜지스터는, 비정질 실리콘을 사용한 트랜지스터 및 다결정 실리콘을 사용한 트랜지스터와는 다른 특징을 갖는다. 예를 들어, 산화물 반도체를 사용한 트랜지스터가 적용된 표시 장치는 소비 전력이 낮은 것이 알려져 있다.
또한, 산화물 반도체를 사용한 트랜지스터는 오프 상태 시의 누설 전류가 매우 낮은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮은 특성을 응용한 저소비 전력 CPU 등이 개시(開示)되어 있다(특허문헌 1 참조).
파워 게이팅에 의하여 소비 전력을 저감하기 위해서는 산화물 반도체를 사용한 트랜지스터가 노멀리 오프 전기 특성을 갖는 것이 바람직하다. 산화물 반도체를 사용한 트랜지스터의 문턱 전압을 제어하여 노멀리 오프 전기 특성을 가지게 하는 방법 중 하나로서, 산화물 반도체와 중첩되는 영역에 플로팅 게이트를 배치하고, 이 플로팅 게이트에 음의 고정 전하를 주입하는 방법이 개시되어 있다(특허문헌 2 참조).
산화물 반도체는 스퍼터링법 등에 의하여 성막할 수 있기 때문에, 대형 표시 장치에 사용되는 트랜지스터에 사용할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖기 때문에, 구동 회로와 화소부를 같은 기판 위에 형성한 고기능 표시 장치를 구현할 수 있다. 또한, 비정질 실리콘을 사용한 트랜지스터 또는 다결정 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 줄일 수 있다는 장점도 있다.
산화물 반도체의 역사는 오래되며, 1985년에 결정 In-Ga-Zn 산화물의 합성이 보고되어 있다(비특허문헌 1 참조). 또한, 1995년에는 In-Ga-Zn 산화물이 호몰로거스(homologous) 구조를 갖고, 그 조성식(組成式)은 InGaO3(ZnO)m(m은 자연수)으로 표시되는 것이 보고되어 있다(비특허문헌 2 참조).
또한, 1995년에 산화물 반도체를 사용한 트랜지스터가 발명되어 있으며, 그 전기 특성이 개시되어 있다(특허문헌 3 참조).
또한, 2014년에는 결정성 산화물 반도체를 사용한 트랜지스터가 보고되어 있다(비특허문헌 3 및 비특허문헌 4 참조). 여기서 양산화가 가능하며 우수한 전기 특성 및 신뢰성을 갖는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)를 사용한 트랜지스터가 보고되어 있다.
일본국 특개 2012-257187호 공보 일본국 특개 2013-247143호 공보 일본국 특표평 11-505377호 공보
N. Kimizuka, and T. Mohri: Journal of Solid State Chemistry, 1985, volume 60, p.382-384 N. Kimizuka, M. Isobe, and M. Nakamura: Journal of Solid State Chemistry, 1995, volume 116, p.170-178 S. Yamazaki, T. Hirohashi, M. Takahashi, S. Adachi, M. Tsubuku, J. Koezuka, K. Okazaki, Y. Kanzaki, H. Matsukizono, S. Kaneko, S. Mori, and T. Matsuo: Journal of the Society for Information Display, 2014, volume 22, Issue 1, p.55-p.67 S. Yamazaki, T. Atsumi, K. Dairiki, K. Okazaki, and N. Kimizuka: ECS Journal of Solid State Science and Technology, 2014, volume 3, Issue 9, p.Q3012-p.Q3022
본 발명의 일 형태는 오프 전류가 낮은 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 미세한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 판독 속도가 빠른 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 장기간에 걸쳐 데이터를 유지할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 눈이 편한 표시 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 투명한 반도체를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
다만, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제가 추출될 수 있다.
(1)
본 발명의 일 형태는, 트랜지스터가 제 1 도전체와, 제 2 도전체와, 제 1 절연체와, 제 2 절연체와, 제 3 절연체와, 반도체와, 전자 포획층을 갖고, 반도체는 채널 형성 영역을 갖고, 전자 포획층은 제 2 절연체를 개재(介在)하여 채널 형성 영역과 서로 중첩되는 영역을 갖고, 제 1 도전체는 제 1 절연체를 개재하여 채널 형성 영역과 서로 중첩되는 영역을 갖고, 제 2 도전체는 제 3 절연체를 개재하여 전자 포획층과 서로 중첩되는 영역을 갖고, 제 2 도전체는 채널 형성 영역과 중첩되는 영역을 갖지 않는 반도체 장치이다.
(2)
또는, 본 발명의 일 형태는, 트랜지스터가 제 1 도전체와, 제 2 도전체와, 제 3 도전체와, 제 4 도전체와, 제 1 절연체와, 제 2 절연체와, 제 3 절연체와, 반도체와, 전자 포획층을 갖고, 반도체는 제 3 도전체에 접하는 제 1 영역과, 제 4 도전체에 접하는 제 2 영역과, 제 1 영역과 제 2 영역 사이의 제 3 영역을 갖고, 전자 포획층은 제 2 절연체를 개재하여 제 3 영역과 서로 중첩되는 영역을 갖고, 제 1 도전체는 제 1 절연체를 개재하여 제 3 영역과 서로 중첩되는 영역을 갖고, 제 2 도전체는 제 3 절연체를 개재하여 전자 포획층과 서로 중첩되는 영역을 갖고, 제 2 도전체는 제 3 영역과 중첩되는 영역을 갖지 않는 반도체 장치이다.
(3)
또는, 본 발명의 일 형태는, 트랜지스터가 제 1 도전체와, 제 2 도전체와, 제 3 도전체와, 제 4 도전체와, 제 1 절연체와, 제 2 절연체와, 제 3 절연체와, 반도체와, 전자 포획층을 갖고, 반도체는 제 3 도전체에 접하는 제 1 영역과, 제 4 도전체에 접하는 제 2 영역과, 제 1 영역과 제 2 영역 사이에 배치되는 제 3 영역을 갖고, 전자 포획층은 제 2 절연체를 개재하여 제 1 영역 및 제 3 영역과 서로 중첩되는 영역을 갖고, 제 1 도전체는 제 1 절연체를 개재하여 제 3 영역과 서로 중첩되는 영역을 갖고, 제 2 도전체는 제 3 절연체를 개재하여 전자 포획층과 서로 중첩되는 영역을 갖고, 제 2 도전체는 제 1 영역과 중첩되는 영역을 갖는 반도체 장치이다.
(4)
또는, 본 발명의 일 형태는, 전자 포획층이 도전체 또는 반도체를 포함하는 것을 특징으로 하는 (1)~(3) 중 어느 하나에 기재된 반도체 장치이다.
오프 전류가 낮은 트랜지스터를 갖는 반도체 장치 등을 제공할 수 있다. 또는, 소비 전력이 낮은 반도체 장치를 제공할 수 있다. 또는, 미세한 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 장기간에 걸쳐 데이터를 유지할 수 있는 반도체 장치를 제공할 수 있다. 또는, 판독 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다. 또는, 눈이 편한 표시 장치를 제공할 수 있다. 또는, 투명한 반도체를 갖는 반도체 장치를 제공할 수 있다.
다만, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과가 추출될 수 있다.
도 1은 실시형태의 반도체 장치의 예를 도시한 도면.
도 2는 실시형태의 반도체 장치의 예를 도시한 도면.
도 3은 실시형태의 반도체 장치의 밴드 다이어그램의 예를 도시한 도면.
도 4는 실시형태의 반도체 장치의 특성을 모식적으로 도시한 도면과, 반도체 장치를 응용한 회로의 예를 도시한 도면.
도 5는 본 발명에 따른 트랜지스터의 상면도 및 단면도.
도 6은 본 발명에 따른 트랜지스터의 상면도 및 단면도.
도 7은 본 발명에 따른 트랜지스터의 단면도.
도 8은 본 발명에 따른 트랜지스터의 단면도.
도 9는 본 발명에 따른 트랜지스터의 단면도 및 밴드 다이어그램.
도 10은 본 발명에 따른 트랜지스터의 단면도.
도 11은 본 발명에 따른 트랜지스터의 상면도 및 단면도.
도 12는 본 발명에 따른 트랜지스터의 상면도 및 단면도.
도 13은 본 발명에 따른 트랜지스터의 상면도 및 단면도.
도 14는 본 발명에 따른 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 15는 본 발명에 따른 트랜지스터의 제작 방법을 설명하기 위한 도면.
도 16은 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지, 및 CAAC-OS의 단면 모식도.
도 17은 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지.
도 18은 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 도면.
도 19는 CAAC-OS의 전자 회절 패턴을 나타낸 도면.
도 20은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 도면.
도 21은 본 발명에 따른 반도체 장치의 회로도 및 단면도.
도 22는 본 발명에 따른 반도체 장치의 단면도.
도 23은 본 발명에 따른 반도체 장치의 상면도.
도 24는 본 발명에 따른 반도체 장치의 상면도 및 블록도.
도 25는 본 발명에 따른 반도체 장치의 단면도.
도 26은 본 발명에 따른 반도체 장치의 단면도.
도 27은 본 발명에 따른 반도체 장치의 단면도.
도 28은 본 발명에 따른 반도체 장치의 사시도 및 단면도.
도 29는 본 발명에 따른 반도체 장치의 회로도, 상면도, 및 단면도.
도 30은 본 발명에 따른 반도체 장치의 회로도 및 단면도.
도 31은 본 발명에 따른 RF 태그의 구성예.
도 32는 본 발명에 따른 반도체 장치의 블록도.
도 33은 본 발명에 따른 기억 장치를 설명하기 위한 회로도.
도 34는 본 발명에 따른 표시 장치의 상면도 및 회로도.
도 35는 본 발명에 따른 전자 기기의 예를 도시한 도면.
도 36은 본 발명에 따른 RF 태그의 사용예.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위를 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면들에 공통적으로 이용하며, 그 반복되는 설명은 생략하는 경우가 있다. 또한, 같은 기능을 갖는 부분을 가리킬 때, 해치 패턴을 같은 것으로 하고 부호를 특별히 붙이지 않는 경우가 있다.
또한, 트랜지스터의 '소스'나 '드레인'의 기능은 상이한 극성을 갖는 트랜지스터가 적용되는 경우나, 회로 동작에서 전류 방향이 변화되는 경우 등에 서로 바뀔 수 있다. 따라서, 본 명세서에서 '소스'나 '드레인'이라는 용어는 서로 바꿔 사용할 수 있다.
또한, 본 명세서 등에서 '제 1', '제 2' 등이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아님을 부기한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 그 스케일에 반드시 한정되는 것은 아니다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나 온/오프를 제어하는 스위칭 동작 등을 구현할 수 있다. 본 명세서에서 트랜지스터는 IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
또한, '막'이라는 말과 '층'이라는 말은 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 말을 '도전막'이라는 말로 바꿀 수 있는 경우가 있다. 또는 예를 들어 '절연막'이라는 말을 '절연층'이라는 말로 바꿀 수 있는 경우가 있다.
또한, 본 명세서에서 오프 전류란, 특별한 설명이 없는 한, 트랜지스터가 오프 상태('비도통 상태'나 '차단 상태'라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별한 설명이 없는 한, n채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태를 말하고, p채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태일 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, '트랜지스터의 오프 전류가 I 이하'라는 것은 트랜지스터의 오프 전류가 I 이하가 되는 Vgs 값이 존재하는 것을 말하는 경우가 있다. 트랜지스터의 오프 전류란, Vgs가 소정의 값일 때의 오프 상태, Vgs가 소정의 범위 내의 값일 때의 오프 상태, 또는 Vgs가 충분히 저감된 오프 전류가 얻어지는 값일 때의 오프 상태 등에서의 오프 전류를 말하는 경우가 있다.
예를 들어, 문턱 전압(Vth)이 0.5V이고 Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때, 또는 Vgs가 -0.5V~-0.8V의 범위 내일 때 1×10-19A 이하이기 때문에, '상기 트랜지스터의 오프 전류가 1×10-19A 이하'라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에 '상기 트랜지스터의 오프 전류가 1×10-22A 이하'라고 하는 경우가 있다.
본 명세서에서는 채널 폭(W)을 갖는 트랜지스터의 오프 전류를 채널 폭(W)당 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어, 1μm)당 전류값으로 나타내는 경우가 있다. 후자의 경우에는 오프 전류의 단위를 전류/길이의 차원을 갖는 단위(예를 들어, A/?m)로 나타내는 경우가 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 특별히 언급이 없는 한, 본 명세서에서 오프 전류란 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5~35℃ 중 어느 하나의 온도)에서의 오프 전류를 말하는 경우가 있다. '트랜지스터의 오프 전류가 I 이하'라는 것은 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5~35℃ 중 어느 하나의 온도)에서 트랜지스터의 오프 전류가 I 이하가 되는 Vgs 값이 존재하는 것을 말하는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 특별히 언급이 없는 한, 본 명세서에서 오프 전류란 Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 말하는 경우가 있다. '트랜지스터의 오프 전류가 I 이하'라는 것은 Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs 값이 존재하는 것을 말하는 경우가 있다.
본 명세서에서는 오프 전류와 같은 뜻으로 누설 전류라고 기재하는 경우가 있다.
본 명세서에서 오프 전류란 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한, 본 명세서에 있어서, 삼방정 및 능면체정(rhombohedral crystal system)은 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는, 반도체, 전자 포획층, 및 게이트 전극을 갖는 반도체 장치의 구성, 동작 원리, 및 그것을 응용하는 회로에 대하여 설명하기로 한다. 도 1의 (A)는, 반도체(101), 전자 포획층(102), 게이트 전극(103), 게이트 절연층(104), 및 게이트 전극(105)을 갖는 반도체 장치이다.
여기서 전자 포획층(102)은, 예를 들어 도 1의 (B)에 도시된 바와 같이 절연체(102a)와 절연체(102b)의 적층체라도 좋다. 또는, 도 1의 (C)에 도시된 바와 같이, 절연체(102a), 절연체(102b), 및 절연체(102c)의 적층체라도 좋다. 또는, 보다 많은 층의 절연체의 적층체라도 좋다. 또한, 도 2에 도시된 바와 같이, 전자 포획층(102)은 절연체(102e)와, 절연체(102e) 내의 전기적으로 절연된 도전체(102d)를 가져도 좋다. 절연체(102e)는 복수의 절연체로 형성되어도 좋다.
예를 들어, 도 3의 (A)는 도 1의 (B)에 도시된 반도체 장치의 점 A-점 B 부분의 밴드 다이어그램의 예이다. 도 3의 (A)~(D) 중에서, Ec는 전도대 하단의 에너지, Ev는 가전자대 상단의 에너지를 나타낸다. 도 3의 (A)에서, 게이트 전극(103)의 전위는 소스 전극 또는 드레인 전극(모두 미도시)과 같다.
이 예에서는, 절연체(102a)의 에너지 갭은 절연체(102b)의 에너지 갭보다 크다. 또한, 절연체(102a)의 전자 친화력은 절연체(102b)의 전자 친화력보다 작은 것으로 하였으나, 이에 한정되지 않는다.
절연체(102a)와 절연체(102b)의 계면, 또는/및 절연체(102b) 내부에 전자 포획 준위(106)가 존재한다. 게이트 전극(103)의 전위를 소스 전극 또는 드레인 전극보다 높게 하면, 도 3의 (B)와 같이 된다. 여기서, 게이트 전극(103)의 전위는 소스 전극 또는 드레인 전극보다 1V 이상 높게 하여도 좋다. 또한, 이 처리가 종료된 후에 게이트 전극(105)에 공급되는 최고 전위보다 낮아도 좋다. 대표적으로는, 4V 미만으로 하면 좋다.
또한, 이 경우, 게이트 전극(105)의 전위는 소스 전극 또는 드레인 전극의 전위와 같으면 좋다. 반도체(101)에 존재하는 전자(107)는, 보다 전위가 높은 게이트 전극(103)의 방향으로 이동하려고 한다. 그리고, 반도체(101)로부터 게이트 전극(103)의 방향으로 이동한 전자(107)의 일부는 전자 포획 준위(106)에 포획된다.
전자(107)가 절연체(102a)의 장벽을 넘어 절연체(102b)에 도달하기 위해서는, 몇 가지의 과정을 생각할 수 있다. 첫째는 터널 효과에 의한 것이다. 터널 효과는 절연체(102a)가 얇을수록 현저해진다. 다만, 이 경우 전자 포획 준위(106)에 포획된 전자가 터널 효과에 의하여 다시 유실될 수 있다.
또한, 절연체(102a)가 비교적 두꺼운 경우에도, 게이트 전극(103)에 적절한 크기의 전압을 인가함으로써 터널 효과(Fowler-Nordheim 터널 효과)가 나타날 수도 있다. Fowler-Nordheim 터널 효과의 경우에는, 게이트 전극(103)과 반도체(101) 사이의 전기장이 강하게 되면 터널 전류가 급격하게 증가한다.
둘째는, 전자(107)가, 절연체(102a) 내의 결함 준위 등의 에너지 갭 내의 포획 준위를 호핑하면서 절연체(102b)에 도달하는 것이다. 이는 Poole-Frenkel 전도라고 하는 전도 기구를 말하는 것이며, 절대 온도가 높을수록, 그리고 포획 준위가 얕을수록 전기 전도성이 높아진다.
셋째는, 열적인 들뜸에 의하여, 전자(107)가 절연체(102a)의 장벽을 넘는 것이다. 반도체(101)에 존재하는 전자의 분포는 페르미 디랙 분포에 따르고, 일반적으로 에너지가 높은 전자의 비율은 고온일수록 많아진다. 예를 들어, 페르미 준위보다 3eV만큼 높은 에너지를 갖는 전자의 밀도를 300K(27℃)에서 1로 하였을 때, 450K(177℃)에서는 6×1016, 600K(327℃)에서는 1.5×1025, 750K(477℃)에서는 1.6×1030이 된다.
전자(107)가 절연체(102a)의 장벽을 넘어 게이트 전극(103) 방향으로 이동하는 과정은 상술한 3개의 과정 중 어느 것이나, 이들 과정의 조합으로 이루어진다고 생각된다. 특히 둘째 및 셋째 과정은 온도가 높을수록 지수함수적으로 전류가 증대한다.
또한, 첫째 과정의 Fowler-Nordheim 터널 효과도, 절연체(102a)의 장벽층이 얇은 부분(에너지가 큰 부분)의 전자의 농도가 높을수록 일어나기 쉬우므로, 온도가 높을수록 유리하다.
또한, 상기 과정을 거쳐 흐르는 전류는, 특히 게이트 전극(103)의 전위가 낮은(5V 이하) 경우 매우 미약한 경우가 많은데, 장시간의 처리에 의하여, 필요한 양의 전자를 전자 포획 준위(106)에 포획시킬 수 있다. 이 결과, 전자 포획층(102)은 음으로 대전한다.
즉, 더 높은 온도(반도체 장치의 사용 온도 또는 보관 온도보다 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)에서 게이트 전극(103)의 전위가 소스나 드레인의 전위보다 높은 상태를 5미리초 이상, 10초 미만, 대표적으로는 3초 이상 유지함으로써, 반도체(101)로부터 게이트 전극(103)을 향하여 필요로 하는 전자가 이동하고, 그 중 일부는 전자 포획 준위(106)에 포획된다. 이와 같이 전자를 포획하는 처리를 위한 온도를, 이하에서 처리 온도라고 한다.
이 때, 전자 포획 준위(106)에 포획되는 전자의 양은 게이트 전극(103)의 전위에 의하여 제어할 수 있다. 전자 포획 준위(106)에 일정한 양의 전자가 포획되면, 그 전하 때문에 게이트 전극(103)의 전기장이 차폐되어, 반도체(101)에 형성되는 채널이 소실된다.
전자 포획 준위(106)에 포획되는 전자의 총량은, 처음에는 선형으로 증가하지만, 서서히 증가율이 저하되어, 결국 일정한 값으로 수렴된다. 수렴되는 값은, 게이트 전극(103)의 전위에 의존하며, 전위가 높을수록 보다 많은 전자가 포획되는 경향이 있지만, 전자 포획 준위(106)의 총수보다 많아지는 것은 없다.
전자 포획 준위(106)에 포획된 전자는, 전자 포획층(102)으로부터 유실되지 않을 것이 요구된다. 따라서, 첫째로 절연체(102a) 및 절연체(102b)의 두께가, 터널 효과가 문제가 되지 않을 정도의 두께인 것이 바람직하다. 예를 들어, 물리적인 두께가 1nm보다 큰 것이 바람직하다.
대표적으로는, 절연체(102a)의 두께는 10nm 이상 20nm 이하, 절연체(102b)의 산화 실리콘 환산의 두께는 10nm 이상 25nm 이하로 한다.
또한, 반도체 장치의 사용 온도 또는 보관 온도를 충분히 낮게 함으로써, 전자 포획 준위(106)에 포획된 전자가 유출하는 것을 저감할 수 있다. 예를 들어, 처리 온도를 300℃로 하고, 반도체 장치를 120℃로 보관하는 경우에 전자가 3eV의 장벽을 넘는 확률은, 후자는 전자의 10만분의 1 미만이다.
또한, 반도체(101)에서, 정공의 유효 질량이 극히 크거나, 또는 실질적으로 국재화(局在化)되어 있는 것도 유효하다. 이 경우에는, 반도체(101)로부터 절연체(102a) 및 절연체(102b)에 대한 정공의 주입이 없으며, 따라서 전자 포획 준위(106)에 포획된 전자가 정공과 결합하여 소멸되는 일도 없다.
또한, 절연체(102b)가 Poole-Frenkel 전도를 나타내는 재료라도 좋다. Poole-Frenkel 전도는 상술한 바와 같이 재료 내의 결함 준위 등을 전자가 호핑 전도하는 것이므로, 결함 준위가 많거나, 또는, 결함 준위가 깊은 재료는 충분히 전기 전도성이 낮아, 전자 포획 준위(106)에 포획시킨 전자를 장시간에 걸쳐 유지할 수 있다.
또한, 절연체(102a) 또는/및 절연체(102b)에 포획된 전자를 방출시키는 전압이 인가되지 않도록 회로 설계 또는/및 재료 선정을 행하여도 좋다. 예를 들어, In-Ga-Zn계 산화물 반도체와 같이 정공의 유효 질량이 매우 크거나 또는 실질적으로 국재화되는 재료의 경우, 게이트 전극(103)의 전위가 소스 전극 또는 드레인 전극의 전위보다 높은 경우에는 채널이 형성되지만, 낮은 경우에는 절연체와 같은 특성을 나타낸다. 이 경우에는, 게이트 전극(103)과 반도체(101) 사이의 전기장이 극히 작아져, Fowler-Nordheim 터널 효과, 또는, Poole-Frenkel 전도에 의한 전자 전도는 현저히 저하된다.
또한, 도 1의 (C)와 같이, 전자 포획층(102)을 3층의 절연체로 형성하고, 절연체(102c)의 전자 친화력을 절연체(102b)의 전자 친화력보다 작게 하고, 절연체(102c)의 에너지 갭을 절연체(102b)의 에너지 갭보다 크게 하면, 절연체(102b)의 내부 또는 다른 절연체와의 계면에 있는 전자 포획 준위에 포획된 전자를 유지하는 데 있어서 효과적이다.
이 경우에는, 절연체(102b)가 얇아도 절연체(102c)가 물리적으로 충분히 두꺼우면, 전자 포획 준위(106)에 포획된 전자를 유지할 수 있다. 절연체(102c)로서는, 절연체(102a)와 같은 재료를 사용할 수 있다. 또한, 절연체(102b)와 구성 원소가 같지만 전자 포획 준위가 충분히 적은 것도 사용할 수 있다. 전자 포획 준위의 개수(밀도)는 형성 방법에 따라 상이하다.
또한, 도 2와 같이, 절연체(102e) 내에 전기적으로 절연된 도전체(102d)를 갖는 경우도, 상기와 같은 원리에 의하여 도전체(102d)에 전자가 포획된다. 여기서는, 전자 포획층을 도전체로 하였으나 반도체를 사용하여도 좋다. 도 3의 (C)에서는, 게이트 전극(103)의 전위는 소스 전극 또는 드레인 전극의 전위와 같다.
게이트 전극(103)의 전위를 소스 전극 또는 드레인 전극보다 높게 하면 도 3의 (D)에 도시된 바와 같이 된다. 반도체(101)에 존재하는 전자(107)는, 더 전위가 높은 게이트 전극(103)의 방향으로 이동하려고 한다. 그리고, 반도체(101)로부터 게이트 전극(103)의 방향으로 이동한 전자(107)의 일부는 도전체(102d)에 포획된다. 즉, 도 2에 도시된 반도체 장치에 있어서, 도전체(102d)는 도 1의 (B)의 반도체 장치에서의 전자 포획 준위(106)와 동등한 기능을 갖는다.
또한, 도전체(102d)의 일함수가 크면, 절연체(102e)와의 사이의 에너지 장벽이 높게 되어, 전자 포획 준위(106)에 포획된 전자가 유출되는 것을 억제할 수 있다.
상기에서, 절연체(102a), 절연체(102b), 및 절연체(102c)는 각각 복수의 절연체로 구성되어도 좋다. 또한, 같은 구성 원소로 이루어지지만 형성 방법이 상이한 복수의 절연체로 구성되어도 좋다.
예를 들어, 절연체(102a)와 절연체(102b)를, 같은 구성 원소로 이루어지는 절연체(예를 들어, 산화 하프늄)으로 구성하는 경우, 절연체(102a)는 CVD법 또는 ALD(Atomic Layer Deposition)법으로 형성하고, 절연체(102b)는 스퍼터링법으로 형성하여도 좋다.
또한, CVD법의 경우도 다양한 방법을 이용할 수 있다. 열 CVD법, 광 CVD법, 플라즈마 CVD법, MOCVD법, LPCVD법 등의 방법을 이용할 수 있다. 따라서, 어떤 절연체와 다른 절연체를 다른 CVD법을 이용하여 형성하여도 좋다.
일반적으로 스퍼터링법으로 형성되는 절연체는 CVD법 또는 ALD법으로 형성되는 절연체보다 결함을 많이 포함하고, 전자를 포획하는 성질이 강하다. 같은 이유로, 절연체(102b)와 절연체(102c)를 같은 구성 원소로 이루어지는 절연체로 구성하는 경우, 절연체(102b)는 스퍼터링법으로 형성하고, 절연체(102c)는 CVD법 또는 ALD법으로 형성하여도 좋다.
또한, 절연체(102b)를 같은 구성 원소로 이루어지는 복수의 절연체로 구성하는 경우, 이들 중 하나는 스퍼터링법으로 형성하고, 다른 하나는 CVD법 또는 ALD법으로 형성하여도 좋다.
이와 같이 전자 포획층(102)이 전자를 포획하면, 도 4의 (A)에 도시된 바와 같이 반도체 장치의 문턱 전압이 높게 된다. 특히, 반도체(101)의 재료에 에너지 갭이 큰 재료(와이드 에너지 갭 반도체)를 사용하면, 게이트 전극(103) 및 게이트 전극(105)의 전위를 0V로 하였을 때의 소스와 드레인 사이의 전류를 대폭으로 저하할 수 있다.
예를 들어, 에너지 갭 3.2eV의 In-Ga-Zn 산화물 반도체라면, 게이트 전극(103) 및 게이트 전극(105)의 전위를 0V로 하였을 때의 소스와 드레인 사이의 전류 밀도(채널 폭 1μm당 전류 값)는 1zA/μm(1×10-21A/μm) 이하, 대표적으로는 1yA/μm(1×10-24A/μm) 이하로 할 수 있다.
도 4의 (A)는, 전자 포획층(102)에서 전자의 포획을 행하기 전과, 전자의 포획을 행한 후의, 실온에서의 소스 전극과 드레인 전극 사이의 채널 폭 1μm당 전류(Id/μm)의 게이트 전극(105)의 전위(Vg) 의존성을 모식적으로 나타낸 것이다. 또한, 소스 전극과 게이트 전극(103)의 전위를 0V, 드레인 전극의 전위를 +1V로 한다. 1fA보다 작은 전류는 직접 측정하기 어렵지만, 기타 방법으로 측정한 값, 및 SS값(Subthreshold Swing value) 등을 바탕으로 추정할 수 있다.
곡선(108)으로 나타내는 바와 같이 먼저 반도체 장치의 문턱 전압은 Vth1이었지만, 전자의 포획을 행한 후에는 문턱 전압이 증가되어(양 방향으로 이동하여) Vth2가 된다. 또한, 이 결과, Vg=0의 전류 밀도는 1aA/μm(1×10-18A/μm) 이하, 예를 들어 1yA/μm 이상 1zA/μm 이하가 된다.
예를 들어, 도 4의 (B)와 같이, 용량 소자(111)에 축적되는 전하를 트랜지스터(110)에서 제어하는 회로를 생각한다. 여기서, 용량 소자(111)의 전극 사이의 누설 전류는 무시한다. 용량 소자(111)의 용량이 1fF이고, 용량 소자(111)의 트랜지스터(110) 측의 전위가 +1V, Vd의 전위가 0V인 것으로 한다.
트랜지스터(110)의 Id-Vg 특성은 도 4의 (A) 중 곡선(108)으로 나타내어지는 것이고, 채널 폭이 0.1μm이면 게이트 전극(103) 및 게이트 전극(105)의 전위를 0V로 하였을 때의 소스와 드레인 사이의 전류 밀도는 약 1fA이고, 이 때의 트랜지스터(110)의 저항은 약 1×1015Ω이다. 따라서, 트랜지스터(110)와 용량 소자(111)에 의한 회로의 시간 상수는 약 1초이다. 즉, 약 1초로, 용량 소자(111)에 축적된 전하의 대부분이 소실되는 것을 의미한다.
트랜지스터(110)의 Id-Vg 특성은 도 4의 (A) 중의 곡선(109)으로 나타내어지는 것이고, 채널 폭이 0.1μm이면, 게이트 전극(103) 및 게이트 전극(105)의 전위를 0V로 하였을 때의 소스와 드레인 사이의 전류 밀도는 약 1yA이고, 이 때의 트랜지스터(110)의 저항은 약 1×1024Ω이다. 따라서, 트랜지스터(110)와 용량 소자(111)에 의한 회로의 시간 상수는 약 1×109초(=약 31년)이다. 즉, 10년 경과 후에도, 용량 소자(111)에 축적된 전하의 1/3은 남아 있는 것을 의미한다.
즉, 트랜지스터와 용량 소자라는 단순한 회로에서 10년간 전하의 유지가 가능하다. 이것은 각종 기억 장치에 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 트랜지스터의 구조에 대하여 도면을 사용하여 설명한다.
도 5의 (A)~(C)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도이다. 도 5의 (A)는 상면도이고, 도 5의 (A)에 도시된 일점 쇄선 A-B의 단면이 도 5의 (B)에 상당하고, 일점 쇄선 C-D의 단면이 도 5의 (C)에 상당한다. 또한, 도 5의 (A)의 상면도는, 도면의 명료화를 위하여 일부의 요소가 생략되어 도시되었다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 하는 경우가 있다.
도 5의 (A)~(C)에 도시된 트랜지스터는, 기판(600) 위의 절연체(602)와, 절연체(602) 위의 절연체(604)와, 절연체(604)에 매립된 게이트 전극(606)과, 절연체(604) 및 게이트 전극(606) 위의 절연체(608)와, 절연체(608) 위의 전자 포획층(610)과, 절연체(608) 및 전자 포획층(610) 위의 절연체(612)와, 절연체(612) 위의 산화물 반도체(614)와, 산화물 반도체(614) 위의 소스 전극(616a) 및 드레인 전극(616b)과, 산화물 반도체(614)와 소스 전극(616a) 및 드레인 전극(616b) 위의 게이트 절연체(618)와, 게이트 절연체(618) 위에 접하고 산화물 반도체(614)의 상면 및 측면에 면하는 게이트 전극(620)과, 절연체(612), 소스 전극(616a), 드레인 전극(616b), 및 게이트 전극(620) 위의 절연체(622)를 갖는다.
산화물 반도체(614)는 채널 형성 영역(650)을 갖는다. 채널 형성 영역(650)은 절연체(612)를 개재하여 전자 포획층(610)과 중첩되는 영역을 갖는다. 게이트 전극(606)은 절연체(608)를 개재하여 전자 포획층(610)과 서로 중첩되는 영역을 갖고, 게이트 전극(606)은 채널 형성 영역(650)과 중첩되는 영역을 갖지 않는다.
실시형태 1에서 동작 원리를 설명한 바와 같이, 본 트랜지스터는, 게이트 전극(606)에 전압을 인가하여 전자 포획층(610)에 전자를 주입함으로써 트랜지스터의 문턱 전압을 제어하는 기능을 갖지만, 게이트 전극(606)에 전압을 인가하면, 채널 형성 영역(650)과, 채널 형성 영역(650)과 중첩되는 게이트 절연체(618)를 열화시키지 않는다.
게이트 전극(606)과 채널 형성 영역(650)이 중첩되는 영역을 가지면, 게이트 전극(606)에 전압을 인가함으로써 Fowler-Nordheim 터널 효과를 발현시킨다. Fowler-Nordheim 터널 효과는, 게이트 전극(606)과 채널 형성 영역(650) 사이의 전기장이 강하게 되면 터널 전류가 급격하게 증가한다. 그러므로, 채널 형성 영역(650) 내의 결함이 증가하여 전자 트랩이 증가할 가능성이 있다. 또한 채널 형성 영역(650)과 중첩되는 게이트 절연체(618) 내도 마찬가지로 결함 증가로 인하여 전자 트랩이 증가할 가능성이 있으며 트랜지스터의 특성의 불안정성 및 신뢰성 저하가 이루어질 가능성이 있다.
본 발명에 의하여, 도 5의 (B)와 같이 게이트 전극(606)과 채널 형성 영역(650)이 서로 중첩되지 않는 배치로 함으로써, 상술한 불량을 회피할 수 있다. 이하에서 설명한다.
게이트 전극(606)과 전자 포획층(610)은 서로 중첩되는 영역을 가짐으로써, 게이트 전극(606)에 전압을 인가하여 전자 포획층(610)에 대한 전자 주입을 행할 수 있다. 전자 포획층(610)과 채널 형성 영역(650)은 서로 중첩되는 영역을 가짐으로써, 전자 포획층(610)에 대한 전자 주입량에 따른 트랜지스터의 문턱 전압 제어가 가능하게 된다. 즉, 게이트 전극(606)과 채널 형성 영역(650)이 서로 중첩되는 영역을 갖지 않도록 함으로써, 상술한 불량을 회피하여 트랜지스터의 문턱 전압을 제어할 수 있게 된다.
본 발명에서는, 전자 포획층(610)으로서, 전자 포획층(610)에 포획된 전자가 전자 포획층(610) 내 및 전자 포획층(610)과 절연체(608)의 계면을 이동할 수 있는 도전체나 반도체 등을 사용함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다. 도전체로서는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘텅스텐합금 등을 사용할 수 있다. 또한, 산소를 투과시키기 어려운 기능을 갖는, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 적절히 조합하여 다층막으로 하여도 좋다. 반도체로서는, 다결정 실리콘, 미결정 실리콘, 비정질 실리콘, 산화물 반도체 등을 사용할 수 있다. 예를 들어, 본 트랜지스터에 사용하는 산화물 반도체(614)와 같은 산화물 반도체를 사용하여도 좋다. 전자 포획층(610)으로서 산화물 반도체를 사용하면, 절연체(612)에 과잉 산소를 갖는 경우 절연체(612)로부터 전자 포획층(610)으로의 과잉 산소 확산을 방지할 수 있어 바람직하다.
또한, 도 6의 (A) 및 (B)에 도시된 바와 같이, 전자 포획층(610)을 드레인 전극(616b)과 서로 중첩되는 영역까지 연장하여 배치하여도 좋다. 또는, 드레인 전극(616b)과 전자 포획층(610)이 서로 중첩되는 영역에 새롭게 게이트 전극(606b)을 배치하여도 좋고, 도 6의 (C)에 도시된 바와 같이 게이트 전극(606)을 드레인 전극(616b) 및 전자 포획층(610)과 서로 중첩되는 영역에만 배치하여도 좋다.
또한, 도 7의 (A) 및 (C)에 도시된 바와 같이, 게이트 전극(606)과 채널 형성 영역(650)이 서로 중첩되지 않는 영역이 채널 형성 영역의 거의 반 정도를 가져도 좋다.
또한, 도 5에는 게이트 전극(606)과 전자 포획층(610)이 소스 전극(616a)과 서로 중첩되는 영역을 갖는 예를 도시하였으나, 게이트 전극(606)과 전자 포획층(610)은 드레인 전극(616b)과 서로 중첩되는 영역을 가져도 좋다(도 7의 (B) 및 (C) 참조).
또한, 도 8의 (A) 및 (B)에 도시된 바와 같이, 게이트 전극(606)은, 소스 전극(616a) 또는 드레인 전극(616b)과 중첩되는 영역을 가지지 않아도 된다.
다음에, 산화물 반도체(614)가 다른 구성을 갖는 트랜지스터에 대하여 설명한다. 기타 구성에 대해서는 상기를 참작한다.
도 9의 (A)는 도 5의 (B)에 도시된 트랜지스터와 같은 채널 길이 방향의 단면도이다. 또한, 도 9의 (B)는 도 5의 (C)에 도시된 트랜지스터와 마찬가지로, 채널 폭 방향의 단면도이다.
도 9의 (A) 및 (B)에 도시된 트랜지스터의 구조에서는, 절연체(612)와 산화물 반도체(614) 사이에 산화물 반도체(614a)가 배치된다. 또한, 절연체(612), 소스 전극(616a)(또는 드레인 전극(616b)), 산화물 반도체(614a), 및 산화물 반도체(614)와 게이트 절연체(618) 사이에 산화물 반도체(614c)가 배치된다.
산화물 반도체(614)는, 예를 들어, 인듐을 포함하는 산화물 반도체이다. 산화물 반도체(614)는, 예를 들어, 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체(614)는, 원소 M을 포함하면 바람직하다. 원소 M은 알루미늄, 갈륨, 또는 주석 등인 것이 바람직하다. 그 외에 원소 M에 적용 가능한 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이 있다. 다만, 원소 M으로서, 상술한 원소를 복수 조합하여도 좋은 경우가 있다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소 M은 예를 들어, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체(614)는 아연을 포함하는 것이 바람직하다. 산화물 반도체는 아연을 포함하면 결정화하기 쉬워지는 경우가 있다.
다만, 산화물 반도체(614)는 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 산화물 반도체(614)는 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물 등의 인듐을 포함하지 않고 아연을 포함한 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함한 산화물 반도체, 인듐을 포함하지 않고 주석을 포함한 산화물 반도체 등이어도 좋다.
산화물 반도체(614)로서는 예를 들어, 에너지 갭이 큰 산화물을 사용한다. 산화물 반도체(614)의 에너지 갭은 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
예를 들어, 산화물 반도체(614a) 및 산화물 반도체(614c)는 산화물 반도체(614)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체이다. 산화물 반도체(614)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 산화물 반도체(614a) 및 산화물 반도체(614c)가 구성되기 때문에, 산화물 반도체(614a)와 산화물 반도체(614)의 계면, 및 산화물 반도체(614)와 산화물 반도체(614c)의 계면에서 결함 준위가 형성되기 어렵다.
산화물 반도체(614a), 산화물 반도체(614), 및 산화물 반도체(614c)는 적어도 인듐을 포함하면 바람직하다. 또한, 산화물 반도체(614a)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 또한, 산화물 반도체(614)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다. 또한, 산화물 반도체(614c)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 또한, 산화물 반도체(614c)는 산화물 반도체(614a)와 동종의 산화물을 사용하여도 좋다. 다만, 산화물 반도체(614a) 또는/및 산화물 반도체(614c)가 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, 산화물 반도체(614a) 또는/및 산화물 반도체(614c)가 산화 갈륨이어도 좋다. 또한, 산화물 반도체(614a), 산화물 반도체(614), 및 산화물 반도체(614c)에 포함되는 각 원소의 원자수의 정수비가 간단하지 않아도 된다.
산화물 반도체(614)는 산화물 반도체(614a) 및 산화물 반도체(614c)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 산화물 반도체(614)로서, 산화물 반도체(614a) 및 산화물 반도체(614c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이이다.
또한, 인듐갈륨 산화물은 작은 전자 친화력과 높은 산소 차단성을 갖는다. 그러므로, 산화물 반도체(614c)가 인듐갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율 [Ga/(In+Ga)]는 예를 들어, 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다.
이 때, 게이트 전압을 인가하면, 산화물 반도체(614a), 산화물 반도체(614), 및 산화물 반도체(614c) 중 전자 친화력이 큰 산화물 반도체(614)에 채널이 형성된다.
여기서, 산화물 반도체(614a)와 산화물 반도체(614) 사이에는 산화물 반도체(614a)와 산화물 반도체(614)의 혼합 영역을 갖는 경우가 있다. 또한, 산화물 반도체(614)와 산화물 반도체(614c) 사이에는 산화물 반도체(614)와 산화물 반도체(614c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 결함 준위 밀도가 낮다. 그러므로 산화물 반도체(614a), 산화물 반도체(614), 및 산화물 반도체(614c)의 적층체는 각각의 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드도가 된다(도 9의 (C) 참조). 또한, 산화물 반도체(614a), 산화물 반도체(614), 및 산화물 반도체(614c)는 각각의 계면을 명확히 판별하기 어려운 경우가 있다.
이 때, 전자는 산화물 반도체(614a) 내 및 산화물 반도체(614c) 내가 아닌, 산화물 반도체(614) 내를 주로 이동한다. 상술한 바와 같이, 산화물 반도체(614a)와 산화물 반도체(614)의 계면에서의 결함 준위 밀도, 산화물 반도체(614)와 산화물 반도체(614c)의 계면에서의 결함 준위 밀도를 낮게 함으로써, 산화물 반도체(614) 내에서 전자의 이동이 저해되는 일이 적어, 트랜지스터의 온 전류를 높일 수 있다.
트랜지스터의 온 전류는, 전자의 이동을 저해하는 요인을 저감할수록 높게 할 수 있다. 예를 들어, 전자의 이동을 저해하는 요인이 없는 경우, 효율적으로 전자가 이동한다고 추정된다. 예를 들어, 전자의 이동은 채널 형성 영역의 물리적인 요철이 큰 경우에도 저해된다.
트랜지스터의 온 전류를 높게 하기 위해서는, 예를 들어, 산화물 반도체(614)의 상면 또는 하면(피형성면, 여기서는 산화물 반도체(614a))의 1μm×1μm의 범위에서의 제곱 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만이면 좋다. 또한, 1μm×1μm의 범위에서의 평균 면 거칠기(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만이면 좋다. 또한, 1μm×1μm의 범위에서의 최대 고저차(P-V라고도 함)가 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만이면 좋다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 시스템 SPA-500(SII Nano Technology Inc.제조) 등을 이용하여 측정할 수 있다.
또는, 예를 들어, 채널이 형성되는 영역 내의 결함 준위 밀도가 높은 경우에도 전자의 이동은 저해된다.
예를 들어, 산화물 반도체(614)가 산소 결손(VO라고도 표기함)을 갖는 경우, 산소 결손 사이트에 수소가 들어감으로써 도너 준위가 형성되는 경우가 있다. 이하에서는 산소 결손의 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류를 저하시키는 요인이 된다. 또한, 산소 결손의 사이트는 수소가 들어가는 것보다 산소가 들어가는 것이 안정적이다. 따라서, 산화물 반도체(614) 내의 산소 결손을 저감함으로써, 트랜지스터의 온 전류를 높일 수 있는 경우가 있다.
또한, 채널이 형성되는 영역 내의 결함 준위 밀도가 높으면 트랜지스터의 전기 특성이 변동될 수 있다. 예를 들어, 결함 준위가 캐리어 발생원이 되면, 트랜지스터의 문턱 전압이 변동될 수 있다.
산화물 반도체(614)의 산소 결손을 저감하기 위하여 예를 들어 절연체(612)에 포함된 과잉 산소를 산화물 반도체(614a)를 통하여 산화물 반도체(614)까지 이동시키는 방법 등이 있다. 이 경우, 산화물 반도체(614a)는 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는 산화물 반도체(614c)의 두께가 작을수록 바람직하다. 예를 들어, 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하인 영역을 갖는 산화물 반도체(614c)로 하면 좋다. 한편, 산화물 반도체(614c)는, 채널이 형성되는 산화물 반도체(614)로, 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않도록 차단하는 기능을 갖는다. 따라서, 산화물 반도체(614c)는 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 두께의 영역을 갖는 산화물 반도체(614c)로 하면 좋다. 또한, 산화물 반도체(614c)는 절연체(612) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소를 차단하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는, 산화물 반도체(614a)는 두껍고, 산화물 반도체(614c)는 얇은 것이 바람직하다. 예를 들어, 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 갖는 산화물 반도체(614a)로 하면 좋다. 산화물 반도체(614a)의 두께를 두껍게 함으로써, 인접하는 절연체와 산화물 반도체(614a)와의 계면으로부터 채널이 형성되는 산화물 반도체(614)까지의 거리를 길게 할 수 있다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어, 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 두께의 영역을 갖는 산화물 반도체(614a)로 하면 좋다.
예를 들어, 산화물 반도체(614)와 산화물 반도체(614a) 사이에, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 이하인 영역을 갖는다. 또한, 산화물 반도체(614)와 산화물 반도체(614c) 사이에, SIMS로 측정되는 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 이하인 영역을 갖는다.
또한, 산화물 반도체(614)의 수소 농도를 저감하기 위하여, 산화물 반도체(614a) 및 산화물 반도체(614c)의 수소 농도를 저감하면 바람직하다. 산화물 반도체(614a) 및 산화물 반도체(614c)는 SIMS로 측정되는 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하인 영역을 갖는다. 또한, 산화물 반도체(614)의 질소 농도를 저감하기 위하여, 산화물 반도체(614a) 및 산화물 반도체(614c)의 질소 농도를 저감하면 바람직하다. 산화물 반도체(614a) 및 산화물 반도체(614c)는 SIMS로 측정되는 질소 농도가 1×1015atoms/cm3 이상 5×1019atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1015atoms/cm3 이상 1×1018atoms/cm3 이하, 더욱 바람직하게는 1×1015atoms/cm3 이상 5×1017atoms/cm3 이하인 영역을 갖는다.
상술한 3층 구조는 일례이다. 예를 들어, 산화물 반도체(614) 및 산화물 반도체(614a)의 2층 구조, 또는 산화물 반도체(614) 및 산화물 반도체(614c)의 2층 구조로 하여도 좋다. 또는, 산화물 반도체(614a) 위 또는 아래, 또는 산화물 반도체(614c) 위 또는 아래에, 산화물 반도체(614a), 산화물 반도체(614), 및 산화물 반도체(614c)로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 하여도 좋다. 또는, 산화물 반도체(614a) 위, 산화물 반도체(614a) 아래, 산화물 반도체(614c) 위, 산화물 반도체(614c) 아래 중 어느 2군데 이상에, 산화물 반도체(614a), 산화물 반도체(614), 및 산화물 반도체(614c)로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 하여도 좋다.
여기서는 도 9의 (A) 및 (B)에 도시된 트랜지스터와 다른 구성에 대하여 도 10의 (A) 및 (B)를 사용하여 설명한다. 기타 구성에 대해서는 상기를 참작한다.
도 10의 (A) 및 (B)에 도시된 바와 같이, 절연체(612)가 에칭되어 얇게 된 영역을 갖지 않는 점이 도 9의 (A) 및 (B)에 도시된 트랜지스터와 구성이 다르다. 산화물 반도체(614a)를 산화물 반도체(614)와 중첩되지 않는 영역에도 잔존시킴으로써, 절연체(612)의 막이 저감되는 것을 방지할 수 있다. 게이트 전극(606)에 전압을 인가하여 전자 포획층(610)에 전자를 주입하지만, 절연체(612)의 막 두께가 얇게 되면 절연체(612)의 정전 파괴나 전자 트랩 등의 불량을 초래할 가능성이 있다. 본 발명과 같이 절연체(612)의 막이 저감되는 것을 방지하여 상술한 불량을 회피할 수 있다. 도시되지 않았으나, 남은 산화물 반도체(614a)는 게이트 전극(620) 형성 후에 게이트 절연체(618)와 산화물 반도체(614c)와 함께 불필요한 부분이 제거된다.
다음에, 도 5에 도시된 트랜지스터와 다른 구성에 대하여 도 11을 사용하여 설명한다. 기타 구성에 대해서는 상기를 참작한다.
도 11의 (A)는 상면도이고, 도 11의 (A)에 도시된 일점 쇄선 A-B의 단면이 도 11의 (B)에 상당하고, 일점 쇄선 C-D의 단면이 도 11의 (C)에 상당한다. 또한, 도 11의 (A)의 상면도는, 도면의 명료화를 위하여 일부의 요소가 생략되어 도시되었다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 하는 경우가 있다.
도 11의 (A) 및 (B)에 도시된 바와 같이, 게이트 전극(620)과, 소스 전극(616a) 또는 드레인 전극(616b)이 서로 중첩되는 영역을 갖지 않는 점이 도 5에 도시된 트랜지스터의 구성과 다르다.
게이트 전극(620)과, 소스 전극(616a) 또는 드레인 전극(616b)이 서로 중첩되는 영역을 갖지 않기 때문에, 게이트 전극(620)과 소스 전극(616a) 또는 게이트 전극(620)과 드레인 전극(616b)의 전극 사이의 기생 용량이 없어 트랜지스터의 고속 동작이 바람직하다. 또한, 게이트 전극(620)과 소스 전극(616a) 또는 게이트 전극(620)과 드레인 전극(616b)의 전극 사이의 누설 전류를 방지할 수 있다.
다음에, 도 11의 트랜지스터와 전자 포획층(610)의 배치가 다른 트랜지스터에 대하여 도 12를 사용하여 설명한다. 도 12의 (A)는 상면도이고, 도 12의 (A)에 도시된 일점 쇄선 A-B의 단면이 도 12의 (B)에 상당하고, 일점 쇄선 C-D의 단면이 도 12의 (C)에 상당한다. 또한, 도 12의 (A)의 상면도는, 도면의 명료화를 위하여 일부 요소가 생략되어 도시되었다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 하는 경우가 있다.
도 12의 (A) 및 (B)에 도시된 바와 같이, 전자 포획층(610)이 게이트 전극(620)과 서로 중첩되는 영역을 갖는 점은 도 11의 트랜지스터와 같지만, 게이트 전극(620)의 단부와 전자 포획층(610)의 단부의 위치가 일치하는 점이 다르다.
도 11에 도시된 트랜지스터와 마찬가지로, 게이트 전극(620)과, 소스 전극(616a) 또는 드레인 전극(616b)이 서로 중첩되는 영역을 갖지 않기 때문에, 게이트 전극(620)과 소스 전극(616a) 또는 게이트 전극(620)과 드레인 전극(616b)의 전극 사이의 기생 용량을 갖지 않으므로, 트랜지스터의 고속 동작이 바람직하다. 또한, 게이트 전극(620)과 소스 전극(616a) 또는 게이트 전극(620)과 드레인 전극(616b)의 전극 사이의 누설 전류를 방지할 수 있다.
다음에, 도 5에 도시된 트랜지스터와 다른 구성에 대하여 도 13을 사용하여 설명한다. 도 13의 (A)는 상면도이고, 도 13의 (A)에 도시된 일점 쇄선 A-B의 단면이 도 13의 (B)에 상당하고, 일점 쇄선 C-D의 단면이 도 13의 (C)에 상당한다. 또한, 도 13의 (A)의 상면도는, 도면의 명료화를 위하여 일부의 요소가 생략되어 도시되었다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 하는 경우가 있다.
도 13의 (A)~(C)에 도시된 트랜지스터는, 기판(600) 위의 절연체(602)와, 절연체(602) 위의 절연체(604)와, 절연체(604)에 매립된 게이트 전극(606)과, 절연체(604) 및 게이트 전극(606) 위의 절연체(612)와, 절연체(612) 위의 산화물 반도체(614)와, 산화물 반도체(614) 위의 소스 전극(616a) 및 드레인 전극(616b)과, 절연체(612), 산화물 반도체(614), 소스 전극(616a), 및 드레인 전극(616b) 위의 게이트 절연체(618)와, 게이트 절연체(618) 위의 전자 포획층(610)과, 전자 포획층(610) 및 게이트 절연체(618) 위의 절연체(608)와, 절연체(608) 위의 게이트 전극(620)과, 게이트 전극(620) 및 절연체(608) 위의 절연체(622)를 갖는다.
산화물 반도체(614)는 채널 형성 영역(650)을 갖는다. 채널 형성 영역(650)은 게이트 절연체(618)를 개재하여 전자 포획층(610)과 중첩되는 영역을 갖는다. 게이트 전극(620)은 절연체(608)를 개재하여 전자 포획층(610)과 서로 중첩되는 영역을 갖고, 게이트 전극(620)은 채널 형성 영역(650)과 중첩되는 영역을 갖지 않는다.
도 13에 도시된 트랜지스터는 전자 포획층(610)에 전자를 주입하기 위하여 게이트 전극(620)에 전압을 인가하는 점이 도 5에 도시된 트랜지스터와 다르다. 게이트 전극(620)에 전압을 인가하여 전자 포획층(610)에 전자를 주입함으로써 트랜지스터의 문턱 전압을 제어하는 기능을 갖지만, 게이트 전극(620)에 전압을 인가함으로써, 채널 형성 영역(650)과, 채널 형성 영역(650)과 중첩되는 게이트 절연체(618)를 열화시키지 않는다.
본 트랜지스터의 동작 원리에 대해서는 실시형태 1 및 도 5의 트랜지스터의 설명을 참작한다.
또한, 본 실시형태에 있어서, 본 발명의 일 형태에 대하여 서술하였다. 또는, 다른 실시형태에 있어서, 본 발명의 일 형태에 대하여 서술한다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에서는 다양한 발명의 형태가 기재되어 있고 본 발명의 일 형태는 특정한 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서, 트랜지스터의 채널 형성 영역이 산화물 반도체를 갖는 경우의 예 또는 트랜지스터가 산화물 반도체(614) 등의 산화물 반도체를 갖는 경우의 예 등을 제시하였으나, 본 발명의 일 형태는 이에 한정되지 않는다. 본 발명의 일 형태에서의 다양한 트랜지스터는 다양한 반도체를 가져도 좋다. 본 발명의 일 형태에서의 다양한 트랜지스터는 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등의 적어도 하나를 가져도 좋다. 또는, 예를 들어 본 발명의 일 형태에서의 다양한 트랜지스터는 산화물 반도체를 가지지 않아도 된다.
또한, 본 실시형태는, 본 명세서에서 기재하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 2에서 설명한 도 5에 도시된 트랜지스터의 제작 방법에 대하여, 도 14 및 도 15를 사용하여 설명한다.
도 5의 (A)의 일점 쇄선 A-B의 단면도를 도 14 및 도 15의 왼쪽에 도시하고, 도 5의 (A)의 일점 쇄선 C-D의 단면도를 도 14 및 도 15의 오른쪽에 도시하였다.
기판(600) 위에 절연체(602)를 성막한다. 기판(600)에는, 예를 들어 실리콘, 저마늄 등의 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등을 재료로 한 화합물 반도체 기판 등을 사용할 수 있다. 또는, 석영, 유리 등의 절연체 기판도 사용할 수 있다. 절연체(602)로서는, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 하프늄막 등을 사용할 수 있다. 성막 방법으로서는, 열 산화법, CVD법, 스퍼터링법, ALD법, 플라즈마 산화법, 플라즈마 질화법 등을 이용할 수 있다.
절연체(602) 위에 절연체(604)를 성막하고, 절연체(604)의 일부에 개구부를 형성하여 게이트 전극(606)을 개구부에 매립한다(도 14의 (A) 참조). 절연체(604)의 개구부는, 포토리소그래피법으로 레지스트 마스크를 형성하고, 드라이 에칭법으로 불필요한 부분의 절연체를 제거하여 형성한다. 절연체(604)는 상기 절연체(602)와 같은 막 및 같은 성막 방법을 이용할 수 있다. 게이트 전극(606)은 스퍼터링법, CVD법, MBE법, 또는 PLD법, ALD법, 도금법 등을 이용하여 성막하면 좋다. 또한, 게이트 전극(606)은 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금 등을 사용할 수 있다. 또는, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등과 적절히 조합하여 다층막으로 하여도 좋다. 게이트 전극(606)을 개구부에 매립하는 방법은, 화학적 기계 연마(CMP: Chemical Mechanical Polishing)를 이용하면 좋다.
다음에, 게이트 전극(606) 및 절연체(604) 위에 절연체(608)를 성막한다. 절연체(608)는, 상기 절연체(602)와 같은 막 및 같은 성막 방법이 이용될 수 있다. 다음에, 절연체(608) 위에 전자 포획층(610)이 되는 도전체 또는 반도체를 성막한다. 다음에, 포토리소그래피법을 이용하여, 전자 포획층(610)이 되는 도전체 또는 반도체 위에 게이트 전극(606)과 서로 중첩되는 영역을 가지도록 레지스트 마스크를 형성하고, 드라이 에칭법을 이용하여 도전체 또는 반도체의 불필요한 부분을 제거하여 전자 포획층(610)을 형성한다. 다음에, 전자 포획층(610) 및 절연체(608) 위에 절연체(612)를 성막한다(도 14의 (B) 참조).
전자 포획층(610)으로서는 도전체나 반도체를 사용할 수 있다. 도전체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다. 또한, 도전체는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금 등을 사용할 수 있다. 또한, 산소를 투과시키기 어려운 기능을 갖는 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등과 적절히 조합하여 다층막으로 하여도 좋다. 반도체는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다. 또한, 반도체는 다결정 실리콘, 미결정 실리콘, 비정질 실리콘, 산화물 반도체 등을 사용할 수 있다.
절연체(612)는 상기 절연체(602)와 같은 막 및 같은 성막 방법이 이용될 수 있다. 또는 과잉 산소를 갖는 절연체가 사용되어도 좋다.
다음에, 절연체(612) 위에 산화물 반도체(613)를 성막하여 가열 처리를 실시한다(도 14의 (C) 참조). 산화물 반도체(613)는 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 이용하여 성막하면 좋다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 실시하면 좋다. 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 실시한다. 가열 처리는 감압 상태에서 실시하여도 좋다. 또는, 불활성 가스 분위기에서 가열 처리를 실시한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 가열 처리를 실시하여도 좋다. 가열 처리를 실시함으로써, 산화물 반도체(613)의 결정성을 높이거나, 수소나 물 등의 불순물을 제거하는 등 할 수 있다.
산화물 반도체(613) 위에 도전체를 성막하고, 산화물 반도체(613) 위의 채널 형성 영역이 되는 부분에 포토리소그래피법으로 레지스트 패턴을 형성하고, 드라이 에칭법으로 도전체를 제거하여, 도전체(615)를 형성한다(도 15의 (A) 참조). 도전체(615)는, 상기 게이트 전극(606)과 같은 막 및 같은 성막 방법이 이용될 수 있다.
다음에, 도전체(615) 및 산화물 반도체(613) 위에 포토리소그래피법으로 레지스트 패턴을 형성하고, 산화물 반도체(613)의 불필요한 부분을 드라이 에칭법으로 제거하여, 산화물 반도체(614)를 섬 형상으로 형성한다. 동시에, 소스 전극(616a)과 드레인 전극(616b)을 형성한다(도 15의 (B) 참조).
다음에, 절연체(612), 소스 전극(616a), 드레인 전극(616b), 및 산화물 반도체(614) 위에 게이트 절연체(618)를 성막한다. 게이트 절연체(618)는, 상기 절연체(602)와 같은 막 및 같은 성막 방법이 이용될 수 있다.
게이트 절연체(618) 위에 게이트 전극(620)을 형성한다. 게이트 전극(620)은 상기 게이트 전극(606)과 같은 막 및 같은 성막 방법이 이용될 수 있다. 게이트 전극(620)의 형성은, 게이트 전극(620)이 되는 도전체를 게이트 절연체(618) 위에 성막한다. 상기 도전체 위에 포토리소그래피법으로 레지스트 마스크를 형성하고, 드라이 에칭법으로 불필요한 상기 도전체를 제거하여 형성한다. 다음에, 게이트 전극(620) 및 게이트 절연체(618) 위에 포토리소그래피법으로 레지스트 마스크를 형성하고, 드라이 에칭법으로 불필요한 게이트 절연체(618)를 제거한다. 또는, 게이트 절연체(618)를 제거하지 않아도 된다.
다음에, 절연체(612), 소스 전극(616a), 드레인 전극(616b), 게이트 절연체(618), 및 게이트 전극(620) 위에 절연체(622)를 성막한다(도 15의 (C) 참조). 절연체(622)는 상기 절연체(602)와 같은 막 및 같은 성막 방법이 이용될 수 있으나, 특히, 산소나 수소를 투과시키기 어려운 산화 알루미늄막 등을 사용하면 바람직하다.
이상의 제작 방법에 의하여 실시형태 1의 트랜지스터를 제작할 수 있다.
(실시형태 4)
본 실시형태에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서 산화물 반도체는 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는 일반적으로, 준안정 상태로 고정화되어 있지 않은 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연하고, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않는 구조라고 바꿔 말할 수도 있다.
반대로 말하면, 본질적으로 안정적인 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 할 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 할 수 없다. 다만, a-like OS는 미소한 영역에서 주기 구조를 갖지만, 공동(보이드라고도 함)을 갖고, 불안정한 구조이다. 그러므로, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인된다. 그러나, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 명확히 확인하기 어렵다. 그러므로, CAAC-OS는 결정 입계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는 TEM에 의하여 관찰한 CAAC-OS에 대하여 설명한다. 도 16의 (A)는 시료 면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용하였다. 특히, 구면 수차 보정 기능을 이용한 고분해능 TEM 이미지를 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조) 등으로 얻을 수 있다.
도 16의 (B)는 도 16의 (A) 중 영역 (1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 16의 (B)를 보면, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각층은 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS의 상면의 요철을 반영한 배열을 가지고, CAAC-OS의 피형성면 또는 상면에 평행하게 된다.
도 16의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 16의 (C)에서는 특징적인 원자 배열을 보조선으로 나타내었다. 도 16의 (B) 및 (C)로부터, 하나의 펠릿의 크기는 1nm 이상 3nm 이하 정도이며, 펠릿들 사이의 기울기에 의하여 생긴 틈의 크기는 0.8nm 정도임을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지를 바탕으로 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 쌓인 것과 같은 구조가 된다(도 16의 (D) 참조). 도 16의 (C)에서 관찰된 펠릿들 사이에 기울기가 생긴 부분은 도 16의 (D) 중 영역(5161)에 상당한다.
또한, 도 17의 (A)는 시료 면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다. 도 17의 (B), (C), 및 (D)는 각각 도 17의 (A) 중 영역 (1), 영역 (2), 및 영역 (3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 17의 (B)~(D)로부터, 펠릿은 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성이 보이지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS의 구조 해석을 수행하면, 도 18의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속하기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. 더 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는다.
한편, c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속한다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고 시료 면의 법선 벡터를 축(φ축)으로 시료를 회전시키면서 분석(φ 스캔)을 수행하여도 도 18의 (B)와 같이 명료한 피크가 나타나지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하면, 도 18의 (C)와 같이 (110)면과 등가인 결정면에 귀속하는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것이 확인된다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 시료 면에 평행하게 입사시키면, 도 19의 (A)와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고 c축이 CAAC-OS의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 알 수 있다. 한편, 도 19의 (B)는 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료 면에 수직으로 입사시킨 경우의 회절 패턴이다. 도 19의 (B)를 보면 알 수 있듯, 고리 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 19의 (B) 중 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 19의 (B) 중 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, 반대로 말하면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흩뜨려, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흩뜨려 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등으로 인하여 특성이 변동되는 경우가 있다. 예를 들어 산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되는 경우나 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로 말하면, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체로 할 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮으며 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
다음에, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기인 것이 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 하는 경우가 있다. nc-OS는 예를 들어, 고분해능 TEM 이미지에서 결정 입계가 명확히 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS와 a-like OS나 비정질 산화물 반도체를 구별하지 못하는 경우가 있다. 예를 들어, out-of-plane법에 의하여 펠릿보다 직경이 큰 X선을 이용하여 nc-OS의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 펠릿보다 프로브 직경이 큰(예를 들어, 50nm 이상) 전자 빔을 이용하여 관찰한 nc-OS의 전자 회절 패턴에는 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 펠릿보다 작은 전자 빔을 이용하여 관찰한 nc-OS의 나노빔 전자 회절 패턴에는 스폿이 관측된다. 또한, nc-OS의 나노빔 전자 회절 패턴에는, 휘도가 높은 환상(고리 형상)의 영역이 관측되는 경우가 있다. 또한 고리 형상의 영역에 복수의 스폿이 관측되는 경우가 있다.
이와 같이 펠릿(나노 결정) 사이에서는 결정 방위에 규칙성이 보이지 않으므로, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높다.
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
a-like OS의 고분해능 TEM 이미지에서는 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지를 관찰하면, 결정부가 명확히 확인되는 영역과, 결정부를 확인하기 어려운 영역이 있다.
a-like OS는 공동을 가지므로 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명한다.
전자 조사를 수행하는 시료로서 a-like OS(시료 A로 표기함), nc-OS(시료 B로 표기함), 및 CAAC-OS(시료 C로 표기함)를 준비한다. 이들 시료는 모두 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지를 보면, 이들 모든 시료가 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 간주하는지의 판정은 이하와 같이 수행하면 좋다. 예를 들어, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층들 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같을 정도이고, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주할 수 있다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 20은 각 시료의 결정부(22군데~45군데)의 평균 크기를 조사하여 나타낸 예이다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 20으로부터, a-like OS는 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, 도 20 중 (1)로 표시된 바와 같이, TEM에 의한 관찰 초기에 크기가 1.2nm 정도이었던 결정부(초기핵이라고도 함)는, 누적 전자 조사량이 4.2×108e-/nm2가 되면 2.6nm 정도의 크기로 성장하는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작 시점으로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기가 변화되지 않는 것을 알 수 있다. 구체적으로는, 도 20 중 (2) 및 (3)으로 표시된 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4nm 정도 및 2.1nm 정도임을 알 수 있다.
이와 같이 a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 가지므로 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이 경우에는 조성이 다른 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는 조성이 다른 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 이용하여 어림잡으면 좋다. 다만, 밀도를 어림잡을 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.
이와 같이 산화물 반도체는 다양한 구조를 가지며, 각각 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종 이상을 갖는 적층막이어도 좋다.
(실시형태 5)
본 실시형태에서는, 실시형태 1에서 설명한 트랜지스터를 이용한 반도체 장치의 일례에 대하여 설명한다.
도 21의 (A)에 기억 장치의 회로의 일례를 도시하고, 도 21의 (B)에는 단면도를 도시하였다.
기판(350)에는, 실리콘이나 탄소화 실리콘 등을 재료로 한 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 저마늄 등을 재료로 한 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 사용할 수도 있다.
기판(350) 위에 트랜지스터(300)를 형성한다. 트랜지스터(300)는 도 21의 (B)에 도시된 바와 같이 사이드월(355)을 갖는 플레이너형 트랜지스터를 사용할 수 있다. 트랜지스터는 STI(Shallow Trench Isolation)(351)를 형성하여 소자 분리하였다. 또한, 트랜지스터(300)는 Fin형 트랜지스터를 사용하여도 좋다. 또한, 트랜지스터(300)는 p채널형 트랜지스터를 사용하여도 좋고, n채널형 트랜지스터를 사용하여도 좋다. 또는 양쪽을 사용하여도 좋다.
본 실시형태에서 트랜지스터(300)는, 채널 형성 영역에 실리콘 단결정을 사용하지만, 채널 형성 영역에 예를 들어 산화물 반도체를 사용하여도 좋고, 실리콘 단결정에 한정되지는 않는다. 또한, 게이트 절연체로서의 기능을 갖는 절연체(354)로서는, 예를 들어 실리콘 단결정을 열 산화한 산화 실리콘을 사용하면 좋다. 이 외에도 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 하프늄막 등을 사용할 수 있다. 성막 방법은, 열 산화법, CVD법, 스퍼터링법, ALD법, 플라즈마 산화법, 플라즈마 질화법 등을 이용할 수 있다. 또는, 상술한 막 중에서 적절히 선택하여 적층막으로 할 수도 있다.
트랜지스터(300), STI(351), 및 확산층(353) 위에 절연체(360)를 성막하고, CMP를 수행하여 절연체(360) 표면을 평탄화한다. 절연체(360)로서는, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 하프늄막 등을 사용할 수 있다. 성막 방법으로서는, 열 산화법, CVD법, 스퍼터링법, ALD법, 플라즈마 산화법, 플라즈마 질화법 등을 이용할 수 있다. 평탄화에는, 다른 처리를 이용하여도 좋다. 또는, CMP와, 에칭(드라이 에칭, 웨트 에칭)이나 플라즈마 처리 등을 조합하여도 좋다.
절연체(360)에, 트랜지스터(300)의 게이트 전극(330)의 상면에 도달되는 콘택트 홀과, 확산층(353)의 상면에 도달되는 콘택트 홀을 형성하고, 도전체를 콘택트 홀에 매립하고, 절연체(360)의 상면이 노출될 때까지 CMP를 수행함으로써, 플러그(370), 플러그(371), 및 플러그(372)를 형성한다. 플러그(370), 플러그(371), 및 플러그(372)는 예를 들어, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는, 상술한 재료 중에서 적절히 복수 선택하여 적층막을 성막하여도 좋다. 성막 방법은 스퍼터링법, CVD법, ALD법, 도금법 등을 이용할 수 있다. 적층막을 성막할 때는 상기 복수의 방법을 이용하여도 좋다.
다음에, 절연체(360) 위에 도전체를 성막하여 배선층(373), 배선층(374), 및 배선층(375)을 형성한다. 배선층(373), 배선층(374), 및 배선층(375)은, 상술한 플러그(370), 플러그(371), 및 플러그(372)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다.
절연체(360), 배선층(373), 배선층(374), 및 배선층(375) 위에 절연체(361)를 성막하고, CMP를 수행하여 절연체(361) 표면을 평탄화한다. 절연체(361)는 상술한 절연체(360)와 같은 막이 사용되고 같은 성막 방법을 이용하여 형성할 수 있다.
절연체(361)에 배선층(373), 배선층(374), 및 배선층(375) 각각의 상면에 도달되는 콘택트 홀과, 홈을 형성하고, 도전체를 콘택트 홀과 홈에 매립한다. 다음에, 절연체(361)의 상면이 노출될 때까지 CMP를 수행하여, 플러그와 배선층을 겸한 배선층(376), 배선층(377), 및 배선층(378)을 형성한다. 배선층(376), 배선층(377), 및 배선층(378)은, 상술한 플러그(370), 플러그(371), 및 플러그(372)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다.
다음에, 절연체(361), 배선층(376), 배선층(377), 및 배선층(378) 위에 절연체(362)를 성막하여, 상술한 절연체(361)와 같은 방법으로 플러그와 배선층을 겸한 배선층(379), 배선층(380), 및 배선층(381)을 형성한다. 절연체(362)는 상술한 절연체(360)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다. 배선층(379), 배선층(380), 및 배선층(381)은 상술한 플러그(370), 플러그(371), 및 플러그(372)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다. 이 플러그와 배선층을 겸한 배선층은 필요에 따라 상술한 방법을 반복하여 형성할 수 있기 때문에, 집적도가 높은 반도체 장치를 제작할 수 있다.
다음에, 절연체(362), 배선층(379), 배선층(380), 및 배선층(381) 위에 절연체(363)를 성막한다. 절연체(363)는, 상술한 절연체(360)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다. 절연체(363)는 수소가 투과되기 어려운 기능을 갖는 것이 바람직하다. 또는, 절연체(363)는 성막하지 않아도 된다.
절연체(363) 위에 절연체(302)를 성막한다. 절연체(302)는 상술한 절연체(360)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다. 절연체(302)는 산소가 투과되기 어려운 기능을 갖는 것이 바람직하다. 예를 들어, 산화 알루미늄 등을 사용하여도 좋다.
다음에, 실시형태 3에서 설명한 방법으로 트랜지스터(310)를 형성한다. 다음에, 트랜지스터(310) 위에 절연체(303)를 성막한다. 절연체(303)는 상술한 절연체(360)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다. 절연체(303)는 산소가 투과되기 어려운 기능을 갖는 것이 바람직하다. 예를 들어, 산화 알루미늄 등을 사용하여도 좋다.
트랜지스터(300)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는 실리콘의 댕글링 본드를 종단(終端)하여 트랜지스터(300)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(310) 등의 근방에 제공되는 절연체 내의 수소는 산화물 반도체 내에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로 트랜지스터(310)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체를 사용한 트랜지스터 위에 산화물 반도체를 사용한 트랜지스터를 적층하여 제공하는 경우, 이들 사이에 수소를 차단하는 기능을 갖는 절연체(302)를 제공하는 것이 바람직하다. 절연체(302)보다 아래에 수소를 가둠으로써, 트랜지스터(300)의 신뢰성을 향상시킬 수 있다. 또한 절연체(302)보다 아래로부터, 절연체(302)보다 위로 수소가 확산되는 것을 억제할 수 있으므로, 트랜지스터(310)의 신뢰성을 향상시킬 수 있다. 또한, 트랜지스터(310) 위에 절연체(303)를 제공함으로써, 산화물 반도체 내의 산소의 확산을 방지할 수 있어 바람직하다. 도 21의 (B)에 도시된 바와 같이, 절연체(302)와 절연체(303)는 콘택트 홀(304)로 접속되며, 트랜지스터(310)를 밀봉하기 위하여 트랜지스터(310)를 절연체(302)와 절연체(303)로 둘러싸는 구조로 하는 것이 더 바람직하다.
다음에, 절연체(308)를 성막하여 플러그(382), 플러그(383), 및 플러그(384)를 형성한다. 플러그(382) 위, 플러그(383) 위, 및 플러그(384) 위에 각각 배선층(385), 배선층(386), 및 배선층(387)을 형성한다. 플러그(382), 플러그(383), 플러그(384), 배선층(385), 배선층(386), 및 배선층(387)은 상술한 플러그(370), 플러그(371), 및 플러그(372)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다. 바람직하게는, 플러그(382), 플러그(383), 플러그(384), 배선층(385), 배선층(386), 및 배선층(387)은 수소를 투과시키기 어려운 구조로 하면 좋다. 예를 들어, 질화 타이타늄 위에 텅스텐 등을 형성하여 2층 구조로 하여도 좋다.
다음에, 절연체(308), 배선층(385), 배선층(386), 및 배선층(387) 위에 절연체(364)를 성막하고, CMP를 수행하여 절연체(364) 표면을 평탄화한다. 절연체(364)는 상술한 절연체(360)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다.
절연체(364)에 배선층(386) 및 배선층(387)의 상면에 각각 도달되는 콘택트 홀을 형성하고 도전체를 콘택트 홀에 매립하고, 절연체(364)의 상면이 노출될 때까지 CMP를 수행하여 플러그(388) 및 플러그(389)를 형성한다. 플러그(388) 및 플러그(389)는 상술한 플러그(370), 플러그(371), 및 플러그(372)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다.
다음에, 절연체(364) 위에 도전체를 성막하여, 용량 소자(315)의 한쪽 전극(341) 및 배선층(390)을 형성한다. 전극(341) 및 배선층(390)은 상술한 플러그(370), 플러그(371), 플러그(372)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다. 다음에, 용량 소자(315)는, 다른 쪽 전극(342)이 한쪽 전극(341) 위의 절연체를 개재하여 중첩되도록 형성된다. 다음에, 절연체(365)를 성막하고, CMP를 수행하여 절연체(365) 표면을 평탄화한다. 절연체(365)는 상술한 절연체(360)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다.
절연체(365)에 용량 소자(315)의 다른 쪽 전극(342)의 상면에 도달되는 콘택트 홀과, 배선층(390)의 상면에 도달되는 콘택트 홀을 형성하고, 도전체를 콘택트 홀에 매립하고, 절연체(365)의 상면이 노출될 때까지 CMP를 수행하여 플러그(391) 및 플러그(392)를 형성한다. 플러그(391) 및 플러그(392)는 상술한 플러그(370), 플러그(371), 및 플러그(372)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다.
다음에, 절연체(365) 위에 도전체를 성막하여, 배선층(393) 및 배선층(394)을 형성한다. 배선층(393) 및 배선층(394)은 상술한 플러그(370), 플러그(371), 및 플러그(372)와 같은 막이 사용되고 같은 성막 방법이 이용될 수 있다.
또한, 도 21의 (B)에 도시된 플레이너형 용량 소자(315)를, 도 22에 도시된 실린더형 용량 소자(320)와 같이 형성하여도 좋다. 실린더형 용량 소자(320)는 플레이너형 용량 소자(315)보다 작은 면적으로 형성할 수 있으므로 더 바람직하다.
상술한 공정을 거쳐, 본 발명의 일 형태에 따른 반도체 장치를 제작할 수 있다.
본 실시형태는 적어도 그 일부를, 본 명세서에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
<촬상 장치>
이하에서는 본 발명의 일 형태에 따른 촬상 장치에 대하여 설명한다.
도 23의 (A)는 본 발명의 일 형태에 따른 촬상 장치(200)의 예를 도시한 상면도이다. 촬상 장치(200)는 화소부(210)와, 화소부(210)를 구동하기 위한 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)를 갖는다. 화소부(210)는 p행 q열(p 및 q는 2 이상의 정수)의 매트릭스 형태로 배치된 복수의 화소(211)를 갖는다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속되고, 복수의 화소(211)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 또한, 본 명세서 등에 있어서, 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 등을 합쳐서 '주변 회로' 또는 '구동 회로'라고 말하는 경우가 있다. 예를 들어, 주변 회로(260)는 주변 회로의 일부라고 할 수 있다.
또한, 촬상 장치(200)는 광원(291)을 갖는 것이 바람직하다. 광원(291)은 검출 광(P1)을 방사할 수 있다.
또한, 주변 회로는 논리 회로, 스위치, 버퍼, 증폭 회로, 및 변환 회로 중 적어도 하나를 갖는다. 또한, 주변 회로는 화소부(210)를 형성하는 기판 위에 제작하여도 좋다. 또한, 주변 회로의 일부 또는 전체에 IC 등 반도체 장치를 사용하여도 좋다. 또한, 주변 회로는 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 중 어느 하나 이상을 생략하여도 좋다.
또한, 도 23의 (B)에 도시된 바와 같이, 촬상 장치(200)가 갖는 화소부(210)에서 화소(211)를 기울여 배치하여도 좋다. 화소(211)를 기울여 배치함으로써, 행 방향 및 열 방향의 화소 간격(피치)을 짧게 할 수 있다. 이로써, 촬상 장치(200)에 의한 촬상의 품질을 더 높일 수 있다.
<화소의 구성예 1>
촬상 장치(200)가 갖는 하나의 화소(211)를 복수의 부화소(212)로 구성하고, 각 부화소(212)에 특정한 파장 대역의 광이 투과되는 필터(컬러 필터)를 조합함으로써, 컬러 화상 표시를 구현하기 위한 데이터를 얻을 수 있다.
도 24의 (A)는 컬러 화상을 얻기 위한 화소(211)의 일례를 도시한 상면도이다. 도 24의 (A)에 도시된 화소(211)는 적색(R) 파장 대역의 광이 투과되는 컬러 필터가 제공된 부화소(212)(이하에서 '부화소(212R)'라고도 함), 녹색(G) 파장 대역의 광이 투과되는 컬러 필터가 제공된 부화소(212)(이하에서 '부화소(212G)'라고도 함), 및 청색(B) 파장 대역의 광이 투과되는 컬러 필터가 제공된 부화소(212)(이하에서 '부화소(212B)'라고도 함)를 갖는다. 부화소(212)는 포토센서로서 기능할 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는 배선(231), 배선(247), 배선(248), 배선(249), 및 배선(250)과 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G), 및 부화소(212B)는 각각 독립된 배선(253)에 접속된다. 또한, 본 명세서 등에서, 예를 들어 n번째 행의 화소(211)에 접속된 배선(248) 및 배선(249)을 각각 '배선(248[n])' 및 '배선(249[n])'이라고 기재한다. 또한, 예를 들어 m번째 열의 화소(211)에 접속된 배선(253)을 '배선(253[m])'이라고 기재한다. 또한, 도 24의 (A)에 있어서, m번째 열의 화소(211)가 갖는 부화소(212R)에 접속되는 배선(253)을 배선(253[m]R), 부화소(212G)에 접속되는 배선(253)을 배선(253[m]G), 및 부화소(212B)에 접속되는 배선(253)을 배선(253[m]B)이라고 기재한다. 부화소(212)는 상술한 배선을 통하여 주변 회로와 전기적으로 접속된다.
또한, 촬상 장치(200)는 인접되는 화소(211)에서, 같은 파장 대역의 광이 투과되는 컬러 필터가 제공된 부화소(212)끼리가 스위치를 통하여 전기적으로 접속되는 구성을 갖는다. 도 24의 (B)에, n번째 행(n은 1 이상 p 이하의 정수)의 m번째 열(m은 1 이상 q 이하의 정수)에 배치된 화소(211)가 갖는 부화소(212)와, 상기 화소(211)에 인접되는 n+1번째 행의 m번째 열에 배치된 화소(211)가 갖는 부화소(212)의 접속 예를 도시하였다. 도 24의 (B)에 있어서, n번째 행의 m번째 열에 배치된 부화소(212R)와, n+1번째 행의 m번째 열에 배치된 부화소(212R)가 스위치(201)를 통하여 접속된다. 또한, n번째 행의 m번째 열에 배치된 부화소(212G)와, n+1번째 행의 m번째 열에 배치된 부화소(212G)가 스위치(202)를 통하여 접속된다. 또한, n번째 행의 m번째 열에 배치된 부화소(212B)와, n+1번째 행의 m번째 열에 배치된 부화소(212B)가 스위치(203)를 통하여 접속된다.
또한, 부화소(212)에 사용하는 컬러 필터는 적색(R), 녹색(G), 청색(B)에 한정되지 않고, 각각 시안(C), 황색(Y), 및 마젠타(M)의 광이 투과되는 컬러 필터를 사용하여도 좋다. 하나의 화소(211)에 3종류의 다른 파장 대역의 광을 검출하는 부화소(212)를 제공함으로써, 풀 컬러 화상을 얻을 수 있다.
또는, 각각 적색(R), 녹색(G), 및 청색(B)의 광이 투과되는 컬러 필터가 제공된 부화소(212)에 더하여, 황색(Y)의 광이 투과되는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 사용하여도 좋다. 또는, 각각 시안(C), 황색(Y), 및 마젠타(M)의 광이 투과되는 컬러 필터가 제공된 부화소(212)에 더하여, 청색(B)의 광이 투과되는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 사용하여도 좋다. 하나의 화소(211)에 4종류의 다른 파장 대역의 광을 검출하는 부화소(212)를 제공함으로써, 얻어진 화상의 색 재현성을 더 높일 수 있다.
또한, 예를 들어 도 24의 (A)에 있어서, 적색 파장 대역의 광을 검출하는 부화소(212), 녹색 파장 대역의 광을 검출하는 부화소(212), 및 청색 파장 대역의 광을 검출하는 부화소(212)의 화소수비(수광 면적비)는 1:1:1이 아니라도 좋다. 예를 들어, 화소수비(수광 면적비)를 적색:녹색:청색=1:2:1로 하는 베이어(Bayer) 배열로 하여도 좋다. 또는, 화소수비(수광 면적비)를 적색:녹색:청색=1:6:1로 하여도 좋다.
또한, 화소(211)에 제공하는 부화소(212)는 하나라도 좋지만, 2개 이상이면 바람직하다. 예를 들어, 같은 파장 대역의 광을 검출하는 부화소(212)를 2개 이상 제공함으로써, 중복성(redundancy)을 높이고 촬상 장치(200)의 신뢰성을 향상시킬 수 있다.
또한, 가시광을 흡수 또는 반사하고 적외광을 투과시키는 IR(Infrared) 필터를 사용함으로써, 적외광을 검출하는 촬상 장치(200)를 구현할 수 있다.
또한, ND(Neutral Density) 필터(감광(減光) 필터)를 사용하면, 광전 변환 소자(수광 소자)에 고광량의 광이 입사되었을 때 발생되는 출력 포화를 방지할 수 있다. 감광량이 다른 ND 필터를 조합하여 사용함으로써 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
또한, 상술한 필터 이외에도 화소(211)에 렌즈를 제공하여도 좋다. 여기서, 도 25의 단면도를 사용하여 화소(211), 필터(254), 및 렌즈(255)의 배치예를 설명한다. 렌즈(255)를 제공함으로써, 광전 변환 소자가 입사광을 효율적으로 수광할 수 있다. 구체적으로는, 도 25의 (A)에 도시된 바와 같이, 화소(211)에 형성된 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통하여 광(256)을 광전 변환 소자(220)에 입사시키는 구조로 할 수 있다.
다만, 일점 쇄선으로 둘러싼 영역과 같이, 화살표로 나타낸 광(256)의 일부가 배선(257)의 일부에 의하여 차광되는 경우가 있다. 따라서, 도 25의 (B)에 도시된 바와 같이 광전 변환 소자(220) 측에 렌즈(255) 및 필터(254)를 배치하여 광전 변환 소자(220)가 광(256)을 효율적으로 수광시키는 구조가 바람직하다. 광(256)을 광전 변환 소자(220) 측으로부터 광전 변환 소자(220)에 입사시킴으로써, 검출 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 25에 도시된 광전 변환 소자(220)로서, pn형 접합 또는 pin형 접합이 형성된 광전 변환 소자를 사용하여도 좋다.
또한, 방사선을 흡수하여 전하를 발생하는 기능을 갖는 물질을 사용하여 광전 변환 소자(220)를 형성하여도 좋다. 방사선을 흡수하여 전하를 발생하는 기능을 갖는 물질로서는 셀레늄, 요오드화 납, 요오드화 수은, 비소화 갈륨, 카드뮴 텔루라이드, 카드뮴 아연 합금 등이 있다.
예를 들어 광전 변환 소자(220)에 셀레늄을 사용하면, 가시광, 자외광, 적외광뿐만 아니라, X선이나 감마선 등 폭넓은 파장 대역에 걸쳐 광 흡수 계수를 갖는 광전 변환 소자(220)를 구현할 수 있다.
여기서, 촬상 장치(200)가 갖는 하나의 화소(211)는 도 25에 도시된 부화소(212)에 더하여 제 1 필터를 갖는 부화소(212)를 가져도 좋다.
<화소의 구성예 2>
이하에서는 실리콘을 사용한 트랜지스터와, 본 발명에 따른 산화물 반도체를 사용한 트랜지스터를 사용하여 화소를 구성하는 일례에 대하여 설명한다.
도 26 및 도 27은 촬상 장치를 구성하는 소자의 단면도이다. 도 26에 도시된 촬상 장치는 실리콘 기판(500)에 제공된 실리콘을 사용한 트랜지스터(551), 트랜지스터(551) 위에 적층하여 배치된 산화물 반도체를 사용한 트랜지스터(552) 및 트랜지스터(553), 및 실리콘 기판(500)에 제공된 포토다이오드(560), 마이크로렌즈어레이층(590), 컬러 필터층(592), 및 차광층(594)을 포함한다. 각 트랜지스터 및 포토다이오드(560)의 캐소드(562)는 플러그(570) 및 배선(571)과 전기적으로 접속된다. 또한, 포토다이오드(560)의 애노드(561)는 저저항 영역(563)을 통하여 플러그(570)와 전기적으로 접속된다.
또한, 촬상 장치는 실리콘 기판(500)에 제공된 트랜지스터(551) 및 포토다이오드(560)를 갖는 층(510)과, 층(510)과 접촉하여 제공되고 배선(571)을 갖는 층(520)과, 층(520)과 접촉하여 제공되고 트랜지스터(552) 및 트랜지스터(553)를 갖는 층(530)과, 층(530)과 접촉하여 제공되고 배선(572) 및 배선(573)을 갖는 층(540)을 갖는다.
또한, 도 26의 단면도의 일례에서는 포토다이오드(560)의 수광면은 실리콘 기판(500) 중 트랜지스터(551)가 형성된 면과는 반대 측에 제공되는 구성을 도시하였다. 이러한 구성으로 함으로써, 각종 트랜지스터나 배선 등의 영향을 받지 않고 광로를 확보할 수 있다. 따라서, 고개구율 화소를 형성할 수 있다. 다만, 포토다이오드(560)의 수광면이 트랜지스터(551)가 형성된 면과 같은 측에 제공될 수도 있다.
또한, 산화물 반도체를 사용한 트랜지스터를 사용하여 화소를 구성하는 경우에는 층(530)을 트랜지스터를 갖는 층으로 하면 좋다. 또는, 층(510)을 생략하여 산화물 반도체를 사용한 트랜지스터만으로 화소를 구성하여도 좋다.
또한, 실리콘을 사용한 트랜지스터를 사용하여 화소를 구성하는 경우에는 층(530)을 생략하면 좋다. 층(530)을 생략한 단면도의 일례를 도 27에 도시하였다.
또한, 실리콘 기판(500)은 SOI 기판이어도 좋다. 또한, 실리콘 기판(500) 대신에 저마늄, 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 또는 유기 반도체를 갖는 기판을 사용할 수도 있다.
여기서, 트랜지스터(551) 및 포토다이오드(560)를 갖는 층(510)과, 트랜지스터(552) 및 트랜지스터(553)를 갖는 층(530) 사이에 절연체(580)가 제공된다. 다만, 절연체(580)의 위치는 한정되지 않는다.
트랜지스터(551)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는 실리콘의 댕글링 본드를 종단하여 트랜지스터(551)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(552) 및 트랜지스터(553) 등의 근방에 제공되는 절연체 내의 수소는 산화물 반도체 내에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로 수소는 트랜지스터(552) 및 트랜지스터(553) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체를 사용한 트랜지스터 위에 산화물 반도체를 사용한 트랜지스터를 적층하여 제공하는 경우, 이들 사이에 수소를 차단하는 기능을 갖는 절연체(580)를 제공하는 것이 바람직하다. 절연체(580)보다 아래에 수소를 가둠으로써, 트랜지스터(551)의 신뢰성을 향상시킬 수 있다. 또한 절연체(580)보다 아래로부터, 절연체(580)보다 위로 수소가 확산되는 것을 억제할 수 있으므로, 트랜지스터(552) 및 트랜지스터(553) 등의 신뢰성을 향상시킬 수 있다. 또한, 트랜지스터(552) 및 트랜지스터(553) 위에 절연체(581)를 제공함으로써, 산화물 반도체 내의 산소의 확산을 방지할 수 있어 바람직하다. 도 26에 도시된 바와 같이 트랜지스터(552) 및 트랜지스터(553)를 절연체(580)와 절연체(581)로 둘러싸는 구조로 하고, 콘택트 홀(583)로 절연체(580)와 절연체(581)를 접속시키고 밀봉하면 더 바람직하다.
절연체(580)로서는, 예를 들어 절연체(363)에 대한 기재를 참조한다.
또한, 도 26의 단면도에 있어서, 층(510)에 제공되는 포토다이오드(560)와 층(530)에 제공되는 트랜지스터를 중첩하도록 형성할 수 있다. 이렇게 하면, 화소의 집적도를 높일 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다.
또한, 도 28의 (A1) 및 (B1)에 도시된 바와 같이 촬상 장치의 일부 또는 전체를 휘게 하여도 좋다. 도 28의 (A1)은 촬상 장치를 일점 쇄선 X1-X2 방향으로 휘게 한 상태를 도시한 것이다. 도 28의 (A2)는 도 28의 (A1) 중 일점 쇄선 X1-X2 부분의 단면도이다. 도 28의 (A3)은 도 28의 (A1) 중 일점 쇄선 Y1-Y2 부분의 단면도이다.
도 28의 (B1)은 촬상 장치를 일점 쇄선 X3-X4 방향 및 일점 쇄선 Y3-Y4 방향으로 휘게 한 상태를 도시한 것이다. 도 28의 (B2)는 도 28의 (B1) 중 일점 쇄선 X3-X4 부분의 단면도이다. 도 28의 (B3)은 도 28의 (B1) 중 일점 쇄선 Y3-Y4 부분의 단면도이다.
촬상 장치를 휘게 함으로써, 상면(像面)의 만곡이나 비점수차를 저감할 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 쉽게 할 수 있다. 예를 들어, 수차 보정을 위한 렌즈 수를 저감할 수 있으므로, 촬상 장치를 사용한 전자 기기 등의 소형화나 경량화를 구현할 수 있다. 또한, 촬상된 화상의 품질을 향상시킬 수 있다.
(실시형태 7)
이하에서는 본 발명의 일 형태에 따른 표시 장치에 대하여 도 29 및 도 30을 참조하여 설명한다.
표시 장치에 사용될 수 있는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함) 등이 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electroluminescent), 유기 EL 등을 포함한다. 이하에서는, 표시 장치의 일례로서 EL 소자를 사용한 표시 장치(EL 표시 장치) 및 액정 소자를 사용한 표시 장치(액정 표시 장치)에 대하여 설명한다.
또한, 이하에서 제시하는 표시 장치는 표시 소자가 밀봉된 상태의 패널과, 이 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태의 모듈을 포함한다.
또한, 이하에 제시된 표시 장치는 화상 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC, TCP가 부착된 모듈, TCP의 끝에 프린트 배선판을 갖는 모듈 또는 표시 소자에 COG 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
도 29는 본 발명의 일 형태에 따른 EL 표시 장치의 일례이다. 도 29의 (A)는 EL 표시 장치의 화소의 회로도이다. 도 29의 (B)는 EL 표시 장치 전체를 도시한 상면도이다. 또한, 도 29의 (C)는 도 29의 (B) 중 일점 쇄선 M-N 부분의 일부를 도시한 단면도이다.
도 29의 (A)는 EL 표시 장치에 사용되는 화소의 회로도의 일례이다.
또한, 본 명세서 등에서는 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대하여, 그 접속 대상이 특정되지 않더라도, 당업자라면 발명의 일 형태를 구성할 수 있는 경우가 있다. 즉, 접속 대상을 특정하지 않아도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고 접속 대상이 특정된 내용이 본 명세서 등에 기재되어 있을 때, 접속 대상을 특정하지 않는 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 특히 단자의 접속 대상으로서 복수의 개소가 상정될 경우에는, 그 단자의 접속 대상을 특정한 개소에 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만, 그 접속 대상을 특정함으로써 발명의 일 형태를 구성할 수 있는 경우가 있다.
또한, 본 명세서 등에서는 어떤 회로에 대하여 적어도 접속 대상을 특정하기만 하면, 당업자가 발명을 특정할 수 있는 경우가 있다. 또는, 어떤 회로에 대하여 적어도 기능을 특정하면, 당업자가 발명을 특정할 수 있는 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 따라서, 어떤 회로에 대하여 기능을 특정하지 않아도 접속 대상을 특정하기만 하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다. 또는, 어떤 회로에 대하여 접속 대상을 특정하지 않아도 기능을 특정하기만 하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다.
도 29의 (A)에 도시된 EL 표시 장치는 스위칭 소자(743), 트랜지스터(741), 용량 소자(742), 및 발광 소자(719)를 갖는다.
또한, 도 29의 (A) 등은 회로 구성의 일례이며, 트랜지스터를 추가할 수 있다. 반대로 말하면, 도 29의 (A)의 각 노드에 있어서, 트랜지스터, 스위치, 수동 소자 등을 추가하지 않는 것도 가능하다.
트랜지스터(741)의 게이트는 스위칭 소자(743)의 한쪽 단자 및 용량 소자(742)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(741)의 소스는 용량 소자(742)의 다른 쪽 전극과 전기적으로 접속되고, 발광 소자(719)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(741)의 드레인에는 전원 전위 VDD가 공급된다. 스위칭 소자(743)의 다른 쪽 단자는 신호선(744)과 전기적으로 접속된다. 발광 소자(719)의 다른 쪽 전극에는 정전위가 공급된다. 또한, 정전위는 접지 전위 GND 또는 그것보다 작은 전위로 한다.
스위칭 소자(743)로서 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터를 사용함으로써 화소 면적을 작게 할 수 있어, 해상도가 높은 EL 표시 장치로 할 수 있다. 또한, 스위칭 소자(743)로서, 트랜지스터(741)와 동일 공정을 거쳐 제작된 트랜지스터를 사용하면, EL 표시 장치의 생산성을 높일 수 있다. 또한, 트랜지스터(741) 또는/및 스위칭 소자(743)로서는, 예를 들어 상술한 트랜지스터를 적용할 수 있다.
도 29의 (B)는 EL 표시 장치의 상면도이다. EL 표시 장치는 기판(700), 기판(750), 실재(734), 구동 회로(735), 구동 회로(736), 화소(737), 및 FPC(732)를 갖는다. 실재(734)는 화소(737), 구동 회로(735), 및 구동 회로(736)를 둘러싸도록 기판(700)과 기판(750) 사이에 배치된다. 또한, 구동 회로(735) 또는/및 구동 회로(736)를 실재(734) 외측에 배치하여도 좋다.
도 29의 (C)는 도 29의 (B)의 일점 쇄선 M-N 부분의 일부에 대응하는 EL 표시 장치의 단면도이다.
도 29의 (C)에는 기판(700) 위의 절연체(708), 절연체(708)에 매립된 도전체(704a), 절연체(708) 및 도전체(704a) 위의 절연체(712a), 절연체(712a) 위의 전자 포획층(715), 절연체(712a) 및 전자 포획층(715) 위의 절연체(712b), 절연체(712b) 위에 있고 도전체(704a)와 중첩되는 영역을 갖는 반도체(706), 반도체(706)와 접촉하는 도전체(716a) 및 도전체(716b), 반도체(706), 도전체(716a), 및 도전체(716b) 위의 절연체(718a), 절연체(718a) 위의 절연체(718b), 절연체(718b) 위의 절연체(718c), 절연체(718c) 위에 있고 반도체(706)와 중첩되는 도전체(714a)를 갖는 트랜지스터(741)의 구조를 도시하였다. 또한, 이러한 트랜지스터(741)의 구조는 일례이며, 도 29의 (C)에 도시된 구조와 다른 구조라도 좋다.
따라서, 도 29의 (C)에 도시된 트랜지스터(741)에 있어서, 도전체(704a)는 게이트 전극으로서의 기능을 갖고, 전자 포획층(715)은 전자를 포획하는 기능을 갖고, 절연체(712a) 및 절연체(712b)는 게이트 절연체로서의 기능을 갖고, 도전체(716a)는 소스 전극으로서의 기능을 갖고, 도전체(716b)는 드레인 전극으로서의 기능을 갖고, 절연체(718a), 절연체(718b), 및 절연체(718c)는 게이트 절연체로서의 기능을 갖고, 도전체(714a)는 게이트 전극으로서의 기능을 갖는다. 또한, 반도체(706)는 광이 조사되면 전기 특성이 변동되는 경우가 있다. 따라서, 도전체(704a), 도전체(716a), 도전체(716b), 및 도전체(714a) 중 어느 하나 이상이 차광성을 갖는 것이 바람직하다.
또한, 절연체(718a) 및 절연체(718b)의 계면을 파선으로 나타내었지만, 이는 이들의 경계가 명확하지 않은 경우가 있는 것을 뜻한다. 예를 들어, 절연체(718a) 및 절연체(718b)로서 같은 종류의 절연체를 사용하였을 때, 관찰법에 따라서는 이들이 어느 쪽인지 구별이 안 되는 경우가 있다.
도 29의 (C)에는 기판(700) 위의 절연체(708), 절연체(708)에 매립된 도전체(704b), 절연체(708) 및 도전체(704b) 위의 절연체(712a), 절연체(712a) 위의 절연체(712b), 절연체(712b) 위에 있고 도전체(704b)와 중첩되는 도전체(716a), 도전체(716a) 위의 절연체(718a), 절연체(718a) 위의 절연체(718b), 절연체(718b) 위의 절연체(718c), 절연체(718c) 위에 있고 도전체(716a)와 중첩되는 도전체(714b)를 갖고, 도전체(716a) 및 도전체(714b)가 중첩되는 영역에서, 절연체(718a) 및 절연체(718b)의 일부가 제거되어 있는 용량 소자(742)의 구조를 도시하였다.
용량 소자(742)에 있어서, 도전체(704b) 및 도전체(714b)는 한쪽 전극으로서의 기능을 갖고, 도전체(716a)는 다른 쪽 전극으로서의 기능을 갖는다.
따라서, 용량 소자(742)는 트랜지스터(741)와 공통되는 막을 사용하여 제작할 수 있다. 또한, 도전체(704a) 및 도전체(704b)를 같은 종류의 도전체로 하는 것이 바람직하다. 이 경우, 도전체(704a) 및 도전체(704b)는 동일 공정을 거쳐 형성할 수 있다. 또한, 도전체(714a) 및 도전체(714b)를 같은 종류의 도전체로 하는 것이 바람직하다. 이 경우, 도전체(714a) 및 도전체(714b)는 동일 공정을 거쳐 형성할 수 있다.
도 29의 (C)에 도시된 용량 소자(742)는 점유 면적당 용량이 큰 용량 소자이다. 따라서, 도 29의 (C)는 표시 품위가 높은 EL 표시 장치이다. 또한, 도 29의 (C)에 도시된 용량 소자(742)는 도전체(716a)와 도전체(714b)가 중첩되는 영역을 얇게 하기 위하여, 절연체(718a)의 일부 및 절연체(718b)의 일부가 제거된 구조를 갖지만, 본 발명의 일 형태에 따른 용량 소자는 이에 한정되지는 않는다. 예를 들어, 도전체(716a)와 도전체(714b)가 중첩되는 영역을 얇게 하기 위하여, 절연체(718c)의 일부가 제거된 구조를 가져도 좋다.
트랜지스터(741) 및 용량 소자(742) 위에는 절연체(720)가 배치된다. 여기서, 절연체(720)는 트랜지스터(741)의 소스 전극으로서 기능하는 도전체(716a)에 도달되는 개구부를 가져도 좋다. 절연체(720) 위에는 도전체(781)가 배치된다. 도전체(781)는 절연체(720)의 개구부를 통하여 트랜지스터(741)와 전기적으로 접속되어도 좋다.
도전체(781) 위에는 도전체(781)에 도달되는 개구부를 갖는 격벽(784)이 배치된다. 격벽(784) 위에는 격벽(784)의 개구부에서 도전체(781)와 접촉하는 발광층(782)이 배치된다. 발광층(782) 위에는 도전체(783)가 배치된다. 도전체(781), 발광층(782), 및 도전체(783)가 중첩되는 영역이 발광 소자(719)이다.
여기까지는 EL 표시 장치의 예에 대하여 설명하였다. 다음에, 액정 표시 장치의 예에 대하여 설명한다.
도 30의 (A)는 액정 표시 장치의 화소의 구성예를 도시한 회로도이다. 도 30에 도시된 화소는 트랜지스터(751), 용량 소자(752), 및 한 쌍의 전극 사이에 액정이 충전된 소자(액정 소자)(753)를 갖는다.
트랜지스터(751)에서, 소스 및 드레인 중 한쪽이 신호선(755)에 전기적으로 접속되고, 게이트가 주사선(754)에 전기적으로 접속된다.
용량 소자(752)에서, 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 다른 쪽 전극이 공통 전위를 공급하는 배선에 전기적으로 접속된다.
액정 소자(753)에서, 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 다른 쪽 전극이 공통 전위를 공급하는 배선에 전기적으로 접속된다. 또한, 상술한 용량 소자(752)의 다른 쪽 전극이 전기적으로 접속되는 배선에 공급되는 공통 전위와, 액정 소자(753)의 다른 쪽 전극에 공급되는 공통 전위가 다른 전위라도 좋다.
또한, 액정 표시 장치도, 상면도는 EL 표시 장치와 같은 것으로 하여 설명한다. 도 29의 (B)에 도시된 액정 표시 장치 중 일점 쇄선 M-N 부분에 대응하는 단면도를 도 30의 (B)에 도시하였다. 도 30의 (B)에 있어서, FPC(732)는 단자(731)를 통하여 배선(733a)과 접속된다. 또한, 배선(733a)에는 트랜지스터(751)를 구성하는 도전체 및 반도체 중 어느 것과 같은 종류의 도전체 또는 반도체를 사용하여도 좋다.
트랜지스터(751)에 대해서는 트랜지스터(741)에 대한 기재를 참조한다. 또한, 용량 소자(752)에 대해서는 용량 소자(742)에 대한 기재를 참조한다. 또한, 도 30의 (B)에는 도 29의 (C)의 용량 소자(742)에 대응하는 용량 소자(752)의 구조를 도시하였지만, 이에 한정되지 않는다.
또한, 트랜지스터(751)의 반도체에 산화물 반도체를 사용하면, 오프 전류가 매우 작은 트랜지스터를 구현할 수 있다. 따라서, 용량 소자(752)에 유지된 전하가 누설되기 어렵고, 액정 소자(753)에 인가되는 전압을 장기간에 걸쳐 유지할 수 있다. 그러므로, 움직임이 적은 동영상이나 정지 화상을 표시할 때 트랜지스터(751)를 오프 상태로 함으로써, 트랜지스터(751)를 동작시키기 위한 전력이 불필요하게 되어, 소비 전력이 적은 액정 표시 장치를 구현할 수 있다. 또한, 용량 소자(752)의 점유 면적을 작게 할 수 있으므로, 개구율이 높은 액정 표시 장치, 또는 고정세(高精細)화된 액정 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 용량 소자(752) 위에는 절연체(721)가 배치된다. 여기서, 절연체(721)는 트랜지스터(751)에 도달되는 개구부를 갖는다. 절연체(721) 위에는 도전체(791)가 배치된다. 도전체(791)는 절연체(721)의 개구부를 통하여 트랜지스터(751)와 전기적으로 접속된다.
도전체(791) 위에는 배향막으로서 기능하는 절연체(792)가 배치된다. 절연체(792) 위에는 액정층(793)이 배치된다. 액정층(793) 위에는 배향막으로서 기능하는 절연체(794)가 배치된다. 절연체(794) 위에는 스페이서(795)가 배치된다. 스페이서(795) 및 절연체(794) 위에는 도전체(796)가 배치된다. 도전체(796) 위에는 기판(797)이 배치된다.
상술한 구조로 함으로써 점유 면적이 작은 용량 소자를 갖는 표시 장치를 제공할 수 있거나, 또는 표시 품위가 높은 표시 장치를 제공할 수 있다. 또는, 고정세 표시 장치를 제공할 수 있다.
예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 사용할 수 있고, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 예를 들어, EL 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 의하여 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), IMOD(interferometric modulator display) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등의 적어도 하나를 갖는다. 이들 외에도 전기적 또는 자기적 작용에 의하여 명암비, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가져도 좋다.
EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, FED(field emission display) 또는 SED(surface-conduction electron-emitter display) 방식 평면형 디스플레이 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록상표)), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하기 위해서는 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 가지도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄, 은 등을 가지도록 하면 좋다. 또한, 이 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비 전력을 더 저감할 수 있다.
또한, LED를 사용하는 경우, LED의 전극이나 질화물 반도체 아래에 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공하면 그 위에 질화물 반도체(예를 들어 결정을 갖는 n형 GaN 반도체) 등을 용이하게 성막할 수 있다. 또한 그 위에 결정을 갖는 p형 GaN 반도체 등을 제공하여 LED를 구성할 수 있다. 또한, 그래핀이나 그래파이트와, 결정을 갖는 n형 GaN 반도체 사이에 AlN층을 제공하여도 좋다. 또한, LED가 갖는 GaN 반도체는 MOCVD로 성막하여도 좋다. 다만, 그래핀을 제공하는 경우, LED가 갖는 GaN 반도체는 스퍼터링법으로 성막할 수도 있다.
(실시형태 8)
본 실시형태에서는, 상기 실시형태에서 예시한 트랜지스터, 또는 기억 장치를 포함하는 RF 태그에 대하여 도 31을 사용하여 설명한다.
본 실시형태에서의 RF 태그는, 내부에 기억 회로를 갖고, 기억 회로에 필요한 정보를 기억하고, 비접촉 수단, 예를 들어 무선 통신을 이용하여 외부와 정보를 주고받는 것이다. RF 태그는 이러한 특징을 가지므로, 물품 등의 개체 정보를 판독하여 물품을 식별하는 개체 인증 시스템 등에 이용할 수 있다. 또한, 이러한 용도에 사용하기 위해서는 매우 높은 신뢰성이 요구된다.
RF 태그의 구성에 대하여 도 31을 참조하여 설명한다. 도 31은 RF 태그의 구성예를 도시한 블록도이다.
도 31에 도시된 바와 같이, RF 태그(800)는 통신기(801)(질문기 또는 리더/라이터(reader/writer) 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 갖는다. 또한, RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 갖는다. 또한, 복조 회로(807)에 포함되는 정류 작용을 갖는 트랜지스터는, 역방향 전류를 충분히 억제할 수 있는 재료(예를 들어 산화물 반도체)가 사용된 구성으로 하여도 좋다. 이로써, 역방향 전류에 기인하는 정류 작용의 저하를 억제하여 복조 회로의 출력 포화를 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형 관계(linear relation)에 가깝게 할 수 있다. 또한, 데이터의 전송 방식은 한 쌍의 코일을 대향 배치하여 상호 유도에 의하여 교신하는 전자 결합 방식, 유도 전자계에 의하여 교신하는 전자 유도 방식, 전파를 사용하여 교신하는 전파 방식의 3가지로 대별된다. 본 실시형태에 도시된 RF 태그(800)는 상술한 어느 방식으로나 이용할 수 있다.
다음에, 각 회로의 구성에 대하여 설명한다. 안테나(804)는 통신기(801)에 접속된 안테나(802) 간에서 무선 신호(803)의 송수신을 수행하기 위한 것이다. 또한, 정류 회로(805)는 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류(예를 들어 반파(半波) 2배 전압 정류)하고, 후단(後段)에 제공된 용량 소자에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력 측 또는 출력 측에는 리미터 회로를 제공하여도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에, 일정 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정적인 전원 전압을 생성하여 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 전원 전압의 안정적인 상승을 이용하여 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 포락선 검출(envelope detection)에 의하여 입력 교류 신호를 복조하여 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 수행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하여 처리를 수행하기 위한 회로이다. 기억 회로(810)는 입력된 데이터를 유지하기 위한 회로이며, 로 디코더(row decoder), 칼럼 디코더(column decoder), 기억 영역 등을 갖는다. 또한, ROM(811)은 식별 번호(ID) 등을 저장하고 처리에 따라 이를 출력하기 위한 회로이다.
또한, 상술한 각 회로는 필요에 따라 적절히 제공할지 여부를 선택할 수 있다.
여기서, 상술한 실시형태에서 설명한 기억 회로를, 기억 회로(810)로서 사용할 수 있다. 본 발명의 일 형태에 따른 기억 회로는 전원이 차단된 상태에서도 정보를 유지할 수 있기 때문에, RF 태그에 적합하게 이용할 수 있다. 또한 본 발명의 일 형태에 따른 기억 회로는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에 비하여 현저히 작기 때문에, 데이터 판독 시와 기록 시의 최대 통신 거리의 차이를 발생시키지 않을 수도 있다. 또한, 데이터 기록 시에 전력이 부족하여 오동작되거나 잘못 기록되는 것을 억제할 수 있다.
또한, 본 발명의 일 형태에 따른 기억 회로는 비휘발성 메모리로서 사용할 수 있기 때문에 ROM(811)에 적용할 수도 있다. 이 경우에는, 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도 준비하여, 사용자가 자유롭게 재기록하지 못하게 해 두는 것이 바람직하다. 생산자가 출하 전에 고유 번호를 할당하고 제품을 출하함으로써, 제작한 RF 태그 모두에 고유 번호를 부여하는 것이 아니라, 출하하는 우량품에만 고유 번호를 할당하는 것이 가능하게 되므로, 출하 후의 제품의 고유 번호가 연속되어, 출하 후의 제품에 대응한 고객 관리가 용이하게 된다.
본 실시형태는 적어도 그 일부를, 본 명세서에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는, 적어도 상술한 실시형태에서 설명한 트랜지스터를 사용할 수 있고, 상술한 실시형태에서 설명한 기억 장치를 포함하는 CPU에 대하여 설명한다.
도 32는 상술한 실시형태에서 설명한 트랜지스터를 적어도 일부에 사용한 CPU의 일례의 구성을 도시한 블록도이다.
도 32에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit(연산 회로)), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 32에 도시된 CPU는 그 구성을 간략화하여 도시한 일례에 불과하며, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어, 도 32에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 이 코어를 복수 포함하고, 각 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급되는 비트 수를, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 명령 디코더(1193)에 입력되어 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령에 기초하여 각종 제어를 실시한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 실시한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호를 바탕으로, 내부 클럭 신호를 생성하는 내부 클럭 생성부를 구비하고, 내부 클럭 신호를 상기 각종 회로에 공급한다.
도 32에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서, 상술한 실시형태에 제시된 트랜지스터를 사용할 수 있다.
도 32에 도시된 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)의 유지 동작의 선택을 수행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서 플립플롭에 의한 데이터 유지를 행할지 또는 용량 소자에 의한 데이터 유지를 행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택되어 있는 경우, 용량 소자의 데이터 재기록이 실시되고, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급을 정지할 수 있다.
도 33은 레지스터(1196)로서 사용할 수 있는 기억 회로의 회로도의 일례이다. 기억 회로(1200)는 전원 차단에 의하여 기억 데이터가 휘발하는 회로(1201), 전원이 차단되어도 기억 데이터가 휘발하지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 갖는다. 또한, 기억 회로(1200)는 필요에 따라, 다이오드, 저항 소자, 인덕터 등 기타 소자를 더 가져도 좋다.
여기서, 회로(1202)에는 상술한 실시형태에서 설명한 기억 장치를 사용할 수 있다. 기억 회로(1200)로의 전원 전압 공급이 정지되었을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 접지 전위(0V), 또는 트랜지스터(1209)가 오프 상태가 되는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)가 하나의 도전형(예를 들어 n채널형)을 갖는 트랜지스터(1213)를 사용하여 구성되고 스위치(1204)가 상기 하나의 도전형과 반대의 도전형(예를 들어 p채널형)을 갖는 트랜지스터(1214)를 사용하여 구성된 예에 대하여 설명한다. 여기서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉 트랜지스터(1213)의 온 상태 또는 오프 상태)가 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉 트랜지스터(1214)의 온 상태 또는 오프 상태)가 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드 M2로 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위 VDD를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드 M1로 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략할 수도 있다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에는 제어 신호 WE가 입력된다. 스위치(1203) 및 스위치(1204)는, 제어 신호 WE와 다른 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽 스위치의 제 1 단자와 제 2 단자 사이가 도통 상태일 때 다른 쪽 스위치의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 33에서는, 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시하였다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리 소자(1206)에 의하여 그 논리값이 반전된 반전 신호가 되고 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 33에서는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되는 예를 도시하였지만, 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 33에 있어서, 기억 회로(1200)에 사용되는 트랜지스터 중 트랜지스터(1209) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체를 사용하여 형성되는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 회로(1200)에 사용되는 모든 트랜지스터를, 채널이 산화물 반도체를 사용하여 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 회로(1200)는 트랜지스터(1209) 외에도, 채널이 산화물 반도체를 사용하여 형성되는 트랜지스터를 포함하여도 좋고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체를 사용하여 형성되는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 33에 있어서 회로(1201)로서는, 예를 들어 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)로서는, 예를 들어 인버터나 클럭드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는 기억 회로(1200)에 전원 전압이 공급되지 않는 동안에는, 회로(1201)에 기억된 데이터를, 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 매우 작다. 그러므로, 상기 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 회로(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호가 오랫동안 유지된다. 이로써, 기억 회로(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지할 수 있다.
또한, 기억 회로는 스위치(1203) 및 스위치(1204)가 제공됨으로써 프리차지 동작을 수행하는 것을 특징으로 하기 때문에, 전원 전압 공급을 재개한 후에 회로(1201)가 이전의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에 있어서, 용량 소자(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 그러므로, 기억 회로(1200)로의 전원 전압 공급이 재개된 후, 용량 소자(1208)에 의하여 유지된 신호를 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)로 변환하여 회로(1202)로부터 판독할 수 있다. 따라서, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 약간 변동되어 있어도, 이전의 신호를 정확하게 판독할 수 있다.
프로세서가 갖는 레지스터나 캐시 메모리 등 기억 장치에 상술한 바와 같은 기억 회로(1200)를 사용함으로써, 전원 전압의 공급 정지로 인한 기억 장치 내의 데이터 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 짧은 시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 짧은 시간에도 전원을 정지할 수 있으므로 소비 전력을 억제할 수 있다.
본 실시형태에서는, 기억 회로(1200)를 CPU에 사용하는 예를 설명하였지만, 기억 회로(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF 태그에도 응용할 수 있다.
본 실시형태는 적어도 그 일부를, 본 명세서에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 실시형태에서는, 본 발명의 일 형태의 표시 패널의 구성예에 대하여 설명한다.
[구성예]
도 34의 (A)는 본 발명의 일 형태의 표시 패널의 상면도이고, 도 34의 (B)는 본 발명의 일 형태의 표시 패널의 화소에 액정 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 34의 (C)는 본 발명의 일 형태의 표시 패널의 화소에 유기 EL 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다.
배치하는 트랜지스터는, 상기 실시형태에 따라 형성할 수 있다. 또한, 상기 트랜지스터는 n채널형으로 하는 것이 용이하기 때문에, 구동 회로 중, n채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기 실시형태에 기재되는 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 34의 (A)에 도시하였다. 표시 장치의 기판(400) 위에는, 화소부(401), 제 1 주사선 구동 회로(402), 제 2 주사선 구동 회로(403), 신호선 구동 회로(404)를 갖는다. 화소부(401)에는, 신호선 구동 회로(404)로부터 연장되는 복수의 신호선이 배치되고, 제 1 주사선 구동 회로(402) 및 제 2 주사선 구동 회로(403)로부터 연장되는 복수의 주사선이 배치된다. 또한, 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스상으로 제공되어 있다. 또한, 표시 장치의 기판(400)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 접속된다.
도 34의 (A)에서는, 제 1 주사선 구동 회로(402), 제 2 주사선 구동 회로(403), 및 신호선 구동 회로(404)는, 화소부(401)와 같은 기판(400) 위에 형성된다. 따라서, 외부에 제공되는 구동 회로 등의 부품 수가 감소되어, 비용 저감을 도모할 수 있다. 또한, 기판(400) 외부에 구동 회로를 제공하는 경우, 배선을 연장시킬 필요가 생겨, 배선간 접속 수가 증가한다. 같은 기판(400) 위에 구동 회로를 제공한 경우, 그 배선 간의 접속 수를 줄일 수 있어, 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.
[액정 패널]
또한, 화소의 회로 구성의 일례를 도 34의 (B)에 도시하였다. 여기서는, VA 액정 표시 패널의 화소에 적용 가능한 화소 회로를 나타낸다.
이 화소 회로는, 하나의 화소에 복수의 화소 전극을 갖는 구성에 적용할 수 있다. 각 화소 전극은 상이한 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동할 수 있도록 구성되어 있다. 이것에 의하여, 멀티 도메인 설계된 화소의 각각의 화소 전극에 인가하는 신호를, 독립적으로 제어할 수 있다.
트랜지스터(416)의 게이트 배선(412)과, 트랜지스터(417)의 게이트 배선(413)은 상이한 게이트 신호가 공급될 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극(414)은 트랜지스터(416)와 트랜지스터(417)에서 공통적으로 사용된다. 트랜지스터(416)와 트랜지스터(417)는 상술한 실시형태에서 설명하는 트랜지스터를 적절히 사용할 수 있다. 따라서, 신뢰성이 높은 액정 표시 패널이 제공될 수 있다.
트랜지스터(416)에는 제 1 화소 전극이 전기적으로 접속되고, 트랜지스터(417)에는 제 2 화소 전극이 전기적으로 접속된다. 제 1 화소 전극과 제 2 화소 전극은 분리되어 있다. 또한, 제 1 화소 전극 및 제 2 화소 전극의 형상은 특별한 한정은 없다. 예를 들어, 제 1 화소 전극의 형상은 V자상으로 하면 좋다.
트랜지스터(416)의 게이트 전극은 게이트 배선(412)과 접속되고, 트랜지스터(417)의 게이트 전극은 게이트 배선(413)과 접속되어 있다. 게이트 배선(412) 및 게이트 배선(413)에 상이한 게이트 신호를 공급하여 트랜지스터(416) 및 트랜지스터(417)의 동작 타이밍을 다르게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(410)과, 유전체로서 기능하는 게이트 절연체와, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속되는 용량 전극으로 유지 용량을 형성하여도 좋다.
멀티 도메인 구조는 하나의 화소에 제 1 액정 소자(418)와 제 2 액정 소자(419)를 구비한다. 제 1 액정 소자(418)는 제 1 화소 전극과, 대향 전극과, 이들 사이의 액정층으로 구성되고, 제 2 액정 소자(419)는 제 2 화소 전극과, 대향 전극과, 이들 사이의 액정층으로 구성된다.
또한, 도 34의 (B)에 도시된 화소 회로는, 이에 한정되지 않는다. 예를 들어, 도 34의 (B)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 새롭게 추가하여도 좋다.
[유기 EL 패널]
화소의 회로 구성의 다른 일례를 도 34의 (C)에 도시하였다. 여기서는, 유기 EL 소자를 사용한 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극 중 한쪽으로부터 전자가, 다른 쪽으로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성 유기 화합물이 들뜬 상태를 형성하고, 이 들뜬 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메커니즘 때문에, 이러한 발광 소자는 전류 여기형 발광 소자라고 한다.
도 34의 (C)는 적용 가능한 화소 회로의 일례를 도시한 것이다. 여기서는 하나의 화소에 n채널형의 트랜지스터를 2개 사용하는 예를 나타낸다. 또한, 본 발명의 일 형태에 따른 금속 산화물막은 n채널형 트랜지스터의 채널 형성 영역에 사용할 수 있다. 또한, 상기 화소 회로는, 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(420)는 스위칭용 트랜지스터(421), 구동용 트랜지스터(422), 발광 소자(424), 및 용량 소자(423)를 갖는다. 스위칭용 트랜지스터(421)는 게이트 전극이 주사선(426)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극 중 한쪽)이 신호선(425)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극 중 한쪽)이 구동용 트랜지스터(422)의 게이트 전극에 접속된다. 구동용 트랜지스터(422)는 게이트 전극이 용량 소자(423)를 통하여 전원선(427)에 접속되고, 제 1 전극이 전원선(427)에 접속되고, 제 2 전극이 발광 소자(424)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(424)의 제 2 전극은 공통 전극(428)에 상당한다. 공통 전극(428)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(421) 및 구동용 트랜지스터(422)에는 상기 실시형태에서 설명한 트랜지스터를 적절히 사용할 수 있다. 이로써, 신뢰성이 높은 유기 EL 표시 패널이 제공될 수 있다.
발광 소자(424)의 제 2 전극(공통 전극(428))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위란, 전원선(427)에 공급되는 고전원 전위보다 낮은 전위이며, 예를 들어 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(424)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(424)에 인가함으로써, 발광 소자(424)에 전류를 흘려 발광시킨다. 또한, 발광 소자(424)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키며, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(423)는 구동용 트랜지스터(422)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(422)의 게이트 용량은, 채널 형성 영역과 게이트 전극 사이에서 형성되어도 좋다.
다음에, 구동용 트랜지스터(422)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(422)가 충분히 온 상태가 되는지, 오프 상태가 되는지의 2개의 상태가 되는 비디오 신호가 구동용 트랜지스터(422)에 입력된다. 또한, 구동용 트랜지스터(422)를 선형 영역에서 동작시키기 위하여, 전원선(427)의 전압보다 높은 전압을 구동용 트랜지스터(422)의 게이트 전극에 가한다. 또한, 신호선(425)에는 전원선 전압에 구동용 트랜지스터(422)의 문턱 전압(Vth)을 가한 값 이상의 전압을 인가한다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(422)의 게이트 전극에 발광 소자(424)의 순방향 전압에 구동용 트랜지스터(422)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다. 또한, 구동용 트랜지스터(422)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(424)에 전류를 흘린다. 또한, 구동용 트랜지스터(422)를 포화 영역에서 동작시키기 위하여, 전원선(427)의 전위를 구동용 트랜지스터(422)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써 발광 소자(424)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 화소 회로의 구성은, 도 34의 (C)에 도시된 화소 구성에 한정되지 않는다. 예를 들어, 도 34의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
도 34에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극), 고전위 측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 제 2 게이트 전극에는 배선(미도시)에 의하여 소스 전극에 공급하는 전위보다 낮은 전위 등, 상기에서 예시한 전위를 입력 가능한 구성으로 하면 좋다.
본 실시형태는, 적어도 그 일부를 본 명세서에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 발명의 일 형태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용될 수 있다. 이 외에도 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서 휴대 전화, 게임기(휴대용 게임기를 포함함), 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 35에 도시하였다.
도 35의 (A)에 도시된 휴대용 게임기는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 35의 (A)에 도시된 휴대용 게임기는 2개의 표시부(903) 및 표시부(904)를 가지지만, 휴대용 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 35의 (B)에 도시된 휴대 정보 단말은 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공되어 있다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의하여 연결되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(915)로 조정할 수 있다. 제 1 표시부(913)에 표시되는 영상을 접속부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은 포토센서라고도 하는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다.
도 35의 (C)에 도시된 노트북 퍼스널 컴퓨터는 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 35의 (D)에 도시된 전기 냉동 냉장고는 하우징(931), 냉장실 도어(932), 냉동실 도어(933) 등을 갖는다.
도 35의 (E)에 도시된 비디오 카메라는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 연결되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)로 조정할 수 있다. 표시부(943)에 표시되는 영상을 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 35의 (F)에 도시된 자동차는 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 갖는다.
본 실시형태는 적어도 그 일부를, 본 명세서에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 12)
본 실시형태에서는 본 발명의 일 형태에 따른 RF 태그의 사용예에 대하여 도 36을 참조하여 설명한다. RF 태그의 용도는 다방면에 걸치며, 예를 들어 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등(도 36의 (A) 참조)), 기록 매체(DVD나 비디오 테이프 등(도 36의 (B) 참조)), 포장용 용기류(포장지나 병 등(도 36의 (C) 참조)), 탈 것들(자전거 등(도 36의 (D) 참조)), 개인 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 붙이는 태그(도 36의 (E), (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(4000)는 표면에 부착시키거나 내장시켜 물품에 고정한다. 예를 들어, 책이면 종이에 내장시키고, 유기 수지로 이루어진 패키지이면 상기 유기 수지의 내부에 내장시킴으로써, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 태그(4000)는 소형, 박형, 경량이기 때문에, 물품에 고정된 후에도 그 물품 자체의 디자인성을 유지할 수 있다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 제공함으로써 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 태그를 붙임으로써, 검품 시스템 등 시스템의 효율화를 도모할 수 있다. 또한, 탈 것들에도 본 발명의 일 형태에 따른 RF 태그를 붙임으로써, 도난 등에 대한 보안성을 높일 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 RF 태그를 본 실시형태에 예로 든 각 용도에 사용함으로써, 정보의 기록이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 할 수 있다. 또한, 전력이 차단된 상태에서도 정보를 매우 오랫동안 유지할 수 있기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 사용할 수 있다.
본 실시형태는 적어도 그 일부를, 본 명세서에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
101: 반도체
102: 전자 포획층
102a: 절연체
102b: 절연체
102c: 절연체
102d: 도전체
102e: 절연체
103: 게이트 전극
104: 게이트 절연체
105: 게이트 전극
106: 전자 포획 준위
107: 전자
108: 곡선
109: 곡선
110: 트랜지스터
111: 용량 소자
200: 촬상 장치
201: 스위치
202: 스위치
203: 스위치
210: 화소부
211: 화소
212: 부화소
212B: 부화소
212G: 부화소
212R: 부화소
220: 광전 변환 소자
230: 화소 회로
231: 배선
247: 배선
248: 배선
249: 배선
250: 배선
253: 배선
254: 필터
254B: 필터
254G: 필터
254R: 필터
255: 렌즈
256: 광
257: 배선
260: 주변 회로
270: 주변 회로
280: 주변 회로
290: 주변 회로
291: 광원
300: 트랜지스터
302: 절연체
303: 절연체
304: 콘택트 홀
305: 절연체
308: 절연체
310: 트랜지스터
315: 용량 소자
320: 용량 소자
330: 게이트 전극
341: 전극
342: 전극
350: 기판
351: STI
353: 확산층
354: 절연체
355: 사이드 월
360: 절연체
361: 절연체
362: 절연체
363: 절연체
364: 절연체
365: 절연체
370: 플러그
371: 플러그
372: 플러그
373: 배선층
374: 배선층
375: 배선층
376: 배선층
377: 배선층
378: 배선층
379: 배선층
380: 배선층
381: 배선층
382: 플러그
383: 플러그
384: 플러그
385: 배선층
386: 배선층
387: 배선층
388: 플러그
389: 플러그
390: 배선층
391: 플러그
392: 플러그
393: 배선층
394: 배선층
400: 기판
401: 화소부
402: 주사선 구동 회로
403: 주사선 구동 회로
404: 신호선 구동 회로
410: 용량 배선
412: 게이트 배선
413: 게이트 배선
414: 드레인 전극
416: 트랜지스터
417: 트랜지스터
418: 액정 소자
419: 액정 소자
420: 화소
421: 스위칭용 트랜지스터
422: 구동용 트랜지스터
423: 용량 소자
424: 발광 소자
425: 신호선
426: 주사선
427: 전원선
428: 공통 전극
500: 실리콘 기판
510: 층
520: 층
530: 층
540: 층
551: 트랜지스터
552: 트랜지스터
553: 트랜지스터
560: 포토다이오드
561: 애노드
562: 캐소드
563: 저저항 영역
570: 플러그
571: 배선
572: 배선
573: 배선
580: 절연체
581: 절연체
583: 콘택트 홀
590: 마이크로렌즈어레이층
592: 컬러 필터층
594: 차광층
600: 기판
602: 절연체
604: 절연체
606: 게이트 전극
606b: 게이트 전극
608: 절연체
610: 전자 포획층
612: 절연체
612b: 드레인 전극
613: 산화물 반도체
614: 산화물 반도체
614a: 산화물 반도체
614c: 산화물 반도체
615: 도전체
616a: 소스 전극
616b: 드레인 전극
618: 게이트 절연체
620: 게이트 전극
622: 절연체
650: 채널 형성 영역
700: 기판
704a: 도전체
704b: 도전체
706: 반도체
708: 절연체
712a: 절연체
712b: 절연체
714a: 도전체
714b: 도전체
715: 전자 포획층
716a: 도전체
716b: 도전체
718a: 절연체
718b: 절연체
718c: 절연체
719: 발광 소자
720: 절연체
721: 절연체
731: 단자
732: FPC
733a: 배선
734: 실재
735: 구동 회로
736: 구동 회로
737: 화소
741: 트랜지스터
742: 용량 소자
743: 스위칭 소자
744: 신호선
750: 기판
751: 트랜지스터
752: 용량 소자
753: 액정 소자
754: 주사선
755: 신호선
781: 도전체
782: 발광층
783: 도전체
784: 격벽
791: 도전체
792: 절연체
793: 액정층
794: 절연체
795: 스페이서
796: 도전체
797: 기판
800: RF 태그
801: 통신기
802: 안테나
803: 무선 신호
804: 안테나
805: 정류 회로
806: 정전압 회로
807: 복조 회로
808: 변조 회로
809: 논리 회로
810: 기억 회로
811: ROM
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실 도어
933: 냉동실 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 명령 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200: 기억 회로
1201: 회로
1202: 회로
1203: 스위치
1204: 스위치
1206: 논리 소자
1207: 용량 소자
1208: 용량 소자
1209: 트랜지스터
1210: 트랜지스터
1213: 트랜지스터
1214: 트랜지스터
1220: 회로
4000: RF 태그
5100: 펠릿
5120: 기판
5161: 영역

Claims (2)

  1. 제 1 트랜지스터와,
    상기 제 1 트랜지스터 위의 제 1 절연체와,
    상기 제 1 절연체 위의 제 2 트랜지스터를 갖고,
    상기 제 1 트랜지스터는 실리콘을 갖고,
    상기 제 2 트랜지스터는 게이트 전극과, 소스 전극과, 드레인 전극과, 반도체를 갖고,
    상기 반도체는 상기 제 2 트랜지스터의 채널 형성 영역을 갖고,
    제 2 절연체를 개재하여 상기 반도체와 중첩되는 제 1 도전체를 갖고,
    상기 제 1 도전체를 개재하여 상기 반도체와 중첩되는 제 2 도전체를 갖고,
    상기 제 2 도전체는 상기 반도체를 사이에 두고 상기 게이트 전극의 반대 측에 위치하고,
    상기 제 2 도전체는 상기 채널 형성 영역과 중첩되는 영역을 갖지 않는 반도체 장치.
  2. 제 1 트랜지스터와,
    상기 제 1 트랜지스터 위의 제 1 절연체와,
    상기 제 1 절연체 위의 제 2 트랜지스터와,
    상기 제 2 트랜지스터와 전기적으로 접속된 포토다이오드를 갖고,
    상기 제 1 트랜지스터는 실리콘을 갖고,
    상기 제 2 트랜지스터는 게이트 전극과, 소스 전극과, 드레인 전극과, 반도체를 갖고,
    상기 반도체는 상기 제 2 트랜지스터의 채널 형성 영역을 갖고,
    제 2 절연체를 개재하여 상기 반도체와 중첩되는 제 1 도전체를 갖고,
    상기 제 1 도전체를 개재하여 상기 반도체와 중첩되는 제 2 도전체를 갖고,
    상기 제 2 도전체는 상기 반도체를 사이에 두고 상기 게이트 전극의 반대 측에 위치하고,
    상기 제 2 도전체는 상기 채널 형성 영역과 중첩되는 영역을 갖지 않는 반도체 장치.
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