KR20180033385A - 플렉서블 표시장치 - Google Patents

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윤상천
권세열
권회용
김은아
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엘지디스플레이 주식회사
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Abstract

본 발명은 플라스틱 기판 상에 배치된 산화물 반도체 박막트랜지스터를 포함하는 플렉서블 표시장치에 관한 것으로, 제1 버퍼층, 제2 버퍼층, 및 액티브층을 포함한다. 제1 버퍼층은 플라스틱 기판 상에 배치된다. 제2 버퍼층은 제1 버퍼층 상에 배치되며, 실리콘 산화막(SiOx)으로 이루어진다. 액티브층은 제2 버퍼층 상에 배치되며, 산화물 반도체로 이루어진다. 제1 버퍼층은 하부막 및 상부막을 포함한다. 하부막은 플라스틱 기판 상에 접하며, 실리콘 질화막(SiNx)으로 이루어진다. 상부막은 하부막 상에 배치되며, 실리콘 산화막(SiOx)으로 이루어진다.

Description

플렉서블 표시장치{FLEXIBLE DISPLAY DEVICE}
본 발명은 플렉서블 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플라스틱 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동이 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
유기발광표시장치는 유연한 플라스틱 기판 상에 구비되는 복수의 버퍼층을 포함할 수 있다. 복수의 버퍼층은 유기발광표시장치의 제조 공정 중에서 하부의 플라스틱 기판으로부터 확산되는 이온이나 불순물을 차단한다. 또한, 복수의 버퍼층은 유기발광표시장치 완성 후 플라스틱 기판으로부터 외부의 수분 침투를 차단하여 박막 트랜지스터 및 유기발광 다이오드의 열화를 방지한다.
다만, 버퍼층을 구성하는 물질의 물성에 따라 이와 인접하여 배치된 소자에 영향을 주어 소자 특성을 저하시키는 문제점이 발생할 수 있다. 예를 들어, 버퍼층은 실리콘 질화막(SiNx)을 포함할 수 있다. 박막 트랜지스터가 산화물 반도체를 포함하는 경우, 실리콘 질화막에 존재하는 수소가 확산되어 산화물 반도체의 전기적 특성이 저하되는 문제점이 발생할 수 있다.
본 발명의 목적은 플라스틱 기판을 통해 유입되는 수분을 차단할 수 있는 표시장치를 제공하는 데 있다. 본 발명의 목적은 버퍼층을 구성하는 실리콘 질화막에 의해, 산화물 반도체의 전기적 특성이 저하되는 것을 방지할 수 있는 플렉서블 표시장치를 제공하는 데 있다.
본 발명은 플라스틱 기판 상에 배치된 산화물 반도체 박막트랜지스터를 포함하는 플렉서블 표시장치에 관한 것으로, 제1 버퍼층, 제2 버퍼층, 및 액티브층을 포함한다. 제1 버퍼층은 플라스틱 기판 상에 배치된다. 제2 버퍼층은 제1 버퍼층 상에 배치되며, 실리콘 산화막(SiOx)으로 이루어진다. 액티브층은 제2 버퍼층 상에 배치되며, 산화물 반도체로 이루어진다. 제1 버퍼층은 하부막 및 상부막을 포함한다. 하부막은 플라스틱 기판 상에 접하며, 실리콘 질화막(SiNx)으로 이루어진다. 상부막은 하부막 상에 배치되며, 실리콘 산화막(SiOx)으로 이루어진다.
본 발명에 따른 플렉서블 표시장치는 실리콘 질화막을 포함하는 버퍼층을 형성함으로써, 플라스틱 기판으로부터 확산되는 이온이나 불순물을 차단하고 외부로부터의 수분 침투를 차단할 수 있는 이점이 있다.
본 발명에 따른 플렉서블 표시장치는 두께 대비 투습도가 우수한 실리콘 질화막을 이용함으로써, 소정의 배리어 특성을 확보하면서 얇은 두께를 갖는 버퍼층을 구현할 수 있다. 따라서, 본 발명은 표시장치의 유연성을 확보하면서도, 외부로부터의 수분 침투를 차단할 수 있는 플렉서블 표시장치를 제공할 수 있다.
본 발명에 따른 플렉서블 표시장치는 실리콘 질화막 위에 실리콘 산화막이 적층된 버퍼층을 형성함으로써, 실리콘 질화막에 포함된 다량의 수소가 산화물 반도체에 유입되는 불량을 방지할 수 있다. 따라서, 산화물 반도체의 전기적 특성 저하를 방지할 수 있다.
도 1은 플렉서블 표시장치의 개략적인 블록도이다.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이다.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이다.
도 4는 본 발명의 바람직한 실시예에 따른 플렉서블 표시장치를 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 제1 버퍼층 구성을 개략적으로 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 제1 버퍼층의 구성을 개략적으로 나타낸 도면이다.
도 7은 비교예와 실험예에 의한 버퍼층 적층 구조를 개략적으로 도시한 도면이다.
도 8은 비교예와 실험예에 의한 산화물 반도체 박막트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유연한 플라스틱 기판 상에 표시소자가 형성된 플렉서블(Flexible) 표시장치이다. 본 발명에 의한 플렉서블 표시장치는 액정표시장치(Liquid Crystal display, LCD), 전계방출 표시장치(Field Emission display : FED), 플라즈마 디스플레이 패널(Plasma display Panel, PDP), 유기발광 표시장치(Organic Light Emitting display, OLED), 전기영동 표시장치(Electrophoresis, EPD), 양자점 표시장치(Quantum Dot display; QDD) 등의 표시장치 기반으로 구현될 수 있다. 이하, 설명의 편의를 위해, 플렉서블 표시장치가 유기발광 다이오드 소자를 포함하는 경우를 예로 들어 설명한다.
플렉서블 표시장치는 제1 전극, 제1 전극과 대향하는 제2 전극 및 제1 전극과 제2 전극 사이에 개재된 발광층을 포함한다. 제1 전극은 애노드 전극일 수 있고, 제2 전극은 캐소드 전극일 수 있다. 플렉서블 표시장치는, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
본 발명에 따른 플렉서블 표시장치는 상부로 광이 방출되는 전면발광 타입과 하부로 광이 방출되는 배면발광 타입에 모두 적용할 수 있다. 또한, 플렉서블 표시장치를 투과하여 배면의 사물을 볼 수 있는 투명 디스플레이로도 적용 가능하다.
본 발명에 의한 플렉서블 표시장치는, 표시장치의 유연성을 확보하기 위해, PI(polyimide)와 같은 플라스틱 기판을 이용한다. 플라스틱 기판의 경우, 배리어(barrier) 특성이 매우 낮기 때문에 배리어 기능을 수행하는 버퍼층이 추가로 구비될 필요가 있다. 버퍼층은 플라스틱 기판 상에 위치하여 플라스틱 기판으로부터 확산되는 이온이나 불순물을 차단하고 외부로부터의 수분 침투를 차단한다.
일반적으로, 버퍼층은 실리콘 산화막(SiOx) 및 실리콘 질화막(SiNx)을 포함할 수 있다. 실리콘 산화막(SiOx) 및 실리콘 질화막(SiNx)은, 각각 소정의 배리어 특성을 갖기 때문에 기판을 통해 유입되는 수분의 침투를 차단할 수 있다.
소정의 배리어 특성을 만족하기 위해 요구되는 실리콘 산화막(SiOx)과 실리콘 질화막(SiNx)의 최소 두께는 상이하다. 실제로, 투습도(WVTR :Water Vapor Transmission Rate) 10-2 내지 10-4g/㎡day 를 만족하기 위한 실리콘 산화막(SiOx)과 실리콘 질화막(SiNx)의 최소 두께를 측정해 본 결과, 실리콘 질화막(SiNx) 의 최소 두께는 대략 8nm이고, 실리콘 산화막(SiO2)의 최소 두께는 대략 25nm로 나타났다. 즉, 동일 두께를 가정할 때, 실리콘 질화막(SiNx)의 배리어 특성은 실리콘 산화막(SiO2)의 배리어 특성보다 매우 우수하다는 것을 알 수 있다.
본 발명은, 소정의 배리어 특성을 만족하기 위해 요구되는 실리콘 산화막(SiOx)의 두께가 실리콘 질화막(SiNx)의 두께보다 두꺼운 점 및 버퍼층의 두께가 증가할수록 표시장치의 유연성이 저하되는 점을 고려하여, 버퍼층을 구성하는 물질로 실리콘 질화막(SiNx)의 이용하는 것을 특징으로 한다.
다만, 본 발명에 의한 표시장치는 산화물 반도체를 이용한 박막트랜지스터를 포함하기 때문에, 산화물 반도체로의 수소 유입을 차단할 필요가 있다. 즉, 폴리 실리콘 반도체의 경우, 공극(vacancy)의 존재에 따른 소자 특성 저하를 고려하여 폴리 실리콘 반도체 물질 내의 공극에 수소를 채워주는 수소화 공정이 필요한 반면, 산화물 반도체 물질은 공유 결합이 안된 공극이 캐리어(carrier)로써 역할을 할 수 있으므로 공극을 어느 정도 보유할 필요가 있다. 따라서, 많은 양의 수소들이 산화물 반도체로 유입되는 것을 방지할 필요가 있다.
구체적으로, 버퍼층에 실리콘 질화막(SiNx)이 포함되면 실리콘 질화막(SiNx) 내에 존재하는 수소가 산화물 반도체로 확산되어, 채널(channel) 내의 캐리어 농도를 변화시킬 수 있다. 이에 따라, 산화물 반도체 박막트랜지스터의 문턱 전압(threshold voltage)이 네거티브(negative)방향으로 시프트(shift)되거나, 산화물 반도체의 채널이 도체화 되어 표시장치의 화상 품질이 저하될 수 있다. 이러한 문제점에 기인하여, 종래에는 표시장치에 산화물 반도체를 이용한 박막트랜지스터를 적용함에 있어서, 실리콘 질화막(SiNx)을 버퍼층으로 사용하지 못했다.
본 발명은 산화물 반도체 박막트랜지스터를 적용한 표시장치를 제공함에 있어서, 실리콘 질화막(SiNx)을 버퍼층으로써 이용할 수 있는 개선 구조를 개시한다.
도 1은 플렉서블 표시장치의 개략적인 블록도이다. 도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이다. 도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이다.
도 1을 참조하면, 플렉서블 표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시 패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 데이터 회로기판에 IC 형태로 형성된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(50)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
도 2를 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 보상회로(CC) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 트랜지스터(SW)나 구동 트랜지스터(DR)에 연결된 커패시터는 보상회로(CC) 내부로 위치할 수 있다.
보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.
또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 추가된 신호라인은 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터 및 유기발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수도 있다.
또한, 도 2 및 도 3에서는 보상회로(CC)가 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에 위치하는 것으로 도시하였지만, 구동 트랜지스터(DR)와 유기발광다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 2와 도 3에 한정되지 않는다.
도 4는 본 발명의 바람직한 실시예에 따른 플렉서블 표시장치를 나타낸 단면도이다. 도 5는 본 발명의 일 실시예에 따른 제1 버퍼층 구성을 개략적으로 나타낸 도면이다. 도 6은 본 발명의 다른 실시예에 따른 제1 버퍼층의 구성을 개략적으로 나타낸 도면이다.
도 4 및 도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 플렉서블 표시장치는 플라스틱 기판(SUB) 상에 구비된 박막트랜지스터(DT)와 유기발광 다이오드(OLE)를 포함한다. 플라스틱 기판(SUB)은 예를 들어 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 플렉서블 표시장치는 유연한(flexible)한 특성을 가진다.
플라스틱 기판(SUB)과 박막트랜지스터(DT) 사이에 제1 버퍼층(BF1)과 제2 버퍼층(BF2)이 위치한다. 제1 버퍼층(BF1)은 100~11000 Å 두께로 형성될 수 있고, 제2 버퍼층(BF2)은 100~10000 Å 두께로 형성될 수 있다. 제1 버퍼층(BF1)과 제2 버퍼층(BF2) 사이에 광차단층(LS)이 위치한다. 광차단층(LS)은 박막트랜지스터(DT)의 액티브층(ACT) 특히, 채널(channel)에 중첩되도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호하는 역할을 한다.
제1 버퍼층(BF1)은 플라스틱 기판(SUB)으로부터 확산되는 이온이나 불순물을 차단하고, 외부의 수분 침투를 차단하는 역할을 한다. 제1 버퍼층(BF1)은, 실리콘 질화막(SiNx)으로 이루어진 하부막(BL)과, 실리콘 산화막(SiOx)으로 이루어진 상부막(TL)을 포함한다. 하부막(BL)과 상부막(TL)은 순차적으로 적층되며, 플라스틱 기판(SUB)과 박막트랜지스터(DT)의 액티브층(ACT) 사이에 위치한다.
하부막(BL)은 플라스틱 기판(SUB)의 상에 위치한다. 하부막(BL)은 소정의 배리어 특성 갖는 두께로 형성되어 플라스틱 기판(SUB)을 통해 유입되는 수분을 차단한다. 하부막(BL)은 실리콘 질화막(SiNx)으로 이루어져 있기 때문에 얇은 두께로도 소정의 배리어 특성을 만족할 수 있다. 이는, 플렉서블 표시장치의 두께 증가를 방지하여 소정의 유연성을 확보할 수 있음을 의미한다. 하부막(BL)은 소정의 배리어 특성을 만족할 수 있는 최소 두께를 갖는다. 하부막(BL)은 100 내지 6000Å의 두께로 형성될 수 있다. 본 발명은, 실리콘 산화막(SiOx) 대비 배리어 특성이 우수한(동일 두께 대비) 실리콘 질화막(SiNx)을 플라스틱 기판(SUB) 상에 직접 접촉되는 최초 레이어로 설정함으로써, 소정의 배리어 특성 및 소정의 유연성을 동시에 확보할 수 있다.
본 발명은 플라스틱 기판(SUB)을 통한 수분 유입을 차단하기 위해 하부막(BL)을 플라스틱 기판(SUB)상에 직접 형성하기 때문에, 플라스틱 기판(SUB)과 하부막(BL) 사이의 계면 특성을 고려할 필요가 있다.
예를 들어, 플라스틱 기판(SUB)에 실리콘 산화막(SiOx)을 직접 형성하는 경우, 플라스틱 기판(SUB)과 실리콘 산화막(SiOx) 간의 물성 차이에 의해 플라스틱 기판(SUB)과 실리콘 산화막(SiOx)의 계면 사이에서 필링(peeling)이 발생할 수 있다. 본 발명은, 실리콘 산화막(SiOx) 대비 플라스틱 기판(SUB)과 표면 특성이 유사한 실리콘 질화막(SiNx)을 플라스틱 기판(SUB) 상에 직접 접촉되는 최초 레이어로 설정함으로써, 플라스틱 기판(SUB)과 하부막(BL)의 계면 사이에 발생할 수 있는 접착 불량 문제를 최소화할 수 있다.
본 발명은, 기존의 글라스(glass) 기판이 아닌 열전도도가 상대적으로 낮은 플라스틱 기판(SUB)을 이용하기 때문에, 박막트랜지스터와 같은 내부 구동 소자로부터 발생되는 열을 효과적으로 열 확산시키기 위한 보조 수단이 필요하다. 본 발명은 효과적인 열 확산을 위해, 열 전도도가 높은 실리콘 질화막(SiNx)으로 이루어진 하부막(BL)을 플라스틱 기판(SUB)상에 직접 배치한다. 실리콘 질화막(SiNx)의 열 전도도는 실리콘 산화막(SiOx) 대비 대략 15배 정도 높은 것으로 알려져 있다. 본 발명은, 열 전도도가 우수한 실리콘 질화막(SiNx)을 플라스틱 기판(SUB) 상에 직접 접촉되는 최초 레이어로 설정함으로써 별도의 보조 수단을 구비함이 없이 열을 효율적으로 방출할 수 있다.
상부막(TL)은 하부막(BL)과 액티브층(ACT) 사이에 위치한다. 상부막(TL)은 100 내지 5000Å의 두께로 형성될 수 있다. 본 발명은 하부막(BL)과 액티브층(ACT) 사이에 상부막(TL)을 배치함으로써, 하부막(BL)에 존재하는 수소의 액티브층(ACT) 방향으로의 이동 경로를 상대적으로 길게 확보할 수 있다. 또한, 본 발명은 배리어로써 기능하는 상부막(TL)을 하부막(BL) 위에 배치함으로써, 하부막(BL)으로부터 확산되는 수소를 액티브층(ACT) 방향이 아닌 플라스틱 기판(SUB) 방향으로 유도할 수 있다. 이에 따라, 하부막(BL)으로부터 확산된 수소는 하부막(BL) 아래의 플라스틱 기판(SUB) 방향으로 이동하여 외부로 용이하게 방출될 수 있다. 본 발명은 하부막(BL)을 기판과 접하게 배치하고 그 위에 상부막(TL)을 적층함으로써, 하부막(BL)으로부터 액티브층(ACT)으로의 수소 유입을 줄일 수 있고, 이에 따라 산화물 반도체의 전기적 특성 저하를 최소화할 수 있다.
하부막(BL)의 두께는, 상부막(TL)의 두께와 동일하거나, 상부막(TL)의 두께보다 두꺼운 것이 바람직하다. 하부막(BL)은 외부로부터의 이물을 충분히 차단할 수 있을 정도의 두께로 형성될 수 있고, 상부막(BL)은 표시장치의 유연성을 고려하여 제1 버퍼층(BF1)의 전체 두께를 얇게 설정하기 위해 하부막(BL) 대비 동등하거나 얇은 두께로 형성될 수 있다.
플라스틱 기판(SUB)으로부터 확산되는 이온이나 불순물 및 외부로부터의 수분은, 실리콘 질화막(SiNx)으로 이루어진 하부막(BL)에 의해 대부분 차단되기 때문에, 실리콘 산화막(SiOx)으로 이루어진 상부막(TL)은 상대적으로 얇은 두께로 형성되면 충분하다. 즉, 본 발명은 하부막(BL)이 실리콘 산화막(SiOx)만으로 이루어지는 경우에 비해 얇은 두께로도 투습 신뢰성을 확보할 수 있다. 이는, 배리어 특성을 확보하면서, 플렉서블 표시장치의 전체 두께 증가를 방지하여 소정의 유연성을 확보할 수 있음을 의미한다.
도 6을 더 참조하면, 제1 버퍼층을 구성하는 하부막(BL)은 제1 하부막(BL1)과 제2 하부막(BL2)으로 나누어 분할 증착될 수 있다. 일 예로, 제1 하부막(BL1)과 제2 하부막(BL2)은 동일 챔버(chamber) 내에서 시간 간격을 두고 차례로 증착될 수 있다. 제1 하부막(BL1)은 실리콘 질화막(SiNx)으로 이루어진다. 제2 하부막(BL2)은 실리콘 질화막(SiNx)으로 이루어진다. 제1 하부막(BL1)은 100Å 내지 3000Å 두께로 형성될 수 있다. 제2 하부막(BL2)은 100Å 내지 3000Å 두께로 형성될 수 있다.
CVD(Chemical Vapor Deposition) 공정 시, 하부막(BL)은 전면에 걸쳐 균일도 있게 증착되지 못하고, 위치에 따른 두께 편차가 발생할 수 있다. 이 경우, 하부막(BL)의 표면 특성이 저하되어, 하부막(BL) 상부에 위치하는 상부막(TL)이 박리되는 등의 불량이 발생할 수 있다.
본 발명은 하부막(BL)을 제1 하부막(BL1)과 제2 하부막(BL2)으로 분할 증착하여, 하부막(BL)의 두께 편차를 줄일 수 있다. 즉, 하부막(BL)을 단일 공정으로 증착하는 경우, 공정 계속 중 해당 물질이 특정 위치에 집중적으로 증착되어 두께 편차가 과도하게 발생할 수 있다. 이에 비하여, 분할 증착하는 경우 각 공정이 시간적 및/또는 공간적으로 분리되어 진행된다. 따라서, 제1 공정 계속 중 해당 물질이 어느 위치에 집중적으로 증착되었다고 하더라도, 증착이 집중되는 위치가 제2 공정 중에 변경되기 때문에 위치에 따른 두께 편차가 완화될 수 있다.
또한, 본 발명은 하부막(BL)을 제1 하부막(BL1)과 제2 하부막(BL2)으로 분할 증착하여, 공정 중 하부막(BL)에 형성될 수 있는 투습 경로를 효과적으로 차단할 수 있다. 즉, CVD 공정을 통해 증착된 하부막(BL)의 내부에는 미세 크기의 공극(또는 미세 크랙)이 형성될 수 있다. 하부막(BL)을 단일 공정으로 증착하는 경우, 하부막(BL) 내부에 형성된 미세 크기의 공극이 두께 방향으로 길게 연장되어 투습 경로를 형성할 수 있다. 이에 비하여, 분할 증착하는 경우, 각 공정이 시간적 및/또는 공간적으로 분리되어 진행된다. 따라서, 제1 공정 중에 제1 하부막(BL1) 내부에 미세 크기의 제1 공극이 발생하고 제2 공정 중에 제2 하부막(BL2) 내부에 미세 크기의 제2 공극이 각각 발생하였다 하더라도, 제1 공극과 제2 공극이 서로 연결되지 않고 분리되기 때문에, 두께 방향으로 투습 경로가 형성되는 것을 최소화할 수 있다.
제1 하부막(BL1)과 제2 하부막(BL2)의 밀도는 상이할 수 있다. 제1 하부막(BL1)은 제2 하부막(SBL2) 대비 밀도가 상대적으로 높은 실리콘 질화막(SiNx)으로, 치밀한(dense) 막질을 가질 수 있다. 제2 하부막(BL2)은 제1 하부막(BL1) 대비 밀도가 상대적으로 낮은 실리콘 질화막(SiNx)으로, 다공성(porous)의 막질을 가질 수 있다. 본 발명은, 밀도가 상대적으로 높은 제1 하부막(BL1)을 플라스틱 기판(SUB)에 직접 접하도록 배치하여 투습도 특성을 더욱 향상시킬 수 있는 이점을 갖는다.
제1 버퍼층(BF1) 상에 제2 버퍼층(BF2)이 위치한다. 제2 버퍼층(BF2)은 박막트랜지스터(DT)의 액티브층(ACT)이 불순물에 의해 오염되는 것을 방지하는 역할, 및 광차단층(LS)과 액티브층(ACT)을 절연시키는 역할을 한다. 제2 버퍼층(BF2)은 실리콘 산화막(SiOx)으로 이루어진다. 제2 버퍼층(BF2)은 광차단층(LS)과 액티브층(ACT)을 상호 절연시킬 수 있는 최소 두께로 형성됨이 바람직하다.
본 발명은 하부막(BL)과 액티브층(ACT) 사이에 제2 버퍼층(BF2)을 더 배치함으로써, 하부막(BL)에 존재하는 수소의 액티브층(ACT) 방향으로의 이동 경로를 더욱 길게 확보할 수 있다. 이에 따라, 본 발명은 하부막(BL)으로부터 액티브층(ACT)으로의 수소 유입을 더욱 줄일 수 있어, 산화물 반도체의 전기적 특성 저하를 최소화할 수 있다.
상기 박막트랜지스터(DT)는 액티브층(ACT), 게이트 전극(GA), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 보다 자세하게, 제2 버퍼층(BF2) 상에 액티브층(ACT)이 위치한다. 액티브층(ACT)은 산화물 반도체로 이루어진다. 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide)와 같은 아연 산화물 반도체를 예로 들 수 있으며, 비정질 실리콘 및 폴리 실리콘보다 높은 이동도를 가지며 저온 공정에서 제작이 가능하다는 장점을 갖는다. 또한, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 특성을 갖는 박막트랜지스터에 적합할 수 있다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합할 수 있다.
액티브층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 게이트 전극(GA)을 절연시키는 것으로, 실리콘 산화막(SiOx)으로 이루어질 수 있다. 액티브층(ACT)으로의 수소 유입을 방지하기 위해, 게이트 절연막(GI)은 실리콘 질화막(SiNx)을 포함하지 않는 것이 바람직하다. 게이트 절연막(GI) 상에 게이트 전극(GA)이 위치한다. 게이트 전극(GA)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어진다. 게이트 전극(GI)은 상기 액티브층(ACT)의 채널에 대응되게 위치한다. 게이트 전극(GA) 상에 층간 절연막(ILD)이 위치한다.
층간 절연막(ILD)은 하부의 게이트 전극(GA)과 액티브층(ACT)을 절연시키는 것으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어질 수 있다. 다만, 액티브층(ACT)으로의 수소 유입을 방지하기 위해, 층간 절연막(ILD)은 실리콘 질화막(SiNx)을 포함하지 않는 것이 바람직하다.
층간 절연막(ILD)에는, 액티브층(ACT)의 양측, 예를 들어 소스 영역 및 드레인 영역을 노출하는 콘택홀(CH)들이 구비된다. 층간 절연막(ILD) 상에 소스 전극(SE)과 드레인 전극(DE)이 위치한다. 소스 전극(SE)과 드레인 전극(DE)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극(SE)과 드레인 전극(DE)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 티타늄/알루미늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 티타늄/알루미늄/티타늄의 3중층으로 이루어질 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 층간 절연막(ILD)에 형성된 콘택홀(CH)들을 통해 액티브층(ACT)의 일측 및 타측에 각각 접속된다.
박막트랜지스터(DT) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 박막트랜지스터(DT)를 보호하는 것으로 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어질 수 있다. 다만 액티브층(ACT)으로의 수소 유입을 방지하기 위해, 패시베이션막(PAS)은 실리콘 질화막(SiNx)을 포함하지 않는 것이 바람직하다.
패시베이션막(PAS) 상에 평탄화막(OC)이 위치한다. 평탄화막(OC)은 하부의 단차를 평탄화하는 것으로, 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기물로 이루어질 수 있다. 필요에 따라서, 패시베이션막(PAS)과 평탄화막(OC) 중 어느 하나는 생략될 수 있다.
평탄화막(OC) 상에 유기발광 다이오드(OLE)가 위치한다. 유기발광 다이오드(OLE)는 제1 전극(ANO), 유기 발광층(OL) 및 제2 전극(CAT)을 포함한다. 보다 자세하게, 평탄화막(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 패이베이션막(PAS)과 평탄화막(OC)를 관통하는 콘택홀을 통해 박막트랜지스터(DT)의 드레인 전극(DE)에 접속된다. 제1 전극(ANO)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과전극으로 기능할 수 있고, 반사층을 더 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(ANO)을 포함하는 플라스틱 기판(SUB) 상에 화소를 구획하는 뱅크층(BN)이 위치한다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BN)의 에 의해 노출된 제1 전극(ANO) 상에 유기 발광층(OL)이 위치한다. 유기 발광층(OL)은 전자와 정공이 결합하여 발광하는 층으로, 유기 발광층(OL)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기 발광층(OL) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
유기 발광층(OL) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)은, 광이 투과될 수 있을 정도로 얇은 두께로 이루어져 투과 전극으로 기능할 수 있고, 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어져 반사 전극으로 기능할 수 있다.
본 발명에 따른 플렉서블 표시장치는 실리콘 질화막을 포함하는 버퍼층을 형성함으로써, 플라스틱 기판으로부터 확산되는 이온이나 불순물을 차단하고 외부로부터의 수분 침투를 차단할 수 있는 이점이 있다.
본 발명에 따른 플렉서블 표시장치는 두께 대비 투습도가 우수한 실리콘 질화막을 이용함으로써, 소정의 배리어 특성을 확보하면서 얇은 두께를 갖는 버퍼층을 구현할 수 있다. 따라서, 본 발명은 표시장치의 유연성을 확보하면서도, 외부로부터의 수분 침투를 차단할 수 있는 플렉서블 표시장치를 제공할 수 있다.
본 발명에 따른 플렉서블 표시장치는 실리콘 질화막 위에 실리콘 산화막이 적층된 버퍼층을 형성함으로써, 실리콘 질화막에 포함된 수소가 산화물 반도체에 유입되는 불량을 방지할 수 있다. 따라서, 산화물 반도체의 전기적 특성 저하를 방지할 수 있다.
이하, 비교 실험을 통해, 본 발명에 의한 플렉서블 표시장치의 효과를 설명한다. 하기에 개시되는 실험은 본 발명의 일 예일 뿐 본 발명이 하기의 실험예에 한정되는 것은 아니다. 도 7은 비교예와 실험예에 의한 버퍼층 적층 구조를 개략적으로 도시한 도면이다. 도 8은 비교예와 실험예에 의한 산화물 반도체 박막트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
본 실험은, 비교예에 의한 제1 버퍼층과 실험예에 의한 제1 버퍼층이 동일한 두께를 가질 때, 제1 버퍼층을 구성하는 실리콘 질화막(SiNx)과 실리콘 산화막(SiOx)의 적층 순서 차이에 따른 산화물 반도체의 특성 변화를 알아보기 위한 실험이다.
<비교예>
먼저, 본 발명의 제1 버퍼층과 대비될 수 있도록, 폴리이미드(PI) 기판(SUB) 상에 실리콘 질화막(SiNx)/실리콘 산화막(SiOx)/실리콘 질화막(SiNx)을 차례로 적층하였다. 실리콘 질화막(SiNx)의 두께는 1000Å이다. 실리콘 산화막(SiOx)의 두께는 1000Å이다.
다음, 본 발명의 제2 버퍼층과 대비될 수 있는 실리콘 산화막(SiOx)을 적층하고, 실리콘 산화막(SiOx) 상에 IGZO 액티브층을 포함하는 박막트랜지스터를 제조하였다. 실리콘 산화막(SiOx)의 두께는 3000Å이다. (도 7의 (a))
<실험예>
폴리이미드(PI) 기판(SUB) 상에, 본 발명의 제1 버퍼층인 실리콘 질화막(SiNx)/실리콘 질화막(SiNx)/실리콘 산화막(SiOx)을 차례로 적층하였다. 실리콘 질화막(SiNx)의 두께는 1000Å이다. 제1 실리콘 산화막(SiOx)의 두께는 1000Å이다.
다음, 본 발명의 제2 버퍼층인 실리콘 산화막(SiOx)을 적층하고, 실리콘 산화막(SiOx) 상에 IGZO 액티브층을 포함하는 박막트랜지스터를 제조하였다. 실리콘 산화막(SiOx)의 두께는 3000Å이다. (도 7의 (b))
전술한 비교예와 실험예에 따른 산화물 반도체 박막트랜지스터의 전류-전압 특성을 각각 측정하여 도 8에 나타내었다.
도 15를 참조하면, 비교예에 따른 산화물 반도체 박막트랜지스터는 문턱 전압(threshold voltage)이 네거티브(negative)방향으로 -4.69V 시프트(shift)되어 정상범위를 넘어서는 것으로 나타났고, 실험예에 따른 산화물 반도체 박막트랜지스터는 문턱 전압(threshold voltage)이 네거티브(negative)방향으로 -0.03V 시프트(shift)되어 정상범위에 있는 것으로 나타났다.
이 결과를 통해, 제1 버퍼층이 실리콘 질화막(SiNx)을 포함하되 이를 가장 상층에 위치시킨 경우, 실리콘 질화막(SiNx) 내에 존재하는 수소가 IGZO 액티브층으로 확산되어, 소자 특성을 변화시킴을 알 수 있다. 반면, 제1 버퍼층이 실리콘 질화막(SiNx)을 포함하되 그 상부에 실리콘 산화막(SiOx)을 더 형성한 경우, 실리콘 질화막(SiNx) 내에 존재하는 수소가 IGZO 액티브층으로 유입되는 양을 줄일 수 있어 소자 특성을 줄일 수 있음을 알 수 있다. 따라서, 본 발명은, 실리콘 질화막(SiNx)과 실리콘 산화막(SiOx)을 포함하는 제1 버퍼층을 구성하되, 실리콘 질화막(SiNx) 상부에 실리콘 산화막(SiOx)을 배치함으로써, 실리콘 질화막(SiNx)을 사용하면서도 산화물 반도체 박막트랜지스터의 소자 신뢰성을 확보할 수 있다.
또한, 도 15를 다시 참조하면, 비교예에 따른 산화물 반도체 박막트랜지스터는 문턱 전압(threshold voltage)의 산포도가 Δ7.22로 정상범위를 넘어서는 것으로 나타났고, 실험예에 따른 산화물 반도체 박막트랜지스터는 문턱 전압(threshold voltage)의 산포도가 Δ0.72로 정상범위에 있는 것으로 나타났다.
이 결과를 통해, 실리콘 질화막(SiNx)이 위치에 따른 두께 편차를 가지는 경우(CVD 공정 중에 발생), 위치에 따라 산화물 반도체에 미치는 영향이 상이하여 산화물 반도체의 문턱 전압 산포도가 커지는 불량이 발생할 수 있음을 알 수 있다.
본 발명은, 제1 버퍼층을 구성하는 실리콘 질화막(SiNx)과 실리콘 산화막(SiOx) 중 실리콘 산화막(SiOx)을 상층에 배치하여, 실리콘 질화막(SiNx)과 산화물 반도체 사이의 이격거리를 충분히 확보할 수 있다. 이에 따라, 본 발명은, 실리콘 질화막(SiNx)이 위치에 따라 두께 편차를 갖도록 형성되더라도 그 영향이 산화물 반도체에 미치지 않도록 할 수 있어, 소자 신뢰성을 확보할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
SUB : 플라스틱 기판 BF1 : 제1 버퍼층
BL : 하부막 TL : 상부막
BL1 : 제1 하부막 BL2 : 제2 하부막
BF2 : 제2 버퍼층

Claims (5)

  1. 플라스틱 기판 상에 배치된 산화물 반도체 박막트랜지스터를 포함하는 플렉서블 표시장치에 있어서,
    상기 플라스틱 기판 상에 배치된 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되며, 실리콘 산화막(SiOx)으로 이루어진 제2 버퍼층; 및
    상기 제2 버퍼층 상에 배치되며, 산화물 반도체로 이루어진 액티브층을 포함하고,
    상기 제1 버퍼층은,
    상기 플라스틱 기판 상에 직접 접하며, 실리콘 질화막(SiNx)으로 이루어진 하부막; 및
    상기 하부막 상에 배치되며, 실리콘 산화막(SiOx)으로 이루어진 상부막을 포함하는 플렉서블 표시장치.
  2. 제 1 항에 있어서,
    상기 하부막의 두께는,
    상기 상부막의 두께와 동일하거나, 상기 상부막의 두께보다 두꺼운 플렉서블 표시장치.
  3. 제 1 항에 있어서,
    상기 하부막은,
    서로 분리된 제1 하부막 및 제2 하부막을 포함하는 플렉서블 표시장치.
  4. 제 3 항에 있어서,
    상기 제1 하부막은,
    상기 제2 하부막 보다 상대적으로 높은 밀도를 갖는 플렉서블 표시장치.
  5. 제 1 항에 있어서,
    상기 제1 버퍼층과 상기 제2 버퍼층 사이에 배치되며, 상기 액티브층과 중첩된 광차단층을 더 포함하는 플렉서블 표시장치.
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