KR102619098B1 - 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시장치는 플라스틱 기판, 제1 버퍼층, 박막트랜지스터 및 유기발광 다이오드를 포함한다. 제1 버퍼층은 플라스틱 기판 상에 위치하며, 밀도가 다른 적어도 둘 이상의 실리콘 산화막을 포함한다. 박막트랜지스터는 제1 버퍼층 상에 위치하고, 유기발광 다이오드는 박막트랜지스터에 연결된다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 투습을 방지하고 광 투과율을 향상시킬 수 있는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플라스틱 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동이 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
유연한 플라스틱 기판에 제조된 유기발광표시장치는 플라스틱 기판 상에 복수의 버퍼층이 구비된다. 복수의 버퍼층은 유기발광표시장치의 제조 공정 중에서 하부의 플라스틱 기판으로부터 확산되는 이온이나 불순물을 차단한다. 또한, 복수의 버퍼층은 유기발광표시장치 완성 후 플라스틱 기판으로부터 외부의 수분 침투를 차단하여 박막트랜지스터 및 유기발광 다이오드의 열화를 방지한다.
버퍼층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층 구조로 이루어진다. 하지만, 실리콘 산화막과 실리콘 질화막의 굴절율 차이에 의해 계면에서 광이 반사되어 투과율이 저하된다. 또한, 산화물 반도체를 구비하는 경우 실리콘 질화막에 존재하는 수소가 확산되어 산화물 반도체의 전기적 특성이 저하되는 문제점이 있다. 따라서, 전술한 버퍼층에 의한 문제들을 해결하기 위한 연구가 계속 되고 있다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써, 플라스틱 기판을 통해 발생하는 투습을 방지할 수 있는 표시장치를 제공하는 것이다.
본 발명의 다른 목적은 버퍼층을 통해 투과율이 저하되는 것을 방지할 수 있는 표시장치를 제공하는 것이다.
본 발명의 다른 목적은 박막트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있는 표시장치를 제공하는 것이다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 플라스틱 기판, 제1 버퍼층, 박막트랜지스터 및 유기발광 다이오드를 포함한다. 제1 버퍼층은 플라스틱 기판 상에 위치하며, 밀도가 다른 적어도 둘 이상의 실리콘 산화막을 포함한다. 박막트랜지스터는 제1 버퍼층 상에 위치하고, 유기발광 다이오드는 박막트랜지스터에 연결된다.
제1 버퍼층은 밀도가 낮은 제1 실리콘 산화막과, 제1 실리콘 산화막에 비해 상대적으로 밀도가 높은 제2 실리콘 산화막을 포함한다.
제1 실리콘 산화막과 제2 실리콘 산화막은 교번하여 적층된다.
제1 실리콘 산화막과 제2 실리콘 산화막 중 적어도 하나는 플라스틱 기판에 인접한다.
제1 실리콘 산화막의 습식 식각 에칭율은 제2 실리콘 산화막의 습식 식각 에칭율보다 빠르다.
BOE(1:20) 식각 용액에 대해 제1 실리콘 산화막의 습식 식각 에칭율은 12.01 내지 100.00Å/sec이고, 제2 실리콘 산화막의 습식 식각 에칭율은 8.00 내지 12.00Å/sec이다.
제1 실리콘 산화막과 제2 실리콘 산화막은 각각 막 내에서 밀도가 점진적으로 변화한다.
제1 실리콘 산화막 및 제2 실리콘 산화막은 각각 5 내지 1000mn의 두께로 이루어진다.
제1 실리콘 산화막의 압축 스트레스 값은 -50 내지 -250MPa이며, 제2 실리콘 산화막의 압축 스트레스 값은 -251 내지 -1000MPa이다.
제1 버퍼층과 박막트랜지스터 사이에 제2 버퍼층을 더 포함한다.
본 발명의 실시예에 따른 유기발광표시장치는 밀도가 서로 다른 실리콘 산화막들을 포함하는 버퍼층을 형성함으로써, 플라스틱 기판과의 계면에서 발생하는 버클링을 방지할 수 있고 외부로부터 수분의 침투를 방지할 수 있는 이점이 있다.
또한, 본 발명의 실시예에 따른 유기발광표시장치는 실리콘 산화물의 단일 재료로 이루어진 버퍼층을 형성함으로써, 굴절율 차이에 따른 광 손실을 줄여 광 투과율을 향상시킬 수 있는 이점이 있다.
또한, 본 발명의 실시예에 따른 유기발광표시장치는 에서 제1 실리콘 산화막과 제2 실리콘 산화막의 밀도가 점진적으로 증가하거나 감소하는 구배를 이루도록 형성함으로써, 제1 실리콘 산화막과 제2 실리콘 산화막을 연속적으로 형성할 수 있어 생산성을 증가시킬 수 있는 이점이 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도.
도 4는 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 단면도.
도 5 내지 도 8은 본 발명의 버퍼층의 다양한 구조를 나타낸 단면도.
도 9는 본 발명의 제2 실시예에 따른 유기발광표시장치를 나타낸 단면도.
도 10 및 도 11은 본 발명의 버퍼층의 다양한 구조를 나타낸 단면도.
도 12는 비교예 1에 따라 제조된 기판의 투습도를 측정한 그래프.
도 13은 실시예 1에 따라 제조된 기판의 투습도를 측정한 그래프.
도 14는 글래스 기판을 투과율 100%에 대비하여, 폴리이미드 기판 및 버퍼층의 다양한 구조에 따른 기판의 투과율을 측정한 그래프.
도 15는 비교예 5 및 실시예 3에 따라 제조된 박막트랜지스터의 On/Off 전류를 측정한 그래프.
도 16은 비교예 6에 따른 기판의 이미지.
도 17은 실시예 4에 따른 기판의 이미지.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유연한 플라스틱 기판 상에 표시소자가 형성된 플라스틱 표시장치이다. 플라스틱 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
본 발명에 따른 유기발광표시장치는 상부로 광이 방출되는 전면발광 타입과 하부로 광이 방출되는 배면발광 타입에 모두 적용할 수 있다. 또한, 유기발광표시장치를 투과하여 배면의 사물을 볼 수 있는 투명 디스플레이로도 적용 가능하다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이고, 도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이다.
도 1을 참조하면, 유기발광표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시 패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 데이터 회로기판에 IC 형태로 형성된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(50)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
도 2를 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 보상회로(CC) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 트랜지스터(SW)나 구동 트랜지스터(DR)에 연결된 커패시터는 보상회로(CC) 내부로 위치할 수 있다.
보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.
또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 추가된 신호라인은 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터 및 유기발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T2C 등으로 다양하게 구성될 수도 있다.
또한, 도 2 및 도 3에서는 보상회로(CC)가 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에 위치하는 것으로 도시하였지만, 구동 트랜지스터(DR)와 유기발광다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 2와 도 3에 한정되지 않는다.
하기에서는 플라스틱 기판 상에 구비되는 유기발광표시장치의 다양한 구조를 개시한다.
<제1 실시예>
도 4는 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 단면도이고, 도 5 내지 도 8은 본 발명의 버퍼층의 다양한 구조를 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 유기발광표시장치(DIS)는 광이 상부로 방출되는 전면발광 타입으로, 플라스틱 기판(PIS) 상에 구비된 박막트랜지스터(TFT)와 유기발광 다이오드(OLED)를 포함한다. 플라스틱 기판(PIS)은 예를 들어 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 유기발광표시장치(OLED)는 유연한(flexible)한 특성을 가진다.
플라스틱 기판(PIS)과 박막트랜지스터(TFT) 사이에 제1 버퍼층(MSBL)과 제2 버퍼층(BUF)이 위치한다. 제1 버퍼층(MSBL)은 플라스틱 기판(PIS)으로부터 확산되는 이온이나 불순물을 차단하고, 외부의 수분 침투를 차단하는 역할을 한다. 제1 버퍼층(MSBL)에 대한 자세한 설명은 후술하기로 한다. 제1 버퍼층(MSBL) 상에 제2 버퍼층(BUF)이 위치한다. 제2 버퍼층(BUF)은 박막트랜지스터의 액티브층이 불순물에 의해 오염되는 것을 방지하는 것으로, 실리콘 산화막(SiOx)으로 이루어진다. 제2 버퍼층(BUF)은 1 내지 3000nm의 두께로 이루어질 수 있다.
상기 박막트랜지스터(TFT)는 액티브층(ACT), 게이트 전극(GAT), 소스 전극(SEL) 및 드레인 전극(DEL)을 포함한다. 보다 자세하게, 제2 버퍼층(BUF) 상에 액티브층(ACT)이 위치한다. 액티브층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 박막트랜지스터에 적용할 수 있다. 한편, 산화물 반도체는 IGZO와 같은 아연 산화물 반도체를 예로 들 수 있으며, 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 본 발명은 산화물 반도체로 이루어진 액티브층(ACT)을 예로 설명하며, 도시하지 않았지만 적어도 하나의 채널(channel)을 포함한다.
액티브층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 게이트 전극(GAT)을 절연시키는 것으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 게이트 절연막(GI) 상에 게이트 전극(GAT)이 위치한다. 게이트 전극(GAT)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어진다. 게이트 전극(GI)은 상기 액티브층(ACT)의 채널에 대응되게 위치한다. 게이트 전극(GAT) 상에 층간 절연막(ILD)이 위치한다.
층간 절연막(ILD)은 하부의 게이트 전극(GAT)과 액티브층(ACT)을 절연시키는 것으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 또한, 층간 절연막(ILD)은 액티브층(ACT)의 양측, 예를 들어 소스 영역 및 드레인 영역을 노출하는 콘택홀(CH)들이 구비된다. 층간 절연막(ILD) 상에 소스 전극(SEL)과 드레인 전극(DEL)이 위치한다. 소스 전극(SEL)과 드레인 전극(DEL)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극(SEL)과 드레인 전극(DEL)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 티타늄/알루미늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 티타늄/알루미늄/티타늄의 3중층으로 이루어질 수 있다. 소스 전극(SEL)과 드레인 전극(DEL)은 층간 절연막(ILD)에 형성된 콘택홀(CH)들을 통해 액티브층(ACT)에 각각 접속된다.
박막트랜지스터(TFT) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 박막트랜지스터(TFT)를 보호하는 것으로 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다. 패시베이션막(PAS) 상에 유기절연막(OC)이 위치한다. 유기절연막(OC)은 하부의 단차를 평탄화하는 것으로, 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기물로 이루어질 수 있다. 유기절연막(OC)은 소스 전극(SEL)을 노출시키는 비어홀(VIA)을 포함한다.
한편, 상기 유기발광 다이오드(OLED)는 유기절연막(OC) 상에 위치한다. 유기발광 다이오드(OLED)는 제1 전극(ANO), 유기 발광층(EML) 및 제2 전극(CAT)을 포함한다. 보다 자세하게, 유기절연막(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 박막트랜지스터(TFT)의 소스 전극(SEL)에 접속된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(ANO)은 반사 전극으로 작용하기 위해 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(ANO)을 포함하는 플라스틱 기판(PIS) 상에 화소를 구획하는 뱅크층(BAN)이 위치한다. 뱅크층(BAN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BAN)은 제1 전극(ANO)을 노출시키는 화소정의부(OP)가 위치한다. 뱅크층(BAN)의 화소정의부(OP)에는 제1 전극(ANO)에 컨택하는 유기 발광층(EML)이 위치한다. 유기 발광층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 유기 발광층(EML)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기 발광층(EML) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
유기 발광층(EML) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)은 투과 전극으로 광이 투과될 수 있을 정도로 얇은 두께로 이루어진다.
한편, 본 발명은 플라스틱 기판(PIS)으로부터 확산되는 이온이나 불순물을 차단하고 외부의 수분 침투를 차단하기 위해, 플라스틱 기판(PIS)과 박막트랜지스터(TFT) 사이에 제1 버퍼층(MSBL)을 구비한다.
제1 버퍼층(MSBL)은 밀도가 다른 적어도 둘 이상의 실리콘 산화막을 포함한다. 밀도가 다른 적어도 둘 이상의 실리콘 산화막은 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)을 포함한다. 여기서, 제1 실리콘 산화막(SBL1)은 제2 실리콘 산화막(SBL2)과 비교하여 밀도가 상대적으로 낮은 실리콘 산화막이고, 제2 실리콘 산화막(SBL2)은 제1 실리콘 산화막(SBL1)과 비교하여 밀도가 상대적으로 높은 실리콘 산화막이다.
제1 실리콘 산화막(SBL1)은 밀도가 상대적으로 낮아 다공성(porous)의 막질을 나타낸다. 제1 실리콘 산화막(SBL1)은 다공성의 특성을 가져 막의 압축 스트레스(compressive stress) 값이 작다. 여기서 막의 압축 스트레스 값이 작다는 것은 평탄한 막에 곡률반경이 발생할 때 크랙이 생기지 않고 견딜 수 있는 정도가 크다는 것이다. 반대로 막의 압축 스트레스 값이 크다는 것은 곡률반경이 발생할 때 크랙이 생기지 않고 견딜 수 있는 정도가 작다는 것이다.
유기막인 플라스틱 기판(PIS)과 접하는 무기막의 스트레스 값이 크면, 유기막과 무기막 간의 압축 스트레스에 의해 버클링(buckling)이 발생한다. 여기서, 버클링은 유기막과 무기막의 적층 구조 내에 형성된 내부 스트레스(built-in stress)가 임계점을 넘으면, 스트레스 릴리즈(stress release)를 위해 막들 간에 들뜸(peeling)이 발생하여 크랙이 생기는 것을 말한다. 본 발명의 제1 실리콘 산화막(SBL1)은 스트레스 값이 작기 때문에, 플라스틱 기판(PIS)과 제1 실리콘 산화막(SBL1) 사이에서 발생할 수 있는 버클링을 방지할 수 있다. 따라서, 본 발명의 제1 실리콘 산화막(SBL1)은 -50 내지 -250MPa의 압축 스트레스 값을 가질 수 있다.(여기서 (-)는 방향성에 대한 표시입니다.)
제2 실리콘 산화막(SBL2)은 밀도가 상대적으로 높아 치밀한(dense) 막질을 나타낸다. 제2 실리콘 산화막(SBL2)은 막질이 치밀하기 때문에 제1 실리콘 산화막(SBL1)과 비교하여 상대적으로 압축 스트레스 값이 높다. 제2 실리콘 산화막(SBL2)은 -251 내지 -1000MPa의 압축 스트레스 값을 가질 수 있다. 따라서, 제2 실리콘 산화막(SBL2)은 제1 실리콘 산화막(SBL1)과 비교하여 버클링을 방지하는 특성이 상대적으로 떨어진다. 그러나, 제2 실리콘 산화막(SBL2)은 제1 실리콘 산화막(SBL1)과 비교하여 치밀한 막질을 가지기 때문에, 수분이 침투를 방지하는 특성이 우수하다. 따라서, 본 발명의 제2 실리콘 산화막(SBL2)은 외부로부터의 수분의 침투를 방지할 수 있다.
또한, 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)은 막질이 다르기 때문에 습식 식각 에칭율이 다르다. 제1 실리콘 산화막(SBL1)은 다공성의 막질을 가져 습식 식각 에칭율이 느리고 제2 실리콘 산화막(SBL2)은 치밀한 막질을 가져 습식 식각 에칭율이 빠르다. 즉, 제2 실리콘 산화막(SBL2)이 제1 실리콘 산화막(SBL1)보다 습식 식각 에칭율이 빠르다. 여기서, 습식 식각 에칭율은 실리콘 산화막을 에칭하는 BOE 식각 용액(1:20)을 기준으로 할 때, 제1 실리콘 산화막(SBL1)의 습식 식각 에칭율은 12.01 내지 100.00Å/sec이고, 제2 실리콘 산화막(SBL2)의 습식 식각 에칭율은 8.00 내지 12.00Å/sec일 수 있다.
본 발명의 제1 버퍼층(MSBL)은 20 내지 5000nm의 두께로 이루어질 수 있다. 여기서, 제1 실리콘 산화막(SBL1)은 플라스틱 기판(PIS)과의 버클링 방지와 절연막으로서의 역할을 위해 5 내지 1000nm의 두께로 이루어질 수 있다. 제2 실리콘 산화막(SBL2)은 수분의 침투를 차단하기 위해 5 내지 1000nm의 두께로 이루어질 수 있다. 일례로, 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)의 두께는 서로 같게 형성될 수 있다. 그러나 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)의 기능에 따라 두께를 서로 다르게 형성할 수도 있다.
본 발명의 제1 버퍼층(MSBL)은 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)을 포함하여, 플라스틱 기판(PIS) 사이에서 발생할 수 있는 버클링을 방지하고 수분의 침투를 방지할 수 있다.
일례로, 제1 버퍼층(MSBL)은 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)이 교번하여 적층될 수 있다. 도 5에 도시된 바와 같이, 제1 버퍼층(MSBL)은 플라스틱 기판(PIS) 상에 제1 실리콘 산화막(SBL1)이 위치하고, 제1 실리콘 산화막(SBL1) 상에 제2 실리콘 산화막(SBL2)이 위치하는 구조로 이루어질 수 있다. 따라서, 플라스틱 기판(PIS)과 접하는 제1 실리콘 산화막(SBL1)이 버클링을 방지할 수 있고, 제2 실리콘 산화막(SBL2)은 외부 또는 플라스틱 기판(PIS)을 통해 침투하는 수분을 차단할 수 있다. 또한, 도 6에 도시된 바와 같이, 제1 버퍼층(MSBL)은 플라스틱 기판(PIS) 상에 제1 실리콘 산화막(SBL1)이 위치하고 제1 실리콘 산화막(SBL1) 상에 제2 실리콘 산화막(SBL2)이 위치하며 제2 실리콘 산화막(SBL2) 상에 다시 제1 실리콘 산화막(SBL1)이 적층된 구조로 이루어질 수 있다. 또한, 도 7에 도시된 바와 같이, 제1 버퍼층(MSBL)은 플라스틱 기판(PIS) 상에 제1 실리콘 산화막(SBL1)이 위치하고 제1 실리콘 산화막(SBL1) 상에 제2 실리콘 산화막(SBL2)이 위치하며 제2 실리콘 산화막(SBL2) 상에 다시 제1 실리콘 산화막(SBL1)이 위치하고, 제1 실리콘 산화막(SBL1) 상에 다시 제2 실리콘 산화막(SBL2)이 적층된 구조로도 이루어질 수 있다.
전술한 바와 달리, 본 발명의 제1 버퍼층(MSBL)은 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)의 적층 순서가 뒤바뀔 수도 있다. 일례로, 도 8을 참조하면, 플라스틱 기판(PIS) 상에 제2 실리콘 산화막(SBL2)이 위치하고 제2 실리콘 산화막(SBL2) 상에 제1 실리콘 산화막(SBL1)이 위치하며, 제1 실리콘 산화막(SBL1) 상에 제2 실리콘 산화막(SBL2)이 위치하고 제2 실리콘 산화막(SBL2) 상에 제1 실리콘 산화막(SBL1)이 위치할 수도 있다. 본 발명의 실시예에서는 제1 버퍼층(MSBL)이 4층 이하인 것을 도시하고 설명하였지만, 이에 한정되지 않으며 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)이 교번한다면 그 이상의 층들로도 형성될 수 있다.
본 발명의 제1 버퍼층(MSBL)은 실리콘 산화물의 단일 재료로 이루어진다. 버퍼층이 서로 다른 재료로 이루어진 층들로 적층된다면, 적층된 층들의 굴절율 차이로 인해 계면에서 반사가 일어나 광 손실이 발생한다. 본 발명은 제1 버퍼층(MSBL)이 밀도는 다르지만 실리콘 산화물의 단일 재료로 이루어짐으로써, 굴절율 차이에 따른 광 손실을 줄일 수 있어, 광 투과율을 향상시킬 수 있다.
전술한 바와 같이, 본 발명의 제1 실시예에 따른 유기발광표시장치는 밀도가 서로 다른 실리콘 산화막들을 포함하는 버퍼층을 형성함으로써, 플라스틱 기판과의 계면에서 발생하는 버클링을 방지할 수 있고 외부로부터 수분의 침투를 방지할 수 있는 이점이 있다.
또한, 본 발명의 제1 실시예에 따른 유기발광표시장치는 실리콘 산화물의 단일 재료로 이루어진 버퍼층을 형성함으로써, 굴절율 차이에 따른 광 손실을 줄여 광 투과율을 향상시킬 수 있는 이점이 있다.
<제2 실시예>
도 9는 본 발명의 제2 실시예에 따른 유기발광표시장치를 나타낸 단면도이고, 도 10 및 도 11은 본 발명의 버퍼층의 다양한 구조를 나타낸 단면도이다.
도 9를 참조하면, 본 발명의 제2 실시예에 따른 유기발광표시장치(DIS)는 광이 하부로 방출되는 배면발광 타입으로, 플라스틱 기판(PIS) 상에 구비된 박막트랜지스터(TFT)와 유기발광 다이오드(OLED)를 포함한다. 플라스틱 기판(PIS)은 예를 들어 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 유기발광표시장치(OLED)는 유연한(flexible)한 특성을 가진다.
플라스틱 기판(PIS)과 박막트랜지스터(TFT) 사이에 제1 버퍼층(MSBL)과 제2 버퍼층(BUF)이 위치한다. 제1 버퍼층(MSBL)은 플라스틱 기판(PIS)으로부터 확산되는 이온이나 불순물을 차단하고, 외부의 수분 침투를 차단하는 역할을 한다. 제1 버퍼층(MSBL)에 대한 자세한 설명은 후술하기로 한다. 제1 버퍼층(MSBL) 상에 제2 버퍼층(BUF)이 위치한다. 제2 버퍼층(BUF)은 박막트랜지스터의 액티브층이 불순물에 의해 오염되는 것을 방지하는 것으로, 실리콘 산화막(SiOx)으로 이루어진다. 제2 버퍼층(BUF)은 1 내지 3000nm의 두께로 이루어질 수 있다.
상기 박막트랜지스터(TFT)는 액티브층(ACT), 게이트 전극(GAT), 소스 전극(SEL) 및 드레인 전극(DEL)을 포함한다. 보다 자세하게, 제2 버퍼층(BUF) 상에 액티브층(ACT)이 위치하고, 액티브층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI) 상에 게이트 전극(GAT)이 위치하고, 게이트 전극(GAT) 상에 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 액티브층(ACT)의 양측, 예를 들어 소스 영역 및 드레인 영역을 노출하는 콘택홀(CH)들이 구비된다. 층간 절연막(ILD) 상에 소스 전극(SEL)과 드레인 전극(DEL)이 위치하여, 층간 절연막(ILD)에 형성된 콘택홀(CH)들을 통해 액티브층(ACT)에 각각 접속된다.
박막트랜지스터(TFT)와 이격되어, 층간 절연막(ILD) 상에 컬러필터(CF)가 위치한다. 컬러필터(CF)는 유기발광 다이오드(OLED)에서 발광하는 백색의 광을 특정 색으로 변환한다. 컬러필터(CF)는 적색 화소에는 적색 컬러필터가 구비되고, 녹색 화소에는 녹색 컬러필터가 구비되며 청색 화소에는 청색 컬러필터가 구비된다. 본 실시예에서는 하나의 화소만을 도시하고 설명하고 있으므로, 적색, 녹색 또는 청색 중 하나의 컬러필터일 수 있다. 컬러필터(CF) 상에 유기절연막(OC)이 위치한다. 유기절연막(OC)은 소스 전극(SEL)을 노출시키는 비어홀(VIA)을 포함한다.
한편, 유기발광 다이오드(OLED)는 유기절연막(OC) 상에 위치한다. 유기발광 다이오드(OLED)는 제1 전극(ANO), 유기 발광층(EML) 및 제2 전극(CAT)을 포함한다. 보다 자세하게, 유기절연막(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 박막트랜지스터(TFT)의 소스 전극(SEL)에 접속된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과 전극으로 작용한다.
제1 전극(ANO)을 포함하는 플라스틱 기판(PIS) 상에 화소를 구획하는 뱅크층(BAN)이 위치한다. 뱅크층(BAN)은 제1 전극(ANO)을 노출시키는 화소정의부(OP)가 위치한다. 뱅크층(BAN)의 화소정의부(OP)에는 제1 전극(ANO)에 컨택하는 유기 발광층(EML)이 위치한다. 유기 발광층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 유기 발광층(EML)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기 발광층(EML) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
유기 발광층(EML) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)은 반사 전극으로 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다.
한편, 본 발명은 플라스틱 기판(PIS)으로부터 확산되는 이온이나 불순물을 차단하고 외부의 수분 침투를 차단하기 위해, 플라스틱 기판(PIS)과 박막트랜지스터(TFT) 사이에 제1 버퍼층(MSBL)을 구비한다.
본 발명의 제2 실시예에 따른 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)을 포함하는 제1 버퍼층(MSBL)의 특징은 전술한 제1 실시예와 동일하다. 예를 들어, 제1 실리콘 산화막(SBL1)은 밀도가 상대적으로 낮아 다공성(porous)의 막질을 나타내고, 작은 압축 스트레스 값을 가짐으로써 플라스틱 기판(PIS)과 제1 실리콘 산화막(SBL1) 사이에서 발생할 수 있는 버클링을 방지할 수 있다. 제2 실리콘 산화막(SBL2)은 밀도가 상대적으로 높아 치밀한(dense) 막질을 나타내어 외부로부터의 수분의 침투를 방지할 수 있다. 제1 실리콘 산화막(SBL1)의 습식 식각 에칭율은 12.01 내지 100.00Å/sec이고, 제2 실리콘 산화막(SBL2)의 습식 식각 에칭율은 8.00 내지 12.00Å/sec일 수 있다. 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)은 각각 5 내지 1000nm의 두께로 이루어질 수 있다. 제1 버퍼층(MSBL)은 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)이 교번하여 적층될 수 있다. 제1 버퍼층(MSBL)은 실리콘 질화물의 단일 재료로 이루어짐으로써, 굴절율 차이에 따른 광 손실을 줄일 수 있어, 광 투과율을 향상시킬 수 있다.
한편, 본 발명의 제2 실시예에 따른 제1 버퍼층(MSBL)은 밀도가 점진적으로 증가하거나 감소하는 구배를 가진다.
도 10을 참조하면, 플라스틱 기판(PIS) 상에 위치한 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)은 플라스틱 기판(PIS)으로부터 멀어질수록 밀도가 점진적으로 증가하는 구배로 이루어진다. 제1 실리콘 산화막(SBL1)은 제2 실리콘 산화막(SBL2)보다 밀도가 상대적으로 낮기 때문에, 플라스틱 기판(PIS)으로부터 제1 실리콘 산화막(SBL1)을 거쳐 제2 실리콘 산화막(SBL2)의 상부에 도달할 때까지 밀도가 점진적으로 증가하는 구배로 이루어진다. 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)의 밀도는 실리콘 산화막의 증착 공정에서 SiH4 가스의 양을 증가시키거나 감소시키고 파워를 낮추거나 높이면서 조절할 수 있다. 예를 들어, 제1 실리콘 산화막(SBL1)의 증착 조건에서 SiH4의 양을 점진적으로 감소시키면서 파워를 점진적으로 높이게 되면, 제1 실리콘 산화막(SBL1)의 밀도가 점진적으로 증가하는 구배로 형성할 수 있다.
그리고, 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)은 하나의 그룹이 되어, 각 그룹들 내에서 밀도가 점진적으로 증가하는 구배를 이룬다. 도 10에 도시된 것처럼, 플라스틱 기판(PIS) 바로 위에 위치한 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)이 제1 그룹이 되고, 그 위에 위치한 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)이 제2 그룹이 될 수 있다. 이들 제1 그룹과 제2 그룹은 각 그룹 내에서 밀도가 점진적으로 증가하는 구배를 이루게 된다.
반면, 도 11을 참조하면, 플라스틱 기판(PIS) 바로 위에 제2 실리콘 산화막(SBL2)이 위치하고, 제2 실리콘 산화막(SBL2) 상에 제1 실리콘 산화막(SBL1)이 위치하는 경우, 플라스틱 기판(PIS)으로부터 멀어질수록 밀도가 점진적으로 감소하는 구배로 이루어진다. 제2 실리콘 산화막(SBL2)은 제1 실리콘 산화막(SBL1)보다 밀도가 상대적으로 높기 때문에, 플라스틱 기판(PIS)으로부터 제2 실리콘 산화막(SBL2)을 거쳐 제1 실리콘 산화막(SBL1)의 상부에 도달할 때까지 밀도가 점진적으로 감소하는 구배로 이루어진다. 전술한 도 10과 마찬가지로, 제2 실리콘 산화막(SBL2)과 제1 실리콘 산화막(SBL1)은 하나의 그룹이 되어, 각 그룹들 내에서 밀도가 점진적으로 감소하는 구배를 이룰 수 있다.
본 발명의 제2 실시예에서 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)의 밀도가 점진적으로 증가하거나 감소하는 구배를 이루도록 형성하면, 제1 실리콘 산화막(SBL1)과 제2 실리콘 산화막(SBL2)을 연속적으로 형성할 수 있어 생산성을 증가시킬 수 있는 이점이 있다.
또한, 본 발명의 제2 실시예에 따른 유기발광표시장치는 밀도가 서로 다른 실리콘 산화막들을 포함하는 버퍼층을 형성함으로써, 플라스틱 기판과의 계면에서 발생하는 버클링을 방지할 수 있고 외부로부터 수분의 침투를 방지할 수 있는 이점이 있다. 또한, 본 발명의 제2 실시예에 따른 유기발광표시장치는 실리콘 산화물의 단일 재료로 이루어진 버퍼층을 형성함으로써, 굴절율 차이에 따른 광 손실을 줄여 광 투과율을 향상시킬 수 있는 이점이 있다.
이하, 본 발명의 버퍼층에 관하여 하기 실험들에서 상술하기로 한다. 다만, 하기에 개시되는 실험들은 본 발명의 일 실시예일 뿐 본 발명이 하기의 실험들에 한정되는 것은 아니다.
실험 1: 버퍼층의 투습도 측정
<비교예 1>
폴리이미드(PI) 기판 상에 2000Å의 실리콘 산화막을 적층하고 클리닝하였다. 이어 2000Å의 실리콘 산화막을 적층하고 클리닝하였다. 다음 3000Å의 실리콘 산화막을 적층하였다. 이때, 실리콘 산화막들은 모두 동일한 밀도를 가지도록 제조하였다.
<실시예 1>
폴리이미드(PI) 기판 상에 1000Å의 제1 실리콘 산화막과 1000Å의 제2 실리콘 산화막을 연속적으로 적층하고 클리닝하였다. 다음 1000Å의 제1 실리콘 산화막과 1000Å의 제2 실리콘 산화막을 연속적으로 적층하고 클리닝하였다. 그리고 3000Å의 실리콘 산화막을 적층하였다. 여기서, 제1 실리콘 산화막은 제2 실리콘 산화막 대비 밀도가 상대적으로 낮도록 제조하였고, 3000Å의 실리콘 산화막은 전술한 비교예 1과 동일한 밀도를 가지도록 제조하였다.
전술한 비교예 1과 실시예 1에 따라 제조된 기판의 투습도(WVTR; Water Vapor Transmission Rate)를 측정하였다. 비교예 1에 따라 제조된 기판의 투습도는 도 12에 나타내었고, 실시예 1에 따라 제조된 기판의 투습도는 도 13에 나타내었다.
도 12를 참조하면, 밀도가 모두 동일한 실리콘 산화막이 적층된 비교예 1은 투습도가 약 1.3×10-2g/㎡day로 나타났다. 반면 도 13을 참조하면, 밀도가 상대적으로 높은 실리콘 산화막과 낮은 실리콘 산화막을 교번하여 적층된 실시예 1은 투습도가 약 3.0×10-7g/㎡day 이하로 나타났다. 이 결과를 통해, 밀도가 다른 실리콘 산화막을 적층하여 버퍼층을 형성한 실시예 1은 수분의 침투를 방지하는 효과가 매우 우수하다는 것을 알 수 있다. 따라서, 본 발명은 밀도가 다른 실리콘 산화막을 적층한 버퍼층을 구비하여, 수분의 침투를 방지할 수 있다.
실험 2: 버퍼층 구조에 따른 기판의 투과율 측정
글래스(glass) 기판을 투과율 100%에 대비하여, 폴리이미드 기판 및 버퍼층의 다양한 구조에 따른 기판의 투과율을 측정하여 하기 표 1 및 도 14에 나타내었다.
공통층 제1층 제2층 제3층 제4층 상대 투과율(%)
비교예 2



폴리이미드 기판
10㎛		 SiNx
1000Å		 SiO2
1000Å		 SiNx
1000Å		 SiO2
3000Å		 86
비교예 3 SiO2
1000Å		 SiNx
1000Å		 SiO2
3000Å		 - 90
비교예 4 SiNx
1000Å		 SiO2
1000Å		 SiO2
3000Å		 - 92
실시예 2 SiO2
3000Å		 - 94
폴리이미드 기판 - 91
글라스 기판 - 100
상기 표 1을 참조하면, 글라스 기판의 투과율 100%를 기준으로 할 때, 폴리이미드 기판은 91%의 투과율을 나타냈다. 폴리이미드 기판 상에 실리콘 질화막/실리콘 산화막/실리콘 질화막/실리콘 산화막이 4층으로 교번하여 적층된 비교예 2의 기판은 86%의 투과율을 나타냈다. 폴리이미드 기판 상에 실리콘 산화막/실리콘 질화막/실리콘 산화막이 3층으로 교번하여 적층된 비교예 3의 기판은 90%의 투과율을 나타냈다. 폴리이미드 기판 상에 실리콘 질화막/실리콘 산화막/실리콘 산화막이 3층으로 교번하여 적층된 비교예 4의 기판은 92%의 투과율을 나타냈다. 폴리이미드 기판 상에 실리콘 산화막 단일층이 적층된 실시예 2의 기판은 94%의 투과율을 나타냈다.
이 결과를 통해, 실리콘 질화막과 실리콘 산화막이 교번하여 적층되면 이들의 굴절율 차이에 따라 광 반사가 발생하여 광 투과율이 저하되는 것을 알 수 있다. 또한, 실리콘 산화막 단일층이 적층되면 굴절율 차이가 미비하여 광 투과율이 매우 우수한 것을 알 수 있다. 따라서, 본 발명은 단일 재료인 실리콘 산화막의 버퍼층을 구비하여, 광 투과율을 향상시킬 수 있다.
실험 3: 버퍼층 구조에 따른 박막트랜지스터의 특성 측정
<비교예 5>
폴리이미드 기판 상에 1000Å의 실리콘 산화막을 적층하고, 1000Å의 실리콘 질화막을 적층하고, 1000Å의 실리콘 산화막을 적층하고, 1000Å의 실리콘 질화막을 적층한 후, 3000Å의 실리콘 산화막을 적층하여 버퍼층을 형성하였다. 이어, 버퍼층 상에 IGZO 액티브층을 포함하는 박막트랜지스터를 제조하였다.
<실시예 3>
전술한 실시예 1과 동일한 조건 하에, 3000Å의 실리콘 산화막 상에 IGZO 액티브층을 포함하는 박막트랜지스터를 제조하였다.
전술한 비교예 5 및 실시예 3에 따라 제조된 박막트랜지스터의 On/Off 전류를 측정하여 도 15에 나타내었다.
도 15를 참조하면, 비교예 5에 따라 제조된 박막트랜지스터는 On/Off 전류의 크기가 정상범위를 넘어서는 것으로 나타났고, 반면, 실시예 3에 따라 제조된 박막트랜지스터는 On/Off 전류의 크기가 정상범위를 나타냄을 알 수 있다.
이 결과를 통해, 버퍼층에 실리콘 질화막이 포함되면 실리콘 질화막 내에 존재하는 H2 가스가 IGZO 액티브층으로 확산되어, 채널 내의 캐리어 농도가 변화되어 On 전류가 커지는 도체화가 발생함을 알 수 있다. 반면, 실리콘 질화막이 존재하지 않는 버퍼층은 IGZO 액티브층의 도체화가 발생하지 않게 된다. 따라서, 본 발명은 버퍼층으로 실리콘 산화막만을 포함함으로써, 액티브층이 도체화되는 것을 방지할 수 있다.
실험 4: 버퍼층 구조에 따른 버클링 관찰
<비교예 6>
PET 지지필름 상에 폴리이미드(PI) 기판을 형성하고, 폴리이미드 기판 상에 2000Å의 실리콘 산화막을 적층하고 클리닝하였다. 이어 2000Å의 실리콘 산화막을 적층하고 클리닝하였다. 그리고 3000Å의 실리콘 산화막을 적층한 후 PET 지지필름을 부착하였다. 이때, 실리콘 산화막들은 모두 동일한 밀도를 가지도록 제조하였다.
<실시예 4>
PET 지지필름 상에 폴리이미드(PI) 기판을 형성하고, 폴리이미드 기판 상에 1000Å의 제1 실리콘 산화막과 1000Å의 제2 실리콘 산화막을 연속으로 적층하고 클리닝하였다. 다음 1000Å의 제1 실리콘 산화막과 1000Å의 제2 실리콘 산화막을 연속으로 적층하고 클리닝하였다. 그리고 3000Å의 실리콘 산화막을 적층하였다. 여기서, 제1 실리콘 산화막은 제2 실리콘 산화막 대비 밀도가 상대적으로 낮도록 제조하였고, 3000Å의 실리콘 산화막은 전술한 비교예 6과 동일한 밀도를 가지도록 제조하였다.
전술한 비교예 6과 실시예 4에 따라 제조된 기판에서 최상부에 위치한 PET 지지필름을 제거하여 실내에서 10일 간 보존한 후에 기판을 관찰하였다. 비교예 6에 따른 기판의 이미지를 도 16에 나타내었고, 실시예 4에 따른 기판의 이미지를 도 17에 나타내었다.
도 16과 도 17을 참조하면, 비교예 6에 따라 제조된 기판은 버클링이 발생하였으나, 실시예 4에 따라 제조된 기판은 버클링이 발생하지 않았다.
이 결과를 통해, 2매의 PET 지지필름 사이에 형성된 다층의 실리콘 산화막에는 중립면(neutral plane)이 형성되어, 실리콘 산화막의 스트레스의 영향이 발현되지 않았다. 그러나, PET 지지필름이 제거되면 실리콘 산화막에 강한 압축 스트레스(compress stress)가 발현되어 실리콘 산화막과 폴리이미드 기판 계면에서 버클링이 발생한 것을 알 수 있었다. 따라서, 본 발명은 밀도가 상대적으로 낮고 다공성 막질을 가진 실리콘 산화막을 형성함으로써, 실리콘 산화막의 스트레스 값이 커져 폴리이미드 기핀과 실리콘 산화막 사이에서 발생할 수 있는 버클링을 방지할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 유기발광표시장치는 밀도가 서로 다른 실리콘 산화막들을 포함하는 버퍼층을 형성함으로써, 플라스틱 기판과의 계면에서 발생하는 버클링을 방지할 수 있고 외부로부터 수분의 침투를 방지할 수 있는 이점이 있다.
또한, 본 발명의 실시예에 따른 유기발광표시장치는 실리콘 산화물의 단일 재료로 이루어진 버퍼층을 형성함으로써, 굴절율 차이에 따른 광 손실을 줄여 광 투과율을 향상시킬 수 있는 이점이 있다.
또한, 본 발명의 실시예에 따른 유기발광표시장치는 에서 제1 실리콘 산화막과 제2 실리콘 산화막의 밀도가 점진적으로 증가하거나 감소하는 구배를 이루도록 형성함으로써, 제1 실리콘 산화막과 제2 실리콘 산화막을 연속적으로 형성할 수 있어 생산성을 증가시킬 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
PIS : 플라스틱 기판 MSBL : 제1 버퍼층
SBL1 : 제1 실리콘 산화막 SBL2 : 제2 실리콘 산화막
BUF : 제2 버퍼층 TFT : 박막트랜지스터
PAS : 패시베이션막 OC : 오버코트층
ANO : 제1 전극 EML : 발광층
CAT : 제2 전극 OLED : 유기발광 다이오드
DIS : 표시장치.

Claims (10)

  1. 플라스틱 기판;
    상기 플라스틱 기판 상에 위치하며, 밀도가 다른 적어도 둘 이상의 실리콘 산화막을 포함하는 제1 버퍼층;
    상기 제1 버퍼층 상에 위치하는 박막트랜지스터; 및
    상기 박막트랜지스터에 연결되는 유기발광 다이오드를 포함하되,
    상기 제1 버퍼층은 실리콘 산화물의 단일 재료로 이루어지며, 제1 밀도를 갖는 제1 실리콘 산화막과, 상기 제1 밀도보다 큰 제2 밀도를 갖는 제2 실리콘 산화막을 포함하고,
    상기 제1 실리콘 산화막의 습식 식각 에칭율은 상기 제2 실리콘 산화막의 습식 식각 에칭율보다 빠른 표시장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 실리콘 산화막과 상기 제2 실리콘 산화막은 교번하여 적층된 표시장치.
  4. 제1 항에 있어서,
    상기 제1 실리콘 산화막과 상기 제2 실리콘 산화막 중 적어도 하나는 상기 플라스틱 기판에 인접하는 표시장치.
  5. 삭제
  6. 제1 항에 있어서,
    BOE(1:20) 식각 용액에 대해 상기 제1 실리콘 산화막의 습식 식각 에칭율은 12.01 내지 100.00Å/sec이고, 상기 제2 실리콘 산화막의 습식 식각 에칭율은 8.00 내지 12.00Å/sec인 표시장치.
  7. 제1 항에 있어서,
    상기 제1 실리콘 산화막과 상기 제2 실리콘 산화막은 각각 막 내에서 밀도가 점진적으로 변화하는 표시장치.
  8. 제1 항에 있어서,
    상기 제1 실리콘 산화막 및 상기 제2 실리콘 산화막은 각각 5 내지 1000nm의 두께로 이루어지는 표시장치.
  9. 제1 항에 있어서,
    상기 제1 실리콘 산화막의 압축 스트레스 값은 -50 내지 -250MPa이며, 상기 제2 실리콘 산화막의 압축 스트레스 값은 -251 내지 -1000MPa인 표시장치.
  10. 제1 항에 있어서,
    상기 제1 버퍼층과 상기 박막트랜지스터 사이에 제2 버퍼층을 더 포함하는 표시장치.
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