KR102230619B1 - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 기판은 기판 상에 배치되는 게이트 전극, 상기 게이트 전극과 일부 중첩하여 상기 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층, 및 상기 반도체층 상에 배치되는 소스 전극, 및 상기 반도체층 상에 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함한다. 여기서, 상기 소스 전극 및 상기 드레인 전극은 배리어층, 및 상기 배리어층에 배치되는 주배선층을 포함하고, 상기 배리어층은 상기 반도체층 상에 배치되는 제1 금속층, 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함할 수 있다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSSISTOR SUBSTRATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 박막 트랜지스터 기판 및 이의 제조 방법에 관한 이다.
액티브 매트릭스(active-matrix) 표시 장치는 스위칭 소자 또는 구동 소자로 박막 트랜지스터를 사용하며, 상기 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트 라인, 화소 전극에 인가되는 신호를 전달하는 데이터 라인을 포함한다.
한편, 상기 표시 장치의 면적이 커짐에 따라, 고속 구동을 실현하기 위해, 산화물 반도체 박막 트랜지스터가 개발되고, 있다. 상기 산화물 반도체 박막 트랜지스터는 반도체층을 산화물 반도체 물질로 형성하고, 신호 라인을 저저항의 구리 또는 구리 합금으로 형성하고 있다. 그러나, 산화물 반도체 물질을 포함하는 상기 반도체층은 습식 식각으로 진행되는 신호 라인의 패터닝 공정에서 손상을 입을 수 있다. 상기 반도체층의 손상은 박막 트랜지스터의 신뢰성에 악영향을 미친다.
본 발명의 일 목적은 신뢰성이 향상된 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 박막 트랜지스터 기판은 기판 상에 배치되는 게이트 전극, 상기 게이트 전극과 일부 중첩하여 상기 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층, 및 상기 반도체층 상에 배치되는 소스 전극, 및 상기 반도체층 상에 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함한다. 여기서, 상기 소스 전극 및 상기 드레인 전극은 배리어층, 및 상기 배리어층에 배치되는 주배선층을 포함하고, 상기 배리어층은 상기 반도체층 상에 배치되는 제1 금속층, 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함할 수 있다.
상기 제1 금속층은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 적어도 하나를 포함할 수 있다.
상기 제2 금속층은 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 적어도 하나를 포함할 수 있다.
상기 주배선층은 구리 및 구리 합금 중 하나를 포함할 수 있다.
상기 주배선층 상에 배치되고, 투명 도전성 산화물을 포함하는 캡핑층을 더 포함할 수 있다.
상기 캡핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있다.
상기 투명 도전성 산화물 중 아연 산화물의 함유량은 70wt% 이상일 수 있다.
상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극과 일부 중첩하고, 산화물 반도체 물질을 포함하는 반도체층을 형성하는 단계, 상기 반도체층 상에 배리어층 및 주배선층을 포함하는 도전막을 형성하는 단계, 제1 식각 공정을 수행하여, 상기 반도체층 및 상기 도전막을 일괄 식각하여 상기 게이트 전극과 일부 중첩하는 도전 패턴을 형성하는 단계, 제2 식각 공정을 수행하여, 상기 게이트 전극과 중첩하는 배리어층을 노출시키는 단계, 및 제3 식각 공정을 수행하여, 상기 배리어층의 노출된 영역을 식각하여, 상기 반도체층의 상기 게이트 전극과 중첩하는 영역을 노출시키는 단계를 포함한다. 여기서, 상기 배리어층은 상기 반도체층 상에 배치되는 제1 금속층, 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함할 수 있다.
상기 제3 식각 공정은 건식 식각 공정일 수 있으며, 상기 제1 식각 공정 및 제2 식각 공정은 습식 식각 공정 일 수 있다.
상기 제1 식각 공정 이전에, 상기 주배선층 상에 투명 도전성 산화물을 포함하는 캡핑층을 형성하는 단계를 더 포함할 수 있다.
상술한 바와 같은 박막 트랜지스터 기판은 산화물 반도체 물질을 포함하는 반도체층의 손상을 방지할 수 있다. 따라서, 박막 트랜지스터의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 구비하는 표시 장치의 평면도이다.
도 2는 도 1의 I-I' 라인에 따른 단면도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4 내지 도 9는 도 1 내지 도 3에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 구비하는 표시 장치의 평면도이며, 도 2는 도 1의 I-I' 라인에 따른 단면도이며, 도 3은 도 2의 A 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 표시 장치는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판에 대향하는 대향 기판(OS), 및 상기 박막 트랜지스터 기판과 상기 대향 기판(OS) 사이에 배치되는 표시 소자(DD)를 포함할 수 있다.
상기 박막 트랜지스터 기판은 베이스 기판(BS), 및 상기 베이스 기판(BS) 상에 배치되는 박막 트랜지스터(TFT)를 구비한다. 여기서, 상기 박막 트랜지스터(TFT)는 상기 베이스 기판(BS) 상에 배치되고 서로 교차하는 방향으로 연장된 게이트 라인(GL) 및 데이터 라인(DL)에 접속할 수 있다.
상기 베이스 기판(BS)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(BS)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 상기 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함한다. 상기 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함한다. 상기 베이스 기판(BS)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 베이스 기판(BS) 및 상기 박막 트랜지스터(TFT) 사이에는 절연막(BL)이 배치될 수 있다. 상기 절연막(BL)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 절연막(BL)은 상기 박막 트랜지스터(TFT)로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 상기 절연막(BL)은 상기 베이스 기판(BS)의 표면을 평탄화할 수 있다. 경우에 따라, 상기 절연막(BL)은 생략될 수도 있다.
상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 상기 게이트 전극(GE)에 일부 중첩하는 반도체층(SCL), 상기 반도체층(SCL)의 일단에 접속하는 소스 전극(SE), 및 상기 반도체층(SCL)의 타단에 접속하는 드레인 전극(DE)를 포함할 수 있다.
상기 게이트 전극(GE)은 상기 절연막(BL) 상에 배치되고, 상기 반도체층(SCL)과 중첩할 수 있다. 또한, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)의 일부가 돌출된 형상일 수 있다. 또한, 상기 게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치되어 상기 반도체층(SCL) 및 상기 게이트 전극(GE)을 절연시킬 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화막 및 상기 실리콘 질화막이 적층된 구조를 가질 수 있다.
상기 반도체층(SCL)은 상기 게이트 절연막(GI) 상에 배치될 수 있으며, 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 반도체층(SCL)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 또한, 상기 반도체층(SCL)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 접속된 영역들 사이의 영역은 박막 트랜지스터(TFT)의 채널 영역일 수 있다.
상기 소스 전극(SE)은 상기 반도체층(SCL) 상에 배치될 수 있다. 또한, 상기 소스 전극(SE)은 상기 데이터 라인(DL)의 일부가 돌출된 형상일 수 있다. 상기 드레인 전극(DE)은 상기 반도체층(SCL) 상에서 상기 소스 전극(SE)과 이격되어 배치될 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 배리어층(CBL), 상기 배리어층(CBL) 상에 배치되는 주배선층(MSL), 및 상기 주배선층(MSL) 상에 배치되는 캡핑층(CCL)을 포함할 수 있다.
우선, 상기 주배선층(MSL)은 구리 또는 구리 합금과 같은 저저항 물질을 포함할 수 있다.
상기 배리어층(CBL)은 제1 금속층(CBL1) 및 상기 제1 금속층(CBL1) 상에 배치되는 제2 금속층(CBL2)을 포함할 수 있다.
상기 제1 금속층(CBL1)은 상기 반도체층(SCL)과 반응하여 금속 산화물을 형성하지 않으며, 건식 식각이 용이한 물질을 포함할 수 있다. 예를 들면, 상기 제1 금속층(CBL1)은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 적어도 하나를 포함할 수 있다.
상기 제2 금속층(CBL2)은 건식 식각이 용이하고, 상기 주배선층(MSL)에 주로 사용되는 구리의 확산을 방지할 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 제2 금속층(CBL2)은 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 적어도 하나를 포함할 수 있다.
상기 캡핑층(CCL)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 캡핑층(CCL)은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있다. 여기서, 상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상일 수 있다.
상기 박막 트랜지스터(TFT) 상부에는 보호막(PL)이 배치될 수 있다. 상기 보호막(PL)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PL)은 무기 보호막(PL1) 및 상기 무기 보호막(PL1) 상에 배치되는 유기 보호막(PL2)을 포함할 수 있다. 상기 무기 보호막(PL1)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막(PL2)은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막(PL2)은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
또한, 상기 보호막(PL)은 상기 드레인 전극(DE)의 일부를 노출시키는 콘택 홀(CH)을 구비할 수 있다.
상기 보호막(PL)의 상부에는 상기 콘택 홀(CH)을 통하여 상기 드레인 전극(DE)에 접속하는 상기 표시 소자(DD)가 배치될 수 있다.
상기 표시 소자(DD)는 제1 전극(PE), 상기 제1 전극(PE)에 대향하는 제2 전극(CE), 및 상기 제1 전극(PE)과 상기 제2 전극(CE) 사이에 배치되는 광을 투과시키거나 광을 생성할 수 있는 광학층(LC)을 포함할 수 있다.
또한, 상기 표시 소자(DD)는 액정 표시 소자(liquid crystal display device, LCD device), 전기영동 표시 소자(electrophoretic display device, EPD device), 일렉트로웨팅 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 본 실시예에서는 설명의 편의를 위하여 상기 표시 소자(DD)로 상기 액정 표시 소자를 예로서 설명한다. 따라서, 상기 광학층(LC)은 액정층일 수 있다. 또한, 도면에는 도시하지 않았으나, 본 발명의 상기 표시 소자(DD)는 백라이트 유닛으로부터 제공되는 광을 이용하여 영상을 표시할 수 있다.
상기 제1 전극(PE)은 상기 보호막(PL) 상에 배치되고, 상기 콘택 홀(CH)을 통하여 상기 드레인 전극(DE)에 접속될 수 있다. 또한, 상기 제1 전극(PE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다.
상기 광학층(LC)은 복수의 액정 분자들을 포함한다. 상기 액정 분자들은 상기 제1 전극(PE) 및 상기 제2 전극(CE) 사이에 형성되는 전계에 의하여 특정 방향으로 배열되어 광의 투과도를 조절할 수 있다. 따라서, 상기 광학층(LC)은 상기 전계에 의하여 상기 백라이트 유닛으로부터 제공되는 상기 광을 투과시켜, 상기 표시 소자(DD)가 영상을 표시할 수 있도록 한다.
상기 제2 전극(CE)은 상기 제1 전극(PE)과 같이, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다. 또한, 상기 제2 전극(CE)은 외부에서 제공되는 공통 전압(Vcom)을 인가받는다.
한편, 상기 제2 전극(CE)은 상기 베이스 기판(BS)에 마주하는 대향 기판(OS)의 일면에 배치될 수 있다.
상기 대향 기판(OS)은 상기 제2 전극(CE)뿐만 아니라, 상기 백라이트 유닛에서 제공되는 광을 이용하여 소정의 색을 구현하는 컬러 필터(미도시)를 구비할 수 있다. 여기서 상기 컬러 필터는 적색, 녹색, 청색, 황색 및 백색 중 어느 하나의 색상을 가지며, 증착 또는 코팅과 같은 공정을 통하여 형성될 수 있다.
상기 박막 트랜지스터 기판은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 상기 배리어층(CBL)에 상기 반도체층(SCL)과 반응하여 산화물을 형성하지 않는 물질을 포함하는 제1 금속층(CBL1)을 구비하여, 상기 반도체층(SCL)의 손상을 방지할 수 있다. 따라서, 상기 박막 트랜지스터(TFT)의 신뢰성이 향상될 수 있다.
도 4 내지 도 9는 도 1 내지 도 3에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4를 참조하면, 베이스 기판(BS) 상에 절연막(BL)을 형성한다.
상기 베이스 기판(BS)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(BS)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 상기 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함한다. 상기 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함한다. 상기 베이스 기판(BS)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 절연막(BL)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 절연막(BL)은 상기 박막 트랜지스터(TFT)로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 상기 절연막(BL)은 상기 베이스 기판(BS)의 표면을 평탄화할 수 있다.
상기 절연막(BL)을 형성한 후, 상기 절연막(BL) 상에 게이트 라인(GL) 및 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)의 일부가 돌출된 형상일 수 있다. 또한, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 형성한 후, 상기 게이트 전극(GE)을 커버하는 게이트 절연막(GI)을 형성한다. 상기 게이트 절연막(GI)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화막 및 상기 실리콘 질화막이 적층된 구조를 가질 수 있다.
상기 게이트 절연막(GI)을 형성한 후, 상기 게이트 절연막(GI) 상에 반도체층(SCL)을 형성한다. 상기 반도체층(SCL)은 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 반도체층(SCL)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
상기 반도체층(SCL)을 형성한 후, 상기 반도체층(SCL) 상에 도전막(CL)을 형성한다. 상기 도전막(CL)은 상기 반도체층(SCL) 상에 배치되는 배리어층(CBL), 상기 배리어층(CBL) 상에 배치되는 주배선층(MSL), 및 상기 주배선층(MSL) 상에 배치되는 캡핑층(CCL)을 포함할 수 있다.
이하에서는, 상기 도전막(CL)의 형성 방법을 보다 상세히 설명한다.
우선, 상기 반도체층(SCL) 상에 상기 배리어층(CBL)을 형성한다. 상기 배리어층(CBL)은 상기 반도체층(SCL) 상에 제1 금속층(CBL1)을 증착하고, 상기 제1 금속층(CBL1) 상에 형성되는 제2 금속층(CBL2)을 증착하여 형성될 수 있다.
상기 제1 금속층(CBL1)은 증착시, 상기 반도체층(SCL)과 반응하여 금속 산화물을 형성하지 않으며, 건식 식각이 용이한 물질을 포함할 수 있다. 예를 들면, 상기 제1 금속층(CBL1)은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 선택되는 적어도 하나를 포함할 수 있다.
상기 제1 금속층(CBL1)의 증착시 상기 제1 금속층(CBL1) 물질이 상기 반도체층(SCL)과 반응하는 경우, 금속 산화물을 형성할 수 있다. 상기 금속 산화물이 형성되면, 상기 반도체층(SCL)에서 인듐(In)이 석출될 수 있다. 상기 반도체층(SCL)에서 인듐(In)이 석출되면, 상기 반도체층(SCL)은 손상을 입게 되고, 상기 반도체층(SCL)을 포함하는 박막 트랜지스터의 신뢰성은 저하될 수 있다. 따라서, 상기 제1 금속층(CBL1)이 증착시, 상기 반도체층(SCL)과 반응하여 금속 산화물을 형성하지 않는 물질을 포함하며, 박막 트랜지스터의 신뢰성이 향상될 수 있다.
상기 제2 금속층(CBL2)은 건식 식각이 용이하고, 상기 주배선층(MSL)에 주로 사용되는 구리의 확산을 방지할 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 제2 금속층(CBL2)은 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 선택되는 적어도 하나를 포함할 수 있다.
상기 배리어층(CBL)을 형성한 후, 상기 제2 금속층(CBL2) 상에 상기 주배선층(MSL)을 형성한다. 상기 주배선층(MSL)은 구리 또는 구리 합금과 같은 저저항 물질을 포함할 수 있다.
상기 주배선층(MSL)을 형성한 후, 상기 주배선층(MSL) 상에 상기 캡핑층(CCL)을 형성한다. 상기 캡핑층(CCL)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 캡핑층(CCL)은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있다. 여기서, 상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상일 수 있다. 상기 아연 산화물(ZnO)은 일반적으로 비정질 물질이므로, 상기 주배선층(MSL)의 구리 물질이 결정립계 사이로 침투 또는 확산되는 것을 방지할 수 있다. 특히, 상기 캡핑층(CCL)은 산화 규소(SiOx)로 형성된 무기 보호막 증착시, 상기 무기 보호막 및 상기 주배선층(MSL)이 직접 접촉하여 구리 산화물(CuOx)이 생성되는 것을 방지할 수 있다. 상기 구리 산화물(CuOx)은 상기 무기 보호막의 들뜸(lifting)을 발생시킬 수 있으며, 콘택 홀 형성시 상기 주배선층(MSL)의 부식을 발생시킬 수 있다.
도 5를 참조하면, 상기 도전막(CL)을 형성한 후, 상기 반도체층(SCL) 및 상기 도전막(CL)을 일괄 식각하는 제1 식각 공정을 수행한다. 상기 제1 식각 공정은 습식 식각 공정일 수 있다. 또한, 상기 제1 식각 공정에 의해, 상기 게이트 전극(GE)과 일부 중첩하는 도전 패턴(CP)이 형성될 수 있다.
도 6을 참조하면, 상기 제1 식각 공정 이후, 상기 도전 패턴(CP)의 일부를 식각하는 제2 식각 공정을 수행한다. 상기 제2 식각 공정은 습식 식각 공정일 수 있다. 상기 제2 식각 공정에서, 상기 주배선층(MSL) 및 상기 캡핑층(CCL)의 상기 게이트 전극(GE)과 중첩하는 영역이 제거될 수 있다. 따라서, 상기 게이트 전극(GE)과 중첩하는 상기 배리어층(CBL)이 노출될 수 있다.
도 7을 참조하면, 상기 제2 식각 공정 후, 상기 배리어층(CBL)의 노출된 영역을 식각하는 제3 식각 공정을 수행한다. 상기 제3 식각 공정은 건식 식각 공정일 수 있다. 상기 제3 식각 공정에서, 상기 배리어층(CBL)의 상기 게이트 전극(GE)과 중첩하는 영역이 제거될 수 있다. 따라서, 상기 반도체층(SCL)의 상기 게이트 전극(GE)과 중첩하는 영역이 노출될 수 있다. 상기 반도체층(SCL)의 노출된 영역은 박막 트랜지스터(TFT)의 채널 영역일 수 있다.
또한, 상기 도전막(CL)의 잔류하는 영역, 즉, 상기 게이트 전극(GE)의 양측에 배치되는 상기 도전막(CL)은 박막 트랜지스터의 소스 전극(SE) 및 드레인 전극(DE)일 수 있다. 즉, 상기 제3 식각 공정에 의해, 상기 게이트 전극(GE), 상기 반도체층(SCL), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)을 포함하는 박막 트랜지스터가 완성될 수 있다.
또한, 상기 제3 식각 공정은 건식 식각 공정이므로, 상기 반도체층(SCL)의 손상이 발생하지 않을 수 있다. 즉, 건식 식각 공정은 습식 식각 공정 시 식각액에 의해 발생할 수 있는 상기 반도체층(SCL)의 표면 손상을 방지할 수 있다.
도 8을 참조하면, 상기 박막 트랜지스터(TFT)를 커버하는 보호막(PL)을 형성한다. 상기 보호막(PL)은 무기 보호막(PL1) 및 상기 무기 보호막(PL1) 상에 배치되는 유기 보호막(PL2)을 포함할 수 있다.
이를 보다 상세히 설명하면, 우선, 상기 박막 트랜지스터(TFT)를 커버하는 상기 무기 보호막(PL1)을 형성한다. 상기 무기 보호막(PL1)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 무기 보호막(PL1)을 형성한 후, 상기 무기 보호막(PL1) 상에 상기 유기 보호막(PL2)을 형성한다. 상기 유기 보호막(PL2)은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막(PL2)은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
상기 보호막(PL)을 형성한 후, 상기 보호막(PL)을 패터닝하여, 상기 드레인 전극(DE)의 일부를 노출시키는 콘택 홀(CH)을 형성한다.
상기 콘택 홀(CH)을 형성한 후, 상기 보호막(PL) 상에 투명 도전성 물질을 도포하고, 패터닝하여 상기 드레인 전극(DE)에 접속하는 제1 전극(PE)을 형성한다. 상기 제1 전극(PE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다.
도 9를 참조하면, 상기 제1 전극(PE)을 형성한 후, 상기 제1 전극(PE) 상에 복수의 액정 분자들을 포함하는 광학층(LC)을 배치한다.
상기 광학층(LC)을 배치한 후, 상기 광학층(LC) 상에 대향 기판(OS)을 배치한다. 상기 대향 기판(OS)은 상기 제1 전극(PE)과 마주하는 면 상에 제2 전극(CE)을 구비한다. 상기 제2 전극(CE)은 상기 제1 전극(PE)과 같이, 투명 도전성 산화물을 포함할 수 있다.
상기 보호막(PL) 상에 순차적으로 배치되는 상기 제1 전극(PE), 상기 광학층(LC) 및 상기 제2 전극(CE)은 표시 소자(DD)를 구성한다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
BS; 베이스 기판 BL; 절연막
TFT; 박막 트랜지스터 SCL; 반도체층
GE; 게이트 전극 SE; 소스 전극
DE; 드레인 전극 LCA; 저캐리어 영역들
GI; 게이트 절연막 PL; 보호막
GL; 게이트 라인 DL; 데이터 라인
DD; 표시 소자 PE; 제1 전극
CE; 제2 전극 LC; 액정층
OS; 대향 기판 CH; 콘택 홀

Claims (16)

  1. 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극과 일부 중첩하여 상기 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층; 및
    상기 반도체층 상에 배치되는 소스 전극, 및 상기 반도체층 상에 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 배리어층, 및 상기 배리어층에 배치되는 주배선층을 포함하고,
    상기 배리어층은 상기 반도체층 상에 배치되는 제1 금속층, 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하되,
    상기 제1 금속층은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 적어도 하나를 포함하고,
    상기 제2 금속층은 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 적어도 하나를 포함하는 박막 트랜지스터 기판.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 주배선층은 구리 및 구리 합금 중 하나를 포함하는 박막 트랜지스터 기판.
  5. 제4 항에 있어서,
    상기 주배선층 상에 배치되고, 투명 도전성 산화물을 포함하는 캡핑층을 더 포함하는 박막 트랜지스터 기판.
  6. 제5 항에 있어서,
    상기 캡핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함하는 박막 트랜지스터 기판.
  7. 제6 항에 있어서,
    상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상인 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함하는 박막 트랜지스터 기판.
  9. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 일부 중첩하고, 산화물 반도체 물질을 포함하는 반도체층을 형성하는 단계;
    상기 반도체층 상에 배리어층 및 주배선층을 포함하는 도전막을 형성하는 단계;
    제1 식각 공정을 수행하여, 상기 반도체층 및 상기 도전막을 일괄 식각하여 상기 게이트 전극과 일부 중첩하는 도전 패턴을 형성하는 단계;
    제2 식각 공정을 수행하여, 상기 게이트 전극과 중첩하는 배리어층을 노출시키는 단계; 및
    제3 식각 공정을 수행하여, 상기 배리어층의 노출된 영역을 식각하여, 상기 반도체층의 상기 게이트 전극과 중첩하는 영역을 노출시키는 단계를 포함하며,
    상기 배리어층은 상기 반도체층 상에 배치되는 제1 금속층, 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 제3 식각 공정은 건식 식각 공정인 박막 트랜지스터 기판의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 식각 공정 및 제2 식각 공정은 습식 식각 공정인 박막 트랜지스터 기판의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 금속층은 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 적어도 하나를 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제12 항에 있어서,
    상기 제2 금속층은 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 알루미늄(Al), 알루미늄 합금(Al alloy), 게르마늄(Ge) 및 니오븀(Nb) 중 적어도 하나를 포함하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 식각 공정 이전에, 상기 주배선층 상에 투명 도전성 산화물을 포함하는 캡핑층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14 항에 있어서,
    상기 캡핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15 항에 있어서,
    상기 투명 도전성 산화물 중 아연 산화물(ZnO)의 함유량은 70wt% 이상인 박막 트랜지스터 기판의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102230619B1 (ko) 2014-07-25 2021-03-24 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US9576984B1 (en) * 2016-01-14 2017-02-21 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel and conducting structure
KR20180033385A (ko) * 2016-09-23 2018-04-03 엘지디스플레이 주식회사 플렉서블 표시장치
US11281046B2 (en) * 2020-03-17 2022-03-22 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Backlight module, manufacturing method thereof, and display device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170905A (ja) * 2008-01-15 2009-07-30 Samsung Electronics Co Ltd 表示基板およびこれを含む表示装置
JP2010205932A (ja) * 2009-03-03 2010-09-16 Fujifilm Corp 電界効果型トランジスタ
JP2012033900A (ja) * 2010-07-02 2012-02-16 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3916334B2 (ja) * 1999-01-13 2007-05-16 シャープ株式会社 薄膜トランジスタ
TW200406829A (en) 2002-09-17 2004-05-01 Adv Lcd Tech Dev Ct Co Ltd Interconnect, interconnect forming method, thin film transistor, and display device
KR20080008562A (ko) 2006-07-20 2008-01-24 삼성전자주식회사 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치
TWI312578B (en) 2006-09-29 2009-07-21 Innolux Display Corp Thin film transistor substrate
KR101392276B1 (ko) 2007-10-31 2014-05-07 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101338115B1 (ko) 2008-04-28 2013-12-06 엘지디스플레이 주식회사 저저항 배선구조 및 이를 이용한 액정표시장치의 제조방법
JP5442228B2 (ja) * 2008-08-07 2014-03-12 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
KR101681483B1 (ko) 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20100117937A (ko) 2009-04-27 2010-11-04 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8840808B2 (en) 2010-01-15 2014-09-23 Sumitomo Chemical Company, Limited Process for producing liquid composition for organic semiconductor element
KR20130062726A (ko) 2011-12-05 2013-06-13 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
TW201336086A (zh) 2012-02-29 2013-09-01 Hon Hai Prec Ind Co Ltd 薄膜電晶體
KR20130126240A (ko) 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
JP5971090B2 (ja) * 2012-11-14 2016-08-17 豊田合成株式会社 半導体発光素子および発光装置
JP6077978B2 (ja) 2012-12-28 2017-02-08 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
KR102238682B1 (ko) * 2013-02-28 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
KR102089314B1 (ko) * 2013-05-14 2020-04-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR102090289B1 (ko) * 2013-05-30 2020-04-16 삼성디스플레이 주식회사 산화물 스퍼터링 타겟, 이를 이용한 박막 트랜지스터 및 그 제조 방법
US20150221772A1 (en) 2014-02-06 2015-08-06 Precursor Energetics, Inc. Molecular precursor compounds for abizo zinc-group 13 mixed oxide materials
KR102230619B1 (ko) 2014-07-25 2021-03-24 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170905A (ja) * 2008-01-15 2009-07-30 Samsung Electronics Co Ltd 表示基板およびこれを含む表示装置
JP2010205932A (ja) * 2009-03-03 2010-09-16 Fujifilm Corp 電界効果型トランジスタ
JP2012033900A (ja) * 2010-07-02 2012-02-16 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法

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