KR102368593B1 - 박막 트랜지스터 기판 및 이를 구비하는 표시 패널 - Google Patents

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Abstract

박막 트랜지스터 기판은 베이스 기판, 상기 베이스 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터와 전기적으로 절연된 계측 패턴을 포함하고, 상기 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되고, 채널 영역을 포함하는 반도체층, 상기 반도체층 상에 배치되고, 곡선 형상의 가장자리를 포함하는 소스 전극, 및 상기 반도체층 상에 배치되고, 상기 채널 영역의 길이와 동일한 제1 거리만큼 상기 소스 전극과 이격된 드레인 전극을 포함하고, 상기 계측 패턴은, 상기 게이트 절연막 상에 배치된 제1 영역, 서로 평행하게 연장되고, 상기 제1 거리와 실질적으로 동일한 제2 거리만큼 서로 이격되고, 상기 제1 영역 상에 배치된 제2 영역들을 포함하며, 상기 소스 전극의 상기 곡선 형상의 가장자리는 평면상 상기 드레인 전극과 마주한다.

Description

박막 트랜지스터 기판 및 이를 구비하는 표시 패널{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이를 구비하는 표시 패널에 관한 것이다.
일반적인 능동 구동형(Active Matrix) 표시 패널은 박막 트랜지스터를 구비하는 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판 상에 배치된 표시 소자를 포함한다.
상기 박막 트랜지스터 기판은 복수의 절연막들 및 복수의 도전 패턴들을 구비한다. 따라서, 상기 박막 트랜지스터 기판은 복수의 패터닝 공정들을 통하여 제조될 수 있다.
한편, 상기 패터닝 공정들은 상기 도전 패턴들이 정해진 위치를 벋어나지 않도록 수행되어야 한다. 특히, 일부 도전 패턴들은 서로 간의 간격을 유지할 필요가 있다. 따라서, 패터닝 공정 후에 상기 도전 패턴들은 정해진 위치에서 오차 범위를 초과하지 않고 배치되어야 한다.
본 발명의 일 목적은 도전 패턴들의 위치 또는 간격을 정확히 계측할 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판을 구비하는 표시 패널을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 박막 트랜지스터 기판은 베이스 기판, 상기 베이스 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터와 전기적으로 절연된 계측 패턴을 포함하고, 상기 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되고, 채널 영역을 포함하는 반도체층, 상기 반도체층 상에 배치되고, 곡선 형상의 가장자리를 포함하는 소스 전극, 및 상기 반도체층 상에 배치되고, 상기 채널 영역의 길이와 동일한 제1 거리만큼 상기 소스 전극과 이격된 드레인 전극을 포함하고, 상기 계측 패턴은, 상기 게이트 절연막 상에 배치된 제1 영역, 서로 평행하게 연장되고, 상기 제1 거리와 실질적으로 동일한 제2 거리만큼 서로 이격되고, 상기 제1 영역 상에 배치된 제2 영역들을 포함하며, 상기 소스 전극의 상기 곡선 형상의 가장자리는 평면상 상기 드레인 전극과 마주한다.
상기 계측 패턴은 일 방향으로 연장되며, 서로 이격되어 평행하게 배치되는 복수의 제1 계측 패턴; 및 상기 게이트 절연막 및 상기 제1 계측 패턴들 사이에 배치되는 제2 계측 패턴을 포함할 수 있다.
서로 인접하는 제1 계측 패턴들 사이의 거리 및 상기 채널 영역의 길이의 차이와 상기 채널 영역의 길이에 대한 비율은 2% 이내일 수 있다. 특히, 서로 인접하는 상기 제1 계측 패턴들 사이의 거리 및 상기 채널 영역의 길이의 차이는 0.1㎛ 이내일 수 있다.
상기 제1 계측 패턴들은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질을 포함할 수 있으며, 상기 제2 계측 패턴은 상기 반도체층과 동일한 물질을 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 표시 패널은 상기 박막 트랜지스터 기판; 상기 박막 트랜지스터 기판에 마주하는 대향 기판; 및 상기 박막 트랜지스터 기판 및 상기 대향 기판 사이에 배치되는 표시 소자를 포함할 수 있다.
상기 계측 패턴은 상기 게이트 전극과 중첩할 수 있다. 또한, 상기 계측 패턴은 상기 표시 소자와 적어도 일부가 중첩할 수도 있다.
상술한 바와 같은 박막 트랜지스터 기판은 계측 패턴을 구비하여 도전 패턴들 사이의 거리를 정확하게 계측하는 것이 가능하다. 특히, 소스 전극 및 드레인 전극 사이의 거리에 대응하는 박막 트랜지스터의 채널 영역의 길이를 정확하게 계측할 수 있다.
도 1은 도 1은 본 발명의 일 실시예에 따른 표시 패널을 설명하기 위한 평면도이다.
도 2는 도 1의 A 영역의 확대도이다.
도 3은 도 2의 I-I' 라인에 따른 단면도이다.
도 4는 도 2의 II-II' 라인에 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 패널의 일 부분을 확대한 확대도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 설명하기 위한 평면도이며, 도 2는 도 1의 A 영역의 확대도이며, 도 3은 도 2의 I-I' 라인에 따른 단면도이며, 도 4는 도 2의 II-II' 라인에 따른 단면도이다.
도 1 내지 도 4를 참조하면, 표시 패널(DP)은 복수의 화소 영역들을 가질 수 있다. 또한, 상기 표시 패널(DP)은 박막 트랜지스터 기판(110), 상기 박막 트랜지스터 기판(110)에 마주하는 대향 기판(120), 상기 박막 트랜지스터 기판(110)과 상기 대향 기판(120) 사이에 배치되는 복수의 표시 소자(DD)들을 포함할 수 있다.
상기 박막 트랜지스터 기판(110)은 베이스 기판(SUB), 각 화소 영역에서 상기 베이스 기판(SUB) 상에 배치되는 적어도 하나의 박막 트랜지스터(TFT), 및 복수의 계측 패턴(IP)들을 포함할 수 있다.
상기 베이스 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(SUB)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 상기 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다. 상기 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 상기 베이스 기판(SUB)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 박막 트랜지스터(TFT)는 게이트 라인(GL)과 데이터 라인(DL)에 연결될 수 있다. 또한, 상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 베이스 기판(SUB) 상에 배치될 수 있다. 또한, 상기 게이트 전극(GE)은 상기 게이트 라인(GL)의 일부가 돌출된 형상일 수 있다. 또한, 상기 게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 한편, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 상기 베이스 기판(SUB) 사이에는 절연막(미도시)이 배치될 수도 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치되어, 상기 게이트 전극(GE) 및 상기 반도체층(SCL)을 절연시킬 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 상기 반도체층(SCL) 사이에 배치될 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화막 및 상기 실리콘 질화막이 적층된 구조를 가질 수 있다.
상기 반도체층(SCL)은 상기 게이트 절연막(GI) 상에 배치될 수 있다. 상기 반도체층(SCL)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 하나를 포함할 수 있다. 또한, 상기 반도체층(SCL)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 여기서, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
상기 소스 전극(SE)은 상기 반도체층(SCL) 상에 배치될 수 있다. 또한, 상기 소스 전극(SE)은 상기 데이터 라인(DL)의 일부가 돌출된 형상일 수 있다. 상기 드레인 전극(DE)은 상기 반도체층(SCL) 상에서 상기 소스 전극(SE)과 이격되어 배치될 수 있다. 여기서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이의 거리는 채널 영역의 길이일 수 있다.
한편, 상기에서는 박막 트랜지스터(TFT)의 상기 게이트 전극(GE)이 상기 반도체층(SCL) 하부에 위치하는 바텀 게이트 구조의 박막 트랜지스터를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(TFT)는 상기 게이트 전극(GE)이 상기 반도체층(SCL) 상부에 위치하는 탑 게이트 구조의 박막 트랜지스터일 수도 있다.
상기 표시 패널(DP)에서 상기 계측 패턴(IP)들은 약 15 내지 20개가 배치될 수 있다. 즉, 상기 계측 패턴(IP)들은 상기 화소 영역들 모두에 배치될 필요는 없다. 예를 들면, 상기 화소 영역들 중 상기 표시 패널(DP)의 각 지점을 대표하는 상기 화소 영역에만 배치될 수 있다.
각 계측 패턴(IP)은 상기 게이트 절연막(GI) 상에 배치되며, 상기 박막 트랜지스터(TFT)와 전기적으로 절연될 수 있다. 또한, 상기 계측 패턴(IP)은 상기 화소 영역 내에 배치될 수 있다. 특히, 상기 계측 패턴(IP)은 상기 게이트 전극(GE)과 중첩할 수 있다. 따라서, 상기 계측 패턴(IP)은 상기 화소 영역의 투과율을 저하시키지 않을 수 있다.
상기 계측 패턴(IP)은 상기 게이트 절연막(GI) 상에 서로 이격되어 배치되는 복수의 제1 계측 패턴(IP1)들 및 상기 제1 계측 패턴(IP1)들과 상기 게이트 절연막(GI) 사이에 배치되는 제2 계측 패턴(IP2)을 포함할 수 있다.
상기 제1 계측 패턴(IP1)들은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질을 포함할 수 있다. 또한, 상기 제1 계측 패턴(IP1)들은 일방향으로 연장된 스트라이프 형상을 가지며, 상기 제1 계측 패턴(IP1)들은 서로 평행할 수 있다. 상기 제1 계측 패턴(IP1)들을 서로 평행하게 배치하는 것은 상기 제1 계측 패턴(IP1)들 사이의 거리를 용이하게 측정하기 위한 것이다. 일반적으로, 상기 채널 영역의 길이는 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이의 거리로 계측한다. 한편, 상기 박막 트랜지스터(TFT)의 크기가 작아짐에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 말단이 곡선 형상을 가질 수 있다. 따라서, 측정 위치에 따라 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이의 거리, 즉, 상기 채널 영역의 길이가 다르게 측정될 수 있다.
서로 인접하는 상기 제1 계측 패턴(IP1)들 사이의 거리 및 미리 정해진 상기 채널 영역의 길이의 차이와 상기 채널 영역의 길이에 대한 비율은 2% 이내일 수 있다. 예를 들면, 서로 인접하는 상기 제1 계측 패턴(IP1)들 사이의 거리 및 미리 정해진 상기 채널 영역의 길이의 차이는 0.1㎛ 이내일 수 있다. 특히, 서로 인접하는 상기 제1 계측 패턴(IP1)들 사이의 거리 및 미리 정해진 상기 채널 영역의 길이는 실질적으로 동일할 수 있다.
서로 인접하는 상기 제1 계측 패턴(IP1)들 사이의 거리 및 미리 정해진 상기 채널 영역의 길이의 차이가 0.1㎛ 이내라 함은, 상기 채널 영역 길이의 제조 공정 상 오차 한계치이다. 따라서, 상기 제조 공정 상 오차 한계치를 초과하면, 제조 공정 중에 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 오정렬이 발생한 것으로 간주할 수 있다. 즉, 상기 채널 영역의 길이가 상기 제조 공정 상 오차 한계치를 벋어난 것으로 간주할 수 있다. 상기 채널 영역의 길이가 상기 제조 공정 상 오차 한계치를 벋어나면, 상기 박막 트랜지스터(TFT)의 특성이 변할 수 있다.
상기 제2 계측 패턴(IP2)은 상기 반도체층(SCL)과 동일한 물질을 포함할 수 있다. 즉, 상기 제2 계측 패턴(IP2)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체 중 하나를 포함할 수 있다.
상기 박막 트랜지스터(TFT) 및 상기 계측 패턴(IP)이 배치된 상기 베이스 기판(SUB) 상에는 제1 보호막(PSV1)이 배치될 수 있다. 상기 제1 보호막(PSV1)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 상기 제1 보호막(PSV1)은 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제1 보호막(PSV1)은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있다.
상기 제1 보호막(PSV1) 상에는 제2 보호막(PSV2)이 배치될 수 있다. 상기 제2 보호막(PSV2)은 투명한 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 보호막(PSV2)은 아크릴계 수지(acrylic resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamide resin), 폴리이미드계 수지(polyimide rein), 불포화 폴리에스테르계 수지(unsaturated polyester resin), 폴리페닐렌 에테르계 수지(poly-phenylene ether resin), 폴리페닐렌설파이드계 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
상기 제2 보호막(PSV2) 상에는 콘택 홀(CH)을 통하여 상기 드레인 전극(DE)과 접속하는 표시 소자(DD)가 배치될 수 있다. 여기서, 상기 콘택 홀(CH)은 상기 제1 보호막(PSV1) 및 상기 제2 보호막(PSV2)을 관통하여, 상기 드레인 전극(DE)을 노출시킬 수 있다.
상기 표시 소자(DD)는 액정 표시 소자(liquid crystal display device, LCD device), 전기영동 표시 소자(electrophoretic display device, EPD device), 일렉트로웨팅 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 본 실시예에서는 설명의 편의를 위하여 상기 표시 소자(DD)로 상기 액정 표시 소자를 예로서 설명한다. 또한, 도면에는 도시하지 않았으나, 본 발명의 상기 표시 소자(DD)는 백라이트 유닛으로부터 제공되는 광을 이용하여 영상을 표시할 수 있다.
상기 표시 소자(DD)는 제1 전극(PE), 상기 제1 전극(PE)에 마주하는 제2 전극(CE), 및 상기 제1 전극(PE)과 상기 제2 전극(CE) 사이에 배치되는 광을 투과시키거나 광을 생성할 수 있는 광학층(LC)을 포함할 수 있다.
상기 제1 전극(PE)은 상기 제2 보호막(PSV2) 상에 배치되고, 상기 콘택 홀(CH)을 통하여 상기 드레인 전극(DE)에 접속될 수 있다. 또한, 상기 제1 전극(PE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다.
상기 광학층(LC)은 복수의 액정 분자들을 포함한다. 상기 액정 분자들은 상기 제1 전극(PE) 및 상기 제2 전극(CE) 사이에 형성되는 전계에 의하여 특정 방향으로 배열되어 광의 투과도를 조절할 수 있다. 따라서, 상기 광학층(LC)은 상기 전계에 의하여 상기 백라이트 유닛으로부터 제공되는 상기 광을 투과시켜, 상기 표시 소자(DD)가 영상을 표시할 수 있도록 한다.
상기 제2 전극(CE)은 상기 제1 전극(PE)과 같이, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다. 또한, 상기 제2 전극(CE)은 외부에서 제공되는 공통 전압(Vcom)을 인가받는다. 상기 제2 전극(CE)은 상기 베이스 기판(SUB)에 마주하는 대향 기판(120)의 일면에 배치될 수 있다.
상기 대향 기판(120)은 상기 제2 전극(CE)뿐만 아니라, 상기 백라이트 유닛에서 제공되는 광을 이용하여 소정의 색을 구현하는 컬러 필터(미도시)를 구비할 수 있다. 여기서, 상기 컬러 필터는 적색, 녹색, 청색, 시안, 마젠타, 황색 및 백색 중 어느 하나의 색상을 가질 수 있다.
한편, 본 실시예에서는 상기 제1 전극(PE)이 상기 박막 트랜지스터 기판(110) 상에 배치되고, 상기 제2 전극(CE)은 상기 대향 기판(120) 상에 배치되며, 상기 광학층(LC)이 상기 제1 전극(PE)과 상기 제2 전극(CE) 사이에 배치되는 경우를 예로서 설명하였으나, 이에 한정되는 것이 아니다. 예를 들면, 상기 제1 전극(PE) 및 상기 제2 전극(CE)이 상기 박막 트랜지스터 기판(110) 상에 배치되고, 상기 광학층(LC)이 상기 제1 전극(PE) 및 상기 제2 전극(CE)과 상기 대향 기판(120) 사이에 배치될 수도 있다. 여기서, 상기 제1 전극(PE)은 복수의 가지부들을 구비하여 상기 제2 전극(CE)과 수평 전계를 형성할 수 있다.
이하, 도 5를 통하여 본 발명의 다른 실시예들을 설명한다. 도 5에 있어서, 도 1 내지 도 4에 도시된 구성 요소와 동일한 구성 요소는 동일한 참조번호를 부여하고, 그에 대한 구체적인 설명은 생략한다. 또한, 도 5에서는 중복된 설명을 피하기 위하여 도 1 내지 도 4와 다른 점을 위주로 설명한다.
도 5는 본 발명의 다른 실시예에 따른 표시 패널의 일 부분을 확대한 확대도이다.
도 5를 참조하면, 표시 패널(DP)은 박막 트랜지스터 기판(110), 상기 박막 트랜지스터 기판(110)에 마주하는 대향 기판(120), 상기 박막 트랜지스터 기판(110)과 상기 대향 기판(120) 사이에 배치되는 복수의 표시 소자(DD)들을 포함할 수 있다.
상기 표시 소자(DD)들은 상기 표시 소자(DD)는 제1 전극(PE), 상기 제1 전극(PE)에 마주하는 제2 전극(CE), 및 상기 제1 전극(PE)과 상기 제2 전극(CE) 사이에 배치되는 광을 투과시키거나 광을 생성할 수 있는 광학층(LC)을 포함할 수 있다.
상기 박막 트랜지스터 기판(110)은 베이스 기판(SUB), 각 화소 영역에서 상기 베이스 기판(SUB) 상에 배치되는 적어도 하나의 박막 트랜지스터(TFT), 및 복수의 계측 패턴(IP)들을 포함할 수 있다.
상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 또한, 상기 게이트 전극(GE) 및 상기 반도체층(SCL) 사이에는 게이트 절연막(GI)이 배치될 수 있다.
각 계측 패턴(IP)은 상기 게이트 절연막(GI) 상에 배치되며, 상기 박막 트랜지스터(TFT)와 전기적으로 절연될 수 있다. 또한, 상기 계측 패턴(IP)은 상기 화소 영역 내에 배치될 수 있다. 특히, 상기 계측 패턴(IP)은 상기 표시 소자(DD)와 적어도 일부가 중첩할 수 있다. 예를 들면, 상기 계측 패턴(IP)은 상기 표시 소자(DD)의 제1 전극(PE)과 중첩할 수 있다.
한편, 상기 표시 패널(DP)에서 상기 계측 패턴(IP)들은 약 15 내지 20개가 배치될 수 있다. 즉, 상기 표시 패널(DP) 전체에서 상기 계측 패턴(IP)이 배치된 상기 화소 영역은 극히 일부이다. 따라서, 상기 계측 패턴(IP)이 상기 표시 소자(DD)와 중첩하더라도, 상기 표시 패널(DP)의 표시 품질에는 영향을 미치지 않을 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
DP : 표시 패널 110 : 박막 트랜지스터 기판
120 : 대향 기판 DL : 데이터 라인
GL : 게이트 라인 TFT : 박막 트랜지스터
GE : 게이트 전극 SCL : 반도체층
SE : 소스 전극 DE : 드레인 전극
CH : 콘택 홀 IP : 계측 패턴
IP1 : 제1 계측 패턴 IP2 : 제2 계측 패턴
DD : 표시 소자 PE : 제1 전극
CE : 제2 전극 LC : 광학층

Claims (15)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터와 전기적으로 절연된 계측 패턴을 포함하고,
    상기 박막 트랜지스터는,
    게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되고, 채널 영역을 포함하는 반도체층;
    상기 반도체층 상에 배치되고, 곡선 형상의 가장자리를 포함하는 소스 전극; 및
    상기 반도체층 상에 배치되고, 상기 채널 영역의 길이와 동일한 제1 거리만큼 상기 소스 전극과 이격된 드레인 전극을 포함하고,
    상기 계측 패턴은,
    상기 게이트 절연막 상에 배치된 제1 영역;
    서로 평행하게 연장되고, 상기 제1 거리와 실질적으로 동일한 제2 거리만큼 서로 이격되고, 상기 제1 영역 상에 배치된 제2 영역들을 포함하며,
    상기 소스 전극의 상기 곡선 형상의 가장자리는 평면상 상기 드레인 전극과 마주하는 박막 트랜지스터 기판.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제2 영역들 중 적어도 하나는 상기 소스 전극 또는 상기 드레인 전극과 동일한 물질을 포함하는 박막 트랜지스터 기판.
  6. 제1 항에 있어서,
    상기 제1 영역은 상기 반도체층과 동일한 물질을 포함하는 박막 트랜지스터 기판.
  7. 제1 항에 있어서,
    상기 계측 패턴은 상기 게이트 전극과 중첩하는 박막 트랜지스터 기판.
  8. 박막 트랜지스터 기판;
    상기 박막 트랜지스터 기판에 마주하는 대향 기판; 및
    상기 박막 트랜지스터 기판 및 상기 대향 기판 사이에 배치되는 표시 소자를 포함하고,
    상기 박막 트랜지스터 기판은
    베이스 기판;
    상기 베이스 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터와 전기적으로 절연된 계측 패턴을 포함하고,
    상기 박막 트랜지스터는,
    게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되고, 채널 영역을 포함하는 반도체층;
    상기 반도체층 상에 배치되고, 곡선 형상의 가장자리를 포함하는 소스 전극; 및
    상기 반도체층 상에 배치되고, 상기 채널 영역의 길이와 동일한 제1 거리만큼 상기 소스 전극과 이격된 드레인 전극을 포함하고,
    상기 계측 패턴은,
    상기 게이트 절연막 상에 배치된 제1 영역;
    서로 평행하게 연장되고, 상기 제1 거리와 실질적으로 동일한 제2 거리만큼 서로 이격되고, 상기 제1 영역 상에 배치된 제2 영역들을 포함하며,
    상기 소스 전극의 상기 곡선 형상의 가장자리는 평면상 상기 드레인 전극과 마주하는 표시 패널.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제8 항에 있어서,
    상기 제2 영역들 중 적어도 하나는 상기 소스 전극 또는 상기 드레인 전극과 동일한 물질을 포함하는 표시 패널.
  13. 제8 항에 있어서,
    상기 제1 영역은 상기 반도체층과 동일한 물질을 포함하는 표시 패널.
  14. 제8 항에 있어서,
    상기 계측 패턴은 상기 게이트 전극과 중첩하는 표시 패널.
  15. 제8 항에 있어서,
    상기 계측 패턴은 상기 표시 소자와 적어도 일부가 중첩하는 표시 패널.

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