KR20080062881A - 액정표시장치 및 그 검사방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로서, 보다 구체적으로는 전기적인 검사를 할 수 있는 TEG(Test Element Group)를 기판상에 형성하여, 더욱 정밀한 미스 얼라인먼트(Mis-Alignment) 및 소자의 전기적 특성을 예측할 수 있는 액정표시장치 및 그 검사방법을 개시한다. 개시된 본 발명의 액정표시장치는, 적어도 하나이상의 액티브 어레이 영역과 적어도 하나 이상의 미스 얼라인먼트 측정을 위한 태그(TEG) 영역으로 구분되는 기판; 상기 기판의 액티브 어레이 영역은 다수개의 서브 픽셀들이 매트릭스 형태로 형성되고, 각각의 서브 픽셀에 형성된 박막 트랜지스터와, 게이트 라인 및 데이터 라인; 및 상기 태그 영역에 형성된 검사용 게이트 전극, 검사용 채널층 및 검사용 소스/드레인 전극을 포함한다.
본 발명은 어레이기판 상에 형성되는 TEG 패턴을 TFT 소자와 유사한 형태로 형성하고, 각각의 전극 단자에 전기적 신호를 인가하여 공정중 발생된 미스 얼라인먼트 양을 정확하게 측정할 수 있는 효과가 있다.
LCD, 검사, TEG, 미스 얼라인, 측정

Description

액정표시장치 및 그 검사방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF TESTING THE SAME}
도 1은 일반적으로 어레이기판 상에 형성되어 있는 태그(TEG) 구조를 도시한 도면이다.
도 2는 상기 도 1에서 형성된 태그(TEG)의 상세 구조를 도시한 도면이다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 의한 미스 얼라인먼트 태그(Mis-Alignment TEG) 구조를 도시한 도면이다.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 의한 미스 얼라인먼트 태그 구조를 도시한 도면이다.
도 5a 및 도 5b는 본 발명의 제 3 실시예에 의한 미스 얼라인먼트 태그 구조를 도시한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
G: 검사용 게이트 전극 CH: 검사용 채널층
S: 검사용 소스 전극 D: 검사용 드레인 전극
본 발명은 액정표시장치에 관한 것으로서, 보다 구체적으로는 전기적인 검사를 할 수 있는 TEG(Test Element Group)를 기판상에 형성하여, 더욱 정밀한 미스 얼라인먼트(Mis-Alignment) 및 소자의 전기적 특성을 예측할 수 있는 액정표시장치 및 그 검사방법에 관한 것이다.
액정표시장치 제조 공정은, 각 공정들의 진행 결과가 바람직한 것인가를 확인하기 위해 각 공정 결과물의 두께, 저항, 농도, 오염의 정도, 임계치수 및 소자의 전기적인 특성 등을 측정해야 하는데, 그 측정과정에서 소자 웨이퍼에 손상을 입히는 이유 때문에 공정 특성상 실제 글라스를 대상으로 모니터링을 할 수 없는 경우가 있다. 이러한 경우에는 소자들이 형성된 글라스의 특정 부분이나, 별도의 블랭크(blank) 영역에 TEG(Test Element Group)라는 패턴을 형성하여 실제 소자들이 형성된 기판에서 행하는 공정을 똑같이 수행한 후에, TEG 패턴을 측정하여 해당 공정을 평가한다.
또한, 공정 검사의 종류에 따라 TEG 패턴들은 다양한 종류로 형성되는데, 그중 중요한 것이 디펙트 셀 어레이(Defect Cell Array)라 불리는 실제 기판 상의 셀과 동일한 조건으로 만들어 놓은 TEG 패턴과, 순차적으로 진행되는 공정중 상부층에 형성되는 패턴과 하부층에 형성되는 패턴의 미스 얼라인 정도를 검사하는 미스 얼라인먼트 TEG 패턴이다. 이러한, 검사용 TEG 패턴은 공정의 신뢰성, 안정성 및 공정마진 등을 평가하는 기준이 된다.
도 1은 일반적으로 어레이기판 상에 형성되어 있는 태그(TEG) 구조를 도시한 도면이다.
도 1을 참조하면, 어레이기판(10) 상에 TEG 영역과 액티브 어레이(A/A: Active Array) 영역이 구획되어 있고, 액티브 어레이 영역에서는 순차적인 마스크 공정에 따라 박막트랜지스터(TFT:Thin Film Transistor), 데이터라인, 게이트 라인 및 화소전극등의 소자들이 서브 셀단위로 형성되고, TEG 영역에서는 공정시 각층에 형성되는 패턴들의 미스 얼라인먼트 정도를 검사하기 위해 각각의 마스크 공정마다 검사패턴들이 형성된다.
도 2는 상기 도 1에서 형성된 태그(TEG)의 상세 구조를 도시한 도면이다.
도 2를 참조하면, TEG 패턴의 구조는 제 1 검사패턴(3)과 제 2 검사패턴(7)이 형성되어 있다. 제 1 검사패턴(3)은 제 2 검사패턴(7)과 다른 마스크 공정에서 형성되기 때문에 서로 다른 층에 형성된 패턴들이다. 예를 들어 어레이기판 상에 게이트 전극, 게이트라인, 공통전극 및 공통라인을 형성할 때, TEG 영역에 제 1 검사패턴(3)을 형성하고, 이후 소스/드레인 전극 및 데이터라인을 형성할 때, 제 2 검사패턴(7)을 형성한다.
이렇게 TEG 영역에 제 1 검사패턴(3)과 제 2 검사패턴(7)이 형성되면, 검사자는 광학장비를 통하여 제 1 검사패턴(3)과 제 2 검사패턴(7)의 사이의 거리(d)를 측정하여 공정중 발생한 미스 얼라인먼트 정도를 검사한다.
그러나, 상기와 같은 종래 검사 방법은 검사자가 광학장비를 사용하여 육안 검사로 진행되기 때문에 정확한 미스 얼라인먼트 양을 측정하기 어려운 문제가 있다.
또한, 공정중 미스 얼라인먼트가 발생되더라도 공정중 형성된 소자의 전기적 특성을 정확하게 예측할 수 없기 때문에 미스 얼라인먼트 발생 정도에 따라 소자 특성이 어느 정도 변화되는지 예측할 수 없는 문제가 있다.
본 발명은, 어레이기판 상에 형성되는 TEG를 TFT 소자와 유사한 형태로 형성하고, 각각의 전극 단자에 전기적 신호를 인가하여 공정중 발생된 미스 얼라인먼트 양을 정확하게 측정할 수 있는 액정표시장치 및 그 검사방법을 제공함에 그 목적이 있다.
또한, 본 발명은, 미스 얼라인먼트 양을 정확하게 측정하고, 측정된 미스 얼라인먼트 양에 따라 소자의 전기적 특성이 어느 정도 변화되는지 정확하게 예측할 수 있는 액정표시장치 및 그 검사방법을 제공함에 다른 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 액정표시장치는,
적어도 하나이상의 액티브 어레이 영역과 적어도 하나 이상의 미스 얼라인먼트 측정을 위한 태그(TEG) 영역으로 구분되는 기판;
상기 기판의 액티브 어레이 영역은 다수개의 서브 픽셀들이 매트릭스 형태로 형성되고, 각각의 서브 픽셀에 형성된 박막 트랜지스터와, 게이트 라인 및 데이터 라인; 및
상기 태그 영역에 형성된 검사용 게이트 전극, 검사용 채널층 및 검사용 소스/드레인 전극을 포함한다.
본 발명의 다른 실시예에 따른 액정표시장치 검사방법은,
적어도 하나 이상의 액티브 어레이 영역과 적어도 하나 이상의 미스 얼라인먼트 측정을 위한 태그(TEG) 영역으로 구분되는 기판;
상기 태그 영역에 형성된 검사용 게이트 전극, 검사용 채널층 및 검사용 소스/드레인 전극를 포함하고,
상기 검사용 게이트 전극과 검사용 드레인 전극에 전압을 인가하여 공정중 발생된 미스 얼라인먼트 양을 측정하는 단계를 포함한다.
본 발명에 의하면, 어레이기판 상에 형성되는 TEG 패턴을 TFT 소자와 유사한 형태로 형성하고, 각각의 전극 단자에 전기적 신호를 인가하여 공정중 발생된 미스 얼라인먼트 양을 정확하게 측정할 수 있다.
또한, 본 발명은, 미스 얼라인먼트 양을 정확하게 측정하고, 측정된 미스 얼라인먼트 양에 따라 소자의 전기적 특성이 어느 정도 변화되는지 정확하게 예측할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 실시 예를 자세히 설명하도록 한다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 의한 미스 얼라인먼트 태그(Mis-Alignment TEG) 구조를 도시한 도면이다.
도 3a 및 도 3b에 도시된 바와 같이, 어레이기판 상에 형성되는 미스 얼라인먼트 양을 측정하기 위한 TEG가 형성되어 있다. TEG는 검사용 게이트 전극(G), 검사용 채널층(CH), 검사용 소스/드레인 전극(S/D)으로 구성되어 있고, 검사용 채널 층(CH) 길이는 LM, 폭은 WM 으로 정의된다.
상기 TEG는 어레이기판의 게이트 전극과 게이트 배선 형성시 검사용 게이트 전극(G)을 형성하고, 이후 게이트 절연막과 비정질 실리콘막 및 도핑된 비정질실리콘막을 순차적으로 형성한 다음, 채널층을 형성할 때 검사용 채널층(CH)을 형성한다.
또한, 어레이 기판 상의 서브셀 영역에 각각 소스/드레인 전극을 형성하여 박막트랜지스터를 형성할 때, 검사용 채널층(CH) 상에 검사용 소스/드레인 전극(S/D)을 형성한다. 이때, 도면에서는 도시되지 않았지만, TFT 형성후 보호막 형성 공정시 상기 TEG의 검사용 게이트 전극(G), 소스/드레인 전극(S/D)의 일부를 노출한다.
그런 다음, 어레이 기판 상의 서브셀 단위로 화소전극을 형성할 때, TEG 영역의 노출된 영역에 검사패드를 각각 형성하여 TEG에 형성된 게이트 전극(G) 및 소스/드레인 전극(S/D)에 전기적 신호를 공급하여 미스 얼라인먼트 양을 측정할 수 있도록 하였다.
본 발명에서는 보다 정밀한 미스 얼라인먼트를 측정하기 위해 검사용 채널층(CH) 영역에 오버랩되는 검사용 소스 전극(S)과 검사용 드레인 전극(D)의 패턴에 다수개의 단차 패턴을 형성하였다.
검사용 소스 전극(S)에 형성된 단차 패턴들과 검사용 드레인 전극(D)에 형성된 단차 패턴들이 서로 대응되도록(일정한 거리를 유지하도록) 하였다. 따라서, 도 3a에서는 검사용 소스 전극(S)의 단차 패턴들이 계단 형태로 형성되고, 검사용 드레인 전극(D)의 단차 패턴들은 역계단 형태로 형성되어 있다. 하지만, 검사용 소스 전극(S)의 단차 패턴과 검사용 드레인 전극(D)의 단차 패턴들이 서로 반대 형태로 형성할 수 있다. 또한, 도면에서는 4개의 단차 패턴을 형성하였지만, 이것은 일실시예 이므로 적어도 2개 이상의 범위에서 다양하게 형성할 수 있다.
도 3a에서와 같이 미스 얼라인먼트의 발생이 작거나 미스 얼라인먼트가 발생되지 않은 경우를 포함하는 경우에는, 검사용 소스/드레인 전극(S/D)이 모두 검사용 채널층(CH) 영역에 위치하는 경우로 판단하고, 다음과 같은 공식에 따라 드레인 전류(ID)가 측정된다.
Figure 112006098582721-PAT00001
-------------(수학식 1)
하지만, 도 3b와 같이 공정중에 검사용 소스/드레인 전극(S/D)의 일부 단차 패턴이 검사용 채널층(CH) 영역을 벗어나서, 미스 얼라인먼트가 발생한 경우에는 다음과 같은 수학식 2에 따라 드레인 전류(ID)가 측정된다.
Figure 112006098582721-PAT00002
---------------(수학식 2)
여기서, WE 는 미스얼라인먼트가 발생한 후의 유효 채널폭을 나타낸다. 다르 게 표현하면 정상 채널폭(WM)에서 미스얼라인먼트 영역의 채널폭(ΔW)을 뺀 값이다. 미스얼라인먼트 영역의 채널폭(ΔW) 도 3b에 도시된 바와 같이 미스얼라인먼트양 ma 만큼의 채널폭(ΔW)이다. 따라서, WE =WM -ΔW이다.
또한, Vg 와 Vd 는 각각 검사용 게이트 전극(G)에 인가하는 전압과 검사용 드레인 전극(D)에 인가하는 전압을 나타낸 것이고, κ' 값은 전자이동도 μN , 채널층의 폭과 길이의 함수로 정의되는 산화물 커패시턴스 COX 에 따라 정해지는 소자 파라미터이다.(일반적으로 FET에서는 κ'=1/2(μN )COX(W/L)로 나타내진다)
따라서, 본 발명에서는 공정 완료후 검사용 게이트 전극(G), 검사용 드레인 전극(D)에 검사 전압을 인가하여 측정된 드레인 전류(ID) 값을 구함으로써, 미스 얼라인먼트 양(ma)을 측정한다.
즉, 미스 얼라인먼트 양(ma)에 따라 드레인 전류(ID) 값이 미리 테이블화 되어 있어서, 측정된 드레인 전류 값만으로 미스 얼라인먼트 양을 구할 수 있다. 뿐만 아니라, 미스 얼라인먼트 양은 수평과 수직방향의 미스 얼라인된 양을 나타내기 때문에 공정중 소정의 각도로 패턴들이 미스 얼라인된 경우에도 그 값을 정확하게 측정할 수 있다.
또한, 미스 얼라인먼트 양에 따라 각각 다양한 드레인 전류(ID) 값을 구할 수 있으므로 박막 트랜지스터의 전기적 특성을 정확하게 분석할 수 있는 효과가 있 다.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 의한 미스 얼라인먼트 태그 구조를 도시한 도면이다.
도 4a 및 도 4b에 도시된 바와 같이, 본 발명의 제 2 실시예에 의한 미스 얼라인먼트 태그(Mis-Alignment TEG) 구조를 도시한 도면이다.
본 발명의 제 2 실시예의 검사용 TEG는 검사용 게이트 전극(G), 검사용 채널층(CH), 검사용 소스/드레인 전극(S/D)으로 구성되어 있고, 검사용 채널층(CH) 길이는 LM, 폭은 WM 으로 정의된다.
상기 TEG는 어레이기판의 게이트 전극과 게이트 배선 형성시 검사용 게이트 전극(G)을 형성하고, 이후 게이트 절연막과 비정질 실리콘막 및 도핑된 비정질실리콘막을 순차적으로 형성한 다음, 채널층을 형성할 때 검사용 채널층(CH)을 형성한다.
또한, 어레이 기판 상의 서브셀 영역에 각각 소스/드레인 전극을 형성하여 박막트랜지스터를 형성할 때, 검사용 채널층(CH) 상에 검사용 소스/드레인 전극(S/D)을 형성한다. 이때, 도면에서는 도시되지 않았지만, TFT 형성후 보호막 형성 공정시 상기 TEG 패턴의 검사용 게이트 전극(G), 소스/드레인 전극(S/D)의 일부를 노출한다.
그런 다음, 어레이 기판 상의 서브셀 단위로 화소전극을 형성할 때, TEG 영역에서 노출된 영역에 검사패드를 각각 형성하여 TEG 패턴에 형성된 게이트 전 극(G) 및 소스/드레인 전극(S/D)에 전기적 신호를 공급하여 미스 얼라인먼트 양을 측정할 수 있도록 하였다.
본 발명에서는 보다 정밀한 미스 얼라인먼트를 측정하기 위해 검사용 채널층(CH) 영역에 오버랩되는 검사용 소스 전극(S) 또는 검사용 드레인 전극(D)에 다수개의 단차 패턴을 형성하였다.
도 3a에 도시된 검사용 소스 전극(S)과 검사용 드레인 전극(D)에는 모두 적어도 하나 이상의 단차 패턴이 형성된 구조이지만, 본 발명의 제 2 실시예에서는 검사용 소스 전극(S) 또는 검사용 드레인 전극(D)중 어느 하나의 전극에만 적어도 하나 이상의 단차 패턴을 형성하였다.
도 3a에서와 마찬가지로, 미스 얼라인먼트의 발생이 작거나 미스 얼라인먼트가 발생되지 않은 경우를 포함하는 경우에는, 검사용 소스/드레인 전극(S/D)이 모두 검사용 채널층(CH) 영역에 위치하는 경우로 판단하고, 다음과 같은 공식에 따라 드레인 전류(ID)가 측정된다.
Figure 112006098582721-PAT00003
-------------(수학식 3)
하지만, 도 4b와 같이 공정중에 미스 얼라인먼트가 발생한 경우에는 다음과 같은 수학식 2에 따라 드레인 전류(ID)가 측정된다.
Figure 112006098582721-PAT00004
---------------(수학식 4)
여기서, WE 는 미스얼라인먼트가 발생한 후의 유효 채널폭을 나타낸다. 다르게 표현하면 정상 채널폭(WM)에서 미스얼라인먼트 영역의 채널폭(ΔW)을 뺀 값이다. 미스얼라인먼트 영역의 채널폭(ΔW) 도 4b에 도시된 바와 같이 미스얼라인먼트양 ma 만큼의 채널폭(ΔW)이다. 따라서, WE =WM -ΔW이다. 하지만, 도 4b에서는 도 3b와 달리 ΔW의 함수 값이 LM 값과 단차 패턴과 채널층의 오버랩 거리(LS1, LS2, LS3, LS4)에 따라 정해진다.
따라서, LS1 영역, LS2 영역, LS3 영역, LS4 영역 각각에서 정해진 전류값들(ID1, ID2, ID3, ID4)이 각각 합해져서 전체 TEG에서의 드레인 전류값(ID)을 형성하는 것이다.
또한, Vg 와 Vd 는 각각 검사용 게이트 전극(G)에 인가하는 전압과 검사용 드레인 전극(D)에 인가하는 전압을 나타낸 것이고, κ' 값은 전자이동도 μN , 채널층의 폭과 길이의 함수로 정의되는 산화물 커패시턴스 COX 에 따라 정해지는 소자 파라미터이다.(일반적으로 FET에서는 κ'=1/2(μN )COX(W/L)로 나타내진다)
따라서, 본 발명에서는 공정 완료후 검사용 게이트 전극(G), 검사용 드레인 전극(D)에 검사 전압을 인가하여 측정된 전체 드레인 전류(ID) 값을 구함으로써, 각각 미스 얼라인먼트 양(여기서는 단차 패턴과 채널층의 오버랩된 거리(LS1, LS2, LS3, LS4)을 측정한다.
또한, 미스 얼라인먼트된 양에 따라 각각 다양한 드레인 전류(ID) 값이 구할 수 있으므로 박막 트랜지스터의 전기적 특성을 정확하게 분석할 수 있는 효과가 있다.
도 5a 및 도 5b는 본 발명의 제 3 실시예에 의한 미스 얼라인먼트 태그 구조를 도시한 도면이다.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 제 3 실시예에 의한 미스 얼라인먼트 태그(Mis-Alignment TEG) 구조를 도시한 도면이다.
본 발명의 제 3 실시예의 검사용 TEG는 검사용 게이트 전극(G), 검사용 채널층(CH), 검사용 소스/드레인 전극(S/D)으로 구성되어 있고, 검사용 채널층(CH) 길이는 LM, 폭은 WM 으로 정의된다.
본 발명에서는 더욱 정밀한 미스 얼라인먼트를 측정하기 위해 검사용 채널층(CH) 영역에 오버랩되는 검사용 소스 전극(S)의 구조를 나사홈 구조로 형성하고, 검사용 드레인 전극(D)의 구조를 나사산 구조로 형성하였다. 하지만, 이것은 일실시예의 경우이므로 검사용 소스 전극(S)의 구조를 나사산으로 형성하고, 검사용 드레인 전극(D)의 구조를 나사홈 구조로 형성할 수 있다.
도 5a에서도 미스 얼라인먼트의 발생이 작거나 미스 얼라인먼트가 발생되지 않은 경우를 포함하는 경우에는, 검사용 소스/드레인 전극(S/D)이 모두 검사용 채널층(CH) 영역에 위치하는 경우로 판단하고, 다음과 같은 공식에 따라 드레인 전류(ID)가 측정된다.
Figure 112006098582721-PAT00005
-------------(수학식 5)
하지만, 도 5b와 같이 공정중에 미스 얼라인먼트가 발생한 경우에는 다음과 같은 수학식 2에 따라 드레인 전류(ID)가 측정된다.
Figure 112006098582721-PAT00006
---------------(수학식 6)
여기서, WE 는 미스얼라인먼트가 발생한 후의 유효 채널폭을 나타낸다. 다르게 표현하면 정상 채널폭(WM)에서 미스얼라인먼트 영역의 채널폭(ΔW)을 뺀 값이다. 미스얼라인먼트 영역의 채널폭(ΔW) 도 4b에 도시된 바와 같이 미스얼라인먼트양 ma 만큼의 채널폭(ΔW)이다. 따라서, WE =WM -ΔW이다. 본 발명의 제 3 실시예에서는 드레인 전극(D)의 나사홈 또는 나사산의 구조가 채널층과 미스얼라인먼트(ma)가 0인 경우의 채널폭을 WM으로 정의하고, 채널층과 미스얼라인먼트가 발생한 영역의 채널 폭을 ΔW으로 정의한 것이다.
또한, Vg 와 Vd 는 각각 검사용 게이트 전극(G)에 인가하는 전압과 검사용 드레인 전극(D)에 인가하는 전압을 나타낸 것이고, κ' 값은 전자이동도 μN , 채널층의 폭과 길이의 함수로 정의되는 산화물 커패시턴스 COX 에 따라 정해지는 소자 파라미터이다.(일반적으로 FET에서는 κ'=1/2(μN )COX(W/L)로 나타내진다)
따라서, 도 3a 및 도 3b의 설명과 같이, 본 발명에서는 공정 완료후 검사용 게이트 전극(G), 검사용 드레인 전극(D)에 검사 전압을 인가하여 측정된 전체 드레인 전류(ID) 값을 구함으로써, 각각 미스 얼리인먼트 양(ma)을 측정한다.
또한, 미스 얼라인먼트된 양에 따라 각각 다양한 드레인 전류(ID) 값이 구할 수 있으므로 박막 트랜지스터의 전기적 특성을 정확하게 분석할 수 있는 효과가 있다.
이상에서 자세히 설명된 바와 같이, 본 발명은, 어레이기판 상에 형성되는 TEG 패턴을 TFT 소자와 유사한 형태로 형성하고, 각각의 전극 단자에 전기적 신호를 인가하여 공정중 발생된 미스 얼라인먼트 양을 정확하게 측정할 수 있는 효과가 있다.
또한, 본 발명은, 미스 얼라인먼트 양을 정확하게 측정하고, 측정된 미스 얼라인먼트 양에 따라 소자의 전기적 특성이 어느 정도 변화되는지 정확하게 예측할 수 있는 효과가 있다.
본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (9)

  1. 적어도 하나이상의 액티브 어레이 영역과 적어도 하나 이상의 미스 얼라인먼트 측정을 위한 태그(TEG) 영역으로 구분되는 기판;
    상기 기판의 액티브 어레이 영역은 다수개의 서브 픽셀들이 매트릭스 형태로 형성되고, 각각의 서브 픽셀에 형성된 박막 트랜지스터와, 게이트 라인 및 데이터 라인; 및
    상기 태그 영역에 형성된 검사용 게이트 전극, 검사용 채널층 및 검사용 소스/드레인 전극를 포함하는 액정표시장치.
  2. 제 1 항에 있어서, 상기 검사용 채널층 영역과 오버랩되는 상기 검사용 소스/드레인 전극에는 적어도 하나 이상의 단차 패턴들이 형성된 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서, 상기 검사용 채널층 영역과 오버랩되는 상기 검사용 소스 전극 또는 검사용 드레인 전극에는 적어도 하나 이상의 단차 패턴들이 형성된 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서, 상기 검사용 채널층 영역과 오버랩되는 상기 검사용 소스/드레인 전극은 각각 나사산 구조와 나사 홈 구조로 형성된 것을 특징으로 하는 액 정표시장치.
  5. 적어도 하나이상의 액티브 어레이 영역과 적어도 하나 이상의 미스 얼라인먼트 측정을 위한 태그(TEG) 영역으로 구분되는 기판;
    상기 태그 영역에 형성된 검사용 게이트 전극, 검사용 채널층 및 검사용 소스/드레인 전극를 포함하고,
    상기 검사용 게이트 전극과 검사용 드레인 전극에 전압을 인가하여 공정중 발생된 미스 얼라인먼트 양을 측정하는 단계를 포함하는 액정표시장치 검사방법.
  6. 제 5 항에 있어서, 상기 액티브 어레이 영역은 다수개의 서브 픽셀들이 매트릭스 형태로 형성되고, 각각의 서브 픽셀에 형성된 박막 트랜지스터와, 게이트 라인 및 데이터 라인을 포함하는 것을 특징으로 하는 액정표시장치 검사방법.
  7. 제 5 항에 있어서, 상기 검사용 채널층 영역과 오버랩되는 상기 검사용 소스/드레인 전극에는 적어도 하나 이상의 단차 패턴들이 형성되고, 상기 미스 얼라인먼트 양은 단차 패턴이 상기 검사용 채널층 영역과 오버랩되지 않은 양을 측정하는 것을 특징으로 하는 액정표시장치 검사방법.
  8. 제 5 항에 있어서, 상기 검사용 채널층 영역과 오버랩되는 상기 검사용 소스 전극 또는 검사용 드레인 전극에는 적어도 하나 이상의 단차 패턴들이 형성되고, 상기 미스 얼라인먼트 양은 단차 패턴이 상기 검사용 채널층 영역과 오버랩되지 않은 양을 측정하는 것을 특징으로 하는 액정표시장치 검사방법.
  9. 제 5 항에 있어서, 상기 검사용 채널층 영역과 오버랩되는 상기 검사용 소스/드레인 전극은 각각 나사산 구조와 나사 홈 구조로 형성되고, 상기 미스 얼라인먼트 양은 나사산 또는 나사홈이 상기 검사용 채널층 영역과 오버랩되지 않은 양을 측정하는 것을 특징으로 하는 액정표시장치 검사방법.
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CN102736298A (zh) * 2011-04-11 2012-10-17 株式会社日立显示器 液晶显示装置的制造方法和液晶显示装置
US9245468B2 (en) 2011-10-14 2016-01-26 Samsung Display Co., Ltd. Display device
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