KR20180105252A - 전계 효과 트랜지스터 및 반도체 장치의 제조 방법 - Google Patents

전계 효과 트랜지스터 및 반도체 장치의 제조 방법 Download PDF

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야스히코 다케무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

도체-반도체 접합을 사용한 전계 효과 트랜지스터의 제로 전류를 저감할 수 있는 구조를 제공한다. 도체 또는 반도체를 포함하며 절연체(104)에 의해 둘러싸인 플로팅 전극(102)이 반도체층(101)을 가로지르도록 반도체층(101)과 게이트(105) 사이에 형성되고, 플로팅 전극(102)이 대전되며, 이것에 의해, 캐리어가 소스 전극(103a) 또는 드레인 전극(103b)로부터 유입되는 것을 방지한다. 따라서, 반도체층(101) 내에는 캐리어 농도가 충분히 낮게 유지될 수 있어서, 제로 전류를 저감할 수 있다.

Description

전계 효과 트랜지스터 및 반도체 장치의 제조 방법{FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 전계 효과 트랜지스터(FET), FET를 갖는 반도체 회로 및 FET 또는 반도체 회로를 갖는 반도체 장치에 관한 것이다.
FET는 반도체 내에 소위, 소스 및 드레인이라고 불리는 영역이 제공되어 있는 장치이며, 그 영역 각각에는 전극이 제공되고, 그 전극에는 전위가 공급되며, 반도체의 상태가 제어되도록 절연막(소위, 게이트 절연막으로 불림) 또는 쇼트키 배리어(Schottky barrier)를 통해 소위, 게이트로 불리는 전극을 사용하여 반도체에 전계를 인가하고, 이것에 의해, 소스와 드레인 간에 흐르는 전류가 제어된다. 반도체로서는, 실리콘이나 게르마늄 등의 14족 원소, 갈륨 비소, 인듐 인, 질화 갈륨, 황화 아연 또는 텔루르화 카드뮴 등의 화합물 등이 사용될 수 있다.
최근, 산화 아연이나 산화 인듐 갈륨 아연계 화합물 등의 산화물을 반도체로서 사용한 FET가 보고되어 있다(특허 문헌 1 및 특허 문헌 2). 그러한 산화물 반도체를 포함하는 FET에서는, 비교적 큰 이동도가 얻어질 수 있고, 그러한 재료가 3 eV 이상의 큰 밴드갭을 가짐으로써, 산화물 반도체를 포함하는 FET를 디스플레이나 파워 디바이스 등에 응용하는 것이 제안되고 있다.
예를 들어, 그러한 재료의 밴드갭이 3 eV 이상이라고 하는 사실은 재료가 가시광을 전송한다는 것을 의미하고, 따라서 재료를 디스플레이에 사용했을 경우, FET 부분도 광을 전송할 수 있고, 개구율이 향상될 것으로 기대된다.
또한, 이러한 큰 밴드갭은 파워 디바이스에 사용되는 탄화 실리콘에 공통되고, 따라서 산화물 반도체는 마찬가지로 파워 디바이스에 적용될 것으로 기대된다.
또한, 밴드갭이 크다고 하는 것은 열 여기 캐리어(thermally excited carriers)가 적은 것을 의미한다. 예를 들면, 계산에 따르면 실리콘은 실온에서 밴드갭이 1.1 eV이므로, 열 여기 캐리어가 내부에 대략 1011/cm3 존재하지만, 밴드갭이 3.2 eV의 반도체에서는, 열 여기 캐리어는 대략 10-7/cm3로 존재한다.
실리콘의 경우, 불순물을 포함하지 않는 실리콘 내에서도 상기한 바와 같이, 열 여기에 의해 생성된 캐리어가 존재하므로, 실리콘의 저항율은 실온에서 105 Ωcm 이상일 수 없다. 대조적으로, 밴드갭이 3.2 eV인 반도체의 경우에서는, 이론적으로는, 1020 Ωcm 이상의 저항율이 얻어질 수 있다. 이러한 반도체를 사용하여 FET를 제조하고, 오프 상태(게이트의 전위가 소스의 전위와 동일한 상태)에 있어서의 높은 저항율을 사용하면, 전하를 반영구적으로 유지할 수 있는 것도 기대된다.
한편, 특히 아연 또는 인듐을 포함하고 p형의 도전성을 포함하는 산화물 반도체에 대해서는, 거의 보고되지 않고 있다. 따라서, 실리콘을 포함하는 FET와 같은 PN 접합을 사용하는 FET는 보고되고 있지 않다. 특허 문헌 1 및 특허 문헌 2에 개시되어 있듯이, n-형 또는 i-형의 산화물 반도체(본 명세서에서는, 캐리어 농도가 1012/cm3 이하의 반도체를 "i-형 반도체"라고 말한다)에 도체 전극 등을 접촉시킨 도체-반도체 접합(학술서에서는, 일반적으로 금속 반도체 접합 또는 금속 절연 접합으로 말하지만, 본 명세서에서는, 용어의 해석을 보다 정확하게 하기 위해서, "도체-반도체 접합"이라는 용어로 사용한다)을 사용하여, 소스 및 드레인을 형성하고 있다.
미국 특허 공개 2005/0199879호 공보 미국 특허 공개 2007/0194379호 공보
도체-반도체 접합을 사용하여, 소스 및 드레인을 형성하는 FET에서는, 반도체의 캐리어 농도가 크면, 오프 상태에서도 전류(오프 전류: 본 명세서에서는, 오프 전류는 게이트의 전위가 소스의 전위와 같거나 낮은 경우에 소스와 드레인 간에 흐르는 전류를 말한다)는 소스와 드레인 사이에 흐른다. 따라서, i-형 반도체를 얻을 수 있도록, 반도체 내의 캐리어 농도를 저감시켜서, 오프 전류를 저감할 필요가 있다. 그러나, 이러한 시도는, FET의 채널 길이가 짧을 경우나, 반도체층이나 게이트와 반도체층 사이의 절연막이 두꺼울 경우에는 적용할 수 없다는 것이 발명자의 고찰에서 분명해졌다.
일반적으로, 도체-반도체 접합에 있어서는, 도체의 일 함수(work function)와 반도체의 전자 친화력(또는 페르미 준위) 사이의 관계에 따라, 오옴 접합 또는 쇼트키 배리어 접합이 형성된다. 예를 들면, 전자 친화력이 4.3 eV인 반도체에, 일 함수가 3.9 eV인 도체를 접촉시켜, 이상적인 도체-반도체 접합(계면에 아무런 트랩 준위나 화합물이 형성되지 않는 접합)을 형성했다고 하면, 도체로부터 반도체 내로 전자가 유입된다.
그 경우, 반도체에서는, 도체와 반도체 사이의 접합 계면에 더 가까운 영역이 전자의 농도가 더 높고, 전자 농도는 어림 계산으로는, 도체-반도체 접합 계면으로부터 수 nm에서는 대략 1020/cm3이고, 계면으로부터 몇십 nm에서는 대략 1018/cm3이며, 계면으로부터 몇백 nm에서는 대략 1016/cm3이고, 계면으로부터 수 μm에서도 대략 1014/cm3이다. 즉, 반도체 자체가 i-형 반도체이어도, 도체와의 접촉은 캐리어 농도가 더 높은 영역을 만든다. 도체-반도체 접합 계면 근방에 많은 캐리어를 포함하는 그러한 영역을 형성한 결과로서, 도체-반도체 접합은 오옴 접합이 된다.
반면에, 예를 들어, 전자 친화력이 4.3 eV인 반도체에, 일 함수가 4.9 eV인 도체를 접촉시켜, 이상적인 도체-반도체 접합을 형성했다고 하면, 반도체 내에 존재하는 전자는 도체로 이동한다. 전자가 떠난 영역에서는, 당연히 전자의 농도는 매우 낮아진다. 전자가 이동하는 반도체의 영역의 폭은, 반도체의 전자 농도에 좌우되고; 예를 들어, 반도체의 원래의 전자 농도가 1018/cm3이면, 그 폭은 대략 몇십 nm이다.
이 부분의 전자 농도는 현저하게 낮아지고; 따라서, 밴드 다이어그램에 있어서, 배리어는 도체와 반도체와의 접합 계면에서 형성된다. 이러한 배리어를 갖는 도체-반도체 접합은 쇼트키 배리어 접합이라고 한다. 전자는 반도체로부터 도체로 흐르기 쉬운 반면, 배리어로 인해 전자는 도체로부터 반도체로 흐르기가 어렵다. 따라서, 쇼트키 배리어 접합에서는 정류 작용이 관측된다.
도체가 직접 반도체에 접하지 않는 경우에도 마찬가지의 현상이 일어난다. 예를 들면, 반도체와 도체 사이에 절연막이 제공되는 경우에도, 반도체의 전자 농도는 도체의 영향을 받는다. 물론, 도체의 영향 정도는 절연막의 두께 및 유전율에 의해 영향을 받는다. 절연막의 두께가 증가하거나 절연막의 유전율이 낮아지면, 도체의 영향은 작아진다.
소스와 반도체 사이 또는 드레인과 반도체 사이의 접합이 형성되어, 전류가 흐르기 쉬운 것이 바람직하므로, 특허 문헌 1 또는 특허 문헌 2에 개시된 FET에 있어서는, 오옴 접합이 형성될 수 있게 도체 재료가 선택된다. 예를 들면, 티탄이나 질화 티탄 등이 선택된다. 전극과 반도체 간의 접합이 오옴 접합이면, FET의 특성이 안정되고, 양품율이 높아지는 장점이 있다.
게이트의 재료로서는, 반도체로부터 전자를 제거하는 효과를 갖는 재료가 선택된다. 예를 들면, 텅스텐이나 백금 등과 같이, 일 함수가 큰 재료가 선택된다. 그러한 재료를 사용하고 비율 L/T가 10 이상이면 -여기서, L은 채널 길이(전형적으로는, 소스 전극과 드레인 전극 간의 간격)이고, T(이하, 전형적인 두께라고 한다)는 게이트 절연막과 반도체의 유효 두께의 합임-, 게이트와 소스의 전위가 동일하게 1×10-16 A 이하인 경우의 오프 전류(이하, 제로 전류라고 한다)를 갖는 FET를 제조할 수 있다. 여기에서, T는 다음 공식에 의해 산출된다: T = (게이트 절연막의 두께 × 반도체의 유전율 / 게이트 절연막의 유전율) + 반도체의 두께.
즉, L을 더 크게 하고, T를 더 얇게 하면, 제로 전류가 더 낮은 FET를 얻을 수 있다. 그러나, 디바이스의 크기가 작아지면 L은 작아지고, 예를 들어, 게이트 절연막을 너무 얇게 하면, 터널 전류에 의한 누설 전류가 발생한다. 또한, 게이트 절연막이나 반도체를 지나치게 얇게 얻는 것은 기술적으로 어렵다. 한편, 파워 디바이스에의 응용에서, 내압을 높이기 위해서는, 게이트 절연막을 두껍게 할 필요가 있다.
따라서, 비율 L/T가 저하되고, 특히 비율 L/T가 4 이하로 되면, 제로 전류를 실리콘 반도체를 포함하는 FET보다도 낮게 유지하는 것은 불가능하게 된다. 그 현상의 원인을 도 2a 내지 도 2c를 참조하여 설명한다. 도 2a는 도체-반도체 접합을 포함하는 전형적인 FET의 구조를 나타낸다. 특히, 반도체층(101)의 한쪽 면에는 소스 전극(103a)과 드레인 전극(103b)이 제공된다. 또한, 반도체층(101)의 반대쪽 면에는 게이트 절연막으로서 기능하는 절연체(104)와 게이트(105)가 제공된다.
소스 전극(103a) 및 드레인 전극(103b)에는, 소스 전극(103a)과 반도체층(101) 사이 및 드레인 전극(103b)과 반도체층(101) 사이에 오옴 접합이 형성될 수 있도록, 도체가 선택된다. 또한, 게이트(105)에는 반도체의 전자 친화력보다 일 함수가 큰 재료를 사용함으로써, 소스 전극(103a) 또는 드레인 전극(103b)으로부터 유입하는 전자가 제거된다.
어느 한 위치에서의 소스 전극(103a) 또는 드레인 전극(103b)의 효과 및 게이트(105)의 효과는 그 위치에서의 소스 전극(103a) 또는 드레인 전극(103b) 및 게이트(105)로부터의 각각의 거리에 의존하는 것으로 생각된다. 설명을 단순히 하기 위해서, 반도체층(101) 내에 전자를 주입하려고 하는 소스 전극(103a) 또는 드레인 전극(103b)의 힘을, 반도체층(101)으로부터 전자를 제거하려고 하는 게이트(105)의 힘과 동일한 것으로 가정한다. 즉, 소스 전극(103a), 드레인 전극(103b) 및 게이트(105)로부터의 거리가 동일한 반도체층(101) 내의 어느 한 위치에서, 대향하는 힘은 균형을 이루고; 따라서, 그 내부의 전자 농도는 원래의 값과 동일해진다.
또한, 게이트(105)보다 소스 전극(103a) 또는 드레인 전극(103b)에 더 가까운 위치에서, 소스 전극(103a) 또는 드레인 전극(103b)은 더 큰 효과를 갖게 되고, 그 위치에서, 전자 농도가 더 높아진다. 반대로, 소스 전극(103a) 또는 드레인 전극(103b)보다 게이트(105)에 더 가까운 위치에서, 게이트(105)는 더 큰 효과를 갖게 되고, 그 위치에서, 전자 농도는 더 낮아진다.
여기서, 이 경우의 거리는, 공간적인 거리를 의미하는 것이 아니고, 전자기적인 거리이므로, 공간적인 거리에 유전율을 곱함으로써 얻어진 값에 기초하여 비교할 필요가 있다는 점에 유의해야 한다.
도 2b는 도 2a의 FET의 반도체층(101) 내의 전자 농도의 개념적인 등농도 라인을 나타내는데, 이는 상기의 전제를 그 근거로 한다. 설명을 간단히 하기 위해서, 절연체(104)의 유전율은 반도체층(101)의 유전율과 동일하다고 가정한다. 또한, 소스 전극(103a) 및 드레인 전극(103b)의 전위는 게이트(105)의 전위와 동일하다.
반도체층(101)과 소스 전극(103a) 및 드레인 전극(103b) 간의 계면 부근에는 전자 농도가 높은 영역(101a)이 존재한다. 또한, 전자 농도가 영역(101a)에서의 전자 농도보다 크기가 10배 정도 낮은 영역(101b), 전자 농도가 영역(101b)에서의 전자 농도보다 크기가 10배 정도 낮은 영역(101c), 전자 농도가 영역(101c)에서의 전자 농도보다 크기가 10배 정도 낮은 영역(101d) 및 전자 농도가 영역(101d)에서의 전자 농도보다 낮은 영역(101e)은 이 순서대로 영역(101a)의 외측에 존재한다.
주목해야 할 것은, 영역(101d)이 게이트(105)의 반대측에 있는 반도체층(101)의 표면 위에서 나눠지지 않는다는 것이다. 이것은, 그 영역까지는 게이트(105)의 힘이 미치지 못하고, 소스 전극(103a) 및 드레인 전극(103b)의 힘에 의해 전자가 주입되었기 때문이다.
이 도면에 있어서, 비율 L/T는 2보다 약간 작다. 소스 전극(103a)과 드레인 전극(103b) 사이의 거리를 120 nm이라고 가정하면, 반도체층(101)의 두께는 50 nm이고, 따라서 영역(101a)과 영역(101b) 사이의 등농도 라인의 전자 농도는 대략 1020/cm3이며, 영역(101d)과 영역(101e) 사이의 등농도 라인의 전자 농도는 대략 1017/cm3인 것으로 나타난다.
소스 전극(103a)과 드레인 전극(103b) 사이의 거리를 1.2 μm이라고 가정하면, 반도체층(101)의 두께는 0.5 μm이고, 따라서 영역(101a)과 영역(101b) 사이의 등농도 라인의 전자 농도는 대략 1018/cm3이며, 영역(101d)과 영역(101e) 사이의 등농도 라인의 전자 농도는 대략 1015/cm3인 것으로 나타난다.
1015/cm3의 전자 농도가 충분히 낮은 것이라고 하더라도, 그 값은 저항율로 하면 대략 1 kΩcm 정도다. 도면에 도시한 바와 같이, 반도체층의 3분의 1 이상의 부분에서는, 전자 농도가 1015/cm3 이상이다. 따라서, 채널 길이와 채널 폭이 동일한 FET에 있어서는, 저항은 대략 10 MΩ이며, 소스 전극(103a)과 드레인 전극(103b) 간의 전위차를 1 V라고 했을 경우에 제로 전류는 0.1 μA 만큼 높다.
즉, 제로 전류를 감소시키기 위해서는, 게이트의 반대측의 전자 농도가 그러한 무시할 수 없는 값이 되는 것을 방지할 필요가 있다. 그것을 위해서는, 반도체층(101)의 두께를 감소시키는 방법이 고려될 수 있다. 즉, 게이트(105)의 영향력이 미치지 않는 영역이 감소될 수 있다. 도면에서의 FET의 경우에, 반도체층(101)의 두께는 75 %로 감소될 수 있다. 예를 들면, 반도체층(101)의 두께가 반으로 감소되면, 제로 전류는 10만분의 1까지 감소될 수 있는 것으로 계산 결과가 나타난다.
그러나, 예를 들면, 소스 전극(103a)과 드레인 전극(103b) 사이의 거리가 24 nm인 매우 작은 디바이스에 있어서는, 반도체층(101)의 두께를 3.75 nm 이하(예를 들면, 2.5 nm 이하)로 할 필요가 있고, 따라서 그러한 얇은 두께의 반도체층(101)을 균일하게 형성하는 것에는 기술적인 어려움이 따른다.
제2 방법은 절연체(104)를 더 얇게 하는 것이다. 도면에서의 절연체(104)의 두께를 6분의 1 이하로 감소시키면, 게이트(105)의 영향력은 반도체층(101)의 이면에까지 미칠 수 있다. 그러나, 상기의 예와 마찬가지로, 소스 전극(103a)과 드레인 전극(103b) 사이의 거리를 24 nm로 하면, 절연체(104)는 두께가 0.8 nm 이하일 필요가 있다.
게이트 절연막은 스퍼터링법이나 CVD법에 의해 산화물 반도체 위에 형성되어 있다. 이들 방법에 의해, 열 산화법으로 형성된 실리콘의 절연막과 같이, 고품질 및 균일한 두께를 갖는 절연막을 형성하는 것은 곤란하므로, 이들 방법은 현실적이지 않다. 또한, 절연막이 열 산화법에 의해 형성되고 고품질을 갖는다고 하더라도, 두께가 1 nm 이하의 절연막은 터널 전류에 의한 누설 전류의 문제를 초래한다.
소스 전극과 게이트 사이 또는 드레인 전극과 게이트 사이에서의 누설 전류가 소스 전극과 드레인 전극 간의 전류와 같거나 높은 경우에, 소스 전극과 드레인 전극 간의 전류가 매우 낮아도, FET는 전하를 유지하기 위해서는 사용할 수 없다. FET가 다른 목적으로 사용되는 경우에도, 누설 전류는 소비 전력의 증대를 초래하므로, 이는 바람직하지 않다.
FET의 게이트 전압(VG)과 드레인 전류(ID) 간의 관계(ID-VG 곡선)가, 도 2c에 도시한 바와 같이, 채널 길이 의존성을 나타내고 있다는 것이 계산으로부터 분명해진다. 도 2c에 있어서, 곡선(114), 곡선(115) 및 곡선(116) 각각은 채널 길이와 채널 폭이 동일한 FET의 ID-VG 곡선이다. 여기에서, 전형적인 두께 T는 일정한 값이다. 도 2c에 나타내는 곡선은 FET의 특성의 변동을 알기 쉽게 설명하기 위한 것이고, 실제 측정으로 얻어지지 않는다는 점에 유의해야 한다.
채널 길이와 채널 폭이 동일한 이상적인 FET에서, 온 상태 전류는 채널 길이에 의해 변하지 않지만, 반면에 임계 전압 또는 서브쓰레숄드(subthreshold) 특성 값은 변하는 경우가 있다. 이러한 현상은 통상의 MOSFET에서도 단 채널 효과로서 알려져 있다. 도 2c에 도시된 바와 같이, 도체-반도체 접합을 포함하는 FET에서는, 채널 길이에 따라 임계 전압이나 서브쓰레숄드 특성 값(S 값)이 변한다.
즉, 곡선(116)은 비교적 채널 길이가 큰 FET의 특성을 도시한다. 곡선(115)은 채널 길이가 곡선(116)의 경우에서보다 대략 1/10 정도인 FET의 특성을 도시한다. 곡선(114)은 채널 길이가 곡선(116)의 경우에서보다 대략 1/100 정도인 FET의 특성을 도시한다. 따라서, 채널 길이가 감소됨에 따라, 게이트의 전압을 소스의 전압과 동일하게 0 V로 설정했을 경우의 드레인 전류(즉, 제로 전류)가 증가하고, 곡선은 완만해진다(S 값이 증가한다).
상기의 고려 사항은 반도체층(101) 내에 전자를 주입하려고 하는 소스 전극(103a) 또는 드레인 전극(103b)의 힘과, 반도체층(101)으로부터 전자를 제거하려고 하는 게이트(105)의 힘이 동일하다고 하는 전제를 그 근거로 한다. 전자의 힘이 후자보다도 크면, 더 많은 전자가 소스 전극(103a) 또는 드레인 전극(103b)으로부터 반도체층(101) 내에 주입된다.
본 발명은, 상기 문제를 감안하여 이루어진 것이다. 본 발명의 한 실시 형태의 목적은 도체-반도체 접합을 포함하는 신규의 반도체 장치; 도체-반도체 접합을 포함하는 신규의 FET; 신규의 반도체 장치의 제조 방법; 및 신규의 FET의 제조 방법 중 적어도 하나를 제공하는 것이다.
본 발명의 한 실시 형태의 다른 목적은 도체-반도체 접합을 포함하는 FET의 제로 전류가 FET의 사이즈를 변경함으로써 증가해 버린다는 상기 문제점에 대해서 유효한 방법을 제공하는 것이다. 특히, 비율 L/T가 4 이하 또는 L이 100 nm 미만인 FET의 제로 전류가 실제 사용시에 충분히 작게 되는 신규의 구조를 제공하는 것이 그 목적이다. 본 발명의 한 실시 형태에 따르면, 상기한 목적들 중 적어도 하나가 달성된다.
이하, 본 발명이 설명되지만, 본 명세서에 사용하는 용어에 대해서 간단히 설명한다. 우선, 본 명세서에서 FET의 소스와 드레인에 대해서는, n-채널형 FET에 있어서는, 높은 전위가 공급되는 단자를 드레인이라 하고, 다른 쪽 단자를 소스라고 하며, p-채널형 FET에 있어서는, 낮은 전위가 공급되는 단자를 드레인이라 하고, 다른 쪽 단자를 소스라고 한다. 두 단자에 동일한 전위가 공급되는 경우에, 그들 중 하나는 소스라고 하고, 다른 쪽을 드레인이라고 한다. 또한, "소스 전극" 및 "드레인 전극"이라고 하는 용어 대신에, "제1 도체 전극" 및 "제2 도체 전극"이라는 용어가 사용되는 경우도 있다. 그 경우에는, 전위 레벨에 따라 그 명칭이 바뀌지는 않는다.
본 발명의 한 실시 형태는, 반도체층과, 반도체층의 한 면에 접하는 제1 및 제2 도체 전극과, 반도체층의 한 면 또는 다른 면 위에 제공된 게이트, 및 반도체층과 게이트 사이에 있는 플로팅 전극을 포함하는 FET이다. 플로팅 전극은, 도체 또는 반도체를 포함하고, 절연체에 의해 둘러싸여 있으며, 주어진 전하량으로 대전된다. 플로팅 전극은 반도체층을 가로지르도록 제공된다. FET에는 PN 접합이 존재하지 않는다.
본 발명의 한 실시 형태는, 반도체층과, 반도체층의 한 면에 접해서 제공된 제1 및 제2 도체 전극과, 반도체층의 한 면 또는 다른 면 위에 제공된 게이트, 및 반도체층과 게이트 사이에 있는 플로팅 전극을 포함하는 FET이다. 플로팅 전극은 도체 또는 반도체를 포함하고, 절연체에 의해 둘러싸여 있으며, 주어진 전하량으로 대전된다. 플로팅 전극은 반도체층을 가로지르도록 제공된다. FET에서는, 도체-반도체 접합이 제1 및 제2 도체 전극과 반도체층 사이에 존재한다.
상기 구조들 중 어느 구조에서든지, FET를 포함하는 반도체 장치는 플로팅 전극을 대전시키기 위한 회로를 포함하지 않는 것이 바람직하다. 상기 구조들 중 어느 구조에서든지, 플로팅 전극에 축적된 전하량은 제조 공정 완료 후에는, 사용자가 변경할 수 없도록 되어 있는 것이 바람직하다.
본 발명의 한 실시 형태는 FET를 포함하는 반도체 회로를 형성하고, 플로팅 전극을 대전시킨 다음, 차광 재료로 반도체 회로를 덮는 단계들을 포함하는 반도체 장치의 제조 방법이다. FET는 반도체층과, 반도체층의 한 면에 접해서 제공된 제1 및 제2 도체 전극과, 반도체층의 한 면 또는 다른 면 위에 제공된 게이트, 및 반도체층과 게이트 사이에 있는 플로팅 전극을 포함한다. 플로팅 전극은 도체 또는 반도체를 포함하고, 절연체에 의해 둘러싸여 있다. 플로팅 전극은 반도체층을 가로지르도록 제공된다.
본 발명의 한 실시 형태는, FET를 포함하는 반도체 회로를 형성하고, 그 반도체 회로 내에 제공된 패드를 통하여, 외부로부터 전압을 인가함으로써 플로팅 전극을 대전시키는 단계들을 포함하는 반도체 장치의 제조 방법이다. FET는 반도체층과, 반도체층의 한 면에 접해서 제공된 제1 및 제2 도체 전극과, 반도체층의 한 면 또는 다른 면 위에 제공된 게이트, 및 반도체층과 게이트 사이에 있는 플로팅 전극을 포함한다. 플로팅 전극은 도체 또는 반도체를 포함하고, 절연체에 의해 둘러싸여 있다. 플로팅 전극은 반도체층을 가로지르도록 제공된다.
상기 구조들 중 임의의 구조에 있어서, FET가 n-채널형인 경우에는, 플로팅 전극이 마이너스로 대전되는 것이 바람직하고, FET가 p-채널형인 경우에는, 플로팅 전극이 플러스로 대전되는 것이 바람직하다. 반도체층은 모든 금속 원소에 대한 인듐(In)의 비율, 모든 금속 원소에 대한 아연(Zn)의 비율 또는 모든 금속 원소에 대한 In과 Zn의 비율 중 임의의 비율이 25% 이상인 산화물일 수 있다. 반도체층은 밴드갭이 3.0 eV 이상 4.5 eV 이하인 산화물일 수 있다. 반도체층은 황화물 등의 16족 화합물일 수 있다.
본 명세서에서의 산화물은 질소, 산소, 불소, 유황, 셀레늄, 염소, 브롬, 텔루륨 및 요오드의 비율(몰비)이 전체의 25% 이상이고, 상기 원소들에 대한 산소의 비율(몰비)이 70 % 이상인 물질(화합물을 포함)이다.
본 명세서에서의 금속 원소는 희가스 원소, 수소, 붕소, 탄소, 질소, 16족 원소(예를 들면, 산소), 17족 원소(예를 들면, 불소), 실리콘, 인, 게르마늄, 비소 및 안티몬 이외의 다른 모든 원소이다.
또한, 본 명세서에 있어서, "어떤 한 원소(또는 금속 원소)가 주요 성분(또는 금속 성분)이다."라고 하는 것은 물질 내의 복수의 원소(또는 금속 원소)들 중에서, 모든 원소(또는 금속 원소)들에 대한 해당 원소(또는 금속 원소)의 비율이 50% 이상인 경우를 나타낸다. 또한, "n 종류의 원소(또는 금속 원소) M1, M2,...Mn가 주요 성분(또는 금속 성분)이다."라고 하는 것은 모든 원소(또는 금속 원소)들에 대한 해당 원소(또는 금속 원소) M1, M2,...Mn의 비율들의 총합이 {(1-2-n)×100} [%] 이상인 경우를 나타낸다.
본 명세서에 기재된 막 내에서의 주요 성분이 아닌 원소의 농도는 별도로 명시하지 않는 한, 2차 이온 질량 분석법에 의해 검출된 농도의 최소값이라는 점에 유의해야 한다. 일반적으로, 2차 이온 질량 분석법에 의해, 단층 또는 다층의 막의 깊이 방향으로의 원소의 농도가 측정되면, 특히 미량 원소의 경우, 기판과 막 사이 또는 막과 다른 막 사이의 계면에서는 원소 농도가 이상하게 높아지는 경향이 있지만, 이러한 부분의 농도는 정확한 값이 아니고 측정 변동도 크다.
반도체층에 산화물 반도체를 사용하는 경우에는, 산화물 반도체가 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 특히, In과 Zn을 포함하는 것이 바람직하다. 산화물을 포함하는 트랜지스터의 전기 특성의 변동을 줄이기 위한 안정기로서, 갈륨(Ga)을 추가로 포함하는 것이 바람직하다. 또한, 안정기로서 주석(Sn)을 포함하는 것이 바람직하다. 안정기로서 하프늄(Hf)을 포함하는 것이 바람직하다. 안정기로서 알루미늄(Al)을 포함하는 것이 바람직하다.
다른 안정기로서는, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho),에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu) 등의 하나 또는 복수 종의 란탄족이 포함될 수 있다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 이원계 금속의 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 삼원계 금속의 산화물 또는 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 사원계 금속의 산화물을 사용할 수 있다.
여기에서, 예를 들면, "In-Ga-Zn계 산화물"은 In, Ga 및 Zn을 주요 금속 성분으로서 포함하는 산화물을 의미하며, In, Ga 및 Zn의 비율에 대해서는 특별한 제한을 두지 않는다는 점에 유의해야 한다. In-Ga-Zn계 산화물은 In, Ga 및 Zn 이외의 금속 원소를 포함할 수 있다.
예를 들면, In:Ga:Zn = 1:1:1 (=1/3:1/3:1/3) 또는 In:Ga:Zn = 2:2:1 (=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물 또는 상기 조성에 근접하는 조성의 임의의 산화물을 사용할 수 있다. 대안적으로, In:Sn:Zn = 1:1:1 (=1/3:1/3:1/3), In:Sn:Zn = 2:1:3 (=1/3:1/6:1/2) 또는 In:Sn:Zn = 2:1:5 (=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물 또는 상기 조성에 근접하는 조성의 임의의 산화물을 사용할 수 있다.
그러나, 그 조성은 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계 전압 및 변동 등)에 따라 적절한 조성의 재료가 사용될 수 있다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절히 설정하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는, 높은 이동도가 비교적 용이하게 얻어질 수 있다. 그러나, In-Ga-Zn계 산화물을 사용하는 경우에서도, 벌크내 결함 밀도를 저감하는 것에 의해 이동도를 높일 수 있다.
예를 들어, "원자수비가 In:Ga:Zn = a:b:c (a+b+c=1)인 In, Ga 및 Zn을 포함하는 산화물의 조성이, 원자수비가 In:Ga:Zn = A:B:C (A+B+C=1)인 In, Ga 및 Zn을 포함하는 산화물의 조성에 근접하다"라고 하는 표현은, a, b 및 c가 다음 식 (a-A)2 + (b-B)2 + (c-C)2 ≤ r2을 만족시킨다는 것을 의미하고, r은 예를 들어, 0.05일 수 있다는 점에 유의해야 한다. 다른 산화물에서도 동일하게 적용된다.
산화물 반도체는 단결정 또는 비단결정일 수 있다. 후자의 경우, 산화물 반도체는 비정질 또는 다결정일 수 있다. 또한, 산화물 반도체는 결정성을 갖는 부분을 포함하는 비정질 구조 또는 비-비정질 구조를 가질 수 있다.
비정질 상태의 산화물 반도체에서는, 비교적 용이하게 평탄한 표면을 얻을 수 있어서, 산화물 반도체를 사용하여 트랜지스터를 제조했을 때, 계면 산란을 저감할 수 있고, 비교적 높은 이동도를 비교적 용이하게 얻을 수 있다.
결정성을 갖는 산화물 반도체에서는, 벌크내 결함을 더 저감할 수가 있고, 표면의 평탄성을 증가시킴으로써 비정질 산화물 반도체보다 더 높은 이동도를 얻을 수 있다. 표면의 평탄성을 증가시키기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 평균면 거칠기(Ra)가 1 nm 이하, 바람직하게는 0.3 nm 이하, 더 바람직하게는 0.1 nm 이하의 표면 위에 산화물 반도체를 형성할 수 있다. Ra는 JIS B0601에 의해 정의되어 있는 중심선 평균 거칠기를 표면에 대하여 적용할 수 있도록 삼차원으로 확장함으로써 얻어진다는 점에 유의해야 한다.
또한, 상기 구조들 중 임의의 구조에 있어서, 반도체층은 캐리어를 고농도로 포함하는 제1 도핑 영역과 제2 도핑 영역을 갖도록 도핑될 수 있다. 또한, 제1 도핑 영역은 제1 도체 전극에 접할 수 있고, 제2 도핑 영역은 제2 도체 전극에 접할 수 있다. 제1 및 제2 도핑 영역에 있어서의 캐리어 농도는 1×1018/cm3 이상 1×1021/cm3 미만, 바람직하게는 1×1019/cm3 이상 1×1020/cm3 미만이 되도록 설정될 수 있다.
상기 구조들 중 임의의 구조에 있어서, 반도체층과 접하는 제1 및 제2 도체 전극의 부분들 각각은 반도체층의 전자 친화력과 0.3 eV의 합(즉, 전자 친화력 + 0.3 eV) 보다도 작은 일 함수를 갖는 것이 바람직하다. 대안적으로, 제1 및 제2 도체 전극과 반도체층 사이에 오옴 접합이 형성되는 것이 바람직하다. 또한, 제1 도체 전극과 제2 도체 전극은 동일한 재료를 사용하여 형성될 필요는 없다.
제1 도체 전극을 표시하기 위해 "소스 전극"이라는 용어를 사용할 수 있고, 제2 도체 전극을 표시하기 위해 "드레인 전극"이라는 용어를 사용할 수 있고; 제1 도체 전극을 표시하기 위해 "드레인 전극"이라는 용어를 사용할 수 있고, 제2 도체 전극을 표시하기 위해 "소스 전극"이라는 용어를 사용할 수 있다는 점에 유의해야 한다.
상기 구조들 중 임의의 구조에 있어서, 플로팅 전극 내에 포함된 재료의 일 함수는, 제1 도체 전극의 일 함수 또는 제2 도체 전극의 일 함수보다 0.6 eV 이상 큰 것이 바람직하다. 대안적으로, 플로팅 전극 내에 포함된 재료의 일 함수는, 반도체층의 전자 친화력보다 0.6 eV 이상 큰 것이 바람직하다.
상기 구조들 중 임의의 구조를 채용하는 것에 의해, 상기 목적들 중 적어도 하나를 달성할 수 있다. 이하, 도면을 참조하여 본 발명의 한 실시 형태의 FET의 작용 효과에 대해서 설명한다. 이하에서 사용하는 용어는, 상기 설명에서 사용한 용어와 기본적으로 동일하다. 따라서, 상기 설명에서 사용한 용어로 표시한 구성 요소들에 대한 조건은 동일한 용어로 표시한 구성 요소에 적용될 수 있다. 예를 들면, 이하에서 소스 전극이 설명되는 경우에는, 그 일 함수는 상기 설명에서 주어진 범위 내에 있을 수 있다.
도 1a 내지 도 1c는 본 발명의 한 실시 형태의 FET의 예를 나타낸다. 도 1a의 FET는 반도체층(101)과, 반도체층(101)의 한쪽 면 위의 소스 전극(103a) 및 드레인 전극(103b)과, 반도체층(101)의 반대쪽 면 위의 게이트(105)를 포함한다. 또한, 반도체층(101)과 게이트(105) 사이에는, 절연체(104)로 둘러싸인 플로팅 전극(102)이 제공된다.
플로팅 전극(102)은 외부의 도체와 접촉하지 않고 있는 상태(부유 상태)이다. 플로팅 전극(102) 내에 전하가 축적되는 경우에는, 매우 장기간에 걸쳐 그 전하를 유지할 수 있다. 플로팅 전극(102)은 공지의 소거 및 프로그램가능 ROM(EPROM)의 플로팅 게이트와 유사하다. 그러나, 도 1a 내지 도 1c에 도시된 FET에서는, 플로팅 전극(102) 내에 전하를 축적하는 것은, 제조 공정 중에만 수행된다.
플로팅 전극(102) 내에 전하를 축적하기 위해서는, 게이트(105)와, 소스 전극(103a)과 드레인 전극(103b) 중 하나 또는 양쪽에 충분히 높은 전압을 인가할 수 있다. 가시광으로 조사된 FET에 전압이 인가되면, 더 낮은 전압에서도 전하를 축적할 수 있다. 또한, 반도체층의 밴드갭보다 에너지가 더 큰 자외광으로 FET를 조사하면서, 전압을 인가할 수 있다.
FET가 n-채널형인 경우에, 플로팅 전극(102)은 마이너스로 대전되고, FET가 p-채널형인 경우에는, 플로팅 전극(102)은 플러스로 대전된다.
어느 경우든 간에, FET가 제조된 후에는, 플로팅 전극(102)의 전하를 제거하는 것이나, 재차 전하를 축적할 필요는 없으므로, 가시광이나 자외광을 재차 조사하는 것이나, 높은 전압을 인가할 필요는 없다. 따라서, FET가 가시광이나 자외광에 노출되는 구조나, 높은 전압을 발생시키는 구조를, FET를 포함하는 반도체 회로 또는 반도체 장치에 제공할 필요는 없다.
예를 들면, 자외광을 사용하여 플로팅 전극(102)을 대전시킨 후, FET를 포함하는 반도체 회로를 차광 패키지 내에 밀봉할 수 있다. 특히, FET가 광에 노출되지 않도록 하는 것이 바람직하다. 따라서, 플로팅 전극(102)으로부터 전하가 누설되는 것을 방지할 수 있어, FET의 특성을 안정되게 할 수 있다.
높은 전압을 사용하여 플로팅 전극(102)을 대전시키기 위해서는, 전압을 공급하기 위한 장치로부터 반도체 회로 내에 제공된 패드를 통해, 반도체 회로 내의 FET에 높은 전압을 인가할 수 있다. 플로팅 전극(102)을 대전시킨 후, 반도체 회로는 차광 패키지 내에 밀봉될 수 있다.
어떤 경우든 간에, 플로팅 전극(102)을 대전시키는 횟수는 한정되어 있다. 자외광을 사용할 경우에는 지나치게 높은 전압을 사용하지 않으므로, 절연체(104)에 대한 데미지(damage)는 매우 제한적이고, 따라서 플로팅 전극(102)에 축적된 전하는 장기간에 걸쳐 유지된다.
도 1b는 FET가 n-채널형인 경우를 도시한다. 도 1b에 도시된 바와 같이, 플로팅 전극(102)은 마이너스로 대전된다. 따라서, 소스 전극(103a) 또는 드레인 전극(103b)으로부터 반도체층(101) 내로 흐르는 전자가 플로팅 전극(102)에 의해 영향을 받는다. 도 2b와의 비교로부터 분명한 바와 같이, 전자의 농도가 높은 영역은 후퇴 또는 축소된다.
그 결과, 도 2b에서는, 반도체층(101) 내의 게이트(105)의 반대쪽 면에서 영역(101d)이 나누어지지 않는 반면에, 도 1b에서는 영역(101d)이 나누어져서, 소스 전극(103a)과 드레인 전극(103b) 사이의 절연성이 현저하게 향상된다. 즉, 제로 전류가 감소될 수 있는데, 이는 도 1c에 도시된 계산의 결과로부터도 분명하다.
도 1c의 곡선(111)은 플로팅 전극(102)을 대전시키지 않은 경우에서의 ID-VG 곡선이며, 도 2c의 곡선(114)에 상당하는 것이다. VG가 0 V이면, 드레인 전류(제로 전류)는 대략 1×10-10 A이다. 그러나, 플로팅 전극(102)을 적당히 대전시키면, 곡선(112)이 얻어지고, 제로 전류가 1×10-24 A까지 저하된다.
또한, 플로팅 전극(102)을 지나치게 대전시키면, 곡선(113)이 얻어지고, 제로 전류는 대략 1×10-29 A인데, 이는 곡선(112)의 경우보다 저하되지만, 임계 전압은 증가되고, 충분한 온 상태 전류를 얻기 위해서 게이트에 큰 전압을 인가할 필요가 있다. 높은 전압의 인가는 반도체 회로에 지나친 부담을 야기하므로, 특수한 목적 이외에는 피하는 것이 바람직하다. 도 1c에 나타낸 곡선은 FET의 특성의 변동을 알기 쉽게 설명하기 위한 것이며, 실제 측정에 의해서 얻어지는 것이 아니라는 점에 유의해야 한다.
제로 전류의 필요한 값은 FET의 의도된 용도에 따라 좌우된다. 예를 들면, 인버터 등의 논리 회로에서, 터널 전류에 의한 소비 전력의 저감 때문에, 제로 전류는 1×10-12 A 이하일 수 있고, 통상은 1×10-15 A 이하일 필요는 없다. 반면에, 후술하는 바와 같이, 반영구적으로 데이타를 보존하는 메모리에 적용하기 위해서, 제로 전류는 1×10-21 A 이하, 바람직하게는 1×10-24 A 이하일 필요가 있다.
전하량을 미세 조정함으로써, 복수의 FET의 특성을 균일하게 할 수 있다. 상기 설명으로부터 분명한 바와 같이, 도체-반도체 접합을 포함하는 FET의 제로 전류나 임계 전압은 반도체층의 두께, 게이트 절연막의 두께, 채널 길이 등에 따라 변한다. 모든 FET들 중에서 그러한 값을 동등하게 하는 것은 어렵고, FET들 중에서의 변동은 피할 수 없다. 따라서, 제로 전류나 임계 전압의 변동이 FET들 중에서 발생한다.
또한, FET들 중에서의 특성의 변동은, 제조 프로세스 등의 조건에 따라 좌우된다. 예를 들어, 반도체로서 산화물 반도체를 사용하는 경우에, 대부분은 스퍼터링법으로 반도체층을 형성한다. 동일한 타겟이 사용되는 경우에도, 바로 사용하기 시작한 것(신품)을 사용하여 형성된 반도체층은 장기간 사용한 것을 사용하여 형성된 반도체층과는 약간 다를 수 있다.
이러한 특성의 변동은, FET 각각의 플로팅 전극(102) 내에 축적된 전하량을 조정함으로써 감소될 수 있다. 그 결과, 통상적으로 불량품이 되는 FET를 사용할 수 있게 된다. 이러한 방법은 특히 집적도가 높은 반도체 회로에 효과적이다. 즉, 집적도가 높은 회로에서 1개의 FET가 불량이 되었을 경우, 그 FET를 대체하기 위한 수단에 제한이 있기 때문에, 반도체 회로 전체가 결함이 있을 수 있다. 즉, 수율이 저하된다. 상기 방법에 의해 잠재적 결함의 FET가 구제되면, 수율은 향상된다.
상기 효과는 반도체층(101)으로부터 전자를 제거하기 위한 플로팅 전극(102)의 힘이 반도체층(101) 내에 전자를 주입하기 위한 소스 전극(103a) 또는 드레인 전극(103b)의 힘보다 클 경우에 현저하다. 이러한 힘의 세기는 일 함수나 전자 친화력에 의해 좌우된다.
구체적으로는, 플로팅 전극(102)의 일 함수는 소스 전극(103a) 또는 드레인 전극(103b)의 일 함수보다 0.6 eV 이상 큰 것이 바람직하다. 대안적으로, 플로팅 전극(102)의 일 함수는 반도체층의 전자 친화력보다 0.6 eV 이상 큰 것이 바람직하다.
일반적으로, 일 함수가 큰 재료를 사용함으로써, 플로팅 전극(102) 내에 축적된 전하량이 적더라도, 충분히 낮은 제로 전류가 얻어질 수 있다. 그러나, 일 함수가 낮은 재료를 사용하는 경우에도, 플로팅 전극(102) 내에 축적된 전하량을 증가시킴으로써 충분히 낮은 제로 전류가 얻어질 수 있으므로, 통상의 사용에서 문제는 없다. 일 함수가 높은 재료의 사용은, 축적된 전하가 누설되기 어렵게 함으로써, 장기간 동안 고온 하에서 보존 시에 FET의 특성이 열화되는 것을 방지하는 효과가 있다는 점에 유의해야 한다.
플로팅 전극(102)에 사용하는 재료의 일 함수가 게이트(105) 또는 반도체층(101)에 사용하는 재료의 일 함수보다 크면, 플로팅 전극(102)을 대전시키는 단계에서, 플로팅 전극(102)을 보다 효과적으로 대전시킬 수 있다.
플로팅 전극(102)을 마이너스로 대전시킬 경우, 게이트(105)에 플러스의 전압을 인가함으로써, 반도체층(101)의 표면에 형성된 채널로부터 전자를 플로팅 전극(102)으로 이동시킨다. 이때, 플로팅 전극(102)에 한번 유입된 전자가 게이트(105) 외부로 이동하는 경우도 있다.
그 경우, 플로팅 전극(102)의 재료의 일 함수가 높은 경우에는, 절연체(104)의 전도대(conduction band)가 더 높아지기 때문에, 플로팅 전극(102)에 유입된 전자가 게이트(105) 외부로 이동하는 확률이 저하된다. 따라서, 효과적으로 플로팅 전극(102)을 대전시킬 수 있다.
플로팅 전극(102)과 게이트(105) 사이의 절연체(104)의 두께를, 플로팅 전극(102)과 반도체층(101) 사이의 절연체(104)의 두께보다 크게 설정함으로써 마찬가지의 효과가 얻어질 수 있다. 그러나, 그 경우, 게이트(105)와 반도체층(101) 사이의 용량이 저하되므로, 온 상태 전류는 감소한다.
도 3a는, 도 1a에 도시된 FET를 3차원으로 나타낸 것이다. 도 3b는, 도 3a의 선분 A-A’과 선분 B-B’을 포함하는 평면을 도시하는 단면도이며, 도 1a에 상당한다. 또한, 도 3c는, 도 3a의 선분 B-B’과 선분 D-D’(점 D’은 도 3a에서는, FET의 뒤에 있어 도시되지 않는다)을 포함하는 평면을 도시하는 단면도이다.
도 3c에 나타낸 바와 같이, 플로팅 전극(102)의 길이 WF는 플로팅 전극(102)이 반도체층(101)의 채널 폭 방향으로의 양단부를 덮을 수 있도록 FET의 채널 폭 W보다도 클 필요가 있다. 반면에, 플로팅 전극(102)의 폭 LF가 도 3b의 FET의 채널 길이 L보다도 크더라도, 본 발명의 한 실시 형태는 이러한 구조에 한정되지 않는다. 예를 들면, 플로팅 전극(102)의 폭 LF는 FET의 채널 길이 L보다도 작을 수 있다. 플로팅 전극(102)의 적어도 하나의 단부는 소스 전극(103a)과 드레인 전극(103b) 사이에 위치될 필요가 있다는 점에 유의해야 한다.
본 발명의 한 실시 형태에 따라 충분히 낮은 제로 전류를 얻기 위해서는, 반도체층이 도체와 접하지 않는 상태에서 반도체층의 캐리어 농도를 1012/cm3 이하로 하는 것이 바람직하다. 반도체층이 도체와 접하게 되면, 상기한 설명과 같이, 도체의 근방에서 도체로부터 캐리어가 주입되거나, 도체 내에 캐리어가 흡수되고; 그러한 이유로, 반도체층의 본래의 캐리어 농도를 얻기가 어렵다는 점에 유의해야 한다. 따라서, 도체로부터 충분히 떨어진(적어도 100 μm 이상 떨어진) 위치에서 반도체층의 캐리어 농도가 측정될 필요가 있다.
상기 설명과 관련하여서, 반도체층(101)이 산화물 반도체일 경우에는, 산소 결손 및 수소 농도가 가능한 많이 감소되는 것이 바람직하다. 이는 산소 결손이나 수소의 혼입이 캐리어의 소스이기 때문이다. 또한, 수소를 혼입하면, FET의 동작을 불안정하게 한다. 수소 농도는 1018/cm3 이하로 하는 것이 바람직하다.
도체-반도체 접합을 포함하는 FET에 관해 상기에서 논의되었지만, 캐리어 농도가 경사도를 포함하는 FET에도 본 발명의 한 실시 형태가 적용될 수 있다. 특히, PN 접합이 소스와 드레인 간의 분리에 사용될 수 없는 FET에 있어서, 본 발명의 한 실시 형태에 따라 소스와 드레인은 분리될 수 있다.
도체와 반도체 간의 접합에 있어서는, 상기한 설명과 같이, 일 함수, 전자 친화력 등에 의해, 도체로부터 반도체로 전자가 공급되거나, 반도체로부터 도체에 의해 전자가 흡수된다. 유사한 현상이, 고농도의 캐리어를 갖는 영역과, 저 농도의 캐리어를 갖는 영역 사이에서 일어난다.
예를 들어, 2개의 영역, 즉 제1 영역과 제2 영역이 존재하고, 제1 영역에서의 전자 농도는 1×1020/cm3이고, 제2 영역에서의 전자 농도가 1×1012/cm3이라고 가정한다. 그 경우, 제1 영역의 페르미 준위는 밴드 다이어그램에서는 전도대의 하단 부근에 존재하는 반면, 제2 영역의 페르미 준위는 밴드갭의 중앙 부근에 존재한다. 즉, 제1 영역의 전자의 대부분은, 제2 영역의 전자보다도 포텐셜 에너지가 더 높다.
제1 영역과 제2 영역을 접합하면, 포텐셜 에너지의 차이에 의해, 제1 영역의 전자는 제2 영역 내로 유입된다. 제1 영역의 전자 농도가 1×1020/cm3로 비교적 높다고 가정하면, 전자는, 제2 영역이 도체와 접하였을 경우에서와 유사한 방식으로 공급되므로, 전자는 제2 영역의 상당히 깊은 부분까지 유입된다.
전자가 흐르는 깊이는 제2 영역의 페르미 준위와 제1 영역의 페르미 준위의 차이, 즉 제1 영역의 전자 농도에 대한 제2 영역의 전자 농도의 비율에 좌우된다. 제2 영역의 전자 농도가 낮으면, 전자는 제1 영역으로부터 제2 영역의 보다 깊은 부분에까지 주입된다. 물론, 이런 방식으로 주입된 전자는 제로 전류를 증가시킨다.
특히, 실리콘의 경우와, 실리콘보다 밴드갭이 큰 반도체의 경우를 비교하면, 후자의 경우에는, 제2 영역의 보다 깊은 부분까지 전자가 주입된다. 이것은, 후자의 경우에는, 밴드갭이 더 크고, 따라서 제1 영역의 페르미 준위와 제2 영역의 페르미 준위 간의 차가 더 크기 때문이다.
고농도의 캐리어를 포함하는 영역으로부터 캐리어의 그러한 흐름을 방지하기 위해서, 상술된 대전된 플로팅 전극은 전자의 유입이 방지되고, 전자 농도가 매우 낮은 영역이 반도체층 내에 형성되도록 제공될 수 있다. 그 원리는 도 1b에 도시된 것과 유사하다.
상기한 설명에서, 도체의 일 함수에 대해서 논의되었다. 가장 간단한 가정하에서, 도체의 일 함수는 반도체와의 계면에 의해 결정된 값일 수 있지만, 실제로는, 화학적 반응에 의해 반도체와 도체의 화합물이 생성되거나 또는 전하나 이종 원소가 트랩(trap)되는 등의 복잡한 물리적 특성이 계면에서 종종 관측된다.
예를 들어, 반도체층, 두께가 수 nm 이하로 매우 작은 제1 도체층, 및 비교적 큰 두께의 제2 도체층이 이 순서대로 적층되는 경우에는, 제1 도체층의 일 함수의 영향도가 상당히 저하된다. 따라서, 본 발명의 한 실시 형태의 응용에서는, 반도체층과 제1 도체층 사이의 계면으로부터 5 nm 떨어진 위치에서의 각각의 재료의 일 함수가 본 발명의 한 실시 형태의 바람직한 조건을 충족시킬 수 있도록 설계될 수 있다.
본 발명의 한 실시 형태는, 실질적으로 전자와 홀 중 한쪽만이 캐리어로서 사용될 수 있는 반도체 재료(도핑에 의해 도전형이 제어될 수 없는 반도체 재료)에 있어서 특히 효과적이다. 즉, 본 발명의 한 실시 형태에 따라 양호한 결과가 얻어질 수 있는데, 예를 들어, 전자와 홀 중 하나의 이동도가 1 cm2/Vs 이상인 것에 반해, 다른 하나의 이동도는 0.01 cm2/Vs 이하인 경우에, 다른 하나는 캐리어로서 존재하지 않고, 또는 다른 하나의 유효 질량이 자유 전자의 100배 이상만큼 크다.
도 1a 내지 도 1c는 본 발명의 한 실시 형태의 FET의 일례 및 그 동작 원리를 도시한 도면이다.
도 2a 내지 도 2c는 종래의 FET의 일례 및 그 동작을 도시한 도면이다.
도 3a 내지 도 3c는 본 발명의 한 실시 형태의 FET의 일례를 나타내는 도면이다.
도 4a 내지 도 4d는 제1 실시 형태에 따른 FET의 제조 공정을 도시한 도면이다.
도 5a 내지 도 5d는 제1 실시 형태에 따른 FET의 제조 공정을 도시한 도면이다.
도 6a 내지 도 6c는 제1 실시 형태에 따른 FET의 제조 공정을 도시한 도면이다.
도 7a 내지 도 7d는 제2 실시 형태에 따라, FET를 포함하는 반도체 장치의 제조 공정을 도시한 도면이다.
도 8a 및 도 8b는 제2 실시 형태에 따라, FET를 포함하는 반도체 장치의 회로를 각각 도시한 도면이다.
도 9a 내지 도 9c는 제3 실시 형태에 따라, FET를 포함하는 반도체 장치의 제조 공정을 도시한 도면이다.
이하에서는, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세히 설명한다. 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 여러 가지 방식으로 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다는 점에 유의해야 한다. 따라서, 본 발명은 이하의 실시 형태의 설명에 한정해서 해석되는 것은 아니다.
이하의 실시 형태들 중 임의의 실시 형태에서 개시된 구조, 조건 등은 다른 실시 형태에 개시된 것과 적절히 조합될 수 있다. 이하에 설명된 구성에 있어서, 동일 부분 또는 유사한 기능을 갖는 부분은 다른 도면에서도 동일한 부호로 표시되고, 그 상세한 설명은 반복하지 않는 경우도 있다는 점에 유의해야 한다.
본 명세서에서의 산화물은, 질소, 산소, 불소, 유황, 셀레늄, 염소, 브롬, 텔루륨 및 요오드의 비율(몰비)이 전체의 25% 이상이고, 상기 원소들에 대한 산소의 비율(몰비)이 70% 이상인 물질(화합물을 포함)이다.
본 명세서에서의 금속 원소는, 희가스 원소, 수소, 붕소, 탄소, 질소, 16족 원소(예를 들면, 산소), 17족 원소(예를 들면, 불소), 실리콘, 인, 게르마늄, 비소 및 안티몬 이외의 모든 원소이다.
(제1 실시 형태)
본 실시 형태는 도 4a 내지 도 4d, 도 5a 내지 도 5d 및 도 6a 내지 도 6c를 참조하여 설명한다. 우선, 기판(201) 위에, 도전막, 절연막 및 도전막을 형성하고, 이것을 선택적으로 에칭하여, 도 4a에 나타낸 바와 같이, 게이트(202), 제1 게이트 절연막(203) 및 플로팅 전극(204)을 형성한다. 기판(201)의 예로서, 다양한 기판이 주어질 수 있지만, 기판(201)은 후속 처리를 견딜 수 있는 특성을 가질 필요가 있다. 또한, 기판(201)의 표면이 절연성을 갖는 것이 바람직하다. 따라서, 기판(201)은 단일 절연체; 또는 표면에 절연층이 제공되어 있는 절연체, 도체 또는 반도체 등인 것이 바람직하다.
절연체로서는, 각종 유리, 사파이어, 석영, 세라믹스 등을 사용할 수 있다. 도체로서는, 알루미늄, 구리, 스테인리스강, 은 등을 사용할 수 있다. 반도체로서는, 실리콘, 게르마늄, 탄화 실리콘, 질화 갈륨 등을 사용할 수 있다. 본 실시 형태에서는, 기판(201)으로서 바륨 붕규산 유리를 사용한다.
게이트(202)의 재료로서는, 각종 금속 재료 또는 도전성 산화물 등의 도체를 사용할 수 있다. 게이트(202)는 그러한 재료 단독으로 사용하여 형성될 수 있고, 다층 구조를 가질 수 있다. 본 실시 형태에서는, 스퍼터링법으로 형성한 티탄/알루미늄/티탄의 3층 구조를 갖는 두께 250 nm의 다층막을 사용한다.
종래에는, 게이트의 재료에 대해, 일 함수가 높은 재료를 사용하는 것이 제로 전류를 저감하는 측면에서 바람직하다는 점에 유의해야 한다. 이는 일 함수가 큰 재료가 반도체층 내의 전자를 제거하는 힘이 강하기 때문이다. 그러나, 본 실시 형태에서는, 플로팅 전극(204)을 대전시켜서 사용하므로, 게이트(202)의 일 함수는 거의 영향을 주지 않는다.
많은 경우에 있어서, 일 함수가 높은 재료는, 비싸다든가, 증착이 곤란하다든가, 도전성이 좋지 않다는 등의 문제가 있고, 이러한 문제는 실제 사용을 방해한다. 본 실시 형태에서는, 저렴하고 증착이 용이하며, 도전성이 우수한 재료를 사용해도, 충분히 낮은 제로 전류가 얻어질 수 있다.
제1 게이트 절연막(203)의 재료로서는, 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화 란탄, 산화 이트륨 등을 사용할 수 있다. 제1 게이트 절연막(203)은 FET가 이후에 사용될 때 플로팅 전극(204)으로부터 전하가 누설되지 않을 만큼의 두께를 갖는 것이 바람직하다. 본 실시 형태에서는, 제1 게이트 절연막(203)의 재료로서, CVD법에 의해 증착된 두께 30 nm 내지 100 nm의 산화 질화 실리콘을 사용한다.
플로팅 전극(204)의 재료로서는, 게이트(202)에서와 유사한 각종 도전성 재료를 사용할 수 있다. 일반적으로, 일 함수가 높은 재료를 사용하는 것이 바람직하지만, 이에 한정되지는 않는다. 상술한 대로, 일 함수가 높은 일부 재료는 도전성이 충분하지 않은 것도 있지만, 플로팅 전극(204)의 한정된 영역(구체적으로는, 플로팅 전극의 한쪽 면으로부터 반대쪽의 면까지) 내로 전자가 이동하므로, 그러한 도전성은 거의 문제가 되지 않는다는 점에 유의해야 한다. 또한, 플로팅 전극(204)의 두께는 5 nm 내지 100 nm, 바람직하게는 10 nm 내지 30 nm일 수 있다.
또한, 도 4a에 나타낸 바와 같이, 게이트(202), 제1 게이트 절연막(203) 및 플로팅 전극(204)을 덮도록 두꺼운 절연체(205)를 형성한다. 절연체(205)는 단차 피복성(step coverage)이 우수한 방법 및 재료를 사용하여 형성하는 것이 바람직하다. 예를 들면, CVD법 또는 스핀 코팅법에 의해 증착된 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 절연체(205)의 재료로서 사용할 수 있다. 또한, 절연체(205)의 두께는, 적어도 게이트(202), 제1 게이트 절연막(203) 및 플로팅 전극(204)의 두께의 총합보다도 크게 될 필요가 있다.
도 6a는 도 4a에서 단면이 도시되는 FET가 상부로부터 관측되는 상태를 나타낸다. 도 6a 내지 도 6c에서는, 절연체(205)가 도시되지 않는다. 도 6a의 X-X’를 따라 취해진 단면이 도 4a에 도시되고, 도 6a의 Y-Y’를 따라 취해진 단면이 도 5a에 도시된다.
그 다음, 예를 들어, 화학적 기계적 연마(CMP)법에 의해, 표면을 평탄화시킨다. 이러한 연마는 플로팅 전극(204)의 표면이 노출될 때까지 행하는 것이 바람직하다. 예를 들어, 스핀 코팅법에 의해 절연체(205)를 형성하고, 그 표면이 이미 충분히 평탄한 평면인 경우에는, CMP법을 사용할 필요가 없고, 통상의 드라이 에칭법으로, 플로팅 전극(204)의 표면이 노출될 때까지 절연체(205)를 에칭할 수 있다. 따라서, 게이트(202), 제1 게이트 절연막(203) 및 플로팅 전극(204)은 절연체(205a) 내에 매립된다.
그 후, 도 4b에 나타낸 바와 같이, 제2 게이트 절연막(206), 반도체층(207) 및 보호 절연층(208)을 형성한다. 이들은 충분히 평탄한 표면 위에 형성되므로, 스퍼터링법과 같이, 단차 피복성이 충분하지 않은 방법으로 형성될 수도 있다. 또한, 제2 게이트 절연막(206), 반도체층(207) 및 보호 절연층(208)은 형성 동안에 기판(201)이 대기에 노출되는 일 없이, 연속적으로 형성될 필요가 있다. 이는 반도체층(207)이 대기에 노출되는 것을 방지하고, 특히 대기 중의 수증기가 반도체층에 흡수되는 것을 방지하는 데에 효과가 있다.
제2 게이트 절연막(206)과 보호 절연층(208)은, 제1 게이트 절연막(203)에 사용된 재료를 사용해서 형성될 수 있고, 각각은 수소 농도가 충분히 낮은 것이 바람직하다는 점에 유의해야 한다. 따라서, 성막 시의 분위기에 있어서의 수소 및 수소를 포함하는 화합물(물 등)의 농도를 충분히 낮게 하는 것이 바람직하다.
제2 게이트 절연막(206)은 이후의 단계에서 플로팅 전극(204) 내에 전하를 축적할 수 있을 정도로 충분히 얇고, 또한 FET가 이후에 사용될 때 플로팅 전극(204)으로부터 전하가 누설되지 않도록 충분히 두꺼운 것이 바람직하다. 본 실시 형태에서는, 제2 게이트 절연막(206)의 두께는 10 nm 내지 20 nm이다.
보호 절연층(208)은 양산성에 문제가 없는 한, 가능한 두꺼운 것이 바람직하다. 또한, 보호 절연층 내에는 과잉 산소가 존재하는 것이 바람직하다. 본 실시 형태에서는, 보호 절연층(208)은 두께가 50 nm 내지 100 nm이다.
반도체층(207)의 재료로서는, In 또는 Ga를 포함하는 산화물 반도체를 사용한다. 상기 산화물 반도체와는 달리, 다양한 산화물 반도체가 사용될 수 있다. 본 실시 형태에서는, In, Ga 및 Zn을 동일한 비율로 포함하는 산화물 타겟을 사용하는 스퍼터링법에 의해, 두께 5 nm 내지 20 nm의 In-Ga-Zn계 산화막을 형성한다. 반도체층(207)의 수소 농도가 충분히 낮은 것이 바람직하다. 따라서, 성막 시의 분위기에 있어서의 수소 및 수소를 포함하는 화합물(수증기 등)의 농도를 충분히 낮게 하는 것이 바람직하다. 도 5b에서는 도 4b에 도시된 FET의 단면인 Y-Y’를 따라 취해진 단면을 도시한다.
그 후, 플로팅 전극(204), 제2 게이트 절연막(206), 반도체층(207) 및 보호 절연층(208)을 선택적으로 에칭한다. 에칭의 결과, 이들 각각의 형상이 변화되어, 플로팅 전극(204a), 제2 게이트 절연막(206a), 반도체층(207a) 및 보호 절연층(208a)이 형성된다. 이 때의 FET의 상면도를 도 6b에 나타낸다. 도 4c는 X-X’를 따라 취해진 단면을 나타내고, 도 5c는 Y-Y’를 따라 취해진 단면을 나타낸다. 도 6a 내지 도 6c에서는, 제1 게이트 절연막(203), 절연체(205a), 제2 게이트 절연막(206a) 및 보호 절연층(208a)이 도시되지 않는다는 점에 유의해야 한다.
이러한 에칭에 의해, 반도체층(207a)의 면적과 위치가 결정되고, 그 에칭은 단계적으로 수행하는 것이 바람직하다. 반도체층(207a)으로서의 역할을 하는 부분 위에 레지스트 마스크를 형성하여, 그 부분이 에칭되는 것을 방지한다. 먼저, 보호 절연층(208), 반도체층(207) 및 제2 게이트 절연막(206)을 에칭한다. 이들은 연속적으로 에칭될 수 있다. 이 에칭에 의해, 제2 게이트 절연막(206a), 반도체층(207a) 및 보호 절연층(208a)이 형성되고, 제2 게이트 절연막(206a)과 보호 절연층(208a)은 반도체층(207a)과 실질적으로 동일한 형상을 갖는다. 또한, 플로팅 전극(204)의 일부와 절연체(205a)의 일부는 노출된다.
다음에, 플로팅 전극(204)을 에칭한다. 이 에칭은 플로팅 전극(204)이 우선적으로 에칭되는 조건에서 행해진다. 그 결과, 절연체(205a)는 거의 에칭되지 않는다. 이 에칭에 의해, 플로팅 전극(204)이 에칭되고, 플로팅 전극(204a)만이 반도체층(207a) 아래에 남는다.
도 6b로부터 알 수 있는 바와 같이, 플로팅 전극(204a)은 반도체층(207a)과 형상이 정렬되도록 형성되고, 즉 자기-정렬 방식으로 형성되므로, 플로팅 전극(204a)은 반도체층(207a)의 채널 폭 방향으로의 길이와 실질적으로 동일한 길이를 갖고, 채널 폭 방향으로 반도체층(207a)의 한 단부로부터 다른 단부까지의 영역과 중첩된다. 이러한 구조는, 특히 미세화라고 하는 관점에서 효과가 있다.
상기 에칭 단계 후, 또는 반도체층(207)의 형성 후 및 에칭 단계 이전에, 적절한 열처리를 1회 또는 복수 회 행하는 것이 바람직하다. 이러한 열 처리는, 반도체층(207) 또는 반도체층(207a) 내에서 수소 농도나 산소 결손을 저감시키기 위해 행해진다.
그 후에, 층간 절연체(209)를 형성한다(도 4d 및 도 5d 참조). 층간 절연체(209)는 단층 또는 다층의 절연체를 이용하여 형성되고, 스퍼터링법, CVD법, 스핀 코팅법 등에 의해 증착되는, 산화 실리콘, 질화 실리콘 또는 산화 질화 실리콘 등의 무기 절연체나, 폴리이미드 등의 유기 절연체를 사용하여 형성될 수 있다.
예를 들어, 먼저 스퍼터링법에 의해, 수소 농도가 매우 낮은 산화 실리콘막을 두께 50 nm 내지 200 nm로 형성할 수 있고, 그 다음, 스핀 코팅법으로 두께 500 nm 내지 1 μm의 폴리이미드 막을 형성할 수도 있다. 스핀 코팅법을 사용하는 것이, 평탄한 표면을 얻을 수 있기 때문에 바람직하다.
다음, 도 4d 및 도 6c에 나타낸 바와 같이, 층간 절연체(209) 내에는 컨택트 홀(210a 및 210b)을 형성한다. 도 6c에는 층간 절연체(209)가 도시되지 않았다는 점에 유의해야 한다. 그 다음, 금속 등의 도전막을 형성하고, 이것을 선택적으로 에칭하여, 소스 전극(211a) 및 드레인 전극(211b)을 형성한다. 소스 전극(211a) 및 드레인 전극(211b)에 사용하는 재료로서는, 각종 금속 재료, 도전성 산화물 등이 주어질 수 있다. 상기 방식으로, 플로팅 전극(204a)을 포함하는 FET가 완성된다.
(제2 실시 형태)
본 실시 형태에서는, 실리콘을 포함하는 FET, 및 그 위에 형성되어 다른 반도체층 및 플로팅 전극을 포함하는 FET가 제공되는 반도체 회로의 제조 방법에 대해서 도 7a 내지 도 7d를 참조하여 설명한다. 우선, 공지의 실리콘 MOSFET 제조 기술을 사용하여, 실리콘 기판(301) 내에 소자 분리 영역(302)을 형성하고, 게이트 절연막(303), 게이트(304), 소스(306a) 및 드레인(306b)을 포함하는 실리콘 FET를 형성한다. 게이트(304)에는, 도면에 도시한 바와 같은 측벽을 제공할 수 있다. 게이트(304)는 소자 분리 영역 위에 연장된다. 또한, 도전성을 증가시키기 위해서, 소스(306a) 및 드레인(306b)의 표면에는, 실리사이드층(305a 및 305b)을 제공할 수 있다(도 7a 참조).
그 후, 절연체를 형성하고, 그 표면을 CMP법에 의해 연마하여, 표면이 평탄한 절연체(307)를 얻는다. CMP는 게이트(304)의 표면이 노출될 때까지 실행하는 것이 바람직하다. 또한, 산화물 반도체막을 형성하고, 이것을 에칭하여, 원하는 형상(예를 들면, 섬 형상)을 갖는 산화물 반도체층(308)을 형성한다(도 7b 참조).
그 다음, 소스(306a)에 도달하는 컨택트 홀을 형성하고, 도전막을 형성하고, 도전막의 표면을 평탄화한 후, 선택적으로 에칭함으로써, 제1 전극(309a) 및 제2 전극(309b)을 형성한다. 또한, 절연막과 도전막을 형성하고, 이것을 에칭하여, 제1 게이트 절연층(310)과 플로팅 전극(311)을 형성한다(도 7c 참조). 본 실시 형태의 제1 게이트 절연층(310)은 제1 실시 형태에서의 제2 게이트 절연막(206a)에 상응한다는 점에 유의해야 한다.
그 후, 제2 게이트 절연층(312)을 형성한다. 도전막을 형성하고, 이를 선택적으로 에칭하여, 배선(313a)과 배선(313b)을 형성한다. 배선(313a)은 또한 반도체층으로서 산화물 반도체를 포함하는 FET(317)의 게이트로서의 역할도 겸한다. 배선(313b)은 제2 게이트 절연층(312)이 배선(313b)과 제2 전극(309b) 사이의 유전체로서의 역할을 하고 있는 용량 소자(318) 내에 포함된다(도 7d 참조).
또한, 층간 절연체(314)를 형성하고, 그 내부에 컨택트 홀을 형성하고, 제1 전극(309a)에 도달하는 컨택트 플러그(315)를 매립한다. 컨택트 플러그(315)에 접속된 배선을 추가로 제공할 수 있다. 상기 단계들을 통해, 실리콘 MOSFET(316), 산화물 반도체를 포함하는 FET(317) 및 용량 소자(318)를 포함하는 반도체 회로가 형성된다(도 7d 참조).
그러한 반도체 회로는 도 8a에 도시된 메모리 소자에 적용할 수 있다. 이 메모리 소자는, 2개의 FET(316 및 317)와 1개의 용량 소자(318)를 포함한다. 도면은 제n 행 및 제m 열의 메모리 소자를 도시한다.
메모리 소자에 데이타를 기입하는 때에는, 기입 워드선 Qn의 전위를 높게 설정하여, FET(317)를 턴온시키고, 그 때에 비트선 Rm에 데이타를 부여하면, 데이타에 대한 전하가 FET(317)를 통과하고, 용량 소자(318)에 축적된다.
메모리 소자로부터 데이타를 판독하는 때에는, 판독 워드선 Pn의 전위를 적절한 레벨로 설정하고, 이것에 의해, 용량 소자(318)에 축적된 전하량에 따라 FET(316)가 턴온되거나 턴오프되므로, 비트선 Rm의 전위와 소스선 Sm의 전위와의 비교에 의해 데이타가 판독될 수 있다.
따라서, 판독 시에 데이타가 손실되지 않는다. 그러므로, FET(317)의 제로 전류가 충분히 낮으면, 반영구적으로 데이타를 보존할 수 있다. 충분히 낮은 제로 전류를 얻기 위해서는, 플로팅 전극(311)을 마이너스로 대전시킨다. 따라서, FET(317)의 제로 전류를 1×10-21 A 이하, 바람직하게는 1×10-24 A 이하로 할 수가 있고, 매우 장기간에 걸쳐 데이타를 보유할 수 있다.
도 8a에 도시된 메모리 소자에서는, FET(316)에 의해 증폭된 데이타를 판독하고, 따라서 용량 소자(318)의 용량을, 1×10-16 F 이하, 바람직하게는 1×10-17 F 이하로 할 수도 있고, 따라서 용량 소자(318)의 구조를 단순하게 할 수 있으며, 그 면적을 작게 할 수 있다. 이러한 이유로, 메모리 소자의 사이즈를 감소할 수 있을 뿐만 아니라, 고 집적화를 달성할 수 있다.
한편, 그러한 용량이 낮은 용량 소자(318)를 사용할 경우, FET(317)의 제로 전류가 높은 경우에는, 데이타가 즉시 손실될 수 있다. 상술한 바와 같이, FET(317)의 제로 전류를 1×10-21 A로 하면, 용량 소자(318)의 용량이 1×10-16 F의 경우에는 데이터가 1일 동안만 보유될 수 있고, 용량이 1×10-17 F의 경우에는 3시간만 데이터가 보유될 수 있다. 제로 전류를 1×10-24 A로 하면, 용량 소자(318)의 용량이 1×10-16 F의 경우에는 3년 동안 데이터가 보유될 수 있고, 용량이 1×10-17 F의 경우에도 100 여일 동안 데이터를 보유할 수 있다. 또한, 제로 전류를 1×10-26 A로 하면, 용량 소자(318)의 용량이 1×10-17 F의 경우에도 31년 만큼 길게 데이타를 보유할 수 있다.
한편, 도 7a 내지 도 7d에 나타낸 제조 공정을 적용함으로써, 도 8b에 도시한 바와 같이, 1개의 FET(317a)와 1개의 용량 소자(318a)를 포함하는 DRAM형 메모리 소자를 형성할 수 있다. 이 메모리 소자에서는, 용량 소자(318a)의 용량은, 노이즈를 방지한다는 관점에서, 1×10-15 F 이상이 필요하기 때문에, 적층형 용량 소자를 사용하는 것이 바람직하다.
데이타의 기입은 다음의 방식으로 수행된다: 워드선 Qn에 하이 신호를 부여하여, FET(317a)를 턴온시켰을 때에, 비트선 Rm에 데이타를 인가하고, 이것에 의해 용량 소자(318a) 내에 전하를 축적한다. 데이터 판독은 다음의 방식으로 수행된다: 워드선 Qn에 하이 신호를 부여하여, FET(317a)를 턴온시켰을 때에, 용량 소자(318a)로부터 비트선 Rm으로 방출되는 전하량을 측정한다. 소스선 Sn은 통상 일정한 전위로 유지되지만, 비트선 Rm 또는 워드선 Qn의 신호와 동기하는 신호가 부여될 수 있다는 점에 유의해야 한다.
당연히, FET(317a)의 제로 전류가 낮은 만큼, 전하는 용량 소자(318a) 내에 장기간 축적될 수 있으므로, 데이타는 장기간에 걸쳐 보유될 수 있다. 예를 들어, 용량 소자(318a)의 용량이 1×10-15 F의 경우에는, FET(317a)의 제로 전류를 1× 10-21 A 로 하면, 11일 동안 데이터가 보유될 수 있고, 제로 전류를 1×10-24 A 이하로 하면, 31년 이상 동안 데이타를 보유할 수 있다. 후자의 경우는 실질적으로 반영구적으로 데이타를 보존할 수 있다.
(제3 실시 형태)
제1 실시 형태 또는 제2 실시 형태에서는 FET의 제조 방법에 대해서 설명하였다. 제3 실시 형태에서는, 플로팅 전극 내에 전하를 축적하는 방법에 대해서 도 9a 내지 도 9c를 참조하여 설명한다. 본 실시 형태에서는, 도 8a에 도시된 것과 같은 메모리 소자에 전하를 축적하는 방법에 대해서 설명한다. 도 9a 내지 도 9c에서의 메모리 소자 내의 RTr( n,m ), WTr( n,m ) 및 C(n, m)은, 각각, 도 8a에서의 FET(316), FET(317) 및 용량 소자(318)에 상당한다.
<도 9a>
메모리 소자를 포함하는 반도체 회로가 완성되면, 먼저 메모리 소자의 초기 특성을 측정한다. 이 단계에서는, WTr(n,m)의 플로팅 전극은 대전되지 않는다. 여기에서, 메모리 소자가 메모리 소자로서 기능하는 지를 판정하고, 메모리 소자의 특성을 기록한다.
<도 9b>
이 단계에서는, WTr(n,m)의 플로팅 전극 내에 전하를 축적한다. WTr(n,m)의 플로팅 전극 내에 축적된 전하량은, WTr(n,m)의 게이트와 소스 전극(또는 드레인 전극) 간의 전위차에 의해 제어될 수 있다. 구체적으로는, 기입 워드선 Qn과 비트선 Rm 사이의 전위차를 제어함으로써, 메모리 소자의 WTr(n,m)의 플로팅 전극 내에 축적된 전하를 제어할 수 있다. 상기 측정 결과를 기초로, 메모리 소자의 WTr(n,m)의 플로팅 전극 내에 적절한 양의 전하를 축적한다. 전하의 축적에는 충분히 긴 시간이 보장되므로, 축적된 전하량의 오차를 충분히 감소시킬 수 있다는 점에 유의해야 한다.
<도 9c>
이 단계에서, 메모리 소자의 특성을 다시 측정한다. 필요한 수의 메모리 소자 내에 충분한 특성이 얻어지면, 반도체 회로를 수지 등으로 밀봉하고, 패키지화한다. 필요한 수의 메모리 소자 내에 충분한 특성이 얻어지지 않으면, 측정 데이타에 기초하여, 플로팅 전극 내에 적절한 양의 전하를 축적하는 공정을 다시 수행한다.
이러한 사이클을 반복함으로써, 양품율이 높은 반도체 회로 및 반도체 장치(메모리 장치)를 제조할 수 있다. 상기에서의 높은 전압을 사용해서 전하를 축적하고, 축적에 사용된 전압은 외부의 회로로부터 공급할 수 있다.
(제4 실시 형태)
제1 실시 형태 내지 제3 실시 형태에서 설명한 반도체 장치는 반도체 메모리로 대표되는 여러 가지 전자 기기에 사용할 수 있다. 그러한 전자 기기의 예들은 텔레비전, 퍼스널 컴퓨터, 휴대 전화 등의 통신 기기, 전자 수첩 및 휴대 음악 플레이어를 포함한다.
본 출원은 2010년 9월 3일 일본 특허청에 출원된 일본 특허 출원 번호 제2010-197220호를 기초로 하며, 그 전체 내용은 본 명세서에 참조로 인용된다.
101: 반도체층
102: 플로팅 전극
103a: 소스 전극
103b: 드레인 전극
104: 절연체
105: 게이트
111: ID-VG 곡선
112: ID-VG 곡선
113: ID-VG 곡선
114: ID-VG 곡선
115: ID-VG 곡선
116: ID-VG 곡선
201: 기판
202: 게이트
203: 제1 게이트 절연막
204: 플로팅 전극
204a: 플로팅 전극
205: 절연체
205a: 절연체
206: 제2 게이트 절연막
206a: 제2 게이트 절연막
207: 반도체층
207a: 반도체층
208: 보호 절연층
208a: 보호 절연층
209: 층간 절연체
210a: 컨택트 홀
210b: 컨택트 홀
211a: 소스 전극
211b: 드레인 전극
301: 기판
302: 소자 분리 영역
303: 게이트 절연막
304: 게이트
305a: 실리사이드층
305b: 실리사이드층
306a: 소스
306b: 드레인
307: 절연체
308: 반도체층
309a: 제1 전극
309b: 제2 전극
310: 제1 게이트 절연층
311: 플로팅 전극
312: 제2 게이트 절연층
313a: 배선
313b: 배선
314: 층간 절연체
315: 컨택트 플러그
316: FET
317: FET
317a: FET
318: 용량 소자
318a: 용량 소자

Claims (2)

  1. 회로를 포함하는 반도체 장치의 제조 방법으로서,
    상기 회로는 트랜지스터 및 용량 소자를 포함하고,
    상기 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함하고,
    상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 용량 소자의 전극들 중 하나에 접속되고,
    상기 트랜지스터가 오프 상태일 때, 상기 소스 전극 및 상기 드레인 전극 중 하나는 플로팅 상태이고,
    상기 제조 방법은
    상기 회로를 형성하는 단계; 및
    상기 게이트 전극에 전압을 인가함으로써, 상기 게이트 전극과 상기 반도체 사이의 전하 트랩 영역(charge trap region)을 대전시키는 단계를 포함하고, 상기 대전시키는 단계 이후에, 상기 소스 전극 및 상기 드레인 전극 사이에 흐르는 전류가, 상기 게이트 전극의 전위가 상기 소스 전극 및 상기 드레인 전극 중 다른 하나의 전위와 동일할 때, 소정의 값 미만이 되는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 소정의 값은 1×10-21 A인, 반도체 장치의 제조 방법.
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