JP2013168644A - 半導体装置、及びその作製方法 - Google Patents

半導体装置、及びその作製方法 Download PDF

Info

Publication number
JP2013168644A
JP2013168644A JP2013006222A JP2013006222A JP2013168644A JP 2013168644 A JP2013168644 A JP 2013168644A JP 2013006222 A JP2013006222 A JP 2013006222A JP 2013006222 A JP2013006222 A JP 2013006222A JP 2013168644 A JP2013168644 A JP 2013168644A
Authority
JP
Japan
Prior art keywords
insulating layer
oxide semiconductor
layer
transistor
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2013006222A
Other languages
English (en)
Other versions
JP2013168644A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013006222A priority Critical patent/JP2013168644A/ja
Publication of JP2013168644A publication Critical patent/JP2013168644A/ja
Publication of JP2013168644A5 publication Critical patent/JP2013168644A5/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】作製工程を削減し、低コストで生産性の良いトランジスタを提供する。良好な電気特性を有する信頼性の高いトランジスタを提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】島状半導体層を形成するためのフォトリソグラフィ工程を省略し、ゲート電極（同一層で形成される配線等を含む）を形成するフォトリソグラフィ工程、ソース電極及びドレイン電極（同一層で形成される配線等を含む）を形成するフォトリソグラフィ工程の少なくとも２つのフォトリソグラフィ工程でトランジスタを形成する。電子ビーム露光を利用することで、ソース電極及びドレイン電極の間隔（チャネル長）が短いトランジスタを形成することが可能となる。例えば、チャネル長が５０ｎｍ未満のトランジスタを実現することが可能となる。
【選択図】図１

Description

開示する発明は、半導体装置、及びその作製方法に関する。
また、開示する発明は、半導体集積回路の微細化技術に関する。本明細書で開示する発明の中には、半導体集積回路を構成する要素としてシリコン半導体の他に化合物半導体によって構成される素子が含まれ、その一例としてワイドギャップ半導体を適用したものが挙げられる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、特許文献１にトランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている。また、特許文献２及び特許文献３に、半導体特性を示す金属酸化物層にチャネルが形成されるトランジスタが開示されている。
また、半導体記憶装置としてシリコン基板を用いたダイナミックＲＡＭ（ＤＲＡＭ）は良く知られた製品であり、今日においても各種電子機器の中で使われている。ＤＲＡＭの中核部を構成するメモリセルは書き込み及び読み出し用のトランジスタとキャパシタによって構成されている。
ＤＲＡＭは、揮発性記憶装置の一例であり、揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
また、不揮発性記憶装置の例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
ＤＲＡＭなどに代表される揮発性記憶装置は、シリコン基板を用い、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、デザインルールを１００ｎｍ以下にすることは難しいと考えられていた時期もあった。その理由の一つとして、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなることが問題視されていた。もっとも、パンチスルー電流を防ぐにはシリコン基板に高濃度の不純物をドーピングすれば良いが、そうするとソースと基板間又はドレインと基板間に接合リーク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではなかった。
特許文献４にメモリとして、酸化物半導体層を用いたトランジスタを利用する技術が開示されている。
また、非特許文献１にアモルファス構造のＩＧＺＯを用いたトランジスタのチャネル長が５０ｎｍであることが開示されている。
特開２００６−１６５５２８号公報 特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１７１７０２号公報
Ｉｈｕｎ Ｓｏｎｇ ｅｔ ａｌ．、「Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｇａｌｌｉｕｍ−Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ ｆｏｒ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｓｔａｃｋｉｎｇ Ｍｅｍｏｒｙ」 ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．２９ Ｎｏ．６，Ｊｕｎｅ ２００８、ｐ．５４９−５５２
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、などを達成するためには、トランジスタの微細化は必須である。
しかしながら、トランジスタの微細化に伴って、トランジスタのしきい値電圧の低下、しきい値電圧ばらつきの増大、オフ電流の増大などの、いわゆる電気特性の劣化が生じやすくなる。
また、トランジスタの微細化に伴って、ドライエッチング工程におけるダメージや、不純物元素の半導体層への拡散による影響を受けやすくなるため、歩留まりの低下や、信頼性の低下が生じやすくなる。
特に、トランジスタのチャネルが形成される島状の半導体層は、その側面に欠陥が生じやすく、酸素欠損に起因する寄生チャネルが生じやすい。島状の半導体層の側面に寄生チャネルが生じると、該寄生チャネルを介してソースドレイン間に意図しない電流（漏れ電流、リーク電流ともいう）が流れ、トランジスタのオフ電流の増大や、しきい値電圧ばらつきの増大などトランジスタの電気特性劣化の原因となる。特にチャネル長が１００ｎｍ以下のトランジスタでは、島状の半導体層の側面に生じる寄生チャネルによる電気特性の劣化が大きな問題となる。
また、トランジスタには高い信頼性が求められ、その生産方法には高い生産性及び生産コストの低減が求められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。
一般に、トランジスタの作製において、ゲート電極を形成するためのフォトリソグラフィ工程、島状の半導体層を形成するためのフォトリソグラフィ工程、ソース電極及びドレイン電極を形成するためのフォトリソグラフィ工程の、少なくとも３つのフォトリソグラフィ工程が用いられる。
トランジスタの作製において、フォトリソグラフィ工程を削減または簡略化することは、工程全体の簡略化のために重要である。例えばフォトリソグラフィ工程が１つ増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程等が必要になる。そのため、トランジスタの作製工程におけるフォトリソグラフィ工程が１つ増加すると工程数が大幅に増加し、生産性の低下や生産コストの増加の原因となる。換言すると、フォトリソグラフィ工程の回数を減らすことで、生産性を高め、生産コストの低減を実現することが可能となる。
本発明の一態様は、より高性能な半導体装置を実現するため、微細化されたトランジスタの電気特性を向上させて、半導体装置の高速駆動を実現する構成及びその作製方法を提供することを課題の一つとする。
本発明の一態様は、ばらつきが少なく良好な電気特性を有する信頼性の高いトランジスタを実現することを課題の一つとする。
本発明の一態様は、従来よりも少ないフォトリソグラフィ工程でトランジスタを作製し、トランジスタの生産性を高めることを課題の一つとする。
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び生産性の向上を達成することを課題の一つとする。
島状の酸化物半導体層にチャネルが形成されるトランジスタは、加工条件又は熱処理条件によって電気的特性が変化することがある。当該変化は、当該島状の酸化物半導体層の形成工程時に低抵抗化元素（塩素（Ｃｌ）、フッ素（Ｆ）、硼素（Ｂ）、又は水素（Ｈ）等）が混入する、又は当該島状の酸化物半導体層から酸素（Ｏ）が脱離することなどに起因するものである。そして当該変化は、島状の酸化物半導体層の側面において顕在化しやすい。すなわち、島状の酸化物半導体層にチャネルが形成されるトランジスタにおいては、当該島状の酸化物半導体層の側面及び側面近傍の領域が低抵抗化領域となり、当該低抵抗化領域にトランジスタの寄生チャネルが形成されやすい。なお、当該トランジスタにおいては、ゲートとソース間の電圧に応じて形成されるチャネル（第１のチャネルともいう）と、当該寄生チャネル（第２のチャネルともいう）との２種のチャネルが形成されうることになる。
２種のチャネルが形成されうるトランジスタにおいては、多くの場合、それぞれのチャネルが形成されるゲートとソース間のしきい値電圧が異なる。典型的には、第１のチャネルが形成されるしきい値電圧は、第２のチャネルが形成されるしきい値電圧よりも高い。そして、第１のチャネルの電流駆動能力は、第２のチャネルの電流駆動能力よりも高い。よって、オフ状態にある当該トランジスタのゲートとソース間の電圧を上昇させていった場合、ソースとドレイン間の電流が２段階の変化をすることになる。具体的には、第２のチャネルが形成されるしきい値電圧の近傍において１段階目の変化（ソースとドレイン間の電流の増加）が確認され、さらに、第１のチャネルが形成されるしきい値電圧の近傍において２段階目の変化（ソースとドレイン間の電流の増加）が確認される。
このようなトランジスタを、例えばデジタル回路のスイッチとして用いた場合、当該スイッチは、２段階の変化をする恐れがある。当該変化は、スイッチとしては好ましくない変化であることは言うまでもない。
また、島状の酸化物半導体層の側面に寄生チャネルが生じると、該寄生チャネルを介してソース及びドレイン間に意図しない電流（漏れ電流、リーク電流ともいう）が生じ、トランジスタのオフ電流の増大や、しきい値電圧ばらつきの増大などトランジスタの電気特性劣化の原因となる。特にチャネル長が１００ｎｍ以下のトランジスタでは、島状の酸化物半導体層の側面に生じる寄生チャネルによる電気特性の劣化が大きな問題となる。
また、酸化物半導体層にチャネルが形成されるトランジスタは、加工条件又は熱処理条件によって電気的特性が変化することがある。この変化は、酸化物半導体層の形成工程時に当該酸化物半導体層から酸素（Ｏ）が脱離することなどに起因するものと考えられる。そして、酸素（Ｏ）の脱離は、酸化物半導体層の側面（端面）において生じやすいことが分かった。すなわち、酸化物半導体層にチャネルが形成されるトランジスタにおいては、当該酸化物半導体層の側面近傍の領域が低抵抗化領域となり、当該領域にトランジスタの寄生チャネルが形成されやすいことが分かった。そこで、本発明の一態様においては、寄生チャネルが形成され難いトランジスタを提供することを課題の一つとする。
本発明の一態様は、酸化物半導体層の側面にトランジスタの寄生チャネルが形成されることを抑制することを課題の一つとする。
本発明の一態様は、寄生チャネルの形成を抑制することにより、良好な電気特性を有するトランジスタを得ることを課題の一つとする。
本発明の一態様は、酸化物半導体層を用い、チャネル長が５０ｎｍ未満のトランジスタを含む半導体装置、及びその作製方法を提供することを課題の一つとする。
トランジスタが有する半導体層にｉ型（真性）または実質的にｉ型（真性）化された酸化物半導体を用いて、半導体を島状に加工するためのフォトリソグラフィ工程を省略可能とする。ｉ型（真性）または実質的にｉ型化した酸化物半導体は抵抗率が大きく、絶縁性が高い。よって、半導体層を島状の半導体層に加工しなくても、異なる複数のトランジスタのチャネル形成領域を電気的に分離することが可能となる。
すなわち、従来よりも少ないフォトリソグラフィ工程によりトランジスタを作製することが可能となり、トランジスタの生産性を高めることができる。また、該トランジスタを含む半導体装置においても、生産性の向上を達成することができる。
また、半導体層を島状に加工しないため、リーク電流の伝達経路となりうる寄生チャネルが生じやすい半導体層の側面が形成されない。よって、トランジスタの電気特性を良好なものとし、該トランジスタの高性能化、高信頼性化を達成することができる。また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化を達成することができる。
島状の半導体層を形成するためのフォトリソグラフィ工程及びエッチング工程を省略し、ゲート電極（同一層で形成される配線等を含む）を形成する工程と、ソース電極及びドレイン電極となる導電層（同一層で形成される配線等を含む）を形成する工程の２つのフォトリソグラフィ工程でトランジスタを作製する。
また、上記のフォトリソグラフィ工程以外に、半導体層や絶縁層に開口を形成するためのフォトリソグラフィ工程や、異なるトランジスタと電気的に接続するための配線を形成するフォトリソグラフィ工程等を必要に応じて加えてもよい。
本発明の一態様は、絶縁層と、絶縁層上に形成された単一の酸化物半導体層と、少なくとも第１のトランジスタと第２のトランジスタを有する半導体装置であって、第１のトランジスタは、酸化物半導体層上に形成された第１のゲート絶縁層と、第１のゲート絶縁層上に形成された第１のゲート電極と、第１のゲート絶縁層上に形成され、第１のゲート電極の側面を覆う第１の側壁絶縁層と、酸化物半導体層と第１の側壁絶縁層と接する第１のソース電極及び第１のドレイン電極と、を有し、第２のトランジスタは、酸化物半導体層上に形成された第２のゲート絶縁層と、第２のゲート絶縁層上に形成された第２のゲート電極と、第２のゲート絶縁層上に形成され、第２のゲート電極の側面を覆う第２の側壁絶縁層と、酸化物半導体層、第２の側壁絶縁層と接する第２のソース電極及び第２のドレイン電極と、を有し、第１のトランジスタのチャネル形成領域と、第２のトランジスタのチャネル形成領域は、前記酸化物半導体層の異なる領域に形成されることを特徴とする。
また、トランジスタ毎に半導体層を島状に加工しないため、第１のトランジスタのチャネル形成領域と、第２のトランジスタのチャネル形成領域は、同じ（単一の）酸化物半導体層中の異なる領域に形成される。
本発明の一態様は、絶縁層と、絶縁層上に形成された単一の酸化物半導体層と、少なくとも第１のトランジスタと第２のトランジスタを有する半導体装置であって、第１のトランジスタは、酸化物半導体層上に形成された第１のゲート絶縁層と、第１のゲート絶縁層上に形成された第１のゲート電極と、第１のゲート絶縁層上に形成され、第１のゲート電極の側面を覆う第１の側壁絶縁層と、酸化物半導体層と第１の側壁絶縁層と接する第１のソース電極及び第１のドレイン電極と、を有し、第２のトランジスタは、酸化物半導体層上に形成された第２のゲート絶縁層と、第２のゲート絶縁層上に形成された第２のゲート電極と、第２のゲート絶縁層上に形成され、第２のゲート電極の側面を覆う第２の側壁絶縁層と、酸化物半導体層、第２の側壁絶縁層と接する第２のソース電極及び第２のドレイン電極と、を有し、第１のソース電極及び第１のドレイン電極と、第２のソース電極及び第２のドレイン電極は、電気的に分離されていることを特徴とする。
また、トランジスタ毎に半導体層を島状に加工しないため、前記第１のソース電極及び前記第１のドレイン電極と、前記第２のソース電極及び前記第２のドレイン電極は、同じ（単一の）酸化物半導体層と接して形成される。
本発明の一態様は、酸化物絶縁層を形成し、酸化物絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に、第１のフォトリソグラフィ工程によりゲート電極と絶縁層の積層を形成し、ゲート絶縁層上に、ゲート電極及び絶縁層の側面を覆う側壁絶縁層を形成し、ゲート電極、絶縁層、及び側壁絶縁層をマスクとしてゲート絶縁層の一部を選択的に除去して酸化物半導体層の一部を露出させ、酸化物半導体層の一部に接し、ゲート電極、絶縁層、及び側壁絶縁層上に、第２のフォトリソグラフィ工程により導電層を形成し、導電層上に層間絶縁層を形成し、層間絶縁層及び導電層を、ゲート電極上の絶縁層が露出するまで化学的機械研磨法により除去してソース電極及びドレイン電極を形成することを特徴とする。
本発明の一態様は、第１の絶縁層を形成し、第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に第３の絶縁層を形成し、第３の絶縁層上に第４の絶縁層を形成し、第４の絶縁層上に、第１のフォトリソグラフィ工程によりゲート電極と第５の絶縁層の積層を形成し、第４の絶縁層上に、ゲート電極及び第５の絶縁層の側面を覆う第６の絶縁層を形成し、ゲート電極、第５の絶縁層、及び第６の絶縁層をマスクとして、第３の絶縁層の一部と第４の絶縁層の一部を選択的に除去して酸化物半導体層の一部を露出させ、露出した酸化物半導体層に接し、ゲート電極、第５の絶縁層、及び第６の絶縁層上に、第２のフォトリソグラフィ工程により導電層を形成し、導電層上に第７の絶縁層を形成し、第７の絶縁層上に第８の絶縁層を形成し、第７の絶縁層、第８の絶縁層、及び導電層を、第５の絶縁層が露出するまで化学的機械研磨法により除去してソース電極及びドレイン電極を形成することを特徴とする。
本発明の一態様によれば、少なくとも２つのフォトリソグラフィ工程によりトランジスタを作製することができる。
また、第２のフォトリソグラフィ工程により前記導電層を形成した後、洗浄処理を行うことが好ましい。
不純物除去処理は、プラズマ処理、または溶液による処理によって行うことができる。プラズマ処理としては、酸素プラズマ処理または一酸化二窒素プラズマ処理などを用いることができる。また、プラズマ処理として希ガス（代表的にはアルゴン）を用いてもよい。
また、溶液による洗浄処理としては、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シュウ酸などの酸性の溶液、水などを用いて行うことができる。例えば、希フッ酸を用いる場合、５０重量％フッ酸を、水で１／１０２乃至１／１０５程度、好ましくは１／１０３乃至１／１０５程度に希釈した希フッ酸を使用する。すなわち、濃度が０．５重量％乃至５×１０−４重量％の希フッ酸、好ましくは５×１０−２重量％乃至５×１０−４重量％の希フッ酸を洗浄処理に用いることが望ましい。洗浄処理により、酸化物半導体層の表面に付着した不純物を除去することができる。
また、第１の絶縁層、第４の絶縁層、第７の絶縁層は、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する材料を用いて形成することが好ましい。上記絶縁層にバリア性を有する材料を用いることで、基板や外部からの不純物の浸入を防ぐとともに、酸化物半導体層からの酸素の脱離を防ぐことができる。
また、第２の絶縁層、及び第３の絶縁層は、酸素を含む絶縁層を用いることが好ましい。また、第２の絶縁層、及び第３の絶縁層は、酸化物半導体層と接するため、層中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。
なお、第１の絶縁層、及び第２の絶縁層は、下地層として機能し、第３の絶縁層、及び第４の絶縁層は、ゲート絶縁層として機能する。
上述したように、酸化物半導体層の形成工程時に低抵抗化元素が混入する、又は当該酸化物半導体層から酸素（Ｏ）が脱離することなどに起因し、当該酸化物半導体層の側面及び側面近傍の領域が低抵抗化領域となる。当該側面及び側面近傍の領域が低抵抗化領域となると、当該低抵抗化領域にトランジスタの寄生チャネルが形成される恐れが生じる。トランジスタの寄生チャネルが形成されると、トランジスタの電気的特性が変化する恐れが生じる。
よって、トランジスタの酸化物半導体層の側面及び側面近傍の領域に低抵抗化領域が形成されないようにトランジスタを作製することにより、寄生チャネルが形成されることを抑制することができる。
また、寄生チャネルが形成されることを抑制することにより、良好な電気特性を有するトランジスタを実現することができる。
また、本発明の一態様は、ゲート電極（同一層で形成される配線を含む）を形成する工程と、絶縁層中に、開口部を形成する工程と、ソース電極及びドレイン電極となる導電層（同一層で形成される配線を含む）を形成する工程の３つのフォトリソグラフィ工程でトランジスタを作製することを特徴とする。
さらに、トランジスタを覆う絶縁層に開口部を形成するためのフォトリソグラフィ工程と、該開口部を介してトランジスタと電気的に接続するための配線を形成するフォトリソグラフィ工程を加えてもよい。
酸化物半導体層を島状に加工しないため、リーク電流の伝達経路となりうる酸化物半導体層の側面が形成されない。よって、トランジスタの電気特性を良好なものとすることができる。
より具体的には、基板上や絶縁層上に酸化物半導体層を形成する場合は、基板全面又は絶縁層全面に酸化物半導体層を成膜し、成膜した酸化物半導体層を、島状に加工せずに用いる。酸化物半導体層のうち、一対の電極であるソース電極及びドレイン電極間の、ゲート絶縁層を介してゲート電極に重畳する領域にチャネル形成領域が形成される。
また、酸化物半導体層にｉ型（真性）または実質的にｉ型化した酸化物半導体を用いることが好ましい。ｉ型（真性）または実質的にｉ型化した酸化物半導体は抵抗率が大きく、絶縁性が高い。よって、酸化物半導体層を島状の酸化物半導体層に加工しなくても、異なる複数のトランジスタのチャネル形成領域を電気的に分離することが可能となる。
また当該島状に加工しない酸化物半導体層を用いて複数のトランジスタを電気的に分離するには、複数のトランジスタのうち一つのソース電極及びドレイン電極、並びに、別の一つのソース電極及びドレイン電極を電気的に分離する。
また基板の側面周辺の領域や絶縁層の側面周辺の領域では、酸化物半導体層の側面が形成されてしまう可能性がある。このように酸化物半導体層の側面が形成されてしまう場合は、酸化物半導体層の側面は、チャネル形成領域の側面と一致させず、十分離れた距離に配置する。本明細書において、当該十分離れた距離とは、酸化物半導体層の側面及び側面近傍の領域に低抵抗化領域が形成されたとしても、当該低抵抗化領域がチャネル形成領域には影響を及ぼさない程度に離れた距離をいう。
本発明の一態様は、下地絶縁層上に、酸化物半導体層を成膜し、当該酸化物半導体層上に、ゲート絶縁層を形成し、当該ゲート絶縁層上に第１の導電層を形成し、当該第１の導電層の一部を除去して、当該酸化物半導体層上にゲート電極を形成し、当該ゲート電極及び当該ゲート絶縁層上に、絶縁層を形成し、当該ゲート絶縁層及び当該絶縁層それぞれの一部を除去して、当該酸化物半導体層に達する開口部を形成し、当該開口部に埋め込むように当該絶縁層上に第２の導電層を形成し、当該第２の導電層の一部を除去して、当該絶縁層上に、当該酸化物半導体層と電気的に接続されるソース電極及びドレイン電極を形成し、当該酸化物半導体層を島状に加工しないことを特徴とする。
本発明の一態様において、当該第２の導電層の一部を除去して、櫛状の形状を有する当該ソース電極及び当該ドレイン電極を、当該ゲート電極を挟んで、それぞれの櫛状の形状の凸部が重ならないように形成することを特徴とする。
本発明の一態様は、下地絶縁層上に、酸化物半導体層を成膜し、当該酸化物半導体層上に、ゲート絶縁層を形成し、当該ゲート絶縁層上に第１の導電層を形成し、当該第１の導電層の一部を除去して、当該酸化物半導体層上にゲート電極を形成し、当該ゲート電極及び当該ゲート絶縁層上に、絶縁層を形成し、当該絶縁層及び当該ゲート絶縁層それぞれの一部を除去して、当該酸化物半導体層に達する第１の開口部を形成し、当該絶縁層及び当該ゲート絶縁層それぞれの別の一部を除去して、当該ゲート電極を挟んで当該第１の開口部と逆側の領域に当該酸化物半導体層に達する第２の開口部を形成し、当該第１の開口部及び当該第２の開口部を埋め込むように当該絶縁層上に第２の導電層を形成し、当該第２の導電層に研磨処理を行うことにより、当該絶縁層上に設けられた当該第２の導電層を除去して、当該第１の開口部及び当該第２の開口部にソース電極及びドレイン電極を形成し、当該ソース電極及び当該ドレイン電極上に、ソース配線及びドレイン配線を形成し、当該酸化物半導体層を島状に加工しないことを特徴とする。
本発明の一態様において、当該第２の導電層の研磨処理は、化学的機械研磨処理を用いて行うことを特徴とする。
本発明の一態様において、当該下地絶縁層の下部に、当該酸化物半導体層とは異なる禁制帯幅を持つ半導体層を有するトランジスタを形成することを特徴とする。
本発明の一態様において、当該下地絶縁層は、酸素の放出を抑えるブロッキング層である第１の下地絶縁層及び酸素過剰領域を有する第２の下地絶縁層を積層して形成されることを特徴とする。
本発明の一態様において、当該ゲート絶縁層は、当該酸化物半導体層と接し、酸素過剰領域を有する第１のゲート絶縁層、及び、当該ゲート電極と接し、酸素の放出を抑えるブロッキング層として機能する第２のゲート絶縁層を積層して形成されることを特徴とする。
本発明の一態様において、当該絶縁層は、酸素の放出を抑えるブロッキング層として機能することを特徴とする。
本発明の一態様は、下地絶縁層と、当該下地絶縁層上に形成された単一の酸化物半導体層と、少なくとも第１のトランジスタと第２のトランジスタを有する半導体装置であり、当該第１のトランジスタは、当該酸化物半導体層上に設けられたゲート絶縁層と、当該ゲート絶縁層を介して、当該酸化物半導体層上に設けられた第１のゲート電極と、当該第１のゲート電極及び当該ゲート絶縁層上に設けられた絶縁層と、当該絶縁層上に設けられ、当該第１のゲート電極を挟んで、櫛状の形状を有する第１のソース電極及び第１のドレイン電極と、を有し、当該第１のソース電極の櫛状の形状の凸部及び当該第１のドレイン電極の櫛状の形状の凸部は重ならないように配置され、当該第２のトランジスタは、当該酸化物半導体層上に設けられた当該ゲート絶縁層と、当該ゲート絶縁層を介して、当該酸化物半導体層上に設けられた第２のゲート電極と、当該第２のゲート電極及び当該ゲート絶縁層上に設けられた当該絶縁層と、当該絶縁層上に設けられ、当該第２のゲート電極を挟んで、櫛状の形状を有する第２のソース電極及び第２のドレイン電極と、を有し、当該第２のソース電極の櫛状の形状の凸部及び当該第２のドレイン電極の櫛状の形状の凸部は重ならないように配置され、当該第１のトランジスタのチャネル形成領域と、当該第２のトランジスタのチャネル形成領域は、当該単一の酸化物半導体層の異なる領域に形成されることを特徴とする。
本発明の一態様は、下地絶縁層と、当該下地絶縁層上に形成された単一の酸化物半導体層と、少なくとも第１のトランジスタと第２のトランジスタを有する半導体装置であり、当該第１のトランジスタは、当該酸化物半導体層上に設けられたゲート絶縁層と、当該ゲート絶縁層を介して、当該酸化物半導体層上に設けられた第１のゲート電極と、当該第１のゲート電極及び当該ゲート絶縁層上に設けられた絶縁層と、当該ゲート絶縁層及び当該絶縁層の第１の開口部及び第２の開口部に埋め込まれ、当該酸化物半導体層と電気的に接続する第１のソース電極及び第１のドレイン電極と、当該第１のソース電極及び当該第１のドレイン電極上に接して設けられた第１のソース配線及び第１のドレイン配線と、を有し、当該第２のトランジスタは、当該酸化物半導体層上に設けられた当該ゲート絶縁層と、当該ゲート絶縁層を介して、当該酸化物半導体層上に設けられた第２のゲート電極と、当該第２のゲート電極及び当該ゲート絶縁層上に設けられた当該絶縁層と、当該ゲート絶縁層及び当該絶縁層の第３の開口部及び第４の開口部に埋め込まれ、当該酸化物半導体層と電気的に接続する第２のソース電極及び第２のドレイン電極と、当該第２のソース電極及び当該第２のドレイン電極上に接して設けられた第２のソース配線及び第２のドレイン配線と、を有し、当該第１のトランジスタのチャネル形成領域と、当該第２のトランジスタのチャネル形成領域は、当該単一の酸化物半導体層の異なる領域に形成されることを特徴とする。
本発明の一態様において、当該下地絶縁層の下部に、当該酸化物半導体層とは異なる禁制帯幅を持つ半導体層を有するトランジスタが設けられていることを特徴とする。
本発明の一態様において、当該下地絶縁層は、酸素の放出を抑えるブロッキング層である第１の下地絶縁層及び酸素過剰領域を有する第２の下地絶縁層の積層であることを特徴とする。
本発明の一態様において、当該ゲート絶縁層は、当該酸化物半導体層と接する第１のゲート絶縁層、及び、当該ゲート電極と接する第２のゲート絶縁層を有し、当該第１のゲート絶縁層は、酸素過剰領域を有し、当該第２のゲート絶縁層は、酸素の放出を抑えるブロッキング層として機能することを特徴とする。
本発明の一態様において、当該絶縁層は、酸素の放出を抑えるブロッキング層として機能することを特徴とする。
本発明の一態様は、フォトリソグラフィ法を用いたトランジスタの製造工程において、導電層を部分的にエッチングすることでソース電極及びドレイン電極を形成する際に当該導電層上に設けられるマスクを、電子ビーム露光を利用して形成することを特徴とする。
さらに、本発明の一態様では、パターニングされていない酸化物半導体層を用いてトランジスタを構成する。なお、本明細書において、「パターニング」とは、単一の膜（層）を部分的に除去し、複数の膜（層）へと分割することをいう。例えば、基板上面の全部に成膜された膜（層）の一部を除去し、複数の島状の膜（層）へと分割することをいう。なお、本明細書においては、膜（層）を部分的に除去することのみでは、「パターニング」に該当しないこととする。例えば、基板上面の全部に成膜された膜（層）の一部を除去し、単一の膜（層）に開口を形成することは、「パターニング」には含まれないこととする。
本発明の一態様は、ゲート電極上にゲート絶縁層を形成し、当該ゲート絶縁層上に酸化物半導体層を形成し、当該酸化物半導体層上に導電層を形成し、当該導電層上にポジ型のレジストを形成し、電子ビーム露光を行った後、当該導電層を選択的にエッチングして第１の導電層及び第２の導電層を形成し、当該第１の導電層上に一部接する第３の導電層と、当該第２の導電層上に一部接する第４の導電層を形成し、当該第１の導電層と当該第２の導電層の間隔は、当該第３の導電層と当該第４の導電層の間隔よりも狭く、当該第１の導電層及び当該第３の導電層はソース電極であり、当該第２の導電層及び当該第４の導電層はドレイン電極であり、当該酸化物半導体層は、少なくともチャネル幅方向においてパターニングされていないことを特徴とする。
また、上記酸化物半導体層は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体層表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面の不純物を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
酸化物半導体層は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体層を包みこむように過剰酸素を含む絶縁層（ＳｉＯｘなど）を接して設けてもよい。
過剰酸素を含む絶縁層は、プラズマＣＶＤ法やスパッタ法における成膜条件を適宜設定して層中に酸素を多く含ませたＳｉＯｘや、酸化窒化シリコンを用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加してもよい。
過剰酸素を含む絶縁層の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、Ｌ長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、過剰酸素を含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、且つ、過剰酸素を含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
さらに酸化物半導体層を包み、且つ、過剰酸素を含む絶縁層の外側に配置されるように、酸化物半導体層からの酸素の脱離を抑えるブロッキング層（ＡｌＯｘ層など）を設けると好ましい。
過剰酸素を含む絶縁層及びブロッキング層で酸化物半導体層を包み込むことで、酸化物半導体層において化学量論的組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体層がＩＧＺＯの場合、化学量論的組成の一例はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］であるため、酸素の原子数比が４または４以上含む状態となる。
本発明の一態様によれば、半導体層を島状に加工しないため、リーク電流の伝達経路となりうる半導体層の側面が形成されない。よって、微細な構造であってもばらつきが少なく良好な電気特性を有するトランジスタを歩留まりよく提供することができる。また、信頼性の高いトランジスタを提供することができる。
本発明の一態様によれば、従来よりも少ないフォトリソグラフィ工程でトランジスタを作製でき、トランジスタの生産性を高めることができる。
また、上記トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び生産性の向上を達成することができる。
本発明の一態様では、導電層上に電子ビーム露光を利用して形成されたマスクを設けた状態で当該導電層をエッチングすることで、ソース電極及びドレイン電極を形成する。ここで、電子ビーム露光を利用してマスクを形成する場合には、マスクの微細な加工が可能である。よって、導電層上に当該マスクが設けた状態でエッチングすることで形成されるソース電極及びドレイン電極の間隔（チャネル長）が短いトランジスタを形成することが可能となる。例えば、チャネル長が５０ｎｍ未満のトランジスタを実現することが可能となる。
また、本発明の一態様では、パターニングされていない酸化物半導体層を用いてトランジスタを構成する。よって、トランジスタのソース電極とドレイン電極が酸化物半導体層の側面（端面）近傍の領域（酸素（Ｏ）が脱離することなどに起因して低抵抗化した領域）を介して電気的に接続される蓋然性を低減することが可能となる。すなわち、当該トランジスタにおける寄生チャネルの形成を抑制することが可能である。
さらに、本発明の一態様では、トランジスタの作製工程における酸化物半導体層のパターニングに必要な工程が不要となる。これにより、当該トランジスタの製造コストを低減すること及び歩留まりを向上させることなどが可能となる。
半導体装置を説明する上面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する上面図、断面図及び回路図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する回路図及び斜視図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する上面図。 半導体装置を説明する上面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する上面図。 半導体装置を説明する上面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する上面図。 半導体装置の作製方法を説明する上面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する上面図、断面図及び回路図。 半導体装置を説明する上面図、断面図及び回路図。 半導体装置を説明する上面図、断面図及び回路図。 半導体装置を説明する斜視図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する回路図。 半導体装置の作製方法を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置の作製方法を説明する上面図及び断面図。 半導体装置を説明する断面図及び回路図。 半導体装置を説明する斜視図。 半導体装置を説明する断面図。 半導体装置を説明する回路図。 半導体装置を説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明する断面図及び回路図。 半導体装置を説明するブロック図。 電子機器を説明する図。 電子機器を説明する図。 過剰酸素の移動の計算に用いたモデル図。 図５２に示すモデル図の計算結果。 酸素欠損の移動の計算に用いたモデル図。 図５４に示すモデル図の計算結果。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
本明細書等において厚さに関する「略等しい」の用語は、完全に等しい場合のみでなく、実質的に等しい場合をも含む趣旨で用いる。例えば、「略等しい」には、完全に等しい場合と比較して半導体装置の特性に与える影響が無視できる程度の差（特性に与える影響が５％以下）である場合や、意図せずに僅かに研磨された場合（研磨量が５ｎｍ未満程度の場合）などが含まれる。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体層を有するトランジスタを示す。
トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極を有する、デュアルゲート型でもよい。
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ５４０ａは、トップゲート構造のトランジスタの一例である。図１（Ａ）は上面図であり、図１（Ａ）中の一点鎖線Ｘ１−Ｘ２で切断した断面が図１（Ｂ）に相当し、図１（Ａ）中の一点鎖線Ｙ１−Ｙ２で切断した断面が図１（Ｃ）に相当する。
チャネル長方向の断面図である図１（Ｂ）及びチャネル幅方向の断面図である図１（Ｃ）に示すように、トランジスタ５４０ａを含む半導体装置は、絶縁層５３６が設けられた絶縁表面を有する基板５００上に、酸化物半導体層５０３、ソース電極５０５ａ、ドレイン電極５０５ｂ、ゲート絶縁層５０２、ゲート電極５０１、ゲート電極５０１の側面に設けられた側壁絶縁層５１２、ゲート電極５０１上に設けられた絶縁層５１３、ソース電極５０５ａ及びドレイン電極５０５ｂ上に設けられた層間絶縁層５１７、層間絶縁層５１７上に設けられた層間絶縁層５１５、トランジスタ５４０ａを覆う絶縁層５０７を有する。なお、図面をわかりやすくするため、図１（Ａ）では一部の構成要素の記載を省略している。
絶縁層５３６は下地層として機能する。また、本実施の形態に示す絶縁層５３６は、絶縁層５３６ａ、絶縁層５３６ｂの積層により構成する例を示している。また、本実施の形態に示すゲート絶縁層５０２は、ゲート絶縁層５０２ａ、ゲート絶縁層５０２ｂの積層により構成する例を示している。絶縁層５３６ａ、ゲート絶縁層５０２ｂ、層間絶縁層５１７は、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する材料を用いることが好ましい。上記絶縁層にバリア性を有する材料を適用することで、外部からの不純物の浸入を防ぐとともに、酸化物半導体層５０３、絶縁層５３６ｂ、ゲート絶縁層５０２ａからの酸素の脱離を防ぐことができる。
層間絶縁層５１５はトランジスタ５４０ａによる凹凸を平坦化するように設けられており、該上面の高さ（基板５００表面からの垂直距離）は側壁絶縁層５１２、及び絶縁層５１３と概略同じである。また、ソース電極５０５ａ及びドレイン電極５０５ｂの上面の高さは、層間絶縁層５１５、側壁絶縁層５１２、及び絶縁層５１３の上面の高さより低く、ゲート電極５０１の上面の高さより高い。
また、図１において、絶縁層５０７は、層間絶縁層５１５、層間絶縁層５１７、ソース電極５０５ａ、ドレイン電極５０５ｂ、側壁絶縁層５１２、絶縁層５１３と接して設けられている。
なお、酸化物半導体層５０３中のゲート電極５０１と重畳する領域を、チャネル形成領域と言い、酸化物半導体層５０３中のソース電極５０５ａと接する領域をソース領域と言い、酸化物半導体層５０３中のドレイン電極５０５ｂと接する領域をドレイン領域と言う。また、酸化物半導体層５０３中のチャネル形成領域とソース領域の間の領域をオフセット領域５０６ａと言い、チャネル形成領域とドレイン領域の間の領域をオフセット領域５０６ｂと言う。オフセット領域５０６ａ、及びオフセット領域５０６ｂは、酸化物半導体層５０３中の側壁絶縁層５１２と重畳する位置に形成される。
すなわち、チャネル形成領域、ソース領域、ドレイン領域、オフセット領域５０６ａ、オフセット領域５０６ｂは、自己整合により形成される。なお、オフセット領域を設けることにより、チャネル形成領域とソース電極５０５ａ間に生じる寄生容量を低減することができる。また、チャネル形成領域とドレイン電極５０５ｂ間に生じる寄生容量を低減することができる。
また、自己整合によりチャネル形成領域が形成されるため、トランジスタの微細化が実現し易く、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作が可能となる。
酸化物半導体層５０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体層５０３として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
本実施の形態に開示する酸化物半導体には、単結晶酸化物半導体、多結晶（ポリクリスタルともいう。）酸化物半導体、または非晶質酸化物半導体の他に、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることができる。
ＣＡＡＣ−ＯＳ層を得る方法の一例として、次の三つを挙げることができる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。
また、ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列していると言い換えることもできる。
なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、算術平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき以下の式（１）にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
酸化物半導体層の厚さは、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層５０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
図２（Ａ）乃至（Ｄ）及び図３（Ａ）乃至（Ｄ）にトランジスタ５４０ａを有する半導体装置の作製方法の一例を示す。
まず、基板５００上に絶縁層５３６を形成する。
基板５００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板５００として用いてもよい。
また、基板５００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層５０３を含むトランジスタ５４０ａを直接作製してもよいし、他の作製基板に酸化物半導体層５０３を含むトランジスタ５４０ａを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層５０３を含むトランジスタ５４０ａとの間に剥離層を設けるとよい。
絶縁層５３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多いものを指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多いものを指すものとする。例えば、酸化窒化シリコンとは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上２０原子％以下、珪素が２５原子％以上３５原子％以下の範囲で含まれるものをいう。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。ここで、酸素及び窒素の含有量は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）または水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定するものとする。
また、絶縁層５３６として、熱酸化膜を用いてもよい。熱酸化膜は、基板を酸化性雰囲気中で熱処理することで、基板表面を酸化させて形成することができる。例えば、基板５００として単結晶シリコン基板を用いて、酸素を含む雰囲気や水蒸気を含む雰囲気中で、９００℃乃至１２００℃で数時間の熱処理を行うことで、基板５００の表面に熱酸化膜を形成することができる。
また、絶縁層５３６は、単層でも積層でもよい。本実施の形態では、絶縁層５３６として、絶縁層５３６ａと絶縁層５３６ｂの積層を用いる。また、基板５００上に形成する絶縁層５３６ａは、窒化シリコンや酸化アルミニウムなどの、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する材料を用いることが好ましい。また、絶縁層５３６ａ上に形成する絶縁層５３６ｂは酸化物半導体層５０３と接するため、層中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁層５３６ｂとして、酸化シリコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような絶縁層５３６ｂを用いることで、酸化物半導体層５０３に酸素を供給することができ、特性を良好にすることができる。酸化物半導体層５０３へ酸素を供給することにより、酸化物半導体層５０３中の酸素欠損を補填することができる。
本実施の形態では、基板５００として単結晶シリコン基板を用い、絶縁層５３６ａとして基板５００上にプラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン層を形成し、絶縁層５３６ａ上に絶縁層５３６ｂとして厚さ３００ｎｍの酸化シリコン層を形成する（図２（Ａ）参照）。
絶縁層５３６形成時の温度は、基板５００が耐えうる温度以下で、より高いほうが好ましい。例えば、基板５００を３５０℃以上４５０℃以下の温度に加熱しながら絶縁層５３６を形成する。なお、絶縁層５３６形成時の温度は一定であることが好ましい。例えば、絶縁層５３６の形成を、基板５００を３５０℃に加熱して行う。
また、絶縁層５３６の形成後、減圧下、窒素雰囲気下、希ガス雰囲気下、または超乾燥エア窒素雰囲気下において、加熱処理を行ってもよい。加熱処理により絶縁層５３６に含まれる水素、水分、水素化物、または水酸化物などの濃度を低減することができる。加熱処理度は、基板５００が耐えうる温度以下で、より高い温度で行うことが好ましい。具体的には、絶縁層５３６の成膜温度以上、基板５００の歪点以下で行うことが好ましい。
なお、絶縁層５３６の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
また、絶縁層５３６の形成後、絶縁層５３６に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して、絶縁層５３６を化学量論的組成より酸素が多い領域を有する（酸素過剰領域を有する）状態としてもよい。酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。例えば、酸素を含む雰囲気下で行うプラズマ処理を行う場合は、アッシング装置を用いることができる。
また、酸素の導入により、絶縁層５３６を構成する元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これらの水素または水酸基が酸素と反応することで水を生成するため、酸素の導入後に加熱処理を行うと、不純物である水素または水酸基が、水として脱離しやすくなる。このため、絶縁層５３６へ酸素を導入した後に加熱処理を行ってもよい。その後、さらに絶縁層５３６に酸素を導入し、絶縁層５３６を酸素過剰な状態としてもよい。また、絶縁層５３６への酸素の導入と加熱処理は、それぞれを交互に複数回行ってもよい。また、加熱処理と酸素の導入を同時に行ってもよい。
次に、絶縁層５３６上に酸化物半導体層５０３をスパッタリング法により形成する（図２（Ａ）参照）。
酸化物半導体層５０３の形成工程において、酸化物半導体層５０３に水素、又は水がなるべく含まれないようにするために、酸化物半導体層５０３の成膜の前処理として、スパッタリング装置の予備加熱室で絶縁層５３６が形成された基板を予備加熱し、基板及び絶縁層５３６に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
絶縁層５３６において酸化物半導体層５０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、絶縁層５３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、絶縁層５３６表面の凹凸状態に合わせて適宜設定すればよい。
平坦化処理は、例えば、絶縁層５３６として用いる酸化シリコン層表面に化学的機械研磨法により研磨処理（研磨条件：ポリウレタン系研磨布、シリカ系スラリー、スラリー温度室温、研磨圧０．００１ＭＰａ、研磨時回転数（テーブル／スピンドル）６０ｒｐｍ／５６ｒｐｍ、研磨時間０．５分）を行い、酸化シリコン層表面における平均面粗さ（Ｒａ）を約０．１５ｎｍとすればよい。
なお、酸化物半導体層５０３を形成するためのスパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
なお、酸化物半導体層５０３は、酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で形成して、酸素を多く含むまたは酸素が過飽和な状態（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている状態）とすることが好ましい。
例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、スパッタリングガスの酸素の占める割合が多い条件で行うことが好ましく、スパッタリングガスを酸素ガス１００％として行うことが好ましい。スパッタリングガス中の酸素ガスの占める割合が多い条件、特に酸素ガス１００％で形成すると、例えば形成温度を３００℃以上としても、酸化物半導体層中からのＺｎの放出が抑えられる。
酸化物半導体層５０３は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択することが好ましい。具体的には、酸化物半導体層５０３の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層５０３のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層５０３の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層５０３中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ）などのアルカリ金属の濃度は、Ｎａは５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下、Ｌｉは５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下、Ｋは５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
本実施の形態においては、酸化物半導体層５０３として、ＡＣ電源装置を有するスパッタリング装置を用いたスパッタリング法により、厚さ３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）層を形成する。スパッタリング法で作製するためのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の金属酸化物ターゲットを用いる。
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層５０３は緻密な膜とすることができる。
酸化物半導体層５０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
まず、減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板５００上に酸化物半導体層５０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層５０３に含まれる不純物の濃度を低減できる。
また、絶縁層５３６と酸化物半導体層５０３を大気に解放せずに連続的に形成してもよい。絶縁層５３６と酸化物半導体層５０３とを大気に曝露せずに連続して形成すると、絶縁層５３６表面に水素や水分などの不純物が付着することを防止することができる。
また、酸化物半導体層５０３形成後に、酸化物半導体層５０３中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層５０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、加熱処理により酸化物半導体層５０３を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体内の酸素欠損が低減され、酸化物半導体層５０３をｉ型（真性）または実質的にｉ型化することができる。この点、シリコンなどのように不純物元素を添加してのｉ型化ではないため、酸化物半導体のｉ型化は従来にない技術思想を含むものといえる。
脱水化又は脱水素化のための加熱処理は、酸化物半導体層の形成後であれば、島状の酸化物半導体層５０３の形成前に行ってもよく、形成後に行ってもよい。また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまう恐れがある。酸化物半導体層において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
このため、脱水化又は脱水素化処理を行った酸化物半導体層５０３に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して層中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層５０３に、酸素を導入して層中に酸素を供給することによって、脱水化または脱水素化処理による不純物の排除工程によって生じた酸化物半導体内の酸素欠損を低減し、酸化物半導体層５０３をｉ型（真性）化することができる。ｉ型（真性）化した酸化物半導体層５０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
酸素の導入工程は、酸化物半導体層５０３に酸素導入する場合、酸化物半導体層５０３に直接導入してもよいし、他の層を通過して酸化物半導体層５０３へ導入してもよい。酸素を他の層を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体層５０３へ直接導入する場合は、酸素を含む雰囲気下で行うプラズマ処理なども用いることができる。
また、酸素の導入により、酸化物半導体層５０３を構成する元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これらの水素または水酸基が酸素と反応することで水を生成するため、酸素の導入後に加熱処理を行うと、不純物である水素または水酸基が、水として脱離しやすくなる。このため、酸化物半導体層５０３へ酸素を導入した後に加熱処理を行ってもよい。その後、さらに酸化物半導体層５０３に酸素を導入し、酸化物半導体層５０３を酸素過剰な状態としてもよい。また、酸化物半導体層５０３への酸素の導入と加熱処理は、それぞれを交互に複数回行ってもよい。また、加熱処理と酸素の導入を同時に行ってもよい。
このように、酸化物半導体層５０３は水素などの不純物が十分に除去されることにより高純度化され、また、十分な酸素が供給されて酸化物半導体層５０３中の酸素欠損が低減されることにより、ｉ型（真性）または実質的にｉ型（真性）化されたものであることが望ましい。
電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性）の酸化物半導体又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。チャネルが形成される半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。
具体的に、高純度化された酸化物半導体層の水素濃度は、ＳＩＭＳ分析法による水素濃度の測定値が、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層５０３に十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体層５０３を挟むように酸素を多く含む絶縁層（酸化シリコン層など）を接して設けることが好ましい。
また、酸素を多く含む絶縁層の水素濃度もトランジスタの特性に影響を与えるため重要である。酸素を多く含む絶縁層の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、Ｌ長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、酸素を多く含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、且つ、酸素を多く含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
ここで、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
また、ｉ型（真性）または実質的にｉ型（真性）化された酸化物半導体は抵抗率が高く、実質的に絶縁体として機能する。このため、トランジスタ毎に半導体層を分離しなくても、異なる複数のトランジスタのチャネル形成領域を電気的に分離することが可能となる。すなわち、酸化物半導体層５０３にｉ型（真性）または実質的にｉ型（真性）化された酸化物半導体を用いることで、酸化物半導体層５０３を島状に加工するためのフォトリソグラフィ工程を省略することができる。加えて、酸化物半導体層５０３を島状に加工しないため、漏れ電流の伝達経路となりうる半導体層の側面が形成されず、電気特性の良好なトランジスタを実現することが可能となる。特にトランジスタのチャネル長を１００ｎｍ以下、さらには６０ｎｍ未満とした場合であっても、電気特性の良好なトランジスタを実現することが可能となる。よって、消費電流が低減された半導体装置を実現することが可能となる。
次いで、酸化物半導体層５０３を覆うゲート絶縁層５４２を形成する（図２（Ｂ）参照）。
なお、ゲート絶縁層５４２の被覆性を向上させるために、酸化物半導体層５０３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁層５４２として薄い厚さの絶縁層を用いる場合、酸化物半導体層５０３表面の平坦性が良好であることが好ましい。
ゲート絶縁層５４２の厚さは、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層５４２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
また、ゲート絶縁層５４２は、単層でも積層でもよい。本実施の形態では、ゲート絶縁層５４２として、ゲート絶縁層５４２ａとゲート絶縁層５４２ｂの積層を用いる。ゲート絶縁層５４２の材料としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、二つの電極間に生じるリーク電流が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、前述した容量素子として機能する（以下、「ゲート容量」ともいう）。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極と、チャネル形成領域が容量素子の二つの電極として機能し、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を増やすためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
そこで、ゲート絶縁層５４２として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いると、ゲート絶縁層５４２を厚くしても、ゲート電極５０１と酸化物半導体層５０３間の容量値を十分確保することが可能となる。
例えば、ゲート絶縁層５４２として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、ゲート絶縁層５４２を厚くしても、ゲート絶縁層５４２に酸化シリコンを用いた場合と同等の容量値を実現できるため、ゲート電極５０１と酸化物半導体層５０３間に生じるリーク電流を低減できる。また、ゲート電極５０１と同じ層を用いて形成された配線と、該配線と重畳する他の配線との間に生じるリーク電流を低減できる。なお、ゲート絶縁層５４２をｈｉｇｈ−ｋ材料と、上記材料との積層構造としてもよい。
ゲート絶縁層５４２は、酸化物半導体層５０３と接する部分において酸素を含むことが好ましい。本実施の形態においては、酸化物半導体層５０３と接するゲート絶縁層５４２ａは、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、ゲート絶縁層５４２ａとして、酸化シリコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁層５４２ａとして、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコンを用いる。この酸化シリコンをゲート絶縁層５４２に用いることで、酸化物半導体層５０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層５４２ａは、作製するトランジスタのサイズやゲート絶縁層５４２ａの段差被覆性を考慮して形成することが好ましい。
ゲート絶縁層５４２ａ上に形成するゲート絶縁層５４２ｂは、窒化シリコンや酸化アルミニウムなどの、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する材料を用いることが好ましい。
また、ゲート絶縁層５４２を形成する前に、酸素、一酸化二窒素、もしくは希ガス（代表的にはアルゴン）などを用いたプラズマ処理により、酸化物半導体層５０３の表面に付着した水分や有機物などの不純物を除去することが好ましい。
また、ゲート絶縁層５４２の形成後、ゲート絶縁層５４２に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入してゲート絶縁層５４２を酸素過剰な状態としてもよい。酸素の導入は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
酸素の導入により、ゲート絶縁層５４２を構成している元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成するため、酸素の導入後に加熱処理を行うことで、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。すなわち、ゲート絶縁層５４２中の不純物濃度をさらに低減することができる。このため、ゲート絶縁層５４２へ酸素を導入した後に加熱処理を行ってもよい。その後、さらにゲート絶縁層５４２に酸素を導入し、ゲート絶縁層５４２を酸素過剰な状態としてもよい。また、ゲート絶縁層５４２への酸素の導入と加熱処理は、それぞれを交互に複数回行ってもよい。また、加熱処理と酸素の導入を同時に行ってもよい。なお、酸素の導入は、ゲート絶縁層５４２ａまたはゲート絶縁層５４２ｂのどちらか一方の層に行ってもよいし、両方の層に行ってもよい。
次に、ゲート絶縁層５４２上に、ゲート電極５０１を形成するための導電層５０４（図示せず）、及び絶縁層５１３を形成するための絶縁層５０８（図示せず）の積層を形成し、第１のフォトリソグラフィ工程により導電層５０４及び絶縁層５０８の一部を選択的にエッチングして、ゲート電極５０１及び絶縁層５１３の積層を形成する（図２（Ｃ）参照）。
なお、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
本実施の形態では、導電層５０４として、スパッタリング法によりゲート絶縁層５４２上に厚さ３０ｎｍの窒化タンタル層を形成し、該窒化タンタル層上に厚さ１３５ｎｍのタングステン層を形成する。また、絶縁層５０８として、プラズマＣＶＤ法により厚さ２００ｎｍの酸化窒化シリコン層を形成する。
導電層５０４及び絶縁層５０８の一部を選択的にエッチングして、ゲート電極５０１及び絶縁層５１３を形成するためのレジストマスクは、印刷法やインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極５０１及び絶縁層５１３を形成するためのエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。なお、微細なパターンを形成するためには、異方性エッチングが可能なドライエッチング法を用いることが好ましい。
導電層５０４及び絶縁層５０８のエッチングをドライエッチング法で行う場合は、エッチングガスとしてハロゲン元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例としては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）などを代表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。また、ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
後にゲート電極５０１となる導電層５０４の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、導電層５０４としてリン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層５０４は、単層構造としてもよいし、積層構造としてもよい。
また、導電層５０４の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁層５４２と接する導電層５０４として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含む酸化錫や、窒素を含む酸化インジウムや、金属窒化物（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの材料は５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
絶縁層５１３の材料は、代表的には酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。絶縁層５１３は、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。
次に、ゲート電極５０１及び絶縁層５１３上に絶縁層５１１（図示せず）を形成し、絶縁層５１１をエッチングして側壁絶縁層５１２を形成する。さらに、ゲート電極５０１及び側壁絶縁層５１２をマスクとして、ゲート絶縁層５４２をエッチングし、ゲート絶縁層５０２（ゲート絶縁層５０２ａ、ゲート絶縁層５０２ｂ）を形成する（図２（Ｄ）参照）。
絶縁層５１１は、絶縁層５１３と同様な材料及び方法を用いて形成することができる。本実施の形態では、ＣＶＤ法により形成した酸化窒化シリコンを用いる。
次いで、酸化物半導体層５０３、ゲート絶縁層５０２、ゲート電極５０１、側壁絶縁層５１２、及び絶縁層５１３上に、後にソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる島状の導電層５４５を形成する（図３（Ａ）参照）。
導電層５４５は後の加熱処理に耐えられる材料を用いて形成する。導電層５４５に用いる材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属、または上述した元素を成分とする金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、導電層５４５に用いる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物に酸化シリコンを含ませたものを用いることができる。
本実施の形態では、導電層５４５として、スパッタリング法により厚さ３０ｎｍのタングステン層を形成する。
島状の導電層５４５は、第２のフォトリソグラフィ工程により形成する。具体的には、導電層５４５上にレジストマスクを形成し、導電層５４５の一部を選択的にエッチングした後、レジストマスクを除去して島状の導電層５４５を形成する。なお、該エッチング工程では、ゲート電極５０１と重畳する部分の導電層５４５の除去は行わない。
導電層として厚さ３０ｎｍのタングステン層を用いる場合、該導電層のエッチングは、例えばドライエッチング法により、タングステン層の一部を選択的にエッチング（（エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３０００Ｗ、バイアス電力１４０Ｗ、圧力０．６７Ｐａ）して、島状のタングステン層を形成すればよい。
この時、導電層５４５の形成により露出した酸化物半導体層５０３の表面には、導電層５４５を構成する元素や、処理室内に存在する元素、エッチングに用いたエッチングガスを構成する元素が不純物として付着する場合がある。
不純物が付着すると、トランジスタのオフ電流の増加、或いはトランジスタの電気的特性の劣化がもたらされやすい。また、酸化物半導体層５０３に寄生チャネルが生じやすくなり、電気的に分離されるべき電極や配線が酸化物半導体層５０３を介して電気的に接続されやすくなる。
また、不純物によっては、酸化物半導体層５０３内（バルク内）の表面近傍に混入し、酸化物半導体層５０３中の酸素を引き抜いてしまい、酸化物半導体層５０３の表面及び表面近傍に酸素欠損が形成されることがある。例えば、上述したエッチングガスに含まれる塩素やボロンや、処理室の構成材料であるアルミニウムは、酸化物半導体層５０３が低抵抗化（ｎ型化）する要因の一つとなりうる。
そこで、導電層５４５を形成するためのエッチングが終了した後、酸化物半導体層５０３の表面に付着した不純物を除去するための洗浄処理（不純物除去処理）を行うことが好ましい。
不純物除去処理は、プラズマ処理、または溶液による処理によって行うことができる。プラズマ処理としては、酸素プラズマ処理または一酸化二窒素プラズマ処理などを用いることができる。また、プラズマ処理として希ガス（代表的にはアルゴン）を用いてもよい。
また、溶液による洗浄処理としては、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シュウ酸などの酸性の溶液、水などを用いて行うことができる。例えば、希フッ酸を用いる場合、５０重量％フッ酸を、水で１／１０２乃至１／１０５程度、好ましくは１／１０３乃至１／１０５程度に希釈した希フッ酸を使用する。すなわち、濃度が０．５重量％乃至５×１０−４重量％の希フッ酸、好ましくは５×１０−２重量％乃至５×１０−４重量％の希フッ酸を洗浄処理に用いることが望ましい。洗浄処理により、酸化物半導体層５０３の表面に付着した上記不純物を除去することができる。
また、希フッ酸溶液を用いて不純物除去処理を行うと、酸化物半導体層５０３の表面をエッチングすることができる。すなわち、酸化物半導体層５０３の表面に付着した不純物や、酸化物半導体層５０３内の表面近傍に混入した不純物を、酸化物半導体層５０３の一部とともに除去することができる。これにより、酸化物半導体層５０３の、導電層５４５と重畳する領域の厚さが、重畳しない領域より厚くなる場合がある。すなわち、酸化物半導体層５０３の、ソース電極５０５ａ及びドレイン電極５０５ｂと重畳する領域の厚さが、重畳しない領域より大きく（厚く）なる場合がある。例えば、１／１０３希釈フッ酸（０．０５％フッ酸）で、ＩＧＺＯ層を処理すると、１秒あたり１〜３ｎｍ膜厚が減少し、２／１０５希釈フッ酸（０．００２５％フッ酸）で、ＩＧＺＯ層を処理すると、１秒あたり０．１ｎｍ程度厚さが減少する。
不純物除去処理を行うことで、ＳＩＭＳを用いた分析により得られる濃度のピーク値において、半導体層表面における塩素濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、半導体層表面におけるボロン濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、半導体層表面におけるアルミニウム濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。
不純物除去処理を行うことで、安定した電気特性を有する信頼性の高いトランジスタを実現することができる。なお、ゲート絶縁層５０２形成後にも不純物除去処理を行っても構わない。
次に、島状の導電層５４５上に絶縁層５４７を形成し、絶縁層５４７上に絶縁層５４６を形成する（図３（Ｂ）参照）。
絶縁層５４７は、ゲート絶縁層５０２ｂ、絶縁層５３６ａと同様の材料及び方法で形成することができる。絶縁層５４６は、絶縁層５１３と同様の材料及び方法を用いて形成することができる。絶縁層５４７は、窒化シリコンや酸化アルミニウムなどの、水素、水分、水素化物、または水酸化物などの不純物や、酸素に対するバリア性を有する材料を用いることが好ましい。本実施の形態では、絶縁層５４７としてスパッタリング法により酸化アルミニウム層を１０ｎｍの厚さで形成する。酸化アルミニウム層を高密度（密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ５４０ａ、トランジスタ５４０ｂに安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
また、絶縁層５４６は、これまで基板５００上に形成された層により生じる凹凸を平坦化できる厚さで形成する。本実施の形態では、絶縁層５４６としてＣＶＤ法により酸化窒化シリコン層を３００ｎｍの厚さで形成する。
また、絶縁層５４７の形成後に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して絶縁層５４７中に酸素を供給し、絶縁層５４７を酸素過剰な状態としてもよい。また、絶縁層５４６の形成後に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して絶縁層５４６中に酸素を供給し、絶縁層５４６を酸素過剰な状態としてもよい。
また、絶縁層５４７に直接酸素を導入してもよいし、他の層を介して導入してもよい。また、絶縁層５４６に直接酸素導入してもよいし、他の層を介して導入してもよい。酸素を他の層を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いてもよい。また、直接酸素を導入する場合は、上記の方法に加えて酸素雰囲気下で行うプラズマ処理なども用いることができる。
酸素の導入により、絶縁層を構成している元素と水素の間の結合、或いは該元素と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成するため、酸素の導入後に加熱処理を行うことで、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。すなわち、絶縁層中の不純物濃度をさらに低減することができる。このため、絶縁層へ酸素を導入した後に加熱処理を行ってもよい。その後、さらに絶縁層に酸素を導入し、絶縁層を酸素過剰な状態としてもよい。また、絶縁層への酸素の導入と加熱処理は、それぞれを交互に複数回行ってもよい。また、加熱処理と酸素の導入を同時に行ってもよい。
次に絶縁層５４７、絶縁層５４６及び導電層５４５に化学的機械研磨法により研磨処理を行い、絶縁層５１３が露出するよう絶縁層５４７、絶縁層５４６及び導電層５４５の一部を除去する（図３（Ｃ）参照）。
該研磨処理によって、絶縁層５４６を層間絶縁層５１５に加工し、絶縁層５４７を層間絶縁層５１７に加工し、ゲート電極５０１上の導電層５４５を除去してソース電極５０５ａ及びドレイン電極５０５ｂを形成する。
本実施の形態では、絶縁層５４６、絶縁層５４７及び導電層５４５の除去に化学的機械研磨法を用いたが、他の切削（研削、研磨）方法を用いてもよい。また、ゲート電極５０１上の導電層５４５を除去する工程において、化学的機械研磨法などの切削（研削、研磨）法の他、エッチング（ドライエッチング、ウェットエッチング）法や、プラズマ処理などを組み合わせてもよい。例えば、化学的機械研磨法による除去工程後、ドライエッチング法やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。切削（研削、研磨）方法に、エッチング法、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁層５４６、絶縁層５４７及び導電層５４５の材料、厚さ、及び表面の凹凸状態に合わせて適宜設定すればよい。
なお、本実施の形態においては、ソース電極５０５ａ、ドレイン電極５０５ｂはゲート電極５０１側面に設けられた側壁絶縁層５１２の側面に接するように設けられている。また、ソース電極５０５ａ、及びドレイン電極５０５ｂは、側壁絶縁層５１２を側壁絶縁層５１２の側面の上端部よりやや低い位置まで覆っている。ソース電極５０５ａ、及びドレイン電極５０５ｂの形状は導電層５４５を除去する研磨処理の条件によって異なり、本実施の形態に示すように、側壁絶縁層５１２、及び絶縁層５１３の研磨処理された表面より厚さ方向に後退した形状となる場合がある。しかし、研磨処理の条件によっては、ソース電極５０５ａ、及びドレイン電極５０５ｂの上端部と、側壁絶縁層５１２ａの上端部とは概略一致する場合もある。
以上の工程で、本実施の形態のトランジスタ５４０ａが作製される（図３（Ｃ）参照）。
トランジスタ５４０ａは作製工程において、ゲート電極５０１、絶縁層５１３、及び側壁絶縁層５１２上に設けられた導電層５４５を化学機械研磨処理することによって除去し導電層５４５を分断することによって、ソース電極５０５ａ及びドレイン電極５０５ｂを形成する。
また、ソース電極５０５ａ、及びドレイン電極５０５ｂは、露出した酸化物半導体層５０３上面、及び側壁絶縁層５１２と接して設けられている。よって、ソース電極５０５ａ又はドレイン電極５０５ｂと酸化物半導体層５０３とが接する領域（ソース領域又はドレイン領域）と、ゲート電極５０１との距離は、側壁絶縁層５１２のチャネル長方向の幅となり、より微細化が達成できる他、作製工程におけるばらつきをより少なくすることができる。
また、ソース電極５０５ａ又はドレイン電極５０５ｂと酸化物半導体層５０３とが接する領域（ソース領域又はドレイン領域）と、ゲート電極５０１との距離を短くすることができるため、ソース電極５０５ａ又はドレイン電極５０５ｂと酸化物半導体層５０３とが接する領域（ソース領域又はドレイン領域）、及びゲート電極５０１間の抵抗が減少し、トランジスタ５４０ａのオン特性を向上させることが可能となる。
また、ソース電極５０５ａ及びドレイン電極５０５ｂの形成工程におけるゲート電極５０１上の導電層５４５を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきが少ない微細な構造を有するトランジスタ５４０ａを歩留まりよく作製することができる。
なお、ソース電極５０５ａ及びドレイン電極５０５ｂの形成工程におけるゲート電極５０１上の導電層５４５を除去する工程において、絶縁層５１３の一部、又は絶縁層５１３全部を除去してもよい。図４（Ｃ）に、絶縁層５１３を全部除去し、ゲート電極５０１が露出しているトランジスタ５４０ｃの例を示す。また、ゲート電極５０１も上方の一部が除去されてもよい。トランジスタ５４０ｃのようにゲート電極５０１を露出する構造は、トランジスタ５４０ｃ上に他の配線や半導体素子を積層する集積回路において用いることができる。
トランジスタ５４０ａ上に保護絶縁層となる緻密性の高い無機絶縁層（代表的には酸化アルミニウム層）を設けてもよい。
本実施の形態では、絶縁層５１３、ソース電極５０５ａ、ドレイン電極５０５ｂ、側壁絶縁層５１２、及び層間絶縁層５１５上に接して絶縁層５０７を形成する（図３（Ｄ）参照）。
また、層間絶縁層５１７を形成せず、層間絶縁層５１５として保護絶縁層となる緻密性の高い無機絶縁層（代表的には酸化アルミニウム層）を設けてもよい。図４（Ｂ）にソース電極５０５ａ及びドレイン電極５０５ｂと層間絶縁層５１５との間に層間絶縁層５１７を形成しないトランジスタ５４０ｂの例を示す。
また、絶縁層５０７は単層でも積層でもよく、少なくとも酸化アルミニウム層を含むことが好ましい。
絶縁層５０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。
酸化アルミニウム以外の絶縁層５０７に用いる材料としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ガリウムなどの無機絶縁材料などを用いることができる。また、酸化ハフニウム、酸化マグネシウム、酸化ジルコニウム、酸化ランタン、酸化バリウム、又は金属窒化物も用いることができる。
本実施の形態では、絶縁層５０７としてスパッタリング法により酸化アルミニウム層を形成する。酸化アルミニウム層を高密度（密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ５４０ａ、トランジスタ５４０ｂに安定な電気特性を付与することができる。
酸化物半導体層５０３上に設けられる絶縁層５０７、絶縁層５１０として用いることのできる酸化アルミニウム層は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウムで形成された絶縁層は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層５０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層５０３からの放出を防止する保護層として機能する。
絶縁層５０７は、絶縁層５０７に水、水素等の不純物を混入させない方法（好適にはスパッタリング法など）を適宜用いて形成することが好ましい。
また、酸化物半導体層の形成時と同様に、成膜室内の残留水分を除去するために、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で形成した絶縁層５０７、絶縁層５１０に含まれる不純物の濃度を低減できる。また、成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁層５０７を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
また、トランジスタ起因の表面凹凸を低減するために、トランジスタ上に平坦化絶縁層を形成してもよい。平坦化絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、平坦化絶縁層を形成してもよい。
また、図４（Ａ）に、絶縁層５０７、層間絶縁層５１５及び層間絶縁層５１７にソース電極５０５ａ、及びドレイン電極５０５ｂに達する開口５３３ａ、開口５３３ｂを形成し、絶縁層５０７上に、開口５３３ａを介してソース電極５０５ａと電気的に接続する配線５３５ａと、開口５３３ｂを介してドレイン電極５０５ｂに電気的に接続する配線５３５ｂを形成する例を示す。配線５３５ａ、配線５３５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。
開口５３３ａ、及び開口５３３ｂは、第３のフォトリソグラフィ工程により絶縁層５０７、層間絶縁層５１５及び層間絶縁層５１７の一部を選択的にエッチングして形成することができる。絶縁層５０７、層間絶縁層５１５及び層間絶縁層５１７のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
配線５３５ａ及び配線５３５ｂは、開口５３３ａ及び開口５３３ｂの形成後、絶縁層５０７上に配線５３５ａ及び配線５３５ｂを形成するための導電層を形成し、第４のフォトリソグラフィ工程により該導電層の一部を選択的にエッチングして形成することができる。
配線５３５ａ、及び配線５３５ｂを形成するための導電層は、ゲート電極５０１、ソース電極５０５ａ、又はドレイン電極５０５ｂと同様の材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属材料、または上述した元素を成分とする金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）等を用いることができる。また、上記材料の単層または積層を用いることができる。例えば、配線５３５ａ、及び配線５３５ｂを形成するための導電層として、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層またはそれらの金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）を積層させた構成としても良い。また、配線５３５ａ、配線５３５ｂに用いる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
また、配線５３５ａ及び配線５３５ｂとして、モリブデンの単層、窒化タンタルと銅との積層、又は窒化タンタルとタングステンとの積層などを用いることができる。
本実施の形態によれば、半導体装置において、形状や特性のばらつきの少ない微細な構造を有するオン特性の高いトランジスタ５４０ａ、トランジスタ５４０ｂ、トランジスタ５４０ｃを歩留まりよく提供することができる。
従って、微細化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
また、本実施の形態によれば、島状半導体層を形成するためのフォトリソグラフィ工程を省略することができるため、従来よりも少ないフォトリソグラフィ工程により半導体装置を作製することが可能となる。よって、低コストで、生産性の良い半導体装置を作製することができる。
なお、酸化物半導体層５０３を、複数の酸化物半導体層が積層された構造としてもよい。例えば、酸化物半導体層５０３を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度及び信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体層５０３の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、トランジスタとしてボトムゲート構造のチャネルエッチング型のトランジスタを用いる場合、バックチャネル側に非晶質酸化物半導体を用いると、ソース電極及びドレイン電極形成時のエッチング処理により酸素欠損が生じ、ｎ型化されやすい。このため、チャネルエッチング型のトランジスタを用いる場合は、バックチャネル側の酸化物半導体層に結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体層５０３を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。
酸化物半導体層５０３を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
また、酸化物半導体層５０３を複数層の積層構造とし、各酸化物半導体層の形成後に酸素を導入してもよい。酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
各酸化物半導体層の形成毎に酸素を導入することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
また、本実施の形態に示すトランジスタは、酸化物半導体層５０３としてＣＡＡＣ−ＯＳが適用される場合に特に有用である。ＣＡＡＣ−ＯＳで形成された酸化物半導体層は、側面（端面）から酸素が脱離しやすいからである。なお、この点については、下記の参考例において詳述する。
なお、本実施の形態では、島状に加工しない酸化物半導体層を用いて構成されたトランジスタについて示したが、当該構成と異なる構成を有するトランジスタであっても寄生チャネルの形成を抑制することが可能である。具体的には、トランジスタのチャネル幅方向（図１（Ａ）に示すＹ１−Ｙ２線に沿う方向）において酸化物半導体層がパターニングされていなければ（チャネル幅方向において酸化物半導体層が延在していれば）、寄生チャネルの形成を抑制することが可能である。換言すると、トランジスタのチャネル長方向（図１（Ａ）に示すＸ１−Ｘ２線に沿う方向）においてパターニングされている酸化物半導体層であっても、寄生チャネルの形成が抑制されることがある。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（Ｂ）に半導体装置の上面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＧ１−Ｇ２、及びＨ１−Ｈ２における断面に相当する。なお、図５（Ｂ）においては、図５（Ａ）に示す半導体装置の一部の構成要素の記載を省略している。
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３６０を有し、上部に第２の半導体材料を用いたトランジスタ３６２を有するものである。トランジスタ３６２としては、実施の形態１で示すトランジスタ５４０ａの構造を適用する例である。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を実施の形態１に示すようなトランジスタ３６２に用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図５（Ａ）におけるトランジスタ３６０は、半導体材料（例えば、シリコンなど）を含む基板３００に設けられたチャネル形成領域３１６と、チャネル形成領域３１６を挟むように設けられた不純物領域３２０と、不純物領域３２０に接する金属間化合物領域３２４と、チャネル形成領域３１６上に設けられたゲート絶縁層３０８と、ゲート絶縁層３０８上に設けられたゲート電極３１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板３００上にはトランジスタ３６０を囲むように素子分離絶縁層３０６が設けられており、トランジスタ３６０を覆うように絶縁層３２８、及び絶縁層３３０が設けられている。なお、トランジスタ３６０において、ゲート電極３１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域３２０としてもよい。なお、素子分離絶縁層３０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
単結晶半導体基板を用いたトランジスタ３６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３６０を覆うように絶縁層を２層形成し、トランジスタ３６２及び容量素子３６４の形成前の処理として、該絶縁層２層にＣＭＰ処理を施して、平坦化した絶縁層３２８、絶縁層３３０を形成し、同時にゲート電極３１０の上面を露出させる。
絶縁層３２８、絶縁層３３０は、代表的には酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。絶縁層３２８、絶縁層３３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層３２８、絶縁層３３０を形成してもよい。
なお、本実施の形態において、絶縁層３２８として窒化シリコン、絶縁層３３０として酸化シリコンを用いる。
絶縁層３３０表面において、酸化物半導体層３４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層３３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層３３０上に酸化物半導体層３４４を形成する。
図５（Ａ）に示すトランジスタ３６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ３６２に含まれる酸化物半導体層３４４は、ｉ型化、または実質的にｉ型化された酸化物半導体を用いることが好ましい。ｉ型化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ３６２を得ることができる。
トランジスタ３６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ３６２は作製工程において、ゲート電極３４８、絶縁層３３７、及び側壁絶縁層３３６上に設けられた導電層を化学機械研磨処理により除去する工程を用いて、ソース電極及びドレイン電極として機能する電極３４２ａ、電極３４２ｂを形成する。
よって、トランジスタ３６２は、ソース電極又はドレイン電極として機能する電極３４２ａ、電極３４２ｂと酸化物半導体層３４４が接する領域（コンタクト領域）と、ゲート電極３４８との距離を短くすることができるため、電極３４２ａ、電極３４２ｂと酸化物半導体層３４４とが接する領域（コンタクト領域）、及びゲート電極３４８間の抵抗が減少し、トランジスタ３６２のオン特性を向上させることが可能となる。
電極３４２ａ、電極３４２ｂの形成工程におけるゲート電極３４８上の導電層を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
トランジスタ３６２上には、層間絶縁層３３５、絶縁層３５０が単層または積層で設けられている。本実施の形態では、絶縁層３５０として、酸化アルミニウム層を用いる。酸化アルミニウム層を高密度（密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ３６２に安定な電気特性を付与することができる。
また、層間絶縁層３３５及び絶縁層３５０を介して、トランジスタ３６２の電極３４２ａと重畳する領域には、配線３５４が設けられており、電極３４２ａと、層間絶縁層３３５と、絶縁層３５０と、配線３５４とによって、容量素子３６４が構成される。すなわち、トランジスタ３６２の電極３４２ａは、容量素子３６４の一方の電極として機能し、配線３５４は、容量素子３６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子３６４を設けない構成とすることもできる。また、容量素子３６４は、別途、トランジスタ３６２の上方に設けてもよい。
配線３５３、配線３５４、配線３５５は同一の工程において同時に形成することができる。また、電極３４２ａとゲート電極３１０が配線３５３により電気的に接続されている。配線３５３は、絶縁層３５０、層間絶縁層３３５、絶縁層３３４、酸化物半導体層３４４、絶縁層３３２、及び絶縁層３３３に形成した開口を介して、電極３４２ａとゲート電極３１０を電気的に接続する。また、配線３５５は、絶縁層３５０、層間絶縁層３３５、絶縁層３３４、酸化物半導体層３４４、絶縁層３３２、及び絶縁層３３３に形成した他の開口を介して、電極３４２ｂと電気的に接続する。酸化物半導体層３４４に用いるｉ型または実質的にｉ型化された酸化物半導体は抵抗率が高く、ほぼ絶縁体と見なすことができる。このため、該開口において酸化物半導体層３４４の側面と配線３５３や配線３５５が接触しても、酸化物半導体層３４４を介して他の配線もしくは電極にリーク電流が流れる心配がない。
なお、電極３４２ａ及び電極３４２ｂの形成前に、絶縁層３３３及び酸化物半導体層３４４に開口３６５を形成し、電極３４２ａとゲート電極３１０が直接接続する構成としてもよい。図６（Ａ）に、電極３４２ａとゲート電極３１０が直接接続する構成を有する半導体装置の断面図を示し、図６（Ｂ）に該半導体装置の上面図を示す。図６（Ａ）は、図６（Ｂ）のＱ１−Ｑ２、及びＲ１−Ｒ２における断面に相当する。なお、図６（Ｂ）においては、図６（Ａ）に示す半導体装置の一部の構成要素の記載を省略している。
また、トランジスタ３６２及び容量素子３６４の上には絶縁層３５２が設けられている。また、絶縁層３５２上に必要に応じて配線３５６を設けてもよい。図５（Ａ）には図示しないが、配線３５６を、絶縁層３５２に設けた開口を介して配線３５３と電気的に接続してもよい。
また、配線３５６を、電極３４２ａまたは電極３４２ｂと電気的に接続する構成としてもよい。配線３５６と、電極３４２ａまたは電極３４２ｂの電気的接続は、電極３４２ａまたは電極３４２ｂと、配線３５６を直接接触させて行ってもよいし、電極３４２ａまたは電極３４２ｂと、配線３５６の間の絶縁層に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
図５（Ａ）及び図５（Ｂ）において、トランジスタ３６０と、トランジスタ３６２とは、少なくとも一部が重畳するように設けられており、トランジスタ３６０のソース領域またはドレイン領域と酸化物半導体層３４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ３６２及び容量素子３６４が、トランジスタ３６０の少なくとも一部と重畳するように設けられている。例えば、容量素子３６４の配線３５４は、トランジスタ３６０のゲート電極３１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
図５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３６２のゲート電極とは、電気的に接続されている。そして、トランジスタ３６０のゲート電極と、トランジスタ３６２のソース電極またはドレイン電極の他方は、容量素子３６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３６４の電極の他方は電気的に接続されている。
図５（Ｃ）に示す半導体装置では、トランジスタ３６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ３６２がオン状態となる電位にして、トランジスタ３６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３６０のゲート電極、及び容量素子３６４に与えられる。すなわち、トランジスタ３６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３６２がオフ状態となる電位にして、トランジスタ３６２をオフ状態とすることにより、トランジスタ３６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３６２のオフ電流は極めて小さいため、トランジスタ３６０のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３６０をｎチャネル型とすると、トランジスタ３６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。また、従来よりも少ないフォトリソグラフィ工程により半導体装置を作製することが可能となるため、低コストで、生産性の良い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、上記実施の形態に示すトランジスタを使用し、実施の形態２に示した構成と異なる構成の半導体装置について、図７乃至図９を用いて説明する。
図７（Ａ）は、半導体装置の回路構成の一例を示し、図７（Ｂ）は半導体装置の一例を示す概念図である。まず、図７（Ａ）に示す半導体装置について説明を行い、続けて図７（Ｂ）に示す半導体装置について説明を行う。
図７（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ３６２のソース電極又はドレイン電極の一方とは電気的に接続され、ワード線ＷＬとトランジスタ３６２のゲート電極とは電気的に接続され、トランジスタ３６２のソース電極又はドレイン電極の他方と容量素子７５４の第１の端子とは電気的に接続されている。
次に、図７（Ａ）に示す半導体装置（メモリセル７５０）に、情報の書き込み及び保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ３６２がオン状態となる電位として、トランジスタ３６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子７５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ３６２がオフ状態となる電位として、トランジスタ３６２をオフ状態とすることにより、容量素子７５４の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ３６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ３６２をオフ状態とすることで、容量素子７５４の第１の端子の電位（あるいは、容量素子７５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ３６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子７５４の第１の端子とが導通し、ビット線ＢＬと容量素子７５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子７５４の第１の端子の電位（あるいは容量素子７５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子７５４の第１の端子の電位をＶ、容量素子７５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル７５０の状態として、容量素子７５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図７（Ａ）に示す半導体装置は、トランジスタ３６２のオフ電流が極めて小さいという特徴から、容量素子７５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図７（Ｂ）に示す半導体装置について、説明を行う。
図７（Ｂ）に示す半導体装置は、上部に記憶回路として図７（Ａ）に示したメモリセル７５０を複数有するメモリセルアレイ７５１ａ及び７５１ｂを有し、下部に、メモリセルアレイ７５１（メモリセルアレイ７５１ａ及び７５１ｂ）を動作させるために必要な周辺回路７５３を有する。なお、周辺回路７５３は、メモリセルアレイ７５１と電気的に接続されている。
図７（Ｂ）に示した構成とすることにより、周辺回路７５３をメモリセルアレイ７５１の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路７５３に設けられるトランジスタは、トランジスタ３６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図７（Ｂ）に示した半導体装置では、２つのメモリセルアレイ７５１（メモリセルアレイ７５１ａと、メモリセルアレイ７５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
次に、図７（Ａ）に示したメモリセル７５０の具体的な構成について図８を用いて説明を行う。
図８は、メモリセル７５０の構成の一例である。図８（Ａ）に、メモリセル７５０の断面図を、図８（Ｂ）にメモリセル７５０の上面図をそれぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＳ１−Ｓ２、及びＴ１−Ｔ２における断面に相当する。なお、図面をわかりやすくするため、図８（Ｂ）では一部の構成要素の記載を省略している。
図８（Ａ）及び図８（Ｂ）に示すトランジスタ３６２は、上記実施の形態で示した構成と同一の構成とすることができる。
絶縁層３８０上に設けられたトランジスタ３６２上には、絶縁層７５６が単層または積層で設けられている。また、絶縁層７５６を介して、トランジスタ３６２の電極３４２ａと重畳する領域には、配線７６３が設けられており、電極３４２ａと、層間絶縁層３３５と、絶縁層７５６と、配線７６３とによって、容量素子７５４が構成される。すなわち、トランジスタ３６２の電極３４２ａは、容量素子７５４の一方の電極として機能し、配線７６３は、容量素子７５４の他方の電極として機能する。
トランジスタ３６２及び容量素子７５４の上には絶縁層７５８が設けられている。そして、絶縁層７５８上にはメモリセル７５０と、隣接するメモリセル７５０を接続するための配線７６０が設けられている。図示しないが、配線７６０を絶縁層７５８に設けた開口を介して配線７６２と電気的に接続してもよい。
また、配線７６０を、絶縁層７５８、絶縁層７５６、層間絶縁層３３５、及び絶縁層３３４に設けた開口を介してトランジスタ３６２の電極３４２ａまたは電極３４２ｂと電気的に接続してもよい。但し、開口に他の導電層を設け、該他の導電層を介して、配線７６０と、電極３４２ａまたは電極３４２ｂとを電気的に接続してもよい。なお、本実施の形態における配線７６０は、図７（Ａ）の回路図におけるビット線ＢＬに相当する。
図８（Ａ）及び図８（Ｂ）において、トランジスタ３６２の電極３４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。
図８（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、半導体装置の高集積化を図ることができる。
図９は、図７（Ｂ）に示した半導体装置の積層構成の一例を示す断面図である。図９では、周辺回路７５３、メモリセルアレイ７５１ａ及びメモリセルアレイ７５１ｂの一部の積層構成を図示している。図９では、メモリセルアレイ７５１ａが複数有するメモリセル７５０の一つを、メモリセル７５０ａとして示している。また、メモリセルアレイ７５１ｂが複数有するメモリセル７５０の一つを、メモリセル７５０ｂとして示している。また、メモリセル７５０ａが有するトランジスタ３６２をトランジスタ３６２ａとして示し、メモリセル７５０ｂが有するトランジスタ３６２をトランジスタ３６２ｂとして示している。
周辺回路７５３が有するトランジスタ７８１は、酸化物半導体以外の材料（例えば、シリコンなど）で形成された基板７７０に設けられている。トランジスタ７８１は、素子分離絶縁層７８５に囲まれた領域に、チャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ７８１は、絶縁表面上に形成されたシリコン等の半導体層や、ＳＯＩ基板のシリコン層にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ７８１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
また、メモリセルアレイ７５１ｂは絶縁層７７１を介して周辺回路７５３上に形成され、メモリセルアレイ７５１ａは絶縁層７７２を介してメモリセルアレイ７５１ｂ上に形成されている。メモリセルアレイ７５１ａは配線７６０ａを介してさらに他の回路と電気的に接続することができる。
また、絶縁層７７１、絶縁層７７２は、層間絶縁層として機能し、その表面は平坦化された構成とすることができる。
周辺回路７５３、メモリセルアレイ７５１ａ及びメモリセルアレイ７５１ｂは、配線７７３、配線７７４、配線７７５、配線７６０ｂにより電気的に接続されている。
また、トランジスタ３６２ａ及びトランジスタ３６２ｂは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。また、従来よりも少ないフォトリソグラフィ工程により半導体装置を作製することが可能となるため、低コストで、生産性の良い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を図１０乃至図１２を用いて説明する。
図１０（Ａ）乃至図１０（Ｃ）に半導体装置の一例として、トランジスタ１１０の上面図及び断面図を示す。図１０（Ａ）は、トランジスタ１１０の上面図であり、図１０（Ｂ）は、図１０（Ａ）のＡ１−Ａ２における断面図であり、図１０（Ｃ）は、図１０（Ａ）のＢ１−Ｂ２における断面図である。なお、図面をわかりやすくするため、図１０（Ａ）では、トランジスタ１１０の構成要素の一部（例えば、第２の絶縁層１０７）の記載を省略している。
図１０（Ａ）乃至図１０（Ｃ）に示すトランジスタ１１０は、絶縁表面を有する基板１００上に第１の下地絶縁層１３７、第１の下地絶縁層１３７上に第２の下地絶縁層１３６、第２の下地絶縁層１３６上に酸化物半導体層１０３と、酸化物半導体層１０３上に設けられ、第１のゲート絶縁層１０２ａ及び第２のゲート絶縁層１０２ｂを含むゲート絶縁層１０２と、ゲート絶縁層１０２を介して酸化物半導体層１０３上に設けられたゲート電極１０１と、ゲート電極１０１上に設けられた第１の絶縁層１０６と、第１の絶縁層１０６上に設けられた第２の絶縁層１０７と、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７の開口部を介して、酸化物半導体層１０３と電気的に接続するソース電極１０５ａ及びドレイン電極１０５ｂを含んで構成される。ソース電極１０５ａ及びドレイン電極１０５ｂは、ゲート電極１０１を挟んで設けられる、一対の電極である。なお、ソース電極１０５ａ及びドレイン電極１０５ｂ上に接してソース配線及びドレイン配線を形成してもよい。また詳細は後述するが、第２の絶縁層１０７を設けず、第１の絶縁層１０６のみを設ける構成にしてもよい。第２の絶縁層１０７を設けない場合は、ソース電極１０５ａ及びドレイン電極１０５ｂは、第１の絶縁層１０６上に形成される。
また酸化物半導体層１０３には、ゲート絶縁層１０２を介してゲート電極１０１と重畳するチャネル形成領域１３１、ソース電極１０５ａと接するソース領域１３３ａ、ドレイン電極１０５ｂと接するドレイン領域１３３ｂ、ソース領域１３３ａ及びチャネル形成領域１３１との間に設けられたオフセット領域１３２ａ、ドレイン領域１３３ｂ及びチャネル形成領域１３１との間に設けられたオフセット領域１３２ｂを有している。すなわち、チャネル形成領域１３１、ソース領域１３３ａ、ドレイン領域１３３ｂ、オフセット領域１３２ａ、オフセット領域１３２ｂは、自己整合により形成される。なお、オフセット領域１３２ａを設けることにより、チャネル形成領域１３１とソース電極１０５ａ間に生じる寄生容量を低減することができる。また、オフセット領域１３２ｂを設けることにより、チャネル形成領域１３１とドレイン電極１０５ｂ間に生じる寄生容量を低減することができる。なおキャリアが流れる距離であるチャネル形成領域１３１の長さ（チャネル長ともいう）は、６０ｎｍ未満が好ましい。
また、自己整合によりチャネル形成領域１３１が形成されるため、トランジスタの微細化が実現し易く、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作が可能となる。
なお、トランジスタ１１０はチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極を有する、デュアルゲート型でもよい。
また上述のように、酸化物半導体層１０３の側面が形成されてしまう場合は、酸化物半導体層１０３の側面は、チャネル形成領域１３１の側面と一致させず、十分離れた距離に配置する。
絶縁表面を有する基板１００としては、後の熱処理に耐えうる程度の耐熱性を有している基板であればどのような基板を適用してもよい。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有する基板１００として、可撓性基板を用いてもよい。なお、基板１００に含まれる元素が後に形成される酸化物半導体層１０３に混入することを防ぐため、基板１００上に上述の第１の下地絶縁層１３７を形成する。
第１の下地絶縁層１３７は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜から選ばれた、単層または積層構造とすることができる。
第１の下地絶縁層１３７は、基板１００に含まれる元素（特に水素や水）が後に形成される酸化物半導体層１０３に混入することを防ぐ機能、及び、酸化物半導体層１０３の酸素の放出を抑えるブロッキング層としての機能を有する。
第２の下地絶縁層１３６は、第１の下地絶縁層１３７と同じ材料を用いてもよいが、第２の下地絶縁層１３６は化学量論的組成を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有する。第２の下地絶縁層１３６が化学量論的組成を超える酸素を含むと、第２の下地絶縁層１３６に含まれる過剰な酸素によって、後に形成される酸化物半導体層１０３の酸素欠損を補填することが可能であるため好ましい。第２の下地絶縁層１３６が積層構造の場合は、少なくとも酸化物半導体層１０３と接する層において酸素過剰領域を有するのが好ましい。第２の下地絶縁層１３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて第２の下地絶縁層１３６を成膜すればよい。または、成膜後の第２の下地絶縁層１３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
酸化物半導体層１０３は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性酸化物半導体としてもよい。酸化物半導体層１０３を非晶質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
酸化物半導体層１０３の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層１０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
酸化物半導体層１０３を形成する際、できる限り酸化物半導体層１０３に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層１０３に含まれる不純物の濃度を低減できる。
また、酸化物半導体層１０３をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
また、基板１００を高温に保持した状態で酸化物半導体層１０３を形成することも、酸化物半導体層１０３中に含まれうる不純物濃度を低減するのに有効である。基板１００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
酸化物半導体層１０３に用いる酸化物半導体としては、上記実施の形態に開示した酸化物半導体を用いることができる。
なお、酸化物半導体層１０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
また酸化物半導体層１０３を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体層１０３の成膜前に、酸化物半導体層１０３の被形成面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層１０３の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層１０３の成膜表面の凹凸状態に合わせて適宜設定すればよい。
また、酸化物半導体層１０３に、当該酸化物半導体層１０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行うのが好ましい。熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで行うことができる。
この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層１０３に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
なお、脱水化または脱水素化のための熱処理は、酸化物半導体層１０３の成膜後であればトランジスタ１１０の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁層１０２又は第１の絶縁層１０６として酸化アルミニウム層を用いる場合には、当該酸化アルミニウム層を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、熱処理で酸化物半導体層１０３を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層１０３を高純度化及びｉ型（真性）化することができる。
また、脱水化又は脱水素化処理を行った酸化物半導体層１０３に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して層中に酸素を供給してもよい。
脱水化または脱水素化処理を行った酸化物半導体層１０３に、酸素を導入して層中に酸素を供給することによって、酸化物半導体層１０３を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体層１０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸素の導入工程は、酸化物半導体層１０３に酸素導入する場合、酸化物半導体層１０３に直接導入してもよいし、後に形成されるゲート絶縁層１０２や第１の絶縁層１０６などの他の膜を通過して酸化物半導体層１０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層１０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
酸化物半導体層１０３への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化または脱水素化処理を行った酸化物半導体層１０３への酸素の導入は複数回行ってもよい。
このように、水や水素などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでｉ型化を実現する。この点、シリコンなどのように不純物元素を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
以上説明したように、第２の下地絶縁層１３６上に酸化物半導体層１０３を形成する（図１１（Ａ）、図１１（Ｂ）、及び図１２（Ａ）参照）。
なお、酸化物半導体層１０３として、単結晶酸化物半導体、多結晶酸化物半導体、または非晶質酸化物半導体、ＣＡＡＣ−ＯＳの単層だけでなく、これらの少なくとも２層を積層したものを用いてもよい。
次いで、酸化物半導体層１０３を所定の形状に加工せず、酸化物半導体層１０３を覆うゲート絶縁層１０２を形成する。酸化物半導体層１０３を所定の形状に加工せず、第１の下地絶縁層１３７及び第２の下地絶縁層１３６を介して基板１００上に成膜した状態で酸化物半導体層１０３を用いることにより、酸化物半導体層１０３にリーク電流の伝達経路となりうる寄生チャネルが生じやすい半導体層の側面を形成しない。酸化物半導体層１０３にリーク電流の伝達経路となりうる寄生チャネルが生じやすい半導体層の側面を形成しないことで、酸化物半導体層の側面及び側面近傍の領域が低抵抗化領域となることを抑制する。これにより、酸化物半導体層を用いたトランジスタに寄生チャネルが形成されることを抑制することができる。また寄生チャネルの形成を抑制することにより、トランジスタの電気的特性が変化することを抑制することができる。
また上述したように、酸化物半導体層１０３にｉ型（真性）または実質的にｉ型化した酸化物半導体層を用いると、ｉ型（真性）または実質的にｉ型化した酸化物半導体は抵抗率が大きく、絶縁性が高い。よって、酸化物半導体層１０３を島状の酸化物半導体層に加工しなくても、異なる複数のトランジスタのチャネル形成領域を電気的に分離することが可能となる。
また、酸化物半導体層１０３を所定の形状に加工しないので、所定の形状に加工するマスクを形成する必要がない。そのため、本実施の形態のトランジスタ作製工程において、マスク数を減らすことができる。
ゲート絶縁層１０２（第１のゲート絶縁層１０２ａ及び第２のゲート絶縁層１０２ｂ）は、１ｎｍ以上２０ｎｍ以下の厚さで、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層１０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ゲート絶縁層１０２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。ゲート絶縁層１０２のうち、酸化物半導体層１０３と接する第１のゲート絶縁層１０２ａは、酸素を含むことが好ましい。特に、第２の下地絶縁層１３６と同様に、酸化物半導体層１０３と接する領域において酸素過剰領域を有するのが好ましい。特に、第１のゲート絶縁層１０２ａは、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、第１のゲート絶縁層１０２ａとして、酸化シリコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とするのが好ましい。本実施の形態では、第１のゲート絶縁層１０２ａとして、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコンを用いる。この酸化シリコンを第１のゲート絶縁層１０２ａとして用いることで、酸化物半導体層１０３に酸素を供給することができ、特性を良好にすることができる。さらに、第１のゲート絶縁層１０２ａは、作製するトランジスタのサイズや第１のゲート絶縁層１０２ａの段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁層１０２のうち、ゲート電極１０１に接する第２のゲート絶縁層１０２ｂは、ゲート電極１０１に含まれる元素が酸化物半導体層１０３に混入することを防ぐ機能、及び、酸化物半導体層１０３の酸素の放出を抑えるブロッキング層としての機能を有する。
また、ゲート絶縁層１０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、第１のゲート絶縁層１０２ａ及び第２のゲート絶縁層１０２ｂはそれぞれ、単層構造としても良いし、積層構造としても良い。
次いで、ゲート絶縁層１０２を介して酸化物半導体層１０３上にゲート電極１０１を形成する（図１１（Ｃ）、図１１（Ｄ）、及び図１２（Ｂ）参照）。ゲート電極１０１は、ゲート電極１０１となる第１の導電層をプラズマＣＶＤ法またはスパッタリング法等により形成し、第１のフォトリソグラフィ工程により、当該第１の導電層を一部を選択的にエッチング等で除去することにより形成することができる。また、ゲート電極１０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極１０１としてリン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。ゲート電極１０１は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極１０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁層１０２と接するゲート電極１０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含む酸化錫や、窒素を含む酸化インジウムや、金属窒化物（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの材料は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
なお、ゲート電極１０１は、ゲート絶縁層１０２上に設けられた第１の導電層（図示しない）を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
次いで、ゲート絶縁層１０２及びゲート電極１０１上に第１の絶縁層１０６を形成する。
第１の絶縁層１０６は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。第１の絶縁層１０６は、代表的には酸化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または酸化ガリウムなどの無機絶縁材料などを用いることができる。
また、第１の絶縁層１０６として、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ジルコニウム、酸化ランタン、酸化バリウム、または金属窒化物（例えば、窒化アルミニウム）も用いることができる。
第１の絶縁層１０６は、単層でも積層でもよく、例えば酸化シリコン層及び酸化アルミニウム層を積層して用いることができる。酸化アルミニウム層は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層１０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層１０３からの放出を抑制するブロッキング層として機能するため好適である。
第１の絶縁層１０６は、スパッタリング法など、第１の絶縁層１０６に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。
酸化物半導体層１０３の成膜時と同様に、第１の絶縁層１０６の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した第１の絶縁層１０６に含まれる不純物の濃度を低減できる。また、第１の絶縁層１０６の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
本実施の形態では、第１の絶縁層１０６として、酸化アルミニウム層と酸化シリコン層の積層を用いるものとする。なお、ゲート電極１０１と接する側を酸化アルミニウム層とする。また、酸化アルミニウム層を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１１０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ）や、Ｘ線反射率測定法（ＸＲＲ）によって測定することができる。
次いで第１の絶縁層１０６上に、第２の絶縁層１０７を形成する（図１１（Ｅ）及び図１１（Ｆ）参照）。第２の絶縁層１０７は、トランジスタ起因の表面凹凸を低減する平坦化絶縁層として機能することが好ましい。第２の絶縁層１０７の材料としては、第１の絶縁層１０６に用いる上記材料の中から適宜選択して用いることができる。また、第２の絶縁層１０７は、上記材料の他にポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、平坦化絶縁層を形成してもよい。また、第２の絶縁層１０７を設けず、第１の絶縁層１０６のみを設ける構成にしてもよい。
以上説明したように、酸化物半導体層１０３に十分な酸素が供給され酸素が過飽和の状態とするため、酸化物半導体層１０３を包みこむように過剰酸素を含む絶縁層を接して設けることが好ましい。本実施の形態では、酸化物半導体層１０３と接する第２の下地絶縁層１３６及び第１のゲート絶縁層１０２ａに過剰酸素を含む絶縁層、又は酸化物半導体層１０３と接する領域に酸素過剰領域を含む絶縁層を用いる。
さらに過剰酸素を含む絶縁層の外側に配置されるように、酸化物半導体層１０３の酸素の放出を抑制するブロッキング層を設けることが好ましい。本実施の形態では、第１の下地絶縁層１３７、第２のゲート絶縁層１０２ｂ、及び第１の絶縁層１０６がブロッキング層として機能する。
酸化物半導体層１０３の上下に、過剰酸素を含む絶縁層及び酸素の放出を抑制するブロッキング層を設けることで、酸化物半導体層１０３において化学量論的組成とほぼ一致するような状態、或いは化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体層１０３がＩＧＺＯの場合、化学量論的組成の一例は、Ｉｎ：Ｇａ：Ｚｎ：Ｏが１：１：１：４［原子数比］であり、酸素の原子数比が４または４以上含む状態とする。
次いで、第２の絶縁層１０７上にマスクを形成し（図示せず）、当該マスクを用いて、第２のフォトリソグラフィ工程により、第２の絶縁層１０７、第１の絶縁層１０６、及びゲート絶縁層１０２をエッチング等でそれぞれの一部を除去して、酸化物半導体層１０３に達する開口部１０９ａ及び開口部１０９ｂを形成する（図１１（Ｇ）、図１１（Ｈ）、及び図１２（Ｃ）参照。ただし、説明を分かりやすくするため、図１２では第２の絶縁層１０７、第１の絶縁層１０６、及びゲート絶縁層１０２の記載を省略している。）なお、第２の絶縁層１０７を設けない場合は、第１の絶縁層１０６及びゲート絶縁層１０２をエッチングして、酸化物半導体層１０３に達する開口部１０９ａ及び開口部１０９ｂを形成する。
次いで、開口部１０９ａ及び開口部１０９ｂを埋め込むように、第２の絶縁層１０７上にソース電極１０５ａ及びドレイン電極１０５ｂとなる第２の導電層を形成する。
当該第２の導電層は、後の加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極１０５ａ及びドレイン電極１０５ｂに用いる第２の導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
当該第２の導電層を、第３のフォトリソグラフィ工程により、一部を除去して所定の形状に加工し、酸化物半導体層１０３と電気的に接続するソース電極１０５ａ及びドレイン電極１０５ｂを形成する（図１０（Ａ）、図１０（Ｂ）、及び図１０（Ｃ）参照）。
また、本実施の形態に示すトランジスタは、酸化物半導体層１０３としてＣＡＡＣ−ＯＳが適用される場合に特に有用である。ＣＡＡＣ−ＯＳで形成された酸化物半導体層は、側面（端面）から酸素が脱離しやすいからである。なお、この点については、下記の参考例において詳述する。
なお、本実施の形態では、島状に加工しない酸化物半導体層を用いて構成されたトランジスタについて示したが、当該構成と異なる構成を有するトランジスタであっても寄生チャネルの形成を抑制することが可能である。具体的には、トランジスタのチャネル幅方向（図１０（Ａ）に示すＢ１−Ｂ２線に沿う方向）において酸化物半導体層がパターニングされていなければ（チャネル幅方向において酸化物半導体層が延在していれば）、寄生チャネルの形成を抑制することが可能である。換言すると、トランジスタのチャネル長方向（図１０（Ａ）に示すＡ１−Ａ２線に沿う方向）においてパターニングされている酸化物半導体層であっても、寄生チャネルの形成が抑制されることがある。
また本実施の形態により、酸化物半導体層の側面にトランジスタの寄生チャネルが形成されることを抑制することができる。
また本実施の形態により、寄生チャネルの形成を抑制することにより、良好な電気特性を有するトランジスタを得ることができる。
また開示される発明の一態様により、トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少なくし、トランジスタの生産性を高めることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、上記実施の形態とは異なる構成を有する半導体装置について説明する。
図１３（Ａ）乃至図１３（Ｃ）に半導体装置の例として、トランジスタ１２０の上面図及び断面図を示す。図１３（Ａ）は、トランジスタ１２０の上面図であり、図１３（Ｂ）は、図１３（Ａ）のＣ１−Ｃ２における断面図であり、図１３（Ｃ）は、図１３（Ａ）のＤ１−Ｄ２における断面図である。なお、図面をわかりやすくするため、図１３（Ａ）では、トランジスタ１２０の構成要素の一部（例えば、第２の絶縁層１０７）の記載を省略している。
図１３（Ａ）乃至図１３（Ｃ）に示すトランジスタ１２０は、絶縁表面を有する基板１００上に第１の下地絶縁層１３７、第１の下地絶縁層１３７上に第２の下地絶縁層１３６、第２の下地絶縁層１３６上に酸化物半導体層１０３と、酸化物半導体層１０３上に設けられ、第１のゲート絶縁層１０２ａ及び第２のゲート絶縁層１０２ｂを含むゲート絶縁層１０２と、ゲート絶縁層１０２を介して酸化物半導体層１０３上に設けられたゲート電極１０１と、ゲート電極１０１上に設けられた第１の絶縁層１０６と、第１の絶縁層１０６上に設けられた第２の絶縁層１０７と、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７の開口を介して、酸化物半導体層１０３と電気的に接続するソース電極１１５ａ及びドレイン電極１１５ｂを含んで構成される。ソース電極１１５ａ及びドレイン電極１１５ｂは、ゲート電極１０１を挟んで設けられる、一対の電極である。なお、ソース電極１１５ａ及びドレイン電極１１５ｂ上に接してソース配線及びドレイン配線を形成してもよい。
また酸化物半導体層１０３には、ゲート絶縁層１０２を介してゲート電極１０１と重畳するチャネル形成領域１３１、ソース電極１１５ａと接するソース領域１３３ａ、ドレイン電極１１５ｂと接するドレイン領域１３３ｂ、ソース領域１３３ａ及びチャネル形成領域１３１との間に設けられたオフセット領域１３２ａ、ドレイン領域１３３ｂ及びチャネル形成領域１３１との間に設けられたオフセット領域１３２ｂを有している。すなわち、チャネル形成領域１３１、ソース領域１３３ａ、ドレイン領域１３３ｂ、オフセット領域１３２ａ、オフセット領域１３２ｂは、自己整合により形成される。なお、オフセット領域１３２ａを設けることにより、チャネル形成領域１３１とソース電極１０５ａ間に生じる寄生容量を低減することができる。また、オフセット領域１３２ｂを設けることにより、チャネル形成領域１３１とドレイン電極１０５ｂ間に生じる寄生容量を低減することができる。なおキャリアが流れる距離であるチャネル形成領域１３１の長さ（チャネル長ともいう）は、６０ｎｍ未満が好ましい。
また、自己整合によりチャネル形成領域１３１が形成されるため、トランジスタの微細化が実現し易く、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作が可能となる。
なお、トランジスタ１２０はチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極を有する、デュアルゲート型でもよい。
また上述のように、酸化物半導体層１０３の側面が形成されてしまう場合は、酸化物半導体層１０３の側面は、チャネル形成領域１３１の側面と一致させず、十分離れた距離に配置する。
本実施の形態及び実施の形態４との違いは、一対の電極であるソース電極１１５ａ及びドレイン電極１１５ｂの形状が、実施の形態４（ソース電極１０５ａ及びドレイン電極１０５ｂ）と異なることである。本実施の形態のソース電極１１５ａ及びドレイン電極１１５ｂは、櫛状の電極（櫛歯型電極や櫛型電極ともいう）である。また上面図において、ゲート電極１０１を挟んで、ソース電極１１５ａの凸部とドレイン電極１１５ｂの凸部は重ならない。
トランジスタ１２０のチャネル形成領域は、酸化物半導体層１０３中の、ソース電極１１５ａの凸部とドレイン電極１１５ｂの凸部との間に形成される。
図１４（Ａ）乃至図１４（Ｈ）、図１５（Ａ）乃至図１５（Ｃ）、及び図１３（Ａ）乃至図１３（Ｃ）にトランジスタ１２０の作製工程を示す。ただし図１４（Ａ）乃至図１４（Ｆ）、及び図１５（Ａ）乃至図１５（Ｂ）は、実施の形態４の図１１（Ａ）乃至図１１（Ｆ）、及び図１２（Ａ）乃至図１２（Ｂ）と同様のため、その説明は実施の形態４を援用すればよい。
第２の絶縁層１０７を形成後、第２の絶縁層１０７上にマスクを形成し（図示せず）、当該マスクを用いて、第２のフォトリソグラフィ工程により、第２の絶縁層１０７、第１の絶縁層１０６、及びゲート絶縁層１０２をエッチング等でそれぞれの一部を除去して、酸化物半導体層１０３に達する開口部１１９ａ及び開口部１１９ｂを形成する（図１４（Ｇ）、図１４（Ｈ）、及び図１５（Ｃ）参照。ただし、説明を分かりやすくするため、図１５では第２の絶縁層１０７、第１の絶縁層１０６、及びゲート絶縁層１０２の記載を省略している。）。なお、第２の絶縁層１０７を設けない場合は、第１の絶縁層１０６及びゲート絶縁層１０２をエッチングして、酸化物半導体層１０３に達する開口部１１９ａ及び開口部１１９ｂを形成する。
なお開口部１１９ａ及び開口部１１９ｂは、上面図（図１５（Ｃ））において、櫛状の形状である。また上面図において、ゲート電極１０１を挟んで、開口部１１９ａ及び開口部１１９ｂの凸部は重ならない。
本実施の形態の開口部１１９ｂ（もちろん開口部１１９ａでもよい）の凸部と、ゲート電極１０１との距離は、第２のフォトリソグラフィ工程における、露光機の解像度に基づいて決定される。
次いで、開口部１１９ａ及び開口部１１９ｂを埋め込むように、第２の絶縁層１０７上（第２の絶縁層１０７を設けない場合は、第１の絶縁層１０６上）にソース電極１１５ａ及びドレイン電極１１５ｂとなる第２の導電層を形成する。当該第２の導電層は、実施の形態４と同様の材料を用いればよい。
当該第２の導電層を、第３のフォトリソグラフィ工程により、その一部を除去して櫛状に加工し、酸化物半導体層１０３と電気的に接続し、櫛状の形状を有するソース電極１１５ａ及びドレイン電極１１５ｂを形成する（図１３（Ａ）及び図１３（Ｂ）参照）。
本実施の形態のドレイン電極１１５ｂ（もちろんソース電極１１５ａでもよい）の凸部と、ゲート電極１０１との距離は、第３のフォトリソグラフィ工程における、露光機の解像度に基づいて決定される。
本実施の形態のトランジスタでは、ゲート電極１０１を挟んで、ソース電極１１５ａの凸部とドレイン電極１１５ｂの凸部は重ならない。これにより、ソース電極１１５ａ及びドレイン電極１１５ｂは、第２及び第３のフォトリソグラフィ工程において、ゲート電極１０１、ソース電極１１５ａ、及びドレイン電極１１５ｂの短絡を防ぎつつ、可能な限りゲート電極１０１及びソース電極１１５ａ、又は、ゲート電極１０１及びドレイン電極１１５ｂを近づけることができる。
また上述したように、酸化物半導体層１０３にｉ型（真性）または実質的にｉ型化した酸化物半導体層を用いると、ｉ型（真性）または実質的にｉ型化した酸化物半導体は抵抗率が大きく、絶縁性が高い。よって、酸化物半導体層１０３を島状の酸化物半導体層に加工しなくても、異なる複数のトランジスタのチャネル形成領域を電気的に分離することが可能となる。
また、酸化物半導体層１０３を所定の形状に加工しないので、所定の形状に加工するマスクを形成する必要がない。そのため、本実施の形態のトランジスタ作製工程において、マスク数を減らすことができる。
また、本実施の形態に示すトランジスタは、酸化物半導体層１０３としてＣＡＡＣ−ＯＳが適用される場合に特に有用である。ＣＡＡＣ−ＯＳで形成された酸化物半導体層は、側面（端面）から酸素が脱離しやすいからである。なお、この点については、下記の参考例において詳述する。
なお、本実施の形態では、島状に加工しない酸化物半導体層を用いて構成されたトランジスタについて示したが、当該構成と異なる構成を有するトランジスタであっても寄生チャネルの形成を抑制することが可能である。具体的には、トランジスタのチャネル幅方向（図１３（Ａ）に示すＤ１−Ｄ２線に沿う方向）において酸化物半導体層がパターニングされていなければ（チャネル幅方向において酸化物半導体層が延在していれば）、寄生チャネルの形成を抑制することが可能である。換言すると、トランジスタのチャネル長方向（図１３（Ａ）に示すＣ１−Ｃ２線に沿う方向）においてパターニングされている酸化物半導体層であっても、寄生チャネルの形成が抑制されることがある。
以上本実施の形態により、酸化物半導体層の側面にトランジスタの寄生チャネルが形成されることを抑制することができる。
また本実施の形態により、寄生チャネルの形成を抑制することにより、良好な電気特性を有するトランジスタを得ることができる。
また開示される発明の一態様により、トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少なくし、トランジスタの生産性を高めることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態４及び実施の形態５とは異なる構成を有する半導体装置について説明する。
図１６（Ａ）乃至図１６（Ｃ）に半導体装置の例として、トランジスタ１３０の上面図及び断面図を示す。図１６（Ａ）は、トランジスタ１３０の上面図であり、図１６（Ｂ）は、図１６（Ａ）のＥ１−Ｅ２における断面図であり、図１６（Ｃ）は、図１６（Ａ）のＦ１−Ｆ２における断面図である。なお、図面をわかりやすくするため、図１６（Ａ）では、トランジスタ１３０の構成要素の一部（例えば、第２の絶縁層１０７）の記載を省略している。
図１６（Ａ）乃至図１６（Ｃ）に示すトランジスタ１３０は、絶縁表面を有する基板１００上に第１の下地絶縁層１３７、第１の下地絶縁層１３７上に第２の下地絶縁層１３６、第２の下地絶縁層１３６上に酸化物半導体層１０３と、酸化物半導体層１０３上に設けられ、第１のゲート絶縁層１０２ａ及び第２のゲート絶縁層１０２ｂを含むゲート絶縁層１０２と、ゲート絶縁層１０２を介して酸化物半導体層１０３上に設けられたゲート電極１０１と、ゲート電極１０１上に設けられた第１の絶縁層１０６と、第１の絶縁層１０６上に設けられた第２の絶縁層１０７と、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７の開口を介して、酸化物半導体層１０３と電気的に接続するソース電極１２５ａ及びドレイン電極１２５ｂ、ソース電極１２５ａ及びドレイン電極１２５ｂ上に接してソース配線１３５ａ及びドレイン配線１３５ｂを含んで構成される。なお、ソース電極１２５ａ及びドレイン電極１２５ｂは、ゲート電極１０１を挟んで設けられる、一対の電極である。
トランジスタ１３０において、ソース電極１２５ａ及びドレイン電極１２５ｂは、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７に設けられた開口部を埋め込むように設けられており、酸化物半導体層１０３とそれぞれ接している。ソース電極１２５ａ及びドレイン電極１２５ｂは、酸化物半導体層１０３に達するゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７の開口部を埋め込むように第２の絶縁層１０７上に導電層を形成し、当該導電層に研磨処理を行うことにより、第２の絶縁層１０７上（少なくともゲート電極１０１と重畳する領域）に設けられた導電層を除去することで、導電層が分断されて形成されたものである。
また、トランジスタ１３０においてソース電極１２５ａとドレイン電極１２５ｂとのチャネル長方向の距離は、ソース配線１３５ａとドレイン配線１３５ｂとのチャネル長方向の距離よりも小さい。
また酸化物半導体層１０３には、ゲート絶縁層１０２を介してゲート電極１０１と重畳するチャネル形成領域１３１、ソース電極１２５ａと接するソース領域１３３ａ、ドレイン電極１２５ｂと接するドレイン領域１３３ｂ、ソース領域１３３ａ及びチャネル形成領域１３１との間に設けられたオフセット領域１３２ａ、ドレイン領域１３３ｂ及びチャネル形成領域１３１との間に設けられたオフセット領域１３２ｂを有している。すなわち、チャネル形成領域１３１、ソース領域１３３ａ、ドレイン領域１３３ｂ、オフセット領域１３２ａ、オフセット領域１３２ｂは、自己整合により形成される。なお、オフセット領域１３２ａを設けることにより、チャネル形成領域１３１とソース電極１０５ａ間に生じる寄生容量を低減することができる。また、オフセット領域１３２ｂを設けることにより、チャネル形成領域１３１とドレイン電極１０５ｂ間に生じる寄生容量を低減することができる。なおキャリアが流れる距離であるチャネル形成領域１３１の長さ（チャネル長ともいう）は、６０ｎｍ未満が好ましい。
また、自己整合によりチャネル形成領域１３１が形成されるため、トランジスタの微細化が実現し易く、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作が可能となる。
なお、トランジスタ１３０はチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極を有する、デュアルゲート型でもよい。
また上述のように、酸化物半導体層１０３の側面が形成されてしまう場合は、酸化物半導体層１０３の側面は、チャネル形成領域１３１の側面と一致させず、十分離れた距離に配置する。
実施の形態４及び実施の形態５と、本実施の形態との違いは、ソース電極１２５ａ及びドレイン電極１２５ｂの形状が、実施の形態４（ソース電極１０５ａ及びドレイン電極１０５ｂ）と異なること、ソース電極１２５ａ及びドレイン電極１２５ｂ上に接してソース配線１３５ａ及びドレイン配線１３５ｂが形成されることである。また、トランジスタ１３０の作製工程において（後述）、ソース電極１２５ａ及びドレイン電極１２５ｂ、及び酸化物半導体層１０３との電気的接続を得るための開口部１２９ａ及び開口部１２９ｂを、同時ではなく別々に形成するという点が、トランジスタ１１０及びトランジスタ１２０とは異なる。
図１７（Ａ）乃至図１７（Ｈ）、図１８（Ａ）乃至図１８（Ｆ）、図１９（Ａ）乃至図１９（Ｃ）、図２０（Ａ）乃至図２０（Ｃ）、及び図１６（Ａ）乃至図１６（Ｃ）にトランジスタ１３０の作製工程を示す。ただし図１７（Ａ）乃至図１７（Ｆ）、及び図１９（Ａ）乃至図１９（Ｂ）は、実施の形態４の図１１（Ａ）乃至図１１（Ｆ）、及び図１２（Ａ）乃至図１２（Ｂ）と同様のため、その説明は実施の形態４を援用すればよい。
第２の絶縁層１０７を形成後、第２の絶縁層１０７上にマスク１２７を形成し、マスク１２７を用いて、第２のフォトリソグラフィ工程により、第２の絶縁層１０７、第１の絶縁層１０６、及びゲート絶縁層１０２をエッチング等によりそれぞれの一部を除去して、酸化物半導体層１０３に達する開口部１２９ａを形成する（図１７（Ｇ）、図１７（Ｈ）、及び図１９（Ｃ）参照。ただし、説明を分かりやすくするため、図１９では第２の絶縁層１０７、第１の絶縁層１０６、及びゲート絶縁層１０２の記載を省略している。）。なお、第２の絶縁層１０７を設けない場合は、第１の絶縁層１０６上にマスク１２７を形成し、マスク１２７を用いて、第１の絶縁層１０６及びゲート絶縁層１０２をエッチング等によりそれぞれの一部を除去して、酸化物半導体層１０３に達する開口部１２９ａを形成する。
マスク１２７は、フォトレジストなどの材料を用いて形成することができる。マスク１２７形成時の露光には、波長が数ｎｍ〜数１０ｎｍと短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、微細なパターンを有するマスク１２７を形成することができる。
なお、十分に微細なパターンのマスク１２７を形成できるのであれば、インクジェット法などの他の方法を用いてマスク１２７を形成しても良い。この場合には、マスク１２７の材料として、フォトレジストなどの感光性を有する材料を用いる必要はない。
マスク１２７を除去した後、開口部１２９ａ及び第２の絶縁層１０７上（第２の絶縁層１０７を設けない場合は、第１の絶縁層１０６上）にマスク１２８を形成する。マスク１２８は、マスク１２７と同様に形成することができる。そしてマスク１２８を用い、第３のフォトリソグラフィ工程により、第２の絶縁層１０７、第１の絶縁層１０６、及びゲート絶縁層１０２をエッチング等によりそれぞれの別の一部を除去して、酸化物半導体層１０３に達する開口部１２９ｂを形成する（図１８（Ａ）、図１８（Ｂ）、及び図２０（Ａ）参照）。開口部１２９ｂは、開口部１２９ａとゲート電極１０１を挟んで逆側の領域に形成される。これによって、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７に、ゲート電極１０１を挟んで一対の開口部である開口部１２９ａ及び開口部１２９ｂが形成されることとなる。
次いで、開口部１２９ａ及び開口部１２９ｂを埋め込むように、第２の絶縁層１０７上（第２の絶縁層１０７を設けない場合は、第１の絶縁層１０６上）にソース電極及びドレイン電極となる導電層１２４を形成する（図１８（Ｃ）、図１８（Ｄ）、図２０（Ｂ）参照）。
導電層１２４は、後の加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極１２５ａ及びドレイン電極１２５ｂに用いる導電層１２４としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
次に、導電層１２４にＣＭＰ処理を行う（図１８（Ｅ）、図１８（Ｆ）、図２０（Ｃ）参照）。第２の絶縁層１０７上（少なくともゲート電極１０１と重畳する領域）に設けられた導電層１２４を除去するように、導電層１２４に対してＣＭＰ処理を行うことで、開口部１２９ａ及び開口部１２９ｂに埋め込まれたソース電極１２５ａ及びドレイン電極１２５ｂを形成することができる。本実施の形態では、導電層１２４に対して、第２の絶縁層１０７の表面が露出する条件でＣＭＰ処理を行うことにより、ソース電極１２５ａ及びドレイン電極１２５ｂを形成する。なお、ＣＭＰ処理の条件によっては第２の絶縁層１０７の表面またはゲート電極１０１の表面も研磨される場合がある。
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極１２５ａ、ドレイン電極１２５ｂ、第２の絶縁層１０７の表面の平坦性をより向上させることができる。
なお、本実施の形態では、第２の絶縁層１０７と重畳する領域の導電層１２４の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電層１２４の材料、厚さ、及び表面の凹凸状態に合わせて適宜設定すればよい。
上述したように、ソース電極１２５ａ及びドレイン電極１２５ｂは、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７に設けられた開口部１２９ａ及び開口部１２９ｂを埋め込むように設けられる。したがって、トランジスタ１３０において、ソース電極１２５ａと酸化物半導体層１０３が接する領域（ソース側コンタクト領域）とゲート電極１０１との間の距離（図１８（Ｅ）におけるＬＳＧ）は、開口部１２９ａの端部とゲート電極１０１の端部との距離によって決定される。同様に、トランジスタ１３０において、ドレイン電極１２５ｂと酸化物半導体層１０３が接する領域（ドレイン側コンタクト領域）とゲート電極１０１との間の距離（図１８（Ｅ）におけるＬＤＧ）は、開口部１２９ｂの端部とゲート電極１０１の端部との距離によって決定される。
ソース電極１２５ａを設けるための開口部１２９ａと、ドレイン電極１２５ｂを設けるための開口部１２９ｂを、一度のエッチング処理によって形成する場合、開口部１２９ａと開口部１２９ｂとのチャネル長方向の距離の最小加工寸法は、マスクの形成に用いる露光装置の解像限界に制約される。したがって、開口部１２９ａと開口部１２９ｂとの距離を十分に縮小することが難しく、結果としてソース側コンタクト領域及びドレイン側コンタクト領域と、ゲート電極１０１との距離（ＬＳＧ及びＬＤＧ）の微細化が困難である。
しかしながら、本実施の形態で示す作製方法においては、開口部１２９ａと開口部１２９ｂを、２枚のマスクを用いた２回のエッチング処理によって形成するため、露光装置の解像限界に依存せず、自由に開口の位置を設定することが可能である。よって、ソース側コンタクト領域またはドレイン側コンタクト領域と、ゲート電極１０１との距離（ＬＳＧまたはＬＤＧ）を、例えば０．０５μｍ以上０．１μｍ以下まで縮小することができる。ＬＳＧ及びＬＤＧを縮小することで、トランジスタ１３０のソースとドレイン間の抵抗を低減することができるため、トランジスタ１３０の電気的特性（例えばオン電流特性）を向上させることができる。
また、ソース電極１２５ａ及びドレイン電極１２５ｂの形成するために第２の絶縁層１０７上の導電層１２４を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極１２５ａ及びドレイン電極１２５ｂのチャネル長方向の距離が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ１３０を歩留まりよく作製することができる。
次いで、ソース電極１２５ａ、ドレイン電極１２５ｂ、及び第２の絶縁層１０７上（第２の絶縁層１０７が形成されない場合は、第１の絶縁層１０６上）にソース配線及びドレイン配線（これと同じ層で形成される配線も含む）となる導電層を成膜し、該導電層を加工してソース配線１３５ａ及びドレイン配線１３５ｂを形成する（図１６（Ａ）乃至図１６（Ｃ）参照）。
ソース配線１３５ａ及びドレイン配線１３５ｂはゲート電極１０１と同様の材料及び作製方法を用いて形成することができる。例えば、ソース配線１３５ａ及びドレイン配線１３５ｂとして窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
上述のように、ソース電極１２５ａとドレイン電極１２５ｂとのチャネル長方向の距離は、露光装置の解像限界に依存せずに微細に加工することが可能である。一方、ソース配線１３５ａ及びドレイン配線１３５ｂは、フォトリソグラフィ法によって形成したマスクを用いて加工されるため、その距離は、ソース電極１２５ａとドレイン電極１２５ｂよりも大きくなる。トランジスタ１３０の微細化のためには、ソース配線１３５ａとドレイン配線１３５ｂとの間隔を、露光装置の解像限界に合わせて設定するのが好ましい。
以上の工程によって、本実施の形態のトランジスタ１３０が形成される。
なお、トランジスタ１３０では、ソース電極１２５ａ及びドレイン電極１２５ｂの厚さは、略等しい厚さであり、ソース電極１２５ａ、ドレイン電極１２５ｂ及び第２の絶縁層１０７の上面が略一致する構成を示したが、本実施の形態はこれに限られない。
例えば、図２１（Ａ）に示すトランジスタ１４０のように、導電層１２４の研磨処理の条件によっては、ソース電極１２５ａまたはドレイン電極１２５ｂの上面と、第２の絶縁層１０７の上面と、に高低差が形成されることもある。または、図２１（Ｂ）に示すトランジスタ１５０のように、導電層１２４、第１の絶縁層１０６、及び第２の絶縁層１０７の研磨処理によって、ゲート電極１０１の上面を露出させてもよい。また、ゲート電極１０１も上方の一部が研磨処理によって除去されてもよい。トランジスタ１５０のようにゲート電極１０１を露出する構造は、トランジスタ１５０上に他の配線や半導体素子を積層する集積回路において用いることができる。
上述のように、本実施の形態では、ソース電極１２５ａを設けるための開口部１２９ａとドレイン電極１２５ｂを設けるための開口部１２９ｂと、２枚のマスクを用いた２回のエッチング処理によって形成する。これにより、トランジスタ１３０、トランジスタ１４０、及びトランジスタ１５０の十分な微細化を達成することが可能であり、ソース側コンタクト領域及びドレイン側コンタクト領域と、ゲート電極１０１との距離を十分に縮小することができるため、トランジスタ１３０、トランジスタ１４０、及びトランジスタ１５０のソースとドレイン間の抵抗を低減することができる。よって、トランジスタの電気的特性（例えばオン電流特性）を向上させることができる。
また、ソース電極１２５ａ及びドレイン電極１２５ｂの形成するために第２の絶縁層１０７上の導電層１２４を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極１２５ａ及びドレイン電極１２５ｂの間隔が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ１３０、トランジスタ１４０、及びトランジスタ１５０を歩留まりよく作製することができる。
また、本実施の形態に示すトランジスタは、酸化物半導体層１０３としてＣＡＡＣ−ＯＳが適用される場合に特に有用である。ＣＡＡＣ−ＯＳで形成された酸化物半導体層は、側面（端面）から酸素が脱離しやすいからである。なお、この点については、下記の参考例において詳述する。
なお、本実施の形態では、島状に加工しない酸化物半導体層を用いて構成されたトランジスタについて示したが、当該構成と異なる構成を有するトランジスタであっても寄生チャネルの形成を抑制することが可能である。具体的には、トランジスタのチャネル幅方向（図１６（Ａ）に示すＦ１−Ｆ２線に沿う方向）において酸化物半導体層がパターニングされていなければ（チャネル幅方向において酸化物半導体層が延在していれば）、寄生チャネルの形成を抑制することが可能である。換言すると、トランジスタのチャネル長方向（図１６（Ａ）に示すＥ１−Ｅ２線に沿う方向）においてパターニングされている酸化物半導体層であっても、寄生チャネルの形成が抑制されることがある。
以上本実施の形態により、酸化物半導体層の側面にトランジスタの寄生チャネルが形成されることを抑制することができる。
また本実施の形態により、寄生チャネルの形成を抑制することにより、良好な電気特性を有するトランジスタを得ることができる。
また開示される発明の一態様により、トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少なくし、トランジスタの生産性を高めることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、実施の形態４乃至実施の形態６とは異なる構成を有する半導体装置について説明する。
実施の形態４乃至実施の形態６では、酸化物半導体層１０３として、組成が単一の酸化物半導体層を用いたが、酸化物半導体層１０３として、組成の異なる２層の酸化物半導体層を積層してもよい。本実施の形態では、酸化物半導体層１０３として、第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂを積層する場合について説明する。
図２２（Ａ）乃至図２２（Ｃ）に、それぞれ、本実施の形態のトランジスタ１６０、トランジスタ１７０、及びトランジスタ１８０を示す。トランジスタ１６０、トランジスタ１７０、及びトランジスタ１８０は、それぞれ、実施の形態４のトランジスタ１１０、実施の形態５のトランジスタ１２０、実施の形態６のトランジスタ１３０の酸化物半導体層１０３を、第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂを積層した構成に変えたものである。なお図示しないが、実施の形態６で説明したトランジスタ１４０及びトランジスタ１５０の酸化物半導体層１０３を、第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂを積層した構成に変えた構成にしてもよいのは言うまでもない。
例えば、第１の酸化物半導体層１０３ａと第２の酸化物半導体層１０３ｂに、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層１０３ａに三元系金属の酸化物を用い、第２の酸化物半導体層１０３ｂに二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層１０３ａと第２の酸化物半導体層１０３ｂを、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体層１０３ａと第２の酸化物半導体層１０３ｂの構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層１０３ａの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層１０３ｂの原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層１０３ａの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層１０３ｂの原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体層１０３ａと第２の酸化物半導体層１０３ｂのうち、ゲート電極に近い側（チャネル側）の第２の酸化物半導体層１０３ｂのＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の第１の酸化物半導体層１０３ａのＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体層１０３ａと第２の酸化物半導体層１０３ｂに、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体層１０３ａと第２の酸化物半導体層１０３ｂの少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体層１０３の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体層１０３を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。
また、酸化物半導体層１０３を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
また、酸化物半導体層１０３を複数層の積層構造とし、各酸化物半導体層の形成後に酸素を導入してもよい。酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
各酸化物半導体層の形成毎に酸素を導入することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂを形成後、第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂを所定の形状に加工せず、第２の酸化物半導体層１０３ｂを覆うゲート絶縁層１０２を形成する。第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂを所定の形状に加工せず、第１の下地絶縁層１３７及び第２の下地絶縁層１３６を介して基板１００上に成膜した状態で第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂを用いることにより、第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂにリーク電流の伝達経路となりうる寄生チャネルが生じやすい半導体層の側面を形成しない。第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂにリーク電流の伝達経路となりうる寄生チャネルが生じやすい半導体層の側面を形成しないことで、酸化物半導体層の側面及び側面近傍の領域が低抵抗化領域となることを抑制する。これにより、酸化物半導体層を用いたトランジスタに寄生チャネルが形成されることを抑制することができる。さらに寄生チャネルの形成を抑制することにより、トランジスタの電気的特性が変化することを抑制することができる。
また、第１の酸化物半導体層１０３ａ及び第２の酸化物半導体層１０３ｂを所定の形状に加工しないので、所定の形状に加工するマスクを形成する必要がない。そのため、本実施の形態のトランジスタ作製工程において、マスク数を減らすことができる。
以上本実施の形態により、酸化物半導体層の側面にトランジスタの寄生チャネルが形成されることを抑制することができる。
また本実施の形態により、寄生チャネルの形成を抑制することにより、良好な電気特性を有するトランジスタを得ることができる。
また開示される発明の一態様により、トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少なくし、トランジスタの生産性を高めることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
図２３は、半導体装置の構成の一例である。図２３（Ａ）に、半導体装置の断面図を、図２３（Ｂ）に半導体装置の上面図を、図２３（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図２３（Ａ）は、図２３（Ｂ）のＪ１−Ｊ２、及びＫ１−Ｋ２における断面に相当する。
図２３（Ａ）及び図２３（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２６０を有し、上部に第２の半導体材料を用いたトランジスタ１１０を有するものである。トランジスタ１１０は、実施の形態４で説明したトランジスタ１１０である。なお、図が煩雑になるのを防ぐため、第１のゲート絶縁層１０２ａ及び第２のゲート絶縁層１０２ｂは、ゲート絶縁層１０２で代表する。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態４に示すようなトランジスタを用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図２３（Ａ）におけるトランジスタ２６０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物領域２２０と、不純物領域２２０に接する金属間化合物領域２２４と、チャネル形成領域２１６上に設けられたゲート絶縁層２０８と、ゲート絶縁層２０８上に設けられたゲート電極２１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板２００上にはトランジスタ２６０を囲むように素子分離絶縁層２０６が設けられており、トランジスタ２６０を覆うように絶縁層２２８及び絶縁層２３０が設けられている。なお、トランジスタ２６０において、ゲート電極２１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域２２０としてもよい。また、素子分離絶縁層２０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔ ｉｏｎ）などの素子分離技術を用いて形成することができる。
単結晶半導体基板を用いたトランジスタ２６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ２６０を覆うように絶縁層を２層形成する。トランジスタ１１０および容量素子２６４の形成前の処理として、該絶縁層２層にＣＭＰ処理を施して、平坦化した絶縁層２２８及び絶縁層２３０を形成し、同時にゲート電極２１０の上面を露出させる。
絶縁層２２８及び絶縁層２３０は、代表的には酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。絶縁層２２８及び絶縁層２３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層２２８及び絶縁層２３０を形成してもよい。
なお、本実施の形態において、絶縁層２２８として窒化シリコン、絶縁層２３０として酸化シリコンを用いる。
トランジスタ２６０とトランジスタ１１０との間には、第１の下地絶縁層１３７及び第２の下地絶縁層１３６が形成されている。第１の下地絶縁層１３７は、トランジスタ２６０からの水素や水等が酸化物半導体層１０３に混入することを防ぐ機能、及び、酸化物半導体層１０３の酸素の放出を抑えるブロッキング層としての機能を有する。また第２の下地絶縁層１３６は、酸化物半導体層１０３に酸素を供給するための過剰酸素を含む絶縁層である。これにより、トランジスタ１１０の酸化物半導体層１０３は、第２の下地絶縁層１３６から酸素が供給されることにより、後に形成される酸化物半導体層１０３の酸素欠損を補填することができる。
なお、図２３では絶縁層２２８、絶縁層２３０、第１の下地絶縁層１３７、及び第２の下地絶縁層１３６を形成する構成を用いたが、絶縁層２２８が第１の下地絶縁層１３７と同様にブロッキング層として機能する場合、及び絶縁層２３０が第２の下地絶縁層１３６と同様に、酸化物半導体層１０３に酸素を供給する機能を有する場合は、第１の下地絶縁層１３７及び第２の下地絶縁層１３６を設けない構成にすることが可能である。
図２３（Ａ）に示すトランジスタ１１０は、実施の形態４で説明したように、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１１０に含まれる酸化物半導体層１０３は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１１０を得ることができる。
トランジスタ１１０は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
本実施の形態では、ソース電極１０５ａは、トランジスタ２６０のゲート電極２１０と電気的に接続する。なお、トランジスタ２６０のゲート電極２１０に達する開口部を形成するためには、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７をエッチングして開口部１０９ａ及び開口部１０９ｂを形成（図１１（Ｇ）参照）する際に、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７中の、トランジスタ２６０のゲート電極２１０上の領域に開口部を形成する。次いで、開口部１０９ａ及び開口部１０９ｂを形成する際のマスクとは別のマスクを新たに形成し、当該新たなマスクを用いて、第１の下地絶縁層１３７、第２の下地絶縁層１３６、及び酸化物半導体層１０３中の、トランジスタ２６０のゲート電極２１０上の領域に開口部を形成すればよい。このように、第１の下地絶縁層１３７、第２の下地絶縁層１３６、及び酸化物半導体層１０３、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７中に形成された開口部を介して、ソース電極１０５ａ及びトランジスタ２６０のゲート電極２１０が電気的に接続される。
トランジスタ１１０上には、第１の絶縁層１０６、第２の絶縁層１０７、及び絶縁層２５０が単層または積層で設けられている。本実施の形態では、絶縁層２５０として、酸化アルミニウム層を用いる。酸化アルミニウム層を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１１０に安定な電気特性を付与することができる。
また、絶縁層２５０を介して、トランジスタ１１０のソース電極１０５ａと重畳する領域には、導電層２５３が設けられており、ソース電極１０５ａと、絶縁層２５０と、導電層２５３とによって、容量素子２６４が構成される。すなわち、トランジスタ１１０のソース電極１０５ａは、容量素子２６４の一方の電極として機能し、導電層２５３は、容量素子２６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子２６４を設けない構成とすることもできる。また、容量素子２６４は、別途、トランジスタ１１０の上方に設けてもよい。
トランジスタ１１０および容量素子２６４の上には絶縁層２５２が設けられている。そして、絶縁層２５２上にはトランジスタ１１０と、他のトランジスタを接続するための配線２５６が設けられている。図２３（Ａ）には図示しないが、配線２５６は、絶縁層２５０、絶縁層２５２などに形成された開口部に形成された電極を介してソース電極１０５ａ又はドレイン電極１０５ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１１０の酸化物半導体層１０３の一部と重畳するように設けられることが好ましい。
図２３（Ａ）及び図２３（Ｂ）において、トランジスタ２６０と、トランジスタ１１０とは、少なくとも一部が重畳するように設けられており、トランジスタ２６０のソース領域またはドレイン領域と酸化物半導体層１０３の一部が重畳するように設けられているのが好ましい。また、トランジスタ１１０及び容量素子２６４が、トランジスタ２６０の少なくとも一部と重畳するように設けられている。例えば、容量素子２６４の導電層２５３は、トランジスタ２６０のゲート電極２１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、ドレイン電極１０５ｂ及び配線２５６の電気的接続は、ドレイン電極１０５ｂ及び配線２５６を直接接触させて行ってもよいし、ドレイン電極１０５ｂ及び配線２５６の間の絶縁層に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
次に、図２３（Ａ）及び図２３（Ｂ）に対応する回路構成の一例を図２３（Ｃ）に示す。
図２３（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１１０のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１１０のゲート電極とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極と、トランジスタ１１０のソース電極またはドレイン電極の他方は、容量素子２６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気的に接続されている。
図２３（Ｃ）に示す半導体装置では、トランジスタ２６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１１０がオン状態となる電位にして、トランジスタ１１０をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極、および容量素子２６４に与えられる。すなわち、トランジスタ２６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１１０がオフ状態となる電位にして、トランジスタ１１０をオフ状態とすることにより、トランジスタ２６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１１０のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
図２４は、図２３とは異なる構成を有する半導体装置の構成の一例である。図２４（Ａ）に、半導体装置の断面図を、図２４（Ｂ）に半導体装置の上面図を、図２４（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図２４（Ａ）は、図２４（Ｂ）のＬ１−Ｌ２、及びＭ１−Ｍ２における断面に相当する。なお図２４において、図２３と同じものは同じ符号で示しており、その説明は図２３の説明を援用すればよい。また以下の図２４の説明におけるトランジスタ１２０、ソース電極１１５ａ、及びドレイン電極１１５ｂは、図２３の説明におけるトランジスタ１１０、ソース電極１０５ａ、及びドレイン電極１０５ｂを適宜置き換えて用いることが可能である。
図２４（Ａ）及び図２４（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２６０を有し、上部に第２の半導体材料を用いたトランジスタ１２０を有するものである。トランジスタ１２０は、実施の形態５で説明したトランジスタ１２０である。なお図２３と同様に、図が煩雑になるのを防ぐため、第１のゲート絶縁層１０２ａ及び第２のゲート絶縁層１０２ｂは、ゲート絶縁層１０２で代表する。
本実施の形態では、ソース電極１１５ａは、トランジスタ２６０のゲート電極２１０と電気的に接続する。なお、トランジスタ２６０のゲート電極２１０に達する開口部を形成するためには、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７をエッチングして開口部１１９ａ及び開口部１１９ｂを形成（図１４（Ｇ）参照）する際に、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７中の、トランジスタ２６０のゲート電極２１０上の領域に開口部を形成する。次いで、開口部１１９ａ及び開口部１１９ｂを形成する際のマスクとは別のマスクを新たに形成し、当該新たなマスクを用いて、第１の下地絶縁層１３７、第２の下地絶縁層１３６、及び酸化物半導体層１０３中の、トランジスタ２６０のゲート電極２１０上の領域に開口部を形成すればよい。このように、第１の下地絶縁層１３７、第２の下地絶縁層１３６、及び酸化物半導体層１０３、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７中に形成された開口部を介して、ソース電極１１５ａ及びトランジスタ２６０のゲート電極２１０が電気的に接続される。
トランジスタ１２０上には、第１の絶縁層１０６、第２の絶縁層１０７、及び絶縁層２５０が単層または積層で設けられている。本実施の形態では、絶縁層２５０として、酸化アルミニウム層を用いる。酸化アルミニウム層を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１２０に安定な電気特性を付与することができる。
また、絶縁層２５０を介して、トランジスタ１２０のソース電極１１５ａと重畳する領域には、導電層２５３が設けられており、ソース電極１１５ａと、絶縁層２５０と、導電層２５３とによって、容量素子２６４が構成される。すなわち、トランジスタ１２０のソース電極１１５ａは、容量素子２６４の一方の電極として機能し、導電層２５３は、容量素子２６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子２６４を設けない構成とすることもできる。また、容量素子２６４は、別途、トランジスタ１２０の上方に設けてもよい。
なお、ドレイン電極１１５ｂ及び配線２５６の電気的接続は、ドレイン電極１１５ｂ及び配線２５６を直接接触させて行ってもよいし、ドレイン電極１１５ｂ及び配線２５６の間の絶縁層に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
図２５は、図２３及び図２４とは異なる構成を有する半導体装置の構成の一例である。図２５（Ａ）に、半導体装置の断面図を、図２５（Ｂ）に半導体装置の上面図を、図２５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図２５（Ａ）は、図２５（Ｂ）のＮ１−Ｎ２、及びＰ１−Ｐ２における断面に相当する。なお図２５において、図２３及び図２４と同じものは同じ符号で示しており、その説明は図２３及び図２４の説明を援用すればよい。また以下の図２５の説明におけるトランジスタ１３０、ソース電極１２５ａ、及びドレイン電極１２５ｂは、図２３の説明におけるトランジスタ１１０、ソース電極１０５ａ、及びドレイン電極１０５ｂ、並びに、図２４のトランジスタ１２０、ソース電極１１５ａ、及びドレイン電極１１５ｂを適宜置き換えて用いることが可能である。
図２５（Ａ）及び図２５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２６０を有し、上部に第２の半導体材料を用いたトランジスタ１３０を有するものである。トランジスタ１３０は、実施の形態６で説明したトランジスタ１３０である。なお図２３及び図２４と同様に、図が煩雑になるのを防ぐため、第１のゲート絶縁層１０２ａ及び第２のゲート絶縁層１０２ｂは、ゲート絶縁層１０２で代表する。
トランジスタ１３０は作製工程において、第２の絶縁層１０７上に設けられた導電層を化学機械研磨処理により除去する工程を用いて、ソース電極１２５ａ及びドレイン電極１２５ｂを形成する。本実施の形態では、ソース電極１２５ａ及びドレイン電極１２５ｂと同工程でゲート電極２１０と電気的に接続する電極１２５ｃを形成する。トランジスタ２６０のゲート電極２１０は、トランジスタ１３０のソース電極１２５ａと、電極１２５ｃ及びソース配線１３５ａを介して電気的に接続される。
本実施の形態では、電極１２５ｃは、トランジスタ２６０のゲート電極２１０と電気的に接続し、電極１２５ｃ及びソース配線１３５ａを介して、トランジスタ１３０のソース電極１２５ａはトランジスタ２６０のゲート電極２１０と電気的に接続する。なお、トランジスタ２６０のゲート電極２１０に達する開口部を形成するためには、マスク１２７を用いて、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７をエッチングして開口部１２９ａを形成（図１７（Ｇ）参照）する、又はマスク１２８を用いて、開口部１２９ｂを形成（図１８（Ａ）参照）する際に、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７中の、トランジスタ２６０のゲート電極２１０上の領域に開口部を形成する。次いで、マスク１２７及びマスク１２８とは別のマスクを新たに形成し、当該新たなマスクを用いて、第１の下地絶縁層１３７、第２の下地絶縁層１３６、及び酸化物半導体層１０３中の、トランジスタ２６０のゲート電極２１０上の領域に開口部を形成すればよい。このように、第１の下地絶縁層１３７、第２の下地絶縁層１３６、及び酸化物半導体層１０３、ゲート絶縁層１０２、第１の絶縁層１０６、及び第２の絶縁層１０７中に形成された開口部に、電極１２５ｃが形成される。これにより、トランジスタ１３０のソース電極１２５ａ及びトランジスタ２６０のゲート電極２１０は、電極１２５ｃ及びソース配線１３５ａを介して電気的に接続される。
トランジスタ１３０は、ソース電極１２５ａ又はドレイン電極１２５ｂと酸化物半導体層１０３が接する領域（コンタクト領域）と、ゲート電極１０１との距離を短くすることができるため、ソース電極１２５ａ又はドレイン電極１２５ｂと酸化物半導体層１０３とが接する領域（コンタクト領域）、及びゲート電極１０１間の抵抗が減少し、トランジスタ１３０のオン特性を向上させることが可能となる。
ソース電極１２５ａ、ドレイン電極１２５ｂ、及び電極１２５ｃの形成工程におけるゲート電極１０１上の導電層（図１８（Ｃ）の導電層１２４）を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
トランジスタ１３０上には、第１の絶縁層１０６、第２の絶縁層１０７、及び絶縁層２５０が単層または積層で設けられている。本実施の形態では、絶縁層２５０として、酸化アルミニウム層を用いる。酸化アルミニウム層を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１３０に安定な電気特性を付与することができる。
また、絶縁層２５０を介して、トランジスタ１３０のソース配線１３５ａと重畳する領域には、導電層２５３が設けられている。ソース電極１２５ａと電気的に接続されるソース配線１３５ａと、絶縁層２５０と、導電層２５３とによって、容量素子２６４が構成される。すなわち、トランジスタ１３０のソース配線１３５ａは、容量素子２６４の一方の電極として機能し、導電層２５３は、容量素子２６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子２６４を設けない構成とすることもできる。また、容量素子２６４は、別途、トランジスタ１３０の上方に設けてもよい。
なお、ドレイン配線１３５ｂ及び配線２５６の電気的接続は、ドレイン配線１３５ｂ及び配線２５６を直接接触させて行ってもよいし、ドレイン配線１３５ｂ及び配線２５６の間の絶縁層に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
なお本実施の形態では、実施の形態４のトランジスタ１１０、実施の形態５のトランジスタ１２０、及び実施の形態６のトランジスタ１３０を用いた半導体装置について説明した。しかし本実施の形態のトランジスタの構成は、実施の形態６のトランジスタ１４０及びトランジスタ１５０、並びに、実施の形態７のトランジスタ１６０、トランジスタ１７０、及びトランジスタ１８０を用いてもよいことは言うまでもない。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上本実施の形態により、酸化物半導体層の側面にトランジスタの寄生チャネルが形成されることを抑制することができる。
また本実施の形態により、寄生チャネルの形成を抑制することにより、良好な電気特性を有するトランジスタを得ることができる。
また開示される発明の一態様により、トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少なくし、トランジスタの生産性を高めることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態においては、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態８に示した構成と異なる構成について説明を行う。
図２６は、半導体装置の斜視図である。図２６に示す半導体装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００ａ乃至メモリセルアレイ３４００ｎ ｎは２以上の整数）を複数層有し、下部にメモリセルアレイ３４００ａ乃至メモリセルアレイ３４００ｎを動作させるために必要な論理回路３００４を有する。
図２７乃至図２９に、図２６に示した半導体装置の部分拡大図を示す。図２７乃至図２９では、論理回路３００４、メモリセルアレイ３４００ａ及びメモリセルアレイ３４００ｂを図示しており、メモリセルアレイ３４００ａ又はメモリセルアレイ３４００ｂに含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、上記に実施の形態において説明した回路構成と同様の構成とすることもできる。
なお、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。なお図２７、図２８、及び図２９においては、トランジスタ３１７１ａ及びトランジスタ３１７１ｂとして、実施の形態４で説明したトランジスタ１１０、実施の形態５で説明したトランジスタ１２０、及び実施の形態６で説明した１３０を用いている。
なお、本実施の形態の半導体装置において、メモリセル３１７０ａに含まれるトランジスタ３１７１ａ、及び、メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂは、それぞれ、単一の酸化物半導体層の異なる領域にチャネル形成領域が形成されるトランジスタを複数有している。例えば、図３０に示されるように、単一の酸化物半導体層を用いて、実施の形態４で説明したトランジスタ１１０と同様の構成の、メモリセル３１７０ａ１に含まれるトランジスタ３１７１ａ１、及び、メモリセル３１７０ａ２に含まれるトランジスタ３１７１ａ２が設けられている。同様に、図３０には、別の単一の酸化物半導体層を用いて、実施の形態４で説明したトランジスタ１１０と同様の構成の、メモリセル３１７０ｂ１に含まれるトランジスタ３１７１ｂ１、及び、メモリセル３１７０ｂ２に含まれるトランジスタ３１７１ｂ２が設けられている。
また例えば、図３１に示されるように、単一の酸化物半導体層を用いて、実施の形態５で説明したトランジスタ１２０と同様の構成の、トランジスタ３１７１ａ１及びトランジスタ３１７１ａ２が設けられている。同様に、図３１には、別の単一の酸化物半導体層を用いて、実施の形態５で説明したトランジスタ１２０と同様の構成の、トランジスタ３１７１ｂ１及びトランジスタ３１７１ｂ２が設けられている。
さらに例えば、図３２に示されるように、単一の酸化物半導体層を用いて、実施の形態６で説明したトランジスタ１３０と同様の構成の、トランジスタ３１７１ａ１及びトランジスタ３１７１ａ２が設けられている。同様に、図３２には、別の単一の酸化物半導体層を用いて、実施の形態６で説明したトランジスタ１３０と同様の構成の、トランジスタ３１７１ｂ１及びトランジスタ３１７１ｂ２が設けられている。
なお、上述したように、本実施の形態の酸化物半導体層は、基板全面又は絶縁層全面に酸化物半導体層を成膜し、成膜した酸化物半導体層を、島状に加工せずに用いる。酸化物半導体層のうち、ソース電極及びドレイン電極間の、ゲート絶縁層を介してゲート電極に重畳する領域にチャネル形成領域が形成される。
また、酸化物半導体層にｉ型（真性）または実質的にｉ型化した酸化物半導体を用いることが好ましい。ｉ型（真性）または実質的にｉ型化した酸化物半導体層は抵抗率が大きく、絶縁性が高い。よって、酸化物半導体層を島状の酸化物半導体層に加工しなくても、異なる複数のトランジスタのチャネル形成領域を電気的に分離することが可能となる。
なお、このとき、複数のトランジスタのうち１つのソース電極及びドレイン電極と、別の１つのソース電極及びドレイン電極は、電気的に分離されている。これにより、複数のトランジスタのチャネル形成領域は、それぞれ電気的に分離しており、当該複数のトランジスタは、それぞれ個別に機能する。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。
ここで、酸化物半導体以外の半導体材料とは、実施の形態８で述べたように、第２の半導体材料である酸化物半導体とは異なる禁制帯幅を持つ第１の半導体材料（シリコンなど）に相当する。第１の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、第２の半導体材料である酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン等の半導体や、ＳＯＩ基板のシリコンにチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁層３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁層３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁層３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁層３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁層３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁層３１４２ｂが設けられている。
絶縁層３１４０ａ、絶縁層３１４１ａ、絶縁層３１４２ａ、絶縁層３１４０ｂ、絶縁層３１４１ｂ、絶縁層３１４２ｂは、層間絶縁層として機能し、その表面は平坦化された構成とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができる。
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。
例えば、図２７及び図２８に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって、配線３１００ｂと電気的に接続することができる。配線３１００ｂは、トランジスタ３１７１ａのソース電極又はドレイン電極の一方である電極３５０１ａと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。電極３５０１ａは、電極３５０３ｂによって、配線３１００ｃと電気的に接続することができる。
また、例えば、図２９に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって、配線３１００ｂと電気的に接続することができる。配線３１００ｂは、トランジスタ３１７１ａのソース電極又はドレイン電極の一方である電極３５０１ａと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。電極３５０１ａは、トランジスタ３１７１ａのソース配線又はドレイン配線の一方である配線３５０１ｂ、及び電極３５０３ｂによって、配線３１００ｃと電気的に接続することができる。
なお、図２７乃至図２９では、２つのメモリセル（メモリセル３１７０ａと、メモリセル３１７０ｂ）が積層された構成を例として示したが、積層するメモリセルの数はこれに限定されない。
図２７乃至図２９では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００ｂも介さず、他の電極を用いて行われてもよい。
また、図２７乃至図２９では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂとの、２つの配線が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線が設けられていてもよいし、３つ以上の配線が設けられていてもよい。
また、図２７乃至図２９では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄとの、２つの配線が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線が設けられていてもよいし、３つ以上の配線が設けられていてもよい。
なお本実施の形態では、実施の形態４のトランジスタ１１０、実施の形態５のトランジスタ１２０、及び実施の形態６のトランジスタ１３０を用いた半導体装置について説明した。しかし本実施の形態のトランジスタの構成は、実施の形態６のトランジスタ１４０及びトランジスタ１５０、並びに、実施の形態７のトランジスタ１６０、トランジスタ１７０、及びトランジスタ１８０を用いてもよいことは言うまでもない。
本実施の形態では、第２の半導体材料である酸化物半導体とは異なる禁制帯幅を持つ第１の半導体材料を用いたトランジスタに積層して、第２の半導体材料である酸化物半導体層を用いた複数のトランジスタが設けられた構成を示した。また、酸化物半導体層を用いた複数のトランジスタのチャネル形成領域は、単一の酸化物半導体層の異なる領域に形成することができる。また、当該単一の酸化物半導体層の異なる領域にチャネル形成領域を有する複数のトランジスタ上に、更に絶縁層を介して、チャネル形成領域が別の単一の酸化物半導体層の異なる領域に形成される、別の複数のトランジスタを設けてもよい。当該トランジスタの構成は、実施の形態４乃至実施の形態７に示されるとおりである。
以上本実施の形態により、酸化物半導体層の側面にトランジスタの寄生チャネルが形成されることを抑制することができる。
また本実施の形態により、寄生チャネルの形成を抑制することにより、良好な電気特性を有するトランジスタを得ることができる。
また開示される発明の一態様により、トランジスタの作製に用いるフォトリソグラフィ工程を従来よりも少なくし、トランジスタの生産性を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１０）
本実施の形態では、半導体装置の一態様を図３３を用いて説明する。図３３（Ｂ）は、トランジスタ４２０の上面図であり、図３３（Ａ）は、図３３（Ｂ）のＸ−Ｙ線における断面図である。
図３３（Ａ）及び図３３（Ｂ）に示すトランジスタ４２０は、基板４００上に下地絶縁層４３６と、下地絶縁層４３６上にゲート電極４０１と、ゲート電極４０１上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を介してゲート電極４０１上に設けられた酸化物半導体層４０３と、ドレイン電極及びソース電極と、酸化物半導体層４０３上に設けられた絶縁層４０６、絶縁層４０７と、を含んで構成される。
ドレイン電極は第１のバリア層４０５ｃ及び第１の低抵抗材料層４０５ａの積層からなり、ソース電極は、第２のバリア層４０５ｄ及び第２の低抵抗材料層４０５ｂの積層からなる。
また、酸化物半導体層４０３は、パターニングされていない。
また、下地絶縁層４３６中には、配線４７４ａ及び配線４７４ｂが埋め込まれており、配線４７４ａとドレイン電極（第１のバリア層４０５ｃ及び第１の低抵抗材料層４０５ａ）とによって容量素子４３０が形成されている。
第１のバリア層４０５ｃ及び第２のバリア層４０５ｄの、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂと重畳する領域は、重畳しない領域と比較して厚い。
下地絶縁層４３６としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁層、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁層、又はこれらの混合材料を用いて形成することができる。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。
ゲート電極４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極４０１としてリン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。ゲート電極４０１は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート電極４０１として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含む酸化錫や、窒素を含む酸化インジウムや、金属窒化物（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの材料は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
ゲート絶縁層４０２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形成することができる。
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。
また、ゲート絶縁層４０２は、過剰酸素を含む絶縁層で構成される。ゲート絶縁層４０２が酸素を過剰に含むことで、酸化物半導体層４０３に酸素を供給することができる。
ドレイン電極は、第１のバリア層４０５ｃと、第１のバリア層４０５ｃ上の第１の低抵抗材料層４０５ａとで構成されている。第１の低抵抗材料層４０５ａはアルミニウムなどを用いて形成し、第１のバリア層４０５ｃは、チタンやタングステンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。第１のバリア層４０５ｃは、第１の低抵抗材料層４０５ａが酸化物半導体層４０３と接触して酸化されることをブロックしている。
ソース電極は、第２のバリア層４０５ｄと、第２のバリア層４０５ｄ上の第２の低抵抗材料層４０５ｂとで構成されている。第２の低抵抗材料層４０５ｂはアルミニウムなどを用いて形成し、第２のバリア層４０５ｄは、チタンやタングステンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。第２のバリア層４０５ｄは、第２の低抵抗材料層４０５ｂが酸化物半導体層４０３と接触して酸化されることをブロックしている。
トランジスタ４２０のチャネル長Ｌは、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔で決定され、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔、即ちチャネル長Ｌを５０ｎｍ未満、例えば２０ｎｍや３０ｎｍにすることができる。電子ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビームは、マルチビームとして基板１枚あたりの処理時間を短縮することもできる。なお、チャネル長Ｌを決定する領域以外は、フォトマスクを用いたエッチングによって第１のバリア層４０５ｃと第２のバリア層４０５ｄを形成すればよい。なお、第１のバリア層４０５ｃと第２のバリア層４０５ｄの厚さは、５ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以下である。
ここで、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄの間隔を、電子ビームを用いたレジストをマスクとしてエッチングによって作製する方法について、図３５を用いて説明する。なお、より詳細なトランジスタの作製方法については、実施の形態１１で述べる。
酸化物半導体層４０３上に、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄとなる導電層４０４と、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂとなる導電層４０５とを成膜する（図３５（Ａ）参照）。
続いて、導電層４０５上にフォトリソグラフィ工程により第１のレジストマスクを形成し、選択的にエッチングを行って第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成する（図３５（Ｂ）参照）。
このとき、導電層４０５と一緒に導電層４０４もエッチングされ、厚さが減少する場合がある。したがって、エッチング条件を導電層４０４に対する導電層４０５のエッチング選択比が高いエッチング条件とすることが好ましい。導電層４０４に対する導電層４０５のエッチング選択比を高くすることで、導電層４０４のエッチングを抑制することができる。
続いて、導電層４０４上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行い、第２のレジストマスクを形成する。第２のレジストマスクは、トランジスタ４２０のチャネル領域となる部分以外に重畳して形成する。第２のレジストマスクを用いて導電層４０４をエッチングし、第１のバリア層４０５ｃおよび第２のバリア層４０５ｄを形成する（図３５（Ｃ）参照）。
レジスト材料としては、例えばシロキサン系レジストまたはポリスチレン系レジストなどを用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストよりもポジ型レジストを用いることが好ましい。例えば、パターンの幅が３０ｎｍの場合には、レジストの厚さを３０ｎｍとすることができる。
このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０―１２〜１×１０―１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。
なお、ここでは、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後に電子ビームを用いた露光によってレジストマスクを形成し、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄを形成する方法について示したが、第１の低抵抗材料層、第２の低抵抗材料層、第１のバリア層及び第２のバリア層を作製する順番はこれに限定されない。
なお、基板４００には半導体素子が設けられているが、ここでは簡略化のため省略している。また、基板４００上には、配線４７４ａ、４７４ｂと、配線４７４ａ、４７４ｂを覆う下地絶縁層４３６が設けられており、その一部が図３４に示すメモリ構成の一つとなっている。図３４にトランジスタ４２０と基板４００に設けられているトランジスタ４３１との接続を示す等価回路の一例を示す。
また、図３４に示す容量素子４３０は、トランジスタ４２０のドレイン電極（第１のバリア層４０５ｃと第１の低抵抗材料層４０５ａ）と、配線４７４ａとを一対の電極とし、下地絶縁層４３６及びゲート絶縁層４０２を誘電体とする容量である。
図３４に示すメモリ構成は、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無いというメリットを有している。なお、図３４に示すメモリ構成については、実施の形態１２において詳細を述べる。
酸化物半導体層４０３に用いる酸化物半導体としては、上記実施の形態に開示した酸化物半導体を用いることができる。
また、酸化物半導体層４０３として、複数の酸化物半導体膜の積層からなる層を適用することが可能である。例えば、非晶質酸化物半導体膜、多結晶酸化物半導体膜、及びＣＡＡＣ−ＯＳ膜の少なくとも２種を含む層を酸化物半導体層４０３として適用することが可能である。
また、組成の異なる酸化物半導体膜の積層からなる層を酸化物半導体層４０３として適用することも可能である。具体的には、ゲート絶縁層４０２と接する第１の酸化物半導体膜（以下、下層ともいう）と、絶縁層４０６と接し、且つ第１の酸化物半導体膜と組成が異なる第２の酸化物半導体膜（以下、上層ともいう）とを含む層を酸化物半導体層４０３として適用することも可能である。
例えば、下層及び上層が共にインジウム、ガリウム、及び亜鉛を含んで構成される場合には、下層におけるインジウム濃度を上層におけるインジウム濃度よりも高くし、且つ上層におけるガリウム濃度を下層におけるガリウム濃度よりも高くすること、又は、下層におけるインジウム濃度を下層におけるガリウム濃度よりも高くし、且つ上層におけるガリウム濃度を上層におけるインジウム濃度よりも高くすることが好ましい。
これにより、酸化物半導体層４０３を有するトランジスタの移動度の向上及び寄生チャネルの形成の抑制を図ることが可能となる。具体的には、下層におけるインジウム濃度を高くすることによって当該トランジスタの移動度の向上を図ることが可能である。これは、酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を高くすることでｓ軌道のオーバーラップが多くなることに起因する。また、上層におけるガリウム濃度を高くすることによって酸素の脱離を抑制し、上層における寄生チャネルの形成を抑制することが可能である。これは、ＧａがＩｎと比較して酸素欠損の形成エネルギーが大きく、酸素欠損が生じにくいことに起因する。
酸化物半導体層４０３の厚さは、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
また、絶縁層４０６は、過剰酸素を含む絶縁層とすることが好ましく、プラズマＣＶＤ法やスパッタ法における成膜条件を適宜設定して層中に酸素を多く含ませたＳｉＯｘや、酸化窒化シリコンを用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を適宜添加すればよい。
また、絶縁層４０７は、酸化物半導体層からの酸素の脱離を抑えるブロッキング層（ＡｌＯｘなど）である。酸化アルミニウム（ＡｌＯｘ）層は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。従って、酸化アルミニウム層は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層からの放出を防止する保護層として機能する。なお、絶縁層４０７の作製方法としては、酸化アルミニウム（ＡｌＯｘ）を直接成膜する、又はアルミニウム（Ａｌ）を成膜後に酸素プラズマ処理などの処理を行う方法などを適用することができる。
本実施の形態に示すトランジスタは、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔によってチャネル長が決定され、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製することができる。
また、本実施の形態に示すトランジスタでは、パターニングされていない酸化物半導体層４０３を用いてトランジスタを構成する。これにより、当該トランジスタの作製工程における酸化物半導体層のパターニングに必要な工程が不要となる。その結果、当該トランジスタの製造コストを低減すること及び歩留まりを向上させることなどができる。
また、パターニングされていない酸化物半導体層４０３を用いてトランジスタを構成することで、トランジスタのソース電極とドレイン電極が酸化物半導体層の側面（端面）近傍の領域を介して電気的に接続されることがない。すなわち、当該トランジスタにおける寄生チャネルの形成を抑制することができる。
特に、酸化物半導体層４０３としてＣＡＡＣ−ＯＳが適用される場合には、本実施の形態に示すトランジスタが非常に有用である。ＣＡＡＣ−ＯＳで形成された酸化物半導体層は、側面（端面）から酸素が脱離しやすいからである。なお、この点については、下記の参考例において詳述する。
なお、本実施の形態では、全面がパターニングされていない酸化物半導体層４０３を用いて構成されたトランジスタについて示したが、当該構成と異なる構成を有するトランジスタであっても寄生チャネルの形成を抑制することが可能である。具体的には、トランジスタのチャネル幅方向（図３３（Ｂ）に示すＸ−Ｙ線に垂直な方向）において酸化物半導体層がパターニングされていなければ（チャネル幅方向において酸化物半導体層が延在していれば）、寄生チャネルの形成を抑制することが可能である。換言すると、トランジスタのチャネル長方向（図３３（Ｂ）に示すＸ−Ｙ線と水平な方向）においてパターニングされている酸化物半導体層であっても、寄生チャネルの形成が抑制されることがある。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１１）
本実施の形態では、実施の形態１０に示した半導体装置とは別の一態様の半導体装置と、該半導体装置の作製方法について説明する。
図３６に本実施の形態の半導体装置を示す。図３６（Ａ）は本実施の形態の半導体装置が有するトランジスタの上面図であり、図３６（Ｂ）は図３６（Ａ）に示すＡ−Ｂ（チャネル長方向）における断面図であり、図３６（Ｃ）は、図３６（Ａ）に示すＣ−Ｄにおける断面図である。なお、図３６（Ａ）において、図面の明瞭化のため、図３６（Ｂ）、（Ｃ）に示した一部の構成を省略して示している。
なお、本実施の形態では実施の形態１０と同様の部分については、図面において同一の符号を付し、詳細な説明は省略する。
図３６に示すトランジスタ４４０は、基板４００上のゲート電極４０１と、ゲート電極４０１の側面と接し、ゲート電極４０１が埋め込まれた絶縁層４３２と、絶縁層４３２及びゲート電極４０１上のゲート絶縁層４０２と、ゲート絶縁層４０２上の酸化物半導体層４０３と、酸化物半導体層４０３上のソース電極及びドレイン電極と、酸化物半導体層４０３、ソース電極及びドレイン電極上の絶縁層４０６と、を有する。
ドレイン電極は第１のバリア層４７５ａと、第１のバリア層４７５ａと接する第１の低抵抗材料層４０５ａとからなる。ソース電極は第２のバリア層４７５ｂと、第２のバリア層４７５ｂと接する第２の低抵抗材料層４０５ｂとからなる。第１のバリア層４７５ａ及び第２のバリア層４７５ｂは、それぞれ第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂが酸化物半導体層４０３と接触して酸化されることをブロックしている。
また、酸化物半導体層４０３はパターニングされていない。
第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔は、電子ビームを用いた露光によって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に露光、現像を行うことで、精細なパターンを実現することができる。
トランジスタ４４０のチャネル長は、第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔であるため、チャネル長を精密に決定することができる微細なトランジスタとすることができる。
図３７乃至図４０にトランジスタ４４０を有する半導体装置の作製方法の一例を示す。
なお、図３７（Ａ３）はトランジスタの作製工程を説明するための上面図であり、図３７（Ａ１）は図３７（Ａ３）に示すＡ−Ｂにおける断面図であり、図３７（Ａ２）は図３７（Ａ３）に示すＣ−Ｄにおける断面図である。なお、以下の説明においては、図３７（Ａ）とは図３７（Ａ１）乃至図３７（Ａ３）のことを指す。また、図３７（Ｂ）乃至図４０（Ｃ）についても同様である。
まず、基板４００上に導電層を形成し、該導電層をエッチングして、ゲート電極４０１を形成する。導電層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
なお、基板４００には、実施の形態１０に示すトランジスタと同様に、半導体素子、配線、配線を覆う下地絶縁層４３６等が設けられているが簡略化のためここでは省略する。基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを用いることができる。また、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを適用することもできる。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上にトランジスタ４４０を直接作製してもよいし、他の作製基板にトランジスタ４４０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタ４４０との間に剥離層を設けるとよい。
基板４００（又は基板４００及び下地膜、配線等）に熱処理を行ってもよい。例えば、高温のガスを用いて熱処理を行うＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置により、６５０℃、１分〜５分間、熱処理を行えばよい。なお、ＧＲＴＡにおける高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
また、ゲート電極４０１形成後に、基板４００、及びゲート電極４０１に熱処理を行ってもよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜５分間、熱処理を行えばよい。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
次いで、ゲート電極４０１、基板４００を覆うように絶縁層４３２となる絶縁層を形成する。絶縁層の形成方法としては、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
当該絶縁層としては、下地絶縁層４３６と同様の材料、方法を用いて作製することができる。
次いで、当該絶縁層に研磨処理（例えば、化学的機械的研磨（Ｃｈｅｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理）や、エッチング処理を行うことでゲート電極４０１の上面を絶縁層から露出させ、ゲート電極４０１の上面と高さが一致する絶縁層４３２を形成する（図３７（Ａ）参照）。研磨処理またはエッチング処理は複数回行ってもよく、これらを組み合わせて行ってもよい。組み合わせて行う場合、工程順は特に限定されない。
絶縁層４３２を設けることによって、ゲート電極４０１上に設けられるゲート絶縁層４０２の被覆性を向上させることができる。また、後の工程で設ける、電子ビームによる露光が行われるレジストマスクの被形成面の凹凸を平坦にすることができ、該レジストマスクを薄く形成することができる。
なお、本実施の形態ではゲート電極４０１を形成した後に、絶縁層４３２を形成する方法を示したが、ゲート電極４０１及び絶縁層４３２の作製方法はこれに限らない。例えば、絶縁層４３２を基板４００上に設けた後、エッチング工程等を用いて絶縁層４３２に開口を形成し、該開口に導電性の材料を充填することで、ゲート電極４０１を形成してもよい。
次いで、ゲート電極４０１及び絶縁層４３２上にゲート絶縁層４０２を形成する（図３７（Ｂ）参照）。
ゲート絶縁層４０２の厚さは、１ｎｍ以上３００ｎｍ以下とし、成膜ガスを用いたＣＶＤ法を用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いることができ、また他の方法としては、塗布膜なども用いることができる。
本実施の形態では、ゲート絶縁層４０２として、プラズマＣＶＤ法により厚さ２００ｎｍの酸化窒化シリコン層を形成する。ゲート絶縁層４０２の成膜条件は、例えば、ＳｉＨ４とＮ２Ｏのガス流量比をＳｉＨ４：Ｎ２Ｏ＝４ｓｃｃｍ：８００ｓｃｃｍ、圧力４０Ｐａ、ＲＦ電源電力（電源出力）５０Ｗ、基板温度３５０℃とすればよい。
ゲート絶縁層４０２に熱処理による脱水化又は脱水素化処理を行ってもよい。
熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理の温度は、ゲート絶縁層４０２の成膜温度より高い方が、脱水化または脱水素化の効果が高いため好ましい。例えば、熱処理装置の一つである電気炉に基板を導入し、ゲート絶縁層４０２に対して真空下４５０℃において１時間の熱処理を行う。
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
熱処理は、減圧（真空）下、窒素雰囲気下、又は希ガス雰囲気下で行えばよい。また、上記窒素、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
熱処理によって、ゲート絶縁層４０２の脱水化または脱水素化を行うことができ、トランジスタの特性変動を引き起こす水素、又は水などの不純物が排除されたゲート絶縁層４０２を形成することができる。
脱水化又は脱水素化処理を行う熱処理において、ゲート絶縁層４０２表面は水素又は水等の放出を妨害するような状態（例えば、水素又は水等を通過させない（ブロックする）膜などを設ける等）とせず、ゲート絶縁層４０２は表面を露出した状態とすることが好ましい。
また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
ゲート絶縁層４０２に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、ゲート絶縁層４０２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、ゲート絶縁層４０２表面の凹凸状態に合わせて適宜設定すればよい。
次に、ゲート絶縁層４０２上に膜状の酸化物半導体層４０３を形成する。
なお、酸化物半導体層４０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜であることが好ましい。
なお、本実施の形態において、酸化物半導体層４０３として、ＡＣ電源装置を有するスパッタリング装置を用いたスパッタリング法を用い、厚さ３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）層を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。なお、成膜条件は、酸素及びアルゴン雰囲気下（酸素流量比率５０％）、圧力０．６Ｐａ、電源電力５ｋＷ、基板温度１７０℃とする。この成膜条件での成膜速度は、１６ｎｍ／ｍｉｎである。
酸化物半導体層４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体層４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層４０３に含まれる不純物の濃度を低減できる。
また、ゲート絶縁層４０２を大気に解放せずにゲート絶縁層４０２と酸化物半導体層４０３を連続的に形成することが好ましい。ゲート絶縁層４０２を大気に曝露せずにゲート絶縁層４０２と酸化物半導体層４０３を連続して形成すると、ゲート絶縁層４０２表面に水素や水分などの不純物が吸着することを防止することができる。
続いて、酸化物半導体層４０３及びゲート絶縁層４０２に酸素ドープ処理を行う（図３７（Ｃ）参照）。ゲート絶縁層４０２に酸素ドープ処理を行うことにより、酸素４５１を酸化物半導体層４０３及びゲート絶縁層４０２に供給して、酸化物半導体層４０３及びゲート絶縁層４０２中、並びにこれらの界面近傍に酸素を含有させる。
ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオン）は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。また、イオン注入法にはガスクラスタイオンビームを用いてもよい。酸素のドープ処理は、全面を一度に行ってもよいし、線状のイオンビーム等を用いて移動（スキャン）させ行ってもよい。
例えば、ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオン）は、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素４５１を発生させ、酸化物半導体層４０３及びゲート絶縁層４０２を処理することができる。
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、希ガスを用いてもよい。
酸素４５１のドープ処理は、例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
酸化物半導体層４０３と接するゲート絶縁層４０２が、酸素の供給源となる酸素を多く（過剰に）含むので、該ゲート絶縁層４０２から酸化物半導体層４０３へ酸素を供給することができる。
ゲート絶縁層４０２から酸化物半導体層４０３へ酸素を供給する方法としては、酸化物半導体層４０３とゲート絶縁層４０２とを接した状態で熱処理を行う。熱処理によってゲート絶縁層４０２から酸化物半導体層４０３への酸素の供給を効果的に行うことができる。
なお、ゲート絶縁層４０２から酸化物半導体層４０３への酸素の供給のための熱処理を、酸化物半導体層４０３を島状に加工せずに行うことで、ゲート絶縁層４０２に含まれる酸素が熱処理によって脱離するのを防止することができる。
酸化物半導体層４０３へ酸素を供給することにより、酸化物半導体層４０３中の酸素欠損を補填することができる。
続いて、酸化物半導体層４０３上に導電層４７５を形成する（図３８（Ａ）参照）。
導電層４７５は、ソース電極またはドレイン電極の一層となる第１のバリア層４７５ａ及び第２のバリア層４７５ｂとなる膜である。
導電層４７５としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属層、または上述した元素を成分とする金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層またはそれらの金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
続いて、導電層４７５上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行いレジストマスク４５３を形成する（図３８（Ｂ）参照）。レジストマスク４５３は、トランジスタ４４０のチャネル領域となる部分以外に重畳して形成する。
電子ビームを用いた露光によってレジストマスクを形成する方法については、実施の形態１０に詳細を述べたため、ここでは省略する。なお、実施の形態１０では、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後に、電子ビームを用いた露光によってレジストマスクを形成し、該マスクを用いたエッチングによって第１のバリア層４０５ｃ及び第２のバリア層４０５ｄを形成する方法について説明したが、実施の形態１１では、先に第１のバリア層４７５ａ及び第２のバリア層４７５ｂを形成する方法について説明する。
また、電子ビームを用いた露光では、できるだけレジストマスク４５３は薄い方が好ましい。レジストマスク４５３を薄くする場合、被形成面の凹凸をできるだけ平坦にすることが好ましい。本実施の形態の半導体装置の作製方法では、ゲート電極４０１及び絶縁層４３２に平坦化処理を行うことにより、ゲート電極４０１と絶縁層４３２による凹凸が低減されるため、レジストマスクを薄くすることができる。これにより、電子ビームを用いた露光が容易になる。
次に、レジストマスク４５３をマスクとして導電層４７５を選択的にエッチングし、チャネルが形成される領域に開口部を形成する（図３８（Ｃ）参照）。ここで、導電層４７５が除去された領域は、トランジスタ４４０のチャネル形成領域となる。電子ビームによる露光によってチャネル長を決定することができるため、チャネル長の小さい、例えばチャネル長が５０ｎｍ未満のトランジスタを作製することができる。
このとき、エッチング条件を、レジストマスク４５３に対する導電層４７５のエッチング選択比が高い条件とすることが好ましい。例えば、ドライエッチングで、エッチングガスとしてＣｌ２及びＨＢｒの混合ガスを用い、Ｃｌ２の流量比よりもＨＢｒの流量比を高くすることが好ましい。例えば、Ｃｌ２：ＨＢｒ＝２０：８０の流量比であることが好ましい。また、誘導結合型プラズマによるエッチング（ＩＣＰエッチングともいう）の場合、ＩＣＰ電力を５００Ｗとしたとき、バイアス電力を３０Ｗ〜４０Ｗ以下とすることにより、レジストマスク４５３と導電層とのエッチング選択比を高くすることができる。
続いて、酸化物半導体層４０３及び導電層４７５上にフォトリソグラフィ工程によりレジストマスク４５５を設ける（図３９（Ａ）参照）。
なお、レジストマスク４５５はインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
続いて、レジストマスク４５５を用いて導電層４７５にエッチングを行い、島状の第１のバリア層４７５ａ及び島状の第２のバリア層４７５ｂを形成する（図３９（Ｂ）参照）。
導電層４７５のエッチングには、塩素を含むガス、例えば、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）などを含むガスを用いることができる。また、フッ素を含むガス、例えば、四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などを含むガスを用いることができる。また、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
エッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
本実施の形態では、導電層４７５としてチタン膜を用いる。導電層のエッチングは、ドライエッチング法により、膜をエッチングして、第１のバリア層４７５ａ、第２のバリア層４７５ｂを形成する。
なお、導電層４７５のエッチング工程の際に、酸化物半導体層４０３がエッチングによって分断されることのないようエッチング条件を最適化することが望まれる。しかしながら、導電層４７５のみをエッチングし、酸化物半導体層４０３を全くエッチングしないという条件を得ることは難しく、導電層４７５のエッチングの際に酸化物半導体層４０３は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、第１のバリア層４７５ａおよび第２のバリア層４７５ｂとしては、図３３に示す第１のバリア層４０５ｃ及び第２のバリア層４０５ｄと同様の材料によって構成される層を適用することができる。
なお、第１のバリア層４７５ａ及び第２のバリア層４７５ｂは、後に形成される第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂよりも薄いがこれに限定されない。第１のバリア層４７５ａ及び第２のバリア層４７５ｂは、電子ビーム露光により作製したレジストマスクを用いて形成されるため、薄い方が製造工程上好ましい。また、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを厚くすることにより、ソース電極およびドレイン電極の抵抗を小さくできる。
また、第１のバリア層４７５ａ及び第２のバリア層４７５ｂの間隔は、後に形成される第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂの間隔よりも狭い。特に、第１のバリア層４７５ａ及び第２のバリア層４７５ｂが第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂよりも抵抗が高い場合、第１のバリア層４７５ａ及び第２のバリア層４７５ｂの間隔を短くすることにより、ソース電極、酸化物半導体層４０３、及びドレイン電極間の抵抗を小さくできる。
次いで、レジストマスク４５５を除去した後、酸化物半導体層４０３、第１のバリア層４７５ａ及び第２のバリア層４７５ｂ上に導電層４５２を形成する（図３９（Ｃ）参照）。
導電層４５２は、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂとなる導電層である。
フォトリソグラフィ工程により導電層４５２上にレジストマスク４５６を形成し（図４０（Ａ）参照）、選択的にエッチングを行って第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成する。第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後、レジストマスク４５６を除去する（図４０（Ｂ）参照）。
第１のバリア層４７５ａ及び第１の低抵抗材料層４０５ａはトランジスタ４４０のソース電極として機能する。第２のバリア層４７５ｂ及び第２の低抵抗材料層４０５ｂはトランジスタ４４０のドレイン電極として機能する。
導電層４５２のエッチングは、導電層４７５のエッチングと同様の条件を用いて行うことができる。
以上の工程で、本実施の形態のトランジスタ４４０が作製される。
本実施の形態では、積層からなるソース電極、積層からなるドレイン電極及び酸化物半導体層４０３上に、絶縁層４０６を形成する（図４０（Ｃ）参照）。
絶縁層４０６としては、代表的には酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、又は酸化ガリウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を単層又は積層して用いることができる。
なお、絶縁層４０６に酸素ドーピング処理を行ってもよい。絶縁層４０６に酸素ドーピング処理を行うことで、酸化物半導体層４０３に酸素を供給することができる。絶縁層４０６への酸素ドーピングは、上記のゲート絶縁層４０２及び酸化物半導体層４０３への酸素ドーピング処理と同様の処理を行うことができる。
また、さらに絶縁層４０６上に緻密性の高い無機絶縁層を設けてもよい。例えば、絶縁層４０６上にスパッタリング法により酸化アルミニウム層を形成する。酸化アルミニウム層を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４４０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法や、Ｘ線反射率測定法によって測定することができる。
トランジスタ４４０上に設けられる絶縁層として用いることのできる酸化アルミニウム層は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム層は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護層として機能する。
また、トランジスタ４４０起因の表面凹凸を低減するために平坦化絶縁層を形成してもよい。平坦化絶縁層としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、平坦化絶縁層を形成してもよい。
例えば、平坦化絶縁層として、厚さ１５００ｎｍのアクリル樹脂膜を形成すればよい。アクリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）して形成することができる。
平坦化絶縁層を形成後、熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時間熱処理を行う。
このように、トランジスタ４４０形成後、熱処理を行ってもよい。また、熱処理は複数回行ってもよい。
本実施の形態に示すトランジスタは、第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔によってチャネル長が決定され、第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製することができる。
また、本実施の形態に示すトランジスタは、パターニングされていない酸化物半導体層４０３を有する。よって、トランジスタのソース電極とドレイン電極が酸化物半導体層の側面（端面）近傍の領域を介して電気的に接続されることがない。すなわち、当該トランジスタにおける寄生チャネルの形成を抑制することができる。さらに、パターニングされていない酸化物半導体層４０３を用いてトランジスタを構成することで、当該トランジスタの作製工程における酸化物半導体層のパターニングに必要な工程が不要となる。これにより、当該トランジスタの製造コストを低減すること及び歩留まりを向上させることなどができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態１２）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図４１は、半導体装置の構成の一例である。図４１（Ａ）に、半導体装置の断面図を、図４１（Ｂ）に半導体装置の回路図をそれぞれ示す。
図４１（Ａ）及び図４１（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ４２００を有し、上部に第２の半導体材料を用いたトランジスタ４２０２及び容量素子４２０４を有するものである。トランジスタ４２０２としては、実施の形態１０で示すトランジスタ４２０の構造を適用する例である。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１０又は実施の形態１１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図４１（Ａ）におけるトランジスタ４２００は、半導体材料（例えば、シリコンなど）を含む基板４０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板４０００上にはトランジスタ４２００を囲むように素子分離絶縁層４１０６が設けられており、トランジスタ４２００を覆うように絶縁層４２２０が設けられている。なお、素子分離絶縁層４１０６は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔ ｉｏｎ）などの素子分離技術を用いて形成することができる。
単結晶半導体基板を用いたトランジスタ４２００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ４２０２および容量素子４２０４の形成前の処理として、トランジスタ４２００を覆う絶縁層４２２０にＣＭＰ処理を施して、絶縁層４２２０を平坦化すると同時にトランジスタ４２００のゲート電極の上面を露出させる。
図４１（Ａ）に示すトランジスタ４２０２は、酸化物半導体層にチャネルが形成されるボトムゲート型トランジスタである。ここで、トランジスタ４２０２に含まれる酸化物半導体層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ４２０２を得ることができる。
トランジスタ４２０２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ４２０２のソース電極又はドレイン電極の一方は、ゲート絶縁層及び酸化物半導体層に設けられた開口において、電極４２０８と電気的に接続され、電極４２０８を介してトランジスタ４２００のゲート電極と電気的に接続されている。電極４２０８は、トランジスタ４２０２のゲート電極と同時に形成することができる。
また、トランジスタ４２０２上には、絶縁層４２２２が単層又は積層で設けられている。そして、絶縁層４２２２を介してトランジスタ４２０２のソース電極又はドレイン電極の一方と重畳する領域には、導電層４２１０ａが設けられており、トランジスタ４２０２のソース電極又はドレイン電極の一方と、絶縁層４２２２と導電層４２１０ａとによって、容量素子４２０４が構成される。すなわち、トランジスタ４２０２のソース電極又はドレイン電極の一方は、容量素子４２０４の一方の電極として機能し、導電層４２１０ａは、容量素子４２０４の他方の電極として機能する。なお、容量が不要の場合には、容量素子４２０４を設けない構成とすることもできる。また、容量素子４２０４は、別途、トランジスタ４２０２の上方に設けてもよい。
容量素子４２０４上には絶縁層４２２４が設けられている。そして、絶縁層４２２４上にはトランジスタ４２０２と、他のトランジスタを接続するための配線４２１６が設けられている。配線４２１６は、絶縁層４２２４に形成された開口に設けられた電極４２１４、導電層４２１０ａと同じ層に設けられた導電層４２１０ｂ、及び、絶縁層４２２２に形成された開口に設けられた電極４２１２を介して、トランジスタ４２０２のソース電極又はドレイン電極の他方と電気的に接続される。
図４１（Ａ）において、トランジスタ４２００と、トランジスタ４２０２とは、少なくとも一部が重畳するように設けられており、トランジスタ４２００のソース領域またはドレイン領域と、トランジスタ４２０２に含まれる酸化物半導体層の一部が重畳するように設けられているのが好ましい。また、トランジスタ４２０２及び容量素子４２０４が、トランジスタ４２００の少なくとも一部と重畳するように設けられている。例えば、容量素子４２０４の導電層４２１０ａは、トランジスタ４２００のゲート電極と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図４１（Ａ）に対応する回路構成の一例を図４１（Ｂ）に示す。
図４１（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ４２００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ４２００のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ４２０２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ４２０２のゲート電極とは、電気的に接続されている。そして、トランジスタ４２００のゲート電極と、トランジスタ４２０２のソース電極またはドレイン電極の他方は、容量素子４２０４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子４２０４の電極の他方は電気的に接続されている。
図４１（Ｂ）に示す半導体装置では、トランジスタ４２００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ４２０２がオン状態となる電位にして、トランジスタ４２０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ４２００のゲート電極、および容量素子４２０４に与えられる。すなわち、トランジスタ４２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ４２０２がオフ状態となる電位にして、トランジスタ４２０２をオフ状態とすることにより、トランジスタ４２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ４２０２のオフ電流は極めて小さいため、トランジスタ４２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ４２００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ４２００をｎチャネル型とすると、トランジスタ４２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ４２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ４２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ４２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ４２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ４２００は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ４２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ４２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
なお、本明細書で示されるトランジスタを用いて構成される記憶装置は、図４１に示す記憶装置に限定されない。例えば、ＤＲＡＭのメモリセルに設けられるトランジスタとして、当該トランジスタを適用してもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１３）
本実施の形態では、実施の形態１２とは異なる記憶装置の構造の一形態について説明する。
図４２は、記憶装置の斜視図である。図４２に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ４４００＿１乃至メモリセルアレイ４４００＿ｎ（ｎは２以上の整数））を複数層有し、下部にメモリセルアレイを動作させるために必要な駆動回路４００４を有する。
図４３に、図４２に示した記憶装置の部分拡大図を示す。図４３では、駆動回路４００４、メモリセルアレイ４４００＿１及びメモリセルアレイ４４００＿２を図示しており、メモリセルアレイ４４００＿１又はメモリセルアレイ４４００＿２に含まれる複数のメモリセルのうち、メモリセル４１７０ａと、メモリセル４１７０ｂを代表で示す。メモリセル４１７０ａ及びメモリセル４１７０ｂとしては、例えば、上記に実施の形態において説明した回路構成と同様の構成とすることもできる。
なお、メモリセル４１７０ａに含まれるトランジスタ４１７１ａを代表で示す。メモリセル４１７０ｂに含まれるトランジスタ４１７１ｂを代表で示す。トランジスタ４１７１ａ及びトランジスタ４１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。
トランジスタ４１７１ａのゲート電極と同じ層に形成された電極４５０１ａは、電極４５０２ａによって、電極４００３ａと電気的に接続されている。トランジスタ４１７１ｂのゲート電極と同じ層に形成された電極４５０１ｃは、電極４５０２ｃによって、電極４００３ｃと電気的に接続されている。
また、駆動回路４００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ４００１を有する。トランジスタ４００１は、半導体材料（例えば、シリコンなど）を含む基板４０００に素子分離絶縁層４１０６を設け、素子分離絶縁層４１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ４００１は、絶縁表面上に形成されたシリコン等の半導体や、ＳＯＩ基板のシリコンにチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ４００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
トランジスタ４１７１ａが形成された層と、トランジスタ４００１が形成された層との間には、配線４１００ａ及び配線４１００ｂが形成されている。配線４１００ａとトランジスタ４００１が形成された層との間には、絶縁層４１４０ａが設けられ、配線４１００ａと配線４１００ｂとの間には、絶縁層４１４１ａが設けられ、配線４１００ｂとトランジスタ４１７１ａが形成された層との間には、絶縁層４１４２ａが設けられている。
同様に、トランジスタ４１７１ｂが形成された層と、トランジスタ４１７１ａが形成された層との間には、配線４１００ｃ及び配線４１００ｄが形成されている。配線４１００ｃとトランジスタ４１７１ａが形成された層との間には、絶縁層４１４０ｂが設けられ、配線４１００ｃと配線４１００ｄとの間には、絶縁層４１４１ｂが設けられ、配線４１００ｄとトランジスタ４１７１ｂが形成された層との間には、絶縁層４１４２ｂが設けられている。
絶縁層４１４０ａ、絶縁層４１４１ａ、絶縁層４１４２ａ、絶縁層４１４０ｂ、絶縁層４１４１ｂ、絶縁層４１４２ｂは、層間絶縁層として機能し、その表面は平坦化された構成とすることができる。
配線４１００ａ、配線４１００ｂ、配線４１００ｃ、配線４１００ｄによって、メモリセル間の電気的接続や、駆動回路４００４とメモリセルとの電気的接続等を行うことができる。
駆動回路４００４に含まれる電極４３０３は、上部に設けられた回路と電気的に接続することができる。
例えば、図４３に示すように、電極４３０３は電極４５０５によって配線４１００ａと電気的に接続することができる。また、配線４１００ａは、電極４５０３ａによって、トランジスタ４１７１ａのゲート電極と同じ層に形成された電極４５０１ｂと電気的に接続することができる。また、電極４５０１ｂは、電極４５０２ｂによって、電極４００３ｂと電気的に接続することができる。また、電極４００３ｂは、電極４５０２ｃによって、トランジスタ４１７１ａのソースまたはドレインと電気的に接続することができる。こうして、配線４１００ａ及び電極４３０３を、トランジスタ４１７１ａのソースまたはドレインと電気的に接続することができる。また、電極４００３ｂは、電極４５０３ｂによって配線４１００ｃと電気的に接続することができる。
図４３では、電極４３０３とトランジスタ４１７１ａとの電気的接続は、配線４１００ａを介して行われる例を示したがこれに限定されない。電極４３０３とトランジスタ４１７１ａとの電気的接続は、配線４１００ｂを介して行われてもよいし、配線４１００ａと配線４１００ｂの両方を介して行われてもよい。または、配線４１００ａも配線４１００ｂも介さず、他の電極を用いて行われてもよい。
また、図４３では、トランジスタ４１７１ａが形成された層と、トランジスタ４００１が形成された層との間には、配線４１００ａと、配線４１００ｂとの、２つの配線が設けられた構成を示したがこれに限定されない。トランジスタ４１７１ａが形成された層と、トランジスタ４００１が形成された層との間に、１つの配線が設けられていてもよいし、３つ以上の配線が設けられていてもよい。
また、図４３では、トランジスタ４１７１ｂが形成された層と、トランジスタ４１７１ａが形成された層との間には、配線４１００ｃと、配線４１００ｄとの、２つの配線が設けられた構成を示したがこれに限定されない。トランジスタ４１７１ｂが形成された層と、トランジスタ４１７１ａが形成された層との間に、１つの配線が設けられていてもよいし、３つ以上の配線が設けられていてもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図４４乃至図４７を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図４４（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図４４（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
図４５に携帯機器のブロック図を示す。図４５に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェース９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図４６に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図４６に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図４７に電子書籍のブロック図を示す。図４７はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図４７のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を記憶し、保持する。なお、ハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１５）
上記実施の形態で示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図４８（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図４８（Ａ）はフォトセンサの等価回路であり、図４８（Ｂ）はフォトセンサの一部を示す断面図である。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレインの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタと明確に判明できるように、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタの記号には「ＯＳ」と記載している。図４８（Ａ）において、トランジスタ６４０、トランジスタ６５６は上記実施の形態に示したトランジスタが適用でき、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタである。本実施の形態では、実施の形態１で示したトランジスタ５４０ａと同様な構造を有するトランジスタを適用する例を示す。
図４８（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０の断面図であり、絶縁表面を有する基板６０１（ＴＦＴ基板）上に、センサとして機能するフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオード６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられている。
絶縁層６３１上に設けられたトランジスタ６４０上には層間絶縁層６３２、絶縁層６３３、層間絶縁層６３４が設けられている。フォトダイオード６０２は、絶縁層６３３上に設けられ、絶縁層６３３上に形成した電極６４１ａ、６４１ｂと、層間絶縁層６３４上に設けられた電極６４２との間に、絶縁層６３３側から順に第１半導体層６０６ａ、第２半導体層６０６ｂ、及び第３半導体層６０６ｃを積層した構造を有している。
なお、トランジスタ６４０と重畳する領域に遮光層６５０が設けられている。
電極６４１ｂは、層間絶縁層６３４に形成された導電層６４３と電気的に接続し、導電層６４３と同一の工程で作製された電極６４２は電極６４１ａを介して配線６４５と電気的に接続している。配線６４５は、トランジスタ６４０のゲート電極と電気的に接続しており、フォトダイオード６０２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体層６０６ａとしてｐ型の導電型を有する半導体と、第２半導体層６０６ｂとして高抵抗な半導体（ｉ型半導体）、第３半導体層６０６ｃとしてｎ型の導電型を有する半導体を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体層６０６ａはｐ型半導体であり、ｐ型を付与する不純物元素を含むアモルファスシリコンにより形成することができる。第１半導体層６０６ａの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコンを形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコンに不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコンを形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体層６０６ａの厚さは１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
第２半導体層６０６ｂは、ｉ型半導体（真性半導体）であり、アモルファスシリコンにより形成する。第２半導体層６０６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコンをプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層６０６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行ってもよい。第２半導体層６０６ｂの厚さは２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体層６０６ｃは、ｎ型半導体であり、ｎ型を付与する不純物元素を含むアモルファスシリコンにより形成する。第３半導体層６０６ｃの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコンを形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコンに不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコンを形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体層６０６ｃの厚さは２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
また、第１半導体層６０６ａ、第２半導体層６０６ｂ、及び第３半導体層６０６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））半導体を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。
この微結晶半導体は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの珪素を含む化合物を水素で希釈して形成することができる。また、珪素を含む化合物（例えば水素化珪素）及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体を形成することができる。これらのときの珪素を含む化合物（例えば水素化珪素）に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体側を受光面とする方がよい特性を示す。ここでは、ｐｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２が受ける光を電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側からの光は外乱光となるため、電極は遮光性を有する導電層を用いるとよい。また、ｎ型の半導体側を受光面として用いることもできる。
絶縁層６３１、層間絶縁層６３２、絶縁層６３３としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、プラズマＣＶＤ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）により、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の装置を用いて形成することができる。
本実施の形態では、絶縁層６３３として酸化アルミニウム層を用いる。絶縁層６３３はスパッタリング法やプラズマＣＶＤ法によって形成することができる。
酸化物半導体層上に絶縁層６３３として設けられた酸化アルミニウム層は、水素、水分などの不純物、及び酸素の両方に対して透過させない遮断効果（ブロック効果）が高い。
従って、酸化アルミニウム層は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体からの放出を防止する保護層として機能する。
本実施の形態において、トランジスタ６４０は、作製工程において、ゲート電極、絶縁層、及び側壁絶縁層上に設けられた導電層を化学機械研磨処理することによって除去し導電層を分断することによって、ソース電極及びドレイン電極を形成する。
従って、ソース電極又はドレイン電極と酸化物半導体層とが接する領域（コンタクト領域）と、ゲート電極との距離を短くすることができるため、ソース電極又はドレイン電極と酸化物半導体層とが接する領域（コンタクト領域）、及びゲート電極間の抵抗が減少し、トランジスタ６４０のオン特性を向上させることが可能となる。
ソース電極及びドレイン電極の形成工程におけるゲート電極上の導電層を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ６４０を歩留まりよく作製することができる。
絶縁層６３１、層間絶縁層６３２、絶縁層６３３としては、無機絶縁材料を用いることができる。例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、又は酸化窒化アルミニウムなどの酸化物絶縁材料、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、又は窒化酸化アルミニウムなどの窒化物絶縁材料の単層、又は積層を用いることができる。
また、層間絶縁層６３４としては、表面凹凸を低減するため平坦化絶縁層として機能する絶縁層が好ましい。層間絶縁層６３４としては、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
フォトダイオード６０２に入射する光６２２を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１６）
本実施の形態では、半導体装置の一例として、上記実施の形態に開示したトランジスタを少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
図４９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図４９（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図４９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図４９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態に開示したメモリセルを用いることができる。
図４９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図４９（Ｂ）または図４９（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図４９（Ｂ）及び図４９（Ｃ）の回路の説明を行う。
図４９（Ｂ）及び図４９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態に開示したトランジスタを含む記憶回路の構成の一例を示す。
図４９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態９乃至実施の形態１１に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図４９（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示したトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図４９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図４９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図４９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図５０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図５０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体１７０１、筐体１７０２、表示部１７０３、キーボード１７０４などによって構成されている。筐体１７０１と筐体１７０２内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、信頼性が高く、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図５０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体１７１１には、表示部１７１３と、外部インターフェース１７１５と、操作ボタン１７１４等が設けられている。また、携帯情報端末を操作するスタイラス１７１２などを備えている。本体１７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、信頼性が高く、且つ消費電力が低減された携帯情報端末が実現される。
図５０（Ｃ）は、電子ペーパーを実装した電子書籍１７２０であり、筐体１７２１と筐体１７２３の２つの筐体で構成されている。筐体１７２１及び筐体１７２３には、それぞれ表示部１７２５及び表示部１７２７が設けられている。筐体１７２１と筐体１７２３は、軸部１７３７により接続されており、該軸部１７３７を軸として開閉動作を行うことができる。また、筐体１７２１は、電源１７３１、操作キー１７３３、スピーカー１７３５などを備えている。筐体１７２１、筐体１７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、信頼性が高く、且つ消費電力が低減された電子書籍が実現される。
図５０（Ｄ）は、携帯電話機であり、筐体１７４０と筐体１７４１の２つの筐体で構成されている。さらに、筐体１７４０と筐体１７４１は、スライドし、図５０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体１７４１は、表示パネル１７４２、スピーカー１７４３、マイクロフォン１７４４、タッチパネル１７４５、ポインティングデバイス１７４６、カメラ用レンズ１７４７、外部接続端子１７４８などを備えている。また、筐体１７４０は、携帯電話機の充電を行う太陽電池セル１７４９、外部メモリスロット１７５０などを備えている。また、アンテナは、筐体１７４１に内蔵されている。筐体１７４０と筐体１７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、信頼性が高く、且つ消費電力が低減された携帯電話機が実現される。
図５０（Ｅ）は、デジタルカメラであり、本体１７６１、表示部１７６７、接眼部１７６３、操作スイッチ１７６４、表示部１７６５、バッテリー１７６６などによって構成されている。本体１７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、信頼性が高く、且つ消費電力が低減されたデジタルカメラが実現される。
図５０（Ｆ）は、テレビジョン装置１７７０であり、筐体１７７１、表示部１７７３、スタンド１７７５などで構成されている。テレビジョン装置１７７０の操作は、筐体１７７１が備えるスイッチや、リモコン操作機１７８０により行うことができる。筐体１７７１及びリモコン操作機１７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、信頼性が高く、且つ消費電力が低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、信頼性が高く、消費電力が低減された電子機器が実現される。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１８）
本明細書に開示する半導体装置は、様々な電子機器に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。
図５１に電子機器の具体例を示す。図５１（Ａ）及び図５１（Ｂ）は、２つ折り可能なタブレット型端末である。図５１（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８を有する。
実施の形態１及び実施の形態２のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、実施の形態３または実施の形態４に示す半導体装置を本実施の形態の半導体装置に適用してもよい。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図５１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図５１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図５１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図５１（Ａ）および図５１（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図５１（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図５１（Ｃ）にブロック図を示し説明する。図５１（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図５１（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
＜参考例＞
本明細書で開示されるトランジスタの構造は、チャネルが形成される酸化物半導体層にＣＡＡＣ−ＯＳを適用する場合に特に有用である。具体的に述べると、ＣＡＡＣ−ＯＳを用いた酸化物半導体層は、側面（端面）から酸素の脱離に起因して当該側面近傍の領域が低抵抗化されやすい酸化物半導体層である。これに対して、本明細書で開示されるトランジスタにおいては、パターニングされていない（島状に加工されていない）酸化物半導体層を用いてトランジスタを構成する。よって、本明細書で開示されるトランジスタにおいては、側面近傍の領域が低抵抗化しやすい酸化物半導体層を有する場合であっても、当該側面近傍の領域に寄生チャネルが形成されることがない。
以下、ＣＡＡＣ−ＯＳの側面（端面）から酸素が脱離しやすい点について詳述する。
ここでは、酸化物半導体層の一例として、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（以下、ＩＧＺＯと呼ぶ。）における、過剰酸素（化学量論比を越えて存在している酸素原子）及び酸素欠損の動きやすさについて、科学技術計算結果を参照して説明する。
なお、計算は、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩＧＺＯの一つのＩｎ−Ｏ面に過剰酸素または酸素欠損が一つ存在するモデルを構造最適化によって作成（図５２（Ａ）乃至（Ｃ）及び図５４（Ａ）乃至（Ｃ）を参照）し、ＮＥＢ（Ｎｕｄｇｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて最小エネルギー経路に沿った中間構造に対するエネルギーをそれぞれ算出した。
計算は、密度汎関数理論（ＤＦＴ）に基づく計算プログラムソフト「ＯｐｅｎＭＸ」を用いて行った。パラメータについて以下に説明する。
基底関数には、擬原子局在基底関数を用いた。この基底関数は、分極基底系ＳＴＯ（Ｓｌａｔｅｒ Ｔｙｐｅ Ｏｒｂｉｔａｌ）に分類される。
汎関数には、ＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。
カットオフエネルギーは２００Ｒｙとした。
サンプリングｋ点は、５×５×３とした。
過剰酸素の動きやすさについての計算では、計算モデル内に存在する原子の数を８５個とし、酸素欠損の動きやすさについての計算では、計算モデル内に存在する原子の数を８３個とした。
過剰酸素または酸素欠損の動きやすさは、過剰酸素または酸素欠損が各々のサイトへ移動する際に越えることを要するエネルギーバリアの高さＥｂを計算することにより評価する。すなわち、移動に際して越えるエネルギーバリアの高さＥｂが高ければ移動しにくく、エネルギーバリアの高さＥｂが低ければ移動しやすい。
まず、過剰酸素の移動について説明する。過剰酸素の移動の計算に用いたモデルを図５２に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図５３に示す。図５３では、横軸を過剰酸素の移動の経路長とし、縦軸を図５２（Ａ）のモデルＡの状態のエネルギーを基準（０ｅＶ）とした時の、過剰酸素の移動に要するエネルギーとしている。
過剰酸素の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモデルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図５２（Ａ）乃至（Ｃ）中の”１”と表記されている酸素原子をモデルＡの第１の酸素原子と呼ぶ。図５２（Ａ）乃至（Ｃ）中の”２”と表記されている酸素原子をモデルＡの第２の酸素原子と呼ぶ。図５２（Ａ）乃至（Ｃ）中の”３”と表記されている酸素原子をモデルＡの第３の酸素原子と呼ぶ。
図５３から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、０．５３ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、２．３８ｅＶである。そのため、第１の遷移では第２の遷移よりもエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要するエネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷移よりも起こりやすいといえる。
すなわち、モデルＡの第１の酸素原子の移動は、モデルＡの第３の酸素原子を押し出す方向よりも、モデルＡの第２の酸素原子を押し出す方向に移動しやすいといえる。従って、酸素原子はインジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、酸素欠損の移動について説明する。酸素欠損の移動の計算に用いたモデルを図５４に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図５５に示す。図５５では、横軸を酸素欠損の移動の経路長とし、縦軸を図５４（Ａ）のモデルＡの状態のエネルギーを基準（０ｅＶ）とした時の、酸素欠損の移動に要するエネルギーとしている。
酸素欠損の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモデルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図５４（Ａ）乃至（Ｃ）中の点線で描画している丸は、酸素欠損を表している。
図５５から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、１．８１ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、４．１０ｅＶである。そのため、第１の遷移では第２の遷移よりもエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要するエネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷移よりも起こりやすいといえる。
すなわち、モデルＡの酸素欠損はモデルＣの酸素欠損の位置よりも、モデルＢの酸素欠損の位置の方に移動しやすいといえる。従って、酸素欠損もインジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、前記した４つの遷移形態の起こりやすさを別の側面から比較するために、これらの遷移の温度依存性について説明する。前記した４つの遷移形態とは、（１）過剰酸素の第１の遷移（２）過剰酸素の第２の遷移（３）酸素欠損の第１の遷移（４）酸素欠損の第２の遷移の４つである。
これらの遷移の温度依存性は、単位時間あたりの移動頻度により比較する。ここで、ある温度Ｔ（Ｋ）における移動頻度Ｚ（／秒）は、化学的に安定な位置における酸素原子の振動数Ｚｏ（／秒）を用いると、以下の式（２）で表される。
なお、前記式（２）において、Ｅｂｍａｘは各遷移におけるエネルギーバリアの高さＥｂの最大値であり、ｋはボルツマン定数である。また、Ｚｏ＝１．０×１０１３（／秒）を計算に用いる。
過剰酸素または酸素欠損が１秒間あたりに１度だけエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）を越えて移動する場合（Ｚ＝１（／秒）の場合）、Ｔについて前記式（２）を解くと以下の通りである。
（１）過剰酸素の第１の遷移 Ｚ＝１においてＴ＝２０６Ｋ（−６７℃）
（２）過剰酸素の第２の遷移 Ｚ＝１においてＴ＝９２３Ｋ（６５０℃）
（３）酸素欠損の第１の遷移 Ｚ＝１においてＴ＝７０１Ｋ（４２８℃）
（４）酸素欠損の第２の遷移 Ｚ＝１においてＴ＝１５９０Ｋ（１３１７℃）
一方、Ｔ＝３００Ｋ（２７℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝３００ＫにおいてＺ＝１．２×１０４（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．０×１０−２７（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝３００ＫにおいてＺ＝４．３×１０−１８（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．４×１０−５６（／秒）
また、Ｔ＝７２３Ｋ（４５０℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．０×１０９（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−４（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−１６（／秒）
前記計算結果に鑑みると、過剰酸素は、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、インジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。また、酸素欠損も、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、インジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
また、Ｔ＝３００Ｋにおいて、インジウム原子の層に沿った過剰酸素の移動は非常に起こりやすいが、他の遷移形態は起こりにくい。Ｔ＝７２３Ｋにおいては、インジウム原子の層に沿う過剰酸素の移動のみならず、インジウム原子の層に沿う酸素欠損の移動も起こりやすいが、過剰酸素についても酸素欠損についてもインジウム原子の層を越える移動は困難である。
従って、例えばＣＡＡＣ−ＯＳのように、インジウム原子の層が当該層の被形成面または表面に平行な面上に存在する場合には、過剰酸素及び酸素欠損のいずれも当該層の被形成面または表面に沿って移動しやすいといえる。
以上説明したように、ＣＡＡＣ−ＯＳで形成された酸化物半導体層では当該層の被形成面または表面に沿って移動しやすい。そのため、当該層の側面からの酸素抜けが問題となる。酸素抜けが生じると過剰酸素の数が減少してしまい、酸素欠損を埋めることが困難になる。酸素欠損が存在すると、スイッチング素子に用いるには好ましくないレベルにまでＣＡＡＣ−ＯＳで形成された酸化物半導体層の導電性が高まるおそれがある。
なお、前記説明では過剰酸素または酸素欠損がインジウム原子の層を越えて移動する場合について説明したが、酸化物半導体層に含まれるインジウム以外の金属についても同様である。
前記説明した酸素抜けは、ＣＡＡＣ−ＯＳで形成された酸化物半導体層が島状に加工されている場合に特に顕著である。酸化物半導体層が島状に加工されていると、酸化物半導体層の側面の面積が増大するためである。
１００ 基板
１０１ ゲート電極
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０６ 絶縁層
１０７ 絶縁層
１１０ トランジスタ
１２０ トランジスタ
１２４ 導電層
１２７ マスク
１２８ マスク
１３０ トランジスタ
１３１ チャネル形成領域
１３６ 下地絶縁層
１３７ 下地絶縁層
１４０ トランジスタ
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
１８０ トランジスタ
２００ 基板
２０６ 素子分離絶縁層
２０８ ゲート絶縁層
２１０ ゲート電極
２１６ チャネル形成領域
２２０ 不純物領域
２２４ 金属間化合物領域
２２８ 絶縁層
２３０ 絶縁層
２５０ 絶縁層
２５２ 絶縁層
２５３ 導電層
２５６ 配線
２６０ トランジスタ
２６４ 容量素子
３００ 基板
３０６ 素子分離絶縁層
３０８ ゲート絶縁層
３１０ ゲート電極
３１６ チャネル形成領域
３２０ 不純物領域
３２４ 金属間化合物領域
３２８ 絶縁層
３３０ 絶縁層
３３２ 絶縁層
３３３ 絶縁層
３３４ 絶縁層
３３５ 層間絶縁層
３３６ 側壁絶縁層
３３７ 絶縁層
３４４ 酸化物半導体層
３４８ ゲート電極
３５０ 絶縁層
３５２ 絶縁層
３５３ 配線
３５４ 配線
３５５ 配線
３５６ 配線
３６０ トランジスタ
３６２ トランジスタ
３６４ 容量素子
３６５ 開口
３８０ 絶縁層
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ 導電層
４０５ 導電層
４０６ 絶縁層
４０７ 絶縁層
４２０ トランジスタ
４３０ 容量素子
４３１ トランジスタ
４３２ 絶縁層
４３６ 下地絶縁層
４４０ トランジスタ
４５１ 酸素
４５２ 導電層
４５３ レジストマスク
４５５ レジストマスク
４５６ レジストマスク
４７５ 導電層
５００ 基板
５０１ ゲート電極
５０２ ゲート絶縁層
５０３ 酸化物半導体層
５０４ 導電層
５０７ 絶縁層
５０８ 絶縁層
５１０ 絶縁層
５１１ 絶縁層
５１２ 側壁絶縁層
５１３ 絶縁層
５１５ 層間絶縁層
５１７ 層間絶縁層
５３６ 絶縁層
５４２ ゲート絶縁層
５４５ 導電層
５４６ 絶縁層
５４７ 絶縁層
６０１ 基板
６０２ フォトダイオード
６０８ 接着層
６１３ 基板
６３１ 絶縁層
６３２ 層間絶縁層
６３３ 絶縁層
６３４ 層間絶縁層
６４０ トランジスタ
６４２ 電極
６４３ 導電層
６４５ 配線
６５０ 遮光層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
７５０ メモリセル
７５１ メモリセルアレイ
７５３ 周辺回路
７５４ 容量素子
７５６ 絶縁層
７５８ 絶縁層
７６０ 配線
７６２ 配線
７６３ 配線
７７０ 基板
７７１ 絶縁層
７７２ 絶縁層
７７３ 配線
７７４ 配線
７７５ 配線
７８１ トランジスタ
７８５ 素子分離絶縁層
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェース
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１７０１ 筐体
１７０２ 筐体
１７０３ 表示部
１７０４ キーボード
１７１１ 本体
１７１２ スタイラス
１７１３ 表示部
１７１４ 操作ボタン
１７１５ 外部インターフェース
１７２０ 電子書籍
１７２１ 筐体
１７２３ 筐体
１７２５ 表示部
１７２７ 表示部
１７３１ 電源
１７３３ 操作キー
１７３５ スピーカー
１７３７ 軸部
１７４０ 筐体
１７４１ 筐体
１７４２ 表示パネル
１７４３ スピーカー
１７４４ マイクロフォン
１７４５ タッチパネル
１７４６ ポインティングデバイス
１７４７ カメラ用レンズ
１７４８ 外部接続端子
１７４９ 太陽電池セル
１７５０ 外部メモリスロット
１７６１ 本体
１７６３ 接眼部
１７６４ 操作スイッチ
１７６５ 表示部
１７６６ バッテリー
１７６７ 表示部
１７７０ テレビジョン装置
１７７１ 筐体
１７７３ 表示部
１７７５ スタンド
１７８０ リモコン操作機
３０００ 基板
３００１ トランジスタ
３００４ 論理回路
３１０６ 素子分離絶縁層
３３０３ 電極
３５０５ 電極
４０００ 基板
４００１ トランジスタ
４００４ 駆動回路
４１０６ 素子分離絶縁層
４２００ トランジスタ
４２０２ トランジスタ
４２０４ 容量素子
４２０８ 電極
４２１２ 電極
４２１４ 電極
４２１６ 配線
４２２０ 絶縁層
４２２２ 絶縁層
４２２４ 絶縁層
４３０３ 電極
４５０５ 電極
９０３３ 具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
１０２ａ ゲート絶縁層
１０２ｂ ゲート絶縁層
１０３ａ 酸化物半導体層
１０３ｂ 酸化物半導体層
１０５ａ ソース電極
１０５ｂ ドレイン電極
１０９ａ 開口部
１０９ｂ 開口部
１１５ａ ソース電極
１１５ｂ ドレイン電極
１１９ａ 開口部
１１９ｂ 開口部
１２５ａ ソース電極
１２５ｂ ドレイン電極
１２５ｃ 電極
１２９ａ 開口部
１２９ｂ 開口部
１３２ａ オフセット領域
１３２ｂ オフセット領域
１３３ａ ソース領域
１３３ｂ ドレイン領域
１３５ａ ソース配線
１３５ｂ ドレイン配線
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１４０ａ 絶縁層
３１４０ｂ 絶縁層
３１４１ａ 絶縁層
３１４１ｂ 絶縁層
３１４２ａ 絶縁層
３１４２ｂ 絶縁層
３１７０ａ メモリセル
３１７０ａ１ メモリセル
３１７０ａ２ メモリセル
３１７０ｂ メモリセル
３１７０ｂ１ メモリセル
３１７０ｂ２ メモリセル
３１７１ａ トランジスタ
３１７１ａ１ トランジスタ
３１７１ａ２ トランジスタ
３１７１ｂ トランジスタ
３１７１ｂ１ トランジスタ
３１７１ｂ２ トランジスタ
３４００ａ メモリセルアレイ
３４００ｂ メモリセルアレイ
３４００ｎ メモリセルアレイ
３４２ａ 電極
３４２ｂ 電極
３５０１ａ 電極
３５０１ｂ 配線
３５０３ａ 電極
３５０３ｂ 電極
３６２ａ トランジスタ
３６２ｂ トランジスタ
４００３ａ 電極
４００３ｂ 電極
４００３ｃ 電極
４０５ａ 低抵抗材料層
４０５ｂ 低抵抗材料層
４０５ｃ バリア層
４０５ｄ バリア層
４１００ａ 配線
４１００ｂ 配線
４１００ｃ 配線
４１００ｄ 配線
４１４０ａ 絶縁層
４１４０ｂ 絶縁層
４１４１ａ 絶縁層
４１４１ｂ 絶縁層
４１４２ａ 絶縁層
４１４２ｂ 絶縁層
４１７０ａ メモリセル
４１７０ｂ メモリセル
４１７１ａ トランジスタ
４１７１ｂ トランジスタ
４２１０ａ 導電層
４２１０ｂ 導電層
４４００＿１ メモリセルアレイ
４４００＿２ メモリセルアレイ
４４００＿ｎ メモリセルアレイ
４５０１ａ 電極
４５０１ｂ 電極
４５０１ｃ 電極
４５０２ａ 電極
４５０２ｂ 電極
４５０２ｃ 電極
４５０３ａ 電極
４５０３ｂ 電極
４７４ａ 配線
４７４ｂ 配線
４７５ａ バリア層
４７５ｂ バリア層
５０２ａ ゲート絶縁層
５０２ｂ ゲート絶縁層
５０５ａ ソース電極
５０５ｂ ドレイン電極
５０６ａ オフセット領域
５０６ｂ オフセット領域
５１２ａ 側壁絶縁層
５３３ａ 開口
５３３ｂ 開口
５３５ａ 配線
５３５ｂ 配線
５３６ａ 絶縁層
５３６ｂ 絶縁層
５４０ａ トランジスタ
５４０ｂ トランジスタ
５４０ｃ トランジスタ
５４２ａ ゲート絶縁層
５４２ｂ ゲート絶縁層
６０６ａ 半導体層
６０６ｂ 半導体層
６０６ｃ 半導体層
６４１ａ 電極
６４１ｂ 電極
７５０ａ メモリセル
７５０ｂ メモリセル
７５１ａ メモリセルアレイ
７５１ｂ メモリセルアレイ
７６０ａ 配線
７６０ｂ 配線
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域

Claims (15)

  1. 絶縁層と、前記絶縁層上に形成された単一の酸化物半導体層と、
    少なくとも第１のトランジスタと第２のトランジスタを有する半導体装置であって、
    前記第１のトランジスタは、前記酸化物半導体層上に形成された第１のゲート絶縁層と、
    前記第１のゲート絶縁層上に形成された第１のゲート電極と、
    前記第１のゲート絶縁層上に形成され、前記第１のゲート電極の側面を覆う第１の側壁絶縁層と、
    前記酸化物半導体層と前記第１の側壁絶縁層と接する第１のソース電極及び第１のドレイン電極と、を有し、
    前記第２のトランジスタは、前記酸化物半導体層上に形成された第２のゲート絶縁層と、
    前記第２のゲート絶縁層上に形成された第２のゲート電極と、
    前記第２のゲート絶縁層上に形成され、前記第２のゲート電極の側面を覆う第２の側壁絶縁層と、
    前記酸化物半導体層、前記第２の側壁絶縁層と接する第２のソース電極及び第２のドレイン電極と、を有し、
    前記第１のトランジスタのチャネル形成領域と、
    前記第２のトランジスタのチャネル形成領域は、
    前記単一の酸化物半導体層の異なる領域に形成されることを特徴とする半導体装置。
  2. 絶縁層と、前記絶縁層上に形成された単一の酸化物半導体層と、
    少なくとも第１のトランジスタと第２のトランジスタを有する半導体装置であって、
    前記第１のトランジスタは、前記酸化物半導体層上に形成された第１のゲート絶縁層と、
    前記第１のゲート絶縁層上に形成された第１のゲート電極と、
    前記第１のゲート絶縁層上に形成され、前記第１のゲート電極の側面を覆う第１の側壁絶縁層と、
    前記酸化物半導体層と前記第１の側壁絶縁層と接する第１のソース電極及び第１のドレイン電極と、を有し、
    前記第２のトランジスタは、前記酸化物半導体層上に形成された第２のゲート絶縁層と、
    前記第２のゲート絶縁層上に形成された第２のゲート電極と、
    前記第２のゲート絶縁層上に形成され、前記第２のゲート電極の側面を覆う第２の側壁絶縁層と、前記酸化物半導体層、前記第２の側壁絶縁層と接する第２のソース電極及び第２のドレイン電極と、を有し、
    前記第１のソース電極及び前記第１のドレイン電極と、
    前記第２のソース電極及び前記第２のドレイン電極は、
    電気的に分離されていることを特徴とする半導体装置。
  3. 請求項２において、
    前記第１のソース電極及び前記第１のドレイン電極と、
    前記第２のソース電極及び前記第２のドレイン電極は、
    前記単一の酸化物半導体層と接していることを特徴とする半導体装置。
  4. 請求項１乃至請求項３において、
    前記絶縁層は酸化アルミニウムを含むことを特徴とする半導体装置。
  5. 請求項１乃至請求項４において、
    前記第１のゲート電極及び前記第２のゲート電極は酸化アルミニウムを含むことを特徴とする半導体装置。
  6. 請求項１乃至請求項５において、
    前記単一の酸化物半導体層は、結晶性を有する酸化物半導体と非晶質酸化物半導体の積層であることを特徴とする半導体装置。
  7. 酸化物絶縁層を形成し、
    前記酸化物絶縁層上に酸化物半導体層を形成し、
    前記酸化物半導体層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に、第１のフォトリソグラフィ工程によりゲート電極と絶縁層の積層を形成し、
    前記ゲート絶縁層上に、前記ゲート電極及び前記絶縁層の側面を覆う側壁絶縁層を形成し、
    前記ゲート電極、前記絶縁層、及び前記側壁絶縁層をマスクとして前記ゲート絶縁層の一部を選択的に除去して前記酸化物半導体層の一部を露出させ、
    前記酸化物半導体層の一部に接し、前記ゲート電極、前記絶縁層、及び前記側壁絶縁層上に、第２のフォトリソグラフィ工程により導電層を形成し、
    前記導電層上に層間絶縁層を形成し、
    前記層間絶縁層及び前記導電層を、前記ゲート電極上の前記絶縁層が露出するまで化学的機械研磨法により除去してソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
  8. 請求項７において、
    前記酸化物半導体層を島状に加工しないことを特徴とする半導体装置の作製方法。
  9. 請求項７または請求項８において、
    前記酸化物半導体層の形成後に、前記酸化物半導体層に酸素を導入することを特徴とする半導体装置の作製方法。
  10. 第１の絶縁層を形成し、前記第１の絶縁層上に第２の絶縁層を形成し、
    前記第２の絶縁層上に酸化物半導体層を形成し、
    前記酸化物半導体層上に第３の絶縁層を形成し、前記第３の絶縁層上に第４の絶縁層を形成し、
    前記第４の絶縁層上に、第１のフォトリソグラフィ工程によりゲート電極と第５の絶縁層の積層を形成し、
    前記第４の絶縁層上に、前記ゲート電極及び前記第５の絶縁層の側面を覆う第６の絶縁層を形成し、
    前記ゲート電極、前記第５の絶縁層、及び前記第６の絶縁層をマスクとして、前記第３の絶縁層の一部と前記第４の絶縁層の一部を選択的に除去して前記酸化物半導体層の一部を露出させ、
    露出した前記酸化物半導体層に接し、前記ゲート電極、前記第５の絶縁層、及び前記第６の絶縁層上に、第２のフォトリソグラフィ工程により導電層を形成し、
    前記導電層上に第７の絶縁層を形成し、前記第７の絶縁層上に第８の絶縁層を形成し、
    前記第７の絶縁層、前記第８の絶縁層、及び前記導電層を、前記第５の絶縁層が露出するまで化学的機械研磨法により除去してソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
  11. 請求項１０において、
    前記酸化物半導体層を島状に加工しないことを特徴とする半導体装置の作製方法。
  12. 請求項１０または請求項１１において、
    前記酸化物半導体層の形成後に、前記酸化物半導体層に酸素を導入することを特徴とする半導体装置の作製方法。
  13. 請求項１０乃至請求項１２において、
    前記第１の絶縁層、前記第４の絶縁層、前記第７の絶縁層は、酸化アルミニウムを含むことを特徴とする半導体装置の作製方法。
  14. 請求項１０乃至請求項１３において、
    前記第２の絶縁層、及び前記第３の絶縁層は、酸素を含む絶縁層であることを特徴とする半導体装置の作製方法。
  15. 請求項７乃至請求項１４において、
    前記酸化物半導体層は、結晶性を有する酸化物半導体と非晶質酸化物半導体の積層であることを特徴とする半導体装置の作製方法。
JP2013006222A 2012-01-20 2013-01-17 半導体装置、及びその作製方法 Withdrawn JP2013168644A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013006222A JP2013168644A (ja) 2012-01-20 2013-01-17 半導体装置、及びその作製方法

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2012010421 2012-01-20
JP2012010422 2012-01-20
JP2012010421 2012-01-20
JP2012010427 2012-01-20
JP2012010427 2012-01-20
JP2012010422 2012-01-20
JP2013006222A JP2013168644A (ja) 2012-01-20 2013-01-17 半導体装置、及びその作製方法

Publications (2)

Publication Number Publication Date
JP2013168644A true JP2013168644A (ja) 2013-08-29
JP2013168644A5 JP2013168644A5 (ja) 2016-02-18

Family

ID=48796512

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013006222A Withdrawn JP2013168644A (ja) 2012-01-20 2013-01-17 半導体装置、及びその作製方法

Country Status (3)

Country Link
US (1) US9099560B2 (ja)
JP (1) JP2013168644A (ja)
KR (1) KR20130085969A (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150107633A (ko) * 2014-03-13 2015-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
WO2016016761A1 (en) * 2014-07-31 2016-02-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2016167591A (ja) * 2015-03-03 2016-09-15 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、ならびに電子機器
JP2017005148A (ja) * 2015-06-11 2017-01-05 株式会社Flosfia 半導体膜、積層構造体および半導体装置
JP2017005147A (ja) * 2015-06-11 2017-01-05 株式会社Flosfia 結晶性半導体膜、積層構造体および半導体装置
JP2018113369A (ja) * 2017-01-12 2018-07-19 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
JP2019068079A (ja) * 2013-10-22 2019-04-25 株式会社半導体エネルギー研究所 半導体装置
JP2019067985A (ja) * 2017-10-04 2019-04-25 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
JP2019087761A (ja) * 2014-05-30 2019-06-06 株式会社半導体エネルギー研究所 半導体装置
JP2019117946A (ja) * 2014-03-18 2019-07-18 株式会社半導体エネルギー研究所 半導体装置
JP2019212327A (ja) * 2014-03-07 2019-12-12 株式会社半導体エネルギー研究所 タッチセンサ
JP2020010049A (ja) * 2014-08-08 2020-01-16 株式会社半導体エネルギー研究所 半導体装置
US10784284B2 (en) 2015-11-13 2020-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2021093551A (ja) * 2015-04-13 2021-06-17 株式会社半導体エネルギー研究所 半導体装置
JP2022008859A (ja) * 2014-11-21 2022-01-14 株式会社半導体エネルギー研究所 半導体装置
JP2023015201A (ja) * 2014-03-14 2023-01-31 株式会社半導体エネルギー研究所 半導体装置
JP2023029986A (ja) * 2015-02-27 2023-03-07 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540253A (zh) 2010-02-26 2021-10-22 株式会社半导体能源研究所 制造半导体装置的方法
US8883555B2 (en) * 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP2014042004A (ja) 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP6355374B2 (ja) 2013-03-22 2018-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9773915B2 (en) 2013-06-11 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102197873B1 (ko) * 2013-08-29 2021-01-04 삼성전자주식회사 전자 빔을 이용하는 패턴 형성 방법 및 이를 수행하는 노광 시스템
US10008513B2 (en) 2013-09-05 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9574951B2 (en) 2013-09-09 2017-02-21 Semiconductor Components Industries, Llc Image sensor including temperature sensor and electronic shutter function
US9093573B2 (en) 2013-09-09 2015-07-28 Semiconductor Components Industries, Llc Image sensor including temperature sensor and electronic shutter function
CN103928474B (zh) * 2014-03-28 2017-03-15 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示面板
JP6468686B2 (ja) * 2014-04-25 2019-02-13 株式会社半導体エネルギー研究所 入出力装置
KR101679833B1 (ko) * 2014-09-11 2016-11-28 고려대학교 산학협력단 열전발전모듈 및 그 제조방법
KR102513878B1 (ko) 2014-09-19 2023-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9991393B2 (en) 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
US9269737B1 (en) * 2014-10-17 2016-02-23 Dpix, Llc Flat panel image sensor and method of manufacturing thereof
US10559731B1 (en) * 2015-03-04 2020-02-11 Bridgelux Inc. Highly reliable and reflective LED substrate
JP6604738B2 (ja) * 2015-04-10 2019-11-13 東京エレクトロン株式会社 プラズマエッチング方法、パターン形成方法及びクリーニング方法
CN106206461A (zh) 2015-04-30 2016-12-07 联华电子股份有限公司 半导体结构
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US9786856B2 (en) 2015-08-20 2017-10-10 Dpix, Llc Method of manufacturing an image sensor device
JP6850096B2 (ja) 2015-09-24 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法及び電子機器の作製方法
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
US10411013B2 (en) * 2016-01-22 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
KR102493128B1 (ko) * 2016-04-12 2023-01-31 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법
US20170345834A1 (en) * 2016-05-25 2017-11-30 Globalfoundries Inc. Soi memory device
CN107579088B (zh) * 2016-07-11 2021-02-26 京东方科技集团股份有限公司 一种柔性oled显示面板及其制备方法
US9929215B2 (en) 2016-07-12 2018-03-27 Dpix, Llc Method of optimizing an interface for processing of an organic semiconductor
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR20180048327A (ko) 2016-11-01 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP2018170326A (ja) * 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
US11908839B2 (en) * 2017-09-24 2024-02-20 Monolithic 3D Inc. 3D semiconductor device, structure and methods with connectivity structures
EP3685440A4 (en) * 2017-09-24 2021-09-22 Monolithic 3D Inc. 3D SEMICONDUCTOR COMPONENT, STRUCTURE AND PROCESS
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US11430846B2 (en) * 2019-03-19 2022-08-30 Innolux Corporation Display module with transistor
US11908911B2 (en) * 2019-05-16 2024-02-20 Intel Corporation Thin film transistors with raised source and drain contacts and process for forming such
CN110797395A (zh) * 2019-09-18 2020-02-14 华南理工大学 掺杂型金属氧化物半导体及薄膜晶体管与应用
CN110767745A (zh) * 2019-09-18 2020-02-07 华南理工大学 复合金属氧化物半导体及薄膜晶体管与应用
JP2022051108A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体装置及び半導体記憶装置
KR20240001066A (ko) * 2022-06-24 2024-01-03 주식회사 에이치피에스피 Dram 셀 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008175842A (ja) * 2007-01-16 2008-07-31 Hitachi Displays Ltd 表示装置
JP2008294136A (ja) * 2007-05-23 2008-12-04 Canon Inc 酸化物半導体を用いた電子素子及びその製造方法
JP2010114413A (ja) * 2008-10-08 2010-05-20 Sony Corp 薄膜トランジスタおよび表示装置
JP2011171702A (ja) * 2009-10-29 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011258940A (ja) * 2010-05-14 2011-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
US20120007085A1 (en) * 2010-07-08 2012-01-12 Canon Kabushiki Kaisha Electronic device, method of isolating elements of electronic device, method of producing electronic device, and display apparatus including electronic device

Family Cites Families (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577281B (zh) 2005-11-15 2012-01-11 株式会社半导体能源研究所 有源矩阵显示器及包含该显示器的电视机
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101681483B1 (ko) * 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5640478B2 (ja) * 2009-07-09 2014-12-17 株式会社リコー 電界効果型トランジスタの製造方法及び電界効果型トランジスタ
TWI512997B (zh) 2009-09-24 2015-12-11 Semiconductor Energy Lab 半導體裝置，電源電路，和半導體裝置的製造方法
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
JP5806043B2 (ja) 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8603841B2 (en) 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
US9142568B2 (en) 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US8797487B2 (en) 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8546161B2 (en) 2010-09-13 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and liquid crystal display device
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
KR20130106398A (ko) 2010-09-15 2013-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 제작 방법
TWM421516U (en) * 2011-07-05 2012-01-21 Chunghwa Picture Tubes Ltd Top-gate type transistor array substrate
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8841675B2 (en) 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
WO2013061895A1 (en) 2011-10-28 2013-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
JP6059968B2 (ja) 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
WO2013080900A1 (en) 2011-12-02 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6033071B2 (ja) 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
US9040981B2 (en) 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008175842A (ja) * 2007-01-16 2008-07-31 Hitachi Displays Ltd 表示装置
JP2008294136A (ja) * 2007-05-23 2008-12-04 Canon Inc 酸化物半導体を用いた電子素子及びその製造方法
JP2010114413A (ja) * 2008-10-08 2010-05-20 Sony Corp 薄膜トランジスタおよび表示装置
JP2011171702A (ja) * 2009-10-29 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011258940A (ja) * 2010-05-14 2011-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
US20120007085A1 (en) * 2010-07-08 2012-01-12 Canon Kabushiki Kaisha Electronic device, method of isolating elements of electronic device, method of producing electronic device, and display apparatus including electronic device
JP2012019092A (ja) * 2010-07-08 2012-01-26 Canon Inc 電子装置、電子装置の素子分離方法、電子装置の製造方法、及び電子装置を備えた表示装置

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019068079A (ja) * 2013-10-22 2019-04-25 株式会社半導体エネルギー研究所 半導体装置
JP2019212327A (ja) * 2014-03-07 2019-12-12 株式会社半導体エネルギー研究所 タッチセンサ
KR102386528B1 (ko) 2014-03-13 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
KR20150107633A (ko) * 2014-03-13 2015-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
JP2023015201A (ja) * 2014-03-14 2023-01-31 株式会社半導体エネルギー研究所 半導体装置
JP7483830B2 (ja) 2014-03-14 2024-05-15 株式会社半導体エネルギー研究所 半導体装置
JP2019117946A (ja) * 2014-03-18 2019-07-18 株式会社半導体エネルギー研究所 半導体装置
US10658389B2 (en) 2014-05-30 2020-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
US11282860B2 (en) 2014-05-30 2022-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
JP2019087761A (ja) * 2014-05-30 2019-06-06 株式会社半導体エネルギー研究所 半導体装置
WO2016016761A1 (en) * 2014-07-31 2016-02-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2016036021A (ja) * 2014-07-31 2016-03-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11276685B2 (en) 2014-08-08 2022-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2020010049A (ja) * 2014-08-08 2020-01-16 株式会社半導体エネルギー研究所 半導体装置
US11817453B2 (en) 2014-08-08 2023-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10903206B2 (en) 2014-08-08 2021-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI841974B (zh) * 2014-11-21 2024-05-11 日商半導體能源研究所股份有限公司 半導體裝置
JP2022008859A (ja) * 2014-11-21 2022-01-14 株式会社半導体エネルギー研究所 半導体装置
KR20230047993A (ko) * 2014-11-21 2023-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102648488B1 (ko) * 2014-11-21 2024-03-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2023017895A (ja) * 2014-11-21 2023-02-07 株式会社半導体エネルギー研究所 半導体装置
JP7482969B2 (ja) 2014-11-21 2024-05-14 株式会社半導体エネルギー研究所 半導体装置
JP7171869B2 (ja) 2014-11-21 2022-11-15 株式会社半導体エネルギー研究所 半導体装置
JP2023029986A (ja) * 2015-02-27 2023-03-07 株式会社半導体エネルギー研究所 半導体装置
JP2016167591A (ja) * 2015-03-03 2016-09-15 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、ならびに電子機器
JP2021093551A (ja) * 2015-04-13 2021-06-17 株式会社半導体エネルギー研究所 半導体装置
JP7048789B2 (ja) 2015-04-13 2022-04-05 株式会社半導体エネルギー研究所 半導体装置
JP2017005147A (ja) * 2015-06-11 2017-01-05 株式会社Flosfia 結晶性半導体膜、積層構造体および半導体装置
JP2017005148A (ja) * 2015-06-11 2017-01-05 株式会社Flosfia 半導体膜、積層構造体および半導体装置
US11271013B2 (en) 2015-11-13 2022-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plug
US10784284B2 (en) 2015-11-13 2020-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2018113369A (ja) * 2017-01-12 2018-07-19 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
JP2019067985A (ja) * 2017-10-04 2019-04-25 株式会社Ｊｏｌｅｄ 半導体装置および表示装置

Also Published As

Publication number Publication date
KR20130085969A (ko) 2013-07-30
US20130187161A1 (en) 2013-07-25
US9099560B2 (en) 2015-08-04

Similar Documents

Publication Publication Date Title
JP6423512B2 (ja) 半導体装置
US9099560B2 (en) Semiconductor device and manufacturing method thereof
JP6656334B2 (ja) 半導体装置
JP6200054B2 (ja) 半導体装置の作製方法
JP6140551B2 (ja) 半導体装置
US8956912B2 (en) Method for manufacturing semiconductor device
JP6345299B2 (ja) 半導体装置
JP2020031219A (ja) 半導体装置
US9171943B2 (en) Method for manufacturing semiconductor device
JP5965696B2 (ja) 半導体装置及び半導体装置の作製方法
JP6198403B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151223

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170530

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20170726