KR20130085969A - 반도체 장치, 및 그 제작 방법 - Google Patents

반도체 장치, 및 그 제작 방법 Download PDF

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KR20130085969A
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순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 제작 공정을 삭감하여, 저비용으로 생산성이 좋은 트랜지스터를 제공하는 것을 과제로 한다. 양호한 전기 특성을 가지는 신뢰성이 높은 트랜지스터를 제공한다. 이 트랜지스터를 포함하는 반도체 장치에서도, 고성능화, 고신뢰성화, 및 고생산화를 달성한다.
섬 형상 반도체층을 형성하기 위한 포토리소그래피 공정을 생략하고, 게이트 전극(동일층에서 형성되는 배선 등을 포함함)을 형성하는 포토리소그래피 공정, 소스 전극 및 드레인 전극(동일층에서 형성되는 배선 등을 포함함)을 형성하는 포토리소그래피 공정의 적어도 2개의 포토리소그래피 공정으로 트랜지스터를 형성한다. 전자빔 노광을 이용함으로써, 소스 전극 및 드레인 전극의 간격(채널 길이)이 짧은 트랜지스터를 형성하는 것이 가능하게 된다. 예를 들면, 채널 길이가 50 nm 미만의 트랜지스터를 실현하는 것이 가능하게 된다.

Description

반도체 장치, 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
개시하는 발명은 반도체 장치, 및 그 제작 방법에 관한 것이다.
또한, 개시하는 발명은 반도체 집적회로의 미세화 기술에 관한 것이다. 본 명세서에서 개시하는 발명 내에는 반도체 집적회로를 구성하는 요소로서 실리콘 반도체 외에 화합물 반도체에 의해 구성되는 소자가 포함되고, 그 일례로서 와이드 갭 반도체를 적용한 것을 들 수 있다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다. 이 트랜지스터는 집적회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 넓게 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 특허문헌 1에 트랜지스터의 활성층으로서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물을 이용한 트랜지스터가 개시되어 있다. 또한, 특허문헌 2 및 특허문헌 3에, 반도체 특성을 나타내는 금속 산화물층에 채널이 형성되는 트랜지스터가 개시되어 있다.
또한, 반도체 기억 장치로서 실리콘 기판을 이용한 다이나믹 RAM(DRAM)은 잘 알려진 제품이며, 현재에도 각종 전자기기 내에 사용되고 있다. DRAM의 중핵부를 구성하는 메모리셀은 기입 및 판독용의 트랜지스터와 커패시터에 의해 구성되어 있다.
DRAM은 휘발성 기억 장치의 일례이며, 휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립 플롭 등의 회로를 이용하여 기억 내용을 보유하기 때문에, 리프레시 동작이 불필요하고, 이 점에서는 DRAM보다 유리하다. 그러나, 플립 플롭 등의 회로를 이용하고 있기 때문에, 기억 용량당의 단가가 높아진다는 문제가 있다. 또한, 전력의 공급이 끊어지면 기억 내용이 사라진다는 점에 대해서는 DRAM과 다른 점은 없다.
또한, 불휘발성 기억 장치의 예로서는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역과의 사이에 플로팅 게이트를 가지고, 이 플로팅 게이트에 전하를 보유시킴으로써 기억을 행하기 때문에, 데이터의 보유 기간은 매우 길고(반영구적), 휘발성 기억 장치에 필요한 리프레시 동작이 불필요하다는 이점을 가지고 있다.
그러나, 기입 시에 생기는 터널 전류에 의해 기억 소자를 구성하는 게이트 절연층이 열화되기 때문에, 기입을 몇 번이나 반복함으로써, 기억 소자가 기능하지 않게 된다는 문제가 생긴다. 이 문제를 회피하기 위해, 예를 들면, 각 기억 소자의 기입 횟수를 균일화하는 방법이 채택되지만, 이것을 실현하기 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고, 이러한 방법을 채용하더라도, 근본적인 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는 정보의 다시쓰기 빈도가 높은 용도에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 주입하거나, 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하다. 더욱이, 전하의 주입, 또는 제거를 위해서는 비교적 긴 시간을 필요로 하고, 기입, 소거의 고속화가 용이하지 않다는 문제도 있다.
DRAM 등으로 대표되는 휘발성 기억 장치는 실리콘 기판을 이용하고, 다른 반도체 집적회로와 마찬가지로 스케일링 법칙(scaling law)에 따라 회로 패턴의 미세화가 진행되어 왔지만, 디자인 룰을 100 nm 이하로 하는 것은 어렵다고 생각되었던 시기도 있었다. 그 이유의 하나로서, 트랜지스터의 채널 길이가 100 nm 이하가 되면, 단채널 효과에 의해 펀치 스루(punch-through) 전류가 흐르기 쉬워져, 트랜지스터가 스위칭 소자로서 기능하지 않게 되는 것이 문제시되었다. 무엇보다, 펀치 스루 전류를 막으려면 실리콘 기판에 고농도의 불순물을 도핑 하면 좋지만, 그러면 소스와 기판 사이 또는 드레인과 기판 사이에 접합 리크 전류가 흐르기 쉬워지고, 결국은 메모리의 보유 특성을 저하시키게 되는 원인이 되어, 이 문제의 해결책으로서는 적합하지 않았다.
특허문헌 4에 메모리로서, 산화물 반도체층을 이용한 트랜지스터를 이용하는 기술이 개시되어 있다.
또한, 비특허문헌 1에 아몰퍼스(amorphous) 구조의 IGZO를 이용한 트랜지스터의 채널 길이가 50 nm인 것이 개시되어 있다.
일본국 특개 2006－165528호 공보 일본국 특개 2007－123861호 공보 일본국 특개 2007－96055호 공보 일본국 특개 2011－171702호 공보
Ihun Song et al., "Short Channel Characteristics of Gallium－Indium－Zinc－Oxide Thin Film Transistors for Three－Dimensional Stacking Memory" IEEE ELECTRON DEVICE LETTERS, VOL. 29 No. 6, June 2008, p. 549－552
그런데, 트랜지스터의 동작의 고속화, 트랜지스터의 저소비 전력화, 저가격화, 등을 달성하기 위해서는 트랜지스터의 미세화는 필수이다.
그러나, 트랜지스터의 미세화에 따라, 트랜지스터의 스레숄드 전압의 저하, 스레숄드 전압 편차의 증대, 오프 전류의 증대 등의, 소위 전기 특성의 열화가 발생하기 쉬워진다.
또한, 트랜지스터의 미세화에 따라, 드라이 에칭 공정에서의 데미지나, 불순물 원소의 반도체층으로의 확산에 의한 영향을 받기 쉬워지기 때문에, 수율의 저하나, 신뢰성의 저하가 발생하기 쉬워진다.
특히, 트랜지스터의 채널이 형성되는 섬 형상의 반도체층은 그 측면에 결함이 생기기 쉽고, 산소 결손에 기인하는 기생 채널이 생기기 쉽다. 섬 형상의 반도체층의 측면에 기생 채널이 생기면, 이 기생 채널을 통하여 소스 드레인 사이에 의도하지 않은 전류(누출 전류, 리크 전류(leakage current)라고도 함)가 흘러, 트랜지스터의 오프 전류의 증대나, 스레숄드 전압 편차의 증대 등 트랜지스터의 전기 특성 열화의 원인이 된다. 특히 채널 길이가 100 nm 이하의 트랜지스터에서는 섬 형상의 반도체층의 측면에 생기는 기생 채널에 의한 전기 특성의 열화가 큰 문제가 된다.
또한, 트랜지스터에는 높은 신뢰성이 요구되고, 그 생산 방법에는 높은 생산성 및 생산 비용의 저감이 요구된다. 생산성을 높이고 생산 비용을 저감하는 방법의 하나로, 공정의 간략화를 들 수 있다.
일반적으로, 트랜지스터의 제작에 있어서, 게이트 전극을 형성하기 위한 포토리소그래피 공정, 섬 형상의 반도체층을 형성하기 위한 포토리소그래피 공정, 소스 전극 및 드레인 전극을 형성하기 위한 포토리소그래피 공정의 적어도 3개의 포토리소그래피 공정이 이용된다.
트랜지스터의 제작에 있어서, 포토리소그래피 공정을 삭감 또는 간략화하는 것은 공정 전체의 간략화를 위해 중요하다. 예를 들면 포토리소그래피 공정이 하나 증가하면, 레지스트 도포, 프리베이킹(prebaking), 노광, 현상, 포스트베이킹(postbaking) 등의 공정과, 그 전후의 공정에서, 피막의 형성 및 에칭 공정, 나아가 레지스트 박리, 세정 및 건조 공정 등이 필요하게 된다. 따라서, 트랜지스터의 제작 공정에서의 포토리소그래피 공정이 하나 증가하면 공정수가 큰 폭으로 증가하여, 생산성의 저하나 생산 비용의 증가의 원인이 된다. 바꿔 말하면, 포토리소그래피 공정의 횟수를 줄임으로써, 생산성을 높여 생산 비용의 저감을 실현하는 것이 가능하게 된다.
본 발명의 일 양태는 보다 고성능인 반도체 장치를 실현하기 위해, 미세화된 트랜지스터의 전기 특성을 향상시켜, 반도체 장치의 고속 구동을 실현하는 구성 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는 편차가 적고 양호한 전기 특성을 가지는 신뢰성이 높은 트랜지스터를 실현하는 것을 과제의 하나로 한다.
본 발명의 일 양태는 종래보다 적은 포토리소그래피 공정으로 트랜지스터를 제작하여, 트랜지스터의 생산성을 높이는 것을 과제의 하나로 한다.
또한, 이 트랜지스터를 포함하는 반도체 장치에 있어서도, 고성능화, 고신뢰성화, 및 생산성의 향상을 달성하는 것을 과제의 하나로 한다.
섬 형상의 산화물 반도체층에 채널이 형성되는 트랜지스터는 가공 조건 또는 열처리 조건에 의해 전기적 특성이 변화하는 일이 있다. 이 변화는 이 섬 형상의 산화물 반도체층의 형성 공정시에 저저항화 원소(염소(Cl), 불소(F), 붕소(B), 또는 수소(H) 등)가 혼입하거나, 또는 이 섬 형상의 산화물 반도체층으로부터 산소(O)가 이탈하는 것 등에 기인하는 것이다. 그리고 이 변화는 섬 형상의 산화물 반도체층의 측면에서 현재화(顯在化)하기 쉽다. 즉, 섬 형상의 산화물 반도체층에 채널이 형성되는 트랜지스터에서는 이 섬 형상의 산화물 반도체층의 측면 및 측면 근방의 영역이 저저항화 영역이 되고, 이 저저항화 영역에 트랜지스터의 기생 채널이 형성되기 쉽다. 또한, 이 트랜지스터에서는 게이트와 소스간의 전압에 따라 형성되는 채널(제 1 채널이라고도 함)과, 이 기생 채널(제 2 채널이라고도 함)의 2종의 채널이 형성될 수 있게 된다.
2종의 채널이 형성될 수 있는 트랜지스터에서는 많은 경우, 각각의 채널이 형성되는 게이트와 소스간의 스레숄드 전압이 다르다. 전형적으로는 제 1 채널이 형성되는 스레숄드 전압은 제 2 채널이 형성되는 스레숄드 전압보다 높다. 그리고, 제 1 채널의 전류 구동 능력은 제 2 채널의 전류 구동 능력보다 높다. 따라서, 오프 상태에 있는 이 트랜지스터의 게이트와 소스간의 전압을 상승시켜 간 경우, 소스와 드레인간의 전류가 2 단계의 변화를 하게 된다. 구체적으로는 제 2 채널이 형성되는 스레숄드 전압의 근방에서 1번째 단계의 변화(소스와 드레인간의 전류의 증가)가 확인되고, 또한 제 1 채널이 형성되는 스레숄드 전압의 근방에서 2번째 단계의 변화(소스와 드레인간의 전류의 증가)가 확인된다.
이러한 트랜지스터를, 예를 들면 디지털 회로의 스위치로서 이용한 경우, 이 스위치는 2 단계의 변화를 할 우려가 있다. 이 변화는 스위치로서는 바람직하지 않은 변화라는 것은 말할 것도 없다.
또한, 섬 형상의 산화물 반도체층의 측면에 기생 채널이 생기면, 이 기생 채널을 통하여 소스 및 드레인 간에 의도하지 않은 전류(누출 전류, 리크 전류라고도 함)가 생겨, 트랜지스터의 오프 전류의 증대나, 스레숄드 전압 편차의 증대 등 트랜지스터의 전기 특성 열화의 원인이 된다. 특히 채널 길이가 100 nm 이하의 트랜지스터에서는 섬 형상의 산화물 반도체층의 측면에 생기는 기생 채널에 의한 전기 특성의 열화가 큰 문제가 된다.
또한, 산화물 반도체층에 채널이 형성되는 트랜지스터는 가공 조건 또는 열처리 조건에 따라 전기적 특성이 변화하는 일이 있다. 이 변화는 산화물 반도체층의 형성 공정시에 이 산화물 반도체층으로부터 산소(O)가 이탈하는 것 등에 기인하는 것이라고 생각된다. 그리고, 산소(O)의 이탈은 산화물 반도체층의 측면(단면)에서 생기기 쉽다는 것을 알 수 있었다. 즉, 산화물 반도체층에 채널이 형성되는 트랜지스터에서는 이 산화물 반도체층의 측면 근방의 영역이 저저항화 영역이 되고, 이 영역에 트랜지스터의 기생 채널이 형성되기 쉽다는 것을 알 수 있었다. 따라서, 본 발명의 일 양태에서는 기생 채널이 형성되기 어려운 트랜지스터를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는 산화물 반도체층의 측면에 트랜지스터의 기생 채널이 형성되는 것을 억제하는 것을 과제의 하나로 한다.
본 발명의 일 양태는 기생 채널의 형성을 억제함으로써, 양호한 전기 특성을 가지는 트랜지스터를 얻는 것을 과제의 하나로 한다.
본 발명의 일 양태는 산화물 반도체층을 이용하여, 채널 길이가 50 nm 미만의 트랜지스터를 포함하는 반도체 장치, 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
트랜지스터가 가지는 반도체층에 i형(진성) 또는 실질적으로 i형(진성)화된 산화물 반도체를 이용하여, 반도체를 섬 형상으로 가공하기 위한 포토리소그래피 공정을 생략할 수 있게 한다. i형(진성) 또는 실질적으로 i형화한 산화물 반도체는 저항률이 크고, 절연성이 높다. 따라서, 반도체층을 섬 형상의 반도체층으로 가공하지 않아도, 다른 복수의 트랜지스터의 채널 형성 영역을 전기적으로 분리하는 것이 가능하게 된다.
즉, 종래보다 적은 포토리소그래피 공정에 의해 트랜지스터를 제작하는 것이 가능하게 되어, 트랜지스터의 생산성을 높일 수 있다. 또한, 이 트랜지스터를 포함하는 반도체 장치에서도, 생산성의 향상을 달성할 수 있다.
또한, 반도체층을 섬 형상으로 가공하지 않기 때문에, 리크 전류의 전달 경로가 될 수 있는 기생 채널이 생기기 쉬운 반도체층의 측면이 형성되지 않는다. 따라서, 트랜지스터의 전기 특성을 양호한 것으로 하여, 이 트랜지스터의 고성능화, 고신뢰성화를 달성할 수 있다. 또한, 이 트랜지스터를 포함하는 반도체 장치에서도, 고성능화, 고신뢰성화를 달성할 수 있다.
섬 형상의 반도체층을 형성하기 위한 포토리소그래피 공정 및 에칭 공정을 생략하고, 게이트 전극(동일층에서 형성되는 배선 등을 포함함)을 형성하는 공정과 소스 전극 및 드레인 전극이 되는 도전층(동일층에서 형성되는 배선 등을 포함함)을 형성하는 공정의 2개의 포토리소그래피 공정으로 트랜지스터를 제작한다.
또한, 상기의 포토리소그래피 공정 이외에, 반도체층이나 절연층에 개구를 형성하기 위한 포토리소그래피 공정이나, 다른 트랜지스터와 전기적으로 접속하기 위한 배선을 형성하는 포토리소그래피 공정 등을 필요에 따라 추가해도 좋다.
본 발명의 일 양태는 절연층과, 절연층 위에 형성된 단일의 산화물 반도체층과, 적어도 제 1 트랜지스터와 제 2 트랜지스터를 가지는 반도체 장치이며, 제 1 트랜지스터는 산화물 반도체층 위에 형성된 제 1 게이트 절연층과, 제 1 게이트 절연층 위에 형성된 제 1 게이트 전극과, 제 1 게이트 절연층 위에 형성되고 제 1 게이트 전극의 측면을 덮는 제 1 측벽 절연층과, 산화물 반도체층과 제 1 측벽 절연층과 접하는 제 1 소스 전극 및 제 1 드레인 전극을 가지고, 제 2 트랜지스터는 산화물 반도체층 위에 형성된 제 2 게이트 절연층과, 제 2 게이트 절연층 위에 형성된 제 2 게이트 전극과, 제 2 게이트 절연층 위에 형성되고 제 2 게이트 전극의 측면을 덮는 제 2 측벽 절연층과, 산화물 반도체층, 제 2 측벽 절연층과 접하는 제 2 소스 전극 및 제 2 드레인 전극을 가지고, 제 1 트랜지스터의 채널 형성 영역과, 제 2 트랜지스터의 채널 형성 영역은 상기 산화물 반도체층의 다른 영역에 형성되는 것을 특징으로 한다.
또한, 트랜지스터마다 반도체층을 섬 형상으로 가공하지 않기 때문에, 제 1 트랜지스터의 채널 형성 영역과 제 2 트랜지스터의 채널 형성 영역은 같은(단일의) 산화물 반도체층 내의 다른 영역에 형성된다.
본 발명의 일 양태는 절연층과, 절연층 위에 형성된 단일의 산화물 반도체층과, 적어도 제 1 트랜지스터와 제 2 트랜지스터를 가지는 반도체 장치이며, 제 1 트랜지스터는 산화물 반도체층 위에 형성된 제 1 게이트 절연층과, 제 1 게이트 절연층 위에 형성된 제 1 게이트 전극과, 제 1 게이트 절연층 위에 형성되고 제 1 게이트 전극의 측면을 덮는 제 1 측벽 절연층과, 산화물 반도체층과 제 1 측벽 절연층과 접하는 제 1 소스 전극 및 제 1 드레인 전극을 가지고, 제 2 트랜지스터는 산화물 반도체층 위에 형성된 제 2 게이트 절연층과, 제 2 게이트 절연층 위에 형성된 제 2 게이트 전극과, 제 2 게이트 절연층 위에 형성되고 제 2 게이트 전극의 측면을 덮는 제 2 측벽 절연층과, 산화물 반도체층, 제 2 측벽 절연층과 접하는 제 2 소스 전극 및 제 2 드레인 전극을 가지고, 제 1 소스 전극 및 제 1 드레인 전극과, 제 2 소스 전극 및 제 2 드레인 전극은 전기적으로 분리되어 있는 것을 특징으로 한다.
또한, 트랜지스터마다 반도체층을 섬 형상으로 가공하지 않기 때문에, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극과, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극은 같은(단일의) 산화물 반도체층과 접하여 형성된다.
본 발명의 일 양태는 산화물 절연층을 형성하고, 산화물 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에, 제 1 포토리소그래피 공정에 의해 게이트 전극과 절연층의 적층을 형성하고, 게이트 절연층 위에, 게이트 전극 및 절연층의 측면을 덮는 측벽 절연층을 형성하고, 게이트 전극, 절연층, 및 측벽 절연층을 마스크로서 게이트 절연층의 일부를 선택적으로 제거하여 산화물 반도체층의 일부를 노출시키고, 산화물 반도체층의 일부에 접하여, 게이트 전극, 절연층, 및 측벽 절연층 위에, 제 2 포토리소그래피 공정에 의해 도전층을 형성하고, 도전층 위에 층간 절연층을 형성하고, 층간 절연층 및 도전층을, 게이트 전극 위의 절연층이 노출할 때까지 화학적 기계 연마법에 의해 제거하여 소스 전극 및 드레인 전극을 형성하는 것을 특징으로 한다.
본 발명의 일 양태는 제 1 절연층을 형성하고, 제 1 절연층 위에 제 2 절연층을 형성하고, 제 2 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 제 3 절연층을 형성하고, 제 3 절연층 위에 제 4 절연층을 형성하고, 제 4 절연층 위에, 제 1 포토리소그래피 공정에 의해 게이트 전극과 제 5 절연층의 적층을 형성하고, 제 4 절연층 위에, 게이트 전극 및 제 5 절연층의 측면을 덮는 제 6 절연층을 형성하고, 게이트 전극, 제 5 절연층, 및 제 6 절연층을 마스크로서, 제 3 절연층의 일부와 제 4 절연층의 일부를 선택적으로 제거하여 산화물 반도체층의 일부를 노출시키고, 노출된 산화물 반도체층에 접하여, 게이트 전극, 제 5 절연층, 및 제 6 절연층 위에, 제 2 포토리소그래피 공정에 의해 도전층을 형성하고, 도전층 위에 제 7 절연층을 형성하고, 제 7 절연층 위에 제 8 절연층을 형성하고, 제 7 절연층, 제 8 절연층, 및 도전층을, 제 5 절연층이 노출할 때까지 화학적 기계 연마법에 의해 제거하여 소스 전극 및 드레인 전극을 형성하는 것을 특징으로 한다.
본 발명의 일 양태에 의하면, 적어도 2개의 포토리소그래피 공정에 의해 트랜지스터를 제작할 수 있다.
또한, 제 2 포토리소그래피 공정에 의해 상기 도전층을 형성한 후, 세정 처리를 행하는 것이 바람직하다.
불순물 제거 처리는 플라즈마 처리, 또는 용액에 의한 처리에 의해 행할 수 있다. 플라즈마 처리로서는 산소 플라즈마 처리 또는 일산화 이질소 플라즈마 처리 등을 이용할 수 있다. 또한, 플라즈마 처리로서 희가스(대표적으로는 아르곤)를 이용해도 좋다.
또한, 용액에 의한 세정 처리로서는, TMAH(Tetramethylammonium Hydroxide) 용액 등의 알칼리성의 용액, 희불산, 옥살산 등의 산성의 용액, 물 등을 이용하여 행할 수 있다. 예를 들면, 희불산을 이용하는 경우, 50 중량% 불산을, 물로 1/102 내지 1/105 정도, 바람직하게는 1/103 내지 1/105 정도로 희석한 희불산을 사용한다. 즉, 농도가 0.5 중량% 내지 5×10－4 중량%의 희불산, 바람직하게는 5×10－2 중량% 내지 5×10－4 중량%의 희불산을 세정 처리에 이용하는 것이 바람직하다. 세정 처리에 의해, 산화물 반도체층의 표면에 부착된 불순물을 제거할 수 있다.
또한, 제 1 절연층, 제 4 절연층, 제 7 절연층은 수소, 수분, 수소화물, 또는 수산화물 등의 불순물이나, 산소에 대한 장벽을 가지는 재료를 이용하여 형성하는 것이 바람직하다. 상기 절연층에 배리어성을 가지는 재료를 이용함으로써, 기판이나 외부로부터의 불순물의 침수를 막는 것과 동시에, 산화물 반도체층으로부터의 산소의 이탈을 막을 수 있다.
또한, 제 2 절연층, 및 제 3 절연층은 산소를 포함하는 절연층을 이용하는 것이 바람직하다. 또한, 제 2 절연층, 및 제 3 절연층은 산화물 반도체층과 접하기 때문에, 층 중(벌크 중)에 적어도 화학양론비를 넘는 양의 산소가 존재하는 것이 바람직하다.
또한, 제 1 절연층, 및 제 2 절연층은 베이스층으로서 기능하고, 제 3 절연층, 및 제 4 절연층은 게이트 절연층으로서 기능한다.
상술한 바와 같이, 산화물 반도체층의 형성 공정시에 저저항화 원소가 혼입되거나, 또는 이 산화물 반도체층으로부터 산소(O)가 이탈하는 것 등에 기인하여, 이 산화물 반도체층의 측면 및 측면 근방의 영역이 저저항화 영역이 된다. 이 측면 및 측면 근방의 영역이 저저항화 영역이 되면, 이 저저항화 영역에 트랜지스터의 기생 채널이 형성될 우려가 생긴다. 트랜지스터의 기생 채널이 형성되면, 트랜지스터의 전기적 특성이 변화할 우려가 생긴다.
따라서, 트랜지스터의 산화물 반도체층의 측면 및 측면 근방의 영역에 저저항화 영역이 형성되지 않게 트랜지스터를 제작함으로써, 기생 채널이 형성되는 것을 억제할 수 있다.
또한, 기생 채널이 형성되는 것을 억제함으로써, 양호한 전기 특성을 가지는 트랜지스터를 실현할 수 있다.
또한, 본 발명의 일 양태는 게이트 전극(동일층에서 형성되는 배선을 포함함)을 형성하는 공정과, 절연층 내에 개구부를 형성하는 공정과, 소스 전극 및 드레인 전극이 되는 도전층(동일층에서 형성되는 배선을 포함함)을 형성하는 공정의 3개의 포토리소그래피 공정으로 트랜지스터를 제작하는 것을 특징으로 한다.
또한, 트랜지스터를 덮는 절연층에 개구부를 형성하기 위한 포토리소그래피 공정과, 이 개구부를 통하여 트랜지스터와 전기적으로 접속하기 위한 배선을 형성하는 포토리소그래피 공정을 추가해도 좋다.
산화물 반도체층을 섬 형상으로 가공하지 않기 때문에, 리크 전류의 전달 경로가 될 수 있는 산화물 반도체층의 측면이 형성되지 않는다. 따라서, 트랜지스터의 전기 특성을 양호한 것으로 할 수 있다.
보다 구체적으로는 기판 위나 절연층 위에 산화물 반도체층을 형성하는 경우는, 기판 전면 또는 절연층 전면에 산화물 반도체층을 성막하고, 성막한 산화물 반도체층을 섬 형상으로 가공하지 않고 이용한다. 산화물 반도체층 중, 한쌍의 전극인 소스 전극 및 드레인 전극간의, 게이트 절연층을 통하여 게이트 전극에 중첩하는 영역에 채널 형성 영역이 형성된다.
또한, 산화물 반도체층에 i형(진성) 또는 실질적으로 i형화한 산화물 반도체를 이용하는 것이 바람직하다. i형(진성) 또는 실질적으로 i형화한 산화물 반도체는 저항률이 크고, 절연성이 높다. 따라서, 산화물 반도체층을 섬 형상의 산화물 반도체층으로 가공하지 않아도, 다른 복수의 트랜지스터의 채널 형성 영역을 전기적으로 분리하는 것이 가능하게 된다.
또한, 이 섬 형상으로 가공하지 않는 산화물 반도체층을 이용하여 복수의 트랜지스터를 전기적으로 분리하려면, 복수의 트랜지스터 중 하나의 소스 전극 및 드레인 전극, 및, 다른 하나의 소스 전극 및 드레인 전극을 전기적으로 분리한다.
또한, 기판의 측면 주변의 영역이나 절연층의 측면 주변의 영역에서는 산화물 반도체층의 측면이 형성될 가능성이 있다. 이와 같이 산화물 반도체층의 측면이 형성되는 경우는, 산화물 반도체층의 측면은 채널 형성 영역의 측면과 일치시키지 않고, 충분히 떨어진 거리에 배치한다. 본 명세서에서, 이 충분히 떨어진 거리란, 산화물 반도체층의 측면 및 측면 근방의 영역에 저저항화 영역이 형성되었다고 하더라도, 이 저저항화 영역이 채널 형성 영역에는 영향을 미치지 않을 정도로 떨어진 거리를 말한다.
본 발명의 일 양태는 베이스 절연층 위에, 산화물 반도체층을 성막하고, 이 산화물 반도체층 위에, 게이트 절연층을 형성하고, 이 게이트 절연층 위에 제 1 도전층을 형성하고, 이 제 1 도전층의 일부를 제거하여, 이 산화물 반도체층 위에 게이트 전극을 형성하고, 이 게이트 전극 및 이 게이트 절연층 위에, 절연층을 형성하고, 이 게이트 절연층 및 이 절연층 각각의 일부를 제거하여, 이 산화물 반도체층에 이르는 개구부를 형성하고, 이 개구부에 묻도록 이 절연층 위에 제 2 도전층을 형성하고, 이 제 2 도전층의 일부를 제거하여, 이 절연층 위에 이 산화물 반도체층과 전기적으로 접속되는 소스 전극 및 드레인 전극을 형성하고, 이 산화물 반도체층을 섬 형상으로 가공하지 않는 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 제 2 도전층의 일부를 제거하여, 빗살 형상을 가지는 이 소스 전극 및 이 드레인 전극을, 이 게이트 전극을 끼우고, 각각의 빗살 형상의 볼록부가 중첩되지 않게 형성하는 것을 특징으로 한다.
본 발명의 일 양태는, 베이스 절연층 위에, 산화물 반도체층을 성막하고, 이 산화물 반도체층 위에, 게이트 절연층을 형성하고, 이 게이트 절연층 위에 제 1 도전층을 형성하고, 이 제 1 도전층의 일부를 제거하여, 이 산화물 반도체층 위에 게이트 전극을 형성하고, 이 게이트 전극 및 이 게이트 절연층 위에, 절연층을 형성하고, 이 절연층 및 이 게이트 절연층 각각의 일부를 제거하여, 이 산화물 반도체층에 이르는 제 1 개구부를 형성하고, 이 절연층 및 이 게이트 절연층 각각의 다른 일부를 제거하여, 이 게이트 전극을 끼우고 이 제 1 개구부와 반대측의 영역에 이 산화물 반도체층에 이르는 제 2 개구부를 형성하고, 이 제 1 개구부 및 이 제 2 개구부를 묻도록 이 절연층 위에 제 2 도전층을 형성하고, 이 제 2 도전층에 연마 처리를 행함으로써, 이 절연층 위에 형성된 이 제 2 도전층을 제거하여, 이 제 1 개구부 및 이 제 2 개구부에 소스 전극 및 드레인 전극을 형성하고, 이 소스 전극 및 이 드레인 전극 위에, 소스 배선 및 드레인 배선을 형성하고, 이 산화물 반도체층을 섬 형상으로 가공하지 않는 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 제 2 도전층의 연마 처리는 화학적 기계 연마 처리를 이용하여 행하는 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 베이스 절연층의 하부에, 이 산화물 반도체층과는 다른 금제대폭을 가지는 반도체층을 가지는 트랜지스터를 형성하는 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 베이스 절연층은 산소의 방출을 억제하는 블로킹층인 제 1 베이스 절연층 및 산소 과잉 영역을 가지는 제 2 베이스 절연층을 적층하여 형성되는 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 게이트 절연층은 이 산화물 반도체층과 접하여, 산소 과잉 영역을 가지는 제 1 게이트 절연층, 및, 이 게이트 전극과 접하여, 산소의 방출을 억제하는 블로킹층으로서 기능하는 제 2 게이트 절연층을 적층하여 형성되는 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 절연층은 산소의 방출을 억제하는 블로킹층으로서 기능하는 것을 특징으로 한다.
본 발명의 일 양태는, 베이스 절연층과, 이 베이스 절연층 위에 형성된 단일의 산화물 반도체층과, 적어도 제 1 트랜지스터와 제 2 트랜지스터를 가지는 반도체 장치이며, 이 제 1 트랜지스터는 이 산화물 반도체층 위에 형성된 게이트 절연층과, 이 게이트 절연층을 통하여, 이 산화물 반도체층 위에 설치된 제 1 게이트 전극과, 이 제 1 게이트 전극 및 이 게이트 절연층 위에 형성된 절연층과, 이 절연층 위에 설치되어, 이 제 1 게이트 전극을 끼우고, 빗살 형상의 형상을 가지는 제 1 소스 전극 및 제 1 드레인 전극을 가지고, 이 제 1 소스 전극의 빗살 형상의 볼록부 및 이 제 1 드레인 전극의 빗살 형상의 볼록부는 중첩되지 않게 배치되고, 이 제 2 트랜지스터는 이 산화물 반도체층 위에 형성된 이 게이트 절연층과, 이 게이트 절연층을 통하여, 이 산화물 반도체층 위에 설치된 제 2 게이트 전극과, 이 제 2 게이트 전극 및 이 게이트 절연층 위에 형성된 이 절연층과, 이 절연층 위에 설치되어, 이 제 2 게이트 전극을 끼우고, 빗살 형상의 형상을 가지는 제 2 소스 전극 및 제 2 드레인 전극을 가지고, 이 제 2 소스 전극의 빗살 형상의 볼록부 및 이 제 2 드레인 전극의 빗살 형상의 볼록부는 중첩되지 않게 배치되어, 이 제 1 트랜지스터의 채널 형성 영역과, 이 제 2 트랜지스터의 채널 형성 영역은, 이 단일의 산화물 반도체층의 다른 영역에 형성되는 것을 특징으로 한다.
본 발명의 일 양태는, 베이스 절연층과, 이 베이스 절연층 위에 형성된 단일의 산화물 반도체층과, 적어도 제 1 트랜지스터와 제 2 트랜지스터를 가지는 반도체 장치이며, 이 제 1 트랜지스터는 이 산화물 반도체층 위에 형성된 게이트 절연층과, 이 게이트 절연층을 통하여, 이 산화물 반도체층 위에 설치된 제 1 게이트 전극과, 이 제 1 게이트 전극 및 이 게이트 절연층 위에 형성된 절연층과, 이 게이트 절연층 및 이 절연층의 제 1 개구부 및 제 2 개구부에 파묻혀, 이 산화물 반도체층과 전기적으로 접속하는 제 1 소스 전극 및 제 1 드레인 전극과, 이 제 1 소스 전극 및 이 제 1 드레인 전극 위에 접하여 설치된 제 1 소스 배선 및 제 1 드레인 배선을 가지고, 이 제 2 트랜지스터는 이 산화물 반도체층 위에 형성된 이 게이트 절연층과, 이 게이트 절연층을 통하여, 이 산화물 반도체층 위에 설치된 제 2 게이트 전극과, 이 제 2 게이트 전극 및 이 게이트 절연층 위에 형성된 이 절연층과, 이 게이트 절연층 및 이 절연층의 제 3 개구부 및 제 4 개구부에 파묻혀, 이 산화물 반도체층과 전기적으로 접속하는 제 2 소스 전극 및 제 2 드레인 전극과, 이 제 2 소스 전극 및 이 제 2 드레인 전극 위에 접하여 설치된 제 2 소스 배선 및 제 2 드레인 배선을 가지고, 이 제 1 트랜지스터의 채널 형성 영역과, 이 제 2 트랜지스터의 채널 형성 영역은 이 단일의 산화물 반도체층의 다른 영역에 형성되는 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 베이스 절연층의 하부에, 이 산화물 반도체층과는 다른 금제대폭(band gap)을 가지는 반도체층을 가지는 트랜지스터가 설치되어 있는 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 베이스 절연층은 산소의 방출을 억제하는 블로킹층인 제 1 베이스 절연층 및 산소 과잉 영역을 가지는 제 2 베이스 절연층의 적층인 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 게이트 절연층은 이 산화물 반도체층과 접하는 제 1 게이트 절연층, 및, 이 게이트 전극과 접하는 제 2 게이트 절연층을 가지고, 이 제 1 게이트 절연층은 산소 과잉 영역을 가지고, 이 제 2 게이트 절연층은 산소의 방출을 억제하는 블로킹층으로서 기능하는 것을 특징으로 한다.
본 발명의 일 양태에 있어서, 이 절연층은 산소의 방출을 억제하는 블로킹층으로서 기능하는 것을 특징으로 한다.
본 발명의 일 양태는 포토리소그래피법을 이용한 트랜지스터의 제조 공정에 있어서, 도전층을 부분적으로 에칭함으로써 소스 전극 및 드레인 전극을 형성할 때에 이 도전층 위에 설치되는 마스크를, 전자빔 노광을 이용하여 형성하는 것을 특징으로 한다.
또한, 본 발명의 일 양태에서는 패터닝되어 있지 않은 산화물 반도체층을 이용하여 트랜지스터를 구성한다. 또한, 본 명세서에 있어서, 「패터닝」이란, 단일의 막(층)을 부분적으로 제거하여, 복수의 막(층)으로 분할하는 것을 말한다. 예를 들면, 기판 상면의 전부에 성막된 막(층)의 일부를 제거하여, 복수의 섬 형상의 막(층)으로 분할하는 것을 말한다. 또한, 본 명세서에서는 막(층)을 부분적으로 제거하는 것만으로는 「패터닝」에 해당하지 않는 것으로 한다. 예를 들면, 기판 상면의 전부에 성막된 막(층)의 일부를 제거하여, 단일의 막(층)에 개구를 형성하는 것은 「패터닝」에는 포함되지 않는 것으로 한다.
본 발명의 일 양태는 게이트 전극 위에 게이트 절연층을 형성하고, 이 게이트 절연층 위에 산화물 반도체층을 형성하고, 이 산화물 반도체층 위에 도전층을 형성하고, 이 도전층 위에 포지티브형의 레지스트를 형성하고, 전자빔 노광을 행한 후, 이 도전층을 선택적으로 에칭하여 제 1 도전층 및 제 2 도전층을 형성하고, 이 제 1 도전층 위에 일부 접하는 제 3 도전층과, 이 제 2 도전층 위에 일부 접하는 제 4 도전층을 형성하고, 이 제 1 도전층과 이 제 2 도전층의 간격은 이 제 3 도전층과 이 제 4 도전층의 간격보다 좁고, 이 제 1 도전층 및 이 제 3 도전층은 소스 전극이며, 이 제 2 도전층 및 이 제 4 도전층은 드레인 전극이며, 이 산화물 반도체층은 적어도 채널폭 방향에 있어서 패터닝되어 있지 않은 것을 특징으로 한다.
또한, 상기 산화물 반도체층은 구리, 알루미늄, 염소 등의 불순물이 거의 포함되지 않는 고순도화된 것인 것이 바람직하다. 트랜지스터의 제조 공정에서, 이러한 불순물이 혼입 또는 산화물 반도체층 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하고, 산화물 반도체층 표면에 부착된 경우에는 옥살산이나 희불산 등에 노출되거나, 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써, 산화물 반도체층 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는 산화물 반도체층의 구리 농도는 1×1018 atoms/cm3 이하, 바람직하게는 1×1017 atoms/cm3 이하로 한다. 또한, 산화물 반도체층의 알루미늄 농도는 1×1018 atoms/cm3 이하로 한다. 또한, 산화물 반도체층의 염소 농도는 2×1018 atoms/cm3 이하로 한다.
또한, 산화물 반도체층은 성막 직후에, 화학양론적 조성보다 산소가 많은 과포화 상태로 하는 것이 바람직하다. 예를 들면, 스퍼터링법을 이용하여 산화물 반도체층을 성막하는 장소, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 성막하는 것이 바람직하고, 특히 산소 분위기(산소 가스 100%)에서 성막을 행하는 것이 바람직하다. 성막 가스의 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100%의 분위기에서 성막하면, 예를 들면 성막 온도를 300℃ 이상으로 해도, 막 중으로부터의 Zn의 방출이 억제된다.
산화물 반도체층은 수소 등의 불순물이 충분히 제거됨으로써, 또는 충분한 산소가 공급되어 산소가 과포화 상태가 됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는 산화물 반도체층의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층 내의 수소 농도는 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 측정되는 것이다. 또한, 충분한 산소를 공급하여 산소를 과포화 상태로 하기 위해, 산화물 반도체층을 둘러싸도록 과잉 산소를 포함하는 절연층(SiOx 등)을 접하여 형성해도 좋다.
과잉 산소를 포함하는 절연층은 플라즈마 CVD법이나 스퍼터링법에서의 성막 조건을 적절히 설정하여 층 중에 산소를 많이 포함시킨 SiOx나, 산화 질화 실리콘을 이용한다. 또한, 많은 과잉 산소를 절연층에 포함시키고자 하는 경우에는 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의해 산소를 첨가해도 좋다.
과잉 산소를 포함하는 절연층의 수소 농도가 7.2×1020 atoms/cm3 이상인 경우에는 트랜지스터의 초기 특성의 편차의 증대, L 길이 의존성의 증대, 또한 BT 스트레스 시험에서 크게 열화되기 때문에, 과잉 산소를 포함하는 절연층의 수소 농도는 7.2×1020 atoms/cm3 미만으로 한다. 즉, 산화물 반도체층의 수소 농도는 5×1019 atoms/cm3 이하, 또한, 과잉 산소를 포함하는 절연층의 수소 농도는 7.2×1020 atoms/cm3 미만으로 하는 것이 바람직하다.
또한, 산화물 반도체층을 둘러싸고, 과잉 산소를 포함하는 절연층의 외측에 배치되도록, 산화물 반도체층으로부터의 산소의 이탈을 억제하는 블로킹층(AlOx층 등)을 형성하면 바람직하다.
과잉 산소를 포함하는 절연층 및 블로킹층으로 산화물 반도체층을 둘러싸는 것에 의해, 산화물 반도체층에서 화학양론적 조성과 거의 일치하는 상태, 또는 화학양론적 조성보다 산소가 많은 과포화 상태로 할 수 있다. 예를 들면, 산화물 반도체층이 IGZO인 경우, 화학양론적 조성의 일례는 In：Ga：Zn：O = 1：1：1：4［원자수비］이기 때문에, 산소의 원자수비가 4 또는 4 이상 포함하는 상태가 된다.
본 발명의 일 양태에 의하면, 반도체층을 섬 형상으로 가공하지 않기 때문에, 리크 전류의 전달 경로가 될 수 있는 반도체층의 측면이 형성되지 않는다. 따라서, 미세한 구조이어도 편차가 적고 양호한 전기 특성을 가지는 트랜지스터를 수율 좋게 제공할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
본 발명의 일 양태에 의하면, 종래보다 적은 포토리소그래피 공정으로 트랜지스터를 제작할 수 있어, 트랜지스터의 생산성을 높일 수 있다.
또한, 상기 트랜지스터를 포함하는 반도체 장치에서도, 고성능화, 고신뢰성화, 및 생산성의 향상을 달성할 수 있다.
본 발명의 일 양태에서는 도전층 위에 전자빔 노광을 이용하여 형성된 마스크를 제공한 상태로 이 도전층을 에칭함으로써, 소스 전극 및 드레인 전극을 형성한다. 여기서, 전자빔 노광을 이용하여 마스크를 형성하는 경우에는, 마스크의 미세한 가공이 가능하다. 따라서, 도전층 위에 이 마스크가 제공된 상태로 에칭함으로써 형성되는 소스 전극 및 드레인 전극의 간격(채널 길이)이 짧은 트랜지스터를 형성하는 것이 가능하게 된다. 예를 들면, 채널 길이가 50 nm 미만의 트랜지스터를 실현하는 것이 가능하게 된다.
또한, 본 발명의 일 양태에서는 패터닝되어 있지 않은 산화물 반도체층을 이용하여 트랜지스터를 구성한다. 따라서, 트랜지스터의 소스 전극과 드레인 전극이 산화물 반도체층의 측면(단면) 근방의 영역(산소(O)가 이탈하는 것 등에 기인하여 저저항화한 영역)을 통하여 전기적으로 접속될 개연성을 저감하는 것이 가능하게 된다. 즉, 이 트랜지스터에서의 기생 채널의 형성을 억제하는 것이 가능하다.
또한, 본 발명의 일 양태에서는 트랜지스터의 제작 공정에서의 산화물 반도체층의 패터닝에 필요한 공정이 불필요하게 된다. 이것에 의해, 이 트랜지스터의 제조 비용을 저감하고, 수율을 향상시키는 것 등이 가능하게 된다.
도 1은 반도체 장치를 설명하는 상면도 및 단면도.
도 2는 반도체 장치의 제작 방법을 설명하는 단면도.
도 3은 반도체 장치의 제작 방법을 설명하는 단면도.
도 4는 반도체 장치를 설명하는 단면도.
도 5는 반도체 장치를 설명하는 상면도, 단면도 및 회로도.
도 6은 반도체 장치를 설명하는 상면도 및 단면도.
도 7은 반도체 장치를 설명하는 회로도 및 사시도.
도 8은 반도체 장치를 설명하는 상면도 및 단면도.
도 9는 반도체 장치를 설명하는 단면도.
도 10은 반도체 장치를 설명하는 상면도 및 단면도.
도 11은 반도체 장치의 제작 방법을 설명하는 단면도.
도 12는 반도체 장치의 제작 방법을 설명하는 상면도.
도 13은 반도체 장치를 설명하는 상면도 및 단면도.
도 14는 반도체 장치의 제작 방법을 설명하는 단면도.
도 15는 반도체 장치의 제작 방법을 설명하는 상면도.
도 16은 반도체 장치를 설명하는 상면도 및 단면도.
도 17은 반도체 장치의 제작 방법을 설명하는 단면도.
도 18은 반도체 장치의 제작 방법을 설명하는 단면도.
도 19는 반도체 장치의 제작 방법을 설명하는 상면도.
도 20은 반도체 장치의 제작 방법을 설명하는 상면도.
도 21은 반도체 장치를 설명하는 단면도.
도 22는 반도체 장치를 설명하는 단면도.
도 23은 반도체 장치를 설명하는 상면도, 단면도 및 회로도.
도 24는 반도체 장치를 설명하는 상면도, 단면도 및 회로도.
도 25는 반도체 장치를 설명하는 상면도, 단면도 및 회로도.
도 26은 반도체 장치를 설명하는 사시도.
도 27은 반도체 장치를 설명하는 단면도.
도 28은 반도체 장치를 설명하는 단면도.
도 29는 반도체 장치를 설명하는 단면도.
도 30은 반도체 장치를 설명하는 단면도.
도 31은 반도체 장치를 설명하는 단면도.
도 32는 반도체 장치를 설명하는 단면도.
도 33은 반도체 장치를 설명하는 상면도 및 단면도.
도 34는 반도체 장치를 설명하는 회로도.
도 35는 반도체 장치의 제작 방법을 설명하는 단면도.
도 36은 반도체 장치를 설명하는 상면도 및 단면도.
도 37은 반도체 장치의 제작 방법을 설명하는 상면도 및 단면도.
도 38은 반도체 장치의 제작 방법을 설명하는 상면도 및 단면도.
도 39는 반도체 장치의 제작 방법을 설명하는 상면도 및 단면도.
도 40은 반도체 장치의 제작 방법을 설명하는 상면도 및 단면도.
도 41은 반도체 장치를 설명하는 단면도 및 회로도.
도 42는 반도체 장치를 설명하는 사시도.
도 43은 반도체 장치를 설명하는 단면도.
도 44는 반도체 장치를 설명하는 회로도.
도 45는 반도체 장치를 설명하는 블럭도.
도 46은 반도체 장치를 설명하는 블럭도.
도 47은 반도체 장치를 설명하는 블럭도.
도 48은 반도체 장치를 설명하는 단면도 및 회로도.
도 49는 반도체 장치를 설명하는 블럭도.
도 50은 전자기기를 설명하는 도면.
도 51은 전자기기를 설명하는 도면.
도 52는 과잉 산소의 이동의 계산에 이용한 모델도.
도 53은 도 52에 나타내는 모델도의 계산 결과.
도 54는 산소 결손의 이동의 계산에 이용한 모델도.
도 55는 도 54에 나타내는 모델도의 계산 결과.
실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략한다.
또한, 본 명세서 등에 있어서의 「제 1」, 「제 2」, 「제 3」 등의 서수는 구성 요소의 혼동을 피하기 위해 붙인 것이며, 수적으로 한정하는 것은 아니다.
또한, 도면 등에서 나타내는 각 구성의, 위치, 크기, 범위 등은 이해를 돕기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
또한, 트랜지스터의 「소스」나 「드레인」의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 이 때문에, 본 명세서에서는 「소스」나 「드레인」이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 일이 있고, 그 반대도 또한 마찬가지이다. 또한 「전극」이나 「배선」이라는 용어는 복수의 「전극」이나 「배선」이 일체로 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 가지는 것」은 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 가지는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 포함된다.
본 명세서 등에 있어서 두께에 관한 「대략 같다」라는 용어는 완전히 동일한 경우뿐만 아니라, 실질적으로 동일한 경우도 포함하는 취지로 이용한다. 예를 들면, 「대략 같다」에는 완전하게 동일한 경우와 비교하여 반도체 장치의 특성에 주는 영향을 무시할 수 있을 정도의 차이(특성에 주는 영향이 5% 이하)인 경우나, 의도하지 않고 약간 연마된 경우(연마량이 5 nm 미만 정도의 경우) 등이 포함된다.
또한, 본 명세서 등에 있어서 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 「바로 위」또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」이라는 표현이라면, 게이트 절연층과 게이트 전극과의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 한 형태를, 도 1을 이용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체층을 가지는 트랜지스터를 나타낸다.
트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도, 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 채널 영역의 상하에 게이트 절연층을 통하여 배치된 2개의 게이트 전극을 가지는 듀얼 게이트형이어도 좋다.
도 1(A) 내지 도 1(C)에 나타내는 트랜지스터(540a)는 탑 게이트 구조의 트랜지스터의 일례이다. 도 1(A)은 상면도이며, 도 1(A) 중의 일점 쇄선 X1－X2로 절단한 단면이 도 1(B)에 상당하고, 도 1(A) 중의 일점 쇄선 Y1－Y2로 절단한 단면이 도 1(C)에 상당한다.
채널 길이 방향의 단면도인 도 1(B) 및 채널 폭 방향의 단면도인 도 1(C)에 나타내는 바와 같이, 트랜지스터(540a)를 포함하는 반도체 장치는 절연층(536)이 형성된 절연 표면을 가지는 기판(500) 위에, 산화물 반도체층(503), 소스 전극(505a), 드레인 전극(505b), 게이트 절연층(502), 게이트 전극(501), 게이트 전극(501)의 측면에 형성된 측벽 절연층(512), 게이트 전극(501) 위에 형성된 절연층(513), 소스 전극(505a) 및 드레인 전극(505b) 위에 형성된 층간 절연층(517), 층간 절연층(517) 위에 형성된 층간 절연층(515), 트랜지스터(540a)를 덮는 절연층(507)을 가진다. 또한, 도면을 이해하기 쉽게 하기 위해, 도 1(A)에서는 일부의 구성 요소의 기재를 생략하였다.
절연층(536)은 베이스층으로서 기능한다. 또한, 본 실시형태에 나타내는 절연층(536)은 절연층(536a), 절연층(536b)의 적층에 의해 구성하는 예를 나타낸다. 또한, 본 실시형태에 나타내는 게이트 절연층(502)은 게이트 절연층(502a), 게이트 절연층(502b)의 적층에 의해 구성하는 예를 나타내고 있다. 절연층(536a), 게이트 절연층(502b), 층간 절연층(517)은 수소, 수분, 수소화물, 또는 수산화물 등의 불순물이나, 산소에 대한 배리어성을 가지는 재료를 이용하는 것이 바람직하다. 상기 절연층에 배리어성을 가지는 재료를 적용함으로써, 외부로부터의 불순물의 침입을 방지함과 동시에, 산화물 반도체층(503), 절연층(536b), 게이트 절연층(502a)으로부터의 산소의 이탈을 막을 수 있다.
층간 절연층(515)은 트랜지스터(540a)에 의한 요철을 평탄화하도록 형성되어 있고, 이 상면의 높이(기판(500) 표면으로부터의 수직 거리)는 측벽 절연층(512), 및 절연층(513)과 대략 같다. 또한, 소스 전극(505a) 및 드레인 전극(505b)의 상면의 높이는 층간 절연층(515), 측벽 절연층(512), 및 절연층(513)의 상면의 높이보다 낮고, 게이트 전극(501)의 상면의 높이보다 높다.
또한, 도 1에서, 절연층(507)은 층간 절연층(515), 층간 절연층(517), 소스 전극(505a), 드레인 전극(505b), 측벽 절연층(512), 절연층(513)과 접하여 형성되어 있다.
또한, 산화물 반도체층(503) 내의 게이트 전극(501)과 중첩하는 영역을 채널 형성 영역이라고 하고, 산화물 반도체층(503) 내의 소스 전극(505a)과 접하는 영역을 소스 영역이라고 하고, 산화물 반도체층(503) 내의 드레인 전극(505b)과 접하는 영역을 드레인 영역이라고 한다. 또한, 산화물 반도체층(503) 내의 채널 형성 영역과 소스 영역의 사이의 영역을 오프셋 영역(506a)이라고 하고, 채널 형성 영역과 드레인 영역 사이의 영역을 오프셋 영역(506b)이라고 한다. 오프셋 영역(506a), 및 오프셋 영역(506b)은 산화물 반도체층(503) 내의 측벽 절연층(512)과 중첩하는 위치에 형성된다.
즉, 채널 형성 영역, 소스 영역, 드레인 영역, 오프셋 영역(506a), 오프셋 영역(506b)은 자기 정합에 의해 형성된다. 또한, 오프셋 영역을 형성함으로써, 채널 형성 영역과 소스 전극(505a) 사이에 생기는 기생 용량을 저감할 수 있다. 또한, 채널 형성 영역과 드레인 전극(505b) 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 자기 정합에 의해 채널 형성 영역이 형성되기 때문에, 트랜지스터의 미세화가 실현되기 쉽고, 온 특성(예를 들면, 온 전류 및 전계 효과 이동도)이 높고, 고속 동작이 가능하게 된다.
산화물 반도체층(503)에 이용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서, 그것들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 지르코늄(Zr)을 가지는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 루테늄(Lu)의 어느 일종 혹은 복수종을 가져도 좋다.
예를 들면, 산화물 반도체층(503)으로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물, In－Ga계 산화물, 3원계 금속의 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기함), In－Al－Zn계 산화물, In－Sn－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물, In－Hf－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물, 4원계 금속의 산화물인 In－Sn－Ga－Zn계 산화물, In－Hf－Ga－Zn계 산화물, In－Al－Ga－Zn계 산화물, In－Sn－Al－Zn계 산화물, In－Sn－Hf－Zn계 산화물, In－Hf－Al－Zn계 산화물을 이용할 수 있다.
또한, 여기서, 예를 들면, In－Ga－Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m＞0)로 표기되는 재료를 이용해도 좋다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n＞0)으로 표기되는 재료를 이용해도 좋다.
예를 들면, In：Ga：Zn = 1：1：1(= 1/3：1/3：1/3), In：Ga：Zn = 2：2：1(= 2/5：2/5：1/5), 혹은 In：Ga：Zn = 3：1：2(= 1/2：1/6：1/3)의 원자수비의 In－Ga－Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은 In：Sn：Zn = 1：1：1(= 1/3：1/3：1/3), In：Sn：Zn = 2：1：3(= 1/3：1/6：1/2) 혹은 In：Sn：Zn = 2：1：5(= 1/4：1/8：5/8)의 원자수비의 In－Sn－Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 이것들에 한정되는 것은 아니고, 필요로 하는 반도체 특성(이동도, 스레숄드값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In－Sn－Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In－Ga－Zn계 산화물에서도, 벌크 내 결함 밀도를 낮게 함으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In：Ga：Zn = a：b：c(a＋b＋c = 1)인 산화물의 조성이, 원자수비가 In：Ga：Zn = A：B：C(A＋B＋C = 1)의 산화물의 조성의 근방이라는 것은 a, b, c가, (a－A)2＋(b－B)2＋(c－C)2≤r2를 만족하는 것을 말한다. r로서는 예를 들면, 0.05로 하면 좋다. 다른 산화물에 있어서도 마찬가지이다.
본 실시형태에 개시하는 산화물 반도체에는 단결정 산화물 반도체, 다결정(폴리 크리스탈이라고도 함) 산화물 반도체, 또는 비정질 산화물 반도체 외에, CAAC－OS(C Axis Aligned Crystalline Oxide Semiconductor)를 이용할 수 있다.
CAAC－OS층을 얻는 방법의 일례로서, 다음의 3가지 방법을 들 수 있다. 1번째는 성막 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체층의 성막을 행하여, 표면에 대략 수직으로 c축 배향시키는 방법이다. 2번째는 산화물 반도체층을 얇게 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행하여, 표면에 대략 수직으로 c축 배향시키는 방법이다. 3번째는 1번째층를 얇게 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행하여, 2번째층의 성막을 행하고, 표면에 대략 수직으로 c축 배향시키는 방법이다.
CAAC－OS는 완전한 단결정은 아니고, 완전한 비정질도 아니다. CAAC－OS는 비정질상(amorphous phase)으로 결정부를 가지는 결정-비정질 혼상 구조의 산화물 반도체이다. 또한, 이 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기인 것이 많다. 또한, 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서는 CAAC－OS에 포함되는 비정질부와 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC－OS에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 따라서, CAAC－OS는 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC－OS에 포함되는 결정부는 c축이 CAAC－OS의 피형성면 또는 표면에 수직인 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 수직인 방향에서 볼 때 금속 원자가 층상(層狀) 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다.
또한, CAAC－OS에 포함되는 결정부는 c축이 CAAC－OS의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, ab면에 수직인 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다고 바꾸어 말할 수도 있다.
또한, 다른 결정부간에서, 각각 a축 및 b축의 방향이 상이하여도 좋다. 본 명세서에서, 단지 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단지 평행이라고 기재하는 경우, －5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC－OS에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC－OS의 형성 과정에서, 산화물 반도체층의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 일이 있다. 또한, CAAC－OS에 불순물을 첨가함으로써, 이 불순물 첨가 영역에서 결정부가 비정질화하는 일도 있다.
CAAC－OS에 포함되는 결정부의 c축은 CAAC－OS의 피형성면 또는 표면에 수직인 방향으로 정렬되기 때문에, CAAC－OS의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 일이 있다. 또한, 결정부의 c축의 방향은 CAAC－OS가 형성되었을 때의 피형성면 또는 표면에 수직인 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC－OS를 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 이 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체층을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC－OS와 같이 결정부를 가지는 산화물 반도체에서는 벌크 내 결함을 보다 저감할 수 있어, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 산술 평균면 거칠기(Ra)가 1 nm 이하, 바람직하게는 0.3 nm 이하, 보다 바람직하게는 0.1 nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식 (1)로 정의된다.
[수학식 1]
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여기서, 지정면이란, 거칠기 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 표시되는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 장방형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0라고 한다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 측정할 수 있다.
산화물 반도체층의 두께는 1 nm 이상 30 nm 이하(바람직하게는 5 nm 이상 10 nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다. 또한, 산화물 반도체층(503)은 스퍼터링 타겟 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태로 성막을 행하는 스퍼터링 장치를 이용하여 성막해도 좋다.
도 2(A) 내지 도 2(D) 및 도 3(A) 내지 도 3(D)에 트랜지스터(540a)를 가지는 반도체 장치의 제작 방법의 일례를 나타낸다.
우선, 기판(500) 위에 절연층(536)을 형성한다.
기판(500)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 바륨 붕규산 유리(barium borosilicate glass)나 알루미노 붕규산 유리(aluminoborosilicate glass) 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이러한 기판 위에 반도체 소자가 형성된 것을, 기판(500)으로서 이용해도 좋다.
또한, 기판(500)으로서, 가요성 기판을 이용하여 반도체 장치를 제작해도 좋다. 가요성을 가지는 반도체 장치를 제작하려면, 가요성 기판 위에 산화물 반도체층(503)을 포함하는 트랜지스터(540a)를 직접 제작해도 좋고, 다른 제작 기판에 산화물 반도체층(503)을 포함하는 트랜지스터(540a)를 제작하고, 그 후 가요성 기판에 박리, 전치해도 좋다. 또한, 제작 기판으로부터 가요성 기판으로 박리, 전치하기 위해, 제작 기판과 산화물 반도체층(503)을 포함하는 트랜지스터(540a)와의 사이에 박리층을 형성하면 좋다.
절연층(536)으로서는 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이들의 혼합 재료를 이용하여 형성할 수 있다. 또한, 본 명세서에서, 산화 질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것을 가리키고, 질화 산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것을 가리키는 것으로 한다. 예를 들면, 산화 질화 실리콘이란, 산소가 50 원자% 이상 70 원자% 이하, 질소가 0.5 원자% 이상 20 원자% 이하, 규소가 25 원자% 이상 35 원자% 이하의 범위에서 포함되는 것을 말한다. 또한, 구성 원소의 함유 비율은 그 합계가 100 원자%를 넘지 않는 값을 취한다. 여기서, 산소 및 질소의 함유량은 러더포드 후방 산란법(RBS：Rutherford Backscattering Spectrometry) 또는 수소 전방 산란법(HFS：Hydrogen Forward scattering Spectrometry)을 이용하여 측정하는 것으로 한다.
또한, 절연층(536)으로서 열산화막을 이용해도 좋다. 열산화막은 기판을 산화성 분위기 중에서 열처리함으로써, 기판 표면을 산화시켜 형성할 수 있다. 예를 들면, 기판(500)으로서 단결정 실리콘 기판을 이용하여, 산소를 포함하는 분위기나 수증기를 포함하는 분위기 중에서, 900℃ 내지 1200℃에서 수시간의 열처리를 행함으로써, 기판(500)의 표면에 열산화막을 형성할 수 있다.
또한, 절연층(536)은 단층이어도 적층이어도 좋다. 본 실시형태에서는 절연층(536)으로서, 절연층(536a)과 절연층(536b)의 적층을 이용한다. 또한, 기판(500) 위에 형성하는 절연층(536a)은 질화 실리콘이나 산화 알루미늄 등의 수소, 수분, 수소화물, 또는 수산화물 등의 불순물이나, 산소에 대한 장벽을 가지는 재료를 이용하는 것이 바람직하다. 또한, 절연층(536a) 위에 형성하는 절연층(536b)은 산화물 반도체층(503)과 접하기 때문에, 층 중(벌크 중)에 적어도 화학양론비를 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들면, 절연층(536b)으로서 산화 실리콘을 이용하는 경우에는, SiO2 ＋α(단,α＞0)로 한다. 이러한 절연층(536b)을 이용함으로써, 산화물 반도체층(503)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다. 산화물 반도체층(503)에 산소를 공급함으로써, 산화물 반도체층(503) 내의 산소 결손을 보충할 수 있다.
본 실시형태에서는 기판(500)으로서 단결정 실리콘 기판을 이용하고, 절연층(536a)으로서 기판(500) 위에 플라즈마 CVD법에 의해 두께 50 nm의 질화 실리콘층을 형성하고, 절연층(536a) 위에 절연층(536b)으로서 두께 300 nm의 산화 실리콘층을 형성한다(도 2(A) 참조).
절연층(536) 형성시의 온도는 기판(500)이 견딜 수 있는 온도 이하이고, 보다 높은 것이 바람직하다. 예를 들면, 기판(500)을 350℃ 이상 450℃ 이하의 온도로 가열하면서 절연층(536)을 형성한다. 또한, 절연층(536) 형성시의 온도는 일정한 것이 바람직하다. 예를 들면, 절연층(536)의 형성을, 기판(500)을 350℃로 가열하여 행한다.
또한, 절연층(536)의 형성 후, 감압 하, 질소 분위기 하, 희가스 분위기 하, 또는 초건조 에어 질소 분위기 하에서, 가열 처리를 행하여도 좋다. 가열 처리에 의해 절연층(536)에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 농도를 저감할 수 있다. 가열 처리도는 기판(500)이 견딜 수 있는 온도 이하이며, 보다 높은 온도에서 행하는 것이 바람직하다. 구체적으로는 절연층(536)의 성막 온도 이상, 기판(500)의 변형점 이하에서 행하는 것이 바람직하다.
또한, 절연층(536)의 수소 농도는, 5×1018 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이하로 하는 것이 바람직하다.
또한, 절연층(536)의 형성 후, 절연층(536)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온의 어느 하나를 포함함)를 도입하여, 절연층(536)을 화학양론적 조성보다 산소가 많은 영역을 가지는(산소 과잉 영역을 가진다) 상태로 해도 좋다. 산소의 도입은 산소 분위기 하에 의한 열처리나, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 산소를 포함하는 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다. 예를 들면, 산소를 포함하는 분위기 하에서 행하는 플라즈마 처리를 행하는 경우는 애싱 장치를 이용할 수 있다.
또한, 산소의 도입에 의해, 절연층(536)을 구성하는 원소와 수소 간의 결합, 혹은 이 원소와 수산기 사이의 결합을 절단함과 동시에, 이들 수소 또는 수산기가 산소와 반응하여 물을 생성하기 때문에, 산소의 도입 후에 가열 처리를 행하면, 불순물인 수소 또는 수산기가 물로서 이탈하기 쉬워진다. 이 때문에, 절연층(536)에 산소를 도입한 후에 가열 처리를 행하여도 좋다. 그 후, 절연층(536)에 산소를 더 도입하여, 절연층(536)을 산소 과잉의 상태로 해도 좋다. 또한, 절연층(536)에 대한 산소의 도입과 가열 처리는 각각을 번갈아 복수회 행하여도 좋다. 또한, 가열 처리와 산소의 도입을 동시에 행하여도 좋다.
다음에, 절연층(536) 위에 산화물 반도체층(503)을 스퍼터링법에 의해 형성한다(도 2(A) 참조).
산화물 반도체층(503)의 형성 공정에 있어서, 산화물 반도체층(503)에 수소, 또는 물이 가능한 한 포함되지 않게 하기 위해, 산화물 반도체층(503)의 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 절연층(536)이 형성된 기판을 예비 가열하여, 기판 및 절연층(536)에 흡착된 수소, 수분 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다.
절연층(536)에 있어서 산화물 반도체층(503)이 접하여 형성되는 영역에, 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마법), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로서는 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판측에 RF 전원을 이용하여 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다. 역스퍼터링을 행하면 절연층(536)의 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 행하여도 좋고, 그것들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 절연층(536) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
평탄화 처리는 예를 들면, 절연층(536)으로서 이용하는 산화 실리콘층 표면에 화학적 기계 연마법에 의해 연마 처리(연마 조건：폴리우레탄계 연마포, 실리카계 슬러리, 슬러리 온도 실온, 연마압 0.001 MPa, 연마시 회전수(테이블/스핀들) 60 rpm/56 rpm, 연마 시간 0.5분)를 행하여, 산화 실리콘층 표면에서의 평균 면거칠기(Ra)를 약 0.15 nm로 하면 좋다.
또한, 산화물 반도체층(503)을 형성하기 위한 스퍼터링 가스는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 스퍼터링 가스에는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
또한, 산화물 반도체층(503)은 산소가 많이 포함되는 조건(예를 들면, 산소 100%의 분위기 하에서 스퍼터링법에 의해 성막을 행하는 등)에서 형성하고, 산소를 많이 포함하거나 또는 산소가 과포화인 상태(바람직하게는 산화물 반도체가 결정 상태에서의 화학양론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있는 상태)로 하는 것이 바람직하다.
예를 들면, 스퍼터링법을 이용하여 산화물 반도체층을 형성하는 경우, 스퍼터링 가스의 산소가 차지하는 비율이 많은 조건에서 행하는 것이 바람직하고, 스퍼터링 가스를 산소 가스 100%로 하여 행하는 것이 바람직하다. 스퍼터링 가스 중의 산소 가스가 차지하는 비율이 많은 조건, 특히 산소 가스 100%로 형성하면, 예를 들면 형성 온도를 300℃ 이상으로 해도, 산화물 반도체층 내로부터의 Zn의 방출이 억제된다.
산화물 반도체층(503)은 구리, 알루미늄, 염소 등의 불순물이 거의 포함되지 않는 고순도화된 것인 것이 바람직하다. 트랜지스터의 제조 공정에서, 이러한 불순물이 혼입 또는 산화물 반도체층 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하다. 구체적으로는 산화물 반도체층(503)의 구리 농도는 1×1018 atoms/cm3 이하, 바람직하게는 1×1017 atoms/cm3 이하로 한다. 또한, 산화물 반도체층(503)의 알루미늄 농도는 1×1018 atoms/cm3 이하로 한다. 또한, 산화물 반도체층(503)의 염소 농도는 2×1018 atoms/cm3 이하로 한다.
또한, 산화물 반도체층(503) 내의 나트륨(Na), 리튬(Li), 칼륨(K) 등의 알칼리 금속의 농도는, Na는 5×1016 atoms/cm3 이하, 바람직하게는 1×1016 atoms/cm3 이하, 더욱 바람직하게는 1×1015 atoms/cm3 이하, Li는 5×1015 atoms/cm3 이하, 바람직하게는 1×1015 atoms/cm3 이하, K는 5×1015 atoms/cm3 이하, 바람직하게는 1×1015 atoms/cm3 이하로 하는 것이 바람직하다.
본 실시형태에서는 산화물 반도체층(503)으로서, AC 전원 장치를 가지는 스퍼터링 장치를 이용한 스퍼터링법에 의해, 두께 35 nm의 In－Ga－Zn계 산화물(IGZO)층을 형성한다. 스퍼터링법으로 제작하기 위한 타겟으로서는, 조성으로서 In：Ga：Zn = 3：1：2［원자수비］의 금속 산화물 타겟을 이용한다.
또한, 금속 산화물 타겟의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체층(503)은 치밀한 막으로 할 수 있다.
산화물 반도체층(503)을, 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
우선, 감압 상태로 보유된 성막실 내에 기판을 보유한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타겟을 이용하여 기판(500) 위에 산화물 반도체층(503)을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체층(503)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 절연층(536)과 산화물 반도체층(503)을 대기에 해방하지 않고 연속적으로 형성해도 좋다. 절연층(536)과 산화물 반도체층(503)을 대기에 노출시키지 않고 연속하여 형성하면, 절연층(536) 표면에 수소나 수분 등의 불순물이 부착되는 것을 방지할 수 있다.
또한, 산화물 반도체층(503) 형성 후에, 산화물 반도체층(503) 내의 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압 하 또는 질소 분위기 하 등에서 행할 수 있다. 예를 들면, 가열 처리 장치의 하나인 전기로에 기판을 도입하여, 산화물 반도체층(503)에 대하여 질소 분위기 하 450℃에서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 가열 처리로서 650℃∼700℃의 고온에서 가열한 불활성 가스 중에 기판을 넣어 몇 분간 가열한 후, 기판을 불활성 가스 중에서 GRTA를 행하여도 좋다.
또한, 가열 처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 가열 처리에 의해 산화물 반도체층(503)을 가열한 후, 같은 노에 고순도의 산소 가스, 고순도의 일산화 이질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20 ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하의 공기)를 도입해도 좋다. 산소 가스 또는 일산화 이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 열처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소한 산화물 반도체를 구성하는 주성분 재료인 산소를 공급하는 것에 의해, 산화물 반도체 내의 산소 결손이 저감되어, 산화물 반도체층(503)을 i형(진성) 또는 실질적으로 i형화할 수 있다. 이 점에서는, 실리콘 등과 같이 불순물 원소를 첨가한 i형화는 아니기 때문에, 산화물 반도체의 i형화는 종래에 없는 기술 사상을 포함하는 것이라고 할 수 있다.
탈수화 또는 탈수소화를 위한 가열 처리는 산화물 반도체층의 형성 후라면, 섬 형상의 산화물 반도체층(503)의 형성 전에 행하여도 좋고, 형성 후에 행하여도 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수회 행하여도 좋고, 다른 가열 처리와 겸해도 좋다.
또한, 탈수화 또는 탈수소화 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 이탈하여 감소하게 될 우려가 있다. 산화물 반도체층에 있어서, 산소가 이탈한 개소에서는 산소 결손이 존재하고, 이 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 부르는 도너 준위가 생기게 된다.
이 때문에, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층(503)에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온의 어느 것을 포함함)를 도입하여 층 중에 산소를 공급해도 좋다.
탈수화 또는 탈수소화 처리를 행한 산화물 반도체층(503)에, 산소를 도입하여 층 중에 산소를 공급함으로써, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 생긴 산화물 반도체 내의 산소 결손을 저감하여, 산화물 반도체층(503)을 i형(진성)화할 수 있다. i형(진성)화한 산화물 반도체층(503)을 가지는 트랜지스터는 전기 특성 변동이 억제되어 있어 전기적으로 안정적이다.
산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 산소를 포함하는 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
산소의 도입 공정은 산화물 반도체층(503)에 산소 도입하는 경우, 산화물 반도체층(503)에 직접 도입해도 좋고, 다른 층을 통과하여 산화물 반도체층(503)에 도입해도 좋다. 산소를 다른 층을 통과하여 도입하는 경우는, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법 등을 이용하면 좋지만, 산소가 노출된 산화물 반도체층(503)에 직접 도입하는 경우는 산소를 포함하는 분위기 하에서 행하는 플라즈마 처리 등도 이용할 수 있다.
또한, 산소의 도입에 의해, 산화물 반도체층(503)을 구성하는 원소와 수소의 사이의 결합, 혹은 이 원소와 수산기 사이의 결합을 절단함과 동시에, 이러한 수소 또는 수산기가 산소와 반응함으로써 물을 생성하기 때문에, 산소의 도입 후에 가열 처리를 행하면 불순물인 수소 또는 수산기가, 물로서 이탈하기 쉬워진다. 이 때문에, 산화물 반도체층(503)에 산소를 도입한 후에 가열 처리를 행하여도 좋다. 그 후, 산화물 반도체층(503)에 산소를 더 도입하여, 산화물 반도체층(503)을 산소 과잉의 상태로 해도 좋다. 또한, 산화물 반도체층(503)에의 산소의 도입과 가열 처리는 각각을 번갈아 복수회 행하여도 좋다. 또한, 가열 처리와 산소의 도입을 동시에 행하여도 좋다.
이와 같이, 산화물 반도체층(503)은 수소 등의 불순물이 충분히 제거됨으로써 고순도화되고, 또한, 충분한 산소가 공급되어 산화물 반도체층(503) 내의 산소 결손이 저감됨으로써, i형(진성) 또는 실질적으로 i형(진성)화된 것인 것이 바람직하다.
전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되어 고순도화된 산화물 반도체(purified OS)는, 그 후, 산화물 반도체에 산소를 공급하여, 산화물 반도체 내의 산소 결손을 저감함으로써 i형(진성)의 산화물 반도체 또는 i형에 한없이 가까운(실질적으로 i형화한) 산화물 반도체로 할 수 있다. 채널이 형성되는 반도체층에 i형 또는 실질적으로 i형화된 산화물 반도체를 이용한 트랜지스터는 오프 전류가 현저하게 낮다는 특성을 가진다.
구체적으로, 고순도화된 산화물 반도체층의 수소 농도는 SIMS 분석법에 의한 수소 농도의 측정값이, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 한다. 또한, 산화물 반도체층(503)에 충분한 산소를 공급하여 산소를 과포화 상태로 하기 위해, 산화물 반도체층(503)을 끼우도록 산소를 많이 포함하는 절연층(산화 실리콘층 등)을 접하여 형성하는 것이 바람직하다.
또한, 산소를 많이 포함하는 절연층의 수소 농도도 트랜지스터의 특성에 영향을 주기 때문에 중요하다. 산소를 많이 포함하는 절연층의 수소 농도가, 7.2×1020 atoms/cm3 이상인 경우에는 트랜지스터의 초기 특성의 편차의 증대, L 길이 의존성의 증대, 또한 BT 스트레스 시험에서 크게 열화되기 때문에, 산소를 많이 포함하는 절연층의 수소 농도는 7.2×1020 atoms/cm3 미만으로 한다. 즉, 산화물 반도체층의 수소 농도는 5×1019 atoms/cm3 이하이며, 또한, 산소를 많이 포함하는 절연층의 수소 농도는 7.2×1020 atoms/cm3 미만으로 하는 것이 바람직하다.
여기서, 수소 농도의 SIMS 분석에 대하여 설명하기로 한다. SIMS 분석은 그 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란하다는 것이 알려져 있다. 따라서, 층 중에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 층이 존재하는 범위에서, 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에서의 평균값을, 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 층의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아, 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 이 막이 존재하는 영역에서의, 수소 농도의 최대값 또는 최소값을, 이 막 중의 수소 농도로서 채용한다. 또한 이 막이 존재하는 영역에서, 최대값을 가지는 산형(山型)의 피크, 최소값을 가지는 곡형(谷型)의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
또한, i형(진성) 또는 실질적으로 i형(진성)화된 산화물 반도체는 저항률이 높고, 실질적으로 절연체로서 기능한다. 이 때문에, 트랜지스터마다 반도체층을 분리하지 않아도, 다른 복수의 트랜지스터의 채널 형성 영역을 전기적으로 분리하는 것이 가능하게 된다. 즉, 산화물 반도체층(503)에 i형(진성) 또는 실질적으로 i형(진성)화된 산화물 반도체를 이용함으로써, 산화물 반도체층(503)을 섬 형상으로 가공하기 위한 포토리소그래피 공정을 생략할 수 있다. 추가하여, 산화물 반도체층(503)을 섬 형상으로 가공하지 않기 때문에, 누출 전류의 전달 경로가 될 수 있는 반도체층의 측면이 형성되지 않고, 전기 특성이 양호한 트랜지스터를 실현하는 것이 가능하게 된다. 특히 트랜지스터의 채널 길이를 100 nm 이하, 또 60 nm 미만으로 한 경우에도, 전기 특성이 양호한 트랜지스터를 실현하는 것이 가능하게 된다. 따라서, 소비 전류가 저감된 반도체 장치를 실현하는 것이 가능하게 된다.
다음에, 산화물 반도체층(503)을 덮는 게이트 절연층(542)을 형성한다(도 2(B) 참조).
또한, 게이트 절연층(542)의 피복성을 향상시키기 위해, 산화물 반도체층(503) 표면에도 상기 평탄화 처리를 행하여도 좋다. 특히 게이트 절연층(542)으로서 얇은 두께의 절연층을 이용하는 경우, 산화물 반도체층(503) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연층(542)의 두께는 1 nm 이상 20 nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 형성할 수 있다. 또한, 게이트 절연층(542)은 스퍼터링 타겟 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태로 성막을 행하는 스퍼터링 장치를 이용하여 성막해도 좋다.
또한, 게이트 절연층(542)은 단층이어도 적층이어도 좋다. 본 실시형태에서는 게이트 절연층(542)으로서 게이트 절연층(542a)과 게이트 절연층(542b)의 적층을 이용한다. 게이트 절연층(542)의 재료로서는 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이들의 혼합 재료를 이용하여 형성할 수 있다.
또한, 일반적으로, 용량 소자는 대향하는 2개의 전극 사이에 유전체를 끼우는 구성을 가지고, 유전체의 두께가 얇을수록(대향하는 2개의 전극간 거리가 짧을 수록), 또한, 유전체의 유전율이 클수록 용량값이 커진다. 단, 용량 소자의 용량값을 늘리기 위해 유전체를 얇게 하면, 2개의 전극 사이에 생기는 리크 전류가 증가하기 쉬워지고, 또한, 용량 소자의 절연 내압이 저하하기 쉬워진다.
트랜지스터의 게이트 전극, 게이트 절연층, 반도체층이 중첩하는 부분은 상술한 용량 소자로서 기능한다(이하, 「게이트 용량」이라고도 칭함). 또한, 반도체층의 게이트 절연층을 통하여 게이트 전극과 중첩하는 영역에 채널이 형성된다. 즉, 게이트 전극과 채널 형성 영역이 용량 소자의 2개의 전극으로서 기능하고, 게이트 절연층이 용량 소자의 유전체로서 기능한다. 게이트 용량의 용량값은 큰 것이 바람직하지만, 용량값을 늘리기 위해 게이트 절연층을 얇게 하면, 상술한 리크 전류의 증가나, 절연 내압의 저하와 같은 문제가 생기기 쉽다.
따라서, 게이트 절연층(542)으로서, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x＞0, y＞0, z＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x＞0, y＞0, z＞0)), 산화 하프늄, 산화 이트륨 등의 high－k 재료를 이용하면, 게이트 절연층(542)을 두껍게 해도, 게이트 전극(501)과 산화물 반도체층(503) 간의 용량값을 충분히 확보하는 것이 가능하게 된다.
예를 들면, 게이트 절연층(542)으로서, 유전율이 큰 high－k 재료를 이용하면, 게이트 절연층(542)을 두껍게 해도, 게이트 절연층(542)에 산화 실리콘을 이용한 경우와 동등한 용량값을 실현할 수 있기 때문에, 게이트 전극(501)과 산화물 반도체층(503) 사이에 생기는 리크 전류를 저감할 수 있다. 또한, 게이트 전극(501)과 같은 층을 이용하여 형성된 배선과, 이 배선과 중첩하는 다른 배선과의 사이에 생기는 리크 전류를 저감할 수 있다. 또한, 게이트 절연층(542)을 high－k 재료와, 상기 재료와의 적층 구조로 해도 좋다.
게이트 절연층(542)은 산화물 반도체층(503)과 접하는 부분에서 산소를 포함하는 것이 바람직하다. 본 실시형태에서는 산화물 반도체층(503)과 접하는 게이트 절연층(542a)은 막 중(벌크 중)에 적어도 화학양론비를 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들면, 게이트 절연층(542a)으로서 산화 실리콘을 이용하는 경우에는 SiO2 ＋α(단,α＞0)로 한다. 본 실시형태에서는 게이트 절연층(542a)으로서 SiO2 ＋α(단,α＞0)인 산화 실리콘을 이용한다. 이 산화 실리콘을 게이트 절연층(542)에 이용함으로써, 산화물 반도체층(503)에 산소를 공급할 수 있어 특성을 양호하게 할 수 있다. 또한, 게이트 절연층(542a)은 제작하는 트랜지스터의 사이즈나 게이트 절연층(542a)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
게이트 절연층(542a) 위에 형성하는 게이트 절연층(542b)은 질화 실리콘이나 산화 알루미늄 등의, 수소, 수분, 수소화물, 또는 수산화물 등의 불순물이나, 산소에 대한 배리어성을 가지는 재료를 이용하는 것이 바람직하다.
또한, 게이트 절연층(542)을 형성하기 전에, 산소, 일산화 이질소, 혹은 희가스(대표적으로는 아르곤) 등을 이용한 플라즈마 처리에 의해, 산화물 반도체층(503)의 표면에 부착된 수분이나 유기물 등의 불순물을 제거하는 것이 바람직하다.
또한, 게이트 절연층(542)의 형성 후, 게이트 절연층(542)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온의 어느 것을 포함함)를 도입하여 게이트 절연층(542)을 산소 과잉의 상태로 해도 좋다. 산소의 도입은 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 산소를 포함하는 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
산소의 도입에 의해, 게이트 절연층(542)을 구성하고 있는 원소와 수소 사이의 결합, 혹은 이 원소와 수산기의 사이의 결합을 절단함과 동시에, 이것들 수소, 또는 수산기가, 산소와 반응함으로써 물을 생성하기 때문에, 산소의 도입 후에 가열 처리를 행함으로써, 불순물인 수소, 또는 수산기를, 물로서 이탈시키기 쉽게 할 수 있다. 즉, 게이트 절연층(542) 내의 불순물 농도를 더욱 저감할 수 있다. 이 때문에, 게이트 절연층(542)에 산소를 도입한 후에 가열 처리를 행하여도 좋다. 그 후, 게이트 절연층(542)에 산소를 더 도입하여, 게이트 절연층(542)을 산소 과잉의 상태로 해도 좋다. 또한, 게이트 절연층(542)에의 산소의 도입과 가열 처리는 각각을 번갈아 복수회 행하여도 좋다. 또한, 가열 처리와 산소의 도입을 동시에 행하여도 좋다. 또한, 산소의 도입은 게이트 절연층(542a) 또는 게이트 절연층(542b)의 어느 한쪽의 층에 행하여도 좋고, 양쪽 층에 행하여도 좋다.
다음에, 게이트 절연층(542) 위에, 게이트 전극(501)을 형성하기 위한 도전층(504)(도시하지 않음), 및 절연층(513)을 형성하기 위한 절연층(508)(도시하지 않음)의 적층을 형성하고, 제 1 포토리소그래피 공정에 의해 도전층(504) 및 절연층(508)의 일부를 선택적으로 에칭하여, 게이트 전극(501) 및 절연층(513)의 적층을 형성한다(도 2(C) 참조).
또한, 특별한 설명이 없는 한, 본 명세서에서 말하는 포토리소그래피 공정에는 레지스트 마스크의 형성 공정, 도전층 또는 절연층의 에칭 공정, 레지스트 마스크의 박리 공정이 포함되어 있는 것으로 한다.
본 실시형태에서는 도전층(504)으로서, 스퍼터링법에 의해 게이트 절연층(542) 위에 두께 30 nm의 질화 탄탈층을 형성하고, 이 질화 탄탈층 위에 두께 135 nm의 텅스텐층을 형성한다. 또한, 절연층(508)으로서 플라즈마 CVD법에 의해 두께 200 nm의 산화 질화 실리콘층을 형성한다.
도전층(504) 및 절연층(508)의 일부를 선택적으로 에칭하고, 게이트 전극(501) 및 절연층(513)을 형성하기 위한 레지스트 마스크는 인쇄법이나 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 게이트 전극(501) 및 절연층(513)을 형성하기 위한 에칭은 드라이 에칭법이어도 습식 에칭법이어도 좋고, 양쪽 모두를 이용해도 좋다. 또한, 미세한 패턴을 형성하기 위해서는 이방성 에칭이 가능한 드라이 에칭법을 이용하는 것이 바람직하다.
도전층(504) 및 절연층(508)의 에칭을 드라이 에칭법으로 행하는 경우는 에칭 가스로서 할로겐 원소를 포함하는 가스를 이용할 수 있다. 할로겐 원소를 포함하는 가스의 일례로서는 염소(Cl2), 삼염화 붕소(BCl3), 사염화규소(SiCl4) 혹은 사염화탄소(CCl4) 등을 대표로 하는 염소계 가스, 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3) 혹은 트리플루오로 메탄(CHF3) 등을 대표로 하는 불소계 가스, 브롬화 수소(HBr) 또는 산소를 적절히 이용할 수 있다. 또 이용하는 에칭용 가스에 불활성 기체를 첨가해도 좋다. 또한, 드라이 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
후에 게이트 전극(501)이 되는 도전층(504)의 재료는 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 도전층(504)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 이용해도 좋다. 도전층(504)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 도전층(504)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(542)과 접하는 도전층(504)으로서, 질소를 포함하는 금속 산화물, 구체적으로는 질소를 포함하는 In－Ga－Zn계 산화물이나, 질소를 포함하는 In－Sn계 산화물이나, 질소를 포함하는 In－Ga계 산화물이나, 질소를 포함하는 In－Zn계 산화물이나, 질소를 포함하는 산화 주석이나, 질소를 포함하는 산화 인듐이나, 금속 질화물(InN, SnN 등)을 이용할 수 있다. 이러한 재료는 5 eV(전자 볼트) 이상의 일 함수를 가지고, 게이트 전극으로서 이용한 경우, 트랜지스터의 전기 특성의 스레숄드 전압을 플러스로 할 수 있어, 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
절연층(513)의 재료는 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 질화 산화 알루미늄 등의 무기 절연 재료를 이용할 수 있다. 절연층(513)은 CVD법 또는 스퍼터링법 등을 이용하여 형성할 수 있다.
다음에, 게이트 전극(501) 및 절연층(513) 위에 절연층(511)(도시하지 않음)를 형성하고, 절연층(511)을 에칭하여 측벽 절연층(512)을 형성한다. 또한, 게이트 전극(501) 및 측벽 절연층(512)을 마스크로서 게이트 절연층(542)을 에칭하여, 게이트 절연층(502)(게이트 절연층(502a), 게이트 절연층(502b))을 형성한다(도 2(D) 참조).
절연층(511)은 절연층(513)과 같은 재료 및 방법을 이용하여 형성할 수 있다. 본 실시형태에서는 CVD법에 의해 형성한 산화 질화 실리콘을 이용한다.
다음에, 산화물 반도체층(503), 게이트 절연층(502), 게이트 전극(501), 측벽 절연층(512), 및 절연층(513) 위에, 후에 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)이 되는 섬 형상의 도전층(545)을 형성한다(도 3(A) 참조).
도전층(545)은 후의 가열 처리에 견딜 수 있는 재료를 이용하여 형성한다. 도전층(545)에 이용하는 재료로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속, 또는 상술한 원소를 성분으로 하는 금속 질화물(질화 티탄, 질화 몰리브덴, 질화 텅스텐) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속층의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 도전층(545)에 이용하는 도전층으로서는 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3―SnO2, ITO라고 약기함), 산화 인듐 산화 아연(In2O3―ZnO) 또는 이러한 금속 산화물에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
본 실시형태에서는 도전층(545)으로서, 스퍼터링법에 의해 두께 30 nm의 텅스텐층을 형성한다.
섬 형상의 도전층(545)은 제 2 포토리소그래피 공정에 의해 형성한다. 구체적으로는 도전층(545) 위에 레지스트 마스크를 형성하고, 도전층(545)의 일부를 선택적으로 에칭한 후, 레지스트 마스크를 제거하여 섬 형상의 도전층(545)을 형성한다. 또한, 이 에칭 공정에서는 게이트 전극(501)과 중첩하는 부분의 도전층(545)의 제거는 헹하지 않는다.
도전층으로서 두께 30 nm의 텅스텐층을 이용하는 경우, 이 도전층의 에칭은 예를 들면 드라이 에칭법에 의해, 텅스텐층의 일부를 선택적으로 에칭((에칭 조건：에칭 가스(CF4：Cl2：O2 = 55 sccm：45 sccm：55 sccm), 전원 전력 3000 W, 바이어스 전력 140 W, 압력 0.67 Pa)하여, 섬 형상의 텅스텐층을 형성하면 좋다.
이때, 도전층(545)의 형성에 의해 노출된 산화물 반도체층(503)의 표면에는 도전층(545)을 구성하는 원소나, 처리실 내에 존재하는 원소, 에칭에 이용한 에칭 가스를 구성하는 원소가 불순물로서 부착되는 경우가 있다.
불순물이 부착되면, 트랜지스터의 오프 전류의 증가, 혹은 트랜지스터의 전기적 특성의 열화가 초래되기 쉽다. 또한, 산화물 반도체층(503)에 기생 채널이 발생하기 쉬워져, 전기적으로 분리되어야 할 전극이나 배선이 산화물 반도체층(503)을 통하여 전기적으로 접속되기 쉬워진다.
또한, 불순물에 따라서는 산화물 반도체층(503) 내(벌크 내)의 표면 근방에 혼입되어, 산화물 반도체층(503) 내의 산소를 추출하고, 산화물 반도체층(503)의 표면 및 표면 근방에 산소 결손이 형성되는 일이 있다. 예를 들면, 상술한 에칭 가스에 포함되는 염소나 붕소나, 처리실의 구성 재료인 알루미늄은 산화물 반도체층(503)이 저저항화(n형화)되는 요인의 하나가 될 수 있다.
따라서, 도전층(545)을 형성하기 위한 에칭이 종료된 후, 산화물 반도체층(503)의 표면에 부착된 불순물을 제거하기 위한 세정 처리(불순물 제거 처리)를 행하는 것이 바람직하다.
불순물 제거 처리는 플라즈마 처리, 또는 용액에 의한 처리에 의해 행할 수 있다. 플라즈마 처리로서는 산소 플라즈마 처리 또는 일산화 이질소 플라즈마 처리 등을 이용할 수 있다. 또한, 플라즈마 처리로서 희가스(대표적으로는 아르곤)를 이용해도 좋다.
또한, 용액에 의한 세정 처리로서는 TMAH(Tetramethylammonium Hydroxide) 용액 등의 알칼리성의 용액, 희불산, 옥살산 등의 산성의 용액, 물 등을 이용하여 행할 수 있다. 예를 들면, 희불산을 이용하는 경우, 50 중량% 불산을, 물로 1/102 내지 1/105 정도, 바람직하게는 1/103 내지 1/105 정도로 희석한 희불산을 사용한다. 즉, 농도가 0.5 중량% 내지 5×10－4 중량%의 희불산, 바람직하게는 5×10－2 중량% 내지 5×10－4 중량%의 희불산을 세정 처리에 이용하는 것이 바람직하다. 세정 처리에 의해, 반도체층(705)의 표면에 부착된 상기 불순물을 제거할 수 있다.
또한, 희불산 용액을 이용하여 불순물 제거 처리를 행하면, 산화물 반도체층(503)의 표면을 에칭할 수 있다. 즉, 산화물 반도체층(503)의 표면에 부착된 불순물이나, 산화물 반도체층(503) 내의 표면 근방에 혼입한 불순물을, 산화물 반도체층(503)의 일부와 함께 제거할 수 있다. 이것에 의해, 산화물 반도체층(503)의 도전층(545)과 중첩하는 영역의 두께가, 중첩하지 않는 영역보다 두꺼워지는 경우가 있다. 즉, 산화물 반도체층(503)의 소스 전극(505a) 및 드레인 전극(505b)과 중첩하는 영역의 두께가, 중첩하지 않는 영역보다 커(두꺼워)지는 경우가 있다. 예를 들면, 1/103 희석 불산(0.05% 불산)으로 IGZO층을 처리하면, 1초당 1∼3 nm의 막 두께가 감소하고, 2/105 희석 불산(0.0025% 불산)으로, IGZO층을 처리하면, 1초당 0.1 nm 정도 두께가 감소한다.
불순물 제거 처리를 행함으로써, SIMS를 이용한 분석에 의해 얻어지는 농도의 피크값에 있어서, 반도체층 표면에서의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 반도체층 표면에서의 붕소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 반도체층 표면에서의 알루미늄 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 1×1018/cm3 이하)로 할 수 있다.
불순물 제거 처리를 행함으로써, 안정된 전기 특성을 가지는 신뢰성이 높은 트랜지스터를 실현할 수 있다. 또한, 게이트 절연층(502) 형성 후에도 불순물 제거 처리를 행하여도 상관없다.
다음에, 섬 형상의 도전층(545) 위에 절연층(547)을 형성하고, 절연층(547) 위에 절연층(546)을 형성한다(도 3(B) 참조).
절연층(547)은 게이트 절연층(502b), 절연층(536a)과 같은 재료 및 방법으로 형성할 수 있다. 절연층(546)은 절연층(513)과 같은 재료 및 방법을 이용하여 형성할 수 있다. 절연층(547)은 질화 실리콘이나 산화 알루미늄 등의 수소, 수분, 수소화물, 또는 수산화물 등의 불순물이나, 산소에 대한 배리어성을 가지는 재료를 이용하는 것이 바람직하다. 본 실시형태에서는 절연층(547)으로서 스퍼터링법에 의해 산화 알루미늄층을 10 nm의 두께로 형성한다. 산화 알루미늄층을 고밀도(밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)로 함으로써, 트랜지스터(540a), 트랜지스터(540b)에 안정된 전기 특성을 부여할 수 있다. 막 밀도는 러더포드 후방 산란법(RBS)이나, X선 반사율 측정법(XRR：X－Ray Reflection)에 의해 측정할 수 있다.
또한, 절연층(546)은 지금까지 기판(500) 위에 형성된 층에 의해 생기는 요철을 평탄화할 수 있는 두께로 형성한다. 본 실시형태에서는 절연층(546)으로서 CVD법에 의해 산화 질화 실리콘층을 300 nm의 두께로 형성한다.
또한, 절연층(547)의 형성 후에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온의 어느 것인가를 포함함)를 도입하여 절연층(547) 안에 산소를 공급하여, 절연층(547)을 산소 과잉의 상태로 해도 좋다. 또한, 절연층(546)의 형성 후에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온의 어느 것을 포함함)를 도입하여 절연층(546) 내에 산소를 공급하여, 절연층(546)을 산소 과잉의 상태로 해도 좋다.
또한, 절연층(547)에 직접 산소를 도입해도 좋고, 다른 층을 통하여 도입해도 좋다. 또한, 절연층(546)에 직접 산소 도입해도 좋고, 다른 층을 통하여 도입해도 좋다. 산소를 다른 층을 통과하여 도입하는 경우는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법 등을 이용해도 좋다. 또한, 직접 산소를 도입하는 경우는 상기의 방법에 더하여 산소 분위기 하에서 행하는 플라즈마 처리 등도 이용할 수 있다.
산소의 도입에 의해, 절연층을 구성하고 있는 원소와 수소 사이의 결합, 혹은 이 원소와 수산기 사이의 결합을 절단함과 동시에, 이러한 수소, 또는 수산기가 산소와 반응하여 물을 생성하기 때문에, 산소의 도입 후에 가열 처리를 행함으로써, 불순물인 수소, 또는 수산기를, 물로 하여 이탈시키기 쉽게 할 수 있다. 즉, 절연층 내의 불순물 농도를 더욱 저감할 수 있다. 이 때문에, 절연층에 산소를 도입한 후에 가열 처리를 행하여도 좋다. 그 후, 절연층에 산소를 더 도입하여, 절연층을 산소 과잉의 상태로 해도 좋다. 또한, 절연층에의 산소의 도입과 가열 처리는 각각을 번갈아 복수회 행하여도 좋다. 또한, 가열 처리와 산소의 도입을 동시에 행하여도 좋다.
다음에 절연층(547), 절연층(546) 및 도전층(545)에 화학적 기계 연마법에 의해 연마 처리를 행하고, 절연층(513)이 노출하도록 절연층(547), 절연층(546) 및 도전층(545)의 일부를 제거한다(도 3(C) 참조).
이 연마 처리에 의해, 절연층(546)을 층간 절연층(515)으로 가공하고, 절연층(547)을 층간 절연층(517)으로 가공하고, 게이트 전극(501) 위의 도전층(545)을 제거하여 소스 전극(505a) 및 드레인 전극(505b)을 형성한다.
본 실시형태에서는 절연층(546), 절연층(547) 및 도전층(545)의 제거에 화학적 기계 연마법을 이용했지만, 다른 절삭(연삭, 연마) 방법을 이용해도 좋다. 또한, 게이트 전극(501) 위의 도전층(545)을 제거하는 공정에서, 화학적 기계 연마법 등의 절삭(연삭, 연마)법 외에, 에칭(드라이 에칭, 웨트 에칭)법이나, 플라즈마 처리 등을 조합해도 좋다. 예를 들면, 화학적 기계 연마법에 의한 제거 공정 후, 드라이 에칭법이나 플라즈마 처리(역스퍼터링 등)를 행하여, 처리 표면의 평탄성 향상을 도모해도 좋다. 절삭(연삭, 연마) 방법에, 에칭법, 플라즈마 처리 등을 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않고, 절연층(546), 절연층(547) 및 도전층(545)의 재료, 두께, 및 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
또한, 본 실시형태에서 소스 전극(505a), 드레인 전극(505b)은 게이트 전극(501) 측면에 형성된 측벽 절연층(512)의 측면에 접하도록 형성되어 있다. 또한, 소스 전극(505a), 및 드레인 전극(505b)은 측벽 절연층(512)을 측벽 절연층(512)의 측면의 상단부보다 약간 낮은 위치까지 덮고 있다. 소스 전극(505a), 및 드레인 전극(505b)의 형상은 도전층(545)을 제거하는 연마 처리의 조건에 따라 다르고, 본 실시형태에 나타내는 바와 같이, 측벽 절연층(512), 및 절연층(513)의 연마 처리된 표면에서 두께 방향으로 후퇴한 형상이 되는 경우가 있다. 그러나, 연마 처리의 조건에 따라서는 소스 전극(505a), 및 드레인 전극(505b)의 상단부와 측벽 절연층(512a)의 상단부는 대략 일치하는 경우도 있다.
이상의 공정으로, 본 실시형태의 트랜지스터(540a)가 제작된다(도 3(C) 참조).
트랜지스터(540a)는 제작 공정에 있어서, 게이트 전극(501), 절연층(513), 및 측벽 절연층(512) 위에 형성된 도전층(545)을 화학 기계 연마 처리하는 것에 의해 제거하여 도전층(545)을 분단함으로써, 소스 전극(505a) 및 드레인 전극(505b)을 형성한다.
또한, 소스 전극(505a), 및 드레인 전극(505b)은 노출된 산화물 반도체층(503) 상면, 및 측벽 절연층(512)과 접하여 설치되어 있다. 따라서, 소스 전극(505a) 또는 드레인 전극(505b)과 산화물 반도체층(503)이 접하는 영역(소스 영역 또는 드레인 영역)과 게이트 전극(501)과의 거리는 측벽 절연층(512)의 채널 길이 방향의 폭이 되어, 보다 미세화를 달성할 수 있다는 것 외에, 제작 공정에서의 편차를 보다 줄일 수 있다.
또한, 소스 전극(505a) 또는 드레인 전극(505b)과 산화물 반도체층(503)이 접하는 영역(소스 영역 또는 드레인 영역)과 게이트 전극(501)과의 거리를 짧게 할 수 있기 때문에, 소스 전극(505a) 또는 드레인 전극(505b)과 산화물 반도체층(503)이 접하는 영역(소스 영역 또는 드레인 영역), 및 게이트 전극(501) 간의 저항이 감소하여, 트랜지스터(540a)의 온 특성을 향상시키는 것이 가능하게 된다.
또한, 소스 전극(505a) 및 드레인 전극(505b)의 형성 공정에서 게이트 전극(501) 위의 도전층(545)을 제거하는 공정에 있어서, 레지스트 마스크를 이용한 에칭 공정을 이용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에서, 형상이나 특성의 편차가 적은 미세한 구조를 가지는 트랜지스터(540a)를 수율 좋게 제작할 수 있다.
또한, 소스 전극(505a) 및 드레인 전극(505b)의 형성 공정에서 게이트 전극(501) 위의 도전층(545)을 제거하는 공정에 있어서, 절연층(513)의 일부, 또는 절연층(513) 전부를 제거해도 좋다. 도 4(C)에, 절연층(513)을 전부 제거하여, 게이트 전극(501)이 노출되어 있는 트랜지스터(540c)의 예를 나타낸다. 또한, 게이트 전극(501)도 상방의 일부가 제거되어도 좋다. 트랜지스터(540c)와 같이 게이트 전극(501)을 노출하는 구조는 트랜지스터(540c) 위에 다른 배선이나 반도체 소자를 적층하는 집적회로에서 이용할 수 있다.
트랜지스터(540a) 위에 보호 절연층이 되는 치밀성이 높은 무기 절연층(대표적으로는 산화 알루미늄층)을 형성해도 좋다.
본 실시형태에서는 절연층(513), 소스 전극(505a), 드레인 전극(505b), 측벽 절연층(512), 및 층간 절연층(515) 위에 접하여 절연층(507)을 형성한다(도 3(D) 참조).
또한, 층간 절연층(517)을 형성하지 않고, 층간 절연층(515)으로서 보호 절연층이 되는 치밀성이 높은 무기 절연층(대표적으로는 산화 알루미늄층)을 형성해도 좋다. 도 4(B)에 소스 전극(505a) 및 드레인 전극(505b)과 층간 절연층(515)과의 사이에 층간 절연층(517)을 형성하지 않는 트랜지스터(540b)의 예를 나타낸다.
또한, 절연층(507)은 단층이어도 적층이어도 좋고, 적어도 산화 알루미늄층을 포함하는 것이 바람직하다.
절연층(507)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의해 성막할 수 있다.
산화 알루미늄 이외의 절연층(507)에 이용하는 재료로서는 예를 들면 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 산화 갈륨 등의 무기 절연 재료 등을 이용할 수 있다. 또한, 산화 하프늄, 산화 마그네슘, 산화 지르코늄, 산화 란탄, 산화 바륨, 또는 금속 질화물도 이용할 수 있다.
본 실시형태에서는 절연층(507)으로서 스퍼터링법에 의해 산화 알루미늄층을 형성한다. 산화 알루미늄층을 고밀도(밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)으로 함으로써, 트랜지스터(540a), 트랜지스터(540b)에 안정된 전기 특성을 부여할 수 있다.
산화물 반도체층(503) 위에 형성되는 절연층(507), 절연층(510)으로서 이용할 수 있는 산화 알루미늄층은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄으로 형성된 절연층은 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층(503)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층(503)으로부터의 방출을 방지하는 보호층으로서 기능한다.
절연층(507)은 절연층(507)에 물, 수소 등의 불순물을 혼입시키지 않는 방법(적합하게는 스퍼터링법 등)을 적절히 이용하여 형성하는 것이 바람직하다.
또한, 산화물 반도체층의 형성시와 마찬가지로, 성막실 내의 잔류 수분을 제거하기 위해, 흡착형의 진공 펌프(크라이오 펌프 등)를 이용하는 것이 바람직하다. 크라이오 펌프를 이용하여 배기한 성막실에서 형성한 절연층(507), 절연층(510)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다.
절연층(507)을, 성막할 때에 이용하는 스퍼터링 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
또한, 트랜지스터에 기인한 표면 요철을 저감하기 위해, 트랜지스터 위에 평탄화 절연층을 형성해도 좋다. 평탄화 절연층으로서는 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 등의 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low－k 재료) 등을 이용할 수 있다. 또한, 이러한 재료로 형성되는 절연층을 복수 적층시킴으로써, 평탄화 절연층을 형성해도 좋다.
또한, 도 4(A)에, 절연층(507), 층간 절연층(515) 및 층간 절연층(517)에 소스 전극(505a), 및 드레인 전극(505b)에 이르는 개구(533a), 개구(533b)를 형성하고, 절연층(507) 위에, 개구(533a)를 통하여 소스 전극(505a)과 전기적으로 접속하는 배선(535a)과, 개구(533b)를 통하여 드레인 전극(505b)에 전기적으로 접속하는 배선(535b)을 형성하는 예를 나타낸다. 배선(535a), 배선(535b)을 이용하여 다른 트랜지스터나 소자와 접속시켜, 다양한 회로를 구성할 수 있다.
개구(533a), 및 개구(533b)는 제 3 포토리소그래피 공정에 의해 절연층(507), 층간 절연층(515) 및 층간 절연층(517)의 일부를 선택적으로 에칭하여 형성할 수 있다. 절연층(507), 층간 절연층(515) 및 층간 절연층(517)의 에칭은 드라이 에칭법이어도 습식 에칭법이어도 좋고, 양쪽 모두를 이용해도 좋다.
배선(535a) 및 배선(535b)은 개구(533a) 및 개구(533b)의 형성 후, 절연층(507) 위에 배선(535a) 및 배선(535b)을 형성하기 위한 도전층을 형성하고, 제 4 포토리소그래피 공정에 의해 이 도전층의 일부를 선택적으로 에칭하여 형성할 수 있다.
배선(535a), 및 배선(535b)을 형성하기 위한 도전층은 게이트 전극(501), 소스 전극(505a), 또는 드레인 전극(505b)과 같은 재료를 이용할 수 있다. 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속 재료, 또는 상술한 원소를 성분으로 하는 금속 질화물(질화 티탄, 질화 몰리브덴, 질화 텅스텐) 등을 이용할 수 있다. 또한, 상기 재료의 단층 또는 적층을 이용할 수 있다. 예를 들면, 배선(535a), 및 배선(535b)을 형성하기 위한 도전층으로서, Al, Cu 등의 금속층의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속층 또는 그들의 금속 질화물(질화 티탄, 질화 몰리브덴, 질화 텅스텐)을 적층시킨 구성으로 해도 좋다. 또한, 배선(535a), 배선(535b)에 이용하는 도전층으로서는 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3―SnO2, ITO라고 약기함), 산화 인듐 산화 아연(In2O3―ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
또한, 배선(535a) 및 배선(535b)으로서 몰리브덴의 단층, 질화 탄탈과 구리와의 적층, 또는 질화 탄탈과 텅스텐과의 적층 등을 이용할 수 있다.
본 실시형태에 의하면, 반도체 장치에서, 형상이나 특성의 편차가 적은 미세한 구조를 가지는 온 특성이 높은 트랜지스터(540a), 트랜지스터(540b), 트랜지스터(540c)를 수율 좋게 제공할 수 있다.
따라서, 미세화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시형태에 의하면, 섬 형상 반도체층을 형성하기 위한 포토리소그래피 공정을 생략할 수 있기 때문에, 종래보다 적은 포토리소그래피 공정에 의해 반도체 장치를 제작하는 것이 가능하게 된다. 따라서, 저비용으로, 생산성이 좋은 반도체 장치를 제작할 수 있다.
또한, 산화물 반도체층(503)을, 복수의 산화물 반도체층이 적층된 구조로 해도 좋다. 예를 들면, 산화물 반도체층(503)을, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 적층으로서, 제 1 산화물 반도체층과 제 2 산화물 반도체층에 다른 조성의 금속 산화물을 이용해도 좋다. 예를 들면, 제 1 산화물 반도체층에 3원계 금속의 산화물을 이용하고, 제 2 산화물 반도체층에 2원계 금속의 산화물을 이용해도 좋다. 또한, 예를 들면, 제 1 산화물 반도체층과 제 2 산화물 반도체층을, 모두 3원계 금속의 산화물로 해도 좋다.
또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 구성 원소를 동일하게 하고, 양자의 조성을 다르게 해도 좋다. 예를 들면, 제 1 산화물 반도체층의 원자수비를 In：Ga：Zn = 1：1：1로 하고, 제 2 산화물 반도체층의 원자수비를 In：Ga：Zn = 3：1：2로 해도 좋다. 또한, 제 1 산화물 반도체층의 원자수비를 In：Ga：Zn = 1：3：2로 하고, 제 2 산화물 반도체층의 원자수비를 In：Ga：Zn = 2：1：3으로 해도 좋다.
이때, 제 1 산화물 반도체층과 제 2 산화물 반도체층 중, 게이트 전극에 가까운 쪽(채널측)의 산화물 반도체층의 In과 Ga의 함유율을 In＞Ga로 하면 좋다. 또 게이트 전극으로부터 먼 쪽(백 채널측)의 산화물 반도체층의 In과 Ga의 함유율을 In≤Ga로 하면 좋다.
산화물 반도체에서는 주로 중금속의 s 궤도가 캐리어 전도에 기여하고 있고, In의 함유율을 많이 함으로써 s 궤도의 오버랩이 많아지는 경향이 있기 때문에, In＞Ga의 조성이 되는 산화물은 In≤Ga의 조성이 되는 산화물과 비교하여 높은 이동도를 구비한다. 또한, Ga는 In과 비교하여 산소 결손의 형성 에너지가 크고 산소 결손이 생기기 어렵기 때문에, In≤Ga의 조성이 되는 산화물은 In＞Ga의 조성이 되는 산화물과 비교하여 안정된 특성을 구비한다.
채널측에 In＞Ga의 조성이 되는 산화물 반도체를 적용하고, 백 채널측에 In≤Ga의 조성이 되는 산화물 반도체를 적용함으로써, 트랜지스터의 이동도 및 신뢰성을 더욱 높이는 것이 가능하게 된다.
또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층에, 결정성이 다른 산화물 반도체를 적용해도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체, 또는 CAAC－OS를 적절히 조합한 구성으로 해도 좋다. 또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 적어도 어느 한쪽에 비정질 산화물 반도체를 적용하면, 산화물 반도체층(503)의 내부 응력이나 외부로부터의 응력을 완화하여, 트랜지스터의 특성 편차가 저감되고, 또한, 트랜지스터의 신뢰성을 더욱 높이는 것이 가능하게 된다.
한편, 비정질 산화물 반도체는 수소 등의 도너가 되는 불순물을 흡수하기 쉽고, 또한, 산소 결손이 생기기 쉽기 때문에 n형화 되기 쉽다. 이 때문에, 채널측의 산화물 반도체층은 CAAC－OS 등의 결정성을 가지는 산화물 반도체를 적용하는 것이 바람직하다.
또한, 트랜지스터로서 보텀 게이트 구조의 채널 에칭형의 트랜지스터를 이용하는 경우, 백 채널측에 비정질 산화물 반도체를 이용하면, 소스 전극 및 드레인 전극 형성시의 에칭 처리에 의해 산소 결손이 생겨 n형화 되기 쉽다. 이 때문에, 채널 에칭형의 트랜지스터를 이용하는 경우는 백 채널측의 산화물 반도체층에 결정성을 가지는 산화물 반도체를 적용하는 것이 바람직하다.
또한, 산화물 반도체층(503)을 3층 이상의 적층 구조로 하고, 복수층의 결정성을 가지는 산화물 반도체층으로 비정질 산화물 반도체층을 끼우는 구조로 해도 좋다. 또한, 결정성을 가지는 산화물 반도체층과 비정질 산화물 반도체층을 번갈아 적층하는 구조로 해도 좋다.
산화물 반도체층(503)을 복수층의 적층 구조로 하는 경우의 상기 구성은 각각을 적절히 조합하여 이용할 수 있다.
또한, 산화물 반도체층(503)을 복수층의 적층 구조로 하고, 각 산화물 반도체층의 형성 후에 산소를 도입해도 좋다. 산소의 도입은 산소 분위기 하에 의한 열처리나, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 산소를 포함하는 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
각 산화물 반도체층의 형성마다 산소를 도입함으로써, 산화물 반도체 내의 산소 결손을 저감하는 효과를 높일 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터는 산화물 반도체층(503)으로서 CAAC－OS가 적용되는 경우에 특히 유용하다. CAAC－OS로 형성된 산화물 반도체층은 측면(단면)으로부터 산소가 이탈하기 쉽기 때문이다. 또한, 이 점에 대해서는 하기의 참고예에서 상세하게 설명한다.
또한, 본 실시형태에서는 섬 형상으로 가공하지 않는 산화물 반도체층을 이용하여 구성된 트랜지스터에 대하여 나타냈지만, 이 구성과 다른 구성을 가지는 트랜지스터라고 하더라도 기생 채널의 형성을 억제하는 것이 가능하다. 구체적으로는 트랜지스터의 채널 폭 방향(도 1(A)에 나타내는 Y1－Y2선을 따른 방향)에서 산화물 반도체층이 패터닝되어 있지 않으면(채널 폭 방향에 있어서 산화물 반도체층이 연장되어 있으면), 기생 채널의 형성을 억제하는 것이 가능하다. 바꿔 말하면, 트랜지스터의 채널 길이 방향(도 1(A)에 나타내는 X1－X2선에 따른 방향)에서 패터닝되어 있는 산화물 반도체층이라도, 기생 채널의 형성이 억제되는 일이 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는 본 명세서에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 보유가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치의 일례를, 도면을 이용하여 설명한다.
도 5는 반도체 장치의 구성의 일례이다. 도 5(A)에, 반도체 장치의 단면도를, 도 5(B)에 반도체 장치의 상면도를, 도 5(C)에 반도체 장치의 회로도를 각각 나타낸다. 여기서, 도 5(A)는 도 5(B)의 G1－G2, 및 H1－H2에서의 단면에 상당한다. 또한, 도 5(B)에서는 도 5(A)에 나타내는 반도체 장치의 일부의 구성 요소의 기재를 생략한다.
도 5(A) 및 도 5(B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(360)를 가지고, 상부에 제 2 반도체 재료를 이용한 트랜지스터(362)를 가지는 것이다. 트랜지스터(362)로서는 실시형태 1에 나타내는 트랜지스터(540a)의 구조를 적용하는 예이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 금제대폭을 가지는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는 그 특성에 따라 장시간의 전하 보유를 가능하게 한다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 또한, 정보를 보유하기 위해 산화물 반도체를 실시형태 1에 나타내는 바와 같은 트랜지스터(362)에 이용하는 것 외에, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 5(A)에서의 트랜지스터(360)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(300)에 형성된 채널 형성 영역(316)과, 채널 형성 영역(316)을 끼우도록 형성된 불순물 영역(320)과, 불순물 영역(320)에 접하는 금속간 화합물 영역(324)과, 채널 형성 영역(316) 위에 형성된 게이트 절연층(308)과, 게이트 절연층(308) 위에 설치된 게이트 전극(310)을 가진다. 또한, 도면에서, 명시적으로는 소스 전극이나 드레인 전극을 가지지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에서, 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
기판(300) 위에는 트랜지스터(360)를 둘러싸도록 소자 분리 절연층(306)이 형성되어 있고, 트랜지스터(360)를 덮도록 절연층(328), 및 절연층(330)이 형성되어 있다. 또한, 트랜지스터(360)에 있어서, 게이트 전극(310)의 측면에 측벽 절연층(사이드 월 절연층)을 형성하고, 불순물 농도가 다른 영역을 포함하는 불순물 영역(320)으로 해도 좋다. 또한, 소자 분리 절연층(306)은 LOCOS(Local Oxidation of Silicon)나, STI(shallow trench isolation) 등의 소자 분리 기술을 이용하여 형성할 수 있다.
단결정 반도체 기판을 이용한 트랜지스터(360)는 고속 동작이 가능하다. 이 때문에, 이 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(360)를 덮도록 절연층을 2층 형성하고, 트랜지스터(362) 및 용량 소자(364)의 형성 전의 처리로서, 이 절연층 2층에 CMP 처리를 하여, 평탄화한 절연층(328), 절연층(330)을 형성하고, 동시에 게이트 전극(310)의 상면을 노출시킨다.
절연층(328), 절연층(330)은 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 질화 산화 알루미늄 등의 무기 절연 재료를 이용할 수 있다. 절연층(328), 절연층(330)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 등의 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low－k 재료) 등을 이용할 수 있다. 유기 재료를 이용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연층(328), 절연층(330)을 형성해도 좋다.
또한, 본 실시형태에 있어서, 절연층(328)으로서 질화 실리콘, 절연층(330)으로서 산화 실리콘을 이용한다.
절연층(330) 표면에서, 산화물 반도체층(344) 형성 영역에 평탄화 처리를 행하는 것이 바람직하다. 본 실시형태에서는 연마 처리(예를 들면 CMP 처리)에 의해 충분히 평탄화한(바람직하게는 절연층(330) 표면의 평균면 거칠기는 0.15 nm 이하) 절연층(330) 위에 산화물 반도체층(344)을 형성한다.
도 5(A)에 나타내는 트랜지스터(362)는 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터이다. 여기서, 트랜지스터(362)에 포함되는 산화물 반도체층(344)은 i형화, 또는 실질적으로 i형화된 산화물 반도체를 이용하는 것이 바람직하다. i형화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 특성의 트랜지스터(362)를 얻을 수 있다.
트랜지스터(362)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다.
트랜지스터(362)는 제작 공정에 있어서, 게이트 전극(348), 절연층(337), 및 측벽 절연층(336) 위에 형성된 도전층을 화학 기계 연마 처리에 의해 제거하는 공정을 이용하여, 소스 전극 및 드레인 전극으로서 기능하는 전극(342a), 전극(342b)을 형성한다.
따라서, 트랜지스터(362)는 소스 전극 또는 드레인 전극으로서 기능하는 전극(342a), 전극(342b)과 산화물 반도체층(344)이 접하는 영역(콘택트 영역)과 게이트 전극(348)과의 거리를 짧게 할 수 있기 때문에, 전극(342a), 전극(342b)과 산화물 반도체층(344)이 접하는 영역(콘택트 영역), 및 게이트 전극(348) 사이의 저항이 감소하여, 트랜지스터(362)의 온 특성을 향상시키는 것이 가능하게 된다.
전극(342a), 전극(342b)의 형성 공정에서 게이트 전극(348) 위의 도전층을 제거하는 공정에 있어서, 레지스트 마스크를 이용한 에칭 공정을 이용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 편차가 적은 미세한 구조를 가지는 트랜지스터를 수율 좋게 제작할 수 있다.
트랜지스터(362) 위에는 층간 절연층(335), 절연층(350)이 단층 또는 적층으로 형성되어 있다. 본 실시형태에서는 절연층(350)으로서 산화 알루미늄층을 이용한다. 산화 알루미늄층을 고밀도(밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)로 하는 것에 의해, 트랜지스터(362)에 안정된 전기 특성을 부여할 수 있다.
또한, 층간 절연층(335) 및 절연층(350)을 통하여, 트랜지스터(362)의 전극(342a)과 중첩하는 영역에는 배선(354)이 설치되어 있고, 전극(342a), 층간 절연층(335), 절연층(350), 배선(354)에 의해, 용량 소자(364)가 구성된다. 즉, 트랜지스터(362)의 전극(342a)은 용량 소자(364)의 한쪽의 전극으로서 기능하고, 배선(354)은 용량 소자(364)의 다른 한쪽의 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는 용량 소자(364)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(364)는 별도로, 트랜지스터(362)의 상방에 형성해도 좋다.
배선(353), 배선(354), 배선(355)은 동일한 공정으로 동시에 형성할 수 있다. 또한, 전극(342a)과 게이트 전극(310)이 배선(353)에 의해 전기적으로 접속되어 있다. 배선(353)은 절연층(350), 층간 절연층(335), 절연층(334), 산화물 반도체층(344), 절연층(332), 및 절연층(333)에 형성한 개구를 통하여, 전극(342a)과 게이트 전극(310)을 전기적으로 접속한다. 또한, 배선(355)은 절연층(350), 층간 절연층(335), 절연층(334), 산화물 반도체층(344), 절연층(332), 및 절연층(333)에 형성한 다른 개구를 통하여, 전극(342b)과 전기적으로 접속한다. 산화물 반도체층(344)에 이용하는 i형 또는 실질적으로 i형화된 산화물 반도체는 저항률이 높고, 거의 절연체라고 볼 수 있다. 이 때문에, 이 개구에 있어서 산화물 반도체층(344)의 측면과 배선(353)이나 배선(355)이 접촉해도, 산화물 반도체층(344)을 통하여 다른 배선 혹은 전극에 리크 전류가 흐를 우려가 없다.
또한, 전극(342a) 및 전극(342b)의 형성 전에, 절연층(333) 및 산화물 반도체층(344)에 개구(365)를 형성하고, 전극(342a)과 게이트 전극(310)이 직접 접속하는 구성으로 해도 좋다. 도 6(A)에, 전극(342a)과 게이트 전극(310)이 직접 접속하는 구성을 가지는 반도체 장치의 단면도를 나타내고, 도 6(B)에 이 반도체 장치의 상면도를 나타낸다. 도 6(A)은 도 6(B)의 Q1－Q2, 및 R1－R2의 단면에 상당한다. 또한, 도 6(B)에서는 도 6(A)에 나타내는 반도체 장치의 일부의 구성 요소의 기재를 생략하고 있다.
또한, 트랜지스터(362) 및 용량 소자(364)의 위에는 절연층(352)이 형성되어 있다. 또한, 절연층(352) 위에 필요에 따라 배선(356)을 설치해도 좋다. 도 5(A)에는 도시하지 않았지만, 배선(356)을 절연층(352)에 형성한 개구를 통하여 배선(353)과 전기적으로 접속해도 좋다.
또한, 배선(356)을, 전극(342a) 또는 전극(342b)과 전기적으로 접속하는 구성으로 해도 좋다. 배선(356)과, 전극(342a) 또는 전극(342b)의 전기적 접속은 전극(342a) 또는 전극(342b)과, 배선(356)을 직접 접촉시켜 행하여도 좋고, 전극(342a) 또는 전극(342b)과, 배선(356)의 사이의 절연층에 전극을 형성하고, 이 전극을 통하여 행하여도 좋다. 또한, 사이에 통하는 전극은 복수여도 좋다.
도 5(A) 및 도 5(B)에서, 트랜지스터(360)와 트랜지스터(362)는, 적어도 일부가 중첩하도록 설치되어 있고, 트랜지스터(360)의 소스 영역 또는 드레인 영역과 산화물 반도체층(344)의 일부가 중첩하도록 설치되어 있는 것이 바람직하다. 또한, 트랜지스터(362) 및 용량 소자(364)는 트랜지스터(360)의 적어도 일부와 중첩하도록 설치되어 있다. 예를 들면, 용량 소자(364)의 배선(354)은 트랜지스터(360)의 게이트 전극(310)과 적어도 일부가 중첩하여 설치되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
다음에, 도 5(A) 및 도 5(B)에 대응하는 회로 구성의 일례를 도 5(C)에 나타낸다.
도 5(C)에서, 제 1 배선(1st Line)과 트랜지스터(360)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(360)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(362)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(362)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(360)의 게이트 전극과 트랜지스터(362)의 소스 전극 또는 드레인 전극의 다른 한쪽은 용량 소자(364)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(364)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 5(C)에 나타내는 반도체 장치에서는 트랜지스터(360)의 게이트 전극의 전위가 보유 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기입, 보유, 판독이 가능하다.
정보의 기입 및 보유에 대하여 설명한다. 우선, 제 4 배선의 전위를, 트랜지스터(362)가 온 상태가 되는 전위로 하고, 트랜지스터(362)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(360)의 게이트 전극, 및 용량 소자(364)에 부여된다. 즉, 트랜지스터(360)의 게이트 전극에는 소정의 전하가 부여된다(기입). 여기에서는 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를, 트랜지스터(362)가 오프 상태가 되는 전위로 하고, 트랜지스터(362)를 오프 상태로 함으로써, 트랜지스터(360)의 게이트 전극에 부여된 전하가 보유된다(보유).
트랜지스터(362)의 오프 전류는 매우 작기 때문에, 트랜지스터(360)의 게이트 전극의 전하는 장시간에 걸쳐 보유된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 부여한 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(360)의 게이트 전극에 보유된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(360)를 n채널형으로 하면, 트랜지스터(360)의 게이트 전극에 High 레벨 전하가 부여되는 경우의 겉보기 스레숄드값(Vth＿H)은 트랜지스터(360)의 게이트 전극에 Low 레벨 전하가 부여되어 있는 경우의 겉보기 스레숄드값(Vth＿L)보다 낮아지기 때문이다. 여기서, 겉보기 스레숄드 전압이란, 트랜지스터(360)를 「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth ＿H와 Vth ＿L의 사이의 전위(V0)로 함으로써, 트랜지스터(360)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들면, 기입에서, High 레벨 전하가 부여된 경우에는 제 5 배선의 전위가 V0(＞Vth ＿H)가 되면, 트랜지스터(360)는 「온 상태」가 된다. Low 레벨 전하가 부여된 경우에는 제 5 배선의 전위가 V0(＜Vth ＿L)가 되어도, 트랜지스터(360)는 「오프 상태」인 채이다. 이 때문에, 제 2 배선의 전위를 보는 것으로, 보유되어 있는 정보를 읽어낼 수 있다.
또한, 메모리셀을 어레이상으로 배치하여 이용하는 경우, 원하는 메모리셀의 정보만을 읽어낼 수 있는 것이 필요하게 된다. 이와 같이 정보를 읽어내지 않는 경우에는 게이트 전극 상태에 상관없이 트랜지스터(360)가 「오프 상태」가 되는 전위, 즉, Vth ＿H보다 작은 전위를 제 5 배선에 부여하면 좋다. 또는 게이트 전극 상태에 상관없이 트랜지스터(360)가 「온 상태」가 되는 전위, 즉, Vth＿L보다 큰 전위를 제 5 배선에 부여하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 극히 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직하다)에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는 종래의 불휘발성 메모리에서 문제가 되는 다시쓰기 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 더욱이 트랜지스터의 온 상태, 오프 상태에 의해, 정보의 기입을 하기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다. 또한, 종래보다 적은 포토리소그래피 공정에 의해 반도체 장치를 제작하는 것이 가능해지기 때문에, 저비용으로, 생산성이 좋은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에 나타내는 트랜지스터를 사용하고, 실시형태 2에 나타낸 구성과 다른 구성의 반도체 장치에 대하여, 도 7 내지 도 9를 이용하여 설명한다.
도 7(A)은 반도체 장치의 회로 구성의 일례를 나타내고, 도 7(B)은 반도체 장치의 일례를 나타내는 개념도이다. 우선, 도 7(A)에 나타내는 반도체 장치에 대하여 설명을 행하고, 계속하여 도 7(B)에 나타내는 반도체 장치에 대하여 설명을 행한다.
도 7(A)에 나타내는 반도체 장치에 있어서, 비트선(BL)과 트랜지스터(362)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 워드선(WL)과 트랜지스터(362)의 게이트 전극은 전기적으로 접속되고, 트랜지스터(362)의 소스 전극 또는 드레인 전극의 다른 한쪽과 용량 소자(754)의 제 1 단자는 전기적으로 접속되어 있다.
다음에, 도 7(A)에 나타내는 반도체 장치(메모리셀(750))에, 정보의 기입 및 보유를 행하는 경우에 대하여 설명한다.
우선, 워드선(WL)의 전위를, 트랜지스터(362)가 온 상태가 되는 전위로 하여, 트랜지스터(362)를 온 상태로 한다. 이것에 의해, 비트선(BL)의 전위가, 용량 소자(754)의 제 1 단자에 부여된다(기입). 그 후, 워드선(WL)의 전위를, 트랜지스터(362)가 오프 상태가 되는 전위로 하여, 트랜지스터(362)를 오프 상태로 함으로써, 용량 소자(754)의 제 1 단자의 전위가 보유된다(보유).
산화물 반도체를 이용한 트랜지스터(362)는 오프 전류가 매우 작다는 특징을 가지고 있다. 이 때문에, 트랜지스터(362)를 오프 상태로 함으로써, 용량 소자(754)의 제 1 단자의 전위(혹은 용량 소자(754)에 축적된 전하)를 매우 장시간에 걸쳐서 보유하는 것이 가능하다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(362)가 온 상태가 되면, 부유 상태인 비트선(BL)과 용량 소자(754)의 제 1 단자가 도통하여, 비트선(BL)과 용량 소자(754)의 사이에 전하가 재분배된다. 그 결과, 비트선(BL)의 전위가 변화한다. 비트선(BL)의 전위의 변화량은 용량 소자(754)의 제 1 단자의 전위(혹은 용량 소자(754)에 축적된 전하)에 따라, 다른 값을 받는다.
예를 들면, 용량 소자(754)의 제 1 단자의 전위를 V, 용량 소자(754)의 용량을 C, 비트선(BL)이 가지는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선(BL)의 전위를 VB0라고 하면, 전하가 재분배된 후의 비트선(BL)의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리셀(750)의 상태로서, 용량 소자(754)의 제 1 단자의 전위가 V1과 V0(V1＞V0)의 2 상태를 취한다고 하면, 전위 V1을 보유하고 있는 경우의 비트선(BL)의 전위(= (CB×VB0＋C×V1)/(CB＋C))는 전위(V0)를 보유하고 있는 경우의 비트선(BL)의 전위(= (CB×VB0＋C×V0)/(CB＋C))보다 높아진다는 것을 알 수 있다.
그리고, 비트선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 읽어낼 수 있다.
이와 같이, 도 7(A)에 나타내는 반도체 장치는 트랜지스터(362)의 오프 전류가 매우 작다는 특징으로부터, 용량 소자(754)에 축적된 전하는 장시간에 걸쳐서 보유할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다.
다음에, 도 7(B)에 나타내는 반도체 장치에 대하여, 설명을 행한다.
도 7(B)에 나타내는 반도체 장치는 상부에 기억 회로로서 도 7(A)에 나타낸 메모리셀(750)을 복수 가지는 메모리셀 어레이(751a 및 751b)를 가지고, 하부에, 메모리셀 어레이(751)(메모리셀 어레이(751a 및 751b))를 동작시키기 위해 필요한 주변 회로(753)를 가진다. 또한, 주변 회로(753)는 메모리셀 어레이(751)와 전기적으로 접속되어 있다.
도 7(B)에 나타낸 구성으로 함으로써, 주변 회로(753)를 메모리셀 어레이(751)의 바로 아래에 형성할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(753)에 설치되는 트랜지스터는 트랜지스터(362)와는 다른 반도체 재료를 이용하는 것이 보다 바람직하다. 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 이용해도 좋다. 이러한 반도체 재료를 이용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 이 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현하는 것이 가능하다.
또한, 도 7(B)에 나타낸 반도체 장치에서는 2개의 메모리셀 어레이(751)(메모리셀 어레이(751a)와 메모리셀 어레이(751b))가 적층된 구성을 예시했지만, 적층하는 메모리셀 어레이의 수는 이것에 한정되지 않는다. 3개 이상의 메모리셀 어레이를 적층하는 구성으로 해도 좋다.
다음에, 도 7(A)에 나타낸 메모리셀(750)의 구체적인 구성에 대하여 도 8을 이용하여 설명을 행한다.
도 8은 메모리셀(750)의 구성의 일례이다. 도 8(A)에, 메모리셀(750)의 단면도를, 도 8(B)에 메모리셀(750)의 상면도를 각각 나타낸다. 여기서, 도 8(A)은 도 8(B)의 S1－S2, 및 T1－T2에서의 단면에 상당한다. 또한, 도면을 이해하기 쉽게 하기 위해, 도 8(B)에서는 일부의 구성 요소의 기재를 생략하고 있다.
도 8(A) 및 도 8(B)에 나타내는 트랜지스터(362)는 상기 실시형태에 나타낸 구성과 동일한 구성으로 할 수 있다.
절연층(380) 위에 설치된 트랜지스터(362) 위에는 절연층(756)이 단층 또는 적층으로 형성되어 있다. 또한, 절연층(756)을 통하여, 트랜지스터(362)의 전극(342a)과 중첩하는 영역에는 배선(763)이 설치되어 있고, 전극(342a)과, 층간 절연층(335)과, 절연층(756)과, 배선(763)에 의해, 용량 소자(754)가 구성된다. 즉, 트랜지스터(362)의 전극(342a)은 용량 소자(754)의 한쪽의 전극으로서 기능하고, 배선(763)은 용량 소자(754)의 다른 한쪽의 전극으로서 기능한다.
트랜지스터(362) 및 용량 소자(754)의 위에는 절연층(758)이 형성되어 있다. 그리고, 절연층(758) 위에는 메모리셀(750)과 인접하는 메모리셀(750)을 접속하기 위한 배선(760)이 설치되어 있다. 도시하지 않았지만, 배선(760)을 절연층(758)에 형성한 개구를 통하여 배선(762)과 전기적으로 접속해도 좋다.
또한, 배선(760)을, 절연층(758), 절연층(756), 층간 절연층(335), 및 절연층(334)에 형성한 개구를 통하여 트랜지스터(362)의 전극(342a) 또는 전극(342b)과 전기적으로 접속해도 좋다. 단, 개구에 다른 도전층을 형성하고, 이 다른 도전층을 통하여, 배선(760)과 전극(342a) 또는 전극(342b)을 전기적으로 접속해도 좋다. 또한, 본 실시형태에서 배선(760)은 도 7(A)의 회로도에서의 비트선(BL)에 상당한다.
도 8(A) 및 도 8(B)에 있어서, 트랜지스터(362)의 전극(342b)은 인접하는 메모리셀에 포함되는 트랜지스터의 소스 전극으로서도 기능할 수 있다.
도 8(A)에 나타내는 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 반도체 장치의 고집적화를 도모할 수 있다.
도 9는 도 7(B)에 나타낸 반도체 장치의 적층 구성의 일례를 나타내는 단면도이다. 도 9에서는 주변 회로(753), 메모리셀 어레이(751a) 및 메모리셀 어레이(751b)의 일부의 적층 구성을 도시하고 있다. 도 9에서는 메모리셀 어레이(751a)가 복수 가지는 메모리셀(750)의 하나를, 메모리셀(750a)로서 가리키고 있다. 또한, 메모리셀 어레이(751b)가 복수 가지는 메모리셀(750)의 하나를, 메모리셀(750b)로서 나타내고 있다. 또한, 메모리셀(750a)이 가지는 트랜지스터(362)를 트랜지스터(362a)로서 나타내고, 메모리셀(750b)이 가지는 트랜지스터(362)를 트랜지스터(362b)로서 나타내고 있다.
주변 회로(753)가 가지는 트랜지스터(781)는 산화물 반도체 이외의 재료(예를 들면, 실리콘 등)로 형성된 기판(770)에 설치되어 있다. 트랜지스터(781)는 소자 분리 절연층(785)에 의해 둘러싸인 영역에, 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터(781)는 절연 표면 위에 형성된 실리콘 등의 반도체층이나, SOI 기판의 실리콘층에 채널 형성 영역이 형성되는 트랜지스터여도 좋다. 트랜지스터(781)의 구성에 대해서는 공지의 구성을 이용하는 것이 가능하기 때문에, 설명은 생략한다.
또한, 메모리셀 어레이(751b)는 절연층(771)을 통하여 주변 회로(753) 위에 형성되고, 메모리셀 어레이(751a)는 절연층(772)을 통하여 메모리셀 어레이(751b) 위에 형성되어 있다. 메모리셀 어레이(751a)는 배선(760a)을 통하여 또 다른 회로와 전기적으로 접속할 수 있다.
또한, 절연층(771), 절연층(772)은 층간 절연층으로서 기능하고, 그 표면은 평탄화된 구성으로 할 수 있다.
주변 회로(753), 메모리셀 어레이(751a) 및 메모리셀 어레이(751b)는 배선(773), 배선(774), 배선(775), 배선(760b)에 의해 전기적으로 접속되어 있다.
또한, 트랜지스터(362a) 및 트랜지스터(362b)는 산화물 반도체를 이용한 트랜지스터에 의해 형성되어 있다. 산화물 반도체를 이용한 트랜지스터는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터(바꿔 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 이용한 주변 회로와, 산화물 반도체를 이용한 트랜지스터(보다 넓은 의미로는 충분히 오프 전류가 작은 트랜지스터)를 이용한 기억 회로를 일체로 구비함으로써, 지금까지 없었던 특징을 가지는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써, 반도체 장치의 집적화를 도모할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다. 또한, 종래보다 적은 포토리소그래피 공정에 의해 반도체 장치를 제작하는 것이 가능해지기 때문에, 저비용으로, 생산성이 좋은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 양태를 도 10 내지 도 12를 이용하여 설명한다.
도 10(A) 내지 도 10(C)에 반도체 장치의 일례로서 트랜지스터(110)의 상면도 및 단면도를 나타낸다. 도 10(A)은 트랜지스터(110)의 상면도이며, 도 10(B)은 도 10(A)의 A1－A2에서의 단면도이며, 도 10(C)은 도 10(A)의 B1－B2에서의 단면도이다. 또한, 도면을 이해하기 쉽게 하기 위해, 도 10(A)에서는 트랜지스터(110)의 구성 요소의 일부(예를 들면, 제 2 절연층(107))의 기재를 생략하고 있다.
도 10(A) 내지 도 10(C)에 나타내는 트랜지스터(110)는 절연 표면을 가지는 기판(100) 위에 제 1 베이스 절연층(137), 제 1 베이스 절연층(137) 위에 제 2 베이스 절연층(136), 제 2 베이스 절연층(136) 위에 산화물 반도체층(103)과 산화물 반도체층(103) 위에 형성되고, 제 1 게이트 절연층(102a) 및 제 2 게이트 절연층(102b)을 포함하는 게이트 절연층(102)과, 게이트 절연층(102)을 통하여 산화물 반도체층(103) 위에 설치된 게이트 전극(101)과, 게이트 전극(101) 위에 형성된 제 1 절연층(106)과, 제 1 절연층(106) 위에 형성된 제 2 절연층(107)과, 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)의 개구부를 통하여, 산화물 반도체층(103)과 전기적으로 접속하는 소스 전극(105a) 및 드레인 전극(105b)을 포함하여 구성된다. 소스 전극(105a) 및 드레인 전극(105b)은 게이트 전극(101)을 끼우고 설치되는 한쌍의 전극이다. 또한, 소스 전극(105a) 및 드레인 전극(105b) 위에 접하여 소스 배선 및 드레인 배선을 형성해도 좋다. 또한 상세한 것은 후술하겠지만, 제 2 절연층(107)을 형성하지 않고, 제 1 절연층(106)만을 형성하는 구성으로 해도 좋다. 제 2 절연층(107)을 형성하지 않는 경우는 소스 전극(105a) 및 드레인 전극(105b)은 제 1 절연층(106) 위에 형성된다.
또한, 산화물 반도체층(103)에는 게이트 절연층(102)을 통하여 게이트 전극(101)과 중첩하는 채널 형성 영역(131), 소스 전극(105a)과 접하는 소스 영역(133a), 드레인 전극(105b)과 접하는 드레인 영역(133b), 소스 영역(133a) 및 채널 형성 영역(131)과의 사이에 형성된 오프셋 영역(132a), 드레인 영역(133b) 및 채널 형성 영역(131)과의 사이에 형성된 오프셋 영역(132b)을 가지고 있다. 즉, 채널 형성 영역(131), 소스 영역(133a), 드레인 영역(133b), 오프셋 영역(132a), 오프셋 영역(132b)은 자기 정합에 의해 형성된다. 또한, 오프셋 영역(132a)을 형성함으로써, 채널 형성 영역(131)과 소스 전극(105a) 사이에 생기는 기생 용량을 저감할 수 있다. 또한, 오프셋 영역(132b)을 형성함으로써, 채널 형성 영역(131)과 드레인 전극(105b) 사이에 생기는 기생 용량을 저감할 수 있다. 또한 캐리어가 흐르는 거리인 채널 형성 영역(131)의 길이(채널 길이라고도 함)는 60 nm 미만이 바람직하다.
또한, 자기 정합에 의해 채널 형성 영역(131)이 형성되기 때문에, 트랜지스터의 미세화가 실현되기 쉽고, 온 특성(예를 들면, 온 전류 및 전계 효과 이동도)이 높고, 고속 동작이 가능하게 된다.
또한, 트랜지스터(110)는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도, 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 채널 영역의 상하에 게이트 절연층을 통하여 배치된 2개의 게이트 전극을 가지는 듀얼 게이트형이어도 좋다.
또한, 상술한 바와 같이, 산화물 반도체층(103)의 측면이 형성되는 경우는 산화물 반도체층(103)의 측면은 채널 형성 영역(131)의 측면과 일치시키지 않고, 충분히 떨어진 거리에 배치한다.
절연 표면을 가지는 기판(100)으로서는, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 기판이면 어떠한 기판을 적용해도 좋다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 이용할 수 있다. 또한, 절연 표면을 가지는 기판(100)으로서 가요성 기판을 이용해도 좋다. 또한, 기판(100)에 포함되는 원소가 후에 형성되는 산화물 반도체층(103)에 혼입하는 것을 막기 위해, 기판(100) 위에 상술한 제 1 베이스 절연층(137)을 형성한다.
제 1 베이스 절연층(137)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이들의 혼합 재료를 포함하는 막으로부터 선택된, 단층 또는 적층 구조로 할 수 있다.
제 1 베이스 절연층(137)은 기판(100)에 포함되는 원소(특히 수소나 물)가 후에 형성되는 산화물 반도체층(103)에 혼입하는 것을 막는 기능, 및, 산화물 반도체층(103)의 산소의 방출을 억제하는 블로킹층으로서의 기능을 가진다.
제 2 베이스 절연층(136)은 제 1 베이스 절연층(137)과 같은 재료를 이용해도 좋지만, 제 2 베이스 절연층(136)은 화학양론적 조성을 넘는 산소를 포함하는 영역(이하, 산소 과잉 영역이라고도 표기함)을 가진다. 제 2 베이스 절연층(136)이 화학양론적 조성을 넘는 산소를 포함하면, 제 2 베이스 절연층(136)에 포함되는 과잉의 산소에 의해, 후에 형성되는 산화물 반도체층(103)의 산소 결손을 보충하는 것이 가능하기 때문에 바람직하다. 제 2 베이스 절연층(136)이 적층 구조인 경우는 적어도 산화물 반도체층(103)과 접하는 층에서 산소 과잉 영역을 가지는 것이 바람직하다. 제 2 베이스 절연층(136)에 산소 과잉 영역을 형성하기 위해서는 예를 들면, 산소 분위기 하에서 제 2 베이스 절연층(136)을 성막하면 좋다. 또는 성막 후의 제 2 베이스 절연층(136)에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온의 어느 것을 포함함)를 주입하여, 산소 과잉 영역을 형성해도 좋다. 산소의 주입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
산화물 반도체층(103)은 단층 구조이어도 좋고, 적층 구조이어도 좋다. 또한, 비정질 구조이어도 좋고, 결정성 산화물 반도체로 해도 좋다. 산화물 반도체층(103)을 비정질 구조로 하는 경우에는 후의 제작 공정에서, 산화물 반도체층에 열처리를 행함으로써, 결정성 산화물 반도체층으로 해도 좋다. 비정질 산화물 반도체층을 결정화시키는 열처리의 온도는 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 보다 바람직하게는 500℃ 이상, 더욱 바람직하게는 550℃ 이상으로 한다. 또한, 이 열처리는 제작 공정에서 다른 열처리를 겸하는 것도 가능하다.
산화물 반도체층(103)의 성막 방법은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다. 또한, 산화물 반도체층(103)은 스퍼터링 타겟 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태로 성막을 행하는 스퍼터링 장치를 이용하여 성막해도 좋다.
산화물 반도체층(103)을 형성할 때, 가능한 한 산화물 반도체층(103)에 포함되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키려면, 예를 들면, 스퍼터링법을 이용하여 성막을 행하는 경우에는 스퍼터링 장치의 성막실 내에 공급하는 분위기 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소와의 혼합 가스를 적절히 이용한다.
또한, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여 성막을 행함으로써, 성막된 산화물 반도체층의 수소 농도를 저감시킬 수 있다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체층(103)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 산화물 반도체층(103)을 스퍼터링법으로 성막하는 경우, 성막에 이용하는 금속 산화물 타겟의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있다.
또한, 기판(100)을 고온으로 유지한 상태에서 산화물 반도체층(103)을 형성하는 것도, 산화물 반도체층(103) 중에 포함될 수 있는 불순물 농도를 저감하는데 유효하다. 기판(100)을 가열하는 온도로서는 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 기판 온도가 200℃ 이상 350℃ 이하로 하면 좋다. 또한, 성막시에 기판을 고온에서 가열함으로써, 결정성 산화물 반도체층을 형성할 수 있다.
산화물 반도체층(103)에 이용하는 산화물 반도체로서는 상기 실시형태에 개시한 산화물 반도체를 이용할 수 있다.
또한, 산화물 반도체층(103)은 성막시에 산소가 많이 포함되는 조건(예를 들면, 산소 100%의 분위기 하에서 스퍼터링법에 의해 성막을 행하는 등)에서 성막하고, 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에서의 화학양론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있음) 막으로 하는 것이 바람직하다.
또 산화물 반도체층(103)을 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체층(103)의 성막 전에, 산화물 반도체층(103)의 피형성면에 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마법), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판측에 RF 전원을 이용하여 전압을 인가하고, 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다. 역스퍼터링을 행하면, 산화물 반도체층(103)의 성막 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 행하여도 좋고, 그것들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 산화물 반도체층(103)의 성막 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
또한, 산화물 반도체층(103)에, 이 산화물 반도체층(103)에 포함되는 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 열처리를 행하는 것이 바람직하다. 열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 열처리는 감압 하 또는 질소 분위기 하 등에서 행할 수 있다.
이 열처리에 의해, n형 불순물인 수소를 산화물 반도체로부터 제거할 수 있다. 예를 들면, 탈수화 또는 탈수소화 처리 후의 산화물 반도체층(103)에 포함되는 수소 농도를, 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하로 할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 열처리는 산화물 반도체층(103)의 성막 후라면 트랜지스터(110)의 제작 공정에서 어느 타이밍에 행하여도 좋다. 단, 게이트 절연층(102) 또는 제 1 절연층(106)으로서 산화 알루미늄층을 이용하는 경우에는 이 산화 알루미늄층을 형성하기 전에 행하는 것이 바람직하다. 또한, 탈수화 또는 탈수소화를 위한 열처리는 복수회 행하여도 좋고, 다른 가열 처리와 겸해도 좋다.
열처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 열처리에 의해 산화물 반도체층(103)을 가열한 후, 가열 온도를 유지, 또는 그 가열 온도로부터 서냉하면서 같은 노에 고순도의 산소 가스, 고순도의 일산화 이질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20 ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하의 공기)를 도입해도 좋다. 산소 가스 또는 일산화 이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 열처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소한 산화물 반도체를 구성하는 주성분 재료인 산소를 공급하는 것에 의해, 산화물 반도체층(103)을 고순도화 및 i형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층(103)에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온의 어느 것을 포함함)를 도입하여 층 중에 산소를 공급해도 좋다.
탈수화 또는 탈수소화 처리를 행한 산화물 반도체층(103)에 산소를 도입하여 층 중에 산소를 공급함으로써, 산화물 반도체층(103)을 고순도화, 및 i형(진성)화할 수 있다. 고순도화하여, i형(진성)화한 산화물 반도체층(103)을 가지는 트랜지스터는 전기 특성 변동이 억제되어 있어 전기적으로 안정적이다.
산소의 도입 공정은 산화물 반도체층(103)에 산소 도입하는 경우, 산화물 반도체층(103)에 직접 도입해도 좋고, 후에 형성되는 게이트 절연층(102)이나 제 1 절연층(106) 등의 다른 막을 통과하여 산화물 반도체층(103)에 도입해도 좋다. 산소를 다른 막을 통과하여 도입하는 경우는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법 등을 이용하면 좋지만, 노출된 산화물 반도체층(103)에 직접 산소를 도입하는 경우는 상기의 방법에 더하여 플라즈마 처리 등도 이용할 수 있다.
산화물 반도체층(103)에의 산소의 도입은 탈수화 또는 탈수소화 처리를 행한 후라면 좋고, 특별히 한정되지 않는다. 또한, 상기 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층(103)으로의 산소의 도입은 복수회 행하여도 좋다.
이와 같이, 물이나 수소 등의 불순물을 제거함과 동시에, 산화물 반도체의 구성 원소인 산소를 공급함으로써 i형화를 실현한다. 이 점에서, 실리콘 등과 같이 불순물 원소를 첨가한 i형화가 아니라, 종래에 없는 기술 사상을 포함하는 것이라고 할 수 있다.
이상 설명한 바와 같이, 제 2 베이스 절연층(136) 위에 산화물 반도체층(103)을 형성한다(도 11(A), 도 11(B), 및 도 12(A) 참조).
또한, 산화물 반도체층(103)으로서, 단결정 산화물 반도체, 다결정 산화물 반도체, 또는 비정질 산화물 반도체, CAAC－OS의 단층뿐만 아니라, 이들의 적어도 2층을 적층한 것을 이용해도 좋다.
다음에, 산화물 반도체층(103)을 소정의 형상으로 가공하지 않고, 산화물 반도체층(103)을 덮는 게이트 절연층(102)을 형성한다. 산화물 반도체층(103)을 소정의 형상으로 가공하지 않고, 제 1 베이스 절연층(137) 및 제 2 베이스 절연층(136)을 통하여 기판(100) 위에 성막한 상태로 산화물 반도체층(103)을 이용함으로써, 산화물 반도체층(103)에 리크 전류의 전달 경로가 될 수 있는 기생 채널이 생기기 쉬운 반도체층의 측면을 형성하지 않는다. 산화물 반도체층(103)에 리크 전류의 전달 경로가 될 수 있는 기생 채널이 생기기 쉬운 반도체층의 측면을 형성하지 않음으로써, 산화물 반도체층의 측면 및 측면 근방의 영역이 저저항화 영역이 되는 것을 억제한다. 이것에 의해, 산화물 반도체층을 이용한 트랜지스터에 기생 채널이 형성되는 것을 억제할 수 있다. 또 기생 채널의 형성을 억제함으로써, 트랜지스터의 전기적 특성이 변화하는 것을 억제할 수 있다.
또 상술한 바와 같이, 산화물 반도체층(103)에 i형(진성) 또는 실질적으로 i형화한 산화물 반도체층을 이용하면, i형(진성) 또는 실질적으로 i형화한 산화물 반도체는 저항률이 크고, 절연성이 높다. 따라서, 산화물 반도체층(103)을 섬 형상의 산화물 반도체층으로 가공하지 않아도, 다른 복수의 트랜지스터의 채널 형성 영역을 전기적으로 분리하는 것이 가능하게 된다.
또한, 산화물 반도체층(103)을 소정의 형상으로 가공하지 않기 때문에, 소정의 형상으로 가공하는 마스크를 형성할 필요가 없다. 그 때문에, 본 실시형태의 트랜지스터 제작 공정에서, 마스크수를 줄일 수 있다.
게이트 절연층(102)(제 1 게이트 절연층(102a) 및 제 2 게이트 절연층(102b))은 1 nm 이상 20 nm 이하의 두께로, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 형성할 수 있다. 또한, 게이트 절연층(102)은 스퍼터링 타겟 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태로 성막을 행하는 스퍼터링 장치를 이용하여 성막해도 좋다.
게이트 절연층(102)의 재료로서는, 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘 등을 이용할 수 있다. 게이트 절연층(102) 중, 산화물 반도체층(103)과 접하는 제 1 게이트 절연층(102a)은 산소를 포함하는 것이 바람직하다. 특히, 제 2 베이스 절연층(136)과 마찬가지로, 산화물 반도체층(103)과 접하는 영역에서 산소 과잉 영역을 가지는 것이 바람직하다. 특히, 제 1 게이트 절연층(102a)은 막 중(벌크 중)에 적어도 화학양론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하고, 예를 들면, 제 1 게이트 절연층(102a)으로서 산화 실리콘을 이용하는 경우에는 SiO2 ＋α(단,α＞0)로 하는 것이 바람직하다. 본 실시형태에서는 제 1 게이트 절연층(102a)으로서, SiO2 ＋α(단,α＞0)인 산화 실리콘을 이용한다. 이 산화 실리콘을 제 1 게이트 절연층(102a)으로서 이용함으로써, 산화물 반도체층(103)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다. 또한, 제 1 게이트 절연층(102a)은 제작하는 트랜지스터의 사이즈나 제 1 게이트 절연층(102a)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
또한, 게이트 절연층(102) 중, 게이트 전극(101)에 접하는 제 2 게이트 절연층(102b)은 게이트 전극(101)에 포함되는 원소가 산화물 반도체층(103)에 혼입하는 것을 막는 기능, 및, 산화물 반도체층(103)의 산소의 방출을 억제하는 블로킹층으로서의 기능을 가진다.
또한, 게이트 절연층(102)의 재료로서, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 산화 란탄 등의 high－k 재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다. 또한, 제 1 게이트 절연층(102a) 및 제 2 게이트 절연층(102b)은 각각, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
다음에, 게이트 절연층(102)을 통하여 산화물 반도체층(103) 위에 게이트 전극(101)을 형성한다(도 11(C), 도 11(D), 및 도 12(B) 참조). 게이트 전극(101)은 게이트 전극(101)이 되는 제 1 도전층을 플라즈마 CVD법 또는 스퍼터링법 등에 의해 형성하고, 제 1 포토리소그래피 공정에 의해, 이 제 1 도전층의 일부를 선택적으로 에칭 등으로 제거함으로써 형성할 수 있다. 또한, 게이트 전극(101)의 재료는 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, 게이트 전극(101)으로서, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 이용해도 좋다. 게이트 전극(101)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 전극(101)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(102)과 접하는 게이트 전극(101)의 일층으로서, 질소를 포함하는 금속 산화물, 구체적으로는 질소를 포함하는 In－Ga－Zn계 산화물이나, 질소를 포함하는 In－Sn계 산화물이나, 질소를 포함하는 In－Ga계 산화물이나, 질소를 포함하는 In－Zn계 산화물이나, 질소를 포함하는 산화 주석이나, 질소를 포함하는 산화 인듐이나, 금속 질화물(InN, SnN 등)을 이용할 수 있다. 이러한 재료는 5 eV(전자 볼트), 바람직하게는 5.5 eV(전자 볼트) 이상의 일 함수를 가지고, 게이트 전극으로서 이용한 경우, 트랜지스터의 전기 특성의 하나인 스레숄드 전압을 플러스로 할 수 있어, 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
또한, 게이트 전극(101)은 게이트 절연층(102) 위에 형성된 제 1 도전층(도시하지 않음)을, 마스크를 이용하여 가공하는 것에 의해 형성할 수 있다. 여기서, 가공에 이용하는 마스크는 포토리소그래피법 등에 의해 형성된 마스크에, 슬리밍 처리를 행하여, 보다 미세한 패턴을 가지는 마스크로 하는 것이 바람직하다.
슬리밍 처리로서는, 예를 들면, 라디칼 상태의 산소(산소 라디칼) 등을 이용하는 애싱 처리를 적용할 수 있다. 단, 슬리밍 처리는 포토리소그래피법 등에 의해 형성된 마스크를 보다 미세한 패턴으로 가공할 수 있는 처리라면, 애싱 처리에 한정할 필요는 없다. 또한, 슬리밍 처리에 의해 형성되는 마스크에 의해 트랜지스터의 채널 길이(L)가 결정되게 되기 때문에, 이 슬리밍 처리로서는 제어성이 양호한 처리를 적용할 수 있다.
슬리밍 처리의 결과, 포토리소그래피법 등에 의해 형성된 마스크를, 노광 장치의 해상 한계 이하, 바람직하게는 1/2 이하, 보다 바람직하게는 1/3 이하의 선폭까지 미세화하는 것이 가능하다. 예를 들면, 선폭은 30 nm 이상 2000 nm 이하, 바람직하게는 50 nm 이상 350 nm 이하로 할 수 있다. 이것에 의해, 트랜지스터의 미세화를 더욱 달성할 수 있다.
다음에, 게이트 절연층(102) 및 게이트 전극(101) 위에 제 1 절연층(106)을 형성한다.
제 1 절연층(106)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의해 성막할 수 있다. 제 1 절연층(106)은 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 산화 갈륨 등의 무기 절연 재료 등을 이용할 수 있다.
또한, 제 1 절연층(106)으로서, 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 지르코늄, 산화 란탄, 산화 바륨, 또는 금속 질화물(예를 들면, 질화 알루미늄)도 이용할 수 있다.
제 1 절연층(106)은 단층이어도 적층이어도 좋고, 예를 들면 산화 실리콘층 및 산화 알루미늄층을 적층하여 이용할 수 있다. 산화 알루미늄층은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과(블록 효과)가 높고, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층(103)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층(103)으로부터의 방출을 억제하는 블로킹층으로서 기능하기 때문에 적합하다.
제 1 절연층(106)은 스퍼터링법 등, 제 1 절연층(106)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성하는 것이 바람직하다.
산화물 반도체층(103)의 성막시와 마찬가지로, 제 1 절연층(106)의 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프(크라이오 펌프 등)를 이용하는 것이 바람직하다. 크라이오 펌프를 이용하여 배기한 성막실에서 성막한 제 1 절연층(106)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 제 1 절연층(106)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다.
본 실시형태에서는 제 1 절연층(106)으로서, 산화 알루미늄층과 산화 실리콘층의 적층을 이용하는 것으로 한다. 또한, 게이트 전극(101)과 접하는 측을 산화 알루미늄층으로 한다. 또한, 산화 알루미늄층을 고밀도(막밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)로 함으로써, 트랜지스터(110)에 안정된 전기 특성을 부여할 수 있다. 막밀도는 러더포드 후방 산란법(RBS)이나, X선 반사율 측정법(XRR)에 의해 측정할 수 있다.
다음에 제 1 절연층(106) 위에, 제 2 절연층(107)을 형성한다(도 11(E) 및 도 11(F) 참조). 제 2 절연층(107)은 트랜지스터에 기인한 표면 요철을 저감하는 평탄화 절연층으로서 기능하는 것이 바람직하다. 제 2 절연층(107)의 재료로서는, 제 1 절연층(106)에 이용하는 상기 재료 중에서 적절히 선택하여 이용할 수 있다. 또한, 제 2 절연층(107)은 상기 재료 외에 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 등의 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low－k 재료) 등을 이용할 수 있다. 또한, 이러한 재료로 형성되는 절연층을 복수 적층시킴으로써, 평탄화 절연층을 형성해도 좋다. 또한, 제 2 절연층(107)을 형성하지 않고, 제 1 절연층(106)만을 형성하는 구성으로 해도 좋다.
이상 설명한 바와 같이, 산화물 반도체층(103)에 충분한 산소를 공급하여 산소를 과포화 상태로 하기 위해, 산화물 반도체층(103)을 둘러싸도록 과잉 산소를 포함하는 절연층을 접하여 형성하는 것이 바람직하다. 본 실시형태에서는 산화물 반도체층(103)과 접하는 제 2 베이스 절연층(136) 및 제 1 게이트 절연층(102a)에 과잉 산소를 포함하는 절연층, 또는 산화물 반도체층(103)과 접하는 영역에 산소 과잉 영역을 포함하는 절연층을 이용한다.
또한, 과잉 산소를 포함하는 절연층의 외측에 배치되도록, 산화물 반도체층(103)의 산소의 방출을 억제하는 블로킹층을 형성하는 것이 바람직하다. 본 실시형태에서는 제 1 베이스 절연층(137), 제 2 게이트 절연층(102b), 및 제 1 절연층(106)이 블로킹층으로서 기능한다.
산화물 반도체층(103)의 상하에, 과잉 산소를 포함하는 절연층 및 산소의 방출을 억제하는 블로킹층을 형성함으로써, 산화물 반도체층(103)에서 화학양론적 조성과 거의 일치하는 상태, 혹은 화학양론적 조성보다 산소가 많은 과포화 상태로 할 수 있다. 예를 들면, 산화물 반도체층(103)이 IGZO인 경우, 화학양론적 조성의 일례는 In：Ga：Zn：O가 1：1：1：4［원자수비］이며, 산소의 원자수비가 4 또는 4 이상 포함하는 상태로 한다.
다음에, 제 2 절연층(107) 위에 마스크를 형성하고(도시하지 않음), 이 마스크를 이용하여, 제 2 포토리소그래피 공정에 의해, 제 2 절연층(107), 제 1 절연층(106), 및 게이트 절연층(102)을 에칭 등으로 각각의 일부를 제거하여, 산화물 반도체층(103)에 이르는 개구부(109a) 및 개구부(109b)를 형성한다(도 11(G), 도 11(H), 및 도 12(C) 참조. 단, 설명을 알기 쉽게 하기 위해, 도 12에서는 제 2 절연층(107), 제 1 절연층(106), 및 게이트 절연층(102)의 기재를 생략함). 또한, 제 2 절연층(107)을 형성하지 않는 경우는 제 1 절연층(106) 및 게이트 절연층(102)을 에칭하여, 산화물 반도체층(103)에 이르는 개구부(109a) 및 개구부(109b)를 형성한다.
다음에, 개구부(109a) 및 개구부(109b)를 묻도록, 제 2 절연층(107) 위에 소스 전극(105a) 및 드레인 전극(105b)이 되는 제 2 도전층을 형성한다.
이 제 2 도전층은 후의 가열 처리에 견딜 수 있는 재료를 이용한다. 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극(105a) 및 드레인 전극(105b)에 이용하는 제 2 도전층으로서는 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3－SnO2, ITO라고 약기함), 산화 인듐 산화 아연(In2O3－ZnO) 또는 이들의 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
이 제 2 도전층을, 제 3 포토리소그래피 공정에 의해, 일부를 제거하여 소정의 형상으로 가공하고, 산화물 반도체층(103)과 전기적으로 접속하는 소스 전극(105a) 및 드레인 전극(105b)을 형성한다(도 10(A), 도 10(B), 및 도 10(C) 참조).
또한, 본 실시형태에 나타내는 트랜지스터는 산화물 반도체층(103)으로서 CAAC－OS가 적용되는 경우에 특히 유용하다. CAAC－OS로 형성된 산화물 반도체층은 측면(단면)으로부터 산소가 이탈하기 쉽기 때문이다. 또한, 이 점에 대해서는 하기 참고예에서 상세하게 설명한다.
또한, 본 실시형태에서는 섬 형상으로 가공하지 않은 산화물 반도체층을 이용하여 구성된 트랜지스터에 대하여 나타냈지만, 이 구성과 다른 구성을 가지는 트랜지스터라도 기생 채널의 형성을 억제하는 것이 가능하다. 구체적으로는 트랜지스터의 채널 폭 방향(도 10(A)에 나타내는 B1－B2선에 따르는 방향)에서 산화물 반도체층이 패터닝되어 있지 않으면(채널 폭 방향에서 산화물 반도체층이 연장되어 있으면), 기생 채널의 형성을 억제하는 것이 가능하다. 바꿔 말하면, 트랜지스터의 채널 길이 방향(도 10(A)에 나타내는 A1－A2선에 따르는 방향)에서 패터닝되어 있는 산화물 반도체층이라도, 기생 채널의 형성이 억제되는 일이 있다.
또한 본 실시형태에 의해, 산화물 반도체층의 측면에 트랜지스터의 기생 채널이 형성되는 것을 억제할 수 있다.
또한 본 실시형태에 의해, 기생 채널의 형성을 억제함으로써, 양호한 전기 특성을 가지는 트랜지스터를 얻을 수 있다.
또한, 개시되는 발명의 일 양태에 의해, 트랜지스터의 제작에 이용하는 포토리소그래피 공정을 종래보다 줄여, 트랜지스터의 생산성을 높일 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태와는 다른 구성을 가지는 반도체 장치에 대하여 설명한다.
도 13(A) 내지 도 13(C)에 반도체 장치의 예로서, 트랜지스터(120)의 상면도 및 단면도를 나타낸다. 도 13(A)은 트랜지스터(120)의 상면도이며, 도 13(B)은 도 13(A)의 C1－C2에서의 단면도이며, 도 13(C)은 도 13(A)의 D1－D2에서의 단면도이다. 또한, 도면을 이해하기 쉽게 하기 위해, 도 13(A)에서는 트랜지스터(120)의 구성 요소의 일부(예를 들면, 제 2 절연층(107))의 기재를 생략하였다.
도 13(A) 내지 도 13(C)에 나타내는 트랜지스터(120)는 절연 표면을 가지는 기판(100) 위에 제 1 베이스 절연층(137), 제 1 베이스 절연층(137) 위에 제 2 베이스 절연층(136), 제 2 베이스 절연층(136) 위에 산화물 반도체층(103)과, 산화물 반도체층(103) 위에 형성되고, 제 1 게이트 절연층(102a) 및 제 2 게이트 절연층(102b)을 포함하는 게이트 절연층(102)과, 게이트 절연층(102)을 통하여 산화물 반도체층(103) 위에 설치된 게이트 전극(101)과, 게이트 전극(101) 위에 형성된 제 1 절연층(106)과, 제 1 절연층(106) 위에 형성된 제 2 절연층(107)과, 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)의 개구를 통하여, 산화물 반도체층(103)과 전기적으로 접속하는 소스 전극(115a) 및 드레인 전극(115b)을 포함하여 구성된다. 소스 전극(115a) 및 드레인 전극(115b)은 게이트 전극(101)을 끼우고 설치되는 한 쌍의 전극이다. 또한, 소스 전극(115a) 및 드레인 전극(115b) 위에 접하여 소스 배선 및 드레인 배선을 형성해도 좋다.
또한, 산화물 반도체층(103)에는 게이트 절연층(102)을 통하여 게이트 전극(101)과 중첩하는 채널 형성 영역(131), 소스 전극(115a)과 접하는 소스 영역(133a), 드레인 전극(115b)과 접하는 드레인 영역(133b), 소스 영역(133a) 및 채널 형성 영역(131)과의 사이에 형성된 오프셋 영역(132a), 드레인 영역(133b) 및 채널 형성 영역(131)과의 사이에 형성된 오프셋 영역(132b)을 가지고 있다. 즉, 채널 형성 영역(131), 소스 영역(133a), 드레인 영역(133b), 오프셋 영역(132a), 오프셋 영역(132b)은 자기 정합에 의해 형성된다. 또한, 오프셋 영역(132a)을 형성함으로써, 채널 형성 영역(131)과 소스 전극(105a) 사이에 생기는 기생 용량을 저감할 수 있다. 또한, 오프셋 영역(132b)을 형성함으로써, 채널 형성 영역(131)과 드레인 전극(105b) 사이에 생기는 기생 용량을 저감할 수 있다. 또한 캐리어가 흐르는 거리인 채널 형성 영역(131)의 길이(채널 길이라고도 함)는 60 nm 미만이 바람직하다.
또한, 자기 정합에 의해 채널 형성 영역(131)이 형성되기 때문에, 트랜지스터의 미세화가 실현되기 쉽고, 온 특성(예를 들면, 온 전류 및 전계 효과 이동도)이 높고, 고속 동작이 가능하게 된다.
또한, 트랜지스터(120)는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도, 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 채널 영역의 상하에 게이트 절연층을 통하여 배치된 2개의 게이트 전극을 가지는 듀얼 게이트형이어도 좋다.
또한, 상술한 바와 같이, 산화물 반도체층(103)의 측면이 형성되는 경우, 산화물 반도체층(103)의 측면은 채널 형성 영역(131)의 측면과 일치시키지 않고, 충분히 떨어진 거리에 배치한다.
본 실시형태 및 실시형태 4와의 차이는 한쌍의 전극인 소스 전극(115a) 및 드레인 전극(115b)의 형상이, 실시형태 4(소스 전극(105a) 및 드레인 전극(105b))과 다른 것이다. 본 실시형태의 소스 전극(115a) 및 드레인 전극(115b)은 빗살 형상의 전극(빗살형 전극이나 빗살 전극이라고도 함)이다. 또한 상면도에 있어서, 게이트 전극(101)을 끼우고, 소스 전극(115a)의 볼록부와 드레인 전극(115b)의 볼록부는 중첩되지 않는다.
트랜지스터(120)의 채널 형성 영역은 산화물 반도체층(103) 중의, 소스 전극(115a)의 볼록부와 드레인 전극(115b)의 볼록부와의 사이에 형성된다.
도 14(A) 내지 도 14(H), 도 15(A) 내지 도 15(C), 및 도 13(A) 내지 도 13(C)에 트랜지스터(120)의 제작 공정을 나타낸다. 단 도 14(A) 내지 도 14(F), 및 도 15(A) 내지 도 15(B)는 실시형태 4의 도 11(A) 내지 도 11(F), 및 도 12(A) 내지 도 12(B)와 마찬가지이므로, 그 설명은 실시형태 4를 원용하면 좋다.
제 2 절연층(107)을 형성한 후, 제 2 절연층(107) 위에 마스크를 형성하고(도시하지 않음), 이 마스크를 이용하여, 제 2 포토리소그래피 공정에 의해, 제 2 절연층(107), 제 1 절연층(106), 및 게이트 절연층(102)을 에칭 등으로 각각의 일부를 제거하여, 산화물 반도체층(103)에 이르는 개구부(119a) 및 개구부(119b)를 형성한다(도 14(G), 도 14(H), 및 도 15(C) 참조. 단, 설명을 알기 쉽게하기 위해, 도 15에서는 제 2 절연층(107), 제 1 절연층(106), 및 게이트 절연층(102)의 기재를 생략함). 또한, 제 2 절연층(107)을 형성하지 않는 경우는 제 1 절연층(106) 및 게이트 절연층(102)을 에칭하여, 산화물 반도체층(103)에 이르는 개구부(119a) 및 개구부(119b)를 형성한다.
또한 개구부(119a) 및 개구부(119b)는 상면도(도 15(C))에서, 빗살 형상이다. 또한, 상면도에 있어서, 게이트 전극(101)을 끼우고, 개구부(119a) 및 개구부(119b)의 볼록부는 중첩되지 않는다.
본 실시형태의 개구부(119b)(물론 개구부(119a) 이어도 좋음)의 볼록부와 게이트 전극(101)과의 거리는 제 2 포토리소그래피 공정에서의, 노광기의 해상도에 기초하여 결정된다.
다음에, 개구부(119a) 및 개구부(119b)를 묻도록, 제 2 절연층(107) 위(제 2 절연층(107)을 형성하지 않는 경우는 제 1 절연층(106) 위)에 소스 전극(115a) 및 드레인 전극(115b)이 되는 제 2 도전층을 형성한다. 이 제 2 도전층은 실시형태 4와 같은 재료를 이용하면 좋다.
이 제 2 도전층을, 제 3 포토리소그래피 공정에 의해, 그 일부를 제거하여 빗살 형상으로 가공하고, 산화물 반도체층(103)과 전기적으로 접속하고, 빗살 형상의 형상을 가지는 소스 전극(115a) 및 드레인 전극(115b)을 형성한다(도 13(A) 및 도 13(B) 참조).
본 실시형태의 드레인 전극(115b)(물론 소스 전극(115a) 이어도 좋음)의 볼록부와 게이트 전극(101)과의 거리는 제 3 포토리소그래피 공정에서의, 노광기의 해상도에 기초하여 결정된다.
본 실시형태의 트랜지스터에서는 게이트 전극(101)을 끼우고, 소스 전극(115a)의 볼록부와 드레인 전극(115b)의 볼록부는 중첩되지 않는다. 이것에 의해, 소스 전극(115a) 및 드레인 전극(115b)은 제 2 및 제 3 포토리소그래피 공정에 있어서, 게이트 전극(101), 소스 전극(115a), 및 드레인 전극(115b)의 단락(短絡)을 방지하면서, 가능한 한 게이트 전극(101) 및 소스 전극(115a), 또는 게이트 전극(101) 및 드레인 전극(115b)을 접근시킬 수 있다.
또한, 상술한 바와 같이, 산화물 반도체층(103)에 i형(진성) 또는 실질적으로 i형화한 산화물 반도체층을 이용하면, i형(진성) 또는 실질적으로 i형화한 산화물 반도체는 저항률이 크고, 절연성이 높다. 따라서, 산화물 반도체층(103)을 섬 형상의 산화물 반도체층으로 가공하지 않아도, 다른 복수의 트랜지스터의 채널 형성 영역을 전기적으로 분리하는 것이 가능하게 된다.
또한, 산화물 반도체층(103)을 소정의 형상으로 가공하지 않기 때문에, 소정의 형상으로 가공하는 마스크를 형성할 필요가 없다. 그 때문에, 본 실시형태의 트랜지스터 제작 공정에 있어서, 마스크수를 줄일 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터는 산화물 반도체층(103)으로서 CAAC－OS가 적용되는 경우에 특히 유용하다. CAAC－OS로 형성된 산화물 반도체층은 측면(단면)으로부터 산소가 이탈되기 쉽기 때문이다. 또한, 이 점에 대해서는 하기 참고예에서 상세하게 설명한다.
또한, 본 실시형태에서는 섬 형상으로 가공하지 않은 산화물 반도체층을 이용하여 구성된 트랜지스터에 대하여 나타냈지만, 이 구성과 다른 구성을 가지는 트랜지스터라도 기생 채널의 형성을 억제하는 것이 가능하다. 구체적으로는 트랜지스터의 채널 폭 방향(도 13(A)에 나타내는 D1－D2선에 따른 방향)에 있어서 산화물 반도체층이 패터닝되어 있지 않으면(채널 폭 방향에서 산화물 반도체층이 연장되어 있으면), 기생 채널의 형성을 억제하는 것이 가능하다. 바꿔 말하면, 트랜지스터의 채널 길이 방향(도 13(A)에 나타내는 C1－C2선에 따른 방향)에 있어서 패터닝되어 있는 산화물 반도체층이라도, 기생 채널의 형성이 억제되는 일이 있다.
이상 본 실시형태에 의해, 산화물 반도체층의 측면에 트랜지스터의 기생 채널이 형성되는 것을 억제할 수 있다.
또 본 실시형태에 의해, 기생 채널의 형성을 억제함으로써, 양호한 전기 특성을 가지는 트랜지스터를 얻을 수 있다.
또한, 개시되는 발명의 일 양태에 의해, 트랜지스터의 제작에 이용하는 포토리소그래피 공정을 종래보다 줄여, 트랜지스터의 생산성을 높일 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 4 및 실시형태 5와는 다른 구성을 가지는 반도체 장치에 대하여 설명한다.
도 16(A) 내지 도 16(C)에 반도체 장치의 예로서, 트랜지스터(130)의 상면도 및 단면도를 나타낸다. 도 16(A)은 트랜지스터(130)의 상면도이며, 도 16(B)은 도 16(A)의 E1－E2에서의 단면도이며, 도 16(C)은 도 16(A)의 F1－F2에서의 단면도이다. 또한, 도면을 이해하기 쉽게 하기 위해, 도 16(A)에서는 트랜지스터(130)의 구성 요소의 일부(예를 들면, 제 2 절연층(107))의 기재를 생략하고 있다.
도 16(A) 내지 도 16(C)에 나타내는 트랜지스터(130)는 절연 표면을 가지는 기판(100) 위에 제 1 베이스 절연층(137), 제 1 베이스 절연층(137) 위에 제 2 베이스 절연층(136), 제 2 베이스 절연층(136) 위에 산화물 반도체층(103)과, 산화물 반도체층(103) 위에 형성되고, 제 1 게이트 절연층(102a) 및 제 2 게이트 절연층(102b)을 포함하는 게이트 절연층(102)과, 게이트 절연층(102)을 통하여 산화물 반도체층(103) 위에 설치된 게이트 전극(101)과, 게이트 전극(101) 위에 형성된 제 1 절연층(106)과, 제 1 절연층(106) 위에 형성된 제 2 절연층(107)과, 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)의 개구를 통하여, 산화물 반도체층(103)과 전기적으로 접속하는 소스 전극(125a) 및 드레인 전극(125b), 소스 전극(125a) 및 드레인 전극(125b) 위에 접하여 소스 배선(135a) 및 드레인 배선(135b)을 포함하여 구성된다. 또한, 소스 전극(125a) 및 드레인 전극(125b)은 게이트 전극(101)을 끼우고 형성되는 한 쌍의 전극이다.
트랜지스터(130)에 있어서, 소스 전극(125a) 및 드레인 전극(125b)은 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)에 형성된 개구부를 묻도록 형성되어 있고, 산화물 반도체층(103)과 각각 접하고 있다. 소스 전극(125a) 및 드레인 전극(125b)은 산화물 반도체층(103)에 이르는 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)의 개구부를 묻도록 제 2 절연층(107) 위에 도전층을 형성하고, 이 도전층에 연마 처리를 행함으로써, 제 2 절연층(107) 위(적어도 게이트 전극(101)과 중첩하는 영역)에 형성된 도전층을 제거함으로써, 도전층이 분단되어 형성된 것이다.
또한, 트랜지스터(130)에 있어서 소스 전극(125a)과 드레인 전극(125b)과의 채널 길이 방향의 거리는 소스 배선(135a)과 드레인 배선(135b)과의 채널 길이 방향의 거리보다 작다.
또한 산화물 반도체층(103)에는 게이트 절연층(102)을 통하여 게이트 전극(101)과 중첩하는 채널 형성 영역(131), 소스 전극(125a)과 접하는 소스 영역(133a), 드레인 전극(125b)과 접하는 드레인 영역(133b), 소스 영역(133a) 및 채널 형성 영역(131)과의 사이에 형성된 오프셋 영역(132a), 드레인 영역(133b) 및 채널 형성 영역(131)과의 사이에 형성된 오프셋 영역(132b)을 가지고 있다. 즉, 채널 형성 영역(131), 소스 영역(133a), 드레인 영역(133b), 오프셋 영역(132a), 오프셋 영역(132b)은 자기 정합에 의해 형성된다. 또한, 오프셋 영역(132a)을 형성함으로써, 채널 형성 영역(131)과 소스 전극(105a) 사이에 생기는 기생 용량을 저감할 수 있다. 또한, 오프셋 영역(132b)을 형성함으로써, 채널 형성 영역(131)과 드레인 전극(105b) 사이에 생기는 기생 용량을 저감할 수 있다. 또한 캐리어가 흐르는 거리인 채널 형성 영역(131)의 길이(채널 길이라고도 함)는 60 nm 미만이 바람직하다.
또한, 자기 정합에 의해 채널 형성 영역(131)이 형성되기 때문에, 트랜지스터의 미세화가 실현되기 쉽고, 온 특성(예를 들면, 온 전류 및 전계 효과 이동도)이 높고, 고속 동작이 가능하게 된다.
또한, 트랜지스터(130)는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도, 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 채널 영역의 상하에 게이트 절연층을 통하여 배치된 2개의 게이트 전극을 가지는 듀얼 게이트형이어도 좋다.
또 상술한 바와 같이, 산화물 반도체층(103)의 측면이 형성되는 경우는 산화물 반도체층(103)의 측면은 채널 형성 영역(131)의 측면과 일치시키지 않고, 충분히 떨어진 거리에 배치한다.
실시형태 4 및 실시형태 5와, 본 실시형태와의 차이는 소스 전극(125a) 및 드레인 전극(125b)의 형상이, 실시형태 4(소스 전극(105a) 및 드레인 전극(105b))와 다른 것, 소스 전극(125a) 및 드레인 전극(125b) 위에 접하여 소스 배선(135a) 및 드레인 배선(135b)이 형성되는 것이다. 또한, 트랜지스터(130)의 제작 공정에 있어서(후술함), 소스 전극(125a) 및 드레인 전극(125b), 및 산화물 반도체층(103)과의 전기적 접속을 얻기 위한 개구부(129a) 및 개구부(129b)를, 동시가 아니라 따로 따로 형성한다는 점이, 트랜지스터(110) 및 트랜지스터(120)와는 다르다.
도 17(A) 내지 도 17(H), 도 18(A) 내지 도 18(F), 도 19(A) 내지 도 19(C), 도 20(A) 내지 도 20(C), 및 도 16(A) 내지 도 16(C)에 트랜지스터(130)의 제작 공정을 나타낸다. 단 도 17(A) 내지 도 17(F), 및 도 19(A) 내지 도 19(B)는 실시형태 4의 도 11(A) 내지 도 11(F), 및 도 12(A) 내지 도 12(B)와 마찬가지이므로, 그 설명은 실시형태 4를 원용하면 좋다.
제 2 절연층(107)을 형성한 후, 제 2 절연층(107) 위에 마스크(127)를 형성하고, 마스크(127)를 이용하여, 제 2 포토리소그래피 공정에 의해, 제 2 절연층(107), 제 1 절연층(106), 및 게이트 절연층(102)을 에칭 등에 의해 각각의 일부를 제거하여, 산화물 반도체층(103)에 이르는 개구부(129a)를 형성한다(도 17(G), 도 17(H), 및 도 19(C) 참조. 단, 설명을 알기 쉽게 하기 위해, 도 19에서는 제 2 절연층(107), 제 1 절연층(106), 및 게이트 절연층(102)의 기재를 생략함). 또한, 제 2 절연층(107)을 형성하지 않는 경우는 제 1 절연층(106) 위에 마스크(127)를 형성하고, 마스크(127)를 이용하여, 제 1 절연층(106) 및 게이트 절연층(102)을 에칭 등에 의해 각각의 일부를 제거하여, 산화물 반도체층(103)에 이르는 개구부(129a)를 형성한다.
마스크(127)는 포토레지스트 등의 재료를 이용하여 형성할 수 있다. 마스크(127) 형성시의 노광에는 파장이 수 nm∼수십 nm로 짧은 초자외선(Extreme Ultraviolet)을 이용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 미세한 패턴을 가지는 마스크(127)를 형성할 수 있다.
또한, 충분히 미세한 패턴의 마스크(127)를 형성할 수 있다면, 잉크젯법 등의 다른 방법을 이용하여 마스크(127)를 형성해도 좋다. 이 경우에는 마스크(127)의 재료로서 포토레지스트 등의 감광성을 가지는 재료를 이용할 필요는 없다.
마스크(127)를 제거한 후, 개구부(129a) 및 제 2 절연층(107) 위(제 2 절연층(107)을 형성하지 않는 경우는 제 1 절연층(106) 위)에 마스크(128)를 형성한다. 마스크(128)는 마스크(127)와 마찬가지로 형성할 수 있다. 그리고 마스크(128)를 이용하여 제 3 포토리소그래피 공정에 의해, 제 2 절연층(107), 제 1 절연층(106), 및 게이트 절연층(102)을 에칭 등에 의해 각각의 다른 일부를 제거하여, 산화물 반도체층(103)에 이르는 개구부(129b)를 형성한다(도 18(A), 도 18(B), 및 도 20(A) 참조). 개구부(129b)는 개구부(129a)와 게이트 전극(101)을 끼우고 반대측의 영역에 형성된다. 이것에 의해, 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)에, 게이트 전극(101)을 끼우고 한 쌍의 개구부인 개구부(129a) 및 개구부(129b)가 형성되게 된다.
다음에, 개구부(129a) 및 개구부(129b)를 묻도록, 제 2 절연층(107) 위(제 2 절연층(107)을 형성하지 않는 경우는 제 1 절연층(106) 위)에 소스 전극 및 드레인 전극이 되는 도전층(124)을 형성한다(도 18(C), 도 18(D), 도 20(B) 참조).
도전층(124)은 후의 가열 처리에 견딜 수 있는 재료를 이용한다. 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극(125a) 및 드레인 전극(125b)에 이용하는 도전층(124)으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3－SnO2, ITO라고 약기함), 산화 인듐 산화 아연(In2O3－ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
다음에, 도전층(124)에 CMP 처리를 행한다(도 18(E), 도 18(F), 도 20(C) 참조). 제 2 절연층(107) 위(적어도 게이트 전극(101)과 중첩하는 영역)에 형성된 도전층(124)을 제거하도록, 도전층(124)에 대하여 CMP 처리를 행함으로써, 개구부(129a) 및 개구부(129b)에 파묻힌 소스 전극(125a) 및 드레인 전극(125b)을 형성할 수 있다. 본 실시형태에서는 도전층(124)에 대해서, 제 2 절연층(107)의 표면이 노출하는 조건에서 CMP 처리를 행함으로써, 소스 전극(125a) 및 드레인 전극(125b)을 형성한다. 또한, CMP 처리의 조건에 따라서는 제 2 절연층(107)의 표면 또는 게이트 전극(101)의 표면도 연마되는 경우가 있다.
여기서, CMP 처리란, 피가공물의 표면을 화학적·기계적인 복합 작용에 의해 평탄화하는 방법이다. 보다 구체적으로는 연마 스테이지의 위에 연마포를 붙여 피가공물과 연마포와의 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜, 피가공물의 표면을 슬러리와 피가공물 표면과의 사이에서의 화학 반응과, 연마포와 피가공물과의 기계적 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.
또한, CMP 처리는 1회만 행하여도 좋고, 복수회 행하여도 좋다. 복수회로 나누어 CMP 처리를 행하는 경우는 높은 연마 레이트의 1차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 다른 연마를 조합함으로써, 소스 전극(125a), 드레인 전극(125b), 제 2 절연층(107)의 표면의 평탄성을 보다 향상시킬 수 있다.
또한, 본 실시형태에서는 제 2 절연층(107)과 중첩하는 영역의 도전층(124)의 제거에 CMP 처리를 이용했지만, 다른 연마(연삭, 절삭) 처리를 이용해도 좋다. 또는 CMP 처리 등의 연마 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나, 플라즈마 처리 등을 조합해도 좋다. 예를 들면, CMP 처리 후, 드라이 에칭 처리나 플라즈마 처리(역스퍼터링 등)를 행하여, 처리 표면의 평탄성 향상을 도모해도 좋다. 연마 처리에, 에칭 처리, 플라즈마 처리 등을 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않고, 도전층(124)의 재료, 두께, 및 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
상술한 바와 같이, 소스 전극(125a) 및 드레인 전극(125b)은 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)에 형성된 개구부(129a) 및 개구부(129b)를 묻도록 형성된다. 따라서, 트랜지스터(130)에 있어서, 소스 전극(125a)과 산화물 반도체층(103)이 접하는 영역(소스측 콘택트 영역)과 게이트 전극(101) 사이의 거리(도 18(E)에서의 LSG)는 개구부(129a)의 단부와 게이트 전극(101)의 단부와의 거리에 의해 결정된다. 마찬가지로, 트랜지스터(130)에 있어서, 드레인 전극(125b)과 산화물 반도체층(103)이 접하는 영역(드레인측 콘택트 영역)과 게이트 전극(101)과의 사이의 거리(도 18(E)에서의 LDG)는 개구부(129b)의 단부와 게이트 전극(101)의 단부와의 거리에 의해 결정된다.
소스 전극(125a)을 형성하기 위한 개구부(129a)와, 드레인 전극(125b)을 형성하기 위한 개구부(129b)를, 한 번의 에칭 처리에 의해 형성하는 경우, 개구부(129a)와 개구부(129b)와의 채널 길이 방향의 거리의 최소 가공 치수는 마스크의 형성에 이용하는 노광 장치의 해상 한계에 제약된다. 따라서, 개구부(129a)와 개구부(129b)와의 거리를 충분히 축소하는 것이 어렵고, 결과적으로 소스측 콘택트 영역 및 드레인측 콘택트 영역과, 게이트 전극(101)과의 거리(LSG 및 LDG)의 미세화가 곤란하다.
그러나, 본 실시형태에 나타내는 제작 방법에서는 개구부(129a)와 개구부(129b)를, 2장의 마스크를 이용한 2회의 에칭 처리에 의해 형성하기 때문에, 노광 장치의 해상 한계에 의존하지 않고, 자유롭게 개구의 위치를 설정하는 것이 가능하다. 따라서, 소스측 콘택트 영역 또는 드레인측 콘택트 영역과, 게이트 전극(101)과의 거리(LSG 또는 LDG)를, 예를 들면 0.05μm 이상 0.1μm 이하까지 축소할 수 있다. LSG 및 LDG를 축소함으로써, 트랜지스터(130)의 소스와 드레인간의 저항을 저감할 수 있기 때문에, 트랜지스터(130)의 전기적 특성(예를 들면 온 전류 특성)을 향상시킬 수 있다.
또한, 소스 전극(125a) 및 드레인 전극(125b)을 형성하기 위해 제 2 절연층(107) 위의 도전층(124)을 제거하는 공정에 있어서, 레지스트 마스크를 이용한 에칭 처리를 이용하지 않기 때문에, 소스 전극(125a) 및 드레인 전극(125b)의 채널 길이 방향의 거리가 미세화되어 있는 경우에도 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 편차가 적은 미세한 구조를 가지는 트랜지스터(130)를 수율 좋게 제작할 수 있다.
다음에, 소스 전극(125a), 드레인 전극(125b), 및 제 2 절연층(107) 위(제 2 절연층(107)이 형성되지 않는 경우는 제 1 절연층(106) 위)에 소스 배선 및 드레인 배선(이것과 같은 층에서 형성되는 배선도 포함함)이 되는 도전층을 성막하고, 이 도전층을 가공하여 소스 배선(135a) 및 드레인 배선(135b)을 형성한다(도 16(A) 내지 도 16(C) 참조).
소스 배선(135a) 및 드레인 배선(135b)은 게이트 전극(101)과 같은 재료 및 제작 방법을 이용하여 형성할 수 있다. 예를 들면, 소스 배선(135a) 및 드레인 배선(135b)으로서 질화 탄탈막과 구리막과의 적층, 또는 질화 탄탈막과 텅스텐막과의 적층 등을 이용할 수 있다.
상술한 바와 같이, 소스 전극(125a)과 드레인 전극(125b)과의 채널 길이 방향의 거리는 노광 장치의 해상 한계에 의존하지 않고 미세하게 가공하는 것이 가능하다. 한편, 소스 배선(135a) 및 드레인 배선(135b)은 포토리소그래피법에 의해 형성한 마스크를 이용하여 가공되기 때문에, 그 거리는 소스 전극(125a)과 드레인 전극(125b)보다 커진다. 트랜지스터(130)의 미세화를 위해서는, 소스 배선(135a)과 드레인 배선(135b)과의 간격을, 노광 장치의 해상 한계에 맞추어 설정하는 것이 바람직하다.
이상의 공정에 의해, 본 실시형태의 트랜지스터(130)가 형성된다.
또한, 트랜지스터(130)에서는 소스 전극(125a) 및 드레인 전극(125b)의 두께는 대략 같은 두께이며, 소스 전극(125a), 드레인 전극(125b) 및 제 2 절연층(107)의 상면이 대략 일치하는 구성을 나타냈지만, 본 실시형태는 이것에 한정되지 않는다.
예를 들면, 도 21(A)에 나타내는 트랜지스터(140)와 같이, 도전층(124)의 연마 처리의 조건에 따라서는 소스 전극(125a) 또는 드레인 전극(125b)의 상면과 제 2 절연층(107)의 상면에 고저차가 형성되는 일도 있다. 또는 도 21(B)에 나타내는 트랜지스터(150)와 같이, 도전층(124), 제 1 절연층(106), 및 제 2 절연층(107)의 연마 처리에 의해, 게이트 전극(101)의 상면을 노출시켜도 좋다. 또한, 게이트 전극(101)도 상방의 일부가 연마 처리에 의해 제거되어도 좋다. 트랜지스터(150)와 같이 게이트 전극(101)을 노출하는 구조는 트랜지스터(150) 위에 다른 배선이나 반도체 소자를 적층하는 집적회로에서 이용할 수 있다.
상술한 바와 같이, 본 실시형태에서는 소스 전극(125a)을 형성하기 위한 개구부(129a)와, 드레인 전극(125b)을 형성하기 위한 개구부(129b)와, 2장의 마스크를 이용한 2회의 에칭 처리에 의해 형성한다. 이것에 의해, 트랜지스터(130), 트랜지스터(140), 및 트랜지스터(150)의 충분한 미세화를 달성하는 것이 가능하고, 소스측 콘택트 영역 및 드레인측 콘택트 영역과, 게이트 전극(101)과의 거리를 충분히 축소할 수 있기 때문에, 트랜지스터(130), 트랜지스터(140), 및 트랜지스터(150)의 소스와 드레인간의 저항을 저감할 수 있다. 따라서, 트랜지스터의 전기적 특성(예를 들면 온 전류 특성)을 향상시킬 수 있다.
또한, 소스 전극(125a) 및 드레인 전극(125b)을 형성하기 위해 제 2 절연층(107) 위의 도전층(124)을 제거하는 공정에서, 레지스트 마스크를 이용한 에칭 처리를 이용하지 않기 때문에, 소스 전극(125a) 및 드레인 전극(125b)의 간격이 미세화되어 있는 경우에도 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 편차가 적은 미세한 구조를 가지는 트랜지스터(130), 트랜지스터(140), 및 트랜지스터(150)를 수율 좋게 제작할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터는 산화물 반도체층(103)으로서 CAAC－OS가 적용되는 경우에 특히 유용하다. CAAC－OS로 형성된 산화물 반도체층은 측면(단면)으로부터 산소가 이탈하기 쉽기 때문이다. 또한, 이 점에 대해서는 하기 참고예에서 상세하게 설명한다.
또한, 본 실시형태에서는 섬 형상으로 가공하지 않는 산화물 반도체층을 이용하여 구성된 트랜지스터에 대하여 나타냈지만, 이 구성과 다른 구성을 가지는 트랜지스터라도 기생 채널의 형성을 억제하는 것이 가능하다. 구체적으로는 트랜지스터의 채널 폭 방향(도 16(A)에 나타내는 F1－F2선에 따른 방향)에 있어서 산화물 반도체층이 패터닝되어 있지 않으면(채널 폭 방향에서 산화물 반도체층이 연장되어 있으면), 기생 채널의 형성을 억제하는 것이 가능하다. 바꿔 말하면, 트랜지스터의 채널 길이 방향(도 16(A)에 나타내는 E1－E2선에 따른 방향)에서 패터닝되어 있는 산화물 반도체층이라도, 기생 채널의 형성이 억제되는 일이 있다.
이상 본 실시형태에 의해, 산화물 반도체층의 측면에 트랜지스터의 기생 채널이 형성되는 것을 억제할 수 있다.
또 본 실시형태에 의해, 기생 채널의 형성을 억제함으로써, 양호한 전기 특성을 가지는 트랜지스터를 얻을 수 있다.
또한, 개시되는 발명의 일 양태에 의해, 트랜지스터의 제작에 이용하는 포토리소그래피 공정을 종래보다 줄여, 트랜지스터의 생산성을 높일 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 4 내지 실시형태 6과는 다른 구성을 가지는 반도체 장치에 대하여 설명한다.
실시형태 4 내지 실시형태 6에서는 산화물 반도체층(103)으로서, 조성이 단일한 산화물 반도체층을 이용했지만, 산화물 반도체층(103)으로서 조성이 다른 2층의 산화물 반도체층을 적층해도 좋다. 본 실시형태에서는 산화물 반도체층(103)으로서, 제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)을 적층하는 경우에 대하여 설명한다.
도 22(A) 내지 도 22(C)에, 각각, 본 실시형태의 트랜지스터(160), 트랜지스터(170), 및 트랜지스터(180)를 나타낸다. 트랜지스터(160), 트랜지스터(170), 및 트랜지스터(180)는 각각, 실시형태 4의 트랜지스터(110), 실시형태 5의 트랜지스터(120), 실시형태 6의 트랜지스터(130)의 산화물 반도체층(103)을, 제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)을 적층한 구성으로 바꾼 것이다. 또한 도시하지 않았지만, 실시형태 6에 설명한 트랜지스터(140) 및 트랜지스터(150)의 산화물 반도체층(103)을, 제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)을 적층한 구성으로 바꾼 구성으로 해도 좋다는 것은 말할 필요도 없다.
예를 들면, 제 1 산화물 반도체층(103a)과 제 2 산화물 반도체층(103b)에, 다른 조성의 금속 산화물을 이용해도 좋다. 예를 들면, 제 1 산화물 반도체층(103a)에 3원계 금속의 산화물을 이용하고, 제 2 산화물 반도체층(103b)에 2원계 금속의 산화물을 이용해도 좋다. 또한, 예를 들면, 제 1 산화물 반도체층(103a)과 제 2 산화물 반도체층(103b)을, 모두 3원계 금속의 산화물로 해도 좋다.
또한, 제 1 산화물 반도체층(103a)과 제 2 산화물 반도체층(103b)의 구성 원소를 동일하게 하고, 양자의 조성을 다르게 해도 좋다. 예를 들면, 제 1 산화물 반도체층(103a)의 원자수비를 In：Ga：Zn = 1：1：1로 하고, 제 2 산화물 반도체층(103b)의 원자수비를 In：Ga：Zn = 3：1：2로 해도 좋다. 또한, 제 1 산화물 반도체층(103a)의 원자수비를 In：Ga：Zn = 1：3：2로 하고, 제 2 산화물 반도체층(103b)의 원자수비를 In：Ga：Zn = 2：1：3으로 해도 좋다.
이때, 제 1 산화물 반도체층(103a)과 제 2 산화물 반도체층(103b) 중, 게이트 전극에 가까운 측(채널측)의 제 2 산화물 반도체층(103b)의 In과 Ga의 함유율을 In＞Ga로 하면 좋다. 또한, 게이트 전극으로부터 먼 측(백 채널측)의 제 1 산화물 반도체층(103a)의 In과 Ga의 함유율을 In≤Ga로 하면 좋다.
산화물 반도체에서는 주로 중금속의 s 궤도가 캐리어 전도에 기여하고 있고, In의 함유율을 많이 함으로써 s 궤도의 오버랩이 많아지는 경향이 있기 때문에, In＞Ga의 조성이 되는 산화물은 In≤Ga의 조성이 되는 산화물과 비교하여 높은 이동도를 구비한다. 또한, Ga는 In과 비교하여 산소 결손의 형성 에너지가 크고 산소 결손이 생기기 어렵기 때문에, In≤Ga의 조성이 되는 산화물은 In＞Ga의 조성이 되는 산화물과 비교하여 안정된 특성을 구비한다.
채널측에 In＞Ga의 조성이 되는 산화물 반도체를 적용하고, 백 채널측에 In≤Ga의 조성이 되는 산화물 반도체를 적용함으로써, 트랜지스터의 이동도 및 신뢰성을 더욱 높이는 것이 가능하게 된다.
또한, 제 1 산화물 반도체층(103a)과 제 2 산화물 반도체층(103b)에, 결정성이 다른 산화물 반도체를 적용해도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체, 또는 CAAC－OS를 적절히 조합한 구성으로 해도 좋다. 또한, 제 1 산화물 반도체층(103a)과 제 2 산화물 반도체층(103b)의 적어도 어느 한쪽에 비정질 산화물 반도체를 적용하면, 산화물 반도체층(103)의 내부 응력이나 외부로부터의 응력을 완화하여, 트랜지스터의 특성 편차가 저감되고, 또한, 트랜지스터의 신뢰성을 더욱 높이는 것이 가능하게 된다.
한편, 비정질 산화물 반도체는 수소 등의 도너가 되는 불순물을 흡수하기 쉽고, 또한, 산소 결손이 생기기 쉽기 때문에 n형화 되기 쉽다. 이 때문에, 채널측의 산화물 반도체층은 CAAC－OS 등의 결정성을 가지는 산화물 반도체를 적용하는 것이 바람직하다.
또한, 산화물 반도체층(103)을 3층 이상의 적층 구조로 하고, 복수층의 결정성을 가지는 산화물 반도체층에서 비정질 산화물 반도체층을 끼우는 구조로 해도 좋다. 또한, 결정성을 가지는 산화물 반도체층과 비정질 산화물 반도체층을 번갈아 적층하는 구조로 해도 좋다.
또한, 산화물 반도체층(103)을 복수층의 적층 구조로 하는 경우의 상기 구성은 각각을 적절히 조합하여 이용할 수 있다.
또한, 산화물 반도체층(103)을 복수층의 적층 구조로 하고, 각 산화물 반도체층의 형성 후에 산소를 도입해도 좋다. 산소의 도입은 산소 분위기 하에 의한 열처리나, 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 산소를 포함하는 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
각 산화물 반도체층의 형성마다 산소를 도입함으로써, 산화물 반도체 내의 산소 결손을 저감하는 효과를 높일 수 있다.
제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)을 형성한 후, 제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)을 소정의 형상으로 가공하지 않고, 제 2 산화물 반도체층(103b)을 덮는 게이트 절연층(102)을 형성한다. 제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)을 소정의 형상으로 가공하지 않고, 제 1 베이스 절연층(137) 및 제 2 베이스 절연층(136)을 통하여 기판(100) 위에 성막한 상태로 제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)을 이용함으로써, 제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)에 리크 전류의 전달 경로가 될 수 있는 기생 채널이 생기기 쉬운 반도체층의 측면을 형성하지 않는다. 제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)에 리크 전류의 전달 경로가 될 수 있는 기생 채널이 생기기 쉬운 반도체층의 측면을 형성하지 않음으로써, 산화물 반도체층의 측면 및 측면 근방의 영역이 저저항화 영역이 되는 것을 억제한다. 이것에 의해, 산화물 반도체층을 이용한 트랜지스터에 기생 채널이 형성되는 것을 억제할 수 있다. 더욱이, 기생 채널의 형성을 억제함으로써, 트랜지스터의 전기적 특성이 변화하는 것을 억제할 수 있다.
또한, 제 1 산화물 반도체층(103a) 및 제 2 산화물 반도체층(103b)을 소정의 형상으로 가공하지 않기 때문에, 소정의 형상으로 가공하는 마스크를 형성할 필요가 없다. 그 때문에, 본 실시형태의 트랜지스터 제작 공정에 있어서, 마스크수를 줄일 수 있다.
이상 본 실시형태에 의해, 산화물 반도체층의 측면에 트랜지스터의 기생 채널이 형성되는 것을 억제할 수 있다.
또한, 본 실시형태에 의해, 기생 채널의 형성을 억제함으로써, 양호한 전기 특성을 가지는 트랜지스터를 얻을 수 있다.
또한, 개시되는 발명의 일 양태에 의해, 트랜지스터의 제작에 이용하는 포토리소그래피 공정을 종래보다 줄여, 트랜지스터의 생산성을 높일 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 8)
본 실시형태에서는 본 명세서에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 보유가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치의 일례를, 도면을 이용하여 설명한다.
도 23은 반도체 장치의 구성의 일례이다. 도 23(A)에 반도체 장치의 단면도를, 도 23(B)에 반도체 장치의 상면도를, 도 23(C)에 반도체 장치의 회로도를 각각 나타낸다. 여기서, 도 23(A)은 도 23(B)의 J1－J2, 및 K1－K2의 단면에 상당한다.
도 23(A) 및 도 23(B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(260)를 가지고, 상부에 제 2 반도체 재료를 이용한 트랜지스터(110)를 가지는 것이다. 트랜지스터(110)는 실시형태 4에 설명한 트랜지스터(110)이다. 또한, 도면이 번잡하게 되는 것을 막기 위해, 제 1 게이트 절연층(102a) 및 제 2 게이트 절연층(102b)은 게이트 절연층(102)으로 나타낸다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 금제대폭을 가지는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는 그 특성에 따라 장시간의 전하 보유를 가능하게 한다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 또한, 정보를 보유하기 위해 산화물 반도체를 이용한 실시형태 4에 나타내는 바와 같은 트랜지스터를 이용하는 것 외에, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 23(A)에서의 트랜지스터(260)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(200)에 형성된 채널 형성 영역(216)과, 채널 형성 영역(216)을 끼우도록 형성된 불순물 영역(220)과, 불순물 영역(220)에 접하는 금속간 화합물 영역(224)과, 채널 형성 영역(216) 위에 형성된 게이트 절연층(208)과, 게이트 절연층(208) 위에 형성된 게이트 전극(210)을 가진다. 또한, 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 가지지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 일이 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
기판(200) 위에는 트랜지스터(260)를 둘러싸도록 소자 분리 절연층(206)이 형성되어 있고, 트랜지스터(260)를 덮도록 절연층(228) 및 절연층(230)이 형성되어 있다. 또한, 트랜지스터(260)에 있어서, 게이트 전극(210)의 측면에 측벽 절연층(사이드 월 절연층)을 형성하여 불순물 농도가 다른 영역을 포함하는 불순물 영역(220)으로 해도 좋다. 또한, 소자 분리 절연층(206)은 LOCOS(Local Oxidation of Silicon)나, STI(shallow trench isolat ion) 등의 소자 분리 기술을 이용하여 형성할 수 있다.
단결정 반도체 기판을 이용한 트랜지스터(260)는 고속 동작이 가능하다. 이 때문에, 이 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(260)를 덮도록 절연층을 2층 형성한다. 트랜지스터(110) 및 용량 소자(264)의 형성 전의 처리로서 이 절연층 2층에 CMP 처리를 하여, 평탄화한 절연층(228) 및 절연층(230)을 형성하고, 동시에 게이트 전극(210)의 상면을 노출시킨다.
절연층(228) 및 절연층(230)은 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 질화 산화 알루미늄 등의 무기 절연 재료를 이용할 수 있다. 절연층(228) 및 절연층(230)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 등의 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low－k 재료) 등을 이용할 수 있다. 유기 재료를 이용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연층(228) 및 절연층(230)을 형성해도 좋다.
또한, 본 실시형태에 있어서, 절연층(228)으로서 질화 실리콘, 절연층(230)으로서 산화 실리콘을 이용한다.
트랜지스터(260)와 트랜지스터(110)와의 사이에는, 제 1 베이스 절연층(137) 및 제 2 베이스 절연층(136)이 형성되어 있다. 제 1 베이스 절연층(137)은 트랜지스터(260)로부터의 수소나 물 등이 산화물 반도체층(103)에 혼입하는 것을 막는 기능, 및, 산화물 반도체층(103)의 산소의 방출을 억제하는 블로킹층으로서의 기능을 가진다. 또한, 제 2 베이스 절연층(136)은 산화물 반도체층(103)에 산소를 공급하기 위한 과잉 산소를 포함하는 절연층이다. 이것에 의해, 트랜지스터(110)의 산화물 반도체층(103)은 제 2 베이스 절연층(136)으로부터 산소가 공급됨으로써, 후에 형성되는 산화물 반도체층(103)의 산소 결손을 보충할 수 있다.
또한, 도 23에서는 절연층(228), 절연층(230), 제 1 베이스 절연층(137), 및 제 2 베이스 절연층(136)을 형성하는 구성을 이용했지만, 절연층(228)이 제 1 베이스 절연층(137)과 마찬가지로 블로킹층으로서 기능하는 경우, 및 절연층(230)이 제 2 베이스 절연층(136)과 마찬가지로, 산화물 반도체층(103)에 산소를 공급하는 기능을 가지는 경우는 제 1 베이스 절연층(137) 및 제 2 베이스 절연층(136)을 형성하지 않는 구성으로 하는 것이 가능하다.
도 23(A)에 나타내는 트랜지스터(110)는 실시형태 4에 설명한 바와 같이, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터이다. 여기서, 트랜지스터(110)에 포함되는 산화물 반도체층(103)은 고순도화된 것인 것이 바람직하다. 고순도화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 특성의 트랜지스터(110)를 얻을 수 있다.
트랜지스터(110)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능하게 되므로, 소비 전력을 충분히 저감할 수 있다.
본 실시형태에서는 소스 전극(105a)은 트랜지스터(260)의 게이트 전극(210)과 전기적으로 접속한다. 또한, 트랜지스터(260)의 게이트 전극(210)에 이르는 개구부를 형성하기 위해서는, 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)을 에칭하여 개구부(109a) 및 개구부(109b)를 형성(도 11(G) 참조)할 때에, 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107) 내의, 트랜지스터(260)의 게이트 전극(210) 위의 영역에 개구부를 형성한다. 다음에, 개구부(109a) 및 개구부(109b)를 형성할 때의 마스크와는 다른 마스크를 새로 형성하고, 이 새로운 마스크를 이용하여, 제 1 베이스 절연층(137), 제 2 베이스 절연층(136), 및 산화물 반도체층(103) 내의, 트랜지스터(260)의 게이트 전극(210) 위의 영역에 개구부를 형성하면 좋다. 이와 같이, 제 1 베이스 절연층(137), 제 2 베이스 절연층(136), 및 산화물 반도체층(103), 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107) 내에 형성된 개구부를 통하여, 소스 전극(105a) 및 트랜지스터(260)의 게이트 전극(210)이 전기적으로 접속된다.
트랜지스터(110) 위에는 제 1 절연층(106), 제 2 절연층(107), 및 절연층(250)이 단층 또는 적층으로 형성되어 있다. 본 실시형태에서는 절연층(250)으로서 산화 알루미늄층을 이용한다. 산화 알루미늄층을 고밀도(막밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)로 함으로써, 트랜지스터(110)에 안정된 전기 특성을 부여할 수 있다.
또한, 절연층(250)을 통하여, 트랜지스터(110)의 소스 전극(105a)과 중첩하는 영역에는 도전층(253)이 형성되어 있고, 소스 전극(105a)과 절연층(250)과 도전층(253)에 의해, 용량 소자(264)가 구성된다. 즉, 트랜지스터(110)의 소스 전극(105a)은 용량 소자(264)의 한쪽의 전극으로서 기능하고, 도전층(253)은 용량 소자(264)의 다른 한쪽의 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는 용량 소자(264)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(264)는 별도로, 트랜지스터(110)의 상방에 형성해도 좋다.
트랜지스터(110) 및 용량 소자(264)의 위에는 절연층(252)이 형성되어 있다. 그리고, 절연층(252) 위에는 트랜지스터(110)와 다른 트랜지스터를 접속하기 위한 배선(256)이 설치되어 있다. 도 23(A)에는 도시하지 않았지만, 배선(256)은 절연층(250), 절연층(252) 등에 형성된 개구부에 형성된 전극을 통하여 소스 전극(105a) 또는 드레인 전극(105b)과 전기적으로 접속된다. 여기서, 이 전극은 적어도 트랜지스터(110)의 산화물 반도체층(103)의 일부와 중첩하도록 설치되는 것이 바람직하다.
도 23(A) 및 도 23(B)에 있어서, 트랜지스터(260)와 트랜지스터(110)는 적어도 일부가 중첩하도록 설치되어 있고, 트랜지스터(260)의 소스 영역 또는 드레인 영역과 산화물 반도체층(103)의 일부가 중첩하도록 설치되어 있는 것이 바람직하다. 또한, 트랜지스터(260)가 적어도 일부와 중첩하도록 트랜지스터(110) 및 용량 소자(264)가 형성되어 있다. 예를 들면, 용량 소자(264)의 도전층(253)은 트랜지스터(260)의 게이트 전극(210)과 적어도 일부가 중첩하여 형성되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
또한, 드레인 전극(105b) 및 배선(256)의 전기적 접속은 드레인 전극(105b) 및 배선(256)을 직접 접촉시켜 행하여도 좋고, 드레인 전극(105b) 및 배선(256)의 사이의 절연층에 전극을 형성하고, 이 전극을 통하여 행하여도 좋다. 또한, 사이에 통하는 전극은 복수여도 좋다.
다음에, 도 23(A) 및 도 23(B)에 대응하는 회로 구성의 일례를 도 23(C)에 나타낸다.
도 23(C)에 있어서, 제 1 배선(1st Line)과 트랜지스터(260)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(260)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(110)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(110)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(260)의 게이트 전극과 트랜지스터(110)의 소스 전극 또는 드레인 전극의 다른 한쪽은, 용량 소자(264)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(264)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 23(C)에 나타내는 반도체 장치에서는 트랜지스터(260)의 게이트 전극의 전위가 보유 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기입, 보유, 판독이 가능하다.
정보의 기입 및 보유에 대하여 설명한다. 우선, 제 4 배선의 전위를, 트랜지스터(110)가 온 상태가 되는 전위로 하고, 트랜지스터(110)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가, 트랜지스터(260)의 게이트 전극, 및 용량 소자(264)에 부여된다. 즉, 트랜지스터(260)의 게이트 전극에는 소정의 전하가 주어진다(기입). 여기에서는 다른 2개의 전위 레벨을 부여되는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(110)가 오프 상태가 되는 전위로 하여, 트랜지스터(110)를 오프 상태로 함으로써, 트랜지스터(260)의 게이트 전극에 부여된 전하가 보유된다(보유).
트랜지스터(110)의 오프 전류는 매우 작기 때문에, 트랜지스터(260)의 게이트 전극의 전하는 장시간에 걸쳐서 보유된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 부여한 상태로, 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(260)의 게이트 전극에 보유된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(260)를 n채널형으로 하면, 트랜지스터(260)의 게이트 전극에 High 레벨 전하가 부여되어 있는 경우의 겉보기 스레숄드값(Vth＿H)은 트랜지스터(260)의 게이트 전극에 Low 레벨 전하가 부여되어 있는 경우의 겉보기 스레숄드값(Vth＿L)보다 낮아지기 때문이다. 여기서, 겉보기 스레숄드 전압이란, 트랜지스터(260)를 「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth ＿H와 Vth ＿L 사이의 전위(V0)로 함으로써, 트랜지스터(260)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들면, 기입에서, High 레벨 전하가 부여된 경우에는 제 5 배선의 전위가 V0(＞Vth ＿H)가 되면, 트랜지스터(260)는 「온 상태」가 된다. Low 레벨 전하가 부여된 경우에는 제 5 배선의 전위가 V0(＜Vth ＿L)가 되어도, 트랜지스터(260)는 「오프 상태」인 채이다. 이 때문에, 제 2 배선의 전위를 봄으로써, 보유되어 있는 정보를 읽어낼 수 있다.
또한, 메모리셀을 어레이상으로 배치하여 이용하는 경우, 원하는 메모리셀의 정보만을 읽어낼 수 있는 것이 필요하게 된다. 이와 같이 정보를 읽어내지 않는 경우에는 게이트 전극의 상태에 상관없이 트랜지스터(260)가 「오프 상태」가 되는 전위, 즉, Vth ＿H보다 작은 전위를 제 5 배선에 부여하면 좋다. 또는 게이트 전극 상태에 상관없이 트랜지스터(260)가 「온 상태」가 되는 전위, 즉, Vth＿L보다 큰 전위를 제 5 배선에 부여하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는 종래의 불휘발성 메모리에서 문제였던 다시쓰기 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 더욱이, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기입을 행하기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
도 24는 도 23과는 다른 구성을 가지는 반도체 장치의 구성의 일례이다. 도 24(A)에 반도체 장치의 단면도를, 도 24(B)에 반도체 장치의 상면도를, 도 24(C)에 반도체 장치의 회로도를 각각 나타낸다. 여기서, 도 24(A)는 도 24(B)의 L1－L2, 및 M1－M2의 단면에 상당한다. 또한 도 24에서, 도 23과 같은 것은 같은 부호로 나타내고, 그 설명은 도 23의 설명을 원용하면 좋다. 또 이하의 도 24의 설명에서 트랜지스터(120), 소스 전극(115a), 및 드레인 전극(115b)은 도 23의 설명의 트랜지스터(110), 소스 전극(105a), 및 드레인 전극(105b)을 적절히 치환하여 이용하는 것이 가능하다.
도 24(A) 및 도 24(B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(260)를 가지고, 상부에 제 2 반도체 재료를 이용한 트랜지스터(120)를 가지는 것이다. 트랜지스터(120)는 실시형태 5에 설명한 트랜지스터(120)이다. 또한 도 23과 마찬가지로, 도면이 번잡하게 되는 것을 막기 위해, 제 1 게이트 절연층(102a) 및 제 2 게이트 절연층(102b)은 게이트 절연층(102)으로 나타낸다.
본 실시형태에서는 소스 전극(115a)은 트랜지스터(260)의 게이트 전극(210)과 전기적으로 접속한다. 또한, 트랜지스터(260)의 게이트 전극(210)에 이르는 개구부를 형성하기 위해서는 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)을 에칭하여 개구부(119a) 및 개구부(119b)를 형성(도 14(G) 참조)할 때에, 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107) 내의, 트랜지스터(260)의 게이트 전극(210) 위의 영역에 개구부를 형성한다. 다음에, 개구부(119a) 및 개구부(119b)를 형성할 때의 마스크와는 다른 마스크를 새로 형성하고, 이 새로운 마스크를 이용하여, 제 1 베이스 절연층(137), 제 2 베이스 절연층(136), 및 산화물 반도체층(103) 내의, 트랜지스터(260)의 게이트 전극(210) 위의 영역에 개구부를 형성하면 좋다. 이와 같이, 제 1 베이스 절연층(137), 제 2 베이스 절연층(136), 및 산화물 반도체층(103), 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107) 내에 형성된 개구부를 통하여, 소스 전극(115a) 및 트랜지스터(260)의 게이트 전극(210)이 전기적으로 접속된다.
트랜지스터(120) 위에는 제 1 절연층(106), 제 2 절연층(107), 및 절연층(250)이 단층 또는 적층으로 형성되어 있다. 본 실시형태에서는 절연층(250)으로서 산화 알루미늄층을 이용한다. 산화 알루미늄층을 고밀도(막밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)로 함으로써, 트랜지스터(120)에 안정된 전기 특성을 부여할 수 있다.
또한, 절연층(250)을 통하여, 트랜지스터(120)의 소스 전극(115a)과 중첩하는 영역에는 도전층(253)이 형성되어 있고, 소스 전극(115a)과 절연층(250)과 도전층(253)에 의해, 용량 소자(264)가 구성된다. 즉, 트랜지스터(120)의 소스 전극(115a)은 용량 소자(264)의 한쪽의 전극으로서 기능하고, 도전층(253)은 용량 소자(264)의 다른 한쪽의 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는 용량 소자(264)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(264)는 별도로, 트랜지스터(120)의 상방에 형성해도 좋다.
또한, 드레인 전극(115b) 및 배선(256)의 전기적 접속은 드레인 전극(115b) 및 배선(256)을 직접 접촉시켜 행하여도 좋고, 드레인 전극(115b) 및 배선(256) 사이의 절연층에 전극을 형성하여, 이 전극을 통하여 행하여도 좋다. 또한, 사이에 통하는 전극은 복수여도 좋다.
도 25는 도 23 및 도 24와는 다른 구성을 가지는 반도체 장치의 구성의 일례이다. 도 25(A)에, 반도체 장치의 단면도를, 도 25(B)에 반도체 장치의 상면도를, 도 25(C)에 반도체 장치의 회로도를 각각 나타낸다. 여기서, 도 25(A)는 도 25(B)의 N1－N2, 및 P1－P2의 단면에 상당한다. 또한 도 25에서, 도 23 및 도 24와 같은 것은 같은 부호로 나타내고, 그 설명은 도 23 및 도 24의 설명을 원용하면 좋다. 또 이하의 도 25의 설명에서의 트랜지스터(130), 소스 전극(125a), 및 드레인 전극(125b)은 도 23의 설명에서의 트랜지스터(110), 소스 전극(105a), 및 드레인 전극(105b), 및, 도 24의 트랜지스터(120), 소스 전극(115a), 및 드레인 전극(115b)을 적절히 치환하여 이용하는 것이 가능하다.
도 25(A) 및 도 25(B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(260)를 가지고, 상부에 제 2 반도체 재료를 이용한 트랜지스터(130)를 가지는 것이다. 트랜지스터(130)는 실시형태 6에 설명한 트랜지스터(130)이다. 또한 도 23 및 도 24와 마찬가지로, 도면이 번잡하게 되는 것을 막기 위해, 제 1 게이트 절연층(102a) 및 제 2 게이트 절연층(102b)은 게이트 절연층(102)으로 나타낸다.
트랜지스터(130)는 제작 공정에서, 제 2 절연층(107) 위에 형성된 도전층을 화학 기계 연마 처리에 의해 제거하는 공정을 이용하여, 소스 전극(125a) 및 드레인 전극(125b)을 형성한다. 본 실시형태에서는 소스 전극(125a) 및 드레인 전극(125b)과 같은 공정으로 게이트 전극(210)과 전기적으로 접속하는 전극(125c)을 형성한다. 트랜지스터(260)의 게이트 전극(210)은 트랜지스터(130)의 소스 전극(125a)과 전극(125c) 및 소스 배선(135a)을 통하여 전기적으로 접속된다.
본 실시형태에서는 전극(125c)은 트랜지스터(260)의 게이트 전극(210)과 전기적으로 접속하고, 전극(125c) 및 소스 배선(135a)을 통하여, 트랜지스터(130)의 소스 전극(125a)은 트랜지스터(260)의 게이트 전극(210)과 전기적으로 접속한다. 또한, 트랜지스터(260)의 게이트 전극(210)에 이르는 개구부를 형성하기 위해서는 마스크(127)를 이용하여, 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107)을 에칭하여 개구부(129a)를 형성(도 17(G) 참조) 하거나, 또는 마스크(128)를 이용하여, 개구부(129b)를 형성(도 18(A) 참조)할 때에, 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107) 내의, 트랜지스터(260)의 게이트 전극(210) 위의 영역에 개구부를 형성한다. 다음에, 마스크(127) 및 마스크(128)와는 다른 마스크를 새로 형성하고, 이 새로운 마스크를 이용하여, 제 1 베이스 절연층(137), 제 2 베이스 절연층(136), 및 산화물 반도체층(103) 내의, 트랜지스터(260)의 게이트 전극(210) 위의 영역에 개구부를 형성하면 좋다. 이와 같이, 제 1 베이스 절연층(137), 제 2 베이스 절연층(136), 및 산화물 반도체층(103), 게이트 절연층(102), 제 1 절연층(106), 및 제 2 절연층(107) 내에 형성된 개구부에, 전극(125c)이 형성된다. 이것에 의해, 트랜지스터(130)의 소스 전극(125a) 및 트랜지스터(260)의 게이트 전극(210)은 전극(125c) 및 소스 배선(135a)을 통하여 전기적으로 접속된다.
트랜지스터(130)는 소스 전극(125a) 또는 드레인 전극(125b)과 산화물 반도체층(103)이 접하는 영역(콘택트 영역)과, 게이트 전극(101)과의 거리를 짧게 할 수 있기 때문에, 소스 전극(125a) 또는 드레인 전극(125b)과 산화물 반도체층(103)이 접하는 영역(콘택트 영역), 및 게이트 전극(101) 간의 저항이 감소하여, 트랜지스터(130)의 온 특성을 향상시키는 것이 가능하게 된다.
소스 전극(125a), 드레인 전극(125b), 및 전극(125c)의 형성 공정에서의 게이트 전극(101) 위의 도전층(도 18(C)의 도전층(124))을 제거하는 공정에서, 레지스트 마스크를 이용한 에칭 공정을 이용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 편차가 적은 미세한 구조를 가지는 트랜지스터를 수율 좋게 제작할 수 있다.
트랜지스터(130) 위에는 제 1 절연층(106), 제 2 절연층(107), 및 절연층(250)이 단층 또는 적층으로 형성되어 있다. 본 실시형태에서는 절연층(250)으로서, 산화 알루미늄층을 이용한다. 산화 알루미늄층을 고밀도(막밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)로 함으로써, 트랜지스터(130)에 안정된 전기 특성을 부여할 수 있다.
또한, 절연층(250)을 통하여, 트랜지스터(130)의 소스 배선(135a)과 중첩하는 영역에는 도전층(253)이 형성되어 있다. 소스 전극(125a)과 전기적으로 접속되는 소스 배선(135a)과, 절연층(250)과, 도전층(253)에 의해, 용량 소자(264)가 구성된다. 즉, 트랜지스터(130)의 소스 배선(135a)은 용량 소자(264)의 한쪽의 전극으로서 기능하고, 도전층(253)은 용량 소자(264)의 다른 한쪽의 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는 용량 소자(264)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(264)는 별도로, 트랜지스터(130)의 상방에 형성해도 좋다.
또한, 드레인 배선(135b) 및 배선(256)의 전기적 접속은 드레인 배선(135b) 및 배선(256)을 직접 접촉시켜 행하여도 좋고, 드레인 배선(135b) 및 배선(256) 사이의 절연층에 전극을 형성하여, 이 전극을 통하여 행하여도 좋다. 또한, 사이에 통하는 전극은 복수여도 좋다.
또한 본 실시형태에서는 실시형태 4의 트랜지스터(110), 실시형태 5의 트랜지스터(120), 및 실시형태 6의 트랜지스터(130)를 이용한 반도체 장치에 대하여 설명했다. 그러나 본 실시형태의 트랜지스터의 구성은 실시형태 6의 트랜지스터(140) 및 트랜지스터(150), 및, 실시형태 7의 트랜지스터(160), 트랜지스터(170), 및 트랜지스터(180)를 이용해도 좋다는 것은 말할 필요도 없다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
이상 본 실시형태에 의해, 산화물 반도체층의 측면에 트랜지스터의 기생 채널이 형성되는 것을 억제할 수 있다.
또 본 실시형태에 의해, 기생 채널의 형성을 억제함으로써, 양호한 전기 특성을 가지는 트랜지스터를 얻을 수 있다.
또 개시되는 발명의 일 양태에 의해, 트랜지스터의 제작에 이용하는 포토리소그래피 공정을 종래보다 줄여, 트랜지스터의 생산성을 높일 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 9)
본 실시형태에서는 본 명세서에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 보유가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치에 대하여, 실시형태 8에 나타낸 구성과 다른 구성에 대하여 설명을 행한다.
도 26은 반도체 장치의 사시도이다. 도 26에 나타내는 반도체 장치는 상부에 기억 회로로서 메모리셀을 복수 포함하는, 메모리셀 어레이(메모리셀 어레이(3400a) 내지 메모리셀 어레이(3400n), n은 2 이상의 정수)를 복수층 가지고, 하부에 메모리셀 어레이(3400a) 내지 메모리셀 어레이(3400n)를 동작시키기 위해 필요한 논리 회로(3004)를 가진다.
도 27 내지 도 29에, 도 26에 나타낸 반도체 장치의 부분 확대도를 나타낸다. 도 27 내지 도 29에서는 논리 회로(3004), 메모리셀 어레이(3400a) 및 메모리셀 어레이(3400b)를 도시하고, 메모리셀 어레이(3400a) 또는 메모리셀 어레이(3400b)에 포함되는 복수의 메모리셀 중, 메모리셀(3170a)과 메모리셀(3170b)을 대표로 나타낸다. 메모리셀(3170a) 및 메모리셀(3170b)로서는 예를 들면, 상기에 실시형태에서 설명한 회로 구성과 같은 구성으로 할 수도 있다.
또한, 메모리셀(3170a)에 포함되는 트랜지스터(3171a)를 대표로 나타낸다. 메모리셀(3170b)에 포함되는 트랜지스터(3171b)를 대표로 나타낸다. 트랜지스터(3171a) 및 트랜지스터(3171b)는 산화물 반도체층에 채널 형성 영역을 가진다. 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터의 구성에 대해서는 그 외의 실시형태에서 설명한 구성과 같기 때문에, 설명은 생략한다. 또한 도 27, 도 28, 및 도 29에서는 트랜지스터(3171a) 및 트랜지스터(3171b)로서 실시형태 4에 설명한 트랜지스터(110), 실시형태 5에 설명한 트랜지스터(120), 및 실시형태 6에 설명한 트랜지스터(130)를 이용한다.
또한, 본 실시형태의 반도체 장치에서, 메모리셀(3170a)에 포함되는 트랜지스터(3171a), 및, 메모리셀(3170b)에 포함되는 트랜지스터(3171b)는 각각, 단일의 산화물 반도체층의 다른 영역에 채널 형성 영역이 형성되는 트랜지스터를 복수 가지고 있다. 예를 들면, 도 30에 나타낸 바와 같이, 단일의 산화물 반도체층을 이용하여, 실시형태 4에 설명한 트랜지스터(110)와 같은 구성의, 메모리셀(3170a1)에 포함되는 트랜지스터(3171a1), 및, 메모리셀(3170 a2)에 포함되는 트랜지스터(3171a2)가 설치되어 있다. 마찬가지로, 도 30에는 다른 단일의 산화물 반도체층을 이용하여, 실시형태 4에 설명한 트랜지스터(110)와 같은 구성의, 메모리셀(3170b1)에 포함되는 트랜지스터(3171b1), 및, 메모리셀(3170b2)에 포함되는 트랜지스터(3171b2)가 설치되어 있다.
또한 예를 들면, 도 31에 나타내는 바와 같이, 단일의 산화물 반도체층을 이용하여, 실시형태 5에 설명한 트랜지스터(120)와 같은 구성의, 트랜지스터(3171a1) 및 트랜지스터(3171a2)가 설치되어 있다. 마찬가지로, 도 31에는 다른 단일의 산화물 반도체층을 이용하여, 실시형태 5에 설명한 트랜지스터(120)와 같은 구성의, 트랜지스터(3171b1) 및 트랜지스터(3171b2)가 설치되어 있다.
또한, 예를 들면, 도 32에 나타내는 바와 같이, 단일의 산화물 반도체층을 이용하여, 실시형태 6에 설명한 트랜지스터(130)와 같은 구성의, 트랜지스터(3171a1) 및 트랜지스터(3171a2)가 설치되어 있다. 마찬가지로, 도 32에는 다른 단일의 산화물 반도체층을 이용하여, 실시형태 6에 설명한 트랜지스터(130)와 같은 구성의, 트랜지스터(3171b1) 및 트랜지스터(3171b2)가 설치되어 있다.
또한, 상술한 바와 같이, 본 실시형태의 산화물 반도체층은 기판 전면(全面) 또는 절연층 전면에 산화물 반도체층을 성막하고, 성막한 산화물 반도체층을, 섬 형상으로 가공하지 않고 이용한다. 산화물 반도체층 중, 소스 전극 및 드레인 전극간의, 게이트 절연층을 통하여 게이트 전극에 중첩하는 영역에 채널 형성 영역이 형성된다.
또한, 산화물 반도체층에 i형(진성) 또는 실질적으로 i형화한 산화물 반도체를 이용하는 것이 바람직하다. i형(진성) 또는 실질적으로 i형화한 산화물 반도체층은 저항률이 크고, 절연성이 높다. 따라서, 산화물 반도체층을 섬 형상의 산화물 반도체층으로 가공하지 않아도, 다른 복수의 트랜지스터의 채널 형성 영역을 전기적으로 분리하는 것이 가능하게 된다.
또한, 이때, 복수의 트랜지스터 중 1개의 소스 전극 및 드레인 전극과, 다른 1개의 소스 전극 및 드레인 전극은 전기적으로 분리되어 있다. 이것에 의해, 복수의 트랜지스터의 채널 형성 영역은 각각 전기적으로 분리되어 있고, 이 복수의 트랜지스터는 각각 개별적으로 기능한다.
또한, 논리 회로(3004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 이용한 트랜지스터(3001)를 가진다.
여기서, 산화물 반도체 이외의 반도체 재료는, 실시형태 8에 설명한 바와 같이, 제 2 반도체 재료인 산화물 반도체와는 다른 금제대폭을 가지는 제 1 반도체 재료(실리콘 등)에 상당한다. 제 1 반도체 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 제 2 반도체 재료인 산화물 반도체를 이용한 트랜지스터는 그 특성에 따라 장시간의 전하 보유를 가능하게 한다.
트랜지스터(3001)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(3000)에 소자 분리 절연층(3106)을 형성하고, 소자 분리 절연층(3106)에 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성하여 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터(3001)는 절연 표면 위에 형성된 실리콘 등의 반도체나, SOI 기판의 실리콘에 채널 형성 영역이 형성되는 트랜지스터여도 좋다. 트랜지스터(3001)의 구성에 대해서는 공지의 구성을 이용하는 것이 가능하기 때문에, 설명은 생략한다.
트랜지스터(3171a)가 형성된 층과, 트랜지스터(3001)가 형성된 층의 사이에는 배선(3100a) 및 배선(3100b)이 형성되어 있다. 배선(3100a)과 트랜지스터(3001)가 형성된 층과의 사이에는 절연층(3140a)이 형성되고, 배선(3100a)과 배선(3100b)과의 사이에는 절연층(3141a)이 형성되고, 배선(3100b)과 트랜지스터(3171a)가 형성된 층과의 사이에는 절연층(3142a)이 형성되어 있다.
마찬가지로, 트랜지스터(3171b)가 형성된 층과 트랜지스터(3171a)가 형성된 층과의 사이에는 배선(3100c) 및 배선(3100d)이 형성되어 있다. 배선(3100c)과 트랜지스터(3171a)가 형성된 층과의 사이에는 절연층(3140b)이 형성되고, 배선(3100c)과 배선(3100d)과의 사이에는 절연층(3141b)이 형성되고, 배선(3100d)과 트랜지스터(3171b)가 형성된 층과의 사이에는 절연층(3142b)이 형성되어 있다.
절연층(3140a), 절연층(3141a), 절연층(3142a), 절연층(3140b), 절연층(3141b), 절연층(3142b)은 층간 절연층으로서 기능하고, 그 표면은 평탄화된 구성으로 할 수 있다.
배선(3100a), 배선(3100b), 배선(3100c), 배선(3100d)에 의해, 메모리셀간의 전기적 접속이나, 논리 회로(3004)와 메모리셀과의 전기적 접속 등을 행할 수 있다.
논리 회로(3004)에 포함되는 전극(3303)은 상부에 설치된 회로와 전기적으로 접속할 수 있다.
예를 들면, 도 27 및 도 28에 나타내는 바와 같이, 전극(3505)에 의해 전극(3303)은 배선(3100a)과 전기적으로 접속할 수 있다. 배선(3100a)은 전극(3503a)에 의해, 배선(3100b)과 전기적으로 접속할 수 있다. 배선(3100b)은 트랜지스터(3171a)의 소스 전극 또는 드레인 전극의 한쪽인 전극(3501a)과 전기적으로 접속할 수 있다. 이렇게 하여, 배선(3100a) 및 전극(3303)을, 트랜지스터(3171a)의 소스 또는 드레인과 전기적으로 접속할 수 있다. 전극(3501a)은 전극(3503b)에 의해, 배선(3100c)과 전기적으로 접속할 수 있다.
또한, 예를 들면, 도 29에 나타내는 바와 같이, 전극(3505)에 의해 전극(3303)은 배선(3100a)과 전기적으로 접속할 수 있다. 배선(3100a)은 전극(3503a)에 의해, 배선(3100b)과 전기적으로 접속할 수 있다. 배선(3100b)은 트랜지스터(3171a)의 소스 전극 또는 드레인 전극의 한쪽인 전극(3501a)과 전기적으로 접속할 수 있다. 이렇게 하여, 배선(3100a) 및 전극(3303)을, 트랜지스터(3171a)의 소스 또는 드레인과 전기적으로 접속할 수 있다. 전극(3501a)은 트랜지스터(3171a)의 소스 배선 또는 드레인 배선의 한쪽인 배선(3501b), 및 전극(3503b)에 의해, 배선(3100c)과 전기적으로 접속할 수 있다.
또한, 도 27 내지 도 29에서는 2개의 메모리셀(메모리셀(3170a)과 메모리셀(3170b))이 적층된 구성을 예로서 나타냈지만, 적층하는 메모리셀의 수는 이것에 한정되지 않는다.
도 27 내지 도 29에서는 전극(3303)과 트랜지스터(3171a)와의 전기적 접속은 배선(3100a)을 통하여 행해지는 예를 나타냈지만, 이것에 한정되지 않는다. 전극(3303)과 트랜지스터(3171a)와의 전기적 접속은 배선(3100b)을 통하여 행해져도 좋고, 배선(3100a)과 배선(3100b)의 양쪽 모두를 통하여 행해져도 좋다. 또는 배선(3100a)도 배선(3100b)도 통하지 않고, 다른 전극을 이용하여 행해져도 좋다.
또한, 도 27 내지 도 29에서는 트랜지스터(3171a)가 형성된 층과 트랜지스터(3001)가 형성된 층과의 사이에는 배선(3100a) 및 배선(3100b)과의, 2개의 배선이 설치된 구성을 나타냈지만 이것에 한정되지 않는다. 트랜지스터(3171a)가 형성된 층과 트랜지스터(3001)가 형성된 층과의 사이에, 1개의 배선이 설치되어 있어도 좋고, 3개 이상의 배선이 설치되어 있어도 좋다.
또한, 도 27 내지 도 29에서는 트랜지스터(3171b)가 형성된 층과 트랜지스터(3171a)가 형성된 층과의 사이에는 배선(3100c) 및 배선(3100d)과의, 2개의 배선이 설치된 구성을 나타냈지만 이것에 한정되지 않는다. 트랜지스터(3171b)가 형성된 층과 트랜지스터(3171a)가 형성된 층과의 사이에, 1개의 배선이 설치되어 있어도 좋고, 3개 이상의 배선이 설치되어 있어도 좋다.
또한 본 실시형태에서는 실시형태 4의 트랜지스터(110), 실시형태 5의 트랜지스터(120), 및 실시형태 6의 트랜지스터(130)를 이용한 반도체 장치에 대하여 설명했다. 그러나 본 실시형태의 트랜지스터의 구성은 실시형태 6의 트랜지스터(140) 및 트랜지스터(150), 및, 실시형태 7의 트랜지스터(160), 트랜지스터(170), 및 트랜지스터(180)를 이용해도 좋다는 것은 말할 필요도 없다.
본 실시형태에서는 제 2 반도체 재료인 산화물 반도체와는 다른 금제대폭을 가지는 제 1 반도체 재료를 이용한 트랜지스터에 적층하여, 제 2 반도체 재료인 산화물 반도체층을 이용한 복수의 트랜지스터가 설치된 구성을 나타냈다. 또한, 산화물 반도체층을 이용한 복수의 트랜지스터의 채널 형성 영역은 단일의 산화물 반도체층의 다른 영역에 형성할 수 있다. 또한, 이 단일의 산화물 반도체층의 다른 영역에 채널 형성 영역을 가지는 복수의 트랜지스터 위에, 절연층을 통하여, 채널 형성 영역이 다른 단일의 산화물 반도체층의 다른 영역에 형성되는 다른 복수의 트랜지스터를 설치해도 좋다. 이 트랜지스터의 구성은 실시형태 4 내지 실시형태 7에 서명한 바와 같다.
이상 본 실시형태에 의해, 산화물 반도체층의 측면에 트랜지스터의 기생 채널이 형성되는 것을 억제할 수 있다.
또 본 실시형태에 의해, 기생 채널의 형성을 억제함으로써, 양호한 전기 특성을 가지는 트랜지스터를 얻을 수 있다.
또한, 개시되는 발명의 일 양태에 의해, 트랜지스터의 제작에 이용하는 포토리소그래피 공정을 종래보다 줄여, 트랜지스터의 생산성을 높일 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 10)
본 실시형태에서는 반도체 장치의 일 양태를 도 33을 이용하여 설명한다. 도 33(B)은 트랜지스터(420)의 상면도이며, 도 33(A)은 도 33(B)의 X－Y선의 단면도이다.
도 33(A) 및 도 33(B)에 나타내는 트랜지스터(420)는 기판(400) 위에 베이스 절연층(436)과, 베이스 절연층(436) 위에 게이트 전극(401)과, 게이트 전극(401) 위에 형성된 게이트 절연층(402)과, 게이트 절연층(402)을 통하여 게이트 전극(401) 위에 형성된 산화물 반도체층(403)과, 드레인 전극 및 소스 전극과, 산화물 반도체층(403) 위에 형성된 절연층(406), 절연층(407)을 포함하여 구성된다.
드레인 전극은 제 1 배리어층(405c) 및 제 1 저저항 재료층(405a)의 적층으로 이루어지고, 소스 전극은 제 2 배리어층(405d) 및 제 2 저저항 재료층(405b)의 적층으로 이루어진다.
또한, 산화물 반도체층(403)은 패터닝되어 있지 않다.
또한, 베이스 절연층(436) 내에는 배선(474a) 및 배선(474b)이 파묻혀 있고, 배선(474a)과 드레인 전극(제 1 배리어층(405c) 및 제 1 저저항 재료층(405a))에 의해 용량 소자(430)가 형성되어 있다.
제 1 배리어층(405c) 및 제 2 배리어층(405d)의 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)과 중첩하는 영역은 중첩하지 않는 영역과 비교하여 두껍다.
베이스 절연층(436)으로서는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연층, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연층, 또는 이들의 혼합 재료를 이용하여 형성할 수 있다. 또한, 이들 화합물을 단층 구조 또는 2층 이상의 적층 구조로 형성하여 이용할 수 있다.
게이트 전극(401)의 재료는, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 게이트 전극(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 이용해도 좋다. 게이트 전극(401)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 전극(401)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 전극(401)으로서, 질소를 포함하는 금속 산화물, 구체적으로는 질소를 포함하는 In－Ga－Zn계 산화물이나, 질소를 포함하는 In－Sn계 산화물이나, 질소를 포함하는 In－Ga계 산화물이나, 질소를 포함하는 In－Zn계 산화물이나, 질소를 포함하는 산화 주석이나, 질소를 포함하는 산화 인듐이나, 금속 질화물(InN, SnN 등)을 이용할 수 있다. 이러한 재료는 5 eV(전자 볼트), 바람직하게는 5.5 eV(전자 볼트) 이상의 일 함수를 가지고, 게이트 전극으로서 이용한 경우, 트랜지스터의 전기 특성의 스레숄드 전압을 플러스로 할 수 있어, 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
게이트 절연층(402)의 재료로서는, 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘을 이용하여 형성할 수 있다.
또한, 게이트 절연층(402)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxOy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 산화 란탄 등의 high－k 재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다. 더욱이, 게이트 절연층(402)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 절연층(402)은 과잉 산소를 포함하는 절연층으로 구성된다. 게이트 절연층(402)이 산소를 과잉으로 포함함으로써, 산화물 반도체층(403)에 산소를 공급할 수 있다.
드레인 전극은 제 1 배리어층(405c)과 제 1 배리어층(405c) 위의 제 1 저저항 재료층(405a)으로 구성되어 있다. 제 1 저저항 재료층(405a)은 알루미늄 등을 이용하여 형성하고, 제 1 배리어층(405c)은 티탄이나 텅스텐이나 몰리브덴, 또는 질화 티탄, 질화 탄탈 등을 이용한다. 제 1 배리어층(405c)은 제 1 저저항 재료층(405a)이 산화물 반도체층(403)과 접촉하여 산화되는 것을 차단하고 있다.
소스 전극은 제 2 배리어층(405d)과 제 2 배리어층(405d) 위의 제 2 저저항 재료층(405b)으로 구성되어 있다. 제 2 저저항 재료층(405b)은 알루미늄 등을 이용하여 형성하고, 제 2 배리어층(405d)은 티탄이나 텅스텐이나 몰리브덴, 또는 질화 티탄, 질화 탄탈 등을 이용한다. 제 2 배리어층(405d)은 제 2 저저항 재료층(405b)이 산화물 반도체층(403)과 접촉하여 산화되는 것을 차단하고 있다.
트랜지스터(420)의 채널 길이(L)는 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격으로 결정되고, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격은 전자빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로서 에칭함으로써 결정된다. 전자빔을 이용하여 정밀하게 노광, 현상을 행함으로써 정세한 패턴을 실현하여, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격, 즉 채널 길이(L)를 50 nm 미만, 예를 들면 20 nm나 30 nm로 할 수 있다. 전자빔은 가속 전압이 높을수록 미세 패턴을 얻을 수 있다. 또한, 전자빔은 멀티 빔으로서 기판 1장 당의 처리 시간을 단축할 수도 있다. 또한, 채널 길이(L)를 결정하는 영역 이외에는 포토마스크를 이용한 에칭에 의해, 제 1 배리어층(405c)과 제 2 배리어층(405d)을 형성하면 좋다. 또한, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 두께는 5 nm 이상 30 nm 이하, 바람직하게는 10 nm 이하이다.
여기서, 제 1 배리어층(405c) 및 제 2 배리어층(405d)의 간격을, 전자빔을 이용한 레지스트를 마스크로서 에칭에 의해 제작하는 방법에 대하여, 도 35를 이용하여 설명한다. 또한, 보다 상세한 트랜지스터의 제작 방법에 대해서는 실시형태 11에 설명한다.
산화물 반도체층(403) 위에, 제 1 배리어층(405c) 및 제 2 배리어층(405d)이 되는 도전층(404)과, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 되는 도전층(405)을 성막한다(도 35(A) 참조).
계속하여, 도전층(405) 위에 포토리소그래피 공정에 의해 제 1 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한다(도 35(B) 참조).
이때, 도전층(405)과 동시에 도전층(404)도 에칭되어, 두께가 감소하는 경우가 있다. 따라서, 에칭 조건을 도전층(404)에 대한 도전층(405)의 에칭 선택비가 높은 에칭 조건으로 하는 것이 바람직하다. 도전층(404)에 대한 도전층(405)의 에칭 선택비를 높게 함으로써, 도전층(404)의 에칭을 억제할 수 있다.
계속하여, 도전층(404) 위에 레지스트를 형성하고, 이 레지스트에 대하여 전자빔을 이용한 노광을 행하여, 제 2 레지스트 마스크를 형성한다. 제 2 레지스트 마스크는 트랜지스터(420)의 채널 영역이 되는 부분 이외에 중첩하여 형성한다. 제 2 레지스트 마스크를 이용하여 도전층(404)을 에칭하고, 제 1 배리어층(405c) 및 제 2 배리어층(405d)을 형성한다(도 35(C) 참조).
레지스트 재료로서는 예를 들면 실록산계 레지스트 또는 폴리스티렌계 레지스트 등을 이용할 수 있다. 또한, 제작하는 패턴의 폭이 작기 때문에, 네거티브형 레지스트보다 포지티브형 레지스트를 이용하는 것이 바람직하다. 예를 들면, 패턴의 폭이 30 nm인 경우에는 레지스트의 두께를 30 nm로 할 수 있다.
이때, 전자빔의 조사가 가능한 전자빔 묘화 장치에 있어서, 예를 들면, 가속 전압은 5 kV∼50 kV인 것이 바람직하다. 또한, 전류 강도는 5×10―12∼1×10―11 A인 것이 바람직하다. 또한, 최소 빔 지름은 2 nm 이하인 것이 바람직하다. 또한, 제작 가능한 패턴의 최소 선폭이 8 nm 이하인 것이 바람직하다.
상기 조건에 의해, 예를 들면 패턴의 폭을 30 nm 이하, 바람직하게는 20 nm 이하 더욱 바람직하게는 8 nm 이하로 할 수 있다.
또한, 여기에서는 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한 후에 전자빔을 이용한 노광에 의해 레지스트 마스크를 형성하고, 제 1 배리어층(405c) 및 제 2 배리어층(405d)을 형성하는 방법에 대하여 나타냈지만, 제 1 저저항 재료층, 제 2 저저항 재료층, 제 1 배리어층 및 제 2 배리어층을 제작하는 순서는 이것에 한정되지 않는다.
또한, 기판(400)에는 반도체 소자가 형성되어 있지만, 여기에서는 간략화를 위해 생략하였다. 또한, 기판(400) 위에는 배선(474a, 474b)과 배선(474a, 474b)을 덮는 베이스 절연층(436)이 형성되어 있고, 그 일부가 도 34에 나타내는 메모리 구성의 하나로 되어 있다. 도 34에 트랜지스터(420)와 기판(400)에 설치되어 있는 트랜지스터(431)와의 접속을 나타내는 등가 회로의 일례를 나타낸다.
또한, 도 34에 나타내는 용량 소자(430)는 트랜지스터(420)의 드레인 전극(제 1 배리어층(405c)과 제 1 저저항 재료층(405a))과 배선(474a)을 한쌍의 전극으로 하여, 베이스 절연층(436) 및 게이트 절연층(402)을 유전체로 하는 용량이다.
도 34에 나타내는 메모리 구성은 전력이 공급되지 않는 상황에서도 기억 내용의 보유가 가능하고, 또한, 기입 횟수에도 제한이 없다는 메리트를 가지고 있다. 또한, 도 34에 나타내는 메모리 구성에 대해서는 실시형태 12에서 상세하게 설명한다.
산화물 반도체층(403)에 이용하는 산화물 반도체로서는 상기 실시형태에 개시한 산화물 반도체를 이용할 수 있다.
또한, 산화물 반도체층(403)으로서, 복수의 산화물 반도체막의 적층으로 이루어지는 층을 적용하는 것이 가능하다. 예를 들면, 비정질 산화물 반도체막, 다결정 산화물 반도체막, 및 CAAC－OS막의 적어도 2종을 포함하는 층을 산화물 반도체층(403)으로서 적용하는 것이 가능하다.
또한, 조성이 다른 산화물 반도체막의 적층으로 이루어지는 층을 산화물 반도체층(403)으로서 적용하는 것도 가능하다. 구체적으로는 게이트 절연층(402)과 접하는 제 1 산화물 반도체막(이하, 하층이라고도 함)과 절연층(406)과 접하고, 또한 제 1 산화물 반도체막과 조성이 다른 제 2 산화물 반도체막(이하, 상층이라고도 함)을 포함하는 층을 산화물 반도체층(403)으로서 적용하는 것도 가능하다.
예를 들면, 하층 및 상층이 모두 인듐, 갈륨, 및 아연을 포함하여 구성되는 경우에는 하층에서의 인듐 농도를 상층에서의 인듐 농도보다 높게 하고, 또한 상층에서의 갈륨 농도를 하층에서의 갈륨 농도보다 높게 하는 것, 또는 하층에서의 인듐 농도를 하층에서의 갈륨 농도보다 높게 하고, 또한 상층에서의 갈륨 농도를 상층에서의 인듐 농도보다 높게 하는 것이 바람직하다.
이것에 의해, 산화물 반도체층(403)을 가지는 트랜지스터의 이동도의 향상 및 기생 채널의 형성의 억제를 도모하는 것이 가능하게 된다. 구체적으로는 하층에서의 인듐 농도를 높게 하는 것에 의해 이 트랜지스터의 이동도의 향상을 도모하는 것이 가능하다. 이것은 산화물 반도체에서는 주로 중금속의 s 궤도가 캐리어 전도에 기여하고 있어, In의 함유율을 높게 함으로써 s 궤도의 오버랩이 많아지는 것에 기인한다. 또한, 상층에서의 갈륨 농도를 높게 하는 것에 의해 산소의 이탈을 억제하고, 상층에서의 기생 채널의 형성을 억제하는 것이 가능하다. 이것은 Ga가 In과 비교하여 산소 결손의 형성 에너지가 크고, 산소 결손이 생기기 어려운 것에 기인한다.
산화물 반도체층(403)의 두께는 1 nm 이상 30 nm 이하(바람직하게는 5 nm 이상 10 nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다. 또한, 산화물 반도체층(403)은 스퍼터링 타겟 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태로 성막을 행하는 스퍼터링 장치를 이용하여 성막해도 좋다.
또한, 절연층(406)은 과잉 산소를 포함하는 절연층으로 하는 것이 바람직하고, 플라즈마 CVD법이나 스퍼터링법에서의 성막 조건을 적절히 설정하여 층 중에 산소를 많이 포함시킨 SiOx나, 산화 질화 실리콘을 이용한다. 또한, 많은 과잉 산소를 절연층에 포함시키고자 하는 경우에는 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의해 산소를 적절히 첨가하면 좋다.
또한, 절연층(407)은 산화물 반도체층으로부터의 산소의 이탈을 억제하는 블로킹층(AlOx 등)이다. 산화 알루미늄(AlOx)층은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다. 따라서, 산화 알루미늄층은 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층에의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층으로부터의 방출을 방지하는 보호층으로서 기능한다. 또한, 절연층(407)의 제작 방법으로서는 산화 알루미늄(AlOx)을 직접 성막하거나, 또는 알루미늄(Al)을 성막 후에 산소 플라즈마 처리 등의 처리를 행하는 방법 등을 적용할 수 있다.
본 실시형태에 나타내는 트랜지스터는 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격에 따라 채널 길이가 결정되고, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격은 전자빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로서 에칭하여 결정된다. 전자빔을 이용하는 것에 의해 정밀하게 노광, 현상을 행함으로써 정세한 패턴을 실현하고, 채널 길이(L)가 50 nm 미만인 미세한 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터에서는 패터닝되어 있지 않은 산화물 반도체층(403)을 이용하여 트랜지스터를 구성한다. 이것에 의해, 이 트랜지스터의 제작 공정에서의 산화물 반도체층의 패터닝에 필요한 공정이 불필요해진다. 그 결과, 이 트랜지스터의 제조 비용 저감 및 수율 향상 등이 가능하게 된다.
또한, 패터닝되어 있지 않은 산화물 반도체층(403)을 이용하여 트랜지스터를 구성함으로써, 트랜지스터의 소스 전극과 드레인 전극이 산화물 반도체층의 측면(단면) 근방의 영역을 통하여 전기적으로 접속되는 일이 없다. 즉, 이 트랜지스터에서의 기생 채널의 형성을 억제할 수 있다.
특히, 산화물 반도체층(403)으로서 CAAC－OS가 적용되는 경우에는 본 실시형태에 나타내는 트랜지스터가 매우 유용하다. CAAC－OS로 형성된 산화물 반도체층은 측면(단면)으로부터 산소가 이탈하기 쉽기 때문이다. 또한, 이 점에 대해서는 하기 참고예에서 상세하게 설명한다.
또한, 본 실시형태에서는 전면이 패터닝되어 있지 않은 산화물 반도체층(403)을 이용하여 구성된 트랜지스터에 대하여 나타냈지만, 이 구성과 다른 구성을 가지는 트랜지스터라도 기생 채널의 형성을 억제하는 것이 가능하다. 구체적으로는 트랜지스터의 채널 폭 방향(도 33(B)에 나타내는 X－Y선에 수직인 방향)에서 산화물 반도체층이 패터닝되어 있지 않으면(채널 폭 방향에 있어서 산화물 반도체층이 연장되어 있으면), 기생 채널의 형성을 억제하는 것이 가능하다. 바꿔 말하면, 트랜지스터의 채널 길이 방향(도 33(B)에 나타내는 X－Y선과 수평인 방향)에서 패터닝되어 있는 산화물 반도체층이라도, 기생 채널의 형성이 억제되는 일이 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 11)
본 실시형태에서는 실시형태 10에 나타낸 반도체 장치와는 다른 일 양태의 반도체 장치와 이 반도체 장치의 제작 방법에 대하여 설명한다.
도 36에 본 실시형태의 반도체 장치를 나타낸다. 도 36(A)은 본 실시형태의 반도체 장치가 가지는 트랜지스터의 상면도이며, 도 36(B)은 도 36(A)에 나타내는 A－B(채널 길이 방향)의 단면도이며, 도 36(C)은 도 36(A)에 나타내는 C－D의 단면도이다. 또한, 도 36(A)에서, 도면의 명료화를 위해, 도 36(B), 도 36(C)에 나타낸 일부의 구성을 생략하여 나타낸다.
또한, 본 실시형태에서는 실시형태 10과 같은 부분에 대해서는 도면에서 동일한 부호를 붙이고, 상세한 설명은 생략한다.
도 36에 나타내는 트랜지스터(440)는 기판(400) 위의 게이트 전극(401)과, 게이트 전극(401)의 측면과 접하고, 게이트 전극(401)이 파묻힌 절연층(432)과, 절연층(432) 및 게이트 전극(401) 위의 게이트 절연층(402)과, 게이트 절연층(402) 위의 산화물 반도체층(403)과, 산화물 반도체층(403) 위의 소스 전극 및 드레인 전극과, 산화물 반도체층(403), 소스 전극 및 드레인 전극 위의 절연층(406)을 가진다.
드레인 전극은 제 1 배리어층(475a)과 제 1 배리어층(475a)과 접하는 제 1 저저항 재료층(405a)으로 이루어진다. 소스 전극은 제 2 배리어층(475b)과 제 2 배리어층(475b)과 접하는 제 2 저저항 재료층(405b)으로 이루어진다. 제 1 배리어층(475a) 및 제 2 배리어층(475b)은 각각 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 산화물 반도체층(403)과 접촉하여 산화되는 것을 차단하고 있다.
또한, 산화물 반도체층(403)은 패터닝되어 있지 않다.
제 1 배리어층(475a)과 제 2 배리어층(475b)의 간격은 전자빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로서 결정된다. 전자빔을 이용함으로써, 정밀하게 노광, 현상을 행함으로써, 정세한 패턴을 실현할 수 있다.
트랜지스터(440)의 채널 길이는 제 1 배리어층(475a)과 제 2 배리어층(475b)의 간격이기 때문에, 채널 길이를 정밀하게 결정할 수 있는 미세한 트랜지스터로 할 수 있다.
도 37 내지 도 40에 트랜지스터(440)를 가지는 반도체 장치의 제작 방법의 일례를 나타낸다.
또한, 도 37(A3)은 트랜지스터의 제작 공정을 설명하기 위한 상면도이며, 도 37(A1)은 도 37(A3)에 나타내는 A－B의 단면도이며, 도 37(A2)은 도 37(A3)에 나타내는 C－D의 단면도이다. 또한, 이하의 설명에서 도 37(A)은 도 37(A1) 내지 도 37(A3)을 가리킨다. 또한, 도 37(B) 내지 도 40(C)에 대해서도 마찬가지이다.
우선, 기판(400) 위에 도전층을 형성하고, 이 도전층을 에칭하여, 게이트 전극(401)을 형성한다. 도전층의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다.
또한, 기판(400)에는 실시형태 10에 나타내는 트랜지스터와 마찬가지로, 반도체 소자, 배선, 배선을 덮는 베이스 절연층(436) 등이 형성되어 있지만 간략화를 위해 여기에서는 생략한다. 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 이용할 수 있다. 또한, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 적용할 수도 있다.
또한, 기판(400)으로서, 가요성 기판을 이용하여 반도체 장치를 제작해도 좋다. 가요성을 가지는 반도체 장치를 제작하려면, 가요성 기판 위에 트랜지스터(440)를 직접 제작해도 좋고, 다른 제작 기판에 트랜지스터(440)를 제작하고, 그 후 가요성 기판에 박리, 전치해도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해, 제작 기판과 트랜지스터(440)와의 사이에 박리층을 형성하면 좋다.
기판(400)(또는 기판(400) 및 베이스막, 배선 등)에 열처리를 행하여도 좋다. 예를 들면, 고온의 가스를 이용하여 열처리를 행하는 GRTA(Gas Rapid Thermal Anneal) 장치에 의해, 650℃, 1분∼5분간, 열처리를 행하면 좋다. 또한, GRTA에서의 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다. 또한, 전기로에 의해, 500℃, 30분∼1시간, 열처리를 행하여도 좋다.
또한, 게이트 전극(401) 형성 후에, 기판(400), 및 게이트 전극(401)에 열처리를 행하여도 좋다. 예를 들면, GRTA 장치에 의해, 650℃, 1분∼5분간 열처리를 행하면 좋다. 또한, 전기로에 의해, 500℃, 30분∼1시간 열처리를 행하여도 좋다.
다음에, 게이트 전극(401), 기판(400)을 덮도록 절연층(432)이 되는 절연층을 형성한다. 절연층의 형성 방법으로서는 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다.
이 절연층으로서는, 베이스 절연층(436)과 같은 재료, 방법을 이용하여 제작할 수 있다.
다음에, 이 절연층에 연마 처리(예를 들면, 화학적 기계적 연마(Cheical Mechanical Polishing：CMP) 처리)나, 에칭 처리를 행함으로써, 게이트 전극(401)의 상면을 절연층으로부터 노출시켜, 게이트 전극(401)의 상면과 높이가 일치하는 절연층(432)을 형성한다(도 37(A) 참조). 연마 처리 또는 에칭 처리는 복수회 행하여도 좋고, 이것들을 조합하여 행하여도 좋다. 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않는다.
절연층(432)을 형성함으로써, 게이트 전극(401) 위에 형성되는 게이트 절연층(402)의 피복성을 향상시킬 수 있다. 또한, 후의 공정으로 형성하는 전자빔에 의한 노광을 하는 레지스트 마스크의 피형성면의 요철을 평탄하게 할 수 있어, 이 레지스트 마스크를 얇게 형성할 수 있다.
또한, 본 실시형태에서는 게이트 전극(401)을 형성한 후에, 절연층(432)을 형성하는 방법을 나타냈지만, 게이트 전극(401) 및 절연층(432)의 제작 방법은 이것에 한정되지 않는다. 예를 들면, 절연층(432)을 기판(400) 위에 형성한 후, 에칭 공정 등을 이용하여 절연층(432)에 개구를 형성하고, 이 개구에 도전성의 재료를 충전하여, 게이트 전극(401)을 형성해도 좋다.
다음에, 게이트 전극(401) 및 절연층(432) 위에 게이트 절연층(402)을 형성한다(도 37(B) 참조).
게이트 절연층(402)의 두께는 1 nm 이상 300 nm 이하로 하여, 성막 가스를 이용한 CVD법을 이용할 수 있다. CVD법으로서는 LPCVD법, 플라즈마 CVD법 등을 이용할 수 있고, 또 다른 방법으로서는 도포막 등도 이용할 수 있다.
본 실시형태에서는 게이트 절연층(402)으로서 플라즈마 CVD법에 의해 두께 200 nm의 산화 질화 실리콘층을 형성한다. 게이트 절연층(402)의 성막 조건은 예를 들면, SiH4와 N2O의 가스 유량비를 SiH4：N2O = 4 sccm：800 sccm, 압력 40 Pa, RF 전원 전력(전원 출력) 50 W, 기판 온도 350℃로 하면 좋다.
게이트 절연층(402)에 열처리에 의한 탈수화 또는 탈수소화 처리를 행하여도 좋다.
열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 열처리의 온도는 게이트 절연층(402)의 성막 온도보다 높은 것이, 탈수화 또는 탈수소화의 효과가 높기 때문에 바람직하다. 예를 들면, 열처리 장치의 하나인 전기로에 기판을 도입하여, 게이트 절연층(402)에 대하여 진공하 450℃에서 1시간의 열처리를 행한다.
또한, 열처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 행하는 장치이다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 열처리로서 650℃∼700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣어 몇 분간 가열한 후, 기판을 불활성 가스 중에서 GRTA를 행하여도 좋다.
열처리는 감압(진공) 하, 질소 분위기 하, 또는 희가스 분위기 하에서 행하면 좋다. 또한, 상기 질소, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입하는 질소, 또는 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
열처리에 의해, 게이트 절연층(402)의 탈수화 또는 탈수소화를 행할 수 있고, 트랜지스터의 특성 변동을 일으키는 수소, 또는 물 등의 불순물이 배제된 게이트 절연층(402)을 형성할 수 있다.
탈수화 또는 탈수소화 처리를 행하는 열처리에 있어서, 게이트 절연층(402) 표면은 수소 또는 물 등의 방출을 방해하는 상태(예를 들면, 수소 또는 물 등을 통과시키지 않는(차단하는) 막 등을 형성하는 등)로 하지 못하고, 게이트 절연층(402)은 표면을 노출한 상태로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 위한 열처리는 복수회 행하여도 좋고, 다른 열처리와 겸해도 좋다.
게이트 절연층(402)에 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마법(Chemical Mechanical Polishing：CMP)), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판측에 RF 전원을 이용하여 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다. 역스퍼터링을 행하면, 게이트 절연층(402)의 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 행하여도 좋고, 그것들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 게이트 절연층(402) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
다음에, 게이트 절연층(402) 위에 막상의 산화물 반도체층(403)을 형성한다.
또한, 산화물 반도체층(403)은 성막시에 산소가 많이 포함되는 조건(예를 들면, 산소 100%의 분위기 하에서 스퍼터링법에 의해 성막을 행하는 등)에서 성막하고, 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에 있어서의 화학양론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있는) 막인 것이 바람직하다.
또한, 본 실시형태에서, 산화물 반도체층(403)으로서 AC 전원 장치를 가지는 스퍼터링 장치를 이용한 스퍼터링법을 이용하여, 두께 35 nm의 In－Ga－Zn계 산화물(IGZO) 층을 성막한다. 본 실시형태에서, In：Ga：Zn = 1：1：1(= 1/3：1/3：1/3)의 원자비의 In－Ga－Zn계 산화물 타겟을 이용한다. 또한, 성막 조건은 산소 및 아르곤 분위기 하(산소 유량 비율 50%), 압력 0.6 Pa, 전원 전력 5 kW, 기판 온도 170℃로 한다. 이 성막 조건에서의 성막 속도는 16 nm/min이다.
산화물 반도체층(403)을 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태로 보유된 성막실 내에 기판을 보유한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여, 상기 타겟을 이용하여 기판(400) 위에 산화물 반도체층(403)을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 성막실에서 성막한 산화물 반도체층(403)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 게이트 절연층(402)을 대기에 해방하지 않고 게이트 절연층(402)과 산화물 반도체층(403)을 연속적으로 형성하는 것이 바람직하다. 게이트 절연층(402)을 대기에 노출시키지 않고 게이트 절연층(402)과 산화물 반도체층(403)을 연속하여 형성하면, 게이트 절연층(402) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
계속하여, 산화물 반도체층(403) 및 게이트 절연층(402)에 산소 도핑 처리를 행한다(도 37(C) 참조). 게이트 절연층(402)에 산소 도핑 처리를 행함으로써, 산소(451)를 산화물 반도체층(403) 및 게이트 절연층(402)에 공급하고, 산화물 반도체층(403) 및 게이트 절연층(402) 내, 및 이들 계면 근방에 산소를 함유시킨다.
도핑되는 산소(산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온)는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 이용할 수 있다. 또한, 이온 주입법에는 가스 클러스터 이온 빔을 이용해도 좋다. 산소의 도핑 처리는 전면을 한 번에 행하여도 좋고, 선상의 이온 빔 등을 이용하여 이동(스캔)시켜 행하여도 좋다.
예를 들면, 도핑되는 산소(산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온)은 산소를 포함하는 가스를 이용하여 플라즈마 발생 장치에 의해 공급되어도 좋고, 또는 오존 발생 장치에 의해 공급되어도 좋다. 보다 구체적으로는 예를 들면, 반도체 장치에 대하여 에칭 처리를 행하기 위한 장치나, 레지스트 마스크에 대하여 애싱을 행하기 위한 장치 등을 이용하여 산소(451)을 발생시켜, 산화물 반도체층(403) 및 게이트 절연층(402)을 처리할 수 있다.
산소 도핑 처리에는 산소를 포함하는 가스를 이용할 수 있다. 산소를 포함하는 가스로서는 산소, 일산화 이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 이용할 수 있다. 또한, 산소 도핑 처리에 있어서, 희가스를 이용해도 좋다.
산소(451)의 도핑 처리는 예를 들면, 이온 주입법으로 산소 이온의 주입을 행하는 경우, 도스량을 1×1013 ions/cm2 이상 5×1016 ions/cm2 이하로 하면 좋다.
산화물 반도체층(403)과 접하는 게이트 절연층(402)이, 산소의 공급원이 되는 산소를 많이(과잉으로) 포함하므로, 이 게이트 절연층(402)으로부터 산화물 반도체층(403)에 산소를 공급할 수 있다.
게이트 절연층(402)으로부터 산화물 반도체층(403)에 산소를 공급하는 방법으로서는 산화물 반도체층(403)과 게이트 절연층(402)을 접한 상태로 열처리를 행한다. 열처리에 의해 게이트 절연층(402)으로부터 산화물 반도체층(403)으로의 산소의 공급을 효과적으로 행할 수 있다.
또한, 게이트 절연층(402)으로부터 산화물 반도체층(403)으로의 산소의 공급을 위한 열처리를, 산화물 반도체층(403)을 섬 형상으로 가공하지 않고 행함으로써, 게이트 절연층(402)에 포함되는 산소가 열처리에 의해 이탈되는 것을 방지할 수 있다.
산화물 반도체층(403)에 산소를 공급함으로써, 산화물 반도체층(403) 내의 산소 결손을 보충할 수 있다.
계속하여, 산화물 반도체층(403) 위에 도전층(475)을 형성한다(도 38(A) 참조).
도전층(475)은 소스 전극 또는 드레인 전극의 1층이 되는 제 1 배리어층(475a) 및 제 2 배리어층(475b)이 되는 막이다.
도전층(475)으로서는 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속층, 또는 상술한 원소를 성분으로 하는 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속층의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속층 또는 그들의 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층)을 적층시킨 구성으로 해도 좋다. 또한, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3―SnO2), 산화 인듐 산화 아연(In2O3―ZnO) 또는 이러한 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
계속하여, 도전층(475) 위에 레지스트를 형성하고, 이 레지스트에 대하여 전자빔을 이용한 노광을 행하여, 레지스트 마스크(453)를 형성한다(도 38(B) 참조). 레지스트 마스크(453)는 트랜지스터(440)의 채널 영역이 되는 부분 이외에 중첩하여 형성한다.
전자빔을 이용한 노광에 의해 레지스트 마스크를 형성하는 방법에 대해서는 실시형태 10에 상세하게 설명했기 때문에, 여기에서는 생략한다. 또한, 실시형태 10에서는 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한 후에, 전자빔을 이용한 노광에 의해 레지스트 마스크를 형성하고, 이 마스크를 이용한 에칭에 의해 제 1 배리어층(405c) 및 제 2 배리어층(405d)을 형성하는 방법에 대하여 설명했지만, 실시형태 11에서는 먼저 제 1 배리어층(475a) 및 제 2 배리어층(475b)을 형성하는 방법에 대하여 설명한다.
또한, 전자빔을 이용한 노광에서는 가능한 한 레지스트 마스크(453)는 얇은 것이 바람직하다. 레지스트 마스크(453)를 얇게 하는 경우, 피형성면의 요철을 가능한 한 평탄하게 하는 것이 바람직하다. 본 실시형태의 반도체 장치의 제작 방법에서는 게이트 전극(401) 및 절연층(432)에 평탄화 처리를 행함으로써, 게이트 전극(401)과 절연층(432)에 의한 요철이 저감되기 때문에, 레지스트 마스크를 얇게 할 수 있다. 이것에 의해, 전자빔을 이용한 노광이 용이하게 된다.
다음에, 레지스트 마스크(453)를 마스크로서 도전층(475)을 선택적으로 에칭하여, 채널이 형성되는 영역에 개구부를 형성한다(도 38(C) 참조). 여기서, 도전층(475)이 제거된 영역은 트랜지스터(440)의 채널 형성 영역이 된다. 전자빔에 의한 노광에 의해 채널 길이를 결정할 수 있기 때문에, 채널 길이가 작은, 예를 들면 채널 길이가 50 nm 미만의 트랜지스터를 제작할 수 있다.
이때, 에칭 조건을 레지스트 마스크(453)에 대한 도전층(475)의 에칭 선택비가 높은 조건으로 하는 것이 바람직하다. 예를 들면, 드라이 에칭으로, 에칭 가스로서 Cl2 및 HBr의 혼합 가스를 이용하여 Cl2의 유량비보다 HBr의 유량비를 높게 하는 것이 바람직하다. 예를 들면, Cl2：HBr = 20：80의 유량비인 것이 바람직하다. 또한, 유도 결합형 플라즈마에 의한 에칭(ICP 에칭이라고도 함)의 경우, ICP 전력을 500 W로 했을 때, 바이어스 전력을 30 W∼40 W 이하로 함으로써, 레지스트 마스크(453)와 도전층과의 에칭 선택비를 높게 할 수 있다.
계속하여, 산화물 반도체층(403) 및 도전층(475) 위에 포토리소그래피 공정에 의해 레지스트 마스크(455)를 형성한다(도 39(A) 참조).
또한, 레지스트 마스크(455)는 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
계속하여, 레지스트 마스크(455)를 이용하여 도전층(475)에 에칭을 행하여, 섬 형상의 제 1 배리어층(475a) 및 섬 형상의 제 2 배리어층(475b)을 형성한다(도 39(B) 참조).
도전층(475)의 에칭에는 염소를 포함하는 가스, 예를 들면, 염소(Cl2), 삼염화 붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등을 포함하는 가스를 이용할 수 있다. 또한, 불소를 포함하는 가스, 예를 들면, 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로 메탄(CHF3) 등을 포함하는 가스를 이용할 수 있다. 또한, 이러한 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
본 실시형태에서는 도전층(475)으로서 티탄막을 이용한다. 도전층의 에칭은 드라이 에칭법에 의해, 막을 에칭하여, 제 1 배리어층(475a), 제 2 배리어층(475b)을 형성한다.
또한, 도전층(475)의 에칭 공정 시에, 산화물 반도체층(403)이 에칭에 의해 분단되는 일이 없도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전층(475)만을 에칭하고, 산화물 반도체층(403)을 전혀 에칭하지 않는다는 조건을 얻기는 어렵고, 도전층(475)의 에칭 시에 산화물 반도체층(403)은 일부만이 에칭되어, 홈부(오목부)를 가지는 산화물 반도체층이 될 수도 있다.
또한, 제 1 배리어층(475a) 및 제 2 배리어층(475b)으로서는 도 33에 나타내는 제 1 배리어층(405c) 및 제 2 배리어층(405d)과 같은 재료에 의해 구성되는 층을 적용할 수 있다.
또한, 제 1 배리어층(475a) 및 제 2 배리어층(475b)은 후에 형성되는 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)보다 얇지만 이것에 한정되지 않는다. 제 1 배리어층(475a) 및 제 2 배리어층(475b)은 전자빔 노광에 의해 제작한 레지스트 마스크를 이용하여 형성되기 때문에, 얇은 것이 제조 공정상 바람직하다. 또한, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 두껍게 함으로써, 소스 전극 및 드레인 전극의 저항을 작게 할 수 있다.
또한, 제 1 배리어층(475a) 및 제 2 배리어층(475b)의 간격은 후에 형성되는 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)의 간격보다 좁다. 특히, 제 1 배리어층(475a) 및 제 2 배리어층(475b)이 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)보다 저항이 높은 경우, 제 1 배리어층(475a) 및 제 2 배리어층(475b)의 간격을 짧게 함으로써, 소스 전극, 산화물 반도체층(403), 및 드레인 전극간의 저항을 작게 할 수 있다.
다음에, 레지스트 마스크(455)를 제거한 후, 산화물 반도체층(403), 제 1 배리어층(475a) 및 제 2 배리어층(475b) 위에 도전층(452)을 형성한다(도 39(C) 참조).
도전층(452)은 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 되는 도전층이다.
포토리소그래피 공정에 의해 도전층(452) 위에 레지스트 마스크(456)를 형성하고(도 40(A) 참조), 선택적으로 에칭을 행하여, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한다. 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한 후, 레지스트 마스크(456)를 제거한다(도 40(B) 참조).
제 1 배리어층(475a) 및 제 1 저저항 재료층(405a)은 트랜지스터(440)의 소스 전극으로서 기능한다. 제 2 배리어층(475b) 및 제 2 저저항 재료층(405b)은 트랜지스터(440)의 드레인 전극으로서 기능한다.
도전층(452)의 에칭은 도전층(475)의 에칭과 같은 조건을 이용하여 행할 수 있다.
이상의 공정으로, 본 실시형태의 트랜지스터(440)가 제작된다.
본 실시형태에서는 적층으로 이루어지는 소스 전극, 적층으로 이루어지는 드레인 전극 및 산화물 반도체층(403) 위에 절연층(406)을 형성한다(도 40(C) 참조).
절연층(406)으로서, 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 또는 산화 갈륨, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 질화 산화 알루미늄 등의 무기 절연 재료를 단층 또는 적층하여 이용할 수 있다.
또한, 절연층(406)에 산소 도핑 처리를 행하여도 좋다. 절연층(406)에 산소 도핑 처리를 행함으로써, 산화물 반도체층(403)에 산소를 공급할 수 있다. 절연층(406)에 대한 산소 도핑은 상기의 게이트 절연층(402) 및 산화물 반도체층(403)에 대한 산소 도핑 처리와 같은 처리를 행할 수 있다.
또한, 절연층(406) 위에 치밀성이 높은 무기 절연층을 더 형성해도 좋다. 예를 들면, 절연층(406) 위에 스퍼터링법에 의해 산화 알루미늄층을 형성한다. 산화 알루미늄층을 고밀도(막밀도 3.2 g/cm3 이상, 바람직하게는 3.6 g/cm3 이상)으로 하는 것에 의해, 트랜지스터(440)에 안정된 전기 특성을 부여할 수 있다. 막밀도는 러더포드 후방 산란법이나, X선 반사율 측정법에 의해 측정할 수 있다.
트랜지스터(440) 위에 형성되는 절연층으로서 이용할 수 있는 산화 알루미늄층은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄층은 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층(403)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층(403)으로부터의 방출을 방지하는 보호층으로서 기능한다.
또한, 트랜지스터(440)에 기인한 표면 요철을 저감하기 위해 평탄화 절연층을 형성해도 좋다. 평탄화 절연층으로서는 폴리이미드계 수지, 아크릴계 수지, 벤조시클로부텐계 수지 등의 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low－k 재료) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 평탄화 절연층을 형성해도 좋다.
예를 들면, 평탄화 절연층으로서 두께 1500 nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의한 도포 후, 소성(예를 들면 질소 분위기 하, 250℃, 1시간)하여 형성할 수 있다.
평탄화 절연층을 형성한 후, 열처리를 행하여도 좋다. 예를 들면, 질소 분위기 하, 250℃에서 1시간 열처리를 행한다.
이와 같이, 트랜지스터(440)를 형성한 후, 열처리를 행하여도 좋다. 또한, 열처리는 복수회 행하여도 좋다.
본 실시형태에 나타내는 트랜지스터는 제 1 배리어층(475a)과 제 2 배리어층(475b)의 간격에 의해 채널 길이가 결정되고, 제 1 배리어층(475a)과 제 2 배리어층(475b)의 간격은 전자빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로서 에칭함으로써 결정된다. 전자빔을 이용하여 정밀하게 노광, 현상을 행함으로써 정세한 패턴을 실현하고, 채널 길이(L)가 50 nm 미만인 미세한 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터는 패터닝되어 있지 않은 산화물 반도체층(403)을 가진다. 따라서, 트랜지스터의 소스 전극과 드레인 전극이 산화물 반도체층의 측면(단면) 근방의 영역을 통하여 전기적으로 접속되는 일이 없다. 즉, 이 트랜지스터에서의 기생 채널의 형성을 억제할 수 있다. 더욱이 패터닝되지 않은 산화물 반도체층(403)을 이용하여 트랜지스터를 구성함으로써, 이 트랜지스터의 제작 공정에서의 산화물 반도체층의 패터닝에 필요한 공정이 불필요해진다. 이것에 의해, 이 트랜지스터의 제조 비용의 저감 및 수율 향상 등이 가능하게 된다.
본 실시형태는 다른 실시형태와 적절히 조합하여 이용할 수 있다.
(실시형태 12)
본 실시형태에서는 본 명세서에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용을 보유할 수 있고, 또한, 기입 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를, 도면을 이용하여 설명한다.
도 41은 반도체 장치의 구성의 일례이다. 도 41(A)에, 반도체 장치의 단면도를, 도 41(B)에 반도체 장치의 회로도를 각각 나타낸다.
도 41(A) 및 도 41(B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(4200)를 가지고, 상부에 제 2 반도체 재료를 이용한 트랜지스터(4202) 및 용량 소자(4204)를 가지는 것이다. 트랜지스터(4202)로서는 실시형태 10에 나타내는 트랜지스터(420)의 구조를 적용하는 예이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 금제대폭을 가지는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는 그 특성에 따라 장시간의 전하 보유를 가능하게 한다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 또한, 정보를 보유하기 위해 산화물 반도체를 이용한 실시형태 10 또는 실시형태 11에 나타내는 바와 같은 트랜지스터를 이용하는 것 외에는 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 41(A)의 트랜지스터(4200)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(4000)에 형성된 채널 형성 영역과, 채널 형성 영역을 끼우도록 형성된 불순물 영역과, 불순물 영역에 접하는 금속간 화합물 영역과, 채널 형성 영역 위에 형성된 게이트 절연층과, 게이트 절연층 위에 설치된 게이트 전극을 가진다. 또한, 도면에서, 명시적으로는 소스 전극이나 드레인 전극을 가지지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 일이 있다. 즉, 본 명세서에서, 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
기판(4000) 위에는 트랜지스터(4200)를 둘러싸도록 소자 분리 절연층(4106)이 형성되어 있고, 트랜지스터(4200)를 덮도록 절연층(4220)이 형성되어 있다. 또한, 소자 분리 절연층(4106)은 LOCOS(Local Oxidation of Silicon)나, STI(shallow trench isolat ion) 등의 소자 분리 기술을 이용하여 형성할 수 있다.
단결정 반도체 기판을 이용한 트랜지스터(4200)는 고속 동작이 가능하다. 이 때문에, 이 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(4202) 및 용량 소자(4204)의 형성 전의 처리로서, 트랜지스터(4200)를 덮는 절연층(4220)에 CMP 처리를 하여, 절연층(4220)을 평탄화함과 동시에 트랜지스터(4200)의 게이트 전극의 상면을 노출시킨다.
도 41(A)에 나타내는 트랜지스터(4202)는 산화물 반도체층에 채널이 형성되는 보텀 게이트형 트랜지스터이다. 여기서, 트랜지스터(4202)에 포함되는 산화물 반도체층은 고순도화된 것인 것이 바람직하다. 고순도화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 특성의 트랜지스터(4202)를 얻을 수 있다.
트랜지스터(4202)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능하게 되므로, 소비 전력을 충분히 저감할 수 있다.
트랜지스터(4202)의 소스 전극 또는 드레인 전극의 한쪽은 게이트 절연층 및 산화물 반도체층에 형성된 개구에서, 전극(4208)과 전기적으로 접속되고, 전극(4208)을 통하여 트랜지스터(4200)의 게이트 전극과 전기적으로 접속되어 있다. 전극(4208)은 트랜지스터(4202)의 게이트 전극과 동시에 형성할 수 있다.
또한, 트랜지스터(4202) 위에는 절연층(4222)이 단층 또는 적층으로 형성되어 있다. 그리고, 절연층(4222)을 통하여 트랜지스터(4202)의 소스 전극 또는 드레인 전극의 한쪽과 중첩하는 영역에는 도전층(4210a)이 형성되어 있고, 트랜지스터(4202)의 소스 전극 또는 드레인 전극의 한쪽과, 절연층(4222)과 도전층(4210a)에 의해, 용량 소자(4204)가 구성된다. 즉, 트랜지스터(4202)의 소스 전극 또는 드레인 전극의 한쪽은 용량 소자(4204)의 한쪽의 전극으로서 기능하고, 도전층(4210a)은 용량 소자(4204)의 다른 한쪽의 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는 용량 소자(4204)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(4204)는 별도로, 트랜지스터(4202)의 상방에 형성해도 좋다.
용량 소자(4204) 위에는 절연층(4224)이 형성되어 있다. 그리고, 절연층(4224) 위에는 트랜지스터(4202)와, 다른 트랜지스터를 접속하기 위한 배선(4216)이 설치되어 있다. 배선(4216)은 절연층(4224)에 형성된 개구에 설치된 전극(4214), 도전층(4210a)과 같은 층에 형성된 도전층(4210b), 및, 절연층(4222)에 형성된 개구에 설치된 전극(4212)을 통하여, 트랜지스터(4202)의 소스 전극 또는 드레인 전극의 다른 한쪽과 전기적으로 접속된다.
도 41(A)에서, 트랜지스터(4200)와 트랜지스터(4202)는 적어도 일부가 중첩하도록 설치되어 있고, 트랜지스터(4200)의 소스 영역 또는 드레인 영역과, 트랜지스터(4202)에 포함되는 산화물 반도체층의 일부가 중첩하도록 설치되어 있는 것이 바람직하다. 또한, 트랜지스터(4200)의 적어도 일부와 중첩하도록 트랜지스터(4202) 및 용량 소자(4204)가 형성되어 있다. 예를 들면, 용량 소자(4204)의 도전층(4210a)은 트랜지스터(4200)의 게이트 전극과 적어도 일부가 중첩하여 형성되어 있다. 이러한 평면 레이아웃을 채용함으로서, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
다음에, 도 41(A)에 대응하는 회로 구성의 일례를 도 41(B)에 나타낸다.
도 41(B)에서, 제 1 배선(1st Line)과 트랜지스터(4200)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2 nd Line)과 트랜지스터(4200)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(4202)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(4202)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(4200)의 게이트 전극과, 트랜지스터(4202)의 소스 전극 또는 드레인 전극의 다른 한쪽은 용량 소자(4204)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(4204)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 41(B)에 나타내는 반도체 장치에서는 트랜지스터(4200)의 게이트 전극의 전위를 보유할 수 있다는 특징을 살림으로써, 다음과 같이, 정보의 기입, 보유, 판독이 가능하다.
정보의 기입 및 보유에 대하여 설명한다. 우선, 제 4 배선의 전위를, 트랜지스터(4202)가 온 상태가 되는 전위로 하고, 트랜지스터(4202)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(4200)의 게이트 전극, 및 용량 소자(4204)에 부여된다. 즉, 트랜지스터(4200)의 게이트 전극에는 소정의 전하가 부여된다(기입). 여기에서는 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를, 트랜지스터(4202)가 오프 상태가 되는 전위로 하여, 트랜지스터(4202)를 오프 상태로 함으로써, 트랜지스터(4200)의 게이트 전극에 부여된 전하가 보유된다(보유).
트랜지스터(4202)의 오프 전류는 매우 작기 때문에, 트랜지스터(4200)의 게이트 전극의 전하는 장시간에 걸쳐서 보유된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 부여한 상태로, 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(4200)의 게이트 전극에 보유된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(4200)를 n채널형으로 하면, 트랜지스터(4200)의 게이트 전극에 High 레벨 전하가 부여되어 있는 경우의 겉보기 스레숄드값(Vth＿ H)은 트랜지스터(4200)의 게이트 전극에 Low 레벨 전하가 부여되어 있는 경우의 겉보기 스레숄드값(Vth＿L)보다 낮아지기 때문이다. 여기서, 겉보기 스레숄드 전압이란, 트랜지스터(4200)를 「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth ＿H와 Vth ＿L 사이의 전위(V0)로 함으로써, 트랜지스터(4200)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들면, 기입에 있어서, High 레벨 전하가 부여된 경우에는 제 5 배선의 전위가 V0(＞Vth ＿H)가 되면, 트랜지스터(4200)는 「온 상태」가 된다. Low 레벨 전하가 부여된 경우에는 제 5 배선의 전위가 V0(＜Vth ＿L)가 되어도, 트랜지스터(4200)는 「오프 상태」인 채이다. 이 때문에, 제 2 배선의 전위를 판별함으로써, 보유되어 있는 정보를 읽어낼 수 있다.
또한, 메모리셀을 어레이상(狀)으로 배치하여 이용하는 경우, 원하는 메모리셀의 정보만을 읽어낼 수 있는 것이 필요하게 된다. 이와 같이 정보를 읽어내지 않는 경우에는 게이트 전극의 상태에 상관없이 트랜지스터(4200)가 「오프 상태」가 되는 전위, 즉, Vth ＿H보다 작은 전위를 제 5 배선에 부여하면 좋다. 또는 게이트 전극의 상태에 상관없이 트랜지스터(4200)가 「온 상태」가 되는 전위, 즉, Vth ＿L보다 큰 전위를 제 5 배선에 부여하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는 종래의 불휘발성 메모리에 문제였던 다시쓰기 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 더욱이, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기입을 하기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 명세서에 나타나는 트랜지스터를 이용하여 구성되는 기억 장치는 도 41에 나타내는 기억 장치에 한정되지 않는다. 예를 들면, DRAM의 메모리셀에 설치되는 트랜지스터로서 이 트랜지스터를 적용해도 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 13)
본 실시형태에서는 실시형태 12와는 다른 기억 장치의 구조의 한 형태에 대하여 설명한다.
도 42는 기억 장치의 사시도이다. 도 42에 나타내는 기억 장치는 상부에 기억 회로로서 메모리셀을 복수 포함하는, 메모리셀 어레이(메모리셀 어레이(4400＿1) 내지 메모리셀 어레이(4400＿n)(n은 2이상의 정수))를 복수층 가지고, 하부에 메모리셀 어레이를 동작시키기 위해 필요한 구동 회로(4004)를 가진다.
도 43에, 도 42에 나타낸 기억 장치의 부분 확대도를 나타낸다. 도 43에는 구동 회로(4004), 메모리셀 어레이(4400＿1) 및 메모리셀 어레이(4400＿2)를 도시하고, 메모리셀 어레이(4400＿1) 또는 메모리셀 어레이(4400＿2)에 포함되는 복수의 메모리셀 중, 메모리셀(4170a)과 메모리셀(4170b)을 대표로 나타낸다. 메모리셀(4170a) 및 메모리셀(4170b)로서는, 예를 들면, 상기에 실시형태에서 설명한 회로 구성과 같은 구성으로 할 수도 있다.
또한, 메모리셀(4170a)에 포함되는 트랜지스터(4171a)를 대표로 나타낸다. 메모리셀(4170b)에 포함되는 트랜지스터(4171b)를 대표로 나타낸다. 트랜지스터(4171a) 및 트랜지스터(4171b)는 산화물 반도체층에 채널 형성 영역을 가진다. 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터의 구성에 대해서는 그 외의 실시형태에서 설명한 구성과 마찬가지이므로, 설명은 생략한다.
트랜지스터(4171a)의 게이트 전극과 같은 층에 형성된 전극(4501a)은 전극(4502a)에 의해, 전극(4003a)과 전기적으로 접속되어 있다. 트랜지스터(4171b)의 게이트 전극과 같은 층에 형성된 전극(4501c)은, 전극(4502c)에 의해, 전극(4003c)과 전기적으로 접속되어 있다.
또한, 구동 회로(4004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 이용한 트랜지스터(4001)를 가진다. 트랜지스터(4001)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(4000)에 소자 분리 절연층(4106)을 형성하고, 소자 분리 절연층(4106)에 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터(4001)는 절연 표면 위에 형성된 실리콘 등의 반도체나, SOI 기판의 실리콘에 채널 형성 영역이 형성되는 트랜지스터여도 좋다. 트랜지스터(4001)의 구성에 대해서는 공지의 구성을 이용하는 것이 가능하기 때문에, 설명은 생략한다.
트랜지스터(4171a)가 형성된 층과 트랜지스터(4001)가 형성된 층과의 사이에는 배선(4100a) 및 배선(4100b)이 형성되어 있다. 배선(4100a)과 트랜지스터(4001)가 형성된 층과의 사이에는, 절연층(4140a)이 형성되고, 배선(4100a)과 배선(4100b)과의 사이에는 절연층(4141a)이 형성되고, 배선(4100b)과 트랜지스터(4171a)가 형성된 층과의 사이에는 절연층(4142a)이 형성되어 있다.
마찬가지로, 트랜지스터(4171b)가 형성된 층과 트랜지스터(4171a)가 형성된 층과의 사이에는 배선(4100c) 및 배선(4100d)이 형성되어 있다. 배선(4100c)과 트랜지스터(4171a)가 형성된 층과의 사이에는 절연층(4140b)이 형성되고, 배선(4100c)과 배선(4100d)과의 사이에는 절연층(4141b)이 형성되고, 배선(4100d)과 트랜지스터(4171b)가 형성된 층과의 사이에는 절연층(4142b)이 형성되어 있다.
절연층(4140a), 절연층(4141a), 절연층(4142a), 절연층(4140b), 절연층(4141b), 절연층(4142b)은 층간 절연층으로서 기능하고, 그 표면은 평탄화된 구성으로 할 수 있다.
배선(4100a), 배선(4100b), 배선(4100c), 배선(4100d)에 의해, 메모리셀간의 전기적 접속이나, 구동 회로(4004)와 메모리셀과의 전기적 접속 등을 행할 수 있다.
구동 회로(4004)에 포함되는 전극(4303)은 상부에 설치된 회로와 전기적으로 접속할 수 있다.
예를 들면, 도 43에 나타내는 바와 같이, 전극(4303)은 전극(4505)에 의해 배선(4100a)과 전기적으로 접속할 수 있다. 또한, 배선(4100a)은 전극(4503a)에 의해, 트랜지스터(4171a)의 게이트 전극과 같은 층에 형성된 전극(4501b)과 전기적으로 접속할 수 있다. 또한, 전극(4501b)은 전극(4502b)에 의해, 전극(4003b)과 전기적으로 접속할 수 있다. 또한, 전극(4003b)은 전극(4502c)에 의해, 트랜지스터(4171a)의 소스 또는 드레인과 전기적으로 접속할 수 있다. 이렇게 하여, 배선(4100a) 및 전극(4303)을, 트랜지스터(4171a)의 소스 또는 드레인과 전기적으로 접속할 수 있다. 또한, 전극(4003b)은 전극(4503b)에 의해 배선(4100c)과 전기적으로 접속할 수 있다.
도 43에서는 전극(4303)과 트랜지스터(4171a)와의 전기적 접속은 배선(4100a)을 통하여 행해지는 예를 나타냈지만 이것에 한정되지 않는다. 전극(4303)과 트랜지스터(4171a)와의 전기적 접속은 배선(4100b)을 통하여 행해져도 좋고, 배선(4100a)과 배선(4100b)의 양쪽 모두를 통하여 행해져도 좋다. 또는 배선(4100a)도 배선(4100b)도 통하지 않고, 다른 전극을 이용하여 행해져도 좋다.
또한, 도 43에서는 트랜지스터(4171a)가 형성된 층과 트랜지스터(4001)가 형성된 층과의 사이에는 배선(4100a)과 배선(4100b)의 2개의 배선이 설치된 구성을 나타냈지만, 이것에 한정되지 않는다. 트랜지스터(4171a)가 형성된 층과 트랜지스터(4001)가 형성된 층과의 사이에, 1개의 배선이 설치되어 있어도 좋고, 3개 이상의 배선이 설치되어 있어도 좋다.
또한, 도 43에서는 트랜지스터(4171b)가 형성된 층과 트랜지스터(4171a)가 형성된 층 사이에는, 배선(4100c)과 배선(4100d)의 2개의 배선이 설치된 구성을 나타냈지만 이것에 한정되지 않는다. 트랜지스터(4171b)가 형성된 층과 트랜지스터(4171a)가 형성된 층 사이에, 1개의 배선이 설치되어 있어도 좋고, 3개 이상의 배선이 설치되어 있어도 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 14)
본 실시형태에서는 앞의 실시형태에 설명한 반도체 장치를 휴대전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 44 내지 도 47을 이용하여 설명한다.
휴대전화, 스마트폰, 전자 서적 등의 휴대 기기에서는 화상 데이터의 일시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는, 플래시 메모리는 응답이 늦어, 화상 처리에는 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 일시 기억에 이용한 경우, 이하의 특징이 있다.
통상의 SRAM은 도 44(A)에 나타낸 바와 같이 1개의 메모리셀이 트랜지스터(801∼806)의 6개의 트랜지스터로 구성되어 있고, 그것을 X 디코더(807), Y 디코더(808)로 구동하고 있다. 트랜지스터(803)와 트랜지스터(805), 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하여, 고속 구동을 가능으로 하고 있다. 그러나 1개의 메모리셀이 6개의 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F라고 했을 때에 SRAM의 메모리셀 면적은 통상 100∼150 F2이다. 이 때문에 SRAM은 비트당의 단가가 각종 메모리 중에서 가장 높다.
그에 대하여, DRAM은 메모리셀이 도 44(B)에 나타낸 바와 같이 트랜지스터(811), 보유 용량(812)에 의해 구성되고, 그것을 X 디코더(813), Y 디코더(814)로 구동하고 있다. 1개의 셀이 1 트랜지스터 1 용량의 구성으로 되어 있어, 면적이 작다. DRAM의 메모리셀 면적은 통상 10 F2 이하이다. 단, DRAM은 항상 리프레시가 필요하고, 다시쓰기를 하지 않는 경우에도 전력을 소비한다.
그러나, 앞의 실시형태에 설명한 반도체 장치의 메모리셀 면적은 10 F2 전후이며, 또한 빈번한 리프레시는 불필요하다. 따라서, 메모리셀 면적이 축소되고, 또한 소비 전력이 저감할 수 있다.
도 45에 휴대 기기의 블럭도를 나타낸다. 도 45에 나타내는 휴대 기기는 RF 회로(901), 아날로그 베이스밴드 회로(902), 디지털 베이스밴드 회로(903), 배터리(904), 전원 회로(905), 어플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 콘트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)에 의해 구성되어 있다. 어플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스 909(IF909)를 가지고 있다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되고, 이 부분에 앞의 실시형태에 설명한 반도체 장치를 채용하는 것에 의해, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 소비 전력을 충분히 저감할 수 있다.
도 46에, 디스플레이의 메모리 회로(950)에 앞의 실시형태에 설명한 반도체 장치를 사용한 예를 나타낸다. 도 46에 나타내는 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 콘트롤러(951)에 의해 구성되어 있다. 또한, 메모리 회로는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독, 및 제어하는 디스플레이 콘트롤러(956)와, 디스플레이 콘트롤러(956)로부터의 신호에 의해 표시하는 디스플레이(957)가 접속되어 있다.
우선, 화상 데이터가 어플리케이션 프로세서(도시하지 않음)에 의해 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955), 및 디스플레이 콘트롤러(956)를 통하여 디스플레이(957)에 보내져 표시된다.
입력 화상 데이터 A에 변경이 없는 경우, 기억 화상 데이터 A는 통상 30∼60 Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여, 디스플레이 콘트롤러(956)로부터 읽어내어 진다.
다음에, 예를 들면 유저가 화면을 고쳐 쓰는 조작을 했을 때(즉, 입력 화상 데이터 A에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 읽어내어 지고 있다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)의 기억이 종료되면, 디스플레이(957)의 다음의 프레임으로부터, 기억 화상 데이터 B가 읽어내어 지고, 스위치(955), 및 디스플레이 콘트롤러(956)를 통하여, 디스플레이(957)에 기억 화상 데이터 B가 보내져 표시가 행해진다. 이 판독은 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 번갈아 화상 데이터의 기입과 화상 데이터의 판독을 행하는 것에 의해, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리에는 한정되지 않고, 1개의 메모리를 분할하여 사용해도 좋다. 앞의 실시형태에 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용하는 것에 의해, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 소비 전력이 충분히 저감할 수 있다.
도 47에 전자 서적의 블럭도를 나타낸다. 도 47은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 콘트롤러(1010)에 의해 구성된다.
여기에서는 도 47의 메모리 회로(1007)에 앞의 실시형태에 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)의 역할은 서적의 내용을 일시적으로 보유하는 기능을 가진다. 예를 들면, 유저가 하이라이트 기능을 사용하는 경우, 메모리 회로(1007)는 유저가 지정한 개소의 정보를 기억하여, 보유한다. 또한, 하이라이트 기능이란 유저가 전자 서적을 읽고 있을 때, 특정의 개소에 마킹, 예를 들면, 표시의 색을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 것 등에 의해, 주위와의 차이를 나타내는 것이다. 메모리 회로(1007)는 단기적인 정보의 기억에 이용하고, 장기적인 정보의 보존에는 플래시 메모리(1004)에 메모리 회로(1007)가 보유하고 있는 데이터를 카피해도 좋다. 이러한 경우에도, 앞의 실시형태에 설명한 반도체 장치를 채용하는 것에 의해, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 소비 전력이 충분히 저감할 수 있다.
이상과 같이, 본 실시형태에 나타내는 휴대 기기에는 앞의 실시형태에 관한 반도체 장치가 탑재되어 있다. 이 때문에, 판독이 고속이며, 장기간의 기억 보유가 가능하고, 소비 전력을 저감한 휴대 기기가 실현된다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 15)
상기 실시형태에 나타낸 트랜지스터를 이용하여, 대상물의 정보를 읽어내는 이미지 센서 기능을 가지는 반도체 장치를 제작할 수 있다.
도 48(A)에, 이미지 센서 기능을 가지는 반도체 장치의 일례를 나타낸다. 도 48(A)은 포토 센서의 등가 회로이며, 도 48(B)은 포토 센서의 일부를 나타내는 단면도이다.
포토 다이오드(602)는 한쪽 전극이 포토 다이오드 리셋 신호선(658)에, 다른 한쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는 소스 또는 드레인의 한쪽이 포토 센서 기준 신호선(672)에, 소스 또는 드레인의 다른 한쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른 한쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서의 회로도에 있어서, 채널이 형성되는 반도체층에 산화물 반도체를 이용하는 트랜지스터라고 명확하게 판명할 수 있도록, 채널이 형성되는 반도체층에 산화물 반도체를 이용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 48(A)에서, 트랜지스터(640), 트랜지스터(656)는 상기 실시형태에 나타낸 트랜지스터를 적용할 수 있고, 채널이 형성되는 반도체층에 산화물 반도체를 이용하는 트랜지스터이다. 본 실시형태에서는 실시형태 1에 나타낸 트랜지스터(540a)와 같은 구조를 가지는 트랜지스터를 적용하는 예를 나타낸다.
도 48(B)은 포토 센서에서의 포토 다이오드(602) 및 트랜지스터(640)의 단면도이며, 절연 표면을 가지는 기판(601)(TFT 기판) 위에, 센서로서 기능하는 포토 다이오드(602) 및 트랜지스터(640)가 설치되어 있다. 포토 다이오드(602), 트랜지스터(640)의 위에는 접착층(608)을 이용하여 기판(613)이 설치되어 있다.
절연층(631) 위에 설치된 트랜지스터(640) 위에는 층간 절연층(632), 절연층(633), 층간 절연층(634)이 형성되어 있다. 포토 다이오드(602)는 절연층(633) 위에 형성되고, 절연층(633) 위에 형성한 전극(641a, 641b)과, 층간 절연층(634) 위에 설치된 전극(642)과의 사이에, 절연층(633)측으로부터 순차로 제 1 반도체층(606a), 제 2 반도체층(606b), 및 제 3 반도체층(606c)을 적층한 구조를 가지고 있다.
또한, 트랜지스터(640)와 중첩하는 영역에 차광층(650)이 형성되어 있다.
전극(641b)은 층간 절연층(634)에 형성된 도전층(643)과 전기적으로 접속하고, 도전층(643)과 동일한 공정으로 제작된 전극(642)은 전극(641a)을 통하여 배선(645)과 전기적으로 접속하고 있다. 배선(645)은 트랜지스터(640)의 게이트 전극과 전기적으로 접속하고 있고, 포토 다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기에서는 제 1 반도체층(606a)으로서 p형의 도전형을 가지는 반도체와 제 2 반도체층(606b)으로서 고저항인 반도체(i형 반도체), 제 3 반도체층(606c)으로서 n형의 도전형을 가지는 반도체를 적층하는 pin형의 포토 다이오드를 예시하고 있다.
제 1 반도체층(606a)은 p형 반도체이며, p형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘에 의해 형성할 수 있다. 제 1 반도체층(606a)의 형성에는 13족의 불순물 원소(예를 들면 붕소(B))를 포함하는 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 이용하면 좋다. 또는 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용해도 좋다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘을 형성한 후에, 확산법이나 이온 주입법을 이용하여 이 아몰퍼스 실리콘에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 아몰퍼스 실리콘 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 1 반도체층(606a)의 두께는 10 nm 이상 50 nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체층(606b)은 i형 반도체(진성 반도체)이며, 아몰퍼스 실리콘에 의해 형성한다. 제 2 반도체층(606b)의 형성에는 반도체 재료 가스를 이용하여, 아몰퍼스 실리콘을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 이용하면 좋다. 또는 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용해도 좋다. 제 2 반도체층(606b)의 형성은 LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 행하여도 좋다. 제 2 반도체층(606b)의 두께는 200 nm 이상 1000 nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체층(606c)은 n형 반도체이며, n형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘에 의해 형성한다. 제 3 반도체층(606c)의 형성에는 15족의 불순물 원소(예를 들면 인(P))를 포함하는 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 이용하면 좋다. 또는 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용해도 좋다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘을 형성한 후에, 확산법이나 이온 주입법을 이용하여 이 아몰퍼스 실리콘에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 아몰퍼스 실리콘을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 3 반도체층(606c)의 두께는 20 nm 이상 200 nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체층(606a), 제 2 반도체층(606b), 및 제 3 반도체층(606c)은 아몰퍼스 반도체가 아니라, 다결정 반도체를 이용하여 형성해도 좋고, 미결정(세미 아몰퍼스(Semi Amorphous Semiconductor：SAS)) 반도체를 이용하여 형성해도 좋다.
미결정 반도체는 기브스의 자유 에너지를 고려하면 비정질과 단결정의 중간적인 준안정 상태에 속하는 것이다. 즉, 자유 에너지적으로 안정된 제 3 상태를 가지는 반도체이며, 단거리 질서를 가지고 격자 변형을 가진다. 주상(柱狀) 또는 침상(針狀) 결정이 기판 표면에 대하여 법선 방향으로 성장하고 있다. 미결정 반도체의 대표예인 미결정 실리콘은 그 라먼 스펙트럼이 단결정 실리콘을 나타내는 520 cm－1보다 저파수측으로 시프트하고 있다. 즉, 단결정 실리콘을 나타내는 520 cm－1과 아몰퍼스 실리콘을 나타내는 480 cm－1의 사이에 미결정 실리콘의 라먼 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위해 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 포함시키고 있다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함시켜 격자 변형을 더욱 조장시킴으로써, 안정성이 증가하여 양호한 미결정 반도체를 얻을 수 있다.
이 미결정 반도체는 주파수가 수십 MHz∼수백 MHz의 고주파 플라즈마 CVD법, 또는 주파수가 1 GHz 이상의 마이크로파 플라즈마 CVD 장치에 의해 형성할 수 있다. 대표적으로는 SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등의 규소를 포함하는 화합물을 수소로 희석하여 형성할 수 있다. 또한, 규소를 포함하는 화합물(예를 들면 수소화 규소) 및 수소에 더하여, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 일종 또는 복수종의 희가스 원소로 희석하여 미결정 반도체를 형성할 수 있다. 이때의 규소를 포함하는 화합물(예를 들면 수소화 규소)에 대하여 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배로 한다. 또한, 실리콘을 포함하는 기체 중에, CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체, F2 등을 혼입시켜도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비해 작기 때문에, pin형의 포토 다이오드는 p형의 반도체측을 수광면으로 하는 것이 좋은 특성을 나타낸다. 여기에서는 pin형의 포토 다이오드가 형성되어 있는 기판(601)의 면으로부터 포토 다이오드(602)가 받는 광을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체층측과는 반대의 도전형을 가지는 반도체층 측에서의 광은 외란광이 되기 때문에, 전극은 차광성을 가지는 도전층을 이용하면 좋다. 또한, n형의 반도체측을 수광면으로서 이용할 수도 있다.
절연층(631), 층간 절연층(632), 절연층(633)으로서는 절연성 재료를 이용하고, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등)에 의해, 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등의 장치를 이용하여 형성할 수 있다.
본 실시형태에서는 절연층(633)으로서 산화 알루미늄층을 이용한다. 절연층(633)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체층 위에 절연층(633)으로서 형성된 산화 알루미늄층은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄층은 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체에의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체로부터의 방출을 방지하는 보호층으로서 기능한다.
본 실시형태에 있어서, 트랜지스터(640)는 제작 공정에서, 게이트 전극, 절연층, 및 측벽 절연층 위에 형성된 도전층을 화학 기계 연마 처리함으로써 제거하여 도전층을 분단함으로써, 소스 전극 및 드레인 전극을 형성한다.
따라서, 소스 전극 또는 드레인 전극과 산화물 반도체층이 접하는 영역(콘택트 영역)과, 게이트 전극과의 거리를 짧게 할 수 있기 때문에, 소스 전극 또는 드레인 전극과 산화물 반도체층이 접하는 영역(콘택트 영역), 및 게이트 전극간의 저항이 감소하여, 트랜지스터(640)의 온 특성을 향상시키는 것이 가능하게 된다.
소스 전극 및 드레인 전극의 형성 공정에서 게이트 전극 위의 도전층을 제거하는 공정에서, 레지스트 마스크를 이용한 에칭 공정을 이용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에서, 형상이나 특성의 편차가 적은 미세한 구조를 가지는 트랜지스터(640)를 수율 좋게 제작할 수 있다.
절연층(631), 층간 절연층(632), 절연층(633)으로서는 무기 절연 재료를 이용할 수 있다. 예를 들면, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 또는 산화 질화 알루미늄 등의 산화물 절연 재료, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등의 질화물 절연 재료의 단층, 또는 적층을 이용할 수 있다.
또한, 층간 절연층(634)으로서는 표면 요철을 저감하기 위해 평탄화 절연층으로서 기능하는 절연층이 바람직하다. 층간 절연층(634)으로서는 예를 들면 폴리이미드, 아크릴 수지, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등의 내열성을 가지는 유기 절연 재료를 이용할 수 있다. 또한 상기 유기 절연 재료 외에, 저유전율 재료(low－k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 단층, 또는 적층을 이용할 수 있다.
포토 다이오드(602)에 입사하는 광(622)을 검출하는 것에 의해, 피검출물의 정보를 읽어낼 수 있다. 또한, 피검출물의 정보를 읽어낼 때에 백 라이트 등의 광원을 이용할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 16)
본 실시형태에서는 반도체 장치의 일례로서 상기 실시형태에 개시한 트랜지스터를 적어도 일부에 이용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 49(A)는 CPU의 구체적인 구성을 나타내는 블럭도이다. 도 49(A)에 나타내는 CPU는 기판(1190) 위에, ALU(1191)(ALU：Arithmetic logic unit, 연산 회로), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 타이밍 콘트롤러(1195), 레지스터(1196), 레지스터 콘트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 다시쓰기 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 가지고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 설치해도 좋다. 물론, 도 49(A)에 나타내는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)에 입력된다.
ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)는 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 콘트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 콘트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 콘트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU 상태에 따라 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 콘트롤러(1195)는 ALU(1191), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 및 레지스터 콘트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 콘트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 49(A)에 나타내는 CPU에서는 레지스터(1196)에, 메모리셀이 설치되어 있다. 레지스터(1196)의 메모리셀에는 상기 실시형태에 개시한 메모리셀을 이용할 수 있다.
도 49(A)에 나타내는 CPU에서, 레지스터 콘트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 보유 동작의 선택을 행한다. 즉, 레지스터(1196)가 가지는 메모리셀에서, 논리(값)를 반전시키는 논리 소자에 의한 데이터의 보유를 행할지, 용량 소자에 의한 데이터의 보유를 행할지를 선택한다. 논리(값)를 반전시키는 논리 소자에 의한 데이터의 보유가 선택되어 있는 경우, 레지스터(1196) 내의 메모리셀에 대한 전원 전압의 공급을 한다. 용량 소자에서의 데이터의 보유가 선택되어 있는 경우, 용량 소자에 대한 데이터의 다시쓰기가 행해져, 레지스터(1196) 내의 메모리셀에의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는 도 49(B) 또는 도 49(C)에 나타내는 바와 같이, 메모리셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 부여되어 있는 노드 사이에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 49(B) 및 도 49(C)의 회로의 설명을 행한다.
도 49(B) 및 도 49(C)에서는 메모리셀에 대한 전원 전위의 공급을 제어하는 스위칭 소자에, 상기 실시형태에 개시한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 나타낸다.
도 49(B)에 나타내는 기억 장치는 스위칭 소자(1141)와 메모리셀(1142)을 복수 가지는 메모리셀군(1143)을 가지고 있다. 구체적으로, 각 메모리셀(1142)에는 실시형태 9 내지 실시형태 11에 기재되어 있는 메모리셀을 이용할 수 있다. 메모리셀군(1143)이 가지는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여, 하이레벨의 전원 전위(VDD)가 공급되고 있다. 또한, 메모리셀군(1143)이 가지는 각 메모리셀(1142)에는 신호(IN)의 전위와, 로 레벨의 전원 전위(VSS)의 전위가 부여되고 있다.
도 49(B)에서는 스위칭 소자(1141)로서, 상기 실시형태에 개시한 트랜지스터를 이용하고 있고, 이 트랜지스터는 그 게이트 전극에 부여되는 신호(SigA)에 의해 스위칭이 제어된다.
또한, 도 49(B)에서는 스위칭 소자(1141)가 트랜지스터를 1개만 가지는 구성을 나타내고 있지만, 특별히 한정되지 않고, 트랜지스터를 복수 가지고 있어도 좋다. 스위칭 소자(1141)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬에 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 49(B)에서는 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 가지는 각 메모리셀(1142)로의 하이레벨의 전원 전위(VDD)의 공급이 제어되어 있지만, 스위칭 소자(1141)에 의해, 로 레벨의 전원 전위(VSS)의 공급이 제어되어 있어도 좋다.
또한, 도 49(C)에는 메모리셀군(1143)이 가지는 각 메모리셀(1142)에, 스위칭 소자(1141)를 통하여, 로 레벨의 전원 전위(VSS)가 공급되어 있는 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 가지는 각 메모리셀(1142)로의, 로 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
메모리셀군과 전원 전위(VDD) 또는 전원 전위(VSS)가 부여되어 있는 노드 사이에, 스위칭 소자를 형성하고, 일시적으로 CPU의 동작을 정지하여, 전원 전압의 공급을 정지한 경우에도 데이터를 보유하는 것이 가능하고, 소비 전력의 저감을 행할 수 있다. 구체적으로는 예를 들면, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 대한 정보의 입력을 정지하고 있는 동안에도, CPU의 동작을 정지할 수 있어, 그것에 의해 소비 전력을 저감할 수 있다.
여기에서는 CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field ProgrammableGate Array) 등의 LSI에도 응용할 수 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 17)
본 실시형태에서는 상술한 실시형태에 설명한 반도체 장치를 전자기기에 적용하는 경우에 대하여, 도 50을 이용하여 설명한다. 본 실시형태에서는 컴퓨터, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자기기에, 상술한 반도체 장치를 적용하는 경우에 대하여 설명한다.
도 50(A)은 노트형의 퍼스널 컴퓨터이며, 하우징(1701), 하우징(1702), 표시부(1703), 키보드(1704) 등에 의해 구성되어 있다. 하우징(1701)과 하우징(1702) 내에는 앞의 실시형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속이며, 신뢰성이 높고, 소비 전력이 충분히 저감된 노트형의 퍼스널 컴퓨터가 실현된다.
도 50(B)은 휴대 정보 단말(PDA)이며, 본체(1711)에는 표시부(1713)와 외부 인터페이스(1715)와 조작 버튼(1714) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(1712) 등을 구비하고 있다. 본체(1711) 내에는 앞의 실시형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속이며, 신뢰성이 높고, 소비 전력이 저감된 휴대 정보 단말이 실현된다.
도 50(C)은 전자 페이퍼를 실장한 전자 서적(1720)이며, 하우징(1721)과 하우징(1723)의 2개의 하우징으로 구성되어 있다. 하우징(1721) 및 하우징(1723)에는 각각 표시부(1725) 및 표시부(1727)가 형성되어 있다. 하우징(1721)과 하우징(1723)은 축부(1737)에 의해 접속되어 있고, 이 축부(1737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(1721)은 전원(1731), 조작 키(1733), 스피커(1735) 등을 구비하고 있다. 하우징(1721), 하우징(1723)이 적어도 하나에는 앞의 실시형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속이며, 신뢰성이 높고, 소비 전력이 저감된 전자 서적이 실현된다.
도 50(D)은 휴대전화기이며, 하우징(1740)과 하우징(1741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(1740)과 하우징(1741)은 슬라이드하여, 도 50(D)과 같이 전개하고 있는 상태에서 서로 겹친 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다. 또한, 하우징(1741)은 표시 패널(1742), 스피커(1743), 마이크로폰(1744), 터치 패널(1745), 포인팅 디바이스(1746), 카메라용 렌즈(1747), 외부 접속 단자(1748) 등을 구비하고 있다. 또한, 하우징(1740)은 휴대전화기의 충전을 행하는 태양전지 셀(1749), 외부 메모리 슬롯(1750) 등을 구비하고 있다. 또한, 안테나는 하우징(1741)에 내장되어 있다. 하우징(1740)과 하우징(1741)의 적어도 하나에는 앞의 실시형태에 설명한 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속이며, 신뢰성이 높고, 소비 전력이 저감된 휴대전화기가 실현된다.
도 50(E)은 디지털 카메라이며, 본체(1761), 표시부(1767), 접안부(1763), 조작 스위치(1764), 표시부(1765), 배터리(1766) 등에 의해 구성되어 있다. 본체(1761) 내에는 앞의 실시형태에 나타내는 반도체 장치가 설치되어 있다. 그 때문에, 정보의 기입 및 판독이 고속이며, 신뢰성이 높고, 소비 전력이 저감된 디지털 카메라가 실현된다.
도 50(F)은 텔레비전 장치(1770)이며, 하우징(1771), 표시부(1773), 스탠드(1775) 등에서 구성되어 있다. 텔레비전 장치(1770)의 조작은 하우징(1771)이 갖추는 스위치나, 리모콘 조작기(1780)에 의해 행할 수 있다. 하우징(1771) 및 리모콘 조작기(1780)에는 앞의 실시형태에 나타내는 반도체 장치가 탑재되어 있다. 그 때문에, 정보의 기입 및 판독이 고속이며, 신뢰성이 높고, 소비 전력이 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시형태에 나타내는 전자기기에는 앞의 실시형태에 관한 반도체 장치가 탑재되어 있다. 이 때문에, 신뢰성이 높고, 소비 전력이 저감된 전자기기가 실현된다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 18)
본 명세서에 개시하는 반도체 장치는 다양한 전자기기에 적용할 수 있다. 전자기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 유기기(파칭코기, 슬롯 머신 등), 게임 하우징을 들 수 있다.
도 51에 전자기기의 구체적인 예를 나타낸다. 도 51(A) 및 도 51(B)은 둘로 접을 수 있는 타블렛형 단말이다. 도 51(A)은 연 상태이며, 타블렛형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 가진다.
실시형태 1 및 실시형태 2의 어느 하나에 나타내는 반도체 장치는 표시부(9631a), 표시부(9631b)에 이용하는 것이 가능하고, 신뢰성이 높은 타블렛형 단말로 하는 것이 가능하게 된다. 또한, 실시형태 3 또는 실시형태 4에 나타내는 반도체 장치를 본 실시형태의 반도체 장치에 적용해도 좋다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)에 터치함으로써 데이터 입력을 할 수 있다. 또한, 표시부(9631a)에서는 일례로서 반의 영역이 표시 기능만을 가지는 구성, 다른 반의 영역이 터치 패널의 기능을 가지는 구성을 나타내고 있지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 종 표시 또는 횡 표시 등의 표시의 방향의 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 타블렛형 단말에 내장하고 있는 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 타블렛형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
또한, 도 51(A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈가 상이하여도 좋고, 표시의 품질도 상이하여도 좋다. 예를 들면 한쪽이 다른 한쪽보다 고정세한 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 51(B)은 닫은 상태이며, 타블렛형 단말은 하우징(9630), 태양전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 가진다. 또한, 도 51(B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 가지는 구성에 대하여 나타낸다.
또한, 타블렛형 단말은 둘로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나고, 장기 사용의 관점에서도 신뢰성이 뛰어난 타블렛형 단말을 제공할 수 있다.
또한, 이 밖에도 도 51(A) 및 도 51(B)에 나타낸 타블렛형 단말은 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
타블렛형 단말의 표면에 장착된 태양전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양전지(9633)는 하우징(9630)의 한 면 또는 양면에 형성할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 또한 배터리(9635)로서는 리튬 이온 배터리를 이용하면, 소형화를 도모할 수 있다는 등의 이점이 있다.
또한, 도 51(B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 51(C)에 블럭도를 나타내 설명한다. 도 51(C)에는 태양전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대하여 나타내고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가, 도 51(B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선 외광에 의해 태양전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양전지로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양전지(9633)로부터의 전력이 이용될 때에는 스위치(SW1)를 온으로 하고, 컨버터(9637)와 표시부(9631)에 필요한 전압에 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때는 SW1를 오프로 하고, SW2를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
또한 태양전지(9633)에 대해서는 발전 수단의 일례로서 나타냈지만, 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 해도 좋다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
＜참고예＞
본 명세서에서 개시되는 트랜지스터의 구조는 채널이 형성되는 산화물 반도체층에 CAAC－OS를 적용하는 경우에 특히 유용하다. 구체적으로 말하면, CAAC－OS를 이용한 산화물 반도체층은 측면(단면)으로부터 산소의 이탈에 기인하여 이 측면 근방의 영역이 저저항화되기 쉬운 산화물 반도체층이다. 이것에 대해서, 본 명세서에서 개시되는 트랜지스터에서는 패터닝되어 있지 않은(섬 형상으로 가공되어 있지 않음) 산화물 반도체층을 이용하여 트랜지스터를 구성한다. 따라서, 본 명세서에 개시되는 트랜지스터에서는 측면 근방의 영역이 저저항화하기 쉬운 산화물 반도체층을 가지는 경우에도, 이 측면 근방의 영역에 기생 채널이 형성되는 일이 없다.
이하, CAAC－OS의 측면(단면)으로부터 산소가 이탈하기 쉽다는 점에 대하여 상세하게 설명한다.
여기에서는 산화물 반도체층의 일례로서, 3원계 금속의 산화물인 In－Ga－Zn계 산화물(이하, IGZO라고 부름)에서의, 과잉 산소(화학양론비를 넘어 존재하고 있는 산소 원자) 및 산소 결손의 움직임의 용이성에 대하여, 과학 기술 계산 결과를 참조하여 설명한다.
또한, 계산은 In：Ga：Zn = 3：1：2의 원자수비의 IGZO의 하나인 In－O면에 과잉 산소 또는 산소 결손이 1개 존재하는 모델을 구조 최적화에 의해 작성(도 52(A) 내지 도 52(C) 및 도 54(A) 내지 도 54(C)를 참조)하고, NEB(Nudged Elastic Band)법을 이용하여 최소 에너지 경로에 따른 중간 구조에 대한 에너지를 각각 산출했다.
계산은 밀도 범함수 이론(DFT)에 기초한 계산 프로그램 소프트웨어 「OpenMX」를 이용하여 행하였다. 파라미터에 대하여 이하에 설명한다.
기저 함수에는 의사 원자 국재 기저 함수(pseudoatom local basis function)를 이용했다. 이 기저 함수는 분극 기저계 STO(Slater Type Orbital)로 분류된다.
범함수에는 GGA/PBE(Generalized－Gradient－Approximation/Perdew－Burke－Ernzerhof)를 이용했다.
컷오프 에너지는 200 Ry로 했다.
샘플링 k점은 5×5×3으로 했다.
과잉 산소의 움직임의 용이성에 대한 계산에서는 계산 모델 내에 존재하는 원자의 수를 85개로 하고, 산소 결손의 움직임의 용이성에 대한 계산에서는 계산 모델 내에 존재하는 원자의 수를 83개로 했다.
과잉 산소 또는 산소 결손의 움직임의 용이성은 과잉 산소 또는 산소 결손이 각각의 사이트로 이동할 때에 초과하는 것을 필요로 하는 에너지 배리어의 높이(Eb)를 계산함으로써 평가한다. 즉, 이동에서 초과하는 에너지 배리어의 높이(Eb)가 높으면 이동하기 어렵고, 에너지 배리어의 높이(Eb)가 낮으면 이동하기 쉽다.
우선, 과잉 산소의 이동에 대하여 설명한다. 과잉 산소의 이동의 계산에 이용한 모델을 도 52에 나타낸다. 계산은 이하의 2개의 천이 형태에 대하여 행하였다. 계산 결과는 도 53에 나타낸다. 도 53에서는 횡축을 과잉 산소의 이동의 경로 길이로 하고, 종축을 도 52(A)의 모델 A 상태의 에너지를 기준(0 eV)으로 했을 때의, 과잉 산소의 이동에 필요로 하는 에너지로 하고 있다.
과잉 산소의 이동에 대하여, 상기 2개의 천이 형태 중, 제 1 천이는 모델 A로부터 모델 B로의 천이이다. 제 2 천이는 모델 A로부터 모델 C로의 천이이다.
또한, 도 52(A) 내지 도 52(C) 중의 "1"이라고 표기되어 있는 산소 원자를 모델 A의 제 1 산소 원자라고 부른다. 도 52(A) 내지 도 52(C) 중의 "2"라고 표기되어 있는 산소 원자를 모델 A의 제 2 산소 원자라고 부른다. 도 52(A) 내지 도 52(C) 중의 "3"이라고 표기되어 있는 산소 원자를 모델 A의 제 3 산소 원자라고 부른다.
도 53으로부터 알 수 있는 바와 같이, 제 1 천이의 에너지 배리어의 높이(Eb)의 최대값(Ebmax)은 0.53 eV이며, 제 2 천이의 에너지 배리어의 높이(Eb)의 최대값(Ebmax)은 2.38 eV이다. 그 때문에, 제 1 천이에서는 제 2 천이보다 에너지 배리어의 높이(Eb)의 최대값(Ebmax)이 낮다. 그 때문에, 제 1 천이에 필요로 하는 에너지는 제 2 천이에 필요로 하는 에너지보다 작고, 제 1 천이가 제 2 천이보다 일어나기 쉽다고 할 수 있다.
즉, 모델 A의 제 1 산소 원자의 이동은 모델 A의 제 3 산소 원자를 밀어내는 방향보다, 모델 A의 제 2 산소 원자를 밀어내는 방향으로 이동하기 쉽다고 할 수 있다. 따라서, 산소 원자는 인듐 원자의 층을 넘어 이동하는 것보다 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다.
다음에, 산소 결손의 이동에 대하여 설명한다. 산소 결손의 이동의 계산에 이용한 모델을 도 54에 나타낸다. 계산은 이하의 2개의 천이 형태에 대하여 행하였다. 계산 결과는 도 55에 나타낸다. 도 55에서는 횡축을 산소 결손의 이동의 경로 길이로 하고, 종축을 도 54(A)의 모델 A 상태의 에너지를 기준(0 eV)으로 했을 때의, 산소 결손의 이동에 필요로 하는 에너지로 하고 있다.
산소 결손의 이동에 대하여, 상기 2개의 천이 형태 중, 제 1 천이는 모델 A로부터 모델 B로의 천이이다. 제 2 천이는 모델 A로부터 모델 C로의 천이이다.
또한, 도 54(A) 내지 도 54(C) 중의 점선으로 나타내는 동그라미는 산소 결손을 나타낸다.
도 55로부터 알 수 있는 바와 같이, 제 1 천이의 에너지 배리어의 높이(Eb)의 최대값(Ebmax)은 1.81 eV이며, 제 2 천이의 에너지 배리어의 높이(Eb)의 최대값(Ebmax)은 4.10 eV이다. 그 때문에, 제 1 천이에서는 제 2 천이보다 에너지 배리어의 높이(Eb)의 최대값(Ebmax)이 낮다. 그 때문에, 제 1 천이에 필요로 하는 에너지는 제 2 천이에 필요로 하는 에너지보다 작고, 제 1 천이가 제 2 천이보다 일어나기 쉽다고 말할 수 있다.
즉, 모델 A의 산소 결손은 모델 C의 산소 결손의 위치보다, 모델 B의 산소 결손의 위치에 이동하기 쉽다고 할 수 있다. 따라서, 산소 결손도 인듐 원자의 층을 넘어 이동하는 것보다 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다.
다음에, 상기 4개의 천이 형태의 발생의 용이성을 다른 측면에서 비교하기 위해, 이러한 천이의 온도 의존성에 대하여 설명한다. 상기 4개의 천이 형태란, (1) 과잉 산소의 제 1 천이 (2) 과잉 산소의 제 2 천이 (3) 산소 결손의 제 1 천이 (4) 산소 결손의 제 2 천이의 4개이다.
이러한 천이의 온도 의존성은 단위 시간당의 이동 빈도에 따라 비교한다. 여기서, 어느 온도 T(K)에서의 이동 빈도 Z(/초)는 화학적으로 안정된 위치에서의 산소 원자의 진동수 Zo(/초)를 이용하면, 이하의 식 (2)로 나타내어진다.
[수학식 2]
Figure pat00002
또한, 상기 식 (2)에서, Ebmax는 각 천이에 있어서의 에너지 배리어의 높이(Eb)의 최대값이며, k는 볼츠만 정수이다. 또한, Zo = 1.0×1013(/초)을 계산에 이용한다.
과잉 산소 또는 산소 결손이 1초당 1도만큼 에너지 배리어의 높이(Eb)의 최대값(Ebmax)을 넘어 이동하는 경우(Z = 1(/초)의 경우), T에 대하여 상기 식 (2)을 풀면 이하와 같다.
(1) 과잉 산소의 제 1 천이 Z = 1에서 T = 206K(－67℃)
(2) 과잉 산소의 제 2 천이 Z = 1에서 T = 923K(650℃)
(3) 산소 결손의 제 1 천이 Z = 1에서 T = 701K(428℃)
(4) 산소 결손의 제 2 천이 Z = 1에서 T = 1590K(1317℃)
한편, T = 300K(27℃)의 경우의 Z는 이하와 같다.
(1) 과잉 산소의 제 1 천이 T = 300K에서 Z = 1.2×104(/초)
(2) 과잉 산소의 제 2 천이 T = 300K에서 Z = 1.0×10－27(/초)
(3) 산소 결손의 제 1 천이 T = 300K에서 Z = 4.3×10－18(/초)
(4) 산소 결손의 제 2 천이 T = 300K에서 Z = 1.4×10－56(/초)
또한, T = 723K(450℃)의 경우의 Z는 이하와 같다.
(1) 과잉 산소의 제 1 천이 T = 723K에서 Z = 2.0×109(/초)
(2) 과잉 산소의 제 2 천이 T = 723K에서 Z = 2.5×10－4(/초)
(3) 산소 결손의 제 1 천이 T = 723K에서 Z = 2.5(/초)
(4) 산소 결손의 제 2 천이 T = 723K에서 Z = 2.5×10－16(/초)
상기 계산 결과에 기초하면, 과잉 산소는 T = 300K에서도 T = 723K에서도, 인듐 원자의 층을 넘어 이동하는 것보다 인듐 원자의 층을 따라 이동하기 쉽다고 말할 수 있다. 또한, 산소 결손도 T = 300K에서도 T = 723K에서도, 인듐 원자의 층을 넘어 이동하는 것보다 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다.
또한, T = 300K에서, 인듐 원자의 층을 따른 과잉 산소의 이동은 매우 일어나기 쉽지만, 다른 천이 형태는 일어나기 어렵다. T = 723K에서는 인듐 원자의 층을 따르는 과잉 산소의 이동뿐만 아니라, 인듐 원자의 층을 따르는 산소 결손의 이동도 일어나기 쉽지만, 과잉 산소에 대해서도 산소 결손에 대해서도 인듐 원자의 층을 넘는 이동은 곤란하다.
따라서, 예를 들면 CAAC－OS와 같이, 인듐 원자의 층이 이 층의 피형성면 또는 표면에 평행한 면 위에 존재하는 경우에는 과잉 산소 및 산소 결손 모두 이 층의 피형성면 또는 표면을 따라 이동하기 쉽다고 할 수 있다.
이상 설명한 바와 같이, CAAC－OS로 형성된 산화물 반도체층에서는 이 층의 피형성면 또는 표면을 따라 이동하기 쉽다. 그 때문에, 이 층의 측면으로부터의 산소 누락이 문제가 된다. 산소 누락이 생기면 과잉 산소의 수가 감소하게 되어, 산소 결손을 메우는 것이 곤란하게 된다. 산소 결손이 존재하면, 스위칭 소자에 이용하기에는 바람직하지 않은 레벨에까지 CAAC－OS로 형성된 산화물 반도체층의 도전성이 높아질 우려가 있다.
또한, 상기 설명에서는 과잉 산소 또는 산소 결손이 인듐 원자의 층을 넘어 이동하는 경우에 대하여 설명했지만, 산화물 반도체층에 포함되는 인듐 이외의 금속에 대해서도 마찬가지이다.
상기 설명한 산소 누락은 CAAC－OS로 형성된 산화물 반도체층이 섬 형상으로 가공되어 있는 경우에 특히 현저하다. 산화물 반도체층이 섬 형상으로 가공되어 있으면, 산화물 반도체층의 측면의 면적이 증대되기 때문이다.
100：기판
101：게이트 전극
102：게이트 절연층
103：산화물 반도체층
106：절연층
107：절연층
110：트랜지스터
120：트랜지스터
124：도전층
127：마스크
128：마스크
130：트랜지스터
131：채널 형성 영역
136：베이스 절연층
137：베이스 절연층
140：트랜지스터
150：트랜지스터
160：트랜지스터
170：트랜지스터
180：트랜지스터
200：기판
206：소자 분리 절연층
208：게이트 절연층
210：게이트 전극
216：채널 형성 영역
220：불순물 영역
224：금속간 화합물 영역
228：절연층
230：절연층
250：절연층
252：절연층
253：도전층
256：배선
260：트랜지스터
264：용량 소자
300：기판
306：소자 분리 절연층
308：게이트 절연층
310：게이트 전극
316：채널 형성 영역
320：불순물 영역
324：금속간 화합물 영역
328：절연층
330：절연층
332：절연층
333：절연층
334：절연층
335：층간 절연층
336：측벽 절연층
337：절연층
344：산화물 반도체층
348：게이트 전극
350：절연층
352：절연층
353：배선
354：배선
355：배선
356：배선
360：트랜지스터
362：트랜지스터
364：용량 소자
365：개구
380：절연층
400：기판
401：게이트 전극
402：게이트 절연층
403：산화물 반도체층
404：도전층
405：도전층
406：절연층
407：절연층
420：트랜지스터
430：용량 소자
431：트랜지스터
432：절연층
436：베이스 절연층
440：트랜지스터
451：산소
452：도전층
453：레지스트 마스크
455：레지스트 마스크
456：레지스트 마스크
475：도전층
500：기판
501：게이트 전극
502：게이트 절연층
503：산화물 반도체층
504：도전층
507：절연층
508：절연층
510：절연층
511：절연층
512：측벽 절연층
513：절연층
515：층간 절연층
517：층간 절연층
536：절연층
542：게이트 절연층
545：도전층
546：절연층
547：절연층
601：기판
602：포토 다이오드
608：접착층
613：기판
631：절연층
632：층간 절연층
633：절연층
634：층간 절연층
640：트랜지스터
642：전극
643：도전층
645：배선
650：차광층
656：트랜지스터
658：포토 다이오드 리셋 신호선
659：게이트 신호선
671：포토 센서 출력 신호선
672：포토 센서 기준 신호선
702：게이트 전극
704：게이트 절연층
705：반도체층
750：메모리셀
751：메모리셀 어레이
753：주변 회로
754：용량 소자
756：절연층
758：절연층
760：배선
762：배선
763：배선
770：기판
771：절연층
772：절연층
773：배선
774：배선
775：배선
781：트랜지스터
785：소자 분리 절연층
801：트랜지스터
803：트랜지스터
804：트랜지스터
805：트랜지스터
806：트랜지스터
807：X 디코더
808：Y 디코더
811：트랜지스터
812：보유 용량
813：X 디코더
814：Y 디코더
901：RF 회로
902：아날로그 베이스밴드 회로
903：디지털 베이스밴드 회로
904：배터리
905：전원 회로
906：어플리케이션 프로세서
907：CPU
908：DSP
909：인터페이스
910：플래시 메모리
911：디스플레이 콘트롤러
912：메모리 회로
913：디스플레이
914：표시부
915：소스 드라이버
916：게이트 드라이버
917：음성 회로
918：키보드
919：터치 센서
950：메모리 회로
951：메모리 콘트롤러
952：메모리
953：메모리
954：스위치
955：스위치
956：디스플레이 콘트롤러
957：디스플레이
1001：배터리
1002：전원 회로
1003：마이크로 프로세서
1004：플래시 메모리
1005：음성 회로
1006：키보드
1007：메모리 회로
1008：터치 패널
1009：디스플레이
1010：디스플레이 콘트롤러
1141：스위칭 소자
1142：메모리셀
1143：메모리셀군
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 콘트롤러
1193：인스트럭션 디코더
1194：인터럽트 콘트롤러
1195：타이밍 콘트롤러
1196：레지스터
1197：레지스터 콘트롤러
1198：버스 인터페이스
1199：ROM
1701：하우징
1702：하우징
1703：표시부
1704：키보드
1711：본체
1712：스타일러스
1713：표시부
1714：조작 버튼
1715：외부 인터페이스
1720：전자 서적
1721：하우징
1723：하우징
1725：표시부
1727：표시부
1731：전원
1733：조작 키
1735：스피커
1737：축부
1740：하우징
1741：하우징
1742：표시 패널
1743：스피커
1744：마이크로폰
1745：터치 패널
1746：포인팅 디바이스
1747：카메라용 렌즈
1748：외부 접속 단자
1749：태양전지 셀
1750：외부 메모리 슬롯
1761：본체
1763：접안부
1764：조작 스위치
1765：표시부
1766：배터리
1767：표시부
1770：텔레비전 장치
1771：하우징
1773：표시부
1775：스탠드
1780：리모콘 조작기
3000：기판
3001：트랜지스터
3004：논리 회로
3106：소자 분리 절연층
3303：전극
3505：전극
4000：기판
4001：트랜지스터
4004：구동 회로
4106：소자 분리 절연층
4200：트랜지스터
4202：트랜지스터
4204：용량 소자
4208：전극
4212：전극
4214：전극
4216：배선
4220：절연층
4222：절연층
4224：절연층
4303：전극
4505：전극
9033：잠금쇠
9034：스위치
9035：전원 스위치
9036：스위치
9038：조작 스위치
9630：하우징
9631：표시부
9633：태양전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작 키
9639：버튼
102a：게이트 절연층
102b：게이트 절연층
103a：산화물 반도체층
103b：산화물 반도체층
105a：소스 전극
105b：드레인 전극
109a：개구부
109b：개구부
115a：소스 전극
115b：드레인 전극
119a：개구부
119b：개구부
125a：소스 전극
125b：드레인 전극
125c：전극
129a：개구부
129b：개구부
132a：오프셋 영역
132b：오프셋 영역
133a：소스 영역
133b：드레인 영역
135a：소스 배선
135b：드레인 배선
3100a：배선
3100b：배선
3100c：배선
3100d：배선
3140a：절연층
3140b：절연층
3141a：절연층
3141b：절연층
3142a：절연층
3142b：절연층
3170a：메모리셀
3170a1：메모리셀
3170a2：메모리셀
3170b：메모리셀
3170b1：메모리셀
3170b2：메모리셀
3171a：트랜지스터
3171a1：트랜지스터
3171a2：트랜지스터
3171b：트랜지스터
3171b1：트랜지스터
3171b2：트랜지스터
3400a：메모리셀 어레이
3400b：메모리셀 어레이
3400n：메모리셀 어레이
342a：전극
342b：전극
3501a：전극
3501b：배선
3503a：전극
3503b：전극
362a：트랜지스터
362b：트랜지스터
4003a：전극
4003b：전극
4003c：전극
405a：저저항 재료층
405b：저저항 재료층
405c：배리어층
405d：배리어층
4100a：배선
4100b：배선
4100c：배선
4100d：배선
4140a：절연층
4140b：절연층
4141a：절연층
4141b：절연층
4142a：절연층
4142b：절연층
4170a：메모리셀
4170b：메모리셀
4171a：트랜지스터
4171b：트랜지스터
4210a：도전층
4210b：도전층
4400＿1：메모리셀 어레이
4400＿2：메모리셀 어레이
4400＿n：메모리셀 어레이
4501a：전극
4501b：전극
4501c：전극
4502a：전극
4502b：전극
4502c：전극
4503a：전극
4503b：전극
474a：배선
474b：배선
475a：배리어층
475b：배리어층
502a：게이트 절연층
502b：게이트 절연층
505a：소스 전극
505b：드레인 전극
506a：오프셋 영역
506b：오프셋 영역
512a：측벽 절연층
533a：개구
533b：개구
535a：배선
535b：배선
536a：절연층
536b：절연층
540a：트랜지스터
540b：트랜지스터
540c：트랜지스터
542a：게이트 절연층
542b：게이트 절연층
606a：반도체층
606b：반도체층
606c：반도체층
641a：전극
641b：전극
750a：메모리셀
750b：메모리셀
751a：메모리셀 어레이
751b：메모리셀 어레이
760a：배선
760b：배선
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역

Claims (20)

  1. 반도체 장치로서,
    제 1 절연층,
    상기 제 1 절연층 위에 형성되고, 제 1 채널 형성 영역 및 제 2 채널 형성 영역을 포함하는 산화물 반도체층,
    상기 제 1 채널 형성 영역 위에 형성된 제 1 게이트 절연층,
    상기 제 2 채널 형성 영역 위에 형성된 제 2 게이트 절연층,
    상기 제 1 게이트 절연층을 사이에 두고, 상기 제 1 채널 형성 영역 위에 형성된 제 1 게이트 전극층,
    상기 제 2 게이트 절연층을 사이에 두고, 상기 제 2 채널 형성 영역 위에 형성된 제 2 게이트 전극층,
    상기 제 1 채널 형성 영역이 사이에 있는 제 1 소스 전극층 및 제 1 드레인 전극층, 및
    상기 제 2 채널 형성 영역이 사이에 있는 제 2 소스 전극층 및 제 2 드레인 전극층을 포함하고,
    상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 상기 제 2 소스 전극층, 및 상기 제 2 드레인 전극층은 상기 산화물 반도체층 위에 형성되며,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층은 상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층으로부터 전기적으로 분리되어 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 채널 형성 영역, 상기 제 1 게이트 절연층, 상기 제 1 게이트 전극층, 상기 제 1 소스 전극층, 및 상기 제 1 드레인 전극층은 제 1 트랜지스터에 포함되고,
    상기 제 2 채널 형성 영역, 상기 제 2 게이트 절연층, 상기 제 2 게이트 전극층, 상기 제 2 소스 전극층, 및 상기 제 2 드레인 전극층은 제 2 트랜지스터에 포함되며,
    상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역으로부터 전기적으로 분리되어 있는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 게이트 전극층의 측면을 덮는 제 1 측벽 절연층을 더 포함하고,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층 중 적어도 하나는, 상기 제 1 측벽 절연층의 측면, 상기 제 1 게이트 절연층의 측면, 및 상기 산화물 반도체층과 접하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 소스 전극층의 상면(top surface)과 상기 제 1 드레인 전극층의 상면은, 상기 제 1 측벽 절연층의 상면보다 낮고,
    상기 제 1 소스 전극층의 상면 및 상기 제 1 드레인 전극층의 상면은, 상기 제 1 게이트 전극층의 상면보다 높은, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 전극층 위에 형성되고, 제 1 개구부(opening) 및 제 2 개구부를 포함하는 제 2 절연층,
    상기 제 1 소스 전극층 위에서 상기 제 1 소스 전극층과 접하는 제 1 소스 배선층(wiring layer), 및
    상기 제 1 드레인 전극층 위에서 상기 제 1 드레인 전극층과 접하는 제 1 드레인 배선층을 더 포함하고,
    상기 제 1 게이트 절연층은 상기 제 1 개구부 및 제 2 개구부를 포함하며,
    상기 제 1 소스 전극층은 상기 제 1 개구부를 통해 상기 산화물 반도체층에 전기적으로 접속되고,
    상기 제 1 드레인 전극층은 상기 제 2 개구부를 통해 상기 산화물 반도체층에 전기적으로 접속되며,
    상기 제 1 소스 전극층과 상기 제 1 드레인 전극층 사이의 채널 형성 영역 길이 방향에서의 거리는, 상기 제 1 소스 배선층과 상기 제 1 드레인 배선층 사이의 채널 길이 방향에서의 거리보다 짧은, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 상기 제 2 소스 전극층, 및 상기 제 2 드레인 전극층은 상기 산화물 반도체층과 접하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 절연층은 산화 알루미늄을 포함하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 게이트 전극층 및 상기 제 2 게이트 전극층은 산화 알루미늄을 포함하는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 산화물 반도체층은 결정성을 가지는 산화물 반도체와 비정질 산화물 반도체의 적층인, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 산화물 반도체층은 상기 제 1 절연층의 전체 면 위에 형성되는, 반도체 장치.
  11. 반도체 장치로서,
    절연층,
    상기 절연층 위에 형성된 제 1 게이트 전극층,
    상기 절연층 위에 형성된 제 2 게이트 전극층,
    상기 제 1 게이트 전극층과 상기 제 2 게이트 전극층 위에 형성된 게이트 절연층,
    상기 제 1 게이트 전극층과 상기 제 2 게이트 전극층 위에 형성되고, 상기 제 1 게이트 전극층과 중첩하는 제 1 채널 형성 영역과 상기 제 2 게이트 전극층과 중첩하는 제 2 채널 형성 영역을 포함하는 산화물 반도체층,
    상기 산화물 반도체층 위에 형성되고, 상기 제 1 채널 형성 영역을 사이에 둔, 제 1 소스 전극층 및 제 1 드레인 전극층,
    상기 산화물 반도체층과 상기 제 1 소스 전극층 사이의 제 1 도전층,
    상기 산화물 반도체층과 상기 제 1 드레인 전극층 사이의 제 2 도전층, 및
    상기 산화물 반도체층 위에 형성되고, 상기 제 2 채널 형성 영역을 사이에 둔, 제 2 소스 전극층 및 제 2 드레인 전극층을 포함하고,
    상기 제 1 도전층과 상기 제 2 도전층 사이의 간극(gap)은 50㎚ 미만이며,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층은, 상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층으로부터 전기적으로 분리되는, 반도체 장치.

    적어도 제 1 트랜지스터와 제 2 트랜지스터를 가지는 반도체 장치로서,
    상기 제 1 트랜지스터는 상기 산화물 반도체층 위에 형성된 제 1 게이트 절연층과,
    상기 제 1 게이트 절연층 위에 형성된 제 1 게이트 전극층과,
    상기 제 1 게이트 절연층 위에 형성되고, 상기 제 1 게이트 전극층의 측면을 덮는 제 1 측벽 절연층과,
    상기 산화물 반도체층과 상기 제 1 측벽 절연층과 접하는 제 1 소스 전극층 및 제 1 드레인 전극층을 가지고,
    상기 제 2 트랜지스터는 상기 산화물 반도체층 위에 형성된 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 위에 형성된 제 2 게이트 전극층과,
    상기 제 2 게이트 절연층 위에 형성되고, 상기 제 2 게이트 전극층의 측면을 덮는 제 2 측벽 절연층과, 상기 산화물 반도체층, 상기 제 2 측벽 절연층과 접하는 제 2 소스 전극층 및 제 2 드레인 전극층을 가지고,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층과,
    상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층은
    전기적으로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 채널 형성 영역, 상기 제 1 게이트 전극층, 상기 제 1 소스 전극층, 및 상기 제 1 드레인 전극층은 제 1 트랜지스터에 포함되고,
    상기 제 2 채널 형성 영역, 상기 제 2 게이트 전극층, 상기 제 2 소스 전극층, 및 상기 제 2 드레인 전극층은 제 2 트랜지스터에 포함되며,
    상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역으로부터 전기적으로 분리되어 있는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 산화물 반도체층은 결정성을 가지는 산화물 반도체와 비정질 산화물 반도체의 적층인, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제 1 도전층 및 상기 제 2 도전층은 5㎚ 내지 30㎚의 두께를 가지는, 반도체 장치.
  15. 반도체 장치의 제작 방법으로서,
    절연층을 형성하는 단계,
    상기 절연층 위에 산화물 반도체층을 형성하는 단계,
    상기 산화물 반도체층 위에 게이트 절연층을 형성하는 단계,
    상기 게이트 절연층을 사이에 두고, 상기 산화물 반도체층 위에 제 1 게이트 전극층과 제 2 게이트 전극층을 형성하는 단계, 및
    상기 산화물 반도체층 위에 제 1 소스 전극층, 제 1 드레인 전극층, 제 2 소스 전극층, 및 제 2 드레인 전극층을 형성하는 단계를 포함하고,
    상기 제 1 게이트 전극층은 상기 제 1 소스 전극층과 상기 제 1 드레인 전극층 사이에 형성되며,
    상기 제 2 게이트 전극층은 상기 제 2 소스 전극층과 상기 제 2 드레인 전극층 사이에 형성되고,
    상기 제 1 소스 전극층과 상기 제 1 드레인 전극층은, 상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층으로부터 전기적으로 분리되어 있는, 반도체 장치의 제작 방법.
  16. 제 15 항에 있어서,
    상기 산화물 반도체층의 형성 후에, 상기 산화물 반도체층에 산소를 도입하는, 반도체 장치의 제작 방법.
  17. 제 15 항에 있어서,
    상기 절연층은, 제 1 절연층과 상기 제 1 절연층 위에 형성된 제 2 절연층을 포함하는 적층 구조를 가지고,
    상기 제 1 절연층은 산화 알루미늄을 포함하는, 반도체 장치의 제작 방법.
  18. 제 15 항에 있어서,
    상기 산화물 반도체층은 결정성을 가지는 산화물 반도체와 비정질 산화물 반도체의 적층인, 반도체 장치의 제작 방법.
  19. 제 15 항에 있어서,
    상기 게이트 절연층 위에 형성된 상기 제 1 게이트 전극층의 측면 상에 측벽 절연층을 형성하는 단계와,
    상기 제 1 게이트 전극층과 상기 측벽 절연층을 마스크로서 사용하여 상기 게이트 절연층의 일부를 선택적으로 제거하여 상기 산화물 반도체층의 일부를 노출시키는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  20. 제 15 항에 있어서,
    상기 산화물 반도체층은 상기 절연층의 전체 면 위에 형성되는, 반도체 장치의 제작 방법.
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