KR20160121436A - 플라즈마 에칭 방법, 패턴 형성 방법 및 클리닝 방법 - Google Patents

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Abstract

본 발명은 특정한 에칭 대상막에 대한 선택비가 양호한 막에 패턴을 형성하는 방법을 제공하는 것을 목적으로 한다.
삼염화붕소(BCl3) 또는 사염화규소(SiCl4) 중 어느 하나와, 브롬화수소(HBr)로 이루어지는 가스로부터 생성된 플라즈마에 의해, 제1 마스크에 형성된 원하는 패턴으로 산화지르코늄막을 포함하는 막을 에칭하는 공정을 갖는 플라즈마 에칭 방법으로서, 상기 산화지르코늄막의 하지막이 실리콘 산화막 또는 비정질 카본이고, 상기 하지막에 대한 산화지르코늄막의 에칭 선택비가 1 이상인 플라즈마 에칭 방법이 제공된다.

Description

플라즈마 에칭 방법, 패턴 형성 방법 및 클리닝 방법{PLASMA ETCHING METHOD, PATTERN FORMING METHOD, AND CLEANING METHOD}
본 발명은 플라즈마 에칭 방법, 패턴 형성 방법 및 클리닝 방법에 관한 것이다.
가스로부터 플라즈마를 생성하여, 플라즈마 에칭에 의해 에칭 대상막을 미세 가공하는 기술이 알려져 있다. 예컨대, 특허문헌 1에는, 기판 상에 열산화 처리에 의해 실리콘 산화막을 형성한 후, CVD(Chemical Vapor Deposition)에 의해 하이-k막을 성막(成膜)하고, 하이-k막을 Cl2 등의 가스로부터 생성된 플라즈마를 이용하여 에칭하는 기술이 개시되어 있다. 또한, 특허문헌 2에는, 하이-k막을 BCl3의 가스로부터 생성된 플라즈마를 이용하여 에칭하는 기술이 개시되어 있다.
또한, 최근, 플라즈마 에칭에 의해 실리콘 산화막이나 비정질 카본막과 같은 특정한 에칭 대상막에 깊은 홀이나 홈을 형성하는 에칭 기술이 요구되고 있다.
[특허문헌 1] 일본 특허 공개 제2005-252186호 공보 [특허문헌 2] 일본 특허 공개 제2004-146787호 공보
그러나, 하이-k막 등의 에칭 대상막의 하지막에 대한 에칭 대상막의 에칭 선택비가 충분히 얻어지기 어려우면, 하이-k막 등의 에칭 대상막에 깊고 수직인 홀이나 홈을 형성하는 것이 곤란해져, 에칭 특성이 나빠진다.
상기 과제에 대해, 일 측면에서는, 특정한 에칭 대상막에 대한 선택비가 양호한 막을 포함하는 막을 플라즈마 에칭하는 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 하나의 양태에 의하면, 삼염화붕소(BCl3) 또는 사염화규소(SiCl4) 중 어느 하나와, 브롬화수소(HBr)로 이루어지는 가스로부터 생성된 플라즈마에 의해, 제1 마스크에 형성된 원하는 패턴으로 산화지르코늄막을 포함하는 막을 에칭하는 공정을 갖는 플라즈마 에칭 방법으로서, 상기 산화지르코늄막의 하지막이 실리콘 산화막, 혹은 비정질 카본이고, 상기 하지막에 대한 산화지르코늄막의 에칭 선택비가 1 이상인 플라즈마 에칭 방법이 제공된다.
하나의 양태에 의하면, 특정한 에칭 대상막에 대한 선택비가 양호한 막을 포함하는 막을 플라즈마 에칭할 수 있다.
도 1은 일 실시형태에 따른 플라즈마 에칭 장치의 개략 구성을 도시한 종단면도이다.
도 2는 일 실시형태에 따른 가스종에 따른 산화지르코늄막과 하층막(Ox/CUL)의 ER 및 선택비의 실험 결과이다.
도 3은 일 실시형태에 따른 BCl3와 HBr의 비율에 따른 산화지르코늄막과 하층막(Ox/CUL)의 ER 및 선택비의 실험 결과이다.
도 4는 일 실시형태에 따른 HBr과 H2의 비율에 따른 산화지르코늄막과 하층막(Ox/CUL)의 ER 및 선택비의 실험 결과이다.
도 5는 일 실시형태에 따른 BCl3와 H2의 비율에 따른 산화지르코늄막과 하층막(Ox/CUL)의 ER 및 선택비의 실험 결과이다.
도 6은 일 실시형태에 따른 BCl3와 H2에 Ar을 첨가한 경우의 산화지르코늄막과 하층막(Ox/CUL)의 ER 및 선택비의 실험 결과이다.
도 7은 일 실시형태에 따른 BCl3와 H2에 He를 첨가한 경우의 산화지르코늄막과 하층막(Ox/CUL)의 ER 및 선택비의 실험 결과이다.
도 8은 일 실시형태에 따른 플라즈마 에칭 방법의 실행 순서를 도시한 흐름도이다.
도 9는 일 실시형태에 따른 플라즈마 에칭 중의 각 막의 에칭 상태를 도시한 도면이다.
도 10은 일 실시형태에 따른 클리닝 처리를 실행하기 위한 흐름도이다.
이하, 본 발명을 실시하기 위한 형태에 대해 도면을 참조하여 설명한다. 한편, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는, 동일한 부호를 붙임으로써 중복된 설명을 생략한다. 한편, 압력값에 대해서는 1 Torr를 133.322 ㎩로서 환산 가능하다.
[플라즈마 에칭 장치의 개략 구성]
먼저, 본 발명의 일 실시형태에 따른 플라즈마 에칭 장치의 구성에 대해, 도 1을 참조하면서 설명한다. 도 1은 일 실시형태에 따른 플라즈마 에칭 장치의 개략 구성을 도시한 종단면도이다.
도 1에 도시된 플라즈마 에칭 장치(1)는, 예컨대 알루미늄 또는 스테인리스강 등의 금속제의 원통형 챔버[이하, 간단히 챔버(C)라고 함]를 갖고 있다. 챔버(C)는 접지되어 있다. 챔버(C) 내에서는, 반도체 웨이퍼[이하, 웨이퍼(W)라고 호칭함]에 플라즈마 에칭 처리가 실시된다.
챔버(C)(처리실) 내에는 웨이퍼(W)를 배치하는 배치대(2)가 설치되어 있다. 배치대(2)는 하부 전극으로서도 기능한다. 챔버(C)의 천장부에는, 상부 전극(3)이 배치대(2)에 대향하여 배치되어 있다. 상부 전극(3)에는, 가스 공급원(4)이 접속되어 있다. 상부 전극(3)의 내부에는 가스 공급원(4)으로부터의 가스를 확산하는 확산실(3a)이 형성되어 있다. 확산실(3a) 내의 가스는, 상부 전극(3)의 바닥부에 형성된 다수의 가스 구멍(3b)을 통해 챔버(C) 내에 도입된다. 상부 전극(3)은 가스를 공급하기 위한 샤워 헤드로서도 기능한다.
플라즈마 에칭 장치(1)에는, 제1 고주파 전원(5) 및 제2 고주파 전원(6)이 설치되어 있다. 제1 고주파 전원(5)으로부터 출력된 플라즈마 생성용의 고주파 전력은, 배치대(2)(하부 전극)에 인가된다. 한편, 제1 고주파 전원(5)으로부터의 고주파 전력은, 하부 전극에 인가되어도 좋고, 상부 전극에 인가되어도 좋다. 제2 고주파 전원(6)으로부터 출력된 바이어스용의 고주파 전력은, 배치대(2)에 인가된다.
챔버(C) 내에 도입된 가스는, 인가된 고주파 전력에 의해 플라즈마화된다. 이에 의해, 챔버(C) 내에서 웨이퍼(W)에 플라즈마 에칭이나 클리닝 등의 플라즈마 처리가 실시된다. 본 실시형태에 따른 플라즈마 에칭 방법, 패턴 형성 방법 및 클리닝 방법은, 이러한 구성의 플라즈마 에칭 장치(1)를 이용하여 실행될 수 있다.
플라즈마 에칭 장치(1)에서는, 제어부(7)의 제어에 따라 플라즈마 처리가 실행된다. 제어부(7)는 CPU(Central Processing Unit)(7a), ROM(Read Only Memory)(7b), RAM(Random Access Memory)(7c) 등을 갖는다. CPU(7a)는 ROM(7b)이나 RAM(7c)의 기억 영역에 저장된 각종 레시피에 따라 플라즈마 처리를 실행한다. 레시피에는, 프로세스 조건에 대한 장치의 제어 정보인 프로세스 시간, 처리실 내 온도(상부 전극 온도, 처리실의 측벽 온도, ESC 온도 등), 압력(가스의 배기), 고주파 전력이나 전압, 각종 프로세스 유량, 전열 유량 등이 기재되어 있다.
이상, 본 실시형태에 따른 플라즈마 에칭 장치(1)의 구성에 대해 설명하였다. 다음으로, 플라즈마 에칭 장치(1)로 웨이퍼(W)에 플라즈마 에칭을 실시할 때에 사용하는 마스크재에 대해 설명한다.
[산화지르코늄막]
실리콘 산화막이나 비정질 카본막을 에칭할 때, 마스크재로서는 일반적으로 폴리실리콘막(Poly-Si)이 사용된다. 그러나, 폴리실리콘막을 마스크재로서 사용하면, 에칭시에 실리콘 산화막 등에 대한 폴리실리콘막의 선택비가 충분히 얻어지기 어렵다고 하는 과제가 있다. 선택비가 충분히 얻어지지 않으면, 실리콘 산화막 등에 깊고 수직인 홀을 형성하는 것이 곤란해진다.
그래서, 본 실시형태에 따른 플라즈마 에칭 방법에서는, 에칭 대상막인 실리콘 산화막 또는 비정질 카본막에 대한 마스크재로서 산화지르코늄막(ZrO)이 사용된다.
본 실시형태에 따른 플라즈마 에칭 방법에서는, 실리콘 산화막 또는 비정질 카본막 상에 마스크로서 기능하는 산화지르코늄막이 적층된 웨이퍼(W)를 플라즈마 에칭한다. 본 실시형태에서는, 산화지르코늄막(ZrO)의 하지막이 실리콘 산화막 또는 비정질 카본막인 예를 들어, 하지막에 대한 산화지르코늄막의 에칭 선택비가 1 이상이 되는 플라즈마 에칭 방법이 제안된다.
이하에서는, 이러한 구성의 웨이퍼(W) 상의 산화지르코늄막에 플라즈마 에칭에 의해 원하는 패턴을 형성할 때의 가스의 최적화에 대해 설명한다.
[산화지르코늄막에 대한 가스종]
본 실시형태에 따른 패턴 형성 방법(본 실시형태에 따른 플라즈마 에칭 방법)에서는, 가스로부터 플라즈마를 생성하고, 원하는 패턴이 형성된 제1 마스크(예컨대, 포토레지스트막)를 이용하여 산화지르코늄막을 포함하는 막을 플라즈마 에칭한다. 이에 의해, 패턴화된 산화지르코늄막을 마스크재로 하여, 실리콘 산화막 또는 비정질 카본막에 플라즈마 에칭을 행한다.
발명자들은 본 실시형태에 따른 패턴 형성 방법에 있어서, 산화지르코늄막에 원하는 패턴을 형성할 때에 적합한 가스종을 특정하기 위한 실험을 행하였다. 이하의 실험에는, 도 1의 플라즈마 에칭 장치(1)를 이용하였다.
(실험 1. 산화지르코늄막에 대한 가스종: 단일 가스)
도 2에는, 복수의 가스종으로 산화지르코늄막(ZrO), 실리콘 산화막(SiO2), 비정질 카본막(α-C)을 플라즈마 에칭했을 때의 에칭률(Etch Rate) 및 선택비(Selectivity)의 실험 결과가 도시되어 있다.
도 2 및 후술하는 도 3 내지 도 7에서는, 에칭 대상막의 일례인 실리콘 산화막은 「Ox」로 나타나고, 에칭 대상막의 다른 예인 비정질 카본막은 「CUL」로 나타난다. 또한, 「ZrO ER」은 산화지르코늄막의 에칭률, 「Ox ER」은 실리콘 산화막의 에칭률, 「CUL ER」은 비정질 카본막의 에칭률을 나타낸다. 또한, 「ZrO/Ox」는 실리콘 산화막에 대한 산화지르코늄막의 선택비(이하, 선택비 「ZrO/Ox」라고 함)를 나타낸다. 「ZrO/CUL」은 비정질 카본막에 대한 산화지르코늄막의 선택비(이하, 선택비 「ZrO/CUL」이라고 함)를 나타낸다.
종축의 막대그래프는, 횡축에 나타낸 복수의 가스종에 대한 산화지르코늄막의 에칭률 「ZrO ER」, 실리콘 산화막의 에칭률 「Ox ER」, 비정질 카본막의 에칭률 「CUL ER」이다. 종축의 꺾은선 그래프는, 횡축에 나타낸 복수의 가스종에 대한 선택비 「ZrO/Ox」, 선택비 「ZrO/CUL」이다.
본 실시형태에 따른 패턴 형성 방법은, 제1 마스크를 이용하여 산화지르코늄막에 패턴을 형성하는 공정에 이용된다. 따라서, 이 패턴 형성 공정에서는, 산화지르코늄막에 대해 하층막이 되는 실리콘 산화막 또는 비정질 카본막은 깎이지 않는 것이 좋다. 즉, 선택비 「ZrO/Ox」, 선택비 「ZrO/CUL」이 높은 것이 바람직하다.
도 2의 실험 결과에서는, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」이 모두 1 이상인 가스는 삼염화붕소(BCl3) 및 브롬화수소(HBr)이었다. 특히, 브롬화수소(HBr) 가스로부터 생성된 플라즈마에 의해 에칭을 행한 경우, 선택비 「ZrO/CUL」은 무한대였다. 즉, 브롬화수소(HBr)을 이용한 플라즈마 에칭에서는, 산화지르코늄막을 에칭할 때에 비정질 카본막은 전혀 깎이지 않는 것을 의미한다.
따라서, 본 실험으로부터, 본 실시형태에 따른 패턴 형성 방법에 있어서, 산화지르코늄막에 원하는 패턴을 형성할 때에 적합한 가스종은, 삼염화붕소(BCl3)와 브롬화수소(HBr)인 것을 알 수 있었다.
(실험 2. 산화지르코늄막에 대한 가스종: BCl3와 HBr의 비율)
다음으로, 발명자들은 삼염화붕소(BCl3)와 브롬화수소(HBr)의 비율을 변경시켜 플라즈마 에칭 처리를 행하였다. 그 실험 결과를 도 3에 도시한다. 횡축에 2개의 가스의 비율을 나타내고, 종축에 에칭률을 나타낸다. 그래프의 우측으로 갈수록, 삼염화붕소(BCl3)에 대한 브롬화수소(HBr)의 비율이 높아지고 있다.
이 결과, 삼염화붕소(BCl3)에 대한 브롬화수소(HBr)의 비율을 증가시킬수록, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」이 향상되는 경향이 있는 것을 알 수 있었다. 또한, 산화지르코늄막의 에칭률 「ZrO ER」은 삼염화붕소(BCl3)의 유량에 의존하며, 삼염화붕소(BCl3)의 유량이 많을수록 높은 것을 알 수 있었다. 브롬화수소(HBr)에 대한 삼염화붕소(BCl3)의 유량비는 50% 이하인 것이 바람직하다. 특히, 삼염화붕소(BCl3)와 브롬화수소(HBr)의 유량이 「25/125」일 때, 산화지르코늄막의 에칭률 「ZrO ER」이 허용값 이상이고, 또한 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」 모두 높아 바람직하다.
이상의 결과로부터, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」의 향상에는, 수소(H)가 관여하고 있는 것을 알 수 있었다. 또한, 에칭률을 유지 또는 높이기 위해서는, 삼염화붕소(BCl3)가 필요한 것을 알 수 있었다. 따라서, 에칭률과 선택비의 양방을 고려하면, 본 실시형태에 따른 패턴 형성 방법에서는, 삼염화붕소(BCl3)에 수소(H) 성분을 첨가한 혼합 가스를 이용하는 것이 바람직한 것을 알 수 있다.
(실험 3. 산화지르코늄막에 대한 가스종: BCl3와 HBr과 H2의 비율)
그래서, 다음으로, 발명자들은 삼염화붕소(BCl3)의 유량은 고정하고, 브롬화수소(HBr)과 수소(H2)의 비율을 변경시켜 플라즈마 에칭 처리를 행하였다. 그 실험 결과를 도 4에 도시한다. 이 실험 결과에서는, 삼염화붕소(BCl3)의 유량을 「125 sccm」으로 고정하고, 브롬화수소(HBr)과 수소(H2)의 비율을 변경시켜 플라즈마 에칭 처리를 행하였다. 횡축에 3가지 가스의 비율을 나타내고, 종축에 에칭률을 나타낸다. 그래프의 우측으로 갈수록, 브롬화수소(HBr)에 대한 수소(H2)의 비율이 높아지고 있다.
이와 같이 하여 브롬화수소(HBr)을 수소(H2)로 치환해 가면, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」이 대략 향상되는 것을 알 수 있었다. 수소(H2)의 유량은 브롬화수소(HBr)의 유량보다 많은 것이 바람직하다. 특히, 선택비 「ZrO/Ox」는 브롬화수소(HBr)을 수소(H2)로 치환해 갈수록 높아지고 있다. 즉, 혼합 가스 중의 수소(H)의 분압을 올리면, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」은 높아지는 것을 알 수 있다.
(실험 4. 산화지르코늄막에 대한 가스종: BCl3와 H2의 비율)
그래서, 다음으로, 발명자들은 삼염화붕소(BCl3)와 수소(H2)의 비율을 변경시켜 플라즈마 에칭 처리를 행하였다. 그 실험 결과를 도 5에 도시한다. 이 실험 결과에서는, 그래프의 우측으로 갈수록, 삼염화붕소(BCl3)에 대한 수소(H2)의 비율이 높아지고 있다.
이 결과, 삼염화붕소(BCl3)와 수소(H2)의 유량이 「130/0」∼「25/125」(모두 sccm)의 어느 경우에도, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」은 양호하였다. 즉, 삼염화붕소(BCl3)의 유량은 수소(H2)의 유량보다 적은 것이 바람직하다.
특히, 삼염화붕소(BCl3)와 수소(H2)의 유량이 「50/100」 및 「25/125」(모두 sccm)인 경우, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」은 모두 무한대가 되어, 가장 양호하였다. 즉, 삼염화붕소(BCl3)와 수소(H2)의 유량이 「50/100」 및 「25/125」(모두 sccm)인 경우, 하층막의 실리콘 산화막이나 비정질 카본막을 깎지 않고 산화지르코늄막만을 에칭할 수 있다.
이상의 결과로부터, 본 실시형태에 따른 패턴 형성 방법에서는, 삼염화붕소 (BCl3)와 수소(H2)를 포함하는 가스로부터 플라즈마를 생성하고, 패턴이 형성된 제1 마스크(예컨대, 포토레지스트막)를 이용하여 산화지르코늄막을 포함하는 막을 플라즈마 에칭한다. 이에 의해, 원하는 패턴이 형성된 산화지르코늄막을, 실리콘 산화막 또는 비정질 카본막을 플라즈마 에칭할 때의 마스크재로서 사용할 수 있다. 이에 의해 양호한 플라즈마 에칭을 행할 수 있다.
산화지르코늄막을 에칭할 때의 제1 마스크에는, 포토레지스트막을 대신하여, 실리콘 산화막, 비정질 카본막 또는 스핀 온 카본막을 사용해도 좋다. 이 경우, 삼염화붕소(BCl3)와 수소(H2)의 유량을 「130/0」, 「125/25」, 「100/50」, 「75/75」, 「50/100」, 「25/125」(모두 sccm) 중 어느 하나로 설정해도 좋다. 그 중, 삼염화붕소(BCl3)와 수소(H2)의 유량을 「50/100」 또는 「25/125」(모두 sccm)로 하면, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」을 무한대로 할 수 있어 가장 바람직하다.
(실험 5. 산화지르코늄막에 대한 가스종: Ar 가스를 첨가)
다음으로, 발명자들은 삼염화붕소(BCl3) 및 수소(H2)의 가스에, 희가스의 일례로서 아르곤 Ar 가스를 유량을 변경시켜 첨가하여, 플라즈마 에칭 처리를 행하였다. 그 실험 결과를 도 6에 도시한다.
이 실험에서는, 삼염화붕소(BCl3) 및 수소(H2)의 유량을 「50 sccm」 및 「100 sccm」으로 고정하고, 아르곤 Ar의 유량을 「0」, 「150」, 「300」(모두 sccm)으로 변화시켰다. 그 결과, 아르곤 Ar 가스를 150 sccm 첨가한 경우, 아르곤 Ar 가스를 첨가하지 않는 경우에 비해, 산화지르코늄막의 에칭률 「ZrO ER」이 향상되는 것을 알 수 있었다. 또한, 아르곤 Ar 가스를 첨가해도 첨가하지 않아도, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」은 변하지 않고, 무한대였다. 따라서, 아르곤 Ar 가스를 적량 첨가하면, 산화지르코늄막의 에칭률 「ZrO ER」이 향상되고, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」은 가장 좋은 상태로 유지되는 것을 알 수 있었다.
(실험 6. 산화지르코늄막에 대한 가스종: He 가스를 첨가)
발명자들은 희가스의 일례로서 헬륨 He 가스에 대해서도 동일한 실험을 행하였다. 즉, 삼염화붕소(BCl3) 및 수소(H2)의 가스에, 헬륨 He 가스를 유량을 변경시켜 첨가하여, 플라즈마 에칭 처리를 행하였다. 그 실험 결과를 도 7에 도시한다.
이 실험에서는, 삼염화붕소(BCl3) 및 수소(H2)의 유량을 「50 sccm」 및 「100 sccm」으로 고정하고, 헬륨 He의 유량을 「0」, 「150」, 「300」(모두 sccm)으로 변화시켰다. 그 결과, 헬륨 He 가스를 150 sccm 또는 300 sccm 첨가한 경우에는, 헬륨 He 가스를 첨가하지 않는 경우에 비해, 산화지르코늄막의 에칭률 「ZrO ER」이 향상되는 것을 알 수 있었다. 한편, 헬륨 He 가스를 첨가하지 않으면, 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」은 무한대가 되어, 헬륨 He 가스를 첨가한 경우에 비해 좋으나, 헬륨 He 가스를 첨가해도 허용값 이상의 선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」이 얻어지는 것을 알 수 있었다.
이상으로부터, 삼염화붕소(BCl3) 및 수소(H2)의 가스에 아르곤 Ar 가스나 헬륨 He 가스 등의 희가스를 첨가하면, 선택비를 양호하게 유지하면서 산화지르코늄막의 에칭률 「ZrO ER」을 높여, 처리의 스루풋을 향상시킬 수 있는 것을 알 수 있었다.
이상, 본 실시형태에 따른 패턴 형성 방법에 있어서, 산화지르코늄막에 원하는 패턴을 형성할 때에 적절한 가스종을 특정하기 위한 실험 결과에 대해 설명하였다. 이러한 실험에 의해, 삼염화붕소(BCl3)와 수소(H2)를 포함하는 혼합 가스를 플라즈마화하여 산화지르코늄막을 플라즈마 에칭함으로써, 산화지르코늄막의 에칭률 「ZrO ER」을 올리고, 또한 하층막의 실리콘 산화막 또는 비정질 카본막에 대한 산화지르코늄막의 선택비를 높게 할 수 있는 것을 알 수 있었다.
발명자들의 실험에 의하면, 도입하는 가스 중, 삼염화붕소(BCl3)에 포함되는 염소 Cl 성분에 의해 산화지르코늄막의 에칭률 「ZrO ER」을 높일 수 있다. 또한, 도입하는 가스에 포함되는 수소(H)의 분압을 올림으로써, 하층막의 실리콘 산화막 또는 비정질 카본막에 대한 산화지르코늄막의 선택비(선택비 「ZrO/Ox」 및 선택비 「ZrO/CUL」)를 높게 할 수 있다. 한편, 하층막이 스핀 온 카본막인 경우에도 비정질 카본막과 마찬가지로, 스핀 온 카본막에 대한 산화지르코늄막의 선택비를 높게 할 수 있다.
이상, 제1 가스를 도입하고, 상기 제1 가스로부터 생성된 플라즈마에 의해, 패턴이 형성된 제1 마스크를 이용해서 산화지르코늄막을 포함하는 막을 에칭하여, 상기 산화지르코늄막에 패턴을 형성하는 공정을 갖는 패턴 형성 방법에 대해 설명하였다. 또한, 그 패턴 형성 방법에 있어서 사용하는 제1 가스의 최적화에 대해 설명하였다.
상기 실험에서는, 제1 가스에 포함되는 가스의 하나로서 삼염화붕소(BCl3)를 사용하였다. 그러나, 제1 가스에 포함되는 가스는 삼염화붕소(BCl3)에 한정되지 않는다. 제1 가스에는, 적어도 할로겐 함유 가스가 포함되면 된다. 할로겐 함유 가스는, 산화지르코늄막을 에칭하기 위한 가스로서의 기능을 갖는다. 할로겐 함유 가스의 예로서는, 삼염화붕소(BCl3), 사염화탄소(CCl4), 염소(Cl2) 및 사염화규소(SiCl4) 중 적어도 하나의 염화 함유 가스를 포함할 수 있다. 할로겐 함유 가스의 다른 예로서는, 브롬 함유 가스나 불소 함유 가스를 포함할 수 있다.
예컨대, 상기 실험에서는, 제1 가스에 브롬화수소(HBr)이나 수소(H2) 가스를 포함시켰다. 그러나, 제1 가스에 포함되는 가스는, 브롬화수소(HBr)이나 수소(H2) 가스에 한정되지 않고, 수소 함유 가스이면 된다. 수소 함유 가스는 산화지르코늄막을 에칭할 때의 선택비를 높이기 위한 가스로서의 기능을 갖는다. 수소 함유 가스의 예로서는, 브롬화수소(HBr), 수소(H2) 및 메탄(CH4) 중 적어도 하나의 가스를 포함할 수 있다.
또한, 제1 가스에는, 산화지르코늄막의 에칭률을 보다 높이기 위해서, 할로겐 함유 가스에 더하여 희가스를 포함시켜도 좋다. 희가스는 아르곤 Ar 가스 및 헬륨 He 가스 중 적어도 하나를 포함하고 있으면 된다.
한편, 산화지르코늄막을 제1 가스로 플라즈마 에칭할 때에 사용되는 제1 마스크는, 포토레지스트 마스크여도 좋고, 실리콘 산화막이어도 좋으며, 비정질 카본막이어도 좋다.
한편, 상기 실험 1∼실험 6의 프로세스 조건은 이하와 같다.
압력 : 20 mT
제1 고주파 전력 : 500 W
제2 고주파 전력 : 100 W
배치대 온도 : 30℃
에칭 시간 : 30 s
[플라즈마 에칭 방법]
전술한 본 실시형태에 따른 패턴 형성 방법에서는, 할로겐 함유 가스를 포함하는 가스로부터 생성된 플라즈마에 의해 산화지르코늄막에 패턴을 형성하였다. 패턴화된 산화지르코늄막은, 하층막의 실리콘 산화막이나 비정질 카본막을 플라즈마 에칭하기 위한 마스크로서 사용하면 적합하다. 산화지르코늄막을 마스크재로서 사용함으로써, 마스크 선택비를 향상시켜, 실리콘 산화막 등에 깊고 수직인 홀을 형성할 수 있다. 이하에, 산화지르코늄막의 패턴 형성 공정을 포함하는 본 실시형태에 따른 플라즈마 에칭 방법에 대해, 도 8 및 도 9를 참조하면서 설명한다.
도 8은 본 실시형태에 따른 플라즈마 에칭 방법의 실행 순서를 도시한 흐름도이다. 도 9는 본 실시형태에 따른 플라즈마 에칭 중의 각 막의 에칭 상태를 도시한 도면이다.
본 실시형태에 따른 플라즈마 에칭 방법은, 도 1의 제어부(7)가, 본 실시형태에 따른 플라즈마 에칭 방법의 실행 순서가 기재된 레시피에 기초하여 플라즈마 에칭 장치(1)를 제어함으로써 실현된다.
플라즈마 에칭 처리가 개시되면, 웨이퍼(W)가 챔버(C) 내에 반입된다(S10). 반입되는 웨이퍼(W)에는, 예컨대, 도 9의 (a)에 도시된 바와 같이, 실리콘막(106), 실리콘 산화막(104)(또는 비정질 카본막), 산화지르코늄막(102), 제1 마스크(100)가 순서대로 적층된다. 제1 마스크(100)는, 예컨대, 원하는 패턴이 형성된 포토레지스트막이다.
다음으로, 제1 가스가 도입되고, 제1 고주파 전원(5)으로부터 플라즈마 생성용의 고주파 전력이 인가되며, 이에 의해 플라즈마가 생성된다(S12). 제1 가스의 일례로서는, 삼염화붕소(BCl3) 및 수소(H2)를 들 수 있다. 한편, 제2 고주파 전원(6)으로부터는 바이어스용의 고주파 전력이 인가된다.
다음으로, 제1 가스로부터 생성된 플라즈마에 의해, 제1 마스크를 이용하여 산화지르코늄막을 에칭한다(S14). 이에 의해, 산화지르코늄막에 원하는 패턴이 형성된다. 예컨대, 도 9의 (b)에 도시된 바와 같이, 산화지르코늄막(102)은 원하는 패턴이 형성된 상태가 된다.
다음으로, 제2 가스가 도입되고, 제1 고주파 전원(5)으로부터 플라즈마 생성용의 고주파 전력이 인가되며, 이에 의해 플라즈마가 생성된다(S16).
제2 가스의 일례로서는, 에칭 대상막이 실리콘 산화막인 경우에는, C4F6, C4F8, O2, Ar, NF3, CF4, SF6 등을 들 수 있다. 에칭 대상막이 유기막인 경우에는, HBr, CO2, He, N2, H2, O2, Ar, COS, Cl2, CF4, CHF3, SF6 등을 들 수 있다.
다음으로, 제2 가스로부터 생성된 플라즈마에 의해, 패턴화된 산화지르코늄막을 제2 마스크로서 에칭한다(S18). 이에 의해, 예컨대, 도 9의 (c)에 도시된 바와 같이, 실리콘 산화막(104)(또는 비정질 카본막)이 원하는 패턴으로 에칭된다.
다음으로, 미리 정해진 소정 로트수의 웨이퍼 처리가 전부 종료되었는지를 판정한다(S20). 소정 로트수의 웨이퍼 처리가 종료되지 않았다고 판정된 경우, S10으로 되돌아가서, 다음 웨이퍼(W)를 반입하고, S12∼S20의 처리를 반복한다. S20에서 소정 로트수의 웨이퍼 처리가 종료되었다고 판정된 경우, 본 처리를 종료한다.
이상, 산화지르코늄막을 마스크로 하여 하층막을 드라이 에칭하는 방법에 대해 설명하였다. 본 실시형태에 따른 플라즈마 에칭 방법에 의하면, 실리콘 산화막(104) 또는 비정질 카본막에 대한 선택비가 양호한 산화지르코늄막을 마스크재로서 사용하여, 양호한 플라즈마 에칭을 행할 수 있다.
[클리닝 방법]
도 9의 (a)에 도시된 패턴 형성(플라즈마 에칭) 공정, 및 도 9의 (b)에 도시된 플라즈마 에칭 공정에서는, 산화지르코늄막이 에칭된다. 이에 의해, 산화지르코늄 함유물이 챔버 내에 부착된다. 산화지르코늄 함유물의 부착물에 의한 챔버 내의 경시적 변화는, 프로세스 시프트를 발생시키는 요인이 된다.
그래서, 본 실시형태에 따른 클리닝 방법에서는, 챔버 내에 부착된 산화지르코늄 함유물을, 제1 가스(예컨대, 삼염화붕소(BCl3) 및 수소(H2))를 포함하는 가스에 의해 제거한다.
도 10은 본 실시형태에 따른 클리닝 방법의 실행 순서를 도시한 흐름도이다. 플라즈마 에칭 처리가 개시되면, 더미 웨이퍼가 챔버(C) 내에 반입된다(S30). 단, 더미 웨이퍼를 반입하지 않아도 좋다. 그 경우에는 WLDC(웨이퍼리스 드라이 클리닝)가 행해진다.
다음으로, 제1 가스가 도입되고, 제1 고주파 전원(5)으로부터 플라즈마 생성용의 고주파 전력이 인가되며, 이에 의해 플라즈마가 생성된다(S32). 제1 가스로부터 생성된 플라즈마에 의해, 챔버 내에 부착된 산화지르코늄 함유물이 제거되어, 챔버(C) 내가 클리닝된다(S34). 이에 의해, 산화지르코늄막을 플라즈마 에칭함으로써 챔버의 내벽에 부착된 산화지르코늄 함유물을 제거하여, 챔버(C) 내를 클리닝할 수 있다.
한편, 상기 클리닝에 사용되는 프로세스 조건은 이하와 같다.
압력 : 20 mT
제1 고주파 전력 : 500 W
배치대 온도 : 30℃
에칭 시간 : 30 s
이상으로 설명한 바와 같이, 본 실시형태에 따른 플라즈마 에칭 방법에 의하면, 실리콘 산화막이나 비정질 카본 등의 특정한 에칭 대상막에 대한 선택비가 1 이상이 되도록, 산화지르코늄막이나 산화지르코늄막을 포함하는 하이-k막을 플라즈마 에칭할 수 있다. 또한, 실리콘 산화막이나 비정질 카본 등의 특정한 에칭 대상막에 대한 선택비가 1 이상이 되도록, 산화지르코늄막이나 하이-k막에 패턴을 형성할 수 있다. 또한, 실리콘 산화막이나 비정질 카본 등의 특정한 에칭 대상막에 대한 선택비가 1 이상이 되도록, 산화지르코늄막이나 하이-k막을 플라즈마 에칭한 후의 챔버 내를 양호하게 클리닝할 수 있다.
이상, 플라즈마 에칭 방법, 패턴 형성 방법 및 클리닝 방법을 일 실시형태에 의해 설명하였으나, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 본 발명의 범위 내에서 여러 가지 변형 및 개량이 가능하다.
본 발명에 따른 플라즈마 에칭 장치에서 플라즈마를 발생시키는 수단으로서는, 상기 실시형태에서 설명에 사용한 플라즈마 에칭 장치[용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 발생 수단]에 한정되지 않고, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 발생 수단, 헬리콘파 여기형 플라즈마(HWP: Helicon Wave Plasma) 발생 수단, 레이디얼 라인 슬롯 안테나로부터 생성한 마이크로파 플라즈마나 SPA(Slot Plane Antenna) 플라즈마를 포함하는 마이크로파 여기 표면파 플라즈마 발생 수단, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance Plasma) 발생 수단, 상기 발생 수단을 이용한 리모트 플라즈마 발생 수단 등을 이용할 수 있다.
본 발명에 있어서 처리가 실시되는 피처리체는, 상기 실시형태에서 설명에 사용한 (반도체) 웨이퍼에 한정되지 않고, 예컨대, 플랫 패널 디스플레이(Flat ㎩nel Display)용의 대형 기판, EL 소자 또는 태양 전지용의 기판이어도 좋다.
1: 플라즈마 에칭 장치 2: 배치대(하부 전극)
3: 상부 전극 4: 가스 공급원
5: 제1 고주파 전원 6: 제2 고주파 전원
7: 제어부 100: 제1 마스크
102: 산화지르코늄막 104: 실리콘 산화막
106: 실리콘 웨이퍼 C: 챔버

Claims (12)

  1. 플라즈마 에칭 방법에 있어서,
    삼염화붕소(BCl3) 또는 사염화규소(SiCl4) 중 어느 하나와, 브롬화수소(HBr)로 이루어지는 가스로부터 생성된 플라즈마에 의해, 제1 마스크에 형성된 원하는 패턴으로 산화지르코늄막을 포함하는 막을 에칭하는 공정을 포함하고,
    상기 산화지르코늄막의 하지막(下地膜)은 실리콘 산화막 또는 비정질 카본이며, 상기 하지막에 대한 산화지르코늄막의 에칭 선택비는 1 이상인 것인, 플라즈마 에칭 방법.
  2. 플라즈마 에칭 방법에 있어서,
    삼염화붕소(BCl3)와 브롬화수소(HBr)로 이루어지는 가스로부터 생성된 플라즈마에 의해, 제1 마스크에 형성된 원하는 패턴으로 산화지르코늄막을 포함하는 막을 에칭하는 공정을 포함하고,
    상기 산화지르코늄막의 하지막은 실리콘 산화막 또는 비정질 카본이고, 상기 하지막에 대한 산화지르코늄막의 에칭 선택비는 1 이상이며,
    브롬화수소(HBr)에 대한 삼염화붕소(BCl3)의 유량비는 50% 이하인 것인, 플라즈마 에칭 방법.
  3. 제1항 또는 제2항에 있어서, 상기 가스로부터 생성된 플라즈마는, 수소(H2)로 이루어지는 가스로부터 생성된 플라즈마를 포함하는 것인, 플라즈마 에칭 방법.
  4. 플라즈마 에칭 방법에 있어서,
    삼염화붕소(BCl3)와 브롬화수소(HBr), 및 수소(H2)로 이루어지는 가스로부터 생성된 플라즈마에 의해, 제1 마스크에 형성된 원하는 패턴으로 산화지르코늄막을 포함하는 막을 에칭하는 공정을 포함하고,
    상기 산화지르코늄막의 하지막은 실리콘 산화막 또는 비정질 카본이고, 상기 하지막에 대한 산화지르코늄막의 에칭 선택비는 1 이상이며,
    수소(H2)의 유량은 브롬화수소(HBr)의 유량보다 많은 것인, 플라즈마 에칭 방법.
  5. 플라즈마 에칭 방법에 있어서,
    삼염화붕소(BCl3), 염소(Cl2) 또는 사염화규소(SiCl4) 중 어느 하나와, 수소(H2) 또는 메탄(CH4) 중 어느 하나로 이루어지는 가스로부터 생성된 플라즈마에 의해, 제1 마스크에 형성된 원하는 패턴으로 산화지르코늄막을 포함하는 막을 에칭하는 공정을 포함하고,
    상기 산화지르코늄막의 하지막은 실리콘 산화막 또는 비정질 카본이며, 상기 하지막에 대한 산화지르코늄막의 에칭 선택비는 1 이상인 것인, 플라즈마 에칭 방법.
  6. 플라즈마 에칭 방법에 있어서,
    삼염화붕소(BCl3)와, 수소(H2)로 이루어지는 가스로부터 생성된 플라즈마에 의해, 제1 마스크에 형성된 원하는 패턴으로 산화지르코늄막을 포함하는 막을 에칭하는 공정을 포함하고,
    상기 산화지르코늄막의 하지막은 실리콘 산화막 또는 비정질 카본이고, 상기 하지막에 대한 산화지르코늄막의 에칭 선택비는 1 이상이며,
    삼염화붕소(BCl3)의 유량은 수소(H2)의 유량보다 적은 것인, 플라즈마 에칭 방법.
  7. 제1항, 제2항, 제4항, 제5항 또는 제6항 중 어느 한 항에 기재된 플라즈마 에칭 방법은, 희가스를 포함하는 것인, 플라즈마 에칭 방법.
  8. 제1항, 제2항, 제4항, 제5항 또는 제6항 중 어느 한 항에 있어서, 상기 제1 마스크는, 포토레지스트 마스크, 실리콘 산화막, 비정질 카본막 또는 스핀 온 카본막 중 어느 하나로 형성되는 것인, 플라즈마 에칭 방법.
  9. 제1항, 제2항, 제4항, 제5항 또는 제6항 중 어느 한 항에 있어서, 제2 가스를 도입하고,
    상기 제2 가스로부터 생성된 플라즈마에 의해, 상기 산화지르코늄막을 제2 마스크로 하여,
    상기 산화지르코늄막에 형성된 원하는 패턴으로 상기 산화지르코늄막의 하층막인 실리콘 산화막, 비정질 카본막 또는 스핀 온 카본막을 에칭하는, 플라즈마 에칭 방법.
  10. 제1항, 제2항, 제4항, 제5항 또는 제6항 중 어느 한 항에 기재된 플라즈마 에칭 방법에 의해, 패턴이 형성된 제1 마스크를 이용해서 산화지르코늄막을 포함하는 막을 에칭하여, 상기 산화지르코늄막에 패턴을 형성하는 공정을 포함하는, 패턴 형성 방법.
  11. 제1항, 제2항, 제4항, 제5항 또는 제6항 중 어느 한 항에 기재된 플라즈마 에칭 방법에 의해, 산화지르코늄막을 포함하는 막을 에칭한 후의 챔버 내를 클리닝하는 공정을 포함하는, 클리닝 방법.
  12. 플라즈마 에칭 방법에 있어서,
    브롬화수소(HBr)로 이루어지는 가스로부터 생성된 플라즈마에 의해, 제1 마스크에 형성된 원하는 패턴으로 산화지르코늄막을 포함하는 막을 에칭하는 공정을 포함하고,
    상기 산화지르코늄막의 하지막은 비정질 카본이며, 상기 하지막에 대한 산화지르코늄막의 에칭 선택비는 무한대인 것인, 플라즈마 에칭 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190129730A (ko) * 2018-05-11 2019-11-20 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201811873D0 (en) 2018-07-20 2018-09-05 Oxford Instruments Nanotechnology Tools Ltd Semiconductor etching methods
CN111261509B (zh) * 2018-11-30 2024-05-10 比亚迪半导体股份有限公司 在硅基体中蚀刻沟槽的方法及其应用
JP2022146092A (ja) * 2021-03-22 2022-10-05 東京エレクトロン株式会社 基板処理方法及び基板処理装置
CN115376908A (zh) * 2022-08-26 2022-11-22 北京北方华创微电子装备有限公司 GaN衬底的刻蚀方法
WO2024157943A1 (ja) * 2023-01-27 2024-08-02 東京エレクトロン株式会社 基板処理方法及び基板処理システム

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146787A (ja) 2002-07-18 2004-05-20 Air Products & Chemicals Inc 高誘電率材料のエッチング方法及び高誘電率材料の堆積チャンバーのクリーニング方法
JP2004296477A (ja) * 2003-03-25 2004-10-21 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005252186A (ja) 2004-03-08 2005-09-15 Semiconductor Leading Edge Technologies Inc エッチング装置及びエッチング方法
KR20090031183A (ko) * 2007-09-21 2009-03-25 가부시키가이샤 히다치 하이테크놀로지즈 시료의 플라즈마 에칭방법
KR20130085969A (ko) * 2012-01-20 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 그 제작 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6379575B1 (en) * 1997-10-21 2002-04-30 Applied Materials, Inc. Treatment of etching chambers using activated cleaning gas
US6014979A (en) * 1998-06-22 2000-01-18 Applied Materials, Inc. Localizing cleaning plasma for semiconductor processing
US6503845B1 (en) * 2001-05-01 2003-01-07 Applied Materials Inc. Method of etching a tantalum nitride layer in a high density plasma
US7357138B2 (en) * 2002-07-18 2008-04-15 Air Products And Chemicals, Inc. Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials
JP4723503B2 (ja) * 2003-05-30 2011-07-13 東京エレクトロン株式会社 高ｋ誘電体材料をエッチングするための方法とシステム
US7012027B2 (en) * 2004-01-27 2006-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Zirconium oxide and hafnium oxide etching using halogen containing chemicals
JP2006339523A (ja) * 2005-06-03 2006-12-14 Taiyo Nippon Sanso Corp 半導体処理装置のクリーニング方法および高誘電率酸化膜のエッチング方法
US20070056925A1 (en) * 2005-09-09 2007-03-15 Lam Research Corporation Selective etch of films with high dielectric constant with H2 addition
US8563410B2 (en) * 2009-11-25 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. End-cut first approach for critical dimension control
US20120244693A1 (en) * 2011-03-22 2012-09-27 Tokyo Electron Limited Method for patterning a full metal gate structure
JP6255187B2 (ja) * 2013-08-20 2017-12-27 東京エレクトロン株式会社 シリコン酸化膜をエッチングする方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146787A (ja) 2002-07-18 2004-05-20 Air Products & Chemicals Inc 高誘電率材料のエッチング方法及び高誘電率材料の堆積チャンバーのクリーニング方法
JP2004296477A (ja) * 2003-03-25 2004-10-21 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005252186A (ja) 2004-03-08 2005-09-15 Semiconductor Leading Edge Technologies Inc エッチング装置及びエッチング方法
KR20090031183A (ko) * 2007-09-21 2009-03-25 가부시키가이샤 히다치 하이테크놀로지즈 시료의 플라즈마 에칭방법
KR20130085969A (ko) * 2012-01-20 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 그 제작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190129730A (ko) * 2018-05-11 2019-11-20 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치
US10847379B2 (en) 2018-05-11 2020-11-24 Tokyo Electron Limited Etching method and etching apparatus

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Publication number Publication date
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US10290510B2 (en) 2019-05-14
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