KR102513878B1 - 반도체 장치의 제작 방법 - Google Patents

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아키히사 시모무라
가츠아키 도치바야시
유타 엔도
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기판 위에 반도체를 형성하는 단계; 반도체 위에 제 1 도전체를 형성하는 단계; 제 1 도전체 위에 제 1 절연체를 형성하는 단계; 제 1 절연체 위에 레지스트를 형성하는 단계; 레지스트에 노광 및 현상을 행하여 제 1 영역 및 제 2 영역을 잔존시키고 제 1 절연체의 일부를 노출시키는 단계; 기판의 상면에 수직인 방향으로 바이어스를 인가하고, 탄소 및 할로젠을 함유하는 가스를 사용하여 플라스마를 생성시키는 단계; 및 플라스마에 의하여 유기 물질을 퇴적 및 에칭하는 단계를 포함하는, 반도체 장치의 제작 방법이다. 제 1 절연체의 노출된 부분에서는 유기 물질의 에칭 레이트가 유기 물질의 퇴적 레이트보다 높고, 제 1 영역의 측면에서는 유기 물질의 퇴적 레이트가 유기 물질의 에칭 레이트보다 높다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 예를 들어, 반도체, 도전체, 절연체, 트랜지스터, 또는 반도체 장치에 관한 것이다. 본 발명은 예를 들어, 반도체, 도전체, 절연체, 트랜지스터, 또는 반도체 장치의 제작 방법에 관한 것이다. 본 발명은 예를 들어, 반도체, 도전체, 절연체, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 메모리 장치, 프로세서, 또는 전자 기기에 관한 것이다. 본 발명은 반도체, 도전체, 절연체, 표시 장치, 액정 표시 장치, 발광 장치, 메모리 장치, 또는 전자 기기의 제작 방법에 관한 것이다. 본 발명은 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 메모리 장치, 또는 전자 기기의 구동 방법에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는, 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 의미한다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
절연 표면을 가지는 기판 위의 반도체를 사용하여 트랜지스터를 형성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로 및 표시 장치 등, 광범위한 반도체 장치에 적용되고 있다. 트랜지스터에 적용 가능한 반도체로서 실리콘이 알려져 있다.
트랜지스터의 반도체로서 사용하는 실리콘으로서는, 용도에 따라 비정질 실리콘 또는 다결정 실리콘을 사용한다. 예를 들어, 대형 표시 장치에 포함되는 트랜지스터의 경우, 확립된 기술로 대형 기판에 막을 형성하는 데 사용될 수 있는 비정질 실리콘을 사용하는 것이 바람직하다. 구동 회로와 화소 회로가 같은 기판 위에 형성되는 고성능의 표시 장치에 포함되는 트랜지스터의 경우, 전계 효과 이동도가 높은 트랜지스터를 형성하는데 사용될 수 있는 다결정 실리콘을 사용하는 것이 바람직하다. 다결정 실리콘의 형성 방법으로서는, 비정질 실리콘에 행하는 고온 가열 처리 또는 레이저 광 처리가 알려져 있다.
근년에 들어, 산화물 반도체(대표적으로는 In-Ga-Zn 산화물)를 포함하는 트랜지스터가 활발히 개발되고 있다.
산화물 반도체는 오래전부터 연구되고 있다. 1988년에는 반도체 소자에 사용 가능한 결정 In-Ga-Zn 산화물이 개시되었다(특허문헌 1 참조). 1995년에는 산화물 반도체를 포함하는 트랜지스터가 발명되고, 그 전기 특성이 개시되었다(특허문헌 2 참조).
산화물 반도체를 포함하는 트랜지스터는 비정질 실리콘 또는 다결정 실리콘을 포함하는 트랜지스터와는 다른 특징을 가진다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터를 사용한 표시 장치는 소비전력이 낮은 것이 알려져 있다. 산화물 반도체는 스퍼터링법 등으로 형성될 수 있기 때문에 대형 표시 장치에 포함되는 트랜지스터에 사용될 수 있다. 산화물 반도체를 포함하는 트랜지스터는 전계 효과 이동도가 높기 때문에, 예를 들어 구동 회로와 화소 회로가 같은 기판 위에 형성된 고성능의 표시 장치를 얻을 수 있다. 또한, 비정질 실리콘을 포함하는 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 줄일 수 있다는 장점이 있다.
일본 공개 특허출원 제 S63-239117호 PCT 국제출원 제 H11-505377의 일본어 번역문
미세한 형상을 제공하는 것을 과제로 한다. 채널 길이가 짧은 트랜지스터를 제공하는 것을 또 하나의 과제로 한다. 서브스레숄드(subthreshold) 스윙값이 작은 트랜지스터를 제공하는 것을 또 하나의 과제로 한다. 단채널 효과가 작은 트랜지스터를 제공하는 것을 또 하나의 과제로 한다. 노멀리 오프의 전기 특성을 가지는 트랜지스터를 제공하는 것을 또 하나의 과제로 한다. 오프 상태에서의 누설 전류가 낮은 트랜지스터를 제공하는 것을 또 하나의 과제로 한다. 전기 특성이 우수한 트랜지스터를 제공하는 것을 또 하나의 과제로 한다. 신뢰성이 높은 트랜지스터를 제공하는 것을 또 하나의 과제로 한다. 주파수 특성이 높은 트랜지스터를 제공하는 것을 또 하나의 과제로 한다.
상기 트랜지스터를 포함하는 반도체 장치를 제공하는 것을 또 하나의 과제로 한다. 상기 반도체 장치를 포함하는 모듈을 제공하는 것을 또 하나의 과제로 한다. 상기 반도체 장치 또는 상기 모듈을 포함하는 전자 기기를 제공하는 것을 또 하나의 과제로 한다. 신규 반도체 장치를 제공하는 것을 또 하나의 과제로 한다. 신규 모듈을 제공하는 것을 또 하나의 과제로 한다. 신규 전자 기기를 제공하는 것을 또 하나의 과제로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
본 발명의 일 형태는, 기판 위에 반도체를 형성하는 단계; 반도체 위에 제 1 도전체를 형성하는 단계; 제 1 도전체 위에 제 1 절연체를 형성하는 단계; 제 1 절연체 위에 레지스트를 형성하는 단계; 레지스트에 노광 및 현상을 행하여 레지스트의 제 2 영역 및 제 3 영역을 잔존시키고 제 1 절연체의 일부를 노출시키는 단계; 기판의 상면에 수직인 방향으로 바이어스를 인가하고, 탄소 및 할로젠을 함유하는 가스를 사용하여 플라스마를 생성시키는 단계; 플라스마에 의하여 유기 물질을 퇴적 및 에칭하는 단계; 유기 물질, 제 2 영역, 및 제 3 영역을 마스크로서 이용하여 제 1 절연체를 에칭하여, 제 2 절연체 및 제 3 절연체를 형성하고 제 1 도전체를 노출시키는 단계; 제 2 절연체 및 제 3 절연체를 마스크로서 이용하여 제 1 도전체를 에칭하여, 제 2 도전체 및 제 3 도전체를 형성하고 반도체를 노출시키는 단계; 유기 물질, 제 2 영역, 및 제 3 영역을 제거하는 단계; 반도체의 노출된 부분 위에 제 4 절연체를 형성하는 단계; 및 제 4 절연체 위에 제 4 도전체를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법이다. 이 실시형태에서, 제 1 절연체의 노출된 부분에서는 유기 물질의 에칭 레이트가 유기 물질의 퇴적 레이트보다 높고, 제 2 영역의 측면에서는 유기 물질의 퇴적 레이트가 유기 물질의 에칭 레이트보다 높다.
상술한 본 발명의 일 형태의 구조에서, 제 2 도전체와 제 3 도전체 사이의 거리는 제 2 영역과 제 3 영역 사이의 거리의 80% 이하이다.
미세한 형상을 제공할 수 있다. 채널 길이가 짧은 트랜지스터를 제공할 수 있다. 서브스레숄드 스윙값이 작은 트랜지스터를 제공할 수 있다. 단채널 효과가 작은 트랜지스터를 제공할 수 있다. 노멀리 오프의 전기 특성을 가지는 트랜지스터를 제공할 수 있다. 오프 상태에서의 누설 전류가 낮은 트랜지스터를 제공할 수 있다. 전기 특성이 우수한 트랜지스터를 제공할 수 있다. 신뢰성이 높은 트랜지스터를 제공할 수 있다. 주파수 특성이 높은 트랜지스터를 제공할 수 있다.
상기 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 상기 반도체 장치를 포함하는 모듈을 제공할 수 있다. 상기 반도체 장치 또는 상기 모듈을 포함하는 전자 기기를 제공할 수 있다. 신규 반도체 장치를 제공할 수 있다. 신규 모듈을 제공할 수 있다. 신규 전자 기기를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 나타낼 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1의 (A) 내지 (E)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도이다.
도 2의 (A) 내지 (E)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도이다.
도 3의 (A) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도이다.
도 4의 (A) 내지 (E)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도이다.
도 5의 (A) 내지 (E)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도이다.
도 6의 (A) 내지 (E)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도이다.
도 7의 (A) 내지 (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도이다.
도 8의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도이다.
도 9의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도이다.
도 10의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도이다.
도 11의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도이다.
도 12 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 단면도이다.
도 13의 (A) 내지 (E)는 본 발명의 일 형태에 따른 트랜지스터의 단면도 및 밴드도이다.
도 14의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도이다.
도 15의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도이다.
도 16의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도이다.
도 17의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도이다.
도 18의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 상면도 및 단면도이다.
도 19의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 단면도이다.
도 20의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도이다.
도 21은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도이다.
도 22는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도이다.
도 23은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도이다.
도 24의 (A) 및 (B)는 본 발명의 일 형태에 따른 메모리 장치를 도시한 회로도이다.
도 25는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도이다.
도 26은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도이다.
도 27은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도이다.
도 28의 (A) 및 (B)는 각각 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도이다.
도 29의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 블록도이다.
도 30의 (A) 및 (B)는 각각 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도이다.
도 31의 (A) 및 (B)는 각각 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도이다.
도 32의 (A1) 내지 (A3) 그리고 (B1) 내지 (B3)은 본 발명의 일 형태에 따른 반도체 장치의 사시도 및 단면도이다.
도 33은 본 발명의 일 형태에 따른 반도체 장치를 도시한 블록도이다.
도 34는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도이다.
도 35의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도, 상면도, 및 단면도이다.
도 36의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도 및 단면도이다.
도 37의 (A) 내지 (F)는 각각 본 발명의 일 형태에 따른 전자 기기를 도시한 사시도이다.
도 38의 (A) 내지 (C)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지이고, 도 38의 (D)는 CAAC-OS의 단면 개략도이다.
도 39의 (A) 내지 (D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다.
도 40의 (A) 내지 (C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것이다.
도 41의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것이다.
도 42는 전자 조사로 인한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것이다.
도 43의 (A) 및 (B)는 CAAC-OS 및 nc-OS의 퇴적 모델을 나타낸 개략도이다.
도 44의 (A) 내지 (C)는 InGaZnO4 결정 및 펠릿을 나타낸 것이다.
도 45의 (A) 내지 (D)는 CAAC-OS의 퇴적 모델을 나타낸 개략도이다.
도 46의 (A) 및 (B)는 STEM 이미지이다.
도 47의 (A) 및 (B)는 STEM 이미지이다.
도 48의 (A) 및 (B)는 트랜지스터의 상면도 및 단면도이다.
도 49의 (A) 및 (B)는 트랜지스터의 Id-Vg 특성을 나타낸 것이다.
도 50의 (A) 및 (B)는 트랜지스터의 Id-Vg 특성을 나타낸 것이다.
도 51의 (A) 내지 (C)는 각각 본 발명의 일 형태에 따른 트랜지스터를 도시한 단면도이다.
도 52의 (A) 내지 (C)는 각각 본 발명의 일 형태에 따른 트랜지스터를 도시한 단면도이다.
도 53의 (A) 내지 (C)는 각각 본 발명의 일 형태에 따른 트랜지스터를 도시한 단면도이다.
이하에서, 본 발명의 실시형태 및 실시예에 대하여 도면을 참조하여 자세히 설명한다. 그러나, 본 발명은 이하의 기재에 한정되지 않고, 여기에 개시된 실시형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해된다. 또한, 본 발명은 실시형태 및 실시예의 기재에 한정하여 해석되지 않는다. 본 발명의 구조를 도면을 참조하여 설명하는 데 있어서, 상이한 도면 중 같은 부분에는 공통의 부호를 사용한다. 또한, 비슷한 부분에는 같은 해치 패턴을 적용하고, 그 비슷한 부분을 특별히 부호로 나타내지 않는 경우가 있다.
또한, 도면에서의 크기, 막(층) 두께, 또는 영역은 간략화를 위하여 과장되어 있는 경우가 있다.
본 명세서에서, "막"과 "층"이라는 용어는 서로 교체될 수 있다.
전압이란 어떤 전위와 기준 전위(예를 들어, 소스 전위 또는 접지 전위(GND)) 간의 전위차를 말하는 경우가 많다. 전압을 전위라고 할 수 있고, 그 반대도 마찬가지이다. 또한 일반적으로, 전위(전압)는 상대적인 것이며, 어떤 전위에 대한 상대적인 양에 따라 정해진다. 따라서, '접지 전위' 등으로 표기되는 전위가 반드시 0V인 것은 아니다. 예를 들어, 회로에서 가장 낮은 전위를 '접지 전위'라고 표기하여도 좋다. 또는, 회로에서 중간 정도의 전위를 '접지 전위'라고 표기하여도 좋다. 이들 경우에는 그 전위를 기준으로 하여 양의 전위 및 음의 전위가 설정된다.
또한, "제 1" 및 "제 2"와 같은 서수사는 편의상 사용되는 것이며, 단계의 순서 또는 층의 적층 순서를 나타내지 않는다. 따라서 예를 들어, "제 1"이라는 용어를 "제 2" 또는 "제 3" 등의 용어로 적절히 바꿀 수 있다. 또한, 본 명세서 등에서 서수사는 본 발명의 일 형태를 특정하는 서수사와 대응하지 않는 경우가 있다.
또한, "반도체"는 예를 들어, 도전성이 충분히 낮을 때, "절연체"의 특성을 가지는 경우가 있다. 또한, "반도체"와 "절연체"는 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서의 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서의 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한, "반도체"는 예를 들어, 도전성이 충분히 높을 때, "도전체"의 특성을 가지는 경우가 있다. 또한, "반도체"와 "도전체"는 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서의 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서의 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한, 반도체의 불순물이란 예를 들어, 반도체의 주성분 외의 원소를 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 함유되면, 반도체에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 1족 원소, 2족 원소, 14족 원소, 15족 원소, 및 주성분 외의 전이 금속이 포함되고, 구체적으로는 예를 들어, 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체의 경우, 수소 등의 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다. 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
본 명세서에서, "A가 농도 B의 영역을 가진다"라는 구(句)는 예를 들어, "A의 어떤 영역의 전체 영역의 깊이 방향의 농도가 B이다", "A의 어떤 영역의 깊이 방향의 평균 농도가 B이다", "A의 어떤 영역의 깊이 방향의 농도의 중앙값이 B이다", "A의 어떤 영역의 깊이 방향의 농도의 최대값이 B이다", "A의 어떤 영역의 깊이 방향의 농도의 최소값이 B이다", "A의 어떤 영역의 깊이 방향의 농도의 수렴값이 B이다", 및 "측정에서 확실할 것 같은 값이 얻어지는 A의 어떤 영역의 농도가 B이다"를 포함한다.
본 명세서에서, "A가 크기 B, 길이 B, 두께 B, 폭 B, 또는 거리 B의 영역을 가진다"라는 구는 예를 들어, "A의 어떤 영역의 전체 영역의 크기, 길이, 두께, 폭, 또는 거리가 B이다", "A의 어떤 영역의 크기, 길이, 두께, 폭, 또는 거리의 평균값이 B이다", "A의 어떤 영역의 크기, 길이, 두께, 폭, 또는 거리의 중앙값이 B이다", "A의 어떤 영역의 크기, 길이, 두께, 폭, 또는 거리의 최대값이 B이다", "A의 어떤 영역의 크기, 길이, 두께, 폭, 또는 거리의 최소값이 B이다", "A의 어떤 영역의 크기, 길이, 두께, 폭, 또는 거리의 수렴값이 B이다", 및 "측정에서 확실할 것 같은 값이 얻어지는 A의 어떤 영역의 크기, 길이, 두께, 폭, 또는 거리가 B이다"를 포함한다.
또한, 채널 길이란 예를 들어, 트랜지스터의 평면도에서, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 길이가 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 따라서 본 명세서에서, 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 마주 보는 부분의 길이를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 폭이 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 한정되지 않는 경우가 있다. 따라서, 본 명세서에서는, 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터의 구조에 따라서는, 채널이 실제로 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)은, 트랜지스터의 평면도에 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 함)과는 다른 경우가 있다. 예를 들어, 입체적인 구조를 가지는 트랜지스터에서는, 실효적인 채널 폭이 트랜지스터의 평면도에 나타내어지는 외견상의 채널 폭보다 길고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 입체적인 구조를 가지는 미세화된 트랜지스터에서는, 반도체의 측면에 형성되는 채널 영역의 비율이 높은 경우가 있다. 이 경우, 채널이 실제로 형성될 때 얻어지는 실효적인 채널 폭이, 평면도에 나타내어지는 외견상의 채널 폭보다 길다.
입체적인 구조를 가지는 트랜지스터에서는, 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하기 위해서는, 가정 조건으로서 반도체의 형상을 알고 있는 것으로 상정할 필요가 있다. 따라서, 반도체의 형상을 정확하게 모르는 경우에는, 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 평면도에서, 반도체와 게이트 전극이 서로 중첩하는 영역에서 소스와 드레인이 서로 마주 보는 부분의 길이인 외견상의 채널 폭을 SCW(surrounded channel width)라고 말하는 경우가 있다. 또한, 본 명세서에서, 단순히 "채널 폭"이라는 용어를 사용하는 경우에는, SCW 및 외견상의 채널 폭을 나타낼 수 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는, 실효적인 채널 폭을 나타낼 수 있는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하고 분석함으로써 정해질 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산에 의하여 얻는 경우, SCW를 계산에 사용할 수 있다. 그 경우, 실효적인 채널 폭을 사용하여 계산한 값과는 값이 다를 수 있다.
또한, 본 명세서에서, "A는 단부가 B의 단부를 넘어 연장되어 있는 형상을 가진다"라는 기재는 예를 들어, 상면도 또는 단면도에서 A의 단부들 중 적어도 하나가 B의 단부들 중 적어도 하나보다 외측에 위치하는 경우를 가리킬 수 있다. 따라서, 예를 들어 "A는 단부가 B의 단부를 넘어 연장되어 있는 형상을 가진다"라는 기재를, "상면도에서 A의 하나의 단부는 B의 하나의 단부보다 외측에 위치한다"라고 읽을 수 있다.
본 명세서에서, "평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "실질적으로 평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -30° 이상 30° 이하임을 나타낸다. "수직"이라는 용어는 두 직선 사이에 형성되는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다. "실질적으로 수직"이라는 용어는 두 직선 사이에 형성되는 각도가 60° 이상 120° 이하임을 나타낸다.
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
<가공 방법 1>
본 발명의 일 형태에 따른 도전체, 절연체, 또는 반도체의 가공 방법에 대하여 이하에서 설명한다.
먼저, 층(116), 및 층(116) 위의 층(110)을 준비한다(도 1의 (A) 참조). 층(116)으로서는 도전체, 절연체, 또는 반도체를 사용할 수 있다. 또한, 층(110)으로서는 도전체, 절연체, 또는 반도체를 사용할 수 있다.
도전체는 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 함유하는 도전체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 합금 또는 화합물을 사용하여도 좋고, 예를 들어 알루미늄을 함유하는 도전체, 구리 및 타이타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석, 및 산소를 함유하는 도전체, 또는 타이타늄 및 질소를 함유하는 도전체 등을 사용하여도 좋다.
절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 절연체로서 사용하여도 좋다. 특히, 실리콘을 함유하는 산화물을 사용하는 것이 바람직하다.
반도체로서는, 실리콘 또는 저마늄 등의 14족 반도체, 탄소화 실리콘, 저마늄 실리사이드, 비소화 갈륨, 인화 인듐, 셀레늄화 아연, 황화 카드뮴, 또는 산화물 반도체 등의 화합물 반도체, 또는 유기 반도체 등을 사용하여도 좋다. 산화물 반도체에 대해서는 후술한다.
다음에, BARC(bottom anti-reflective coating)를 형성한다. 그리고, 레지스트를 형성한다. 그 후, 레지스트를 가공한다. 레지스트를 가공하기 위해서는 먼저, 포토마스크 등을 사용하여 레지스트를 노광한다. 이때 BARC의 작용에 의하여 헐레이션(halation)을 억제할 수 있다. 다음에, 현상 용액을 사용하여 노광 영역을 제거하거나 또는 잔존시켜 레지스트(122)를 형성한다. 레지스트의 노광에는 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, 또는 극자외선(EUV) 광 등을 사용하여도 좋다. 또는, 기판과 투영 렌즈 사이의 부분에 액체(예를 들어, 물)를 채워서 노광을 행하는 액침 기술을 채용하여도 좋다. 상술한 광 대신에, 전자 빔 또는 이온빔을 사용하여도 좋다. 또한, 전자 빔 또는 이온 빔을 사용하는 경우에는 포토마스크는 불필요하다.
다음에, 레지스트(122)를 마스크로서 이용하여 BARC를 에칭하여 BARC(120)를 형성한다(도 1의 (B) 참조). 또한, BARC(120) 대신에, 반사 방지층의 기능을 가지지 않는 유기 또는 무기 물질을 사용하여도 좋은 경우가 있다. BARC(120)가 없는 구조를 채용하여도 좋은 경우가 있다.
레지스트들(122) 사이의 거리를 L0으로 나타낸다. L0의 최소값(최소 피처 크기라고도 함)은 노광 장치 또는 레지스트 등에 따라 정해진다.
다음에, 플라스마 처리를 행한다. 플라스마 처리는 평행 평판 반응성 이온 에칭(RIE) 방법 또는 유도 결합 플라스마(ICP) 에칭 방법 등에 의하여 행할 수 있다.
탄소 및 할로젠을 함유하는 가스를 사용하여 플라스마를 생성시킨다. 플라스마가 레지스트(122) 등에 함유되는 탄소 및 수소 등과 반응함으로써, 가공면(예를 들어, 레지스트(122)의 상면 및 측면, BARC(120)의 측면, 및 층(110)의 노출된 부분) 위에 유기 물질이 퇴적된다. 유기 물질은 등방적으로 퇴적된다. 여기서, 층(116 및 110)의 상면에 수직인 방향으로 바이어스를 인가하면, 유기 물질의 퇴적과 에칭이 동시에 일어난다. 바이어스 인가의 방향의 에칭 레이트가 높기 때문에, 유기 물질의 에칭은 이방적으로 행해진다.
탄소 및 할로젠을 함유하는 가스로서는 예를 들어, 삼플루오린화메테인 가스, 사플루오린화메테인 가스, 육플루오린화메테인 가스, 육플루오린화프로페인 가스, 팔플루오린화프로페인 가스, 또는 팔플루오린화사이클로뷰테인 가스 등의 탄소 및 플루오린을 함유하는 가스; 또는 사염화 탄소 가스 등의 탄소 및 염소를 함유하는 가스 등을 사용할 수 있다. 또는, 헬륨 또는 아르곤 등의 희가스, 및 수소 등을 혼합하여 사용하여도 좋다.
유기 물질의 퇴적 레이트 및 에칭 레이트는 다양한 조건의 복합적인 작용에 의하여 정해진다. 예를 들어, 플라스마의 생성에 사용하는 가스의 탄소 비율을 높이면 퇴적 레이트가 높아지고, 상기 가스의 할로젠 비율을 높이면 에칭 레이트가 높아진다. 또한 예를 들어, 바이어스를 낮추면 에칭 레이트가 낮아지고, 바이어스를 높이면 에칭 레이트가 높아진다. 여기서, 바이어스 인가의 방향의 에칭 레이트를 퇴적 레이트보다 높게 하는 조건을 사용한다. 이에 따라 레지스트(122)의 상면 및 층(110)의 노출된 부분 상의 유기 물질은 거의 퇴적되자마자 에칭된다. 또한, 층(110)의 노출된 부분도 에칭된다. 또한, 플라스마 처리의 조건에 따라서는 층(110)의 노출된 부분을 에칭하지 않는 것이 가능하다. 또한, 플라스마 처리의 조건을 여러 단계로, 예를 들어 2단계 또는 3단계로 바꿀 수 있다.
한편, 레지스트(122)의 측면 및 BARC(120)의 측면에서는 유기 물질의 에칭 레이트가 그 퇴적 레이트보다 낮다. 따라서, 이들 영역에는 유기 물질(124)이 퇴적된다(도 1의 (C) 참조).
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 마스크로서 이용하여 층(110) 및 층(116)을 에칭하여 층(110a 및 110b) 및 층(116a 및 116b)을 형성한다(도 1의 (D) 참조). 층(110) 및 층(116)의 에칭은 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다. 이때 유기 물질(124)을 제거하여도 좋다. 또한, 층(110a)과 층(110b)은 깊이 방향에서 서로 연결되어 있어도 좋다. 또한, 층(116a)과 층(116b)은 깊이 방향에서 서로 연결되어 있어도 좋다.
층들(116a 및 116b) 사이의 거리를 L1로 나타낸다. L1은 유기 물질(124)의 두께만큼 L0보다 짧다. 즉, 노광 장치 또는 레지스트에 따라 정해지는 최소 피처 크기보다 작은 형상을 얻을 수 있다.
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 제거함으로써 최소 피처 크기보다 작은 구멍을 형성할 수 있다(도 1의 (E) 참조). 유기 물질(124), 레지스트(122), 및 BARC(120)의 제거는 플라스마 애싱 등의 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다.
이때 층(110a)은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 2 영역은 제 1 영역과 제 3 영역 사이에 위치한다. 제 1 영역은 평탄한 영역이다. 제 2 영역 및 제 3 영역은 각각 경사를 가진다. 제 2 영역의 경사는 제 3 영역의 경사보다 완만하다. 제 2 영역에서는, 제 1 영역 근방과 제 3 영역 근방에 경사도의 편차가 있어도 좋다. 예를 들어, 제 1 영역 근방에 가파른 경사를 가져도 좋고, 제 3 영역 근방에 완만한 경사를 가져도 좋다. 이러한 층(110a)의 형상에 의하여 층(110a) 위에 형성되는 층의 단차 피복성을 높일 수 있으므로, 형상 불량이 생기기 어려워진다. 층(110b)에 대해서도 마찬가지이다. 또한, 경사란 두께의 변화를 말하고, 경사각은 직각이어도 좋다.
<가공 방법 2>
도 2의 (A) 내지 (E)에 나타낸 바와 같이, 플라스마 처리의 조건을 바꿔서 도 1의 (E)와는 다른 형상을 얻을 수 있다.
도 2의 (A) 및 (B)는 각각 도 1의 (A) 및 (B)와 동일하기 때문에 그 설명을 생략한다.
다음에, 플라스마 처리를 행한다. 플라스마 처리에 의하여 유기 물질의 퇴적과 에칭이 일어난다. 또한, 층(110)의 노출된 부분도 에칭된다. 여기서, 레지스트(122) 및 BARC(120)의 측면에 유기 물질(124)을 퇴적시키면서 층(116)이 노출될 때까지 층(110)을 에칭함으로써, 층(110a) 및 층(110b)을 형성한다(도 2의 (C) 참조). 또한, 층(110a)과 층(110b)은 깊이 방향에서 서로 연결되어 있어도 좋다.
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 마스크로서 이용하여 층(116)을 에칭하여 층(116a 및 116b)을 형성한다(도 2의 (D) 참조). 층(116)의 에칭은 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다. 이때 유기 물질(124)을 제거하여도 좋다. 또한, 층(116a)과 층(116b)은 깊이 방향에서 서로 연결되어 있어도 좋다.
층들(116a 및 116b) 사이의 거리를 L1로 나타낸다. L1은 유기 물질(124)의 두께만큼 L0보다 짧다. 즉, 노광 장치 또는 레지스트에 따라 정해지는 최소 피처 크기보다 작은 형상을 얻을 수 있다.
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 제거함으로써 최소 피처 크기보다 작은 구멍을 형성할 수 있다(도 2의 (E) 참조). 유기 물질(124), 레지스트(122), 및 BARC(120)의 제거는 플라스마 애싱 등의 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다.
이때 층(110a)은 제 1 영역 및 제 2 영역을 포함한다. 제 1 영역은 평탄한 영역이다. 제 2 영역은 경사를 가진다. 제 2 영역에서, 경사도의 편차가 있어도 좋다. 예를 들어, 제 2 영역은 제 1 영역 근방에 가파른 경사를 가지고, 제 1 영역에서의 거리가 멀어질수록 이 경사가 서서히 완만해지는 형상을 가져도 좋다. 이러한 층(110a)의 형상에 의하여 층(110a) 위에 형성되는 층의 단차 피복성을 높일 수 있으므로, 형상 불량이 생기기 어려워진다. 층(110b)에 대해서도 마찬가지이다.
<가공 방법 3>
도 3의 (A) 내지 (D)에 나타낸 바와 같이, 플라스마 처리의 조건을 바꿔서 도 1의 (E) 및 도 2의 (E)와는 다른 형상을 얻을 수 있다.
도 3의 (A) 및 (B)는 각각 도 1의 (A) 및 (B)와 동일하기 때문에 그 설명을 생략한다.
다음에, 플라스마 처리를 행한다. 플라스마 처리에 의하여 유기 물질의 퇴적과 에칭이 일어난다. 또한, 층(110)의 노출된 부분도 에칭된다. 여기서, 레지스트(122) 및 BARC(120)의 측면에 유기 물질(124)을 퇴적시키면서 층(110) 및 층(116)을 에칭함으로써, 층(110a 및 110b) 및 층(116a 및 116b)을 형성한다(도 3의 (C) 참조). 또한, 층(110a)과 층(110b)은 깊이 방향에서 서로 연결되어 있어도 좋다. 또한, 층(116a)과 층(116b)은 깊이 방향에서 서로 연결되어 있어도 좋다.
층들(116a 및 116b) 사이의 거리를 L1로 나타낸다. L1은 유기 물질(124)의 두께만큼 L0보다 짧다. 즉, 노광 장치 또는 레지스트에 따라 정해지는 최소 피처 크기보다 작은 형상을 얻을 수 있다.
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 제거함으로써 최소 피처 크기보다 작은 구멍을 형성할 수 있다(도 3의 (D) 참조). 유기 물질(124), 레지스트(122), 및 BARC(120)의 제거는 플라스마 애싱 등의 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다.
이때 층(110a)은 제 1 영역 및 제 2 영역을 포함한다. 제 1 영역은 평탄한 영역이다. 제 2 영역은 경사를 가진다. 제 2 영역에서, 경사도의 편차가 있어도 좋다. 예를 들어, 제 2 영역은 제 1 영역 근방에 가파른 경사를 가지고, 제 1 영역에서의 거리가 멀어질수록 이 경사가 서서히 완만해지는 형상을 가져도 좋다. 또한, 층(116a)은 제 3 영역 및 제 4 영역을 포함한다. 제 3 영역은 평탄한 영역이다. 제 4 영역은 경사를 가진다. 제 4 영역에서, 경사도의 편차가 있어도 좋다. 예를 들어, 제 4 영역은 제 3 영역 근방에 가파른 경사를 가지고, 제 3 영역에서의 거리가 멀어질수록 이 경사가 서서히 완만해지는 형상을 가져도 좋다. 이러한 층(110a) 및 층(116a)의 형상에 의하여 층(110a) 및 층(116a) 위에 형성되는 층의 단차 피복성을 높일 수 있으므로, 형상 불량이 생기기 어려워진다. 층(110b) 및 층(116b)에 대해서도 마찬가지이다.
<가공 방법 4>
도 4의 (A) 내지 (E)에 나타낸 바와 같이, 에칭 단계를 추가하여 도 1의 (E), 도 2의 (E), 및 도 3의 (D)와는 다른 형상을 얻을 수도 있다.
도 4의 (A) 및 (B)는 각각 도 1의 (A) 및 (B)와 동일하기 때문에 그 설명을 생략한다.
다음에, 레지스트(122) 및 BARC(120)를 마스크로서 이용하여 층(110)을 에칭하여 층(116)을 노출시킴으로써, 층(110a) 및 층(110b)을 형성한다(도 4의 (C) 참조). 층(110)의 에칭은 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다. 또한, 층(110a)과 층(110b)은 깊이 방향에서 서로 연결되어 있어도 좋다.
다음에, 플라스마 처리를 행한다. 다음에, 플라스마 처리를 행한다. 플라스마 처리에 의하여 유기 물질의 퇴적과 에칭이 일어난다. 또한, 층(116)의 노출된 부분도 에칭된다. 또한, 플라스마 처리의 조건에 따라서는 층(116)의 노출된 부분을 에칭하지 않는 것도 가능하다.
한편, 레지스트(122)의 측면, BARC(120)의 측면, 및 층(110a 및 110b)의 측면에서는 유기 물질의 에칭 레이트가 그 퇴적 레이트보다 낮다. 따라서, 이들 영역에는 유기 물질(124)이 퇴적된다.
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 마스크로서 이용하여 층(116)을 에칭하여 층(116a 및 116b)을 형성한다(도 4의 (D) 참조). 층(116)의 에칭은 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다. 이때 유기 물질(124)을 제거하여도 좋다. 또한, 층(116a)과 층(116b)은 깊이 방향에서 서로 연결되어 있어도 좋다.
층들(116a 및 116b) 사이의 거리를 L1로 나타낸다. L1은 유기 물질(124)의 두께만큼 L0보다 짧다. 즉, 노광 장치 또는 레지스트에 따라 정해지는 최소 피처 크기보다 작은 형상을 얻을 수 있다.
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 제거함으로써 최소 피처 크기보다 작은 구멍을 형성할 수 있다(도 4의 (E) 참조). 유기 물질(124), 레지스트(122), 및 BARC(120)의 제거는 플라스마 애싱 등의 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다.
이때 층(116a)은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 2 영역은 제 1 영역과 제 3 영역 사이에 위치한다. 제 1 영역은 평탄한 영역이다. 제 2 영역 및 제 3 영역은 각각 경사를 가진다. 제 2 영역의 경사는 제 3 영역의 경사보다 완만하다. 제 2 영역에서, 제 1 영역 근방과 제 3 영역 근방에서 경사도의 편차가 있어도 좋다. 예를 들어, 제 1 영역 근방에 가파른 경사를 가져도 좋고, 제 3 영역 근방에 완만한 경사를 가져도 좋다. 이러한 층(116a)의 형상에 의하여 층(116a) 위에 형성되는 층의 단차 피복성을 높일 수 있으므로, 형상 불량이 생기기 어려워진다. 층(116b)에 대해서도 마찬가지이다.
<가공 방법 5>
도 5의 (A) 내지 (E)에 도시된 바와 같이, 에칭 단계를 추가하고 플라스마 처리의 조건을 바꿔서 도 1의 (E), 도 2의 (E), 도 3의 (D), 및 도 4의 (E)와는 다른 형상을 얻을 수도 있다.
도 5의 (A) 및 (B)는 각각 도 1의 (A) 및 (B)와 동일하기 때문에 그 설명을 생략한다. 도 5의 (C)는 도 4의 (C)와 동일하기 때문에 그 설명을 생략한다.
다음에, 플라스마 처리를 행한다. 플라스마 처리에 의하여 유기 물질의 퇴적과 에칭이 일어난다. 또한, 층(116)의 노출된 부분도 에칭함으로써, 층(116a) 및 층(116b)을 형성한다. 또한, 층(116a)과 층(116b)은 깊이 방향에서 서로 연결되어 있어도 좋다.
한편, 레지스트(122)의 측면, BARC(120)의 측면, 및 층(110a 및 110b)의 측면에서는 유기 물질의 에칭 레이트가 그 퇴적 레이트보다 낮다. 따라서, 이들 영역에는 유기 물질(124)이 퇴적된다(도 5의 (D) 참조).
층들(116a 및 116b) 사이의 거리를 L1로 나타낸다. L1은 유기 물질(124)의 두께만큼 L0보다 짧다. 즉, 노광 장치 또는 레지스트에 따라 정해지는 최소 피처 크기보다 작은 형상을 얻을 수 있다.
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 제거함으로써 최소 피처 크기보다 작은 구멍을 형성할 수 있다(도 5의 (E) 참조). 유기 물질(124), 레지스트(122), 및 BARC(120)의 제거는 플라스마 애싱 등의 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다.
이때 층(116a)은 제 1 영역 및 제 2 영역을 포함한다. 제 1 영역은 평탄한 영역이다. 제 2 영역은 경사를 가진다. 제 2 영역에서, 경사도의 편차가 있어도 좋다. 예를 들어, 제 2 영역은 제 1 영역 근방에 가파른 경사를 가지고, 제 1 영역에서의 거리가 멀어질수록 이 경사가 서서히 완만해지는 형상을 가져도 좋다. 이러한 층(116a)의 형상에 의하여 층(116a) 위에 형성되는 층의 단차 피복성을 높일 수 있으므로, 형상 불량이 생기기 어려워진다. 층(116b)에 대해서도 마찬가지이다.
<가공 방법 6>
도 6의 (A) 내지 (E)에 도시된 바와 같이, 층(110)을 제공하지 않음으로써 도 1의 (E), 도 2의 (E), 도 3의 (D), 도 4의 (E), 및 도 5의 (E)와는 다른 형상을 얻을 수도 있다.
먼저, 층(116)을 준비한다(도 6의 (A) 참조).
다음에, BARC를 형성한다. 그리고, 레지스트를 형성한다. 그 후, 레지스트를 가공하여 레지스트(122)를 형성한다.
다음에, 레지스트(122)를 마스크로서 이용하여 BARC를 에칭함으로써 BARC(120)를 형성한다(도 6의 (B) 참조). 또한, BARC(120)를 제공하지 않는 것도 가능한 경우가 있다.
레지스트들(122) 사이의 거리를 L0으로 나타낸다.
다음에, 플라스마 처리를 행한다. 다음에, 플라스마 처리를 행한다. 플라스마 처리에 의하여 유기 물질의 퇴적과 에칭이 일어난다. 또한, 층(110)의 노출된 부분도 에칭된다. 또한, 플라스마 처리의 조건에 따라서는 층(110)의 노출된 부분을 에칭하지 않는 것도 가능하다.
한편, 레지스트(122)의 측면 및 BARC(120)의 측면에서는 유기 물질의 에칭 레이트가 그 퇴적 레이트보다 낮다. 따라서, 이들 영역에는 유기 물질(124)이 퇴적된다(도 6의 (C) 참조).
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 마스크로서 이용하여 층(116)을 에칭하여 층(116a 및 116b)을 형성한다(도 6의 (D) 참조). 층(116)의 에칭은 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다. 이때 유기 물질(124)을 제거하여도 좋다. 또한, 층(116a)과 층(116b)은 깊이 방향에서 서로 연결되어 있어도 좋다.
층들(116a 및 116b) 사이의 거리를 L1로 나타낸다. L1은 유기 물질(124)의 두께만큼 L0보다 짧다. 즉, 노광 장치 또는 레지스트에 따라 정해지는 최소 피처 크기보다 작은 형상을 얻을 수 있다.
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 제거함으로써 최소 피처 크기보다 작은 구멍을 형성할 수 있다(도 6의 (E) 참조). 유기 물질(124), 레지스트(122), 및 BARC(120)의 제거는 플라스마 애싱 등의 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다. 도 4의 (E)의 형상을 얻은 후에 층(110a) 및 층(110b)을 제거하여, 도 6의 (E)와 비슷한 형상을 얻을 수도 있다.
이때 층(116a)은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 2 영역은 제 1 영역과 제 3 영역 사이에 위치한다. 제 1 영역은 평탄한 영역이다. 제 2 영역 및 제 3 영역은 각각 경사를 가진다. 제 2 영역의 경사는 제 3 영역의 경사보다 완만하다. 제 2 영역에서, 제 1 영역 근방과 제 3 영역 근방에서 경사도의 편차가 있어도 좋다. 예를 들어, 제 1 영역 근방에 가파른 경사를 가져도 좋고, 제 3 영역 근방에 완만한 경사를 가져도 좋다. 이러한 층(116a)의 형상에 의하여 층(116a) 위에 형성되는 층의 단차 피복성을 높일 수 있으므로, 형상 불량이 생기기 어려워진다. 층(116b)에 대해서도 마찬가지이다.
<가공 방법 7>
도 7의 (A) 내지 (D)에 도시된 바와 같이, 플라스마 처리의 조건 등을 바꿔서 도 1의 (E), 도 2의 (E), 도 3의 (D), 도 4의 (E), 도 5의 (E), 및 도 6의 (E)와는 다른 형상을 얻을 수도 있다.
도 7의 (A) 및 (B)는 각각 도 6의 (A) 및 (B)와 동일하기 때문에 그 설명을 생략한다.
다음에, 플라스마 처리를 행한다. 플라스마 처리에 의하여 유기 물질의 퇴적과 에칭이 일어난다. 또한, 층(116)의 노출된 부분도 에칭함으로써, 층(116a) 및 층(116b)을 형성한다. 또한, 층(116a)과 층(116b)은 깊이 방향에서 서로 연결되어 있어도 좋다.
한편, 레지스트(122)의 측면 및 BARC(120)의 측면에서는 유기 물질의 에칭 레이트가 그 퇴적 레이트보다 낮다. 따라서, 이들 영역에는 유기 물질(124)이 퇴적된다(도 7의 (C) 참조).
층들(116a 및 116b) 사이의 거리를 L1로 나타낸다. L1은 유기 물질(124)의 두께만큼 L0보다 짧다. 즉, 노광 장치 또는 레지스트에 따라 정해지는 최소 피처 크기보다 작은 형상을 얻을 수 있다.
다음에, 유기 물질(124), 레지스트(122), 및 BARC(120)를 제거함으로써 최소 피처 크기보다 작은 구멍을 형성할 수 있다(도 7의 (D) 참조). 유기 물질(124), 레지스트(122), 및 BARC(120)의 제거는 플라스마 애싱 등의 건식 에칭 및/또는 습식 에칭에 의하여 행할 수 있다. 도 5의 (E)의 형상을 얻은 후에 층(110a) 및 층(110b)을 제거하여, 도 7의 (D)와 비슷한 형상을 얻을 수도 있다.
이때 층(116a)은 제 1 영역 및 제 2 영역을 포함한다. 제 1 영역은 평탄한 영역이다. 제 2 영역은 경사를 가진다. 제 2 영역에서, 경사도의 편차가 있어도 좋다. 예를 들어, 제 2 영역은 제 1 영역 근방에 가파른 경사를 가지고, 제 1 영역에서의 거리가 멀어질수록 이 경사가 서서히 완만해지는 형상을 가져도 좋다. 이러한 층(116a)의 형상에 의하여 층(116a) 위에 형성되는 층의 단차 피복성을 높일 수 있으므로, 형상 불량이 생기기 어려워진다. 층(116b)에 대해서도 마찬가지이다.
상술한 바와 같이, 본 발명의 일 형태에 따른 가공 방법에 의하여, 최소 피처 크기보다 작은 크기로 층을 가공할 수 있다. 또한, 상기 가공 방법에 의하여, 형상 불량이 생기기 어려운 층을 형성할 수 있다.
<트랜지스터 1>
본 발명의 일 형태에 따른 트랜지스터에 대하여 이하에서 설명한다.
도 8의 (A), 도 9의 (A), 도 10의 (A), 및 도 11의 (A)는 트랜지스터의 제작 방법을 도시한 상면도이다. 도 8의 (B), 도 9의 (B), 도 10의 (B), 및 도 11의 (B)는 각각, 대응되는 상면도에 나타내어진 일점쇄선 A1-A2 및 A3-A4를 따라 취한 단면도이다.
먼저, 기판(400)을 준비한다.
기판(400)으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하여도 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 반도체 기판으로서는, 예를 들어 실리콘 또는 저마늄 등으로 이루어진 단체(單體) 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨 등으로 이루어진 화합물 반도체 기판을 사용한다. 상술한 반도체 기판에 절연체 영역을 제공한 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등을 사용한다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판 등을 사용한다. 금속 질화물을 포함하는 기판 또는 금속 산화물을 포함하는 기판 등을 사용한다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 또는 반도체 또는 절연체가 제공된 도전체 기판 등을 사용한다. 또는, 이들 중 어느 기판 위에 소자를 제공한 것을 사용하여도 좋다. 기판에 제공하는 소자로서는, 커패시터, 레지스터, 스위칭 소자, 발광 소자, 또는 메모리 소자 등을 사용한다.
또는, 기판(400)으로서 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판 위에 트랜지스터를 제공하는 방법으로서는, 비(非)플렉시블 기판 위에 트랜지스터를 형성한 다음에 트랜지스터를 분리하여, 플렉시블 기판인 기판(400)에 전치(轉置)하는 방법이 있다. 이 경우, 비플렉시블 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판(400)으로서는 섬유를 함유하는 시트, 필름, 또는 포일을 사용하여도 좋다. 기판(400)은 탄성을 가져도 좋다. 기판(400)은, 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판(400)은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(400)의 두께는 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 또는 더 바람직하게는 15μm 이상 300μm 이하이다. 기판(400)의 두께가 얇으면, 반도체 장치의 중량을 저감할 수 있다. 기판(400)의 두께가 얇으면, 유리 등을 사용한 경우에도, 기판(400)이 탄성, 또는 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 따라서, 떨어뜨리는 것 등에 의하여 기판(400) 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
플렉시블 기판인 기판(400)에는 예를 들어, 금속, 합금, 수지, 유리, 또는 그 섬유를 사용할 수 있다. 플렉시블 기판(400)의 선 팽창계수가 낮으면, 환경에 기인한 변형이 억제되므로 바람직하다. 플렉시블 기판(400)은 예를 들어, 선 팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성한다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선 팽창계수가 낮기 때문에 플렉시블 기판(400)에 바람직하게 사용된다.
다음에, 도전체를 형성한다. 도전체는 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, 또는 ALD(atomic layer deposition)법 등에 의하여 형성할 수 있다.
CVD법은 플라스마를 이용하는 플라스마 강화 CVD(PECVD: plasma enhanced CVD)법, 열을 이용하는 열CVD(TCVD: thermal CVD)법, 및 광을 이용하는 광CVD(photo CVD)법 등으로 분류될 수 있다. 또한, CVD법은 원료 가스에 따라서 금속 CVD(MCVD: metal CVD)법 및 유기 금속 CVD(MOCVD: metal organic CVD)법을 포함할 수 있다.
PECVD법의 경우, 비교적 낮은 온도로 고품질의 막을 얻을 수 있다. 또한, TCVD법은 플라스마를 이용하지 않기 때문에, 물체에 대한 플라스마 대미지가 적다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 또는 소자(예를 들어, 트랜지스터 또는 커패시터) 등은 플라스마로부터 전하를 받음으로써 차지 업(charge up)하는 경우가 있다. 이 경우, 축적된 전하에 의하여 반도체 장치에 포함되는 배선, 전극, 또는 소자 등이 파괴될 수 있다. TCVD법을 사용하는 경우, 이러한 플라스마 대미지가 생기지 않으므로, 반도체 장치의 수율을 높일 수 있다. 또한, TCVD법으로는, 퇴적 중에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
ALD법도 물체에 대한 플라스마 대미지가 적다. ALD법은 퇴적 중에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적 방법과 달리, CVD법 및 ALD법에서는, 물체의 표면에서의 반응에 의하여 막이 형성된다. 따라서, CVD법 및 ALD법은, 물체의 형상에 거의 상관없이, 단차 피복성을 양호하게 할 수 있다. 특히 예를 들어, ALD법은 단차 피복성 및 두께의 균일성을 양호하게 할 수 있고, 어스펙트비가 높은 개구부의 표면을 덮는 데 바람직하게 사용할 수 있다. 한편, ALD법의 퇴적 레이트는 비교적 낮기 때문에, CVD법 등의 퇴적 레이트가 높은 다른 퇴적 방법과 ALD법을 조합하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법을 사용하는 경우, 형성되는 막의 조성을 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어, CVD법 또는 ALD법에 의하여, 원료 가스의 유량비를 조정함으로써 원하는 조성의 막을 형성할 수 있다. 또한, CVD법 또는 ALD법을 사용하여, 막을 형성하는 중에 원료 가스의 유량비를 바꿈으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우에 비하여, 원료 가스의 유량비를 바꾸면서 막을 형성하는 경우에는, 반송 및 압력 조정에 걸리는 시간이 생략되기 때문에, 퇴적에 걸리는 시간을 단축할 수 있다. 따라서, 향상된 생산성으로 반도체 장치를 제작할 수 있다.
다음에, 도전체 위에 레지스트 등을 형성하고, 레지스트를 사용하여 가공을 행함으로써 도전체(413)를 형성한다. 또한, 단순히 레지스트를 형성하는 경우는, 레지스트 아래에 BARC를 형성하는 경우도 포함한다.
레지스트는 에칭 등에 의하여 물체를 가공한 후에 제거한다. 레지스트의 제거에는 플라스마 처리 및/또는 습식 에칭을 사용한다. 또한, 플라스마 처리로서는 플라스마 애싱이 바람직하다. 레지스트 등의 제거가 충분하지 않은 경우, 오존수 및/또는 농도 0.001volume% 이상 1volume% 이하의 플루오린화 수소산 등을 사용하여 잔존한 레지스트 등을 제거하여도 좋다.
도전체를 가공하여 도전체(413)를 형성함에 있어서는 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D)에 도시된 어느 가공 방법을 사용하여도 좋다.
도전체(413)가 되는 도전체로서는, 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 함유하는 도전체를 사용하여 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 예를 들어, 상술한 원소의 합금 또는 화합물을 사용하여도 좋고, 알루미늄을 함유하는 도전체, 구리 및 타이타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석, 및 산소를 함유하는 도전체, 또는 타이타늄 및 질소를 함유하는 도전체 등을 사용하여도 좋다.
그리고, 절연체(402)를 형성한다. 절연체(402)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
절연체(402)는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 절연체(402)는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 사용하여 형성하여도 좋다.
절연체(402)는, 기판(400)으로부터의 불순물의 확산을 방지하는 기능을 가져도 좋다.
다음에, 반도체를 형성한다. 반도체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음에, 가열 처리를 행하는 것이 바람직하다. 가열 처리에 의하여, 반도체의 수소 농도를 저감할 수 있는 경우가 있다. 또한, 반도체의 산소 빈자리를 저감할 수 있는 경우가 있다.
그리고, 반도체 위에 레지스트 등을 형성하고, 레지스트를 사용하여 가공을 행함으로써 반도체(406)를 형성한다(도 8의 (A) 및 (B) 참조). 이때 절연체(402)에서 위에 반도체(406)가 제공되지 않은 부분을 에칭하여도 좋다. 이와 같이 절연체(402)는 돌출부를 가지게 된다. 절연체(402)가 돌출부를 가지면, 후술하는 s-channel 구조를 쉽게 얻을 수 있다.
반도체를 가공하여 반도체(406)를 형성함에 있어서는 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D)에 도시된 어느 가공 방법을 사용하여도 좋다.
다음에, 도전체(416)를 형성한다. 도전체(416)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
도전체(416)는, 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유하는 도전체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 예를 들어, 상술한 원소의 합금 또는 화합물을 사용하여도 좋고, 알루미늄을 함유하는 도전체, 구리 및 타이타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석, 및 산소를 함유하는 도전체, 또는 타이타늄 및 질소를 함유하는 도전체 등을 사용하여도 좋다.
다음에, 절연체(410)를 형성한다(도 9의 (A) 및 (B) 참조). 절연체(410)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
절연체(410)는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가져도 좋다. 절연체(410)는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 사용하여 형성하여도 좋다.
다음에, 절연체(410) 위에 레지스트 등을 형성하고, 레지스트를 사용하여 가공을 행함으로써 절연체(410a 및 410b) 및 도전체(416a 및 416b)를 형성한다(도 10의 (A) 및 (B) 참조).
이때, 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D)에 도시된 어느 가공 방법을 사용하여도 좋다. 예를 들어, 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D) 각각에서, 층(116) 및 층(110)을 각각 도전체(416) 및 절연체(410)로 대체하여도 좋다. 여기서는, 도 1의 (A) 내지 (E)의 가공 방법과 비슷한 방법을 사용하여 절연체(410) 및 도전체(416)를 가공하는 경우를 도시하였다.
예를 들어, 도전체(413), 절연체(402), 도전체(416a), 및 도전체(416b)를 각각, 게이트 전극, 게이트 절연체, 소스 전극, 및 드레인 전극으로서 기능시키는 경우, 도 10의 (A) 및 (B)까지의 단계를 완료하여 보텀 게이트 트랜지스터를 얻어도 좋다.
다음에, 절연체를 형성한다. 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음에, 도전체를 형성한다. 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
그리고, 도전체 위에 레지스트 등을 형성하고, 레지스트를 사용하여 가공을 행함으로써 도전체(404)를 형성한다. 또한, 레지스트 또는 도전체(404)를 사용하여 절연체를 가공함으로써 절연체(412)를 형성한다(도 11의 (A) 및 (B) 참조). 여기서는 위에서 봤을 때에 절연체(412)와 도전체(404)가 같은 형상이 되도록 가공을 행하지만, 형상은 이에 한정되지 않는다. 예를 들어, 절연체(412)와 도전체(404)를 상이한 레지스트를 사용하여 가공하여도 좋다. 예를 들어, 절연체(412)를 형성한 후에, 도전체(404)가 되는 도전체를 형성하여도 좋고, 또는 도전체(404)를 형성한 후에, 절연체(412)가 되는 절연체 위에 레지스트 등을 형성하여도 좋다.
이때, 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D)에 도시된 어느 가공 방법을 사용하여도 좋다. 예를 들어, 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D) 각각에서, 층(116) 및 층(110)을 각각 절연체(412)가 되는 절연체 및 도전체(404)가 되는 도전체로 대체하여도 좋다.
절연체(412)가 되는 절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 절연체(412)가 되는 절연체는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 사용하여 형성하여도 좋다.
도전체(404)가 되는 도전체는, 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유하는 도전체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 예를 들어, 상술한 원소의 합금 또는 화합물을 사용하여도 좋고, 알루미늄을 함유하는 도전체, 구리 및 타이타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석, 및 산소를 함유하는 도전체, 또는 타이타늄 및 질소를 함유하는 도전체 등을 사용하여도 좋다.
다음에, 절연체를 형성하여도 좋다. 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 절연체는 예를 들어, 산화 알루미늄, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다.
절연체는 배리어층의 기능을 가지는 것이 바람직하다. 절연체는 예를 들어, 산소 및/또는 수소를 차단하는 기능을 가진다. 예를 들어, 절연체는 절연체(402) 및 절연체(412)의 어느 쪽보다도 산소 및/또는 수소의 차단력이 높은 것이 바람직하다.
상술한 공정을 거쳐 본 발명의 일 형태에 따른 트랜지스터를 제작할 수 있다.
도 11의 (B)에 도시된 트랜지스터에서, 절연체(410a)는 도전체(416a)와 도전체(404) 사이에 제공되고, 절연체(410b)는 도전체(416b)와 도전체(404) 사이에 제공된다. 그러므로, 도전체(416a) 또는 도전체(416b) 등에 기인하는 기생 용량이 작다. 따라서, 도 11의 (B)에 도시된 트랜지스터를 사용한 반도체 장치는 주파수 특성이 높다.
도 11의 (B)에 도시된 바와 같이, 반도체(406)의 측면은 도전체(416a 및 416b)와 접촉된다. 반도체(406)는 도전체(404)의 전계에 의하여 전기적으로 둘러싸일 수 있다(반도체가 도전체의 전계에 의하여 전기적으로 둘러싸인 구조를 s-channel(surrounded channel) 구조라고 함). 따라서, 채널이 반도체(406) 전체(상면, 하면, 및 측면)에 형성된다. s-channel 구조에서는 대량의 전류가 트랜지스터의 소스와 드레인 사이를 흐를 수 있으므로, 높은 온 상태 전류를 실현할 수 있다.
트랜지스터가 s-channel 구조를 가지는 경우, 반도체(406)의 측면에도 채널이 형성된다. 따라서, 반도체(406)가 두꺼울수록 채널 영역은 커진다. 바꿔 말하면, 반도체(406)가 두꺼울수록 트랜지스터의 온 상태 전류가 높아진다. 또한, 반도체(406)가 두꺼울수록 캐리어의 제어성이 높은 영역의 비율이 높아지기 때문에 서브스레숄드 스윙값이 작아진다. 예를 들어, 반도체(406)는 두께 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상, 더더욱 바람직하게는 100nm 이상의 영역을 가진다. 또한, 반도체 장치의 생산성이 저하되는 것을 방지하기 위해서는, 반도체(406)는 예를 들어 두께 300nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 150nm 이하의 영역을 가진다. 채널 형성 영역의 크기를 축소하는 경우, 반도체(406)의 두께가 얇은 트랜지스터의 전기 특성이 향상되는 경우가 있다. 따라서, 반도체(406)의 두께는 10nm 미만이어도 좋다.
s-channel 구조는 높은 온 상태 전류를 실현할 수 있기 때문에, 미세화된 트랜지스터에 적합하다. 미세화된 트랜지스터를 포함하는 반도체 장치는 높은 집적도와 높은 밀도를 가질 수 있다. 예를 들어, 트랜지스터는 채널 길이가 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하인 영역, 및 채널 폭이 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하인 영역을 포함한다.
또한, 도전체(413)를 반드시 형성할 필요는 없다(도 12의 (A) 참조). 절연체(412)가 도전체(404)보다 돌출된 형상을 채용하여도 좋다(도 12의 (B) 참조). 또한, 절연체(412)가 되는 절연체를 반드시 가공할 필요는 없다(도 12의 (C) 참조).
도 11의 (B) 등에는 대표적인 예로서 도전체(416a 및 416b)와 절연체(410a 및 410b)가 도 1의 (A) 내지 (E)에서와 같은 형상인 경우를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 51의 (A)에 도시된 바와 같이, 도 2의 (E)와 비슷한 형상을 채용하여도 좋다. 도 51의 (B)에 도시된 바와 같이, 도 3의 (D)와 비슷한 형상을 채용하여도 좋다. 도 51의 (C)에 도시된 바와 같이, 도 4의 (D)와 비슷한 형상을 채용하여도 좋다. 도 52의 (A)에 도시된 바와 같이, 도 5의 (E)와 비슷한 형상을 채용하여도 좋다. 도 52의 (B)에 도시된 바와 같이, 도 6의 (E)와 비슷한 형상을 채용하여도 좋다. 도 52의 (C)에 도시된 바와 같이, 도 7의 (D)와 비슷한 형상을 채용하여도 좋다. 도 53의 (A)에 도시된 바와 같이, 절연체들(410a 및 410b) 각각은 단부를 향하여 가팔라지는 경사를 가져도 좋다. 또는, 도 53의 (B)에 도시된 바와 같이 절연체(410a 및 410b)의 각 단부는 계단 형태로 경사각이 달라지는 영역을 가져도 좋다. 또는, 도 53의 (C)에 도시된 바와 같이 도전체들(416a 및 416b) 각각은 적층 구조를 가져도 좋다. 적층 구조에서, 예를 들어 하층이 상층보다 돌출되어 있어도 좋다. 이들 형상은 조합하여 사용될 수 있다. 이들 형상은 각각 플라스마 처리의 조건의 변경 또는 에칭 단계의 추가 등에 의하여 얻을 수 있다.
<반도체>
반도체(406) 위아래에 반도체를 배치함으로써 트랜지스터의 전기 특성을 높일 수 있는 경우가 있다. 이하에서는 반도체(406)와, 반도체(406) 위아래에 배치하는 반도체에 대하여 도 13의 (A) 내지 (E)를 참조하여 자세히 설명한다.
도 13의 (A)는 도 11의 (B)에 도시된 트랜지스터의 반도체(406)와 그 근방을 도시한 채널 길이 방향의 확대 단면도이다. 도 13의 (B)는 도 11의 (B)에 도시된 트랜지스터의 반도체(406)와 그 근방을 도시한 채널 폭 방향의 확대 단면도이다.
도 13의 (A) 및 (B)에 도시된 트랜지스터 구조에서는 반도체(406a)가 절연체(402)와 반도체(406) 사이에 배치되어 있다. 또한, 반도체(406c)가 반도체(406)와 도전체(416a 및 416b) 사이, 그리고 반도체(406)와 절연체(412) 사이에 배치되어 있다.
또는, 트랜지스터는 도 13의 (C) 및 (D)에 도시된 구조를 가져도 좋다.
도 13의 (C)는 도 11의 (B)에 도시된 트랜지스터의 반도체(406)와 그 근방을 도시한 채널 길이 방향의 확대 단면도이다. 도 13의 (D)는 도 11의 (B)에 도시된 트랜지스터의 반도체(406)와 그 근방을 도시한 채널 폭 방향의 확대 단면도이다.
도 13의 (C) 및 (D)에 도시된 트랜지스터 구조에서는 반도체(406a)가 절연체(402)와 반도체(406) 사이에 배치되어 있다. 또한, 반도체(406c)가 절연체(412)와, 절연체(402), 도전체(416a 및 416b), 반도체(406a), 및 반도체(406) 사이에 배치되어 있다.
반도체(406)는 예를 들어, 인듐을 함유하는 산화물 반도체이다. 산화물 반도체(406)는 예를 들어, 인듐을 함유함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 반도체(406)는 원소 M을 함유하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등인 것이 바람직하다. 원소 M으로서 사용할 수 있는 다른 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 및 텅스텐 등이다. 또한, 상술한 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소 M은 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M은 예를 들어, 산화물 반도체의 에너지 갭을 증가시킬 수 있는 원소이다. 또한, 반도체(406)는 아연을 함유하는 것이 바람직하다. 산화물 반도체가 아연을 함유하면, 산화물 반도체가 쉽게 결정화되는 경우가 있다.
또한, 반도체(406)는 인듐을 함유하는 산화물 반도체에 한정되지 않는다. 반도체(406)는 예를 들어, 인듐을 함유하지 않고 아연을 함유하는 산화물 반도체, 인듐을 함유하지 않고 갈륨을 함유하는 산화물 반도체, 또는 인듐을 함유하지 않고 주석을 함유하는 산화물 반도체, 예를 들어 아연 주석 산화물 또는 갈륨 주석 산화물 등이어도 좋다.
반도체(406)에는 예를 들어, 에너지 갭이 넓은 산화물을 사용하여도 좋다. 예를 들어, 반도체(406)의 에너지 갭은 2.5eV 이상 4.2eV 이하이고, 바람직하게는 2.8eV 이상 3.8eV 이하이고, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
예를 들어, 반도체(406a) 및 반도체(406c)는 반도체(406)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 포함하는 산화물 반도체이다. 반도체(406a) 및 반도체(406c)는 각각 반도체(406)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 포함하기 때문에, 반도체(406a)와 반도체(406)의 계면 및 반도체(406)와 반도체(406c)의 계면에 결함 상태가 형성되기 어렵다.
반도체(406a), 반도체(406), 및 반도체(406c)는 적어도 인듐을 포함하는 것이 바람직하다. 반도체(406a)로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정할 때, In의 비율을 50atomic% 미만, M의 비율을 50atomic%보다 높게 하는 것이 바람직하고, In의 비율을 25atomic% 미만, M의 비율을 75atomic%보다 높게 하는 것이 더 바람직하다. 반도체(406)로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정할 때, In의 비율을 25atomic%보다 높게, M의 비율을 75atomic% 미만으로 하는 것이 바람직하고, In의 비율을 34atomic%보다 높게, M의 비율을 66atomic% 미만으로 하는 것이 더 바람직하다. 반도체(406c)로서 In-M-Zn 산화물을 사용하는 경우, In과 M의 합을 100atomic%로 상정할 때, In의 비율을 50atomic% 미만, M의 비율을 50atomic%보다 높게 하는 것이 바람직하고, In의 비율을 25atomic% 미만, M의 비율을 75atomic%보다 높게 하는 것이 더 바람직하다. 또한, 반도체(406c)는 반도체(406a)의 산화물과 같은 종류의 산화물이어도 좋다. 또한, 반도체(406a) 및/또는 반도체(406c)는 인듐을 함유하지 않아도 되는 경우가 있다. 예를 들어, 반도체(406a) 및/또는 반도체(406c)는 산화 갈륨이어도 좋다. 또한 반도체(406a), 반도체(406), 및 반도체(406c)에 포함되는 원소의 원자비는 단순한 정수(整數)비가 되지 않아도 된다.
반도체(406)로서는, 반도체(406a 및 406c)보다 전자 친화력이 높은 산화물을 사용한다. 예를 들어, 반도체(406)로서 반도체(406a 및 406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 하단의 에너지 차이를 말한다.
인듐 갈륨 산화물은 전자 친화력이 작고 산소 차단성이 높다. 따라서, 반도체(406c)는 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨 원자 비[Ga/(In+Ga)]는 예를 들어, 70% 이상이고, 바람직하게는 80% 이상이고, 더 바람직하게는 90% 이상이다.
이때, 게이트 전압이 인가되면, 반도체들(406a, 406, 및 406c) 중에서 전자 친화력이 가장 높은 반도체(406)에 채널이 형성된다.
여기서, 반도체(406a)와 반도체(406) 사이에 반도체(406a)와 반도체(406)의 혼합 영역이 있는 경우가 있다. 또한, 반도체(406)와 반도체(406c) 사이에 반도체(406)와 반도체(406c)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 결함 상태의 밀도가 낮다. 이러한 이유로, 반도체(406a), 반도체(406), 및 반도체(406c)를 포함하는 적층은 각 계면과 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합) 밴드 구조를 가진다(도 13의 (E) 참조). 또한 반도체(406a), 반도체(406), 및 반도체(406c)의 경계는 명확하지 않은 경우가 있다.
이때, 전자는 반도체(406a) 및 반도체(406c)에서가 아니라, 반도체(406)에서 주로 이동한다. 상술한 바와 같이, 반도체(406a)와 반도체(406)의 계면에서의 결함 상태 밀도와, 반도체(406)와 반도체(406c)의 계면에서의 결함 상태 밀도가 저하되면, 반도체(406) 내의 전자 이동이 억제되기 어렵고, 트랜지스터의 온 상태 전류가 높아질 수 있다.
전자 이동을 억제하는 요인을 저감할수록, 트랜지스터의 온 상태 전류를 높일 수 있다. 예를 들어, 전자 이동을 억제하는 요인이 없는 경우에는, 전자는 효율적으로 이동한다고 상정된다. 전자의 이동은 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에 억제된다.
트랜지스터의 온 상태 전류를 높이기 위해서는, 예를 들어 반도체(406)의 상면 또는 하면(형성면; 여기서는 반도체(406a))의 측정 면적 1μm×1μm의 RMS(root mean square) 거칠기를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 한다. 측정 면적 1μm×1μm의 평균 표면 거칠기(Ra라고도 함)를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 한다. 측정 면적 1μm×1μm의 최대 차이(P-V)를 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 한다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 SPA-500(SII Nano Technology Inc.제)을 사용하여 측정할 수 있다.
또한, 트랜지스터의 온 상태 전류를 높이기 위해서는, 반도체(406c)의 두께를 가능한 한 얇게 하는 것이 바람직하다. 예를 들어, 두께 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 영역을 포함하도록 반도체(406c)를 형성한다. 한편, 반도체(406c)는 인접한 절연체에 포함되는 산소 외의 원소(수소 및 실리콘 등)가 채널이 형성되는 반도체(406)에 들어가는 것을 차단하는 기능을 가진다. 이러한 이유로, 반도체(406c)는 일정한 두께를 가지는 것이 바람직하다. 예를 들어, 두께 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 영역을 포함하도록 반도체(406c)를 형성한다. 반도체(406c)는 절연체(402) 등으로부터 방출되는 산소의 외부 확산을 억제하기 위하여 산소 차단성을 가지는 것이 바람직하다.
신뢰성을 향상시키기 위해서는, 반도체(406a)의 두께가 두껍고 반도체(406c)의 두께가 얇은 것이 바람직하다. 예를 들어, 반도체(406a)는 두께 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 영역을 가진다. 반도체(406a)의 두께를 두껍게 하면, 인접한 절연체와 반도체(406a)의 계면에서 채널이 형성되는 반도체(406)까지의 거리를 길게 할 수 있다. 반도체 장치의 생산성이 저하될 수 있기 때문에, 반도체(406a)는 예를 들어 두께 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 영역을 가진다.
예를 들어, SIMS(secondary ion mass spectrometry)에 의하여 측정되는 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 이하인 영역을 반도체(406)와 반도체(406a) 사이에 제공한다. SIMS에 의하여 측정되는 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 이하인 영역을 반도체(406)와 반도체(406c) 사이에 제공한다.
반도체(406)는 SIMS에 의하여 측정되는 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 또는 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하인 영역을 포함한다. 반도체(406)의 수소 농도를 저감하기 위해서는, 반도체(406a) 및 반도체(406c)의 수소 농도를 저감하는 것이 바람직하다. 반도체(406a) 및 반도체(406c) 각각은, SIMS에 의하여 측정되는 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 또는 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하인 영역을 포함한다. 또한, 반도체(406)는 SIMS에 의하여 측정되는 질소 농도가 1×1015atoms/cm3 이상 5×1019atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1015atoms/cm3 이상 1×1018atoms/cm3 이하, 또는 더욱 바람직하게는 1×1015atoms/cm3 이상 5×1017atoms/cm3 이하인 영역을 포함한다. 반도체(406)의 질소 농도를 저감하기 위해서는, 반도체(406a) 및 반도체(406c)의 질소 농도를 저감하는 것이 바람직하다. 반도체(406a) 및 반도체(406c)는, SIMS에 의하여 측정되는 질소 농도가 1×1015atoms/cm3 이상 5×1019atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1015atoms/cm3 이상 1×1018atoms/cm3 이하, 또는 더욱 바람직하게는 1×1015atoms/cm3 이상 5×1017atoms/cm3 이하인 영역을 포함한다.
상술한 3층 구조는 예이다. 예를 들어, 반도체(406a) 또는 반도체(406c)가 없는 2층 구조를 채용하여도 좋다. 또는, 반도체(406a) 아래 또는 위, 또는 반도체(406c) 아래 또는 위에, 반도체(406a), 반도체(406), 및 반도체(406c)의 예로서 기재된 반도체들 중 어느 하나가 제공된 4층 구조를 채용하여도 좋다. 반도체(406a) 위, 반도체(406a) 아래, 반도체(406c) 위, 및 반도체(406c) 아래 중 2군데 이상의 위치에 반도체(406a), 반도체(406), 및 반도체(406c)의 예로서 기재된 반도체들 중 하나 이상이 제공된 n층 구조(n은 5 이상의 정수)를 채용하여도 좋다.
<산화물 반도체의 구조>
산화물 반도체의 구조에 대하여 이하에서 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, 미결정(microcrystalline) 산화물 반도체, 및 비정질 산화물 반도체가 포함된다.
또 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 미결정 산화물 반도체가 포함된다.
먼저, CAAC-OS에 대하여 설명한다. 또한, CAAC-OS를 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수 있다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 가지는 산화물 반도체 중 하나이다.
TEM(transmission electron microscope)을 사용하여 얻은 CAAC-OS의 명시야상 및 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿이 관찰될 수 있다. 하지만 고분해능 TEM 이미지에서, 펠릿들의 경계, 즉 결정립계(grain boundary)는 명확하게 관찰되지 않는다. 따라서, CAAC-OS에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
TEM으로 관찰한 CAAC-OS에 대하여 이하에서 설명한다. 도 38의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 얻을 수 있다.
도 38의 (B)는 도 38의 (A)에서의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 38의 (B)는 펠릿에서, 금속 원자가 층상으로 배열되어 있는 것을 나타낸 것이다. 각 금속 원자층은, CAAC-OS가 형성되는 표면(이하, 이 표면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 형태를 가지고, 형성면 또는 CAAC-OS의 상면에 평행하게 배열된다.
도 38의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 이 특징적인 원자 배열을 도 38의 (C)에서 보조선으로 나타내었다. 도 38의 (B) 및 (C)는 펠릿의 크기가 약 1nm 내지 3nm이고, 펠릿들의 기울기에 기인한 공간의 크기가 약 0.8nm인 것을 증명하고 있다. 그러므로 펠릿을 나노 결정(nc)이라고 할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따르면, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열이, 벽돌 또는 블록이 쌓인 것과 같은 구조로 도시된다(도 38의 (D) 참조). 도 38의 (C)에 관찰되듯이, 펠릿들이 기울어져 있는 부분은 도 38의 (D)에 나타낸 영역(5161)에 상당한다.
도 39의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 39의 (B), (C), 및 (D)는 각각 도 39의 (A)에서의 영역(1), (2), 및 (3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 39의 (B), (C), 및 (D)는, 펠릿에서 금속 원자들이 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 가리키고 있다. 하지만, 상이한 펠릿들 간에서 금속 원자의 배열에 규칙성은 없다.
다음에, X선 회절(XRD: X-ray diffraction)에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 40의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 가지고, c축이 형성면 또는 CAAC-OS의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 또 하나의 피크가 나타날 수 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS의 일부에 c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 근방일 때 피크가 나타나는 것이 바람직하고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 X선이 입사하는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 근방에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로서 사용하여 샘플을 회전시켜 분석(φ 스캔)을 행하면, 도 40의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하고 φ 스캔을 행하면, 도 40의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 보여준다.
다음에, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경 300nm의 전자빔을 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사시키면, 도 41의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)을 얻을 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 가지고 c축이 형성면 또는 CAAC-OS의 상면에 실질적으로 수직인 방향으로 배향되는 것도 가리킨다. 한편, 도 41의 (B)는, 프로브 직경 300nm의 전자빔을 샘플 표면에 수직인 방향으로 같은 샘플에 입사시켜 얻은 회절 패턴을 나타낸 것이다. 도 41의 (B)에 나타낸 바와 같이 고리형 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 가지지 않는 것도 가리킨다. 도 41의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 41의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
또한, CAAC-OS는 결함 상태 밀도가 낮은 산화물 반도체이다. 산화물 반도체의 결함으로서는 예를 들어, 불순물에 기인한 결함 및 산소 빈자리가 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체, 또는 산소 빈자리의 수가 적은 산화물 반도체라고 간주할 수 있다.
산화물 반도체에 함유되는 불순물은 캐리어 트랩으로서 작용하거나 또는 캐리어 발생원으로서 작용할 수 있다. 또한, 산화물 반도체 내의 산소 빈자리는 캐리어 트랩으로서 작용하거나, 또는 수소를 포획함으로써 캐리어 발생원으로서 작용할 수 있다.
또한, 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소(구체적으로는 실리콘 등)는, 산화물 반도체로부터 산소를 추출함으로써 산화물 반도체의 원자 배열을 흐트러지게 하거나, 결정성을 저하시킨다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
결함 상태 밀도가 낮은(산소 빈자리의 수가 적은) 산화물 반도체는 낮은 캐리어 밀도를 가질 수 있다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는, 불순물 농도가 낮고, 결함 상태 밀도가 낮다. 즉, CAAC-OS는 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체가 되기 쉽다. 따라서, CAAC-OS를 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 아니다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체의 캐리어 트랩은 적다. 산화물 반도체의 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 걸리는 시간이 길다. 포획된 전하는 마치 고정 전하처럼 작용하는 경우가 있다. 따라서, 불순물 농도가 높고 결함 상태 밀도가 높은 산화물 반도체를 포함하는 트랜지스터는 전기 특성이 불안정할 수 있다. 그러나, CAAC-OS를 포함하는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다.
CAAC-OS는 결함 상태 밀도가 낮기 때문에, 광 조사 등에 의하여 생성된 캐리어가 결함 상태에 포획되기 어렵다. 따라서, CAAC-OS를 사용한 트랜지스터에서는 가시광 또는 자외광의 조사로 인한 전기 특성의 변화가 작다.
<미결정 산화물 반도체>
다음에, 미결정 산화물 반도체에 대하여 설명한다.
미결정 산화물 반도체는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역과 결정부가 명확히 관찰되지 않는 영역을 가진다. 미결정 산화물 반도체에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히 크기 1nm 이상 10nm 이하, 또는 크기 1nm 이상 3nm 이하의 미결정인 나노 결정을 포함하는 산화물 반도체를 nc-OS(nanocrystalline oxide semiconductor)라고 한다. nc-OS의 고분해능 TEM 이미지에서는, 예를 들어 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS의 펠릿과 같을 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
nc-OS에서, 미소한 영역(예를 들어, 크기 1nm 이상 10nm 이하의 영역, 특히 크기 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향에 질서성이 없다. 그러므로, 분석 방법에 따라서는 nc-OS를 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 크기보다 큰 직경을 가지는 X선을 사용하여 XRD 장치로 out-of-plane법에 의하여 nc-OS의 구조 분석을 행하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경을 가지는(예를 들어, 50nm 이상) 전자선을 사용하여 nc-OS의 전자 회절(이 전자 회절을 제한 시야 전자 회절이라고도 함)을 행하면 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 원(고리)형 패턴의 고휘도 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 간에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 비정질 산화물 반도체보다 결함 상태의 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<비정질 산화물 반도체>
다음에, 비정질 산화물 반도체에 대하여 설명한다.
비정질 산화물 반도체는 원자 배열에 질서성이 없고 결정부를 가지지 않으며, 석영과 같이 무정형 상태로 존재하는 산화물 반도체가 그 일례이다.
비정질 산화물 반도체의 고분해능 TEM 이미지에서는 결정부를 찾을 수 없다.
XRD 장치로 out-of-plane법에 의하여 비정질 산화물 반도체의 구조 분석을 행하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체에 대하여 전자 회절을 행하면 헤일로 패턴이 관찰된다. 또한, 비정질 산화물 반도체에 대하여 나노빔 전자 회절을 행하면 스폿이 관찰되지 않고 헤일로 패턴만 나타난다.
비정질 구조에 대해서는 다양한 견해가 있다. 예를 들어, 원자 배열에 전혀 질서성이 없는 구조를 완전한 비정질 구조(completely amorphous structure)라고 한다. 한편, 최근접 원자간 거리 또는 제 2 근접 원자간 거리까지 질서성을 가지면서, 장거리 질서성을 가지지 않는 구조 또한 비정질 구조라고 한다. 따라서, 가장 엄격한 정의에 따르면, 얼마되지 않는 양이라도 원자 배열에 질서성이 존재한다면, 산화물 반도체를 비정질 산화물 반도체라고 할 수는 없다. 적어도, 장거리 질서성이 있는 산화물 반도체를 비정질 산화물 반도체라고 할 수는 없다. 따라서 예를 들어, 결정부의 존재 때문에, CAAC-OS 및 nc-OS를 비정질 산화물 반도체 또는 완전한 비정질 산화물 반도체라고 할 수는 없다.
<amorphous-like OS>
또한, 산화물 반도체는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가져도 좋다. 이러한 구조를 가지는 산화물 반도체를, 특히 a-like OS(amorphous-like oxide semiconductor)라고 한다.
a-like OS의 고분해능 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 포함하기 때문에 불안정한 구조를 가진다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여, 전자 조사로 인한 구조의 변화에 대하여 이하에서 설명한다.
전자 조사를 행할 샘플로서 a-like OS(샘플 A라고 함), nc-OS(샘플 B라고 함), 및 CAAC-OS(샘플 C라고 함)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 가지는 것을 보여준다.
또한, 어느 부분을 결정부로 간주할지는 다음과 같이 판정된다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe) 사이의 격자간 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 42는 각 샘플의 결정부(22지점 내지 45지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 42는 a-like OS에서의 결정부의 크기가 누적 전자 조사량의 증가에 따라 커지는 것을 가리킨다. 구체적으로는 도 42에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 약 1.2nm인 결정부(초기 핵이라고도 함)는, 누적 전자 조사량이 4.2×108e-/nm2일 때 약 2.6nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 보이는 변화가 작다. 구체적으로는, 도 42에서 (2) 및 (3)으로 나타낸 바와 같이 nc-OS 및 CAAC-OS의 평균 결정 크기는 누적 전자 조사량에 상관없이 각각 약 1.4nm 및 약 2.1nm이다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
a-like OS는 보이드를 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 가지는 산화물 반도체가 단결정 구조로 존재할 수 없을 가능성이 있다. 그 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하여 밀도를 계산하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, 미결정 산화물 반도체, 및 CAAC-OS 중 2개 이상의 막을 포함하는 적층이어도 좋다.
<퇴적 모델>
CAAC-OS 및 nc-OS의 퇴적 모델의 예에 대하여 이하에서 설명한다.
도 43의 (A)는 스퍼터링법에 의하여 CAAC-OS를 퇴적하는 퇴적 체임버 내의 개략도이다.
타깃(5130)이 백킹 플레이트(backing plate)에 부착되어 있다. 복수의 마그넷이 백킹 플레이트를 개재(介在)하여 타깃(5130)과 마주 보도록 제공되어 있다. 복수의 마그넷은 자기장을 생성한다. 마그넷의 자기장을 이용하여 퇴적 레이트를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
기판(5120)은 타깃(5130)과 마주 보도록 배치되고, 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 퇴적 체임버는 대부분이 퇴적 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 5vol% 이상 함유하는 혼합 가스)로 채워져 있고, 퇴적 체임버의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작되고, 플라스마가 관찰된다. 자기장은 타깃(5130) 근방에 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는 퇴적 가스가 이온화되어, 이온(5101)이 발생된다. 이온(5101)의 예에는 산소의 양이온(O＋) 및 아르곤의 양이온(Ar＋)이 포함된다.
여기서 타깃(5130)은, 복수의 결정립을 포함하며 적어도 하나의 결정립에 벽개(劈開)면이 존재하는 다결정 구조를 가진다. 도 44의 (A)는 예로서 타깃(5130)에 포함되는 InGaZnO4 결정의 구조를 나타낸 것이다. 또한, 도 44의 (A)는 b축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다. 도 44의 (A)는, Ga-Zn-O층에서의 산소 원자들이 인접한 Ga-Zn-O층의 산소 원자들에 근접하여 위치하는 것을 가리킨다. 산소 원자가 음의 전하를 가짐으로써, 인접한 2개의 Ga-Zn-O층 사이에 척력이 발생된다. 그 결과, InGaZnO4 결정은 인접한 2개의 Ga-Zn-O층 사이에 벽개면을 가지게 된다.
고밀도 플라스마 영역에서 발생된 이온(5101)은, 전계에 의하여 타깃(5130)쪽으로 가속되어, 타깃(5130)에 충돌한다. 이때, 벽개면으로부터 평판상(펠릿상)의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 분리되어, 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌의 충격에 의하여 변형될 수 있다.
펠릿(5100a)은 삼각형의 평면, 예를 들어 정삼각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 펠릿(5100b)은 육각형의 평면, 예를 들어 정육각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판상(펠릿상)의 스퍼터링 입자를 통틀어 펠릿(5100)이라고 부른다. 펠릿(5100)의 평평한 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평평한 평면이 2개 이상의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(예를 들어, 정삼각형)이 조합되어 사각형(예를 들어, 마름모)이 형성되어도 좋다.
펠릿(5100)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고, 이 이유는 후술한다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상에 비하여 두께가 얇은 펠릿 형상인 것이 바람직하다. 예를 들어, 펠릿(5100)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하이다. 또한 예를 들어, 펠릿(5100)의 폭은 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하이다. 펠릿(5100)은 도 42의 (1)의 설명에서의 초기 핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 포함하는 타깃(5130)에 이온(5101)이 충돌하면, 도 44의 (B)에 나타낸 바와 같이 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 포함하는 펠릿(5100)이 분리된다. 또한, 도 44의 (C)는 c축에 평행한 방향으로부터 관찰한, 분리된 펠릿(5100)의 구조를 나타낸 것이다. 펠릿(5100)은 2개의 Ga-Zn-O층(빵)과 In-O층(속재료)을 포함하는 나노미터 크기의 샌드위치 구조를 가진다.
펠릿(5100)은, 플라스마를 통과할 때에 전하를 받음으로써, 그 측면이 음 또는 양으로 대전될 수 있다. 예를 들어, 펠릿(5100)에서 그 측면에 위치하는 산소 원자가 음으로 대전될 수 있다. 측면들이 동일한 극성으로 대전되면 전하들이 서로 반발하기 때문에, 펠릿(5100)이 평판(펠릿) 형상을 유지할 수 있다. CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 인듐 원자, 갈륨 원자, 또는 아연 원자에 결합된 산소 원자가 음으로 대전될 가능성도 있다. 또한 펠릿(5100)은, 플라스마를 통과할 때에 인듐 원자, 갈륨 원자, 아연 원자, 또는 산소 원자 등에 결합됨으로써 성장할 수 있다. 도 42의 (2)와 (1)의 크기의 차이는 플라스마에서의 성장의 양에 상당한다. 여기서, 기판(5120)의 온도가 실온 정도인 경우, 기판(5120) 상의 펠릿(5100)은 거의 성장하지 않기 때문에 nc-OS가 형성된다(도 43의 (B) 참조). nc-OS의 퇴적은 실온에서 행해질 수 있기 때문에, 기판(5120)이 대형인 경우에 nc-OS를 퇴적할 수 있다. 또한, 펠릿(5100)을 플라스마에서 성장시키기 위해서는, 스퍼터링에서의 퇴적 전력을 높이는 것이 효과적이다. 퇴적 전력을 높게 함으로써 펠릿(5100)의 구조를 안정화할 수 있다.
도 43의 (A) 및 (B)에 나타낸 바와 같이, 펠릿(5100)은 플라스마에서 연처럼 날아, 기판(5120)까지 훨훨 날아오른다. 펠릿(5100)은 대전되어 있기 때문에, 펠릿(5100)이 다른 펠릿(5100)이 이미 퇴적된 영역에 가까워지면 반발이 일어난다. 여기서, 기판(5120) 위에서 기판(5120) 상면에 평행한 방향의 자기장(수평 자기장이라고도 함)이 발생된다. 기판(5120)과 타깃(5130) 사이에 전위차가 주어지고, 이에 따라 기판(5120)으로부터 타깃(5130)을 향하여 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120) 상면에서 자기장 및 전류의 작용에 의하여 힘(로런츠 힘(Lorentz force))을 받는다. 이는 플레밍의 왼손 법칙에 의하여 설명할 수 있다.
펠릿(5100)의 질량은 원자의 질량보다 크다. 따라서, 펠릿(5100)이 기판(5120)의 상면 위를 이동하게 하기 위해서는 외부로부터 펠릿(5100)에 어떠한 힘을 가하는 것이 중요하다. 그 힘의 1종류는 자기장 및 전류의 작용에 의하여 발생되는 힘일 수 있다. 펠릿(5100)에 충분한 힘을 가하여 펠릿(5100)이 기판(5120)의 상면 위를 이동하게 하기 위해서는, 그 상면에, 기판(5120) 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 제공하는 것이 바람직하다. 또는 그 상면에, 기판(5120) 상면에 평행한 방향의 자기장이 기판(5120) 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 제공하는 것이 바람직하다.
이때, 마그넷과 기판(5120)이 상대적으로 이동하거나 또는 회전함으로써, 기판(5120) 상면에서의 수평 자기장의 방향이 계속 변화한다. 따라서, 기판(5120) 상면에서 펠릿(5100)이 다양한 방향의 힘을 받아, 다양한 방향으로 이동할 수 있다.
또한, 도 43의 (A)에 나타낸 바와 같이 기판(5120)이 가열되는 경우, 펠릿(5100)과 기판(5120) 사이에서 마찰 등으로 인한 저항이 낮다. 그 결과, 펠릿(5100)은 기판(5120) 상면 위를 활공한다. 펠릿(5100)의 활공은 그 평평한 평면이 기판(5120)과 마주 본 상태에서 일어난다. 그리고 펠릿(5100)이, 이미 퇴적되어 있는 다른 펠릿(5100)의 측면에 도달하면, 펠릿(5100)의 측면들이 결합한다. 이때, 펠릿(5100)의 측면 상의 산소 원자가 방출된다. 방출된 산소 원자에 의하여, CAAC-OS의 산소 빈자리가 채워질 수 있기 때문에, CAAC-OS는 낮은 결함 상태의 밀도를 가지게 된다. 또한, 기판(5120) 상면의 온도는 예를 들어, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만이다. 따라서, 기판(5120)이 대형인 경우에도 CAAC-OS를 퇴적할 수 있다.
또한, 기판(5120) 상에서 펠릿(5100)이 가열됨으로써 원자가 재배열되어, 이온(5101)의 충돌에 의하여 발생된 구조 변형이 감소될 수 있다. 구조 변형이 감소된 펠릿(5100)은, 실질적으로 단결정이다. 펠릿(5100)을 실질적으로 단결정으로 하는 것에 의하여, 펠릿들(5100)이 결합되고 나서 가열되더라도 펠릿(5100) 자체의 신축이 거의 일어나지 않는다. 따라서, 펠릿들(5100) 사이의 틈이 커지는 것으로 인한 결정립계 등의 결함의 형성을 방지할 수 있어, 크레바스의 생성을 방지할 수 있다.
CAAC-OS는, 한 장의 판자 같은 단결정 산화물 반도체의 구조를 가지는 것이 아니라, 벽돌 또는 블록이 쌓인 것 같은 펠릿(5100)(나노 결정)의 집합의 배열을 가진다. 또한, 펠릿들(5100) 사이에 결정립계가 존재하지 않는다. 따라서, 퇴적 중의 가열, 퇴적 후의 가열 또는 휨으로 인하여 CAAC-OS에 수축 등의 변형이 생긴 경우에도, 국부 응력을 완화하거나 또는 변형을 풀어주는 것이 가능하다. 따라서, 이 구조는 플렉시블 반도체 장치에 적합하다. 또한, nc-OS는 펠릿(5100)(나노 결정)이 무질서하게 쌓인 배열을 가진다.
타깃(5130)이 이온(5101)으로 스퍼터링될 때에, 펠릿(5100)에 더하여 산화 아연 등이 분리될 수 있다. 산화 아연은 펠릿(5100)보다 가볍기 때문에, 펠릿(5100)보다 먼저 기판(5120) 상면에 도달한다. 그 결과, 산화 아연이 두께 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 산화 아연층(5102)을 형성한다. 도 45의 (A) 내지 (D)는 단면 개략도이다.
도 45의 (A)에 도시된 바와 같이, 산화 아연층(5102) 위에 펠릿(5105a) 및 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면들이 서로 접촉된다. 그리고, 펠릿(5105c)이 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105b) 위를 활공한다. 또한, 산화 아연과 함께 타깃으로부터 분리된 복수의 입자(5103)가, 기판(5120)으로부터의 열에 의하여 결정화되어, 펠릿(5105a)의 다른 측면에 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 또는 갈륨 등을 함유할 수 있다.
그리고, 도 45의 (B)에 도시된 바와 같이, 영역(5105a1)이 펠릿(5105a)의 일부로 성장하여 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 다른 측면과 접촉된다.
다음에, 도 45의 (C)에 도시된 바와 같이 펠릿(5105d)이 펠릿(5105a2) 및 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105a2) 및 펠릿(5105b) 위를 활공한다. 또한, 펠릿(5105c)의 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위를 활공한다.
그리고, 도 45의 (D)에 도시된 바와 같이, 펠릿(5105d)의 측면이 펠릿(5105a2)의 측면과 접촉되도록 펠릿(5105d)이 배치된다. 또한, 펠릿(5105e)의 측면은 펠릿(5105c)의 다른 측면과 접촉된다. 산화 아연과 함께 타깃(5130)으로부터 분리된 복수의 입자(5103)가, 기판(5120)으로부터의 열에 의하여 결정화되어, 펠릿(5105d)의 다른 측면에 영역(5105d1)을 형성한다.
상술한 바와 같이, 퇴적된 펠릿들이 서로 접촉되도록 배치되고, 펠릿의 측면들에서 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS의 각 펠릿은 nc-OS보다 크다. 도 42의 (3)와 (2)의 크기의 차이는 퇴적 후의 성장의 양에 상당한다.
펠릿들 사이의 틈이 매우 작으면, 펠릿들이 큰 펠릿을 형성할 수 있다. 큰 펠릿은 단결정 구조를 가진다. 예를 들어, 펠릿의 크기는 위에서 봤을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하일 수 있다. 이 경우, 미세한 트랜지스터에 사용되는 산화물 반도체에서, 채널 형성 영역이 큰 펠릿 내에 들어갈 수 있다. 즉, 단결정 구조를 가지는 영역을 채널 형성 영역으로서 사용할 수 있다. 또한, 펠릿의 크기가 커지면, 단결정 구조를 가지는 영역을 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용할 수 있다.
이와 같이, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 가지는 영역에 형성되면, 트랜지스터의 주파수 특성이 높아질 수 있는 경우가 있다.
이러한 모델에 나타낸 바와 같이 펠릿(5100)이 기판(5120) 상에 퇴적되는 것으로 생각된다. 그러므로, 형성면이 결정 구조를 가지지 않는 경우에도 CAAC-OS를 퇴적할 수 있기 때문에, 이 경우의 성장 기구(機構)는 에피택셜 성장과는 다르다. 또한, CAAC-OS의 형성에는 레이저 결정화가 필요하지 않고, 대형 유리 기판 등 위에도 균일한 막을 형성할 수 있다. 예를 들어, 기판(5120) 상면(형성면)이 비정질 구조를 가지는(예를 들어, 상면이 비정질 산화 실리콘으로 형성되는) 경우에도, CAAC-OS를 형성할 수 있다.
또한 CAAC-OS의 형성에 있어서, 형성면이 요철을 가지는 경우에도, 펠릿(5100)은 형성면인 기판(5120)의 상면 형상을 따라 배열되는 것을 알았다. 예를 들어, 기판(5120) 상면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평평한 평면이 아래를 향하도록 배열된다. 펠릿(5100)의 두께가 균일한 경우, 두께가 균일하고 평탄하며 결정성이 높은 층이 형성된다. n개의 층(n은 자연수)을 적층함으로써, CAAC-OS를 얻을 수 있다.
기판(5120) 상면이 요철을 가지는 경우, 각각 펠릿(5100)이 요철을 따라 배열된 n개의 층(n은 자연수)이 적층된 CAAC-OS가 형성된다. 기판(5120)이 요철을 가지기 때문에, CAAC-OS에서 펠릿들(5100) 사이에 틈이 생기기 쉬운 경우가 있다. 또한, 이러한 경우에도, 분자간 힘에 의하여 펠릿들(5100)은 요철이 있는 표면에도 펠릿들 사이의 틈이 가능한 한 작아지도록 배열된다. 따라서, 형성면이 요철을 가지는 경우에도 결정성이 높은 CAAC-OS를 얻을 수 있다.
이러한 모델에 따라 CAAC-OS가 퇴적되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상을 가지는 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상을 가지는 경우, 기판(5120)과 마주 보는 평면이 달라져서 두께 및 결정의 배향이 균일하지 못하는 경우가 있다.
상술한 퇴적 모델에 따라, 비정질 구조를 가지는 형성면에도 결정성이 높은 CAAC-OS를 형성할 수 있다.
<트랜지스터 2>
다음에, 부분적으로 형상이 다른 트랜지스터의 제작 방법에 대하여 설명한다. 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 및 도 18의 (A)는 트랜지스터의 제작 방법을 도시한 상면도이다. 도 14의 (B), 도 15의 (B), 도 16의 (B), 도 17의 (B), 및 도 18의 (B)는 각각 대응되는 상면도에 나타내어진 일점쇄선 F1-F2 및 F3-F4를 따라 취한 단면도이다.
먼저, 기판(500)을 준비한다. 기판(500)에 대해서는 기판(400)에 대한 설명을 참조한다.
다음에, 절연체를 형성한다. 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음에, 절연체 위에 레지스트 등을 형성하고, 레지스트를 사용하여 가공을 행함으로써 절연체(503)를 형성한다.
절연체를 가공하여 절연체(503)를 형성함에 있어서는 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D)에 도시된 어느 가공 방법을 사용하여도 좋다.
다음에, 도전체를 형성한다. 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음에, 에칭된 면이 기판(500)의 하면에 평행하게 되도록, 도전체의 상면에서 그 하면을 향하여 에칭을 행함으로써, 절연체(503)의 홈에 도전체(513)를 형성(매립)할 수 있다(도 14의 (A) 및 (B) 참조). 이와 같이 도전체(513)를 형성하면, 도전체(513)의 상면을 절연체(503)의 상면과 실질적으로 같은 높이에 위치하게 할 수 있다. 그러므로, 나중의 단계에서의 형상 불량을 억제할 수 있다.
절연체(503)에 대해서는 절연체(402)에 대한 설명을 참조한다. 도전체(513)에 대해서는 도전체(413)에 대한 설명을 참조한다.
다음에, 절연체(502)를 퇴적한다. 절연체(502)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 절연체(502)에 대해서는 절연체(402)에 대한 설명을 참조한다.
다음에, 반도체(536)를 형성한다. 반도체(536)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 반도체(536)에 대해서는 반도체(406)에 대한 설명을 참조한다.
다음에, 가열 처리를 행하는 것이 바람직하다.
다음에, 도전체(546)를 형성한다. 도전체(546)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 도전체(546)에 대해서는 도전체(416)에 대한 설명을 참조한다.
다음에, 절연체(540)를 형성한다(도 15의 (A) 및 (B) 참조). 절연체(540)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 절연체(540)에 대해서는 절연체(510)에 대한 설명을 참조한다.
그리고, 절연체(540) 위에 레지스트 등을 형성하고, 레지스트를 사용하여 가공을 행함으로써 절연체(510), 도전체(516), 및 반도체(506)를 형성한다(도 16의 (A) 및 (B) 참조). 이때 레지스트를 제거한 후에 절연체(510)를 사용하여 가공을 행하는 식으로 도전체(516) 및/또는 반도체(506)를 형성하여도 좋다. 또한 절연체(502)에서 위에 반도체(506)가 제공되지 않은 부분을 에칭하여도 좋다. 이와 같이 절연체(502)는 돌출부를 가지게 된다.
이때, 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D)에 도시된 어느 가공 방법을 사용하여도 좋다. 예를 들어, 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D) 각각에서, 층(116) 및 층(110)을 각각 도전체(516) 및 절연체(510)로 대체하여도 좋다.
다음에, 절연체(510) 위에 레지스트 등을 형성하고, 레지스트를 사용하여 가공을 행함으로써 절연체(510a 및 510b) 및 도전체(516a 및 516b)를 형성한다(도 17의 (A) 및 (B) 참조). 여기서는, 도 4의 (A) 내지 (E)의 가공 방법과 비슷한 방법을 사용하여 절연체(510) 및 도전체(516)를 가공하는 경우를 도시하였다. 또한, 도 11의 (A) 및 (B), 도 51의 (A) 내지 (C), 도 52의 (A) 내지 (C), 및 도 53의 (A) 내지 (C) 등의 어느 형상을 가지도록 도전체(516a 및 516b) 및 절연체(510a 및 510b)를 가공하여도 좋다.
다음에, 절연체를 형성한다. 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음에, 도전체를 형성한다. 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
그리고, 도전체 위에 레지스트 등을 형성하고, 레지스트를 사용하여 가공을 행함으로써 도전체(504)를 형성한다. 또한, 레지스트 또는 도전체(504)를 사용하여 절연체를 가공함으로써 절연체(512)를 형성한다(도 18의 (A) 및 (B) 참조). 여기서는 위에서 봤을 때에 절연체(512)와 도전체(504)가 같은 형상이 되도록 가공을 행하지만, 형상은 이에 한정되지 않는다. 예를 들어, 절연체(512)와 도전체(504)를 상이한 레지스트를 사용하여 가공하여도 좋다. 예를 들어, 절연체(512)를 형성한 후에, 도전체(404)가 되는 도전체를 형성하여도 좋고, 또는 도전체(504)를 형성한 후에, 절연체(512)가 되는 절연체 위에 레지스트 등을 형성하여도 좋다.
이때, 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D)에 도시된 어느 가공 방법을 사용하여도 좋다. 예를 들어, 도 1의 (A) 내지 (E), 도 2의 (A) 내지 (E), 도 3의 (A) 내지 (D), 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 및 도 7의 (A) 내지 (D) 각각에서, 층(116) 및 층(110)을 각각 절연체(512)가 되는 절연체 및 도전체(504)가 되는 도전체로 대체하여도 좋다.
절연체(512)에 대해서는 절연체(412)에 대한 설명을 참조한다. 도전체(504)에 대해서는 도전체(404)에 대한 설명을 참조한다.
다음에, 절연체를 형성하여도 좋다. 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 절연체는 예를 들어, 산화 알루미늄, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다.
절연체는 배리어층의 기능을 가지는 것이 바람직하다. 절연체는 예를 들어, 산소 및/또는 수소를 차단하는 기능을 가진다. 예를 들어, 절연체는 절연체(502) 및 절연체(512)의 어느 쪽보다도 산소 및/또는 수소의 차단력이 높은 것이 바람직하다.
상술한 공정을 거쳐 본 발명의 일 형태에 따른 트랜지스터를 제작할 수 있다.
도 18의 (B)에 도시된 트랜지스터에서, 절연체(510a)는 도전체(516a)와 도전체(504) 사이에 제공되고, 절연체(510b)는 도전체(516b)와 도전체(504) 사이에 제공된다. 그러므로, 도전체(516a) 또는 도전체(516b) 등에 기인하는 기생 용량이 작다. 따라서, 도 18의 (B)에 도시된 트랜지스터를 사용한 반도체 장치는 주파수 특성이 높다. 절연체(510a)를 넘어 돌출되어 있는 도전체(516a)의 일부의 길이를 절연체(512)의 두께의 70% 이상 130% 이하, 바람직하게는 80% 이상 120% 이하, 더 바람직하게는 90% 이상 110% 이하로 하면, 기생 용량 및 온 상태 저항을 저감할 수 있다. 도전체(516b)에 대해서도 마찬가지이다.
도 18의 (B)에 도시된 바와 같이, 트랜지스터는 s-channel 구조를 가진다. 도전체(504)로부터의 전계가 반도체(506)의 측면에서 도전체(516a) 및 도전체(516b) 등에 의하여 저해되기 어렵다.
또한, 도전체(513)를 반드시 형성할 필요는 없다(도 19의 (A) 참조). 또한, 절연체(512)는 도전체(504)보다 돌출되어 있어도 좋다(도 19의 (B) 참조). 또한, 절연체(512)가 되는 절연체를 반드시 가공할 필요는 없다(도 19의 (C) 참조).
<회로>
본 발명의 일 형태에 따른 트랜지스터 등을 포함하는 반도체 장치의 회로의 예에 대하여 이하에서 설명한다.
<CMOS 인버터>
도 20의 (A)의 회로도는, p채널 트랜지스터(2200)와 n채널 트랜지스터(2100)가 직렬로 서로 접속되고, 이들의 게이트가 서로 접속된, 소위 CMOS 인버터의 구성을 나타낸 것이다.
<반도체 장치의 구조 1>
도 21은 도 20의 (A)의 반도체 장치의 단면도이다. 도 21에 나타낸 반도체 장치는 트랜지스터(2200) 및 트랜지스터(2100)를 포함한다. 트랜지스터(2100)는 트랜지스터(2200) 위에 배치된다. 도 18의 (A) 및 (B)에 나타낸 트랜지스터를 트랜지스터(2100)로서 사용한 예를 나타내었지만, 본 발명의 일 형태에 따른 반도체 장치는 이에 한정되지 않는다. 예를 들어, 도 11의 (A) 및 (B), 도 12의 (A) 내지 (C), 도 19의 (A) 내지 (C), 도 51의 (A) 내지 (C), 도 52의 (A) 내지 (C), 및 도 53의 (A) 내지 (C)에 도시된 트랜지스터들 중 임의의 것을 트랜지스터(2100)로서 사용할 수 있다. 따라서, 트랜지스터(2100)에 대해서는 상술한 트랜지스터에 대한 설명을 적절히 참조한다.
도 21에 나타낸 트랜지스터(2200)는 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(2200)는 반도체 기판(450) 내의 영역(472a), 반도체 기판(450) 내의 영역(472b), 절연체(462), 및 도전체(454)를 포함한다.
트랜지스터(2200)에서 영역들(472a 및 472b)은 소스 영역 및 드레인 영역의 기능을 가진다. 절연체(462)는 게이트 절연체의 기능을 가진다. 도전체(454)는 게이트 전극의 기능을 가진다. 따라서, 채널 형성 영역의 저항은 도전체(454)에 인가되는 전위에 의하여 제어될 수 있다. 바꿔 말하면, 영역(472a)과 영역(472b) 사이의 도통 또는 비도통은 도전체(454)에 인가되는 전위에 의하여 제어될 수 있다.
반도체 기판(450)에는, 예를 들어 실리콘 또는 저마늄 등으로 이루어진 단일 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨 등으로 이루어진 화합물 반도체 기판을 사용하여도 좋다. 반도체 기판(450)으로서 단결정 실리콘 기판을 사용하는 것이 바람직하다.
반도체 기판(450)에는 n형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 사용한다. 그러나, 반도체 기판(450)으로서 p형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 사용하여도 좋다. 이 경우 트랜지스터(2200)가 형성되는 영역에 n형 도전형을 부여하는 불순물을 포함하는 웰(well)을 제공하여도 좋다. 또는, 반도체 기판(450)은 i형 반도체 기판이어도 좋다.
반도체 기판(450)의 상면은 (110)면을 가지는 것이 바람직하다. 이로써 트랜지스터(2200)의 온 상태 특성을 향상시킬 수 있다.
영역(472a 및 472b)은 p형 도전형을 부여하는 불순물을 포함하는 영역이다. 따라서, 트랜지스터(2200)는 p채널 트랜지스터의 구조를 가진다.
또한, 트랜지스터(2200)는 영역(460) 등에 의하여 인접한 트랜지스터와 떨어져 있다. 영역(460)은 절연성을 가지는 영역이다.
도 21에 나타낸 반도체 장치는 절연체(464), 절연체(466), 절연체(468), 도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(474a), 도전체(474b), 도전체(474c), 도전체(496a), 도전체(496b), 도전체(496c), 도전체(496d), 도전체(498a), 도전체(498b), 도전체(498c), 절연체(490), 절연체(492), 및 절연체(494)를 포함한다.
절연체(464)는 트랜지스터(2200) 위에 배치된다. 절연체(466)는 절연체(464) 위에 배치된다. 절연체(468)는 절연체(466) 위에 배치된다. 절연체(490)는 절연체(468) 위에 배치된다. 트랜지스터(2100)는 절연체(490) 위에 배치된다. 절연체(492)는 트랜지스터(2100) 위에 배치된다. 절연체(494)는 절연체(492) 위에 배치된다.
절연체(464)는 영역(472a)에 도달되는 개구, 영역(472b)에 도달되는 개구, 및 도전체(454)에 도달되는 개구를 포함한다. 개구들에는 도전체(480a), 도전체(480b), 및 도전체(480c)가 매립된다.
절연체(466)는 도전체(480a)에 도달되는 개구, 도전체(480b)에 도달되는 개구, 및 도전체(480c)에 도달되는 개구를 포함한다. 개구들에는 도전체(478a), 도전체(478b), 및 도전체(478c)가 매립된다.
절연체(468)는 도전체(478b)에 도달되는 개구 및 도전체(478c)에 도달되는 개구를 포함한다. 개구들에는 도전체(476a) 및 도전체(476b)가 매립된다.
절연체(490)는 트랜지스터(2100)의 채널 형성 영역과 중첩되는 개구, 도전체(476a)에 도달되는 개구, 및 도전체(476b)에 도달되는 개구를 포함한다. 개구들에는 도전체(474a), 도전체(474b), 및 도전체(474c)가 매립된다.
도전체(474a)는 트랜지스터(2100)의 게이트 전극의 기능을 가져도 좋다. 예를 들어, 도전체(474a)에 소정의 전위를 인가함으로써 트랜지스터(2100)의 문턱 전압 등의 전기 특성을 제어하여도 좋다. 예를 들어, 도전체(474a)를 트랜지스터(2100)의 게이트 전극의 기능을 가지는 도전체(404)에 전기적으로 접속하여도 좋다. 이 경우, 트랜지스터(2100)의 온 상태 전류를 높일 수 있다. 또한, 펀치스루 현상을 억제할 수 있기 때문에 트랜지스터(2100)의 포화 영역에서의 전기 특성을 안정시킬 수 있다.
절연체(492)는 트랜지스터(2100)의 소스 전극 및 드레인 전극 중 한쪽인 도전체(416b)를 통하여 도전체(474b)에 도달되는 개구, 트랜지스터(2100)의 소스 전극 및 드레인 전극 중 다른 쪽인 도전체(416a)에 도달되는 개구, 트랜지스터(2100)의 게이트 전극인 도전체(404)에 도달되는 개구, 및 도전체(474c)에 도달되는 개구를 포함한다. 개구들에는 도전체(496a), 도전체(496b), 도전체(496c), 및 도전체(496d)가 매립된다. 또한, 개구는 트랜지스터(2100) 등의 어느 구성 요소를 관통하여 제공되는 경우가 있다.
절연체(494)는 도전체(496a)에 도달되는 개구, 도전체(496b) 및 도전체(496d)에 도달되는 개구, 및 도전체(496c)에 도달되는 개구를 포함한다. 개구들에는 도전체(498a), 도전체(498b), 및 도전체(498c)가 매립된다.
절연체(464, 466, 468, 490, 492, 및 494)는 각각, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 절연체(401)는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 사용하여 형성하여도 좋다.
수소 등의 불순물 및 산소를 차단하는 기능을 가지는 절연체가 절연체들(464, 466, 468, 490, 492, 및 494) 중 적어도 하나에 포함되는 것이 바람직하다. 수소 등의 불순물 및 산소를 차단하는 기능을 가지는 절연체를 트랜지스터(2100) 근방에 배치하면 트랜지스터(2100)의 전기 특성을 안정시킬 수 있다.
수소 등의 불순물 및 산소를 차단하는 기능을 가지는 절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다.
도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(474a), 도전체(474b), 도전체(474c), 도전체(496a), 도전체(496b), 도전체(496c), 도전체(496d), 도전체(498a), 도전체(498b), 및 도전체(498c)는 각각 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중에서 선택되는 1종류 이상을 함유하는 도전체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 예를 들어, 상술한 원소를 함유하는 합금 또는 화합물을 사용하여도 좋고, 알루미늄을 함유하는 도전체, 구리 및 타이타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석, 및 산소를 함유하는 도전체, 또는 타이타늄 및 질소를 함유하는 도전체 등을 사용하여도 좋다.
또한, 도 22의 반도체 장치는 트랜지스터(2200)의 구조를 제외하고는 도 21의 반도체 장치와 같다. 따라서, 도 22의 반도체 장치에 대해서는 도 21의 반도체 장치에 대한 설명을 참조한다. 도 22의 반도체 장치에서 트랜지스터(2200)는 FIN형 트랜지스터이다. FIN형의 트랜지스터(2200)에서는 실효적인 채널 폭이 길어지기 때문에 트랜지스터(2200)의 온 상태 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 크게 할 수 있기 때문에 트랜지스터(2200)의 오프 상태 특성을 향상시킬 수 있다.
또한, 도 23의 반도체 장치는 트랜지스터(2200)의 구조를 제외하고는 도 21의 반도체 장치와 같다. 따라서, 도 23의 반도체 장치에 대해서는 도 21의 반도체 장치에 대한 설명을 참조한다. 구체적으로는 도 23의 반도체 장치에서, 트랜지스터(2200)는 SOI 기판을 사용하여 형성되어 있다. 도 23의 구조에서는, 영역(456)이 절연체(452)를 개재하여 반도체 기판(450)과 떨어져 있다. SOI 기판을 사용하기 때문에 펀치스루 현상 등을 억제할 수 있어, 트랜지스터(2200)의 오프 상태 특성을 향상시킬 수 있다. 또한, 절연체(452)는 반도체 기판(450)의 일부를 절연체로 함으로써 형성할 수 있다. 예를 들어, 절연체(452)로서 산화 실리콘을 사용할 수 있다.
도 21, 도 22, 및 도 23에 나타낸 반도체 장치 각각에서는 반도체 기판을 이용하여 p채널 트랜지스터가 형성되고, 그 위에 n채널 트랜지스터가 형성되기 때문에, 소자의 점유 면적을 축소할 수 있다. 즉, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 같은 반도체 기판을 이용하여 n채널 트랜지스터와 p채널 트랜지스터를 형성하는 경우에 비하여 제작 공정을 간략화할 수 있기 때문에, 반도체 장치의 생산성을 높일 수 있다. 또한, 반도체 장치의 수율을 향상시킬 수 있다. p채널 트랜지스터에 대해서는 LDD(lightly doped drain) 영역의 형성, 얕은 트렌치(shallow trench) 구조의 형성, 또는 변형 설계(distortion design) 등의 복잡한 단계의 일부를 생략할 수 있는 경우가 있다. 그러므로, 반도체 기판을 이용하여 n채널 트랜지스터를 형성한 반도체 장치에 비하여 반도체 장치의 생산성 및 수율을 높일 수 있는 경우가 있다.
<CMOS 아날로그 스위치>
도 20의 (B)의 회로도는 트랜지스터(2100 및 2200)의 소스들이 서로 접속되고, 트랜지스터(2100 및 2200)의 드레인들이 서로 접속된 구성을 나타낸 것이다. 이러한 구성에 의하여, 트랜지스터는 소위 CMOS 아날로그 스위치로서 기능할 수 있다.
<메모리 장치 1>
전력이 공급되지 않아도 저장된 데이터를 유지할 수 있고, 기록 사이클의 수가 제한되지 않는 본 발명의 일 형태에 따른 트랜지스터를 포함하는 반도체 장치(메모리 장치)의 예를 도 24의 (A) 및 (B)에 나타내었다.
도 24의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 커패시터(3400)를 포함한다. 또한, 상술한 트랜지스터들 중 임의의 것을 트랜지스터(3300)로서 사용할 수 있다.
또한, 트랜지스터(3300)는 오프 상태 전류가 낮은 트랜지스터인 것이 바람직하다. 예를 들어, 산화물 반도체를 사용한 트랜지스터를 트랜지스터(3300)로서 사용할 수 있다. 트랜지스터(3300)의 오프 상태 전류가 낮기 때문에, 반도체 장치의 소정의 노드에서, 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 반도체 장치의 소비전력을 저감할 수 있다.
도 24의 (A)에서는, 제 1 배선(3001)이 트랜지스터(3200)의 소스에 전기적으로 접속되어 있다. 제 2 배선(3002)이 트랜지스터(3200)의 드레인에 전기적으로 접속되어 있다. 제 3 배선(3003)이 트랜지스터(3300)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 제 4 배선(3004)이 트랜지스터(3300)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(3200)의 게이트 및 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽은 커패시터(3400)의 한쪽 전극에 전기적으로 접속되어 있다. 제 5 배선(3005)이 커패시터(3400)의 다른 쪽 전극에 전기적으로 접속되어 있다.
도 24의 (A)의 반도체 장치는 트랜지스터(3200)의 게이트의 전위가 유지될 수 있다는 특징을 가지기 때문에, 이하와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온이 되는 전위로 하여, 트랜지스터(3300)를 온으로 한다. 이에 따라, 제 3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트 및 커패시터(3400)의 한쪽 전극이 전기적으로 서로 접속되는 노드(FG)에 공급된다. 즉, 소정의 전하가 트랜지스터(3200)의 게이트에 공급된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2종류의 전하(이하, 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프가 되는 전위로 하여, 트랜지스터(3300)를 오프로 한다. 이에 따라, 노드(FG)에서 전하가 유지된다(유지).
트랜지스터(3300)의 오프 상태 전류가 낮기 때문에, 노드(FG)의 전하는 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)를 제 1 배선(3001)에 공급하면서 적절한 전위(판독 전위)를 제 5 배선(3005)에 공급함으로써, 노드(FG)에 유지된 전하의 양에 따라 제 2 배선(3002)의 전위가 변동된다. 이는 트랜지스터(3200)로서 n채널 트랜지스터를 사용하는 경우, 트랜지스터(3200)의 게이트에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압 V th _H가, 트랜지스터(3200)의 게이트에 로 레벨 전하가 주어질 때의 외견상 문턱 전압 V th _L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(3200)를 "온 상태"로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 V th _H와 V th _L 사이의 전위 V 0으로 함으로써, 노드(FG)에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에서 노드(FG)에 하이 레벨 전하가 공급된 경우, 제 5 배선(3005)의 전위가 V 0(>V th _H)이면, 트랜지스터(3200)는 "온 상태"가 된다. 기록에서 노드(FG)에 로 레벨 전하가 공급된 경우에는, 제 5 배선(3005)의 전위가 V 0(<V th_L)이어도 트랜지스터(3200)는 계속 "오프 상태"로 유지된다. 따라서, 제 2 배선(3002)의 전위를 판정함으로써 노드(FG)에 유지된 데이터를 판독할 수 있다.
또한, 메모리 셀이 배열되는 경우, 판독 동작에서 원하는 메모리 셀의 데이터를 판독할 필요가 있다. 다른 메모리 셀의 데이터를 판독하지 않는 경우에는, 노드(FG)에 공급되는 전하에 상관없이 트랜지스터(3200)가 "오프 상태"가 되는 전위, 즉 V th _H보다 낮은 전위를 제 5 배선(3005)에 공급하여도 좋다. 또는, 노드(FG)에 공급되는 전하에 상관없이 트랜지스터(3200)가 "온 상태"가 되는 전위, 즉 V th _L보다 높은 전위를 제 5 배선(3005)에 공급하여도 좋다.
<반도체 장치의 구조 2>
도 25는 도 24의 (A)의 반도체 장치의 단면도이다. 도 25에 나타낸 반도체 장치는 트랜지스터(3200), 트랜지스터(3300), 및 커패시터(3400)를 포함한다. 트랜지스터(3300) 및 커패시터(3400)는 트랜지스터(3200) 위에 배치된다. 또한, 트랜지스터(3300)에 대해서는 상술한 트랜지스터(2100)에 대한 설명을 참조한다. 또한, 트랜지스터(3200)에 대해서는 도 21의 트랜지스터(2200)에 대한 설명을 참조한다. 또한, 도 21에서는 트랜지스터(2200)를 p채널 트랜지스터로서 도시하였지만, 트랜지스터(3200)는 n채널 트랜지스터이어도 좋다.
도 25에 도시된 트랜지스터(3200)는 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(3200)는 반도체 기판(450)의 영역(472a), 반도체 기판(450)의 영역(472b), 절연체(462), 및 도전체(454)를 포함한다.
도 25에 도시된 반도체 장치는 절연체(464, 466, 및 468), 도전체(480a, 480b, 480c, 478a, 478b, 478c, 476a, 476b, 474a, 474b, 474c, 496a, 496b, 496c, 496d, 498a, 498b, 498c, 및 498d), 및 절연체(490, 492, 및 494)를 포함한다.
절연체(464)는 트랜지스터(3200) 위에 제공된다. 절연체(466)는 절연체(464) 위에 제공된다. 절연체(468)는 절연체(466) 위에 제공된다. 절연체(490)는 절연체(468) 위에 제공된다. 트랜지스터(3300)는 절연체(490) 위에 제공된다. 절연체(492)는 트랜지스터(3300) 위에 제공된다. 절연체(494)는 절연체(492) 위에 제공된다.
절연체(464)는 영역(472a)에 도달되는 개구, 영역(472b)에 도달되는 개구, 및 도전체(454)에 도달되는 개구를 가진다. 개구들에는 도전체(480a), 도전체(480b), 및 도전체(480c)가 매립된다.
절연체(466)는 도전체(480a)에 도달되는 개구, 도전체(480b)에 도달되는 개구, 및 도전체(480c)에 도달되는 개구를 포함한다. 개구들에는 도전체(478a), 도전체(478b), 및 도전체(478c)가 매립된다.
절연체(468)는 도전체(478b)에 도달되는 개구 및 도전체(478c)에 도달되는 개구를 포함한다. 개구들에는 도전체(476a) 및 도전체(476b)가 매립된다.
절연체(490)는 트랜지스터(3300)의 채널 형성 영역과 중첩되는 개구, 도전체(476a)에 도달되는 개구, 및 도전체(476b)에 도달되는 개구를 포함한다. 개구들에는 도전체(474a), 도전체(474b), 및 도전체(474c)가 매립된다.
도전체(474a)는 트랜지스터(3300)의 보텀 게이트 전극으로서의 기능을 가져도 좋다. 또는 예를 들어, 소정의 전위를 도전체(474a)에 인가함으로써 트랜지스터(3300)의 문턱 전압 등의 전기 특성을 제어하여도 좋다. 또는 예를 들어, 트랜지스터(3300)의 톱 게이트 전극인 도전체(474a) 및 도전체(404)는 전기적으로 서로 접속되어도 좋다. 그러면, 트랜지스터(3300)의 온 상태 전류를 높일 수 있다. 펀치스루 현상을 억제할 수 있기 때문에, 트랜지스터(3300)의 포화 영역에서의 전기 특성을 안정시킬 수 있다.
절연체(492)는 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 한쪽인 도전체(416b)를 통하여 도전체(474b)에 도달되는 개구, 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽인 도전체(414)에 도달되는 개구, 트랜지스터(3300)의 게이트 전극인 도전체(404)에 도달되는 개구, 및 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽인 도전체(416a)를 통하여 도전체(474c)에 도달되는 개구를 포함한다. 개구들에는 도전체(496a), 도전체(496b), 도전체(496c), 및 도전체(496d)가 매립된다. 또한, 트랜지스터(3300) 등의 구성 요소가 다른 구성 요소를 관통하여 제공되는 경우가 있다.
절연체(494)는 도전체(496a)에 도달되는 개구, 도전체(496b)에 도달되는 개구, 도전체(496c)에 도달되는 개구, 및 도전체(496d)에 도달되는 개구를 포함한다. 개구들에는 도전체(498a, 498b, 498c, 및 498d)가 매립된다.
절연체들(464, 466, 468, 490, 492, 및 494) 중 적어도 하나는 수소 등의 불순물 및 산소를 차단하는 기능을 가지는 것이 바람직하다. 수소 등의 불순물 및 산소를 차단하는 기능을 가지는 절연체를 트랜지스터(3300) 근방에 배치하면 트랜지스터(3300)의 전기 특성을 안정시킬 수 있다.
도전체(498d)는 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중에서 선택되는 1종류 이상을 함유하는 도전체를 포함하는 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 예를 들어, 상술한 원소의 합금 또는 화합물을 사용하여도 좋고, 알루미늄을 함유하는 도전체, 구리 및 타이타늄을 함유하는 도전체, 구리 및 망가니즈를 함유하는 도전체, 인듐, 주석, 및 산소를 함유하는 도전체, 또는 타이타늄 및 질소를 함유하는 도전체 등을 사용하여도 좋다.
트랜지스터(3200)의 소스 또는 드레인은 도전체(480b), 도전체(478b), 도전체(476a), 도전체(474b), 및 도전체(496c)를 통하여 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 한쪽인 도전체(416b)에 전기적으로 접속된다. 트랜지스터(3200)의 게이트 전극인 도전체(454)는 도전체(480c), 도전체(478c), 도전체(476b), 도전체(474c), 및 도전체(496d)를 통하여 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽인 도전체(416a)에 전기적으로 접속된다.
커패시터(3400)는 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속되는 전극, 도전체(414), 및 절연체(411)를 포함한다. 절연체(411)는 트랜지스터(3300)의 게이트 절연체와 같은 단계에 의하여 형성될 수 있기 때문에, 생산성을 높일 수 있다. 트랜지스터(3300)의 게이트 전극과 같은 단계에 의하여 형성되는 층을 도전체(414)로서 사용하면, 생산성을 높일 수 있다.
다른 구성 요소의 구조에 대해서는 도 21의 기재 등을 적절히 참조할 수 있다.
도 26의 반도체 장치는 트랜지스터(3200)의 구조를 제외하고는 도 25의 반도체 장치와 같다. 따라서, 도 26의 반도체 장치에 대해서는 도 25의 반도체 장치에 대한 설명을 참조한다. 구체적으로는, 도 26의 반도체 장치에서, 트랜지스터(3200)는 FIN형 트랜지스터이다. FIN형 트랜지스터(3200)에 대해서는, 도 22의 트랜지스터(2200)에 대한 설명을 참조한다. 또한, 도 22에서는 트랜지스터(2200)를 p채널 트랜지스터로서 도시하였지만, 트랜지스터(3200)는 n채널 트랜지스터이어도 좋다.
도 27의 반도체 장치는 트랜지스터(3200)의 구조를 제외하고는 도 25의 반도체 장치와 같다. 따라서, 도 27의 반도체 장치에 대해서는 도 25의 반도체 장치에 대한 설명을 참조한다. 구체적으로는, 도 27의 반도체 장치에서, 트랜지스터(3200)는 SOI 기판인 반도체 기판(450)에 제공되어 있다. SOI 기판인 반도체 기판(450)에 제공되는 트랜지스터(3200)에 대해서는, 도 23의 트랜지스터(2200)에 대한 설명을 참조한다. 또한, 도 23에서는 트랜지스터(2200)를 p채널 트랜지스터로서 도시하였지만, 트랜지스터(3200)는 n채널 트랜지스터이어도 좋다.
<메모리 장치 2>
도 24의 (B)의 반도체 장치는 트랜지스터(3200)가 제공되지 않는 점에서 도 24의 (A)의 반도체 장치와 다르다. 이 경우에도, 데이터는 도 24의 (A)의 반도체 장치와 비슷한 식으로 기록 및 유지될 수 있다.
도 24의 (B)의 반도체 장치에서의 데이터의 판독에 대하여 설명한다. 트랜지스터(3300)가 온 상태가 되면, 부유 상태에 있는 제 3 배선(3003)과, 커패시터(3400)가 도통되고, 제 3 배선(3003)과 커패시터(3400) 사이에서 전하가 재분배된다. 그 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 커패시터(3400)의 한쪽 전극의 전위(또는 커패시터(3400)에 축적된 전하)에 따라 달라진다.
예를 들어, 전하 재분배 후의 제 3 배선(3003)의 전위는 (C B× V B0+C×V)/(C B+C)이고, 여기서 V는 커패시터(3400)의 한쪽 전극의 전위, C는 커패시터(3400)의 용량, C B는 제 3 배선(3003)의 용량 성분, 그리고 V B0은 전하 재분배 전의 제 3 배선(3003)의 전위이다. 따라서, 메모리 셀이, 커패시터(3400)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 2가지 상태 중 어느 상태에 있다고 상정하면, 전위 V 1을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B× V B0+C× V 1)/(C B+C))는, 전위 V 0을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B× V B0+C× V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 데이터를 판독할 수 있다.
이 경우, 제 1 반도체를 포함하는 트랜지스터를 메모리 셀을 구동하기 위한 구동 회로에 사용하여도 좋고, 제 2 반도체를 포함하는 트랜지스터를 트랜지스터(3300)로서 구동 회로 위에 적층하여도 좋다.
산화물 반도체를 사용한, 오프 상태 전류가 낮은 트랜지스터를 포함하는 경우, 상술한 반도체 장치는 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 반도체 장치의 소비전력을 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(또한, 전위는 바람직하게는 고정됨)에도, 저장된 데이터를 오랫동안 유지할 수 있다.
상기 반도체 장치에서는, 데이터의 기록에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들어, 종래의 비휘발성 메모리와 달리, 플로팅 게이트에 대한 전자의 주입 및 플로팅 게이트로부터의 전자의 추출이 불필요하기 때문에, 절연체의 열화 등의 문제가 일어나지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치는 종래의 비휘발성 메모리의 문제인 데이터를 재기록할 수 있는 횟수에 대한 제한이 없고, 그 신뢰성이 대폭 향상된다. 또한, 트랜지스터의 온/오프 상태에 따라 데이터가 기록되기 때문에, 고속 동작을 실현할 수 있다.
<촬상 장치>
본 발명의 일 형태에 따른 촬상 장치에 대하여 이하에서 설명한다.
도 28의 (A)는 본 발명의 일 형태에 따른 촬상 장치(200)의 예를 도시한 평면도이다. 촬상 장치(200)는 화소부(210), 및 화소부(210)를 구동시키기 위한 주변 회로(주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290))를 포함한다. 화소부(210)는 p행 q열(p 및 q는 각각 2 이상의 자연수)의 매트릭스로 배치된 복수의 화소(211)를 포함한다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속되고, 복수의 화소(211)를 구동시키기 위한 신호가 공급된다. 본 명세서 등에서 "주변 회로" 또는 "구동 회로"는 주변 회로들(260, 270, 280, 및 290) 모두를 가리키는 경우가 있다. 예를 들어, 주변 회로(260)는 주변 회로의 일부라고 할 수 있다.
촬상 장치(200)는 광원(291)을 포함하는 것이 바람직하다. 광원(291)은 검출광(P1)을 방출할 수 있다.
주변 회로는 논리 회로, 스위치, 버퍼, 증폭 회로, 및 변환 회로 중 적어도 하나를 포함한다. 주변 회로는 화소부(210)가 형성되는 기판 위에 제공되어도 좋다. 주변 회로의 일부 또는 전체를 IC 등의 반도체 장치를 사용하여 실장하여도 좋다. 또한, 주변 회로로서는, 주변 회로들(260, 270, 280, 및 290) 중 하나 이상을 생략하여도 좋다.
도 28의 (B)에 도시된 바와 같이, 촬상 장치(200)에 포함되는 화소부(210)에, 화소(211)를 기울여서 제공하여도 좋다. 화소(211)를 기울여서 배치함으로써, 행 방향 및 열 방향의 화소들 사이의 간격(피치)을 짧게 할 수 있다. 이에 따라, 촬상 장치(200)에 의하여 촬상되는 화상의 질을 향상시킬 수 있다.
<화소의 구성예 1>
촬상 장치(200)에 포함되는 화소(211)를 복수의 부화소(212)로 형성하고, 각 부화소(212)를 특정한 파장 대역의 광을 투과시키는 필터(컬러 필터)와 조합함으로써, 컬러 화상 표시를 실현하기 위한 데이터를 얻을 수 있다.
도 29의 (A)는 컬러 화상을 얻는 화소(211)의 예를 나타낸 평면도이다. 도 29의 (A)에 도시된 화소(211)는 적색(R)의 파장 대역의 광을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212R)라고도 함), 녹색(G)의 파장 대역의 광을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212G)라고도 함), 및 청색(B)의 파장 대역의 광을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212B)라고도 함)를 포함한다. 부화소(212)는 포토센서로서 기능할 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는 배선(231), 배선(247), 배선(248), 배선(249), 및 배선(250)에 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G), 및 부화소(212B)는 각각, 서로 독립된 배선들(253)에 접속된다. 본 명세서 등에서는 예를 들어, n행째 화소(211)에 접속된 배선(248) 및 배선(249)을 배선(248[n]) 및 배선(249[n])이라고 한다. 예를 들어 m열째 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 한다. 또한, 도 29의 (A)에서 m열째 화소(211)의 부화소(212R), 부화소(212G), 및 부화소(212B)에 접속된 배선(253)을 배선(253[m]R), 배선(253[m]G), 및 배선(253[m]B)이라고 한다. 부화소(212)는 상술한 배선을 통하여 주변 회로에 전기적으로 접속된다.
촬상 장치(200)는, 부화소(212)가 스위치를 통하여, 부화소(212)와 같은 파장 대역의 광을 투과시키는 컬러 필터가 제공된 인접한 화소(211)의 부화소(212)에 전기적으로 접속되어 있는 구조를 가진다. 도 29의 (B)는 부화소들(212)의 접속의 예를 나타낸 것으로, n(n은 1 이상 p 이하의 정수)행 m(m은 1 이상 q 이하의 정수)열에 배치된 화소(211)의 부화소(212)와, (n+1)행 m열에 배치된 인접한 화소(211)의 부화소(212)의 접속의 예를 나타내고 있다. 도 29의 (B)에서, n행 m열에 배치된 부화소(212R)와, (n+1)행 m열에 배치된 부화소(212R)는 스위치(201)를 통하여 서로 접속되어 있다. n행 m열에 배치된 부화소(212G)와, (n+1)행 m열에 배치된 부화소(212G)는 스위치(202)를 통하여 서로 접속되어 있다. n행 m열에 배치된 부화소(212B)와, (n+1)행 m열에 배치된 부화소(212B)는 스위치(203)를 통하여 서로 접속되어 있다.
부화소(212)에 사용하는 컬러 필터는 적색(R), 녹색(G), 및 청색(B)의 컬러 필터에 한정되지 않고, 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터를 사용하여도 좋다. 하나의 화소(211)에 3개의 다른 파장 대역의 광을 검지하는 부화소들(212)을 제공함으로써 풀 컬러의 화상을 얻을 수 있다.
적색(R), 녹색(G), 및 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소들(212)에 더하여, 황색(Y)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)를 포함하는 화소(211)를 제공하여도 좋다. 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터가 제공된 부화소들(212)에 더하여, 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)를 포함하는 화소(211)를 제공하여도 좋다. 하나의 화소(211)에 4개의 다른 파장 대역의 광을 검지하는 부화소들(212)을 제공하면, 얻어지는 화상의 색 재현성을 높일 수 있다.
예를 들어 도 29의 (A)에서 적색의 파장 대역을 검지하는 부화소(212), 녹색의 파장 대역을 검지하는 부화소(212), 및 청색의 파장 대역을 검지하는 부화소(212)에 관하여, 그 화소수의 비(또는 수광 면적의 비)는 1:1:1이 아니라도 좋다. 예를 들어, 화소수의 비(수광 면적의 비)를 적색:녹색:청색=1:2:1로 하는 Bayer 배열을 채용하여도 좋다. 또는, 적색, 녹색, 청색의 화소수의 비(수광 면적의 비)를 1:6:1로 하여도 좋다.
화소(211)에 제공하는 부화소(212)의 수는 하나라도 좋지만, 2개 이상의 부화소를 제공하는 것이 바람직하다. 예를 들어, 같은 파장 대역을 검지하는 2개 이상의 부화소(212)를 제공하면 중복성(redundancy)이 높아지고, 촬상 장치(200)의 신뢰성을 높일 수 있다.
적외광을 투과시키며 가시광을 흡수 또는 반사하는 IR(infrared) 필터를 필터로서 사용하면, 적외광을 검지하는 촬상 장치(200)를 실현할 수 있다.
또한, ND(neutral density) 필터(감광 필터)를 사용하면, 광전 변환 소자(수광 소자)에 대량의 광이 들어갈 때에 일어나는, 출력 포화를 방지할 수 있다. 감광 성능이 상이한 ND 필터들을 조합하여 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
상술한 필터 외에, 화소(211)에 렌즈를 제공하여도 좋다. 도 30의 (A) 및 (B)의 단면도를 참조하여 화소(211), 필터(254), 및 렌즈(255)의 배치예를 설명한다. 렌즈(255)에 의하여, 광전 변환 소자는 입사광을 효율적으로 수광할 수 있다. 구체적으로는, 도 30의 (A)에 도시된 바와 같이, 광(256)이 화소(211)에 제공된 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통하여 광전 변환 소자(220)에 들어간다.
그러나, 일점쇄선으로 둘러싸인 영역으로 나타낸 바와 같이, 화살표로 나타낸 광(256)의 일부는 배선(257)의 일부에 의하여 차단될 수 있다. 그러므로, 도 30의 (B)에 도시된 바와 같이 광전 변환 소자(220) 측에 렌즈(255) 및 필터(254)를 제공함으로써 광전 변환 소자(220)가 광(256)을 효율적으로 수광할 수 있는 구조로 하는 것이 바람직하다. 광(256)이 광전 변환 소자(220) 측으로부터 광전 변환 소자(220)에 들어가면, 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 30의 (A) 및 (B)에 도시된 광전 변환 소자(220)로서 p-n 접합 또는 p-i-n 접합이 형성된 광전 변환 소자를 사용하여도 좋다.
방사선을 흡수하고 전하를 발생시키는 기능을 가지는 물질을 사용하여 광전 변환 소자(220)를 형성하여도 좋다. 방사선을 흡수하고 전하를 발생시키는 기능을 가지는 물질의 예에는 셀레늄, 아이오딘화 납, 아이오딘화 수은, 비소화 갈륨, 텔루륨화 카드뮴, 및 카드뮴 아연 합금이 포함된다.
예를 들어, 광전 변환 소자(220)에 셀레늄을 사용하면, 광전 변환 소자(220)는 가시광, 자외광, 적외광, X선, 및 감마선 등 넓은 파장 대역의 광 흡수 계수를 가질 수 있다.
촬상 장치(200)에 포함되는 하나의 화소(211)는 도 29의 (A) 및 (B)에 도시된 부화소(212)에 더하여, 제 1 필터를 가지는 부화소(212)를 포함하여도 좋다.
<화소의 구성예 2>
실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터를 포함하는 화소의 예에 대하여 이하에서 설명한다.
도 31의 (A) 및 (B)는 각각 촬상 장치에 포함되는 소자의 단면도이다. 도 31의 (A)에 도시된 촬상 장치는 실리콘 기판(300) 위의 실리콘을 포함하는 트랜지스터(351), 트랜지스터(351) 위에 적층된, 산화물 반도체를 포함하는 트랜지스터(352 및 353), 및 실리콘 기판(300)에 제공된 포토다이오드(360)를 포함한다. 트랜지스터들 및 포토다이오드(360)는 각종 플러그(370) 및 배선(371)에 전기적으로 접속된다. 또한, 포토다이오드(360)의 애노드(361)는 저저항 영역(363)을 통하여 플러그(370)에 전기적으로 접속되어 있다.
촬상 장치는 실리콘 기판(300)에 제공된 트랜지스터(351) 및 실리콘 기판(300)에 제공된 포토다이오드(360)를 포함하는 층(310), 층(310)과 접촉되며 배선(371)을 포함하는 층(320), 층(320)과 접촉되며 트랜지스터(352 및 353)를 포함하는 층(330), 및 층(330)과 접촉되며 배선(372) 및 배선(373)을 포함하는 층(340)을 포함한다.
도 31의 (A)의 단면도의 예에서는 실리콘 기판(300)에서 트랜지스터(351)가 형성되는 면과는 반대 측에 포토다이오드(360)의 수광면이 제공되어 있다. 이 구조에 의하여, 트랜지스터 및 배선의 영향을 받지 않고 광 경로를 확보할 수 있다. 그러므로, 개구율이 높은 화소를 형성할 수 있다. 또한, 포토다이오드(360)의 수광면을 트랜지스터(351)가 형성되는 면과 같게 할 수 있다.
산화물 반도체를 사용한 트랜지스터를 사용하여 화소를 형성하는 경우, 층(310)은 산화물 반도체를 사용한 트랜지스터를 포함하여도 좋다. 또는, 층(310)을 생략하여도 좋고, 화소가 산화물 반도체를 사용한 트랜지스터만을 포함하여도 좋다.
실리콘을 사용한 트랜지스터를 사용하여 화소를 형성하는 경우, 층(330)을 생략하여도 좋다. 층(330)을 제공하지 않은 단면도의 예를 도 31의 (B)에 나타내었다. 층(330)을 제공하지 않는 경우, 층(340)의 배선(372)을 생략할 수 있다.
또한, 실리콘 기판(300)은 SOI 기판이어도 좋다. 또한, 실리콘 기판(300)은 저마늄, 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 또는 유기 반도체로 만들어진 기판으로 대체할 수 있다.
여기서, 트랜지스터(351) 및 포토다이오드(360)를 포함하는 층(310)과, 트랜지스터(352 및 353)를 포함하는 층(330) 사이에는 절연체(380)가 제공된다. 다만, 절연체(380)의 위치에 한정은 없다.
트랜지스터(351)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는, 실리콘의 댕글링 본드를 종단시키고, 이에 따라 트랜지스터(351)의 신뢰성이 향상될 수 있다. 한편, 트랜지스터(352) 및 트랜지스터(353) 등의 근방에 제공되는 절연체 내의 수소는, 산화물 반도체에 캐리어를 생성시키는 요인 중 하나가 된다. 그러므로 이 수소는 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성의 저하를 초래할 수 있다. 따라서, 실리콘계 반도체를 사용한 트랜지스터 위에 산화물 반도체를 사용한 트랜지스터를 제공하는 경우, 이 트랜지스터들 사이에 수소를 차단하는 기능을 가지는 절연체(380)를 제공하는 것이 바람직하다. 절연체(380) 아래에 수소를 가두면 트랜지스터(351)의 신뢰성을 향상시킬 수 있다. 또한, 절연체(380) 아래의 부분으로부터 절연체(380) 위의 부분으로 수소가 확산되는 것을 방지할 수 있기 때문에 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성을 높일 수 있다.
절연체(380)로서는 예를 들어, 산소 또는 수소를 차단하는 기능을 가지는 절연체를 사용한다.
도 31의 (A)의 단면도에서, 층(310)의 포토다이오드(360)와 층(330)의 트랜지스터는 서로 중첩되도록 형성할 수 있다. 이로써 화소의 집적도를 높일 수 있다. 바꿔 말하면, 촬상 장치의 해상도를 높일 수 있다.
도 32의 (A1) 및 (B1)에 도시된 바와 같이 촬상 장치의 일부 또는 전체를 구부릴 수 있다. 도 32의 (A1)은 촬상 장치를 일점쇄선 X1-X2의 방향으로 구부린 상태를 도시한 것이다. 도 32의 (A2)는 도 32의 (A1)의 일점쇄선 X1-X2로 가리킨 부분을 도시한 단면도이다. 도 32의 (A3)은 도 32의 (A1)의 일점쇄선 Y1-Y2로 가리킨 부분을 도시한 단면도이다.
도 32의 (B1)은 촬상 장치를 일점쇄선 X3-X4의 방향 및 일점쇄선 Y3-Y4의 방향으로 구부린 상태를 도시한 것이다. 도 32의 (B2)는 도 32의 (B1)의 일점쇄선 X3-X4로 가리킨 부분을 도시한 단면도이다. 도 32의 (B3)은 도 32의 (B1)의 일점쇄선 Y3-Y4로 가리킨 부분을 도시한 단면도이다.
촬상 장치를 구부리면 상면(像面)의 만곡 및 비점수차를 저감할 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들어, 수차 보정에 사용하는 렌즈의 수를 줄일 수 있기 때문에 촬상 장치를 사용한 전자 기기 등의 소형화 또는 경량화를 실현할 수 있다. 또한, 촬상되는 화상의 질을 향상시킬 수 있다.
<CPU>
상술한 어느 트랜지스터 또는 상술한 메모리 장치 등의 반도체 장치를 포함하는 CPU에 대하여 이하에서 설명한다.
도 33은 상술한 어느 트랜지스터를 구성 요소로서 포함하는 CPU의 구성예를 도시한 블록도이다.
도 33에 도시된 CPU는 기판(1190) 위에, ALU(1191)(arithmetic logic unit), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 또는 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 서로 다른 칩 위에 제공되어도 좋다. 도 27에서의 CPU는 구성을 간략화한 예일 뿐, 실제의 CPU는 용도에 따라 다양한 구성을 가질 수 있다는 것은 말할 나위 없다. 예를 들어, CPU는 다음 구성을 가져도 좋다: 도 33에 도시된 CPU 또는 연산 회로를 포함하는 구조를 하나의 코어로 생각하고; 복수의 이와 같은 코어를 포함하고; 코어들이 병렬로 동작한다. CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트 수는, 예를 들어 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령은, 인스트럭션 디코더(1193)에 입력되어 거기서 디코딩된 다음에, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 컨트롤러(1194)는 외부의 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선도 또는 마스크 상태에 따라 판단하고 요구를 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하기 위한 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호에 기초하여 내부 클럭 신호를 생성하기 위한 내부 클럭 생성기를 포함하며, 내부 클럭 신호를 상술한 회로에 공급한다.
도 33에 도시된 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는, 상술한 어느 트랜지스터 또는 상술한 메모리 장치 등을 사용할 수 있다.
도 33에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서의 데이터의 유지 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 또는 커패시터에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되면 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 커패시터에 의한 데이터 유지가 선택되면 커패시터에 데이터가 재기록되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 34는 레지스터(1196)로서 사용될 수 있는 메모리 소자(1200)의 회로도의 예이다. 메모리 소자(1200)는 전력 공급이 정지되면 저장된 데이터가 휘발되는 회로(1201), 전력 공급이 정지되어도 저장된 데이터가 휘발되지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 커패시터(1207), 및 선택 기능을 가지는 회로(1220)를 포함한다. 회로(1202)는 커패시터(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 메모리 소자(1200)는 필요에 따라 다이오드, 레지스터, 또는 인덕터 등의 다른 소자를 더 포함하여도 좋다.
여기서, 회로(1202)로서 상술한 메모리 장치를 사용할 수 있다. 메모리 소자(1200)에 대한 전원 전압의 공급이 정지되면, GND(0V) 또는 회로(1202)의 트랜지스터(1209)가 오프가 되는 전위가 트랜지스터(1209)의 게이트에 계속 입력된다. 예를 들어, 트랜지스터(1209)의 게이트가 레지스터 등의 부하를 통하여 접지된다.
여기서, 스위치(1203)가 하나의 도전형을 가지는 트랜지스터(1213)(예를 들어, n채널 트랜지스터)이고, 스위치(1204)가 상기 하나의 도전형과 반대의 도전형을 가지는 트랜지스터(1214)(예를 들어, p채널 트랜지스터)인 예를 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)은 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 커패시터(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)라고 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 선(예를 들어, GND선)에 전기적으로 접속되고, 그 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽), 논리 소자(1206)의 입력 단자, 및 커패시터(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 서로 접속된다. 여기서, 접속 부분을 노드(M1)라고 한다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)를 공급받을 수 있다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 선(예를 들어, GND선)에 전기적으로 접속된다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)를 공급받을 수 있다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 선(예를 들어, GND선)에 전기적으로 접속된다.
트랜지스터 또는 배선 등의 기생 용량을 적극적으로 이용한다면, 커패시터(1207) 및 커패시터(1208)를 제공할 필요는 없다.
트랜지스터(1209)의 게이트에 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204) 각각에 대해서는, 제어 신호(WE)와는 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다. 스위치들 중 한쪽의 제 1 단자와 제 2 단자가 도통 상태일 때, 스위치들 중 다른 쪽의 제 1 단자와 제 2 단자는 비도통 상태이다.
회로(1201)에 유지된 데이터에 대응하는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력된다. 도 34는 회로(1201)로부터 출력되는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호가 회로(1220)를 통하여 회로(1201)에 입력된다.
도 34의 예에서는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 그 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어 입력 단자로부터 입력되는 신호의 논리값의 반전에 의하여 얻어지는 신호가 유지되는 노드를 회로(1201)가 포함하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 그 노드에 입력할 수 있다.
도 34에서 메모리 소자(1200)에 포함되는, 트랜지스터(1209)를 제외한 트랜지스터들은 각각, 산화물 반도체 외의 반도체를 사용하여 형성되는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 트랜지스터는 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또는, 메모리 소자(1200)에서의 모든 트랜지스터를, 산화물 반도체에 채널이 형성되는 트랜지스터로 하여도 좋다. 또는, 메모리 소자(1200)에서 트랜지스터(1209) 외에, 산화물 반도체에 채널이 형성되는 트랜지스터가 포함되어도 좋고, 산화물 반도체 외의 반도체를 사용하여 형성되는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터를 나머지 트랜지스터에 사용할 수 있다.
도 34에서의 회로(1201)로서 예를 들어 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서는 예를 들어 인버터 또는 클럭드 인버터를 사용할 수 있다.
메모리 소자(1200)에 전원 전압이 공급되지 않는 기간 중, 본 발명의 일 형태에 따른 반도체 장치는 회로(1202)에 제공된 커패시터(1208)에 의하여, 회로(1201)에 저장된 데이터를 유지할 수 있다.
산화물 반도체에 채널이 형성되는 트랜지스터의 오프 상태 전류는 매우 낮다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 상태 전류는, 결정성을 가지는 실리콘에 채널이 형성되는 트랜지스터보다 현저히 낮다. 그러므로, 이 트랜지스터를 트랜지스터(1209)로서 사용하면, 메모리 소자(1200)에 전원 전압이 공급되지 않는 기간에도 커패시터(1208)에 유지된 신호가 오랫동안 유지된다. 따라서, 메모리 소자(1200)는 전원 전압의 공급이 정지되는 기간 중에도 저장된 내용(데이터)을 유지할 수 있다.
상술한 메모리 소자는 스위치(1203) 및 스위치(1204)에 의하여 프리차지 동작을 행하기 때문에, 전원 전압의 공급이 재개되고 나서 회로(1201)가 원래의 데이터를 다시 유지하는 데 필요한 시간을 단축할 수 있다.
회로(1202)에 있어서, 커패시터(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 게이트에 입력된다. 따라서, 메모리 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 커패시터(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 대응하는 것으로 변환되고, 회로(1202)로부터 판독될 수 있다. 따라서, 커패시터(1208)에 의하여 유지된 신호에 대응하는 전위가 어느 정도 변동되더라도, 원래의 신호를 정확하게 판독할 수 있다.
프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 메모리 장치에 상술한 메모리 소자(1200)를 적용함으로써, 전원 전압의 공급 정지로 인하여 메모리 장치의 데이터가 소실되는 것을 방지할 수 있다. 또한, 메모리 장치는, 전원 전압의 공급이 재개되고 나서 짧은 시간에 전원 공급이 정지되기 전과 같은 상태로 복귀할 수 있다. 따라서, 프로세서, 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 짧은 시간이라도 전원 공급을 정지할 수 있으므로, 소비전력이 저감된다.
상기 메모리 소자(1200)는 CPU에 사용하였지만, 메모리 소자(1200)는 DSP(digital signal processor), 커스텀 LSI, 또는 PLD(programmable logic device) 등의 LSI, 및 RF(radio frequency) 장치에도 사용될 수 있다.
<표시 장치>
본 발명의 일 형태에 따른 표시 장치에 대하여 도 35의 (A) 내지 (C) 및 도 36의 (A) 및 (B)를 참조하여 이하에서 설명한다.
표시 장치에 제공되는 표시 소자의 예에는 액정 소자(액정 표시 소자라고도 함) 및 발광 소자(발광 표시 소자라고도 함)가 포함된다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(electroluminescent) 소자 및 유기 EL 소자 등을 그 범주에 포함한다. 표시 장치의 예로서, EL 소자를 포함하는 표시 장치(EL 표시 장치) 및 액정 소자를 포함하는 표시 장치(액정 표시 장치)에 대하여 이하에서 설명한다.
또한, 이하에 기재된 표시 장치는, 표시 소자가 밀봉되어 있는 패널과, 상기 패널에 컨트롤러 등의 IC가 실장되어 있는 모듈을 그 범주에 포함한다.
이하에 기재된 표시 장치는 화상 표시 장치 또는 광원(조명 장치를 포함함)을 말한다. 표시 장치는 다음 중 어느 모듈을 포함한다: FPC 또는 TCP 등의 커넥터가 제공된 모듈; TCP 끝에 인쇄 배선판이 제공된 모듈; 및 COG법에 의하여 집적 회로(IC)가 표시 소자에 직접 실장된 모듈이다.
도 35의 (A) 내지 (C)는 본 발명의 일 형태에 따른 EL 표시 장치의 예를 도시한 것이다. 도 35의 (A)는 EL 표시 장치의 화소의 회로도이다. 도 35의 (B)는 EL 표시 장치 전체를 나타낸 평면도이다.
도 35의 (A)는 EL 표시 장치에 사용되는 화소의 회로도의 예를 도시한 것이다.
또한, 본 명세서 등에서 능동 소자(예를 들어, 트랜지스터 또는 다이오드) 또는 수동 소자(예를 들어, 커패시터 또는 레지스터) 등의 모든 단자가 접속되는 부분이 규정되지 않더라도, 통상의 기술자에게는 발명의 일 형태를 구성하는 것이 가능할 수 있다. 바꿔 말하면, 접속 부분이 규정되지 않더라도 발명의 일 형태가 명확할 수 있다. 또한 본 명세서 등에 접속 부분이 개시되어 있는 경우, 접속 부분이 규정되지 않은 발명의 일 형태가 본 명세서 등에 개시되어 있는 것으로 판단할 수 있는 경우가 있다. 특히, 단자가 접속되는 부분의 수가 하나보다 많을 수 있는 경우, 단자가 접속되는 부분을 반드시 규정할 필요는 없다. 그러므로, 능동 소자(예를 들어, 트랜지스터 또는 다이오드) 또는 수동 소자(예를 들어, 커패시터 또는 레지스터) 등의 일부의 단자가 접속되는 부분만을 규정함으로써 발명의 일 형태를 구성하는 것이 가능할 수 있다.
또한, 본 명세서 등에서 적어도 회로의 접속 부분이 규정되어 있으면 통상의 기술자에게는 발명을 특정하는 것이 가능할 수 있다. 또는, 적어도 회로의 기능이 규정되어 있으면 통상의 기술자에게는 발명을 특정하는 것이 가능할 수 있다. 바꿔 말하면, 회로의 기능이 규정되어 있으면 본 발명의 일 형태는 명확할 수 있다. 또한, 기능이 규정된 본 발명의 일 형태가 본 명세서 등에 개시되어 있는 것으로 판단할 수 있다. 그러므로, 회로의 접속 부분이 규정되어 있으면, 기능이 규정되지 않더라도 발명의 일 형태로서 회로가 개시되어 있는 것이고, 발명의 일 형태를 구성할 수 있다. 또는, 회로의 기능이 규정되어 있으면, 접속 부분이 규정되지 않더라도 발명의 일 형태로서 회로가 개시되어 있는 것이고, 발명의 일 형태를 구성할 수 있다.
도 35의 (A)에 도시된 EL 표시 장치는 스위칭 소자(743), 트랜지스터(741), 커패시터(742), 및 발광 소자(719)를 포함한다.
또한, 도 35의 (A) 등은 각각 회로 구조의 예를 도시한 것이므로, 추가로 트랜지스터를 제공할 수 있다. 반대로, 도 35의 (A) 등의 각 노드에 있어서 추가적인 트랜지스터, 스위치, 또는 수동 소자 등을 제공하지 않는 것이 가능하다.
트랜지스터(741)의 게이트는 스위칭 소자(743)의 한쪽 단자 및 커패시터(742)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(741)의 소스는 커패시터(742)의 다른 쪽 전극 및 발광 소자(719)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(741)의 드레인에는 전원 전위(VDD)가 공급된다. 스위칭 소자(743)의 다른 쪽 단자는 신호선(744)에 전기적으로 접속된다. 발광 소자(719)의 다른 쪽 전극에는 정전위가 공급된다. 정전위는 접지 전위(GND), 또는 접지 전위(GND)보다 낮은 전위이다.
스위칭 소자(743)로서는 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터를 스위칭 소자로서 사용하면 화소의 면적을 축소할 수 있어, EL 표시 장치의 해상도를 높게 할 수 있다. 스위칭 소자(743)로서는, 트랜지스터(741)와 같은 단계를 거쳐 형성된 트랜지스터를 사용할 수 있고, 이로써 EL 표시 장치를 높은 생산성으로 제작할 수 있다. 또한, 트랜지스터(741) 및/또는 스위칭 소자(743)로서는 예를 들어 상술한 어느 트랜지스터를 사용할 수 있다.
도 35의 (B)는 EL 표시 장치의 평면도이다. EL 표시 장치는 기판(700), 기판(750), 실란트(sealant)(734), 구동 회로(735), 구동 회로(736), 화소(737), 및 FPC(732)를 포함한다. 실란트(734)는 화소(737), 구동 회로(735), 및 구동 회로(736)를 둘러싸도록 기판(700)과 기판(750) 사이에 제공된다. 또한, 구동 회로(735) 및/또는 구동 회로(736)를 실란트(734)의 외측에 제공하여도 좋다.
도 35의 (C)는 도 35의 (B)의 일점쇄선 M-N의 일부를 따라 취한 EL 표시 장치의 단면도이다.
도 35의 (C)는 기판(700) 위의 도전체(704a); 도전체(704a) 위의 절연체(712a); 절연체(712a) 위의 절연체(712b); 절연체(712b) 위에 있고 도전체(704a)와 중첩되는 반도체(706); 반도체(706)와 접촉되는 도전체(716a) 및 도전체(716b); 도전체(716a) 위의 절연체(710a); 도전체(716b) 위의 절연체(710b); 반도체(706), 도전체(716a), 도전체(716b), 절연체(710a), 및 절연체(710b) 위의 절연체(718a); 절연체(718a) 위의 절연체(718b); 절연체(718b) 위의 절연체(718c); 및 절연체(718c) 위에 있고 반도체(706)와 중첩되는 도전체(714a)를 포함하는 트랜지스터(741)의 구조를 도시한 것이다. 또한, 트랜지스터(741)의 구조는 예일 뿐, 트랜지스터(741)는 도 35의 (C)에 도시된 것과 다른 구조를 가져도 좋다.
따라서, 도 35의 (C)에 도시된 트랜지스터(741)에 있어서, 도전체(704a)는 게이트 전극으로서 기능하고, 절연체(712a) 및 절연체(712b)는 게이트 절연체로서 기능하고, 도전체(716a)는 소스 전극으로서 기능하고, 도전체(716b)는 드레인 전극으로서 기능하고, 절연체(718a), 절연체(718b), 및 절연체(718c)는 게이트 절연체로서 기능하고, 도전체(714a)는 게이트 전극으로서 기능한다. 또한, 반도체(706)에 광이 들어가면 반도체(706)의 전기 특성이 변화되는 경우가 있다. 이를 방지하기 위해서는, 도전체(704a), 도전체(716a), 도전체(716b), 및 도전체(714a) 중 하나 이상이 차광성을 가지는 것이 바람직하다.
또한, 절연체(718a)와 절연체(718b)의 계면을 파선으로 나타내었다. 이는 이들의 경계가 명확하지 않은 경우가 있다는 것을 의미한다. 예를 들어, 절연체(718a) 및 절연체(718b)를 같은 종류의 절연체를 사용하여 형성하는 경우, 관찰 방법에 따라서는 절연체(718a)와 절연체(718b)를 구별하지 못하는 경우가 있다.
도 35의 (C)는 기판 위의 도전체(704b); 도전체(704b) 위의 절연체(712a); 절연체(712a) 위의 절연체(712b); 절연체(712b) 위에 있고 도전체(704b)와 중첩되는 도전체(716a); 도전체(716a) 위의 절연체(718a); 절연체(718a) 위의 절연체(718b); 절연체(718b) 위의 절연체(718c); 및 절연체(718c) 위에 있고 도전체(716a)와 중첩되는 도전체(714b)를 포함하는 커패시터(742)의 구조를 도시한 것이다. 이 구조에서는, 도전체(716a)와 도전체(714b)가 서로 중첩되는 영역에서, 절연체(718a)의 일부 및 절연체(718b)의 일부를 제거한다.
커패시터(742)에 있어서, 도전체(704b) 및 도전체(714b)는 각각 한쪽 전극으로서 기능하고, 도전체(716a)는 다른 쪽 전극으로서 기능한다.
따라서, 커패시터(742)는 트랜지스터(741)의 막을 사용하여 형성할 수 있다. 도전체(704a) 및 도전체(704b)를 같은 종류의 도전체로 하면 도전체(704a) 및 도전체(704b)를 같은 단계를 거쳐 형성할 수 있으므로 바람직하다. 또한, 도전체(714a) 및 도전체(714b)를 같은 종류의 도전체로 하면 도전체(714a) 및 도전체(714b)를 같은 단계를 거쳐 형성할 수 있으므로 바람직하다.
도 35의 (C)에 도시된 커패시터(742)는, 그 커패시터에 의하여 점유되는 면적당 용량이 크다. 따라서, 도 35의 (C)에 도시된 EL 표시 장치는 표시의 질이 높다. 또한, 도 35의 (C)에 도시된 커패시터(742)는, 절연체(718a)의 일부 및 절연체(718b)의 일부를 제거하여 도전체(716a)와 도전체(714b)가 서로 중첩되는 영역의 두께를 얇게 한 구조를 가지지만, 본 발명의 일 형태에 따른 커패시터의 구조는 이 구조에 한정되지 않는다. 예를 들어, 절연체(718c)의 일부를 제거하여 도전체(716a)와 도전체(714b)가 서로 중첩되는 영역의 두께를 얇게 한 구조를 사용하여도 좋다.
트랜지스터(741) 및 커패시터(742) 위에는 절연체(720)가 제공된다. 여기서, 절연체(720)는 트랜지스터(741)의 소스 전극으로서 기능하는 도전체(716a)에 도달되는 개구부를 가져도 좋다. 절연체(720) 위에는 도전체(781)가 제공된다. 도전체(781)는 절연체(720)의 개구부를 통하여 트랜지스터(741)에 전기적으로 접속되어도 좋다.
도전체(781) 위에는 도전체(781)에 도달되는 개구부를 가지는 격벽(784)이 제공된다. 격벽(784) 위에는, 격벽(784)에 제공된 개구부를 통하여 도전체(781)와 접촉되는 발광층(782)이 제공된다. 발광층(782) 위에는 도전체(783)가 제공된다. 도전체(781), 발광층(782), 및 도전체(783)가 서로 중첩되는 영역이 발광 소자(719)로서 기능한다.
여기까지 EL 표시 장치의 예에 대하여 설명하였다. 다음에, 액정 표시 장치의 예에 대하여 설명한다.
도 36의 (A)는 액정 표시 장치의 화소의 구성예를 도시한 회로도이다. 도 36의 (A) 및 (B)에 나타낸 화소는 트랜지스터(751), 커패시터(752), 및 한 쌍의 전극 사이의 공간을 액정으로 충전한 소자(액정 소자)(753)를 포함한다.
트랜지스터(751)의 소스 및 드레인 중 한쪽이 신호선(755)에 전기적으로 접속되고, 트랜지스터(751)의 게이트가 주사선(754)에 전기적으로 접속되어 있다.
커패시터(752)의 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 커패시터(752)의 다른 쪽 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다.
액정 소자(753)의 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 액정 소자(753)의 다른 쪽 전극이 공통 전위가 공급되는 배선에 전기적으로 접속되어 있다. 커패시터(752)의 다른 쪽 전극에 전기적으로 접속되는 배선에 공급되는 공통 전위는, 액정 소자(753)의 다른 쪽 전극에 공급되는 공통 전위와 달라도 좋다.
또한, 액정 표시 장치의 평면도가 EL 표시 장치의 평면도와 비슷한 것으로 하여 액정 표시 장치에 대하여 설명한다. 도 36의 (B)는 도 35의 (B)의 일점쇄선 M-N을 따라 취한 액정 표시 장치의 단면도이다. 도 36의 (B)에서 FPC(732)는 단자(731)를 통하여 배선(733a)에 접속된다. 또한, 배선(733a)은 트랜지스터(751)의 도전체와 같은 종류의 도전체를 사용하여 형성하여도 좋고, 또는 트랜지스터(751)의 반도체와 같은 종류의 반도체를 사용하여 형성하여도 좋다.
트랜지스터(751)에 대해서는 트랜지스터(741)에 대한 설명을 참조한다. 커패시터(752)에 대해서는 커패시터(742)에 대한 설명을 참조한다. 또한, 도 36의 (B)의 커패시터(752)의 구조는 도 35의 (C)의 커패시터(742)의 구조에 대응하지만 이에 한정되지 않는다.
또한, 트랜지스터(751)의 반도체로서 산화물 반도체를 사용하는 경우, 트랜지스터(751)의 오프 상태 전류를 매우 작게 할 수 있다. 따라서, 커패시터(752)에 유지된 전하가 누설되기 어렵기 때문에, 액정 소자(753)에 인가되는 전압이 오랫동안 유지될 수 있다. 그러므로, 움직임이 적은 동영상 또는 정지 화상을 표시하는 기간 동안 트랜지스터(751)를 오프로 유지할 수 있고, 이에 의하여 그 기간에 트랜지스터(751)의 동작을 위한 전력을 절약할 수 있기 때문에, 소비전력이 낮은 액정 표시 장치를 제공할 수 있다. 또한, 커패시터(752)에 의하여 점유되는 면적을 축소할 수 있으므로, 개구율이 높은 액정 표시 장치, 또는 해상도가 높은 액정 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 커패시터(752) 위에는 절연체(721)가 제공된다. 절연체(721)는 트랜지스터(751)에 도달되는 개구부를 가진다. 절연체(721) 위에는 도전체(791)가 제공된다. 도전체(791)는 절연체(721)의 개구부를 통하여 트랜지스터(751)에 전기적으로 접속된다.
도전체(791) 위에는 배향막으로서 기능하는 절연체(792)가 제공된다. 절연체(792) 위에는 액정층(793)이 제공된다. 액정층(793) 위에는 배향막으로서 기능하는 절연체(794)가 제공된다. 절연체(794) 위에는 스페이서(795)가 제공된다. 스페이서(795) 및 절연체(794) 위에는 도전체(796)가 제공된다. 도전체(796) 위에는 기판(797)이 제공된다.
상술한 구조에 의하여 면적을 작게 점유하는 커패시터를 포함하는 표시 장치, 표시의 질이 높은 표시 장치, 또는 해상도가 높은 표시 장치를 제공할 수 있다.
예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있고, 또는 다양한 소자를 포함할 수 있다. 예를 들어, 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 EL 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), 백색, 적색, 녹색, 또는 청색 등의 발광 다이오드(LED: light emitting diode), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), IMOD(간섭 변조) 소자, MEMS 셔터 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 포함하는 표시 소자 중 적어도 하나를 포함한다. 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화되는 표시 매체를 포함하여도 좋다.
또한, EL 소자를 가지는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED(surface-conduction electron-emitter display) 방식의 평판 디스플레이 등이 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 가지는 표시 장치의 예에는 전자 종이가 포함된다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄 또는 은 등을 함유하도록 형성한다. 이러한 경우, 반사 전극 아래에 SRAM 등의 메모리 회로를 제공할 수 있다. 이로써, 소비전력을 더 저감할 수 있다.
또한, LED를 사용하는 경우, LED의 전극 또는 질화물 반도체 아래에 그래핀 또는 그래파이트를 제공하여도 좋다. 그래핀 또는 그래파이트는 복수의 층이 적층된 다층막이어도 좋다. 상술한 바와 같이 그래핀 또는 그래파이트를 제공하면, 그 위에 결정을 포함하는 n형 GaN 반도체 등의 질화물 반도체를 형성하기 쉬워진다. 또한, 그 위에 결정을 포함하는 p형 GaN 반도체 등을 제공하여 LED를 형성할 수 있다. 또한, 결정을 포함하는 n형 GaN 반도체와 그래핀 또는 그래파이트 사이에 AlN층을 제공하여도 좋다. LED에 포함되는 GaN 반도체는 MOCVD에 의하여 형성하여도 좋다. 다만, 그래핀을 제공하는 경우, LED에 포함되는 GaN 반도체는 스퍼터링법에 의하여 형성할 수도 있다.
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생되는 화상을 표시하기 위한 디스플레이를 가지는 장치)에 사용될 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있는 전자 기기의 다른 예로서는 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 데이터 단말, 전자 서적 단말, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 있다. 도 37의 (A) 내지 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 37의 (A)는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 및 스타일러스(908) 등을 포함하는 휴대용 게임기를 도시한 것이다. 도 37의 (A)의 휴대용 게임기는 2개의 표시부(903 및 904)를 가지고 있지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 37의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 연결부(915), 및 조작 키(916) 등을 포함하는 휴대 데이터 단말을 도시한 것이다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공되어 있다. 제 1 하우징(911)과 제 2 하우징(912)은 연결부(915)로 서로 연결되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 연결부(915)로 조정될 수 있다. 제 1 표시부(913) 상의 화상을, 제 1 하우징(911)과 제 2 하우징(912) 사이의 연결부(915)에서의 각도에 따라 전환하여도 좋다. 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 한쪽으로서, 위치 입력 기능을 가지는 표시 장치를 사용하여도 좋다. 또한, 위치 입력 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 기능은 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수 있다.
도 37의 (C)는 하우징(921), 표시부(922), 키보드(923), 및 포인팅 디바이스(924) 등을 포함하는 노트북형 퍼스널 컴퓨터를 도시한 것이다.
도 37의 (D)는 하우징(931), 냉장실용 도어(932), 및 냉동실용 도어(933) 등을 포함하는 전기 냉동 냉장고를 도시한 것이다.
도 37의 (E)는 제 1 하우징(941), 제 1 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 및 연결부(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)로 서로 연결되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)로 조정될 수 있다. 표시부(943) 상의 화상을, 제 1 하우징(941)과 제 2 하우징(942) 사이의 연결부(946)에서의 각도에 따라 전환하여도 좋다.
도 37의 (F)는 차체(951), 차륜(952), 대시보드(953), 및 라이트(954) 등을 포함하는 자동차를 도시한 것이다.
(실시예 1)
본 실시예에서는 본 발명의 일 형태에 따른 가공 방법을 사용하는 예에 대하여 설명한다.
먼저, 126.6mm 평방의 실리콘 기판을 준비하였다. 다음에, 열산화법에 의하여 두께 400nm의 산화 실리콘을 형성하였다. 그리고, 스퍼터링법에 의하여 두께 40nm의 In-Ga-Zn 산화물을 형성하였다. 그 후, 스퍼터링법에 의하여 두께 50nm의 텅스텐막을 형성하였다.
이어서, 두께 170nm의 BARC를 형성하였다. 다음에, 레지스트를 형성하였다. 그리고, 포토마스크를 이용하여 레지스트를 노광하였다. 그 후, 레지스트를 현상하여 크기 300nm의 홈을 형성하였다.
이어서, 유량 50sccm의 트라이플루오로메테인 가스 및 유량 100sccm의 헬륨 가스를 사용하여 플라스마를 생성시키고, 플라스마 처리를 행하였다. 또한, 압력은 5.5Pa이고, 기판 온도는 70℃이고, ICP 전력은 475W이고, 바이어스 전력은 300W이고, 처리 시간은 80초였다. 이때 도 6의 (C)에 도시된 바와 같이 레지스트 및 BARC의 측면에는 유기 물질이 부착되었다.
다음에, 유량 45sccm의 염소 가스, 유량 55sccm의 사플루오린화 탄소 가스, 및 유량 55sccm의 산소 가스를 사용하여 플라스마를 생성시키고, 플라스마 처리를 행하여 텅스텐막을 에칭하였다. 또한, 압력은 0.67Pa이고, ICP 전력은 3000W이고, 바이어스 전력은 110W이고, 처리 시간은 15초였다(이 조건을 텅스텐의 에칭 조건 A라고 함). 이때 텅스텐막은 도 6의 (D)에 도시된 바와 같이 에칭되었다.
다음에, 플라스마 애싱 및 습식 에칭에 의하여 유기 물질, 레지스트, 및 BARC를 제거하여, 도 6의 (E)에 도시된 형상을 얻었다. 결과를 도 46의 (A) 및 (B)에 나타내었다. 또한, 도 46의 (A)는 실리콘 기판의 중앙부의 단면 STEM(scanning transmission electron microscope) 이미지를 나타낸 것이고, 도 46의 (B)는 실리콘 기판의 모서리 부분의 단면 STEM 이미지이다.
도 46의 (A) 및 (B)의 모두에서, 텅스텐막들 사이의 거리는 177nm였다. 즉, 레지스트의 홈보다 작은 홈을 텅스텐막에 형성할 수 있었다.
또한, 텅스텐막의 에칭 조건을 바꾼 경우에 대해서도, 비슷한 평가를 행하였다. 구체적으로는, 유량 60sccm의 사플루오린화 탄소 가스 및 유량 40sccm의 산소 가스를 사용하여 플라스마를 생성시키고, 플라스마 처리를 행하여 텅스텐막을 에칭하였다. 또한, 압력은 2Pa이고, ICP 전력은 1000W이고, 바이어스 전력은 25W이고, 처리 시간은 35초였다(이 조건을 텅스텐의 에칭 조건 B라고 함).
다음에, 플라스마 애싱 및 습식 에칭에 의하여 유기 물질, 레지스트, 및 BARC를 제거하였다. 결과를 도 47의 (A) 및 (B)에 나타내었다. 또한, 도 47의 (A)는 실리콘 기판의 중앙부의 단면 STEM 이미지를 나타낸 것이고, 도 47의 (B)는 실리콘 기판의 모서리 부분의 단면 STEM 이미지이다.
도 47의 (A) 및 (B)의 모두에서, 텅스텐막들 사이의 거리는 158nm였다. 이 조건하에서도, 레지스트의 홈보다 작은 홈을 텅스텐막에 형성할 수 있었다.
(실시예 2)
본 실시예에서는, 실시예 1에 기재된 텅스텐막을 트랜지스터의 소스 및 드레인 전극으로서 사용하여, 채널 길이를 축소한 트랜지스터를 제작하였다.
도 48의 (A) 및 (B)는 제작된 트랜지스터의 구조를 도시한 것이다. 도 48의 (A)는 트랜지스터의 상면도이고, 도 48의 (B)는 도 48의 (A)의 일점쇄선 G1-G2 및 G3-G4를 따라 취한 그 단면도이다. 도 48의 (A) 및 (B)의 트랜지스터의 구조는 도 12의 (A)에 도시된 트랜지스터와 비슷하기 때문에, 같은 부호를 사용한다. 또한, 도 13의 (C) 및 (D)에 도시된 바와 같이 반도체(406) 위아래에 반도체(406a 및 406c)가 제공되었다.
기판(400)으로서는 126.6mm 평방의 실리콘 기판을 사용하였다. 절연체(402)로서는, 두께 100nm의 산화 실리콘과 두께 300nm의 산화 질화 실리콘의 적층을 사용하였다. 반도체(406a)로서는, 원자비 In:Ga:Zn=1:3:4의 In-Ga-Zn 산화물 타깃을 사용하여 형성한 두께 20nm의 In-Ga-Zn 산화물을 사용하였다. 반도체(406)로서는, 원자비 In:Ga:Zn=1:1:1의 In-Ga-Zn 산화물 타깃을 사용하여 형성한 두께 20nm의 In-Ga-Zn 산화물을 사용하였다. 반도체(406c)로서는, 원자비 In:Ga:Zn=1:3:4의 In-Ga-Zn 산화물 타깃을 사용하여 형성한 두께 5nm의 In-Ga-Zn 산화물을 사용하였다. 도전체들(416a 및 416b)로서는 각각 두께 50nm의 텅스텐을 사용하였다. 절연체(412)로서는, 두께 10nm의 산화 질화 실리콘을 사용하였다. 도전체(404)로서는, 두께 30nm의 질화 탄탈럼 및 두께 135nm의 텅스텐을 사용하였다.
텅스텐의 에칭 조건 A를 사용하여 제작한 25개의 트랜지스터에 대하여, 드레인 전압(Vd) 0.1V 또는 1.8V일 때의 Id-Vg 특성을 측정하였다. 또한, Id는 드레인 전류를 의미하고 Vg는 게이트 전압을 의미한다. 도 49의 (A)는 채널 길이가 180nm이고 채널 폭이 500nm인 트랜지스터의 Id-Vg 특성을 나타낸 것이다. 도 49의 (B)는 채널 길이가 180nm이고 채널 폭이 800nm인 트랜지스터의 Id-Vg 특성을 나타낸 것이다.
텅스텐의 에칭 조건 B를 사용하여 제작한 25개의 트랜지스터에 대하여, 드레인 전압(Vd) 0.1V 또는 1.8V일 때의 Id-Vg 특성을 측정하였다. 도 50의 (A)는 채널 길이가 180nm이고 채널 폭이 500nm인 트랜지스터의 Id-Vg 특성을 나타낸 것이다. 도 50의 (B)는 채널 길이가 180nm이고 채널 폭이 800nm인 트랜지스터의 Id-Vg 특성을 나타낸 것이다.
도 49의 (A) 및 (B), 그리고 도 50의 (A) 및 (B)에 따르면, 본 실시예에서 제작된 트랜지스터는 편차가 작고 양호한 전기 특성을 가진다. 특히, 텅스텐의 에칭 조건 A를 사용하여 제작된 트랜지스터는 편차가 작았다. 즉, 126.6mm 평방의 실리콘 기판 상에서 형상이 균일하다.
110: 층; 110a: 층; 110b: 층; 116: 층; 116a: 층; 116b: 층; 120: BARC; 122: 레지스트; 124: 유기 물질; 200: 촬상 장치; 201: 스위치; 202: 스위치; 203: 스위치; 210: 화소부; 211: 화소; 212: 부화소; 212B: 부화소; 212G: 부화소; 212R: 부화소; 220: 광전 변환 소자; 230: 화소 회로; 231: 배선; 247: 배선; 248: 배선; 249: 배선; 250: 배선; 253: 배선; 254: 필터; 254B: 필터; 254G: 필터; 254R: 필터; 255: 렌즈; 256: 광; 257: 배선; 260: 주변 회로; 270: 주변 회로; 280: 주변 회로; 290: 주변 회로; 291: 광원; 300: 실리콘 기판; 310: 층; 320: 층; 330: 층; 340: 층; 351: 트랜지스터; 352: 트랜지스터; 353: 트랜지스터; 360: 포토다이오드; 361: 애노드; 363: 저저항 영역; 370: 플러그; 371: 배선; 372: 배선; 373: 배선; 380: 절연체; 400: 기판; 401: 절연체; 402: 절연체; 404: 도전체; 406: 반도체; 406a: 반도체; 406c: 반도체; 410: 절연체; 410a: 절연체; 410b: 절연체; 411: 절연체; 412: 절연체; 413: 도전체; 414: 도전체; 416: 도전체; 416a: 도전체; 416b: 도전체; 450: 반도체 기판; 452: 절연체; 454: 도전체; 456: 영역; 460: 영역; 462: 절연체; 464: 절연체; 466: 절연체; 468: 절연체; 472a: 영역; 472b: 영역; 474a: 도전체; 474b: 도전체; 474c: 도전체; 476a: 도전체; 476b: 도전체; 478a: 도전체; 478b: 도전체; 478c: 도전체; 480a: 도전체; 480b: 도전체; 480c: 도전체; 490: 절연체; 492: 절연체; 494: 절연체; 496a: 도전체; 496b: 도전체; 496c: 도전체; 496d: 도전체; 498a: 도전체; 498b: 도전체; 498c: 도전체; 498d: 도전체; 500: 기판; 502: 절연체; 503: 절연체; 504: 도전체; 506: 반도체; 510: 절연체; 510a: 절연체; 510b: 절연체; 512: 절연체; 513: 도전체; 516: 도전체; 516a: 도전체; 516b: 도전체; 536: 반도체; 540: 절연체; 546: 도전체; 700: 기판; 704a: 도전체; 704b: 도전체; 706: 반도체; 710a: 절연체; 710b: 절연체; 712a: 절연체; 712b: 절연체; 714a: 도전체; 714b: 도전체; 716a: 도전체; 716b: 도전체; 718a: 절연체; 718b: 절연체; 718c: 절연체; 719: 발광 소자; 720: 절연체; 721: 절연체; 731: 단자; 732: FPC; 733a: 배선; 734: 실란트; 735: 구동 회로; 736: 구동 회로; 737: 화소; 741: 트랜지스터; 742: 커패시터; 743: 스위칭 소자; 744: 신호선; 750: 기판; 751: 트랜지스터; 752: 커패시터; 753: 액정 소자; 754: 주사선; 755: 신호선; 781: 도전체; 782: 발광층; 783: 도전체; 784: 격벽; 791: 도전체; 792: 절연체; 793: 액정층; 794: 절연체; 795: 스페이서; 796: 도전체; 797: 기판; 901: 하우징; 902: 하우징; 903: 표시부; 904: 표시부; 905: 마이크로폰; 906: 스피커; 907: 조작 키; 908: 스타일러스; 911: 하우징; 912: 하우징; 913: 표시부; 914: 표시부; 915: 연결부; 916: 조작 키; 921: 하우징; 922: 표시부; 923: 키보드; 924: 포인팅 디바이스; 931: 하우징; 932: 냉장실용 도어; 933: 냉동실용 도어; 941: 하우징; 942: 하우징; 943: 표시부; 944: 조작 키; 945: 렌즈; 946: 연결부; 951: 차체; 952: 차륜; 953: 대시보드; 954: 라이트; 1189: ROM 인터페이스; 1190: 기판; 1191: ALU; 1192: ALU 컨트롤러; 1193: 인스트럭션 디코더; 1194: 인터럽트 컨트롤러; 1195: 타이밍 컨트롤러; 1196: 레지스터; 1197: 레지스터 컨트롤러; 1198: 버스 인터페이스; 1199: ROM; 1200: 메모리 소자; 1201: 회로; 1202: 회로; 1203: 스위치; 1204: 스위치; 1206: 논리 소자; 1207: 커패시터; 1208: 커패시터; 1209: 트랜지스터; 1210: 트랜지스터; 1213: 트랜지스터; 1214: 트랜지스터; 1220: 회로; 2100: 트랜지스터; 2200: 트랜지스터; 3001: 배선; 3002: 배선; 3003: 배선; 3004: 배선; 3005: 배선; 3200: 트랜지스터; 3300: 트랜지스터; 3400: 커패시터; 5100: 펠릿; 5100a: 펠릿; 5100b: 펠릿; 5101: 이온; 5102: 산화 아연층; 5103: 입자; 5105a: 펠릿; 5105a1: 영역; 5105a2: 펠릿; 5105b: 펠릿; 5105c: 펠릿; 5105d: 펠릿; 5105d1: 영역; 5105e: 펠릿; 5120: 기판; 5130: 타깃; 5161: 영역.
본 출원은 2014년 9월 19일에 일본 특허청에 출원된 일련 번호 2014-191690의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (8)

  1. 반도체 장치의 제작 방법에 있어서,
    기판 위에 반도체를 형성하는 단계;
    상기 반도체 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 1 절연체를 형성하는 단계;
    상기 제 1 절연체 위에 레지스트를 형성하는 단계;
    상기 레지스트에 노광 및 현상을 행하여 상기 레지스트의 제 1 영역 및 제 2 영역을 잔존시키고 상기 제 1 절연체의 일부를 노출시키는 단계;
    상기 기판의 상면에 수직인 방향으로 바이어스를 인가하고, 탄소 및 할로젠을 함유하는 가스를 사용하여 플라스마를 생성시키는 단계;
    상기 플라스마에 의하여 유기 물질을 퇴적 및 에칭하는 단계;
    상기 유기 물질, 상기 제 1 영역, 및 상기 제 2 영역을 마스크로서 이용하여 상기 제 1 절연체를 에칭하여, 제 2 절연체 및 제 3 절연체를 형성하고 상기 제 1 도전체를 노출시키는 단계;
    상기 제 2 절연체 및 상기 제 3 절연체를 마스크로서 이용하여 상기 제 1 도전체를 에칭하여, 제 2 도전체 및 제 3 도전체를 형성하고 상기 반도체를 노출시키는 단계;
    상기 유기 물질, 상기 제 1 영역, 및 상기 제 2 영역을 제거하는 단계;
    상기 반도체의 노출된 부분 위에 제 4 절연체를 형성하는 단계; 및
    상기 제 4 절연체 위에 제 4 도전체를 형성하는 단계를 포함하고,
    상기 제 1 절연체의 상기 일부에서는 상기 유기 물질의 에칭 레이트가 상기 유기 물질의 퇴적 레이트보다 높고,
    상기 제 1 영역의 측면에서는 상기 유기 물질의 상기 퇴적 레이트가 상기 유기 물질의 상기 에칭 레이트보다 높은, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법에 있어서,
    기판 위에 반도체를 형성하는 단계;
    상기 반도체 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 1 절연체를 형성하는 단계;
    상기 제 1 절연체 위에 레지스트를 형성하는 단계;
    상기 레지스트에 노광 및 현상을 행하여 상기 레지스트의 제 1 영역 및 제 2 영역을 잔존시키고 상기 제 1 절연체의 일부를 노출시키는 단계;
    상기 기판의 상면에 수직인 방향으로 바이어스를 인가하고, 탄소 및 할로젠을 함유하는 가스를 사용하여 플라스마를 생성시키는 단계;
    상기 플라스마에 의하여 유기 물질을 퇴적 및 에칭하는 단계;
    상기 유기 물질, 상기 제 1 영역, 및 상기 제 2 영역을 마스크로서 이용하여 상기 제 1 절연체를 에칭하여, 제 2 절연체 및 제 3 절연체를 형성하고 상기 제 1 도전체를 노출시키는 단계;
    상기 제 2 절연체 및 상기 제 3 절연체를 마스크로서 이용하여 상기 제 1 도전체를 에칭하여, 제 2 도전체 및 제 3 도전체를 형성하고 상기 반도체를 노출시키는 단계; 및
    상기 제 2 절연체 및 상기 제 3 절연체 위에 제 4 도전체를 형성하는 단계를 포함하고,
    상기 제 1 절연체의 상기 일부에서는 상기 유기 물질의 에칭 레이트가 상기 유기 물질의 퇴적 레이트보다 높고,
    상기 제 1 영역의 측면에서는 상기 유기 물질의 상기 퇴적 레이트가 상기 유기 물질의 상기 에칭 레이트보다 높은, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법에 있어서,
    기판 위에 반도체를 형성하는 단계;
    상기 반도체 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 1 절연체를 형성하는 단계;
    상기 제 1 절연체 위에 레지스트를 형성하는 단계;
    상기 레지스트에 노광 및 현상을 행하여 상기 레지스트의 제 1 영역 및 제 2 영역을 잔존시키고 상기 제 1 절연체의 일부를 노출시키는 단계;
    상기 기판의 상면에 수직인 방향으로 바이어스를 인가하고, 탄소 및 할로젠을 함유하는 가스를 사용하여 플라스마를 생성시키는 단계;
    상기 플라스마에 의하여 유기 물질을 퇴적 및 에칭하는 단계;
    상기 유기 물질, 상기 제 1 영역, 및 상기 제 2 영역을 마스크로서 이용하여 상기 제 1 절연체를 에칭하여, 제 2 절연체 및 제 3 절연체를 형성하고 상기 제 1 도전체를 노출시키는 단계;
    상기 제 2 절연체 및 상기 제 3 절연체를 마스크로서 이용하여 상기 제 1 도전체를 에칭하여, 제 2 도전체 및 제 3 도전체를 형성하고 상기 반도체를 노출시키는 단계; 및
    상기 제 2 절연체 및 상기 제 3 절연체 위에 제 4 도전체를 형성하는 단계를 포함하고,
    상기 제 1 절연체의 상기 일부에서는 상기 유기 물질의 에칭 레이트가 상기 유기 물질의 퇴적 레이트보다 높은, 반도체 장치의 제작 방법.
  4. 반도체 장치의 제작 방법에 있어서,
    반도체 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 1 절연체를 형성하는 단계;
    상기 제 1 절연체 위에 레지스트를 형성하는 단계;
    상기 레지스트에 노광 및 현상을 행하여 상기 레지스트의 제 1 영역 및 제 2 영역을 잔존시키고 상기 제 1 절연체의 일부를 노출시키는 단계;
    바이어스를 인가하고, 탄소 및 할로젠을 함유하는 가스를 사용하여 플라스마를 생성시키는 단계;
    상기 플라스마에 의하여 유기 물질을 퇴적 및 에칭하는 단계;
    상기 유기 물질, 상기 제 1 영역, 및 상기 제 2 영역을 마스크로서 이용하여 상기 제 1 절연체를 에칭하여, 제 2 절연체 및 제 3 절연체를 형성하고 상기 제 1 도전체를 노출시키는 단계;
    상기 제 2 절연체 및 상기 제 3 절연체를 마스크로서 이용하여 상기 제 1 도전체를 에칭하여, 제 2 도전체 및 제 3 도전체를 형성하고 상기 반도체를 노출시키는 단계; 및
    상기 제 2 절연체 및 상기 제 3 절연체 위에 제 4 도전체를 형성하는 단계를 포함하고,
    상기 제 1 절연체의 상기 일부에서는 상기 유기 물질의 에칭 레이트가 상기 유기 물질의 퇴적 레이트보다 높은, 반도체 장치의 제작 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 도전체와 상기 제 3 도전체 사이의 거리는 상기 제 1 영역과 상기 제 2 영역 사이의 거리의 80% 이하인, 반도체 장치의 제작 방법.
  6. 반도체 장치의 제작 방법에 있어서,
    반도체 위에 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위에 제 1 절연체를 형성하는 단계;
    상기 제 1 절연체 위에 레지스트를 형성하는 단계;
    상기 레지스트에 노광 및 현상을 행하여 상기 레지스트의 제 1 영역 및 제 2 영역을 잔존시키고 상기 제 1 절연체의 일부를 노출시키는 단계;
    바이어스를 인가하고, 탄소 및 할로젠을 함유하는 가스를 사용하여 플라스마를 생성시키는 단계;
    상기 플라스마에 의하여 유기 물질을 퇴적 및 에칭하여 상기 유기 물질을 상기 제 1 절연체의 측면과 접촉시키는 단계;
    상기 유기 물질, 상기 제 1 영역, 및 상기 제 2 영역을 마스크로서 이용하여 상기 제 1 도전체를 에칭하여, 상기 반도체를 노출시키는 단계; 및
    상기 제 1 절연체 위에 제 4 도전체를 형성하는 단계를 포함하고,
    상기 제 1 영역의 측면에서는 상기 유기 물질의 퇴적 레이트가 상기 유기 물질의 에칭 레이트보다 높은, 반도체 장치의 제작 방법.
  7. 제 6 항에 있어서,
    상기 제 1 절연체는 제 2 절연체 및 제 3 절연체를 포함하는, 반도체 장치의 제작 방법.
  8. 제 1 항 내지 제 4 항 및 제 6 항 중 어느 한 항에 있어서,
    상기 레지스트를 형성하는 단계 전에, BARC(bottom anti-reflective coating)를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
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