TWI692812B - 半導體裝置的製造方法 - Google Patents

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遠藤佑太
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Abstract

本發明的目的之一是提供一種具有微細形狀的電晶體。本發明的目的之一是提供一種通道長度小的電晶體。本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成半導體；在半導體上形成第一導電體；在第一導電體上形成第一絕緣體；在第一絕緣體上形成光阻劑；對光阻劑進行曝光及顯影，以使光阻劑的第二區域及第三區域殘留並使第一絕緣體的一部分露出；施加垂直於基板的頂面的方向的偏壓並使用包含碳及鹵素的氣體生成電漿；使用電漿使有機物沉積並對其進行蝕刻。在第一絕緣體的露出部中，有機物的蝕刻速度比沉積速度快，而在第二區域的側面，有機物的沉積速度比蝕刻速度快。

Description

半導體裝置的製造方法
本發明例如係關於一種半導體、導電體、絕緣體、電晶體及半導體裝置。另外，本發明例如係關於一種半導體、導電體、絕緣體、電晶體及半導體裝置的製造方法。另外，本發明例如係關於一種半導體、導電體、絕緣體、顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器、電子裝置。另外，係關於一種半導體、導電體、絕緣體、顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、電子裝置的製造方法。另外，係關於一種半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、電子裝置的驅動方法。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
使用在具有絕緣表面的基板上的半導體來形成電晶體的技術受到關注。該電晶體被廣泛地應用於如積體電路或顯示裝置等的半導體裝置。作為可以應用於電晶體的半導體，已知有矽。
作為用於電晶體的半導體的矽，根據用途適當地使用非晶矽或多晶矽。例如，當應用於構成大型顯示裝置的電晶體時，較佳為使用已確立了大面積基板上的成膜技術的非晶矽。另一方面，當應用於構成在同一基板上形成有驅動電路及像素電路的高功能的顯示裝置的電晶體時，較佳為使用可以製造具有高場效移動率的電晶體的多晶矽。作為多晶矽的形成方法，已知藉由對非晶矽進行高溫的熱處理或雷射處理來形成的方法。
近年來，對使用氧化物半導體(典型的是In-Ga-Zn氧化物)的電晶體積極地進行了開發。
氧化物半導體自早期就已開始被研究，於1988年公開了可應用於半導體元件的結晶In-Ga-Zn氧化物(參照專利文獻1)。此外，於1995年發明了使用氧化物半導體的電晶體，並公開了其電特性(參照專利文獻2)。
使用氧化物半導體的電晶體具有與使用非晶矽的電晶體及使用多晶矽的電晶體不同的特徵。例如，已知應用了使用氧化物半導體的電晶體的顯示裝置的功耗低。氧化物半導體可以利用濺射法等形成，所以可以被用於構成大型顯示裝置的電晶體。另外，使用氧化物半導體的電晶體具有高場效移動率，所以可以實現在同一基板上形成有驅動電路及像素電路的高功能的顯示裝置。此外，因為可以將使用非晶矽的電晶體的生產設備的一部分改良而利用，所以還具有可以抑制設備投資的優點。
[專利文獻1]日本專利申請公開昭63-239117
[專利文獻2]日本PCT國際申請翻譯平11-505377
本發明的一個實施方式的目的之一是提供一種具有微細形狀的電晶體。另外，本發明的一個實施方式的目的之一是提供一種通道長度小的電晶體。另外，本發明的一個實施方式的目的之一是提供一種次臨界擺幅值小的電晶體。另外，本發明的一個實施方式的目的之一是提供一種短通道效應小的電晶體。另外，本發明的一個實施方式的目的之一是提供一種具有常關閉(normally-off)的電特性的電晶體。另外，本發明的一個實施方式的目的之一是提供一種關閉狀態(off-state)時的洩漏電流小的電晶體。另外，本發明的一個實施方式的目的之一是提供一種電特性優異的電晶體。另外，本發明的一個實施方式的目的之一是提供一種可靠性高的電晶體。另外，本發明的一個實施方式的目的之一是提供一種具有高頻率特性的電晶體。
另外，本發明的一個實施方式的目的之一是提供一種包括該電晶體的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種包括該半導體裝置的模組。另外，本發明的一個實施方式的目的之一是提供一種包括該半導體裝置或該模組的電子裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的模組。另外，本發明的一個實施方式的目的之一是提供一種新穎的電子裝置。
注意，上述目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的目的。
本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成半導體；在半導體上形成第一導電體；在第一導電體上形成第一絕緣體；在第一絕緣體上形成光阻劑；對光阻劑進行曝光及顯影，以使光阻劑的第二區域及第三區域殘留並使第一絕緣體的一部分露出；施加垂直於基板的頂面的方向的偏壓並使用包含碳及鹵素的氣體生成電漿；使用電漿使有機物沉積並對其進行蝕刻；以有機物、第二區域及第三區域為遮罩對第一絕緣體進行蝕刻來形成第二絕緣體及第三絕緣體，並使第一導電體露出；以第二絕緣體及第三絕緣體為遮罩對第一導電體進行蝕刻來形成第二導電體及第三導電體，並使半導體露出；去除有機物、第二區域及第三區域；在半導體的露出部上形成第四絕緣體；以及在第四絕緣體上形成第四導電體。其中，在第一絕緣體的露出部中，有機物的蝕刻速度比沉積速度快，而在第二區域的側面，有機物的沉積速度比蝕刻速度快。
在本發明的一個實施方式的上述結構中，第二導電體與第三導電體之間的距離是第二區域與第三區域之間的距離的80%以下。
本發明的一個實施方式可以提供一種具有微細形狀的電晶體。另外，本發明的一個實施方式可以提供一種通道長度小的電晶體。另外，本發明的一個實施方式可以提供一種次臨界擺幅值小的電晶體。另外，本發明的一個實施方式可以提供一種短通道效應小的電晶體。另外，本發明的一個實施方式可以提供一種具有常關閉的電特性的電晶體。另外，本發明的一個實施方式可以提供一種關閉狀態時的洩漏電流小的電晶體。另外，本發明的一個實施方式可以提供一種電特性優異的電晶體。另外，本發明的一個實施方式可以提供一種可靠性高的電晶體。另外，本發明的一個實施方式可以提供一種具有高頻率特性的電晶體。
另外，本發明的一個實施方式可以提供一種包括該電晶體的半導體裝置。另外，本發明的一個實施方式可以提供一種包括該半導體裝置的模組。另外，本發明的一個實施方式可以提供一種包括該半導體裝置或該模組的電子裝置。另外，本發明的一個實施方式可以提供一種新穎的半導體裝置。另外，本發明的一個實施方式可以提供一種新穎的模組。另外，本發明的一個實施方式可以提供一種新穎的電子裝置。
注意，上述效果的記載不妨礙其他效果的存在。本發明的一個實施方式並不需要實現所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的效果。
102‧‧‧絕緣體
110‧‧‧層
110a‧‧‧層
110b‧‧‧層
116‧‧‧層
116a‧‧‧層
116b‧‧‧層
120‧‧‧防反射層
122‧‧‧光阻劑
124‧‧‧有機物
200‧‧‧攝像裝置
201‧‧‧開關
202‧‧‧開關
203‧‧‧開關
210‧‧‧像素部
211‧‧‧像素
212‧‧‧子像素
212B‧‧‧子像素
212G‧‧‧子像素
212R‧‧‧子像素
220‧‧‧光電轉換元件
230‧‧‧像素電路
231‧‧‧佈線
247‧‧‧佈線
248‧‧‧佈線
249‧‧‧佈線
250‧‧‧佈線
253‧‧‧佈線
254‧‧‧濾光片
254B‧‧‧濾光片
254G‧‧‧濾光片
254R‧‧‧濾光片
255‧‧‧透鏡
256‧‧‧光
257‧‧‧佈線
260‧‧‧週邊電路
270‧‧‧週邊電路
280‧‧‧週邊電路
290‧‧‧週邊電路
291‧‧‧光源
300‧‧‧矽基板
310‧‧‧層
320‧‧‧層
330‧‧‧層
340‧‧‧層
351‧‧‧電晶體
352‧‧‧電晶體
353‧‧‧電晶體
360‧‧‧光電二極體
361‧‧‧陽極
363‧‧‧低電阻區域
370‧‧‧插頭
371‧‧‧佈線
372‧‧‧佈線
373‧‧‧佈線
380‧‧‧絕緣體
400‧‧‧基板
401‧‧‧絕緣體
402‧‧‧絕緣體
404‧‧‧導電體
406‧‧‧半導體
406a‧‧‧半導體
406c‧‧‧半導體
410‧‧‧絕緣體
410a‧‧‧絕緣體
410b‧‧‧絕緣體
411‧‧‧絕緣體
412‧‧‧絕緣體
413‧‧‧導電體
414‧‧‧導電體
416‧‧‧導電體
416a‧‧‧導電體
416b‧‧‧導電體
450‧‧‧半導體基板
452‧‧‧絕緣體
454‧‧‧導電體
456‧‧‧區域
460‧‧‧區域
462‧‧‧絕緣體
464‧‧‧絕緣體
466‧‧‧絕緣體
468‧‧‧絕緣體
472a‧‧‧區域
472b‧‧‧區域
474a‧‧‧導電體
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474c‧‧‧導電體
476a‧‧‧導電體
476b‧‧‧導電體
478a‧‧‧導電體
478b‧‧‧導電體
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480a‧‧‧導電體
480b‧‧‧導電體
480c‧‧‧導電體
490‧‧‧絕緣體
492‧‧‧絕緣體
494‧‧‧絕緣體
496a‧‧‧導電體
496b‧‧‧導電體
496c‧‧‧導電體
496d‧‧‧導電體
498a‧‧‧導電體
498b‧‧‧導電體
498c‧‧‧導電體
498d‧‧‧導電體
500‧‧‧基板
502‧‧‧絕緣體
503‧‧‧絕緣體
504‧‧‧導電體
506‧‧‧半導體
510‧‧‧絕緣體
510a‧‧‧絕緣體
510b‧‧‧絕緣體
512‧‧‧絕緣體
513‧‧‧導電體
516‧‧‧導電體
516a‧‧‧導電體
516b‧‧‧導電體
536‧‧‧半導體
540‧‧‧絕緣體
546‧‧‧導電體
700‧‧‧基板
704a‧‧‧導電體
704b‧‧‧導電體
706‧‧‧半導體
710a‧‧‧絕緣體
710b‧‧‧絕緣體
712a‧‧‧絕緣體
712b‧‧‧絕緣體
714a‧‧‧導電體
714b‧‧‧導電體
716a‧‧‧導電體
716b‧‧‧導電體
718a‧‧‧絕緣體
718b‧‧‧絕緣體
718c‧‧‧絕緣體
719‧‧‧發光元件
720‧‧‧絕緣體
721‧‧‧絕緣體
731‧‧‧端子
732‧‧‧FPC
733a‧‧‧佈線
734‧‧‧密封材料
735‧‧‧驅動電路
736‧‧‧驅動電路
737‧‧‧像素
741‧‧‧電晶體
742‧‧‧電容元件
743‧‧‧切換元件
744‧‧‧信號線
750‧‧‧基板
751‧‧‧電晶體
752‧‧‧電容元件
753‧‧‧液晶元件
754‧‧‧掃描線
755‧‧‧信號線
781‧‧‧導電體
782‧‧‧發光層
783‧‧‧導電體
784‧‧‧分隔壁
791‧‧‧導電體
792‧‧‧絕緣體
793‧‧‧液晶層
794‧‧‧絕緣體
795‧‧‧間隔物
796‧‧‧導電體
797‧‧‧基板
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
5100‧‧‧顆粒
5100a‧‧‧顆粒
5100b‧‧‧顆粒
5101‧‧‧離子
5102‧‧‧氧化鋅層
5103‧‧‧粒子
5105a‧‧‧顆粒
5105a1‧‧‧區域
5105a2‧‧‧顆粒
5105b‧‧‧顆粒
5105c‧‧‧顆粒
5105d‧‧‧顆粒
5105d1‧‧‧區域
5105e‧‧‧顆粒
5120‧‧‧基板
5130‧‧‧靶材
5161‧‧‧區域
在圖式中：圖1A至圖1E是說明根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖2A至圖2E是說明根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖3A至圖3D是說明根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖4A至圖4E是說明根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖5A至圖5E是說明根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖6A至圖6E是說明根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖7A至圖7D是說明根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖； 圖8A和圖8B是說明根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖9A和圖9B是說明根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖10A和圖10B是說明根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖11A和圖11B是說明根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖12A至圖12C是說明根據本發明的一個實施方式的電晶體的製造方法的剖面圖；圖13A至圖13E是示出根據本發明的一個實施方式的電晶體的剖面圖及能帶圖；圖14A和圖14B是說明根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖15A和圖15B是說明根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖16A和圖16B是說明根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖17A和圖17B是說明根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖18A和圖18B是說明根據本發明的一個實施方式的電晶體的製造方法的俯視圖及剖面圖；圖19A至圖19C是說明根據本發明的一個實施方式的電晶體的製造方法的剖面圖；圖20A和圖20B是示出根據本發明的一個實施方式的半導體裝置的電路圖；圖21是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖22是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖23是示出根據本發明的一個實施方式的半導體裝置的剖面圖； 圖24A和圖24B是示出根據本發明的一個實施方式的記憶體裝置的電路圖；圖25是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖26是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖27是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖28A和圖28B是示出根據本發明的一個實施方式的半導體裝置的俯視圖；圖29A和圖29B是示出根據本發明的一個實施方式的半導體裝置的方塊圖；圖30A和圖30B是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖31A和圖31B是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖32A1至圖32A3和圖32B1至圖32B3是示出根據本發明的一個實施方式的半導體裝置的透視圖及剖面圖；圖33是示出根據本發明的一個實施方式的半導體裝置的方塊圖；圖34是示出根據本發明的一個實施方式的半導體裝置的電路圖；圖35A至圖35C是示出根據本發明的一個實施方式的半導體裝置的電路圖、俯視圖及剖面圖；圖36A和圖36B是示出根據本發明的一個實施方式的半導體裝置的電路圖及剖面圖；圖37A至圖37F是示出根據本發明的一個實施方式的電子裝置的透視圖；圖38A至圖38D是CAAC-OS的剖面中的Cs校正高解析度TEM影像以及CAAC-OS的剖面示意圖；圖39A至圖39D是CAAC-OS的平面的Cs校正高解析度TEM影像；圖40A至圖40C是說明藉由XRD得到的CAAC-OS以及單晶氧化物半導體的結構分析的圖；圖41A和圖41B是示出CAAC-OS的電子繞射圖案的圖； 圖42是示出電子照射所引起的In-Ga-Zn氧化物的結晶部的變化的圖；圖43A和圖43B是說明CAAC-OS以及nc-OS的成膜模型的示意圖；圖44A至圖44C是說明InGaZnO4的結晶及顆粒的圖；圖45A至圖45D是說明CAAC-OS的成膜模型的示意圖；圖46A和圖46B是剖面STEM影像；圖47A和圖47B是剖面STEM影像；圖48A和圖48B是電晶體的俯視圖及剖面圖；圖49A和圖49B示出電晶體的Id-Vg特性；圖50A和圖50B示出電晶體的Id-Vg特性；圖51A至圖51C是示出根據本發明的一個實施方式的電晶體的剖面圖；圖52A至圖52C是示出根據本發明的一個實施方式的電晶體的剖面圖；圖53A至圖53C是示出根據本發明的一個實施方式的電晶體的剖面圖。
將參照圖式對本發明的實施方式進行詳細的說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同物件的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加元件符號。
在圖式中，有時為了便於理解而誇大尺寸、膜(層)的厚度或區域。
在本說明書中，可以互相調換“膜”和“層”。
此外，電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。一般而言，電位(電壓)是相對的，根據與參考電位之差決定。因此，在記載為“接地電位”等的情況下，電位也不侷限於0V。例如，也有電路中的最低電位為“接地電位”的情況。或者，也有電路中的實質上的中間電位為“接地電位”的情況。在該情況下，以該電位為基準規定正電位及負電位。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，在本說明書等中記載的序數詞與用於特定本發明的一個實施方式的序數詞有時不一致。
注意，例如在導電性充分低時，有時即便在表示為“半導體”時也具有“絕緣體”的特性。此外，“半導體”與“絕緣體”的境界不清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書所記載的“絕緣體”換稱為“半導體”。
另外，例如在導電性充分高時，有時即便在表示為“半導體”時也具有“導電體”的特性。此外，“半導體”和“導電體”的境界不清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書所記載的“導電體”換稱為“半導體”。
注意，半導體的雜質例如是指構成半導體的主要成分之外的物質。 例如，濃度低於0.1atomic%的元素是雜質。當包含雜質時，例如，有可能在半導體中形成DOS(Density of State：態密度)，載子移動率有可能降低或結晶性有可能降低。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第一族元素、第二族元素、第十四族元素、第十五族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(包含於水中)、鋰、鈉、矽、硼、磷、碳、氮等。當半導體是氧化物半導體時，有時例如由於氫等雜質的混入導致氧缺陷的產生。此外，當半導體是矽時，作為改變半導體特性的雜質，例如有氧、除氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
另外，在本說明書中，在記載為“A具有濃度B的區域”時，例如包括：A的某區域在深度方向上整體的濃度為B的情況；A的某區域在深度方向上的濃度的平均值為B的情況；A的某區域在深度方向上的濃度的中值為B的情況；A的某區域在深度方向上的濃度的最大值為B的情況；A的某區域在深度方向上的濃度的最小值為B的情況；A的某區域在深度方向上的濃度的收斂值為B的情況；以及A中的在測量中能夠得到有可能準確的值的區域的濃度為B的情況等。
此外，在本說明書中，在記載為“A具有大小B、長度B、厚度B、寬度B或距離B的區域”時，例如包括：A的某區域整體的大小、長度、厚度、寬度或距離為B的情況；A的某區域的大小、長度、厚度、寬度或距離的平均值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的中值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的最大值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的最小值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的收斂值為B的情況；以及A中的在測量中能夠得到有可能準確的值的區域的大小、長度、厚度、寬度或距離為B的情況等。
注意，通道長度例如指電晶體的俯視圖中的半導體(或在電晶體 導通時，在半導體中電流流動的部分)與閘極電極相互重疊的區域或形成有通道的區域中的源極(源極區域或源極電極)與汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中為相同的值。換言之，一個電晶體的通道長度有時不侷限於一個值。因此，在本說明書中，通道長度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如指半導體(或在電晶體導通時，在半導體中電流流動的部分)與閘極電極相互重疊的區域或形成有通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有區域中為相同的值。換言之，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成有通道的區域中的通道寬度(下面稱為實效的通道寬度)不同於電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體側面的通道區域的比例大。在此情況下，實際上形成有通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測來估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要假設半導體的形狀是已知的。因此，當不確定半導體的形狀時，難以正確地測定實效的通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將作為半導體與 閘極電極相互重疊的區域中的源極與汲極相對的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。 此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對該影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度計算。在此情況下，該求得的值有時不同於使用實效的通道寬度計算求得的值。
在本說明書中，“A具有其端部比B的端部突出的形狀”有時指在俯視圖或剖面圖中A的至少一個端部位於B的至少一個端部的外側。因此，例如可以將“A具有其端部比B的端部突出的形狀”的記載解釋為在俯視圖中A的一個端部位於B的一個端部的外側。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
〈加工方法1〉
下面，說明根據本發明的一個實施方式的導電體、絕緣體或半導體的加工方法。
首先，準備層116及層116上的層110(參照圖1A)。作為層116，可以使用導電體、絕緣體或半導體。另外，作為層110，可以使用導電體、絕緣體或半導體。
作為導電體，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
作為絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，作為絕緣體，可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。尤其是，較佳為使用包含矽的氧化物。
作為半導體，可以使用：矽或鍺等第14族半導體；碳化矽、矽化鍺、砷化鎵、磷化銦、硒化鋅、硫化鎘或氧化物半導體等化合物半導體；以及有機半導體。氧化物半導體將在後面說明。
接著，形成防反射層(BARC：Bottom Anti Reflective Coating)。 接著，形成光阻劑。接著，對光阻劑進行加工。作為光阻劑的加工，首先使用光罩等使光阻劑曝光。此時，利用防反射層的作用可以抑制光暈。接著，使用顯影液去除或留下曝光的區域來形成光阻劑122。光阻劑的曝光例如可以使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet：極紫外)光等。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術 (liquid immersion technique)。另外，也可以使用電子束或離子束代替上述光。當使用電子束或離子束時，不需要光罩。
接著，以光阻劑122為遮罩對防反射層進行蝕刻，形成防反射層120(參照圖1B)。但是，有時也可以使用不具有防反射層的功能的有機物或無機物代替防反射層120。或者，有時也可以不包括防反射層120。
以L0表示光阻劑122間的距離。最小的L0的尺寸(也稱為最小特徵尺寸)取決於曝光機或光阻劑等。
接著，進行電漿處理。電漿處理可以藉由平行板反應離子蝕刻(RIE：Reactive Ion Etching)法、感應耦合電漿(ICP：Inductively Coupled Plasma)蝕刻法等進行。
使用包含碳及鹵素的氣體生成電漿。該電漿與光阻劑122等所包含的碳及氫等起反應，而有機物沉積在被處理面(例如，光阻劑122的頂面及側面、防反射層120的側面及層110的露出部等)。有機物以各向同性的方式沉積。在此，當施加垂直於層116及層110的頂面的方向的偏壓時，有機物的沉積與有機物的蝕刻同時進行。由於偏壓施加方向的蝕刻速度快，所以有機物的蝕刻以各向異性的方式進行。
作為包含碳及鹵素的氣體，例如，可以使用三氟甲烷氣體、四氟甲烷氣體、六氟乙烷氣體、六氟丙烷氣體、八氟丙烷氣體或八氟環丁烷氣體等包含碳及氟的氣體；或四氯化碳等包含碳及氯的氣體等。另外，也可以將氦或氬等稀有氣體、氫等混合來使用。
有機物的沉積速度及蝕刻速度根據各種條件的互相作用決定。例如，當用於生成電漿的氣體中的碳的比例高時沉積速度變快，而當鹵 素的比例高時蝕刻速度變快。另外，例如，當減弱偏壓時蝕刻速度變慢，而增強偏壓時蝕刻速度變快。在此，使用在施加偏壓的方向上蝕刻速度比沉積速度快的條件。因此，在光阻劑122的頂面及層110的露出部中，有機物的蝕刻與沉積幾乎同時進行。另外，層110的露出部也被蝕刻。然而，根據電漿處理的條件，也可以不使層110的露出部被蝕刻。另外，也可以使電漿處理的條件以兩個階段、三個階段等多個階段變化。
另一方面，在光阻劑122的側面及防反射層120的側面，有機物的蝕刻速度比沉積速度慢。因此，有機物124沉積在該區域中(參照圖1C)。
接著，以有機物124、光阻劑122及防反射層120為遮罩對層110及層116進行蝕刻，形成層110a、層110b、層116a及層116b(參照圖1D)。層110及層116的蝕刻可以利用乾蝕刻法或/及濕蝕刻法進行。 此時，也可以去除有機物124。注意，層110a與層110b也可以在縱深方向上互相連接。另外，層116a與層116b也可以在縱深方向上互相連接。
以L1表示層116a與層116b間的距離。L1比L0小相當於有機物124的厚度。也就是說，可以獲得比取決於曝光機或光阻劑等的最小特徵尺寸小的形狀。
接著，藉由去除有機物124、光阻劑122及防反射層120，可以形成比最小特徵尺寸小的孔(參照圖1E)。有機物124、光阻劑122及防反射層120的去除可以利用電漿灰化等乾蝕刻法或/及濕蝕刻法。
此時，層110a包括第一區域、第二區域及第三區域。第二區域位於第一區域與第三區域之間。第一區域是平坦的區域。第二區域及第 三區域都具有傾斜。第二區域的傾斜比第三區域的傾斜平緩。在第二區域中，從第一區域附近至第三區域附近之間的傾斜度有可能變化。 例如，有時第一區域附近具有陡峭的傾斜，而第三區域附近具有平緩的傾斜。藉由使層110a具有這種形狀，可以提高形成在層110a上方的層等的步階覆蓋性。因此，不容易發生形狀不良等。層110b也是同樣的。注意，傾斜是指厚度的變化，在其角度為直角時也被記為具有傾斜。
〈加工方法2〉
另外，如圖2A至圖2E所示，藉由改變電漿處理的條件，可以獲得與圖1E不同的形狀。
圖2A及圖2B分別與圖1A及圖1B相同，所以省略其說明。
接著，進行電漿處理。藉由電漿處理使有機物沉積及蝕刻。另外，層110的露出部也被蝕刻。在此，在使有機物124沉積在光阻劑122的側面及防反射層120的側面的同時對層110進行蝕刻直到露出層116為止，形成層110a及層110b(參照圖2C)。注意，層110a與層110b也可以在縱深方向上互相連接。
接著，以有機物124、光阻劑122及防反射層120為遮罩對層116進行蝕刻，形成層116a及層116b(參照圖2D)。層116的蝕刻可以利用乾蝕刻法或/及濕蝕刻法進行。此時，也可以去除有機物124。注意，層116a與層116b也可以在縱深方向上互相連接。
以L1表示層116a與層116b間的距離。L1比L0小相當於有機物124的厚度。也就是說，可以獲得比取決於曝光機或光阻劑等的最小特徵尺寸小的形狀。
接著，藉由去除有機物124、光阻劑122及防反射層120，可以形成比最小特徵尺寸小的孔(參照圖2E)。有機物124、光阻劑122及防反射層120的去除可以利用電漿灰化等乾蝕刻法或/及濕蝕刻法。
此時，層110a包括第一區域及第二區域。第一區域是平坦的區域。 第二區域具有傾斜。第二區域的傾斜度有可能變化。例如，有時第一區域附近具有陡峭的傾斜，而離第一區域越遠，傾斜越平緩。藉由使層110a具有這種形狀，可以提高形成在層110a上方的層等的步階覆蓋性。因此，不容易發生形狀不良等。層110b也是同樣的。
〈加工方法3〉
另外，如圖3A至圖3D所示，藉由改變電漿處理的條件，可以獲得與圖1E及圖2E不同的形狀。
圖3A及圖3B分別與圖1A及圖1B相同，所以省略其說明。
接著，進行電漿處理。藉由電漿處理使有機物沉積及蝕刻。另外，層110的露出部也被蝕刻。在此，在使有機物124沉積在光阻劑122的側面及防反射層120的側面的同時對層110及層116進行蝕刻，形成層110a、層110b、層116a及層116b(參照圖3C)。注意，層110a與層110b也可以在縱深方向上互相連接。另外，層116a與層116b也可以在縱深方向上互相連接。
以L1表示層116a與層116b間的距離。L1比L0小相當於有機物124的厚度。也就是說，可以獲得比取決於曝光機或光阻劑等的最小特徵尺寸小的形狀。
接著，藉由去除有機物124、光阻劑122及防反射層120，可以形成比最小特徵尺寸小的孔(參照圖3D)。有機物124、光阻劑122及防 反射層120的去除可以利用電漿灰化等乾蝕刻法或/及濕蝕刻法。
此時，層110a包括第一區域及第二區域。第一區域是平坦的區域。 第二區域具有傾斜。第二區域的傾斜度有可能變化。例如，有時第一區域附近具有陡峭的傾斜，而離第一區域越遠，傾斜越平緩。另外，層116a包括第三區域及第四區域。第三區域是平坦的區域。第四區域具有傾斜。第四區域的傾斜度有可能變化。例如，有時第三區域附近具有陡峭的傾斜，而離第三區域越遠，傾斜越平緩。藉由使層110a及層116a具有這種形狀，可以提高形成在層110a及層116a上方的層等的步階覆蓋性。因此，不容易發生形狀不良等。層110b及層116b也是同樣的。
〈加工方法4〉
另外，圖4A至圖4E所示，藉由追加蝕刻的製程，可以獲得與圖1E、圖2E及圖3D不同的形狀。
圖4A及圖4B分別與圖1A及圖1B相同，所以省略其說明。
接著，以光阻劑122及防反射層120為遮罩，以露出層116的方式對層110進行蝕刻，形成層110a及層110b(參照圖4C)。層110的蝕刻可以利用乾蝕刻法或/及濕蝕刻法進行。注意，層110a與層110b也可以在縱深方向上互相連接。
接著，進行電漿處理。藉由電漿處理使有機物沉積及蝕刻。另外，層116的露出部也被蝕刻。但是，根據電漿處理的條件，也可以不使層116的露出部被蝕刻。
另一方面，在光阻劑122的側面、防反射層120的側面、層110a的側面及層110b的側面，有機物的蝕刻速度比沉積速度慢。因此，有 機物124沉積在該區域中。
接著，以有機物124、光阻劑122及防反射層120為遮罩對層116進行蝕刻，形成層116a及層116b(參照圖4D)。層116的蝕刻可以利用乾蝕刻法或/及濕蝕刻法進行。此時，也可以去除有機物124。注意，層116a與層116b也可以在縱深方向上互相連接。
以L1表示層116a與層116b間的距離。L1比L0小相當於有機物124的厚度。也就是說，可以獲得比取決於曝光機或光阻劑等的最小特徵尺寸小的形狀。
接著，藉由去除有機物124、光阻劑122及防反射層120，可以形成比最小特徵尺寸小的孔(參照圖4E)。有機物124、光阻劑122及防反射層120的去除可以利用電漿灰化等乾蝕刻法或/及濕蝕刻法。
此時，層116a包括第一區域、第二區域及第三區域。第二區域位於第一區域與第三區域之間。第一區域是平坦的區域。第二區域及第三區域都具有傾斜。第二區域的傾斜比第三區域的傾斜平緩。在第二區域中，從第一區域附近至第三區域附近之間的傾斜度有可能變化。 例如，有時第一區域附近具有陡峭的傾斜，而第三區域附近具有平緩的傾斜。藉由使層116a具有這種形狀，可以提高形成在層116a上方的層等的步階覆蓋性。因此，不容易發生形狀不良等。層116b也是同樣的。
〈加工方法5〉
另外，如圖5A至圖5E所示，藉由追加蝕刻的製程，並改變電漿處理的條件，可以獲得與圖1E、圖2E、圖3D及圖4E不同的形狀。
圖5A及圖5B分別與圖1A及圖1B相同，所以省略其說明。另外， 圖5C與圖4C相同，所以省略其說明。
接著，進行電漿處理。藉由電漿處理使有機物沉積及蝕刻。另外，藉由還對層116的露出部進行蝕刻，形成層116a及層116b。注意，層116a與層116b也可以在縱深方向上互相連接。
另一方面，在光阻劑122的側面、防反射層120的側面、層110a的側面及層110b的側面，有機物的蝕刻速度比沉積速度慢。因此，有機物124沉積在該區域中(參照圖5D)。
以L1表示層116a與層116b間的距離。L1比L0小相當於有機物124的厚度。也就是說，可以獲得比取決於曝光機或光阻劑等的最小特徵尺寸小的形狀。
接著，藉由去除有機物124、光阻劑122及防反射層120，可以形成比最小特徵尺寸小的孔(參照圖5E)。有機物124、光阻劑122及防反射層120的去除可以利用電漿灰化等乾蝕刻法或/及濕蝕刻法。
此時，層116a包括第一區域及第二區域。第一區域是平坦的區域。 第二區域具有傾斜。第二區域的傾斜度有可能變化。例如，有時第一區域附近具有陡峭的傾斜，而離第一區域越遠，傾斜越平緩。藉由使層116a具有這種形狀，可以提高形成在層116a上方的層等的步階覆蓋性。因此，不容易發生形狀不良等。層116b也是同樣的。
〈加工方法6〉
另外，如圖6A至圖6E所示，藉由不具有層110，可以獲得與圖1E、圖2E、圖3D、圖4E及圖5E不同的形狀。
首先，準備層116(參照圖6A)。
接著，形成防反射層。接著，形成光阻劑。接著，對光阻劑進行加工，形成光阻劑122。
接著，以光阻劑122為遮罩對防反射層進行蝕刻，形成防反射層120(參照圖6B)。但是，有時也可以不包括防反射層120。
以L0表示光阻劑122間的距離。
接著，進行電漿處理。藉由電漿處理使有機物沉積及蝕刻。另外，層110的露出部也被蝕刻。但是，根據電漿處理的條件，也可以不使層110的露出部被蝕刻。
另一方面，在光阻劑122的側面及防反射層120的側面，有機物的蝕刻速度比沉積速度慢。因此，有機物124沉積在該區域中(參照圖6C)。
接著，以有機物124、光阻劑122及防反射層120為遮罩對層116進行蝕刻，形成層116a及層116b(參照圖6D)。層116的蝕刻可以利用乾蝕刻法或/及濕蝕刻法進行。此時，也可以去除有機物124。注意，層116a與層116b也可以在縱深方向上互相連接。
以L1表示層116a與層116b間的距離。L1比L0小相當於有機物124的厚度。也就是說，可以獲得比取決於曝光機或光阻劑等的最小特徵尺寸小的形狀。
接著，藉由去除有機物124、光阻劑122及防反射層120，可以形成比最小特徵尺寸小的孔(參照圖6E)。有機物124、光阻劑122及防反射層120的去除可以利用電漿灰化等乾蝕刻法或/及濕蝕刻法。另外， 藉由在獲得圖4E的形狀之後去除層110a及層110b，也可以獲得與圖6E同樣的形狀。
此時，層116a包括第一區域、第二區域及第三區域。第二區域位於第一區域與第三區域之間。第一區域是平坦的區域。第二區域及第三區域都具有傾斜。第二區域的傾斜比第三區域的傾斜平緩。在第二區域中，從第一區域附近至第三區域附近之間的傾斜度有可能變化。 例如，有時第一區域附近具有陡峭的傾斜，而第三區域附近具有平緩的傾斜。藉由使層116a具有這種形狀，可以提高形成在層116a上方的層等的步階覆蓋性。因此，不容易發生形狀不良等。層116b也是同樣的。
〈加工方法7〉
另外，圖7A至圖7D所示，藉由改變電漿處理的條件等，可以獲得與圖1E、圖2E、圖3D、圖4E、圖5E及圖6E不同的形狀。
圖7A及圖7B分別與圖6A及圖6B相同，所以省略其說明。
接著，進行電漿處理。藉由電漿處理使有機物沉積及蝕刻。另外，藉由還對層116的露出部進行蝕刻，形成層116a及層116b。注意，層116a與層116b也可以在縱深方向上互相連接。
另一方面，在光阻劑122的側面及防反射層120的側面，有機物的蝕刻速度比沉積速度慢。因此，有機物124沉積在該區域中(參照圖7C)。
以L1表示層116a與層116b間的距離。L1比L0小相當於有機物124的厚度。也就是說，可以獲得比取決於曝光機或光阻劑等的最小特徵尺寸小的形狀。
接著，藉由去除有機物124、光阻劑122及防反射層120，可以形成比最小特徵尺寸小的孔(參照圖7D)。有機物124、光阻劑122及防反射層120的去除可以利用電漿灰化等乾蝕刻法或/及濕蝕刻法。另外，藉由在獲得圖5E的形狀之後去除層110a及層110b，也可以獲得與圖7D同樣的形狀。
此時，層116a包括第一區域及第二區域。第一區域是平坦的區域。 第二區域具有傾斜。第二區域的傾斜度有可能變化。例如，有時第二區域附近具有陡峭的傾斜，而離第二區域越遠，傾斜越平緩。藉由使層116a具有這種形狀，可以提高形成在層116a上方的層等的步階覆蓋性。因此，不容易發生形狀不良等。層116b也是同樣的。
如上所示，藉由本發明的一個實施方式的加工方法，可以將層加工成比最小特徵尺寸小的尺寸。另外，可以形成不容易發生形狀不良的層。
〈電晶體1〉
下面，說明本發明的一個實施方式的電晶體。
圖8A、圖9A、圖10A及圖11A是說明電晶體的製造方法的俯視圖。圖8B、圖9B、圖10B及圖11B分別是在對應的俯視圖中示出的點劃線A1-A2及點劃線A3-A4的剖面圖。
首先，準備基板400。
作為基板400，例如有絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、安定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。作為半導體基板， 例如有由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。並且，還有在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator：絕緣層上覆矽)基板等。作為導電體基板，有石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，有包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還有設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，有電容元件、電阻元件、切換元件、發光元件、記憶元件等。
此外，作為基板400也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在非撓性基板上形成電晶體之後，將該電晶體剝離並轉置到撓性基板的基板400上。在此情況下，較佳為在非撓性基板與電晶體之間設置剝離層。此外，作為基板400，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板400也可以具有伸縮性。此外，基板400可以具有在彎曲或拉伸停止時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板400的厚度例如為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板400形成得薄，可以實現半導體裝置的輕量化。另外，藉由將基板400形成得薄，即便在使用玻璃等的情況下有時也會具有伸縮性或在彎曲或拉伸停止時恢復為原來的形狀的性質。因此，可以緩解因掉落等而基板400上的半導體裝置受到的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。
作為撓性基板的基板400，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。作為撓性基板的基板400的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板的基板400， 例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材質即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適合用於撓性基板的基板400。
接著，形成導電體。導電體可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、原子層沉積(ALD：Atomic Layer Deposition)法等形成。
注意，CVD法可以分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法、利用熱的熱CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，CVD法可以根據使用的源氣體分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
藉由利用PECVD法，可以以較低的溫度得到高品質的膜。另外，因為在TCVD法中不使用電漿，所以能夠減少對被處理物造成的電漿損傷。例如，包括在半導體裝置中的佈線、電極、元件(電晶體、電容元件等)等有時因從電漿接收電荷而會產生電荷積聚(charge up)。 此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，在採用不使用電漿的TCVD法的情況下，因為不發生這種電漿損傷，所以能夠提高半導體裝置的良率。另外，在TCVD法中，不發生成膜時的電漿損傷，因此能夠得到缺陷少的膜。
另外，ALD法也是能夠減少對被處理物造成的電漿損傷的成膜方法。此外，ALD法也不發生成膜時的電漿損傷，所以能夠得到缺陷少的膜。
不同於從靶材等被釋放的粒子沉積的成膜方法，CVD法及ALD法是 藉由被處理物表面的反應而形成膜的形成方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響，而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於覆蓋縱橫比高的開口部的表面的情況。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法及ALD法時，可以藉由調整源氣體的流量比形成所希望的組成的膜。此外，例如，當使用CVD法及ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個沉積室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，有時可以提高半導體裝置的生產率。
接著，在導電體上形成光阻劑等，使用該光阻劑進行加工，由此形成導電體413。注意，當簡單地記載為“形成光阻劑”時，也包括在光阻劑之下形成防反射層的情況。
在對物件進行蝕刻等加工之後去除光阻劑。光阻劑的去除使用電漿處理或/及濕蝕刻進行。注意，作為電漿處理，較佳為使用電漿灰化。 在光阻劑等的去除不足夠情況下，也可以使用0.001vol.%以上且1vol.%以下的濃度的氫氟酸和/或臭氧水等去除剩下的光阻劑等。
在對導電體進行加工來形成導電體413時，可以使用在圖1A至圖1E、圖2A至圖2E、圖3A至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中的任一個中記載的加工方法。
作為成為導電體413的導電體，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
接著，形成絕緣體402。絕緣體402可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
作為絕緣體402，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。作為絕緣體402，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。
絕緣體402也可以具有防止來自基板400的雜質擴散的功能。
接著，形成半導體。半導體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，較佳為進行加熱處理。藉由進行加熱處理，有時能夠降低半導體中的氫濃度。另外，有時能夠減少半導體中的氧缺陷。
接著，在半導體上形成光阻劑等，使用該光阻劑進行加工，由此形成半導體406(參照圖8A及圖8B)。此時，可以對絕緣體402的不與半導體406重疊的部分進行蝕刻。由此使絕緣體402具有凸部。藉由使絕緣體402具有凸部，容易實現在後面說明的s-channel結構。
在對半導體進行加工來形成半導體406時，可以使用在圖1A至圖1E、圖2A至圖2E、圖3A至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中的任一個中記載的加工方法。
接著，形成導電體416。導電體416可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
作為導電體416，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
接著，形成絕緣體410(參照圖9A及圖9B)。絕緣體410可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
作為絕緣體410，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。作為絕緣體410，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。
接著，在絕緣體410上形成光阻劑等，使用該光阻劑進行加工，由此形成絕緣體410a、絕緣體410b、導電體416a及導電體416b(參照圖10A及圖10B)。
此時，可以使用在圖1A至圖1E、圖2A至圖2E、圖3A至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中的任一個中記載的加工方法。例如，在圖1A至圖1E、圖2A至圖2E、圖3A 至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中，可以將層116換成導電體416，將層110換成絕緣體410。在此，示出藉由與圖1A至圖1E所示的加工方法同樣的方法對絕緣體410及導電體416進行加工的情況。
例如，當將導電體413用作閘極電極，將絕緣體402用作閘極絕緣體，將導電體416a用作源極電極，並將導電體416b用作汲極電極時，藉由完成至圖10A和圖10B的製程為止的製程，可以獲得底閘極結構的電晶體。
接著，形成絕緣體。絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，形成導電體。導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，在導電體上形成光阻劑等，使用該光阻劑進行加工，由此形成導電體404。另外，使用該光阻劑或導電體404對絕緣體進行加工，形成絕緣體412(參照圖11A及圖11B)。注意，雖然在此以絕緣體412與導電體404的頂面形狀相同的方式進行加工，但是並不侷限於該形狀。例如，也可以使用不同的光阻劑形成絕緣體412與導電體404。例如，也可以在形成絕緣體412後形成成為導電體404的導電體，或者可以在形成導電體404後在成為絕緣體412的絕緣體上另行形成光阻劑等。
此時，可以使用在圖1A至圖1E、圖2A至圖2E、圖3A至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中的任一個中記載的加工方法。例如，可以將在圖1A至圖1E、圖2A至圖2E、圖3A至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A 至圖7D中的層116換成成為絕緣體412的絕緣體，可以將層110換成成為導電體404的導電體。
作為成為絕緣體412的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。作為成為絕緣體412的絕緣體，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。
作為成為導電體404的導電體，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
接著，可以形成絕緣體。絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
作為上述絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。該絕緣體較佳為使用包含氧化鋁、氮氧化矽、氮化矽、氧化鎵、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣體的單層或疊層。
上述絕緣體較佳為具有阻擋層的功能。該絕緣體例如具有阻擋氧或/及氫的功能。例如，該絕緣體較佳為具有比絕緣體402或絕緣體412高的阻擋氧或/及氫的能力。
藉由上述製程，可以製造本發明的一個實施方式的電晶體。
圖11B所示的電晶體在導電體416a與導電體404之間包括絕緣體410a，並在導電體416b與導電體404之間包括絕緣體410b。也就是說，起因於導電體416a及導電體416b等的寄生電容小。因此，使用圖11B所示的電晶體的半導體裝置具有高頻率特性。
如圖11B所示，半導體406的側面與導電體416a及導電體416b接觸。此外，可以由導電體404的電場電圍繞半導體406(將由導電體的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構)。因此，有時在半導體406的整體(頂面、底面及側面)形成通道。在s-channel結構中，可以使大電流流過電晶體的源極與汲極之間，由此可以提高導通時的電流(通態電流：on-state current)。
注意，當電晶體具有s-channel結構時，在半導體406的側面也形成有通道。因此，半導體406的厚度越大，通道區域越大。亦即，半導體406越厚，越能夠提高電晶體的通態電流。另外，半導體406越厚，載子的控制性高的區域的比例越增加，所以可以減小次臨界擺幅值。例如，半導體406具有厚度為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上，更進一步較佳為100nm以上的區域即可。注意，半導體裝置的生產率有時會下降，因此，例如，半導體406具有厚度為300nm以下，較佳為200nm以下，更佳為150nm以下的區域即可。注意，當通道形成區域縮小時，有時可以藉由減薄半導體406來提高電晶體的電特性。因此，半導體406的厚度也可以小於10nm。
由於可以得到高通態電流，因此s-channel結構可以說是適合於微型電晶體的結構。包括微型電晶體的半導體裝置可以具有高集成度 及高密度。例如，電晶體具有通道長度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下的區域，並且，電晶體具有通道寬度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下的區域。
注意，也可以不形成導電體413(參照圖12A)。另外，也可以採用絕緣體412比導電體404突出的形狀(參照圖12B)。另外，也可以不對成為絕緣體412的絕緣體進行加工(參照圖12C)。
雖然在圖11B等中作為典型例子示出具有與圖1A至圖1E同樣的形狀的導電體416a、導電體416b、絕緣體410a及絕緣體410b，但是本發明的一個實施方式並不侷限於此。例如，如圖51A所示，也可以具有與圖2E同樣的形狀。另外，如圖51B所示，也可以具有與圖3D同樣的形狀。另外，如圖51C所示，也可以具有與圖4D同樣的形狀。另外，如圖52A所示，也可以具有與圖5E同樣的形狀。另外，如圖52B所示，也可以具有與圖6E同樣的形狀。另外，如圖52C所示，也可以具有與圖7D同樣的形狀。另外，如圖53A所示，也可以具有絕緣體410a及絕緣體410b的傾斜朝著端部逐漸變陡的形狀。另外，如圖53B所示，絕緣體410a的端部及絕緣體410b的端部具有傾斜角逐步變化的區域。另外，如圖53C所示，導電體416a及導電體416b也可以具有疊層結構。此時，例如，下層也可以比上層突出。另外，也可以組合這些形狀的一部分。藉由改變電漿處理的條件或追加蝕刻製程等，可以實現這種形狀。
〈半導體〉
藉由在半導體406之上及之下配置半導體，有時可以提高電晶體的電特性。下面參照圖13A至圖13E詳細地說明半導體406及配置在其上及其下的半導體。
圖13A是將圖11B所示的電晶體的通道長度方向上的半導體406 附近放大的剖面圖。另外，圖13B是將圖11B所示的電晶體的通道寬度方向上的半導體406附近放大的剖面圖。
在圖13A及圖13B所示的電晶體的結構中，絕緣體402與半導體406之間配置有半導體406a。另外，導電體416a、導電體416b、絕緣體412與半導體406之間配置有半導體406c。
或者，電晶體也可以具有圖13C及圖13D所示的結構。
圖13C是將圖11B所示的電晶體的通道長度方向上的半導體406附近放大的剖面圖。另外，圖13D是將圖11B所示的電晶體的通道寬度方向上的半導體406附近放大的剖面圖。
在圖13C及圖13D所示的電晶體的結構中，絕緣體402與半導體406之間配置有半導體406a。另外，絕緣體402、導電體416a、導電體416b、半導體406a、半導體406與絕緣體412之間配置有半導體406c。
半導體406例如是包含銦的氧化物半導體。例如，在半導體406包含銦時，其載子移動率(電子移動率)得到提高。此外，半導體406較佳為包含元素M。元素M較佳是鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。 或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體406較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體406不侷限於包含銦的氧化物半導體。半導體406 例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
作為半導體406例如使用能隙大的氧化物。半導體406的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
例如，半導體406a及半導體406c是包含除了氧之外的一種以上或兩種以上的構成半導體406的元素的氧化物半導體。因為半導體406a及半導體406c包含除了氧之外的一種以上或兩種以上的構成半導體406的元素，所以不容易在半導體406a與半導體406的介面以及半導體406與半導體406c的介面處形成缺陷能階。
半導體406a、半導體406及半導體406c較佳為至少包含銦。另外，在半導體406a是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是，In低於50atomic%，M高於50atomic%，更佳的是，In低於25atomic%，M高於75atomic%。此外，在半導體406是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是，In高於25atomic%，M低於75atomic%，更佳的是，In高於34atomic%，M低於66atomic%。此外，在半導體406c是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是，In低於50atomic%，M高於50atomic%，更佳的是，In低於25atomic%，M高於75atomic%。另外，半導體406c也可以使用與半導體406a相同的種類的氧化物。注意，半導體406a及/或半導體406c有時也可以不包含銦。例如，半導體406a及/或半導體406c也可以包含氧化鎵。半導體406a、半導體406及半導體406c所包含的各元素的原子數也可以不是簡單的整數比。
作為半導體406使用其電子親和力大於半導體406a及半導體406c 的氧化物。例如，作為半導體406使用如下氧化物，該氧化物的電子親和力比半導體406a及半導體406c大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。 注意，電子親和力是真空能階和導帶底之間的能量差。
注意，銦鎵氧化物具有較小的電子親和力及較高的氧阻擋性。因此，半導體406c較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
此時，若施加閘極電壓，通道則形成在半導體406a、半導體406和半導體406c中的電子親和力最大的半導體406中。
在此，有時在半導體406a與半導體406之間具有半導體406a和半導體406的混合區域。另外，有時在半導體406與半導體406c之間具有半導體406和半導體406c的混合區域。混合區域的缺陷態密度低。因此，在半導體406a、半導體406和半導體406c的疊層體的能帶結構中，各層之間的介面及介面附近的能量連續地變化(也稱為連續接合)(參照圖13E)。注意，有時無法明確地區分半導體406a、半導體406及半導體406c的各邊界。
此時，電子不是在半導體406a及半導體406c中而主要在半導體406中移動。如上所述，藉由降低半導體406a與半導體406的介面處的缺陷態密度以及半導體406與半導體406c的介面處的缺陷態密度，在半導體406中電子移動受到妨礙的情況減少，從而可以提高電晶體的通態電流。
越減少妨礙電子移動的因素，越能夠提高電晶體的通態電流。例如，在沒有妨礙電子移動的因素的情況下，推測電子高效率地移動。例如，在通道形成區域中的物理性凹凸較大的情況下也會發生電子移 動受到妨礙的情況。
為了提高電晶體的通態電流，例如，半導體406的頂面或底面(被形成面，在此為半導體406a)的1μm×1μm的範圍內的均方根(RMS：Root Mean Square)粗糙度為低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)為低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。其1μm×1μm的範圍內的最大高低差(也稱為P-V)為低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500等測定。
此外，為了提高電晶體的通態電流，半導體406c的厚度越小越好。 例如，半導體406c具有其厚度為低於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，半導體406c具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體406中的功能。因此，半導體406c較佳為具有一定程度的厚度。例如，半導體406c具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。另外，為了抑制從絕緣體402等釋放的氧向外擴散，半導體406c較佳為具有阻擋氧的性質。
此外，為了提高可靠性，半導體406a較佳為厚且半導體406c較佳為薄。例如，半導體406a具有其厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將半導體406a形成得厚，可以拉開從相鄰的絕緣體與半導體406a的介面至形成有通道的半導體406的距離。注意，因為半導體裝置的生產率可能會下降，所以半導體406a具有其厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
例如在半導體406與半導體406a之間具有藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)得到的矽濃度為1×1016atoms/cm3以上且1×1019atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1016atoms/cm3以上且2×1018atoms/cm3以下的區域。此外，在半導體406與半導體406c之間具有藉由SIMS得到的矽濃度為1×1016atoms/cm3以上且1×1019atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1016atoms/cm3以上且2×1018atoms/cm3以下的區域。
另外，半導體406包括藉由SIMS得到的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下的區域。為了降低半導體406的氫濃度，較佳為降低半導體406a及半導體406c的氫濃度。半導體406a及半導體406c具有藉由SIMS得到的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下的區域。此外，半導體406具有藉由SIMS得到的氮濃度為1×1015atoms/cm3以上且5×1019atoms/cm3以下，較佳為1×1015atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1015atoms/cm3以上且1×1018atoms/cm3以下，進一步較佳為1×1015atoms/cm3以上且5×1017atoms/cm3以下的區域。為了降低半導體406的氮濃度，較佳為降低半導體406a及半導體406c的氮濃度。半導體406a及半導體406c具有藉由SIMS得到的氮濃度為1×1015atoms/cm3以上且5×1019atoms/cm3以下，較佳為1×1015atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1015atoms/cm3以上且1×1018atoms/cm3以下，進一步較佳為1×1015atoms/cm3以上且5×1017atoms/cm3以下的區域。
上述三層結構是一個例子。例如，也可以採用沒有半導體406a或半導體406c的兩層結構。或者，也可以採用在半導體406a上或下、或者在半導體406c上或下設置作為半導體406a、半導體406和半導體406c例示的半導體中的任何一個半導體的四層結構。或者，也可以採用在半導體406a上、半導體406a下、半導體406c上、半導體406c下中的任何兩個以上的位置設置作為半導體406a、半導體406和半導體406c例示的半導體中的任何一個以上的半導體的n層結構(n為5以上的整數)。
〈氧化物半導體的結構〉
下面說明氧化物半導體的結構。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及微晶氧化物半導體等。
〈CAAC-OS〉
首先，對CAAC-OS進行說明。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖38A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖38B示出將圖38A中的區域(1)放大的Cs校正高解析度TEM影像。由圖38B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖38B所示，CAAC-OS具有特有的原子排列。圖38C是以輔助線示出特有的原子排列的圖。由圖38B和圖38C可知，一個顆粒的尺寸為1nm以上且3nm以下左右，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS 的顆粒5100的配置示意性地表示為堆積磚塊或塊體的結構(參照圖38D)。在圖38C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖38D所示的區域5161。
圖39A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖39B、圖39C和圖39D分別示出將圖39A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖39B、圖39C和圖39D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖40A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。 較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。 該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖40B所示的那樣觀察不到明確的峰值。 相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖40C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖41A所示的繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖41B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖41B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。 可以認為圖41B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖41B中的第二環起因於(110)面等。
另外，CAAC-OS是缺陷態密度低的氧化物半導體。氧化物半導體的缺陷例如有起因於雜質的缺陷、氧缺損等。因此，可以將CAAC-OS稱為雜質濃度低的氧化物半導體或者氧缺損少的氧化物半導體。
包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。 另外，氧化物半導體中的氧缺損有時會成為載子陷阱或因俘獲氫而成為載子發生源。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金 屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
缺陷態密度低(氧缺損少)的氧化物半導體可以具有低載子密度。 將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。也就是說，CAAC-OS容易成為高純度本質或實質上高純度本質的氧化物半導體。因此，使用CAAC-OS的電晶體很少具有負臨界電壓的電特性(很少成為常開啟)。 高純度本質或實質上高純度本質的氧化物半導體的載子陷阱少。被氧化物半導體的載子陷阱俘獲的電荷需要很長時間才能被釋放，並且有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體有時電特性不穩定。但是，使用CAAC-OS的電晶體電特性變動小且可靠性高。
由於CAAC-OS的缺陷態密度低，所以因光照射等而生成的載子很少被缺陷能階俘獲。因此，在使用CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
〈微晶氧化物半導體〉
接著說明微晶氧化物半導體。
在微晶氧化物半導體的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。微晶氧化物半導體所包含的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。 尤其是，將包含尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆 粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的XRD裝置藉由out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
〈非晶氧化物半導體〉
接著，說明非晶氧化物半導體。
非晶氧化物半導體是膜中的原子排列沒有規律且不具有結晶部的氧化物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。
在非晶氧化物半導體的高解析度TEM影像中無法發現結晶部。
在使用XRD裝置藉由out-of-plane法對非晶氧化物半導體進行結構分析時，檢測不到表示結晶面的峰值。在對非晶氧化物半導體進行電子繞射時，觀察到光暈圖案。在對非晶氧化物半導體進行奈米束電子繞射時，觀察不到斑點而只觀察到光暈圖案。
關於非晶結構有各種見解。例如，有時將原子排列完全沒有規律性的結構稱為完全的非晶結構(completely amorphous structure)。 也有時將到最接近原子間距或到第二接近原子間距具有規律性，並且不是長程有序的結構稱為非晶結構。因此，根據最嚴格的定義，即使是略微具有原子排列的規律性的氧化物半導體也不能被稱為非晶氧化物半導體。至少不能將長程有序的氧化物半導體稱為非晶氧化物半導體。因此，由於具有結晶部，例如不能將CAAC-OS和nc-OS稱為非晶氧化物半導體或完全的非晶氧化物半導體。
〈amorphous-like氧化物半導體〉
注意，氧化物半導體有時具有介於nc-OS與非晶氧化物半導體之間的結構。將具有這樣的結構的氧化物半導體特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)。
在a-like OS的高解析度TEM影像中有時觀察到空洞(void)。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS(樣本A)、nc-OS(樣本B)和CAAC-OS(樣本C)。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的9個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖42示出調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖42可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。 明確而言，如圖42中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖42中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種以上的疊層膜。
〈成膜模型〉
下面對CAAC-OS和nc-OS的成膜模型的一個例子進行說明。
圖43A是示出利用濺射法形成CAAC-OS的狀況的沉積室內的示意圖。
靶材5130被黏合到底板上。在隔著底板與靶材5130相對的位置配置多個磁鐵。由該多個磁鐵產生磁場。利用磁鐵的磁場提高沉積速度的濺射法被稱為磁控濺射法。
基板5120以與靶材5130相對的方式配置，其距離d(也稱為靶材與基板之間的距離(T-S間距離))為0.01m以上且1m以下，較佳為0.02m以上且0.5m以下。沉積室內幾乎被沉積氣體(例如，氧、氬或包含5vol%以上的氧的混合氣體)充滿，並且沉積室內的壓力被控制為0.01Pa以上且100Pa以下，較佳為0.1Pa以上且10Pa以下。在此，藉由對靶材5130施加一定程度以上的電壓，開始放電且確認到電漿。由磁場在靶材5130附近形成高密度電漿區域。在高密度電漿區域中，因沉積氣體的離子化而產生離子5101。離子5101例如是氧的陽離子(O+)或氬的陽離子(Ar+)等。
這裡，靶材5130具有包括多個晶粒的多晶結構，其中至少一個晶粒包括劈開面。作為一個例子，圖44A示出靶材5130所包含的InGaZnO4結晶的結構。注意，圖44A示出從平行於b軸的方向觀察InGaZnO4結晶時的結構。由圖44A可知，在靠近的兩個Ga-Zn-O層中，每個層中的氧原子彼此配置得很近。並且，藉由氧原子具有負電荷，在靠近的兩個Ga-Zn-O層之間產生斥力。其結果是，InGaZnO4結晶在靠近的兩個Ga-Zn-O層之間具有劈開面。
在高密度電漿區域產生的離子5101由電場向靶材5130一側被加 速而碰撞到靶材5130。此時，平板狀或顆粒狀的濺射粒子的顆粒5100a和顆粒5100b從劈開面剝離而濺出。注意，顆粒5100a和顆粒5100b的結構有時會因離子5101碰撞的衝擊而產生畸變。
顆粒5100a是具有三角形(例如正三角形)的平面的平板狀或顆粒狀的濺射粒子。顆粒5100b是具有六角形(例如正六角形)的平面的平板狀或顆粒狀的濺射粒子。注意，將顆粒5100a和顆粒5100b等平板狀或顆粒狀的濺射粒子總稱為顆粒5100。顆粒5100的平面的形狀不侷限於三角形或六角形。例如，有時為組合多個三角形的形狀。例如，還有時為組合兩個三角形(例如正三角形)的四角形(例如菱形)。
根據沉積氣體的種類等決定顆粒5100的厚度。顆粒5100的厚度較佳為均勻的，其理由在後面說明。另外，與厚度大的色子狀相比，濺射粒子較佳為厚度小的顆粒狀。例如，顆粒5100的厚度為0.4nm以上且1nm以下，較佳為0.6nm以上且0.8nm以下。另外，例如，顆粒5100的寬度為1nm以上且3nm以下，較佳為1.2nm以上且2.5nm以下。顆粒5100相當於在上述圖42中的(1)所說明的初始晶核。例如，在使離子5101碰撞包含In-Ga-Zn氧化物的靶材5130的情況下，如圖44B所示，包含Ga-Zn-O層、In-O層和Ga-Zn-O層的三個層的顆粒5100剝離。圖44C示出從平行於c軸的方向觀察剝離的顆粒5100時的結構。可以將顆粒5100的結構稱為包含兩個Ga-Zn-O層(麵包片)和In-O層(餡)的奈米尺寸的三明治結構。
有時顆粒5100在穿過電漿時，其側面帶負電或帶正電。例如，在顆粒5100中，位於其側面的氧原子有可能帶負電。因側面帶相同極性的電荷而電荷相互排斥，從而可以維持平板形狀或顆粒形狀。當CAAC-OS是In-Ga-Zn氧化物時，與銦原子鍵合的氧原子有可能帶負電。或者，與銦原子、鎵原子或鋅原子鍵合的氧原子有可能帶負電。另外，有時顆粒5100在穿過電漿時與電漿中的銦原子、鎵原子、鋅原子和氧 原子等鍵合而生長。上述圖42中的(2)和(1)的尺寸的差異相當於電漿中的生長程度。在此，當基板5120的溫度為室溫左右時，不容易產生基板5120上的顆粒5100的生長，因此成為nc-OS(參照圖43B)。 由於能夠在室溫左右的溫度下進行成膜，即使基板5120的面積大也能夠形成nc-OS。注意，為了使顆粒5100在電漿中生長，提高濺射法中的成膜功率是有效的。藉由提高成膜功率，可以使顆粒5100的結構穩定。
如圖43A和圖43B所示，例如顆粒5100像風箏那樣在電漿中飛著，並輕飄飄地飛到基板5120上。由於顆粒5100帶有電荷，所以在它靠近其他顆粒5100已沉積的區域時產生斥力。在此，在基板5120的頂面產生平行於基板5120頂面的磁場(也稱為水平磁場)。另外，由於在基板5120與靶材5130之間有電位差，所以電流從基板5120向靶材5130流過。因此，顆粒5100在基板5120頂面受到由磁場和電流的作用引起的力量(勞侖茲力)。這可以由弗萊明左手定則得到解釋。
顆粒5100的質量比一個原子大。因此，為了在基板5120頂面移動，重要的是從外部施加某些力量。該力量之一有可能是由磁場和電流的作用產生的力量。為了對顆粒5100施加充分的力量以便顆粒5100在基板5120頂面移動，較佳為在基板5120頂面設置平行於基板5120頂面的磁場為10G以上，較佳為20G以上，更佳為30G以上，進一步較佳為50G以上的區域。或者，較佳為在基板5120頂面設置平行於基板5120頂面的磁場為垂直於基板5120頂面的磁場的1.5倍以上，較佳為2倍以上，更佳為3倍以上，進一步較佳為5倍以上的區域。
此時，藉由磁鐵與基板5120相對地移動或旋轉，基板5120頂面的水平磁場的方向不斷地變化。因此，在基板5120頂面，顆粒5100受到各種方向的力量而可以向各種方向移動。
另外，如圖43A所示，當基板5120被加熱時，顆粒5100與基板5120之間的由摩擦等引起的電阻小。其結果是，顆粒5100在基板5120頂面下滑。顆粒5100的移動發生在使其平板面朝向基板5120的狀態下。然後，當顆粒5100到達已沉積的其他顆粒5100的側面時，它們的側面彼此鍵合。此時，顆粒5100的側面的氧原子脫離。CAAC-OS中的氧缺損有時被所脫離的氧原子填補，因此形成缺陷態密度低的CAAC-OS。注意，基板5120的頂面溫度例如為100℃以上且小於500℃、150℃以上且小於450℃或170℃以上且小於400℃即可。因此，即使基板5120的面積大也能夠形成CAAC-OS。
另外，藉由在基板5120上加熱顆粒5100，原子重新排列，從而離子5101的碰撞所引起的結構畸變得到緩和。畸變得到緩和的顆粒5100幾乎成為單晶。由於顆粒5100幾乎成為單晶，即使顆粒5100在彼此鍵合之後被加熱也幾乎不會發生顆粒5100本身的伸縮。因此，不會發生顆粒5100之間的空隙擴大導致晶界等缺陷的形成而成為裂縫(crevasse)的情況。
CAAC-OS不是如一張平板的單晶氧化物半導體，而是具有如磚塊或塊體堆積起來那樣的顆粒5100(奈米晶)的集合體的排列的結構。另外，顆粒5100之間沒有晶界。因此，即使因成膜時的加熱、成膜後的加熱或彎曲等而發生CAAC-OS的收縮等變形，也能夠緩和局部應力或解除畸變。因此，這是適合用於具有撓性的半導體裝置的結構。注意，nc-OS具有顆粒5100(奈米晶)無序地堆積起來那樣的排列。
當使離子5101碰撞靶材5130時，有時不僅是顆粒5100，氧化鋅等也剝離。氧化鋅比顆粒5100輕，因此先到達基板5120的頂面。並且形成0.1nm以上且10nm以下、0.2nm以上且5nm以下或0.5nm以上且2nm以下的氧化鋅層5102。圖45A至圖45D示出剖面示意圖。
如圖45A所示，在氧化鋅層5102上沉積顆粒5105a和顆粒5105b。 在此，顆粒5105a和顆粒5105b的側面彼此接觸。另外，顆粒5105c在沉積到顆粒5105b上後，在顆粒5105b上滑動。此外，在顆粒5105a的其他側面上，與氧化鋅一起從靶材剝離的多個粒子5103因來自基板5120的熱量而晶化，由此形成區域5105a1。注意，多個粒子5103有可能包含氧、鋅、銦和鎵等。
然後，如圖45B所示，區域5105a1與顆粒5105a變為一體而成為顆粒5105a2。另外，顆粒5105c的側面與顆粒5105b的其他側面接觸。
接著，如圖45C所示，顆粒5105d在沉積到顆粒5105a2上和顆粒5105b上後，在顆粒5105a2上和顆粒5105b上滑動。另外，顆粒5105e在氧化鋅層5102上向顆粒5105c的其他側面滑動。
然後，如圖45D所示，顆粒5105d的側面與顆粒5105a2的側面接觸。另外，顆粒5105e的側面與顆粒5105c的其他側面接觸。此外，在顆粒5105d的其他側面上，與氧化鋅一起從靶材5130剝離的多個粒子5103因來自基板5120的熱量而晶化，由此形成區域5105d1。
如上所述，藉由所沉積的顆粒彼此接觸，並且在顆粒的側面發生生長，在基板5120上形成CAAC-OS。因此，CAAC-OS的顆粒的每一個都比nc-OS的顆粒大。上述圖42中的(3)和(2)的尺寸的差異相當於沉積之後的生長程度。
當顆粒彼此之間的空隙極小時，有時形成有一個大顆粒。一個大顆粒具有單晶結構。例如，從頂面看來顆粒的尺寸有時為10nm以上且200nm以下、15nm以上且100nm以下或20nm以上且50nm以下。此時，有時在用於微細的電晶體的氧化物半導體中，通道形成區域容納在一個大顆粒中。也就是說，可以將具有單晶結構的區域用作通道形成區 域。另外，當顆粒變大時，有時可以將具有單晶結構的區域用作電晶體的通道形成區域、源極區域和汲極區域。
如此，藉由電晶體的通道形成區域等形成在具有單晶結構的區域中，有時可以提高電晶體的頻率特性。
如上述模型那樣，可以認為顆粒5100沉積到基板5120上。因此，可知即使被形成面不具有結晶結構，也能夠形成CAAC-OS，這是與磊晶生長不同的。此外，CAAC-OS不需要雷射晶化，並且在大面積的玻璃基板等上也能夠均勻地進行成膜。例如，即使基板5120的頂面(被形成面)結構為非晶結構(例如非晶氧化矽)，也能夠形成CAAC-OS。
另外，可知即使作為被形成面的基板5120頂面具有凹凸，在CAAC-OS中顆粒5100也根據基板5120頂面的形狀排列。例如，當基板5120的頂面在原子級別上平坦時，顆粒5100以使其平行於a-b面的平板面朝下的方式排列。當顆粒5100的厚度均勻時，形成厚度均勻、平坦且結晶性高的層。並且，藉由層疊n個(n是自然數)該層，可以得到CAAC-OS。
另一方面，在基板5120的頂面具有凹凸的情況下，CAAC-OS也具有顆粒5100沿凹凸排列的層層疊為n個(n是自然數)層的結構。由於基板5120具有凹凸，在CAAC-OS中有時容易在顆粒5100之間產生空隙。注意，此時，由於在顆粒5100之間產生分子間力，所以即使有凹凸，顆粒也以儘可能地減小它們之間的空隙的方式排列。因此，即使有凹凸也可以得到結晶性高的CAAC-OS。
因為根據這樣的模型形成CAAC-OS，所以濺射粒子較佳為厚度小的顆粒狀。注意，當濺射粒子為厚度大的色子狀時，朝向基板5120上的面不固定，所以有時不能使厚度或結晶的配向均勻。
根據上述成膜模型，即使在具有非晶結構的被形成面上也可以形成結晶性高的CAAC-OS。
〈電晶體2〉
接著，說明其一部的形狀不同的電晶體的製造方法。圖14A、圖15A、圖16A、圖17A及圖18A是說明電晶體的製造方法的俯視圖。圖14B、圖15B、圖16B、圖17B及圖18B分別是在俯視圖中示出的點劃線F1-F2及點劃線F3-F4的剖面圖。
首先，準備基板500。基板500參照基板400的記載。
接著，形成絕緣體。絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，在絕緣體上形成光阻劑等，使用該光阻劑進行加工，由此形成絕緣體503。
在對絕緣體進行加工來形成絕緣體503時，可以使用在圖1A至圖1E、圖2A至圖2E、圖3A至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中的任一個中記載的加工方法。
接著，形成導電體。導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，從導電體的頂面向底面以蝕刻表面成為與基板500的底面平行的方式進行蝕刻，可以在絕緣體503的槽部形成導電體513(埋入)(參照圖14A及圖14B)。藉由採用這種方法形成導電體513，可以使導電體513的頂面的高度與絕緣體503的頂面的高度大致相同。因此， 可以抑制後面的製程中的形狀不良。
絕緣體503參照絕緣體402的記載。導電體513參照導電體413的記載。
接著，形成絕緣體502。絕緣體502可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。絕緣體502參照絕緣體402的記載。
接著，形成半導體536。半導體536可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。半導體536參照半導體406的記載。
接著，較佳為進行加熱處理。
接著，形成導電體546。導電體546可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。導電體546參照導電體416的記載。
接著，形成絕緣體540(參照圖15A及圖15B)。絕緣體540可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。絕緣體540參照絕緣體510的記載。
接著，在絕緣體540上形成光阻劑等，使用該光阻劑進行加工，由此形成絕緣體510、導電體516及半導體506(參照圖16A及圖16B)。 此時，也可以在去除光阻劑後使用絕緣體510形成導電體516或/及半導體506。此時，可以對絕緣體502的不與半導體506重疊的部分進行蝕刻。由此使絕緣體502具有凸部。
此時，可以使用在圖1A至圖1E、圖2A至圖2E、圖3A至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中的任一個中記載的加工方法。例如，在圖1A至圖1E、圖2A至圖2E、圖3A 至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中，可以將層116換成導電體516，將層110換成絕緣體510。
接著，在絕緣體510上形成光阻劑等，使用該光阻劑進行加工，由此形成絕緣體510a、絕緣體510b、導電體516a及導電體516b(參照圖17A及圖17B)。在此，示出藉由與圖4A至圖4E所示的加工方法同樣的方法對絕緣體510及導電體516進行加工的情況。注意，也可以將導電體516a、導電體516b、絕緣體510a及絕緣體510b加工成圖11A和圖11B、圖51A至圖51C、圖52A至圖52C及圖53A至圖53C等所示的形狀。
接著，形成絕緣體。絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，形成導電體。導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，在導電體上形成光阻劑等，使用該光阻劑進行加工，由此形成導電體504。另外，使用該光阻劑或導電體504對絕緣體進行加工，形成絕緣體512(參照圖18A及圖18B)。注意，雖然在此以絕緣體512與導電體504的頂面形狀相同的方式進行加工，但是並不侷限於該形狀。例如，也可以使用不同的光阻劑形成絕緣體512與導電體504。例如，也可以在形成絕緣體512後形成成為導電體504的導電體，或者可以在形成導電體504後在成為絕緣體512的絕緣體上另行形成光阻劑等。
此時，可以使用在圖1A至圖1E、圖2A至圖2E、圖3A至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中的任一個中記載的加工方法。例如，在圖1A至圖1E、圖2A至圖2E、圖3A 至圖3D、圖4A至圖4E、圖5A至圖5E、圖6A至圖6E和圖7A至圖7D中，可以將層116換成成為絕緣體512的絕緣體，可以將層110換成成為導電體504的導電體。
絕緣體512參照絕緣體412的記載。導電體504參照導電體404的記載。
接著，可以形成絕緣體。絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
作為上述絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。該絕緣體較佳為使用包含氧化鋁、氮氧化矽、氮化矽、氧化鎵、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣體的單層或疊層。
上述絕緣體較佳為具有阻擋層的功能。該絕緣體例如具有阻擋氧或/及氫的功能。例如，該絕緣體較佳為具有比絕緣體502或絕緣體512高的阻擋氧或/及氫的能力。
藉由上述製程，可以製造本發明的一個實施方式的電晶體。
圖18B所示的電晶體在導電體516a與導電體504之間包括絕緣體510a，並在導電體516b與導電體504之間包括絕緣體510b。也就是說，起因於導電體516a及導電體516b等的寄生電容小。因此，使用圖18B所示的電晶體的半導體裝置具有高頻率特性。另外，導電體516a比絕緣體510a突出的部分的長度是絕緣體512的厚度的70%以上且130%以下，較佳為80%以上且120%以下，更佳為90%以上且110%以下，由此可以減小寄生電容並減小通態電阻。導電體516b也是同樣的。
如圖18B所示，電晶體具有s-channel結構。另外，採用來自導電體504的電場不容易在半導體506的側面被導電體516a及導電體516b等阻礙的結構。
注意，也可以不形成導電體513(參照圖19A)。另外，也可以採用絕緣體512比導電體504突出的形狀(參照圖19B)。另外，也可以不對成為絕緣體512的絕緣體進行加工(參照圖19C)。
〈電路〉
下面，說明利用本發明的一個實施方式的電晶體等的半導體裝置的電路的一個例子。
[CMOS反相器]
圖20A所示的電路圖示出所謂的CMOS反相器的結構，其中使p通道電晶體2200與n通道電晶體2100串聯連接，並使其閘極互相連接。
〈半導體裝置的結構1〉
圖21是對應於圖20A的半導體裝置的剖面圖。圖21所示的半導體裝置包括電晶體2200以及電晶體2100。電晶體2100配置於電晶體2200的上方。注意，雖然這裡示出作為電晶體2100使用圖18A和圖18B所示的電晶體的例子，但是本發明的一個實施方式的半導體裝置不侷限於此。例如，也可以使用圖11A和圖11B、圖12A至圖12C、圖19A至圖19C、圖51A至圖51C、圖52A至圖52C或圖53A至圖53C所示的電晶體等作為電晶體2100。因此，關於電晶體2100，適當地參照上述電晶體的記載。
圖21所示的電晶體2200是使用半導體基板450的電晶體。電晶體2200包括半導體基板450中的區域472a、半導體基板450中的區域 472b、絕緣體462以及導電體454。
在電晶體2200中，區域472a及區域472b具有源極區域及汲極區域的功能。另外，絕緣體462具有閘極絕緣體的功能。另外，導電體454具有閘極電極的功能。因此，能夠由施加到導電體454的電位控制通道形成區域的電阻。亦即，能夠由施加到導電體454的電位控制區域472a與區域472b之間的導通或非導通。
作為半導體基板450，例如可以使用由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。較佳的是，作為半導體基板450使用單晶矽基板。
作為半導體基板450使用包含賦予n型導電性的雜質的半導體基板。注意，作為半導體基板450，也可以使用包含賦予p型導電性的雜質的半導體基板。此時，在形成電晶體2200的區域中配置包含賦予n型導電性的雜質的井即可。或者，半導體基板450也可以為i型。
半導體基板450的頂面較佳為具有(110)面。由此，能夠提高電晶體2200的通態特性。
區域472a及區域472b是包含賦予p型導電性的雜質的區域。由此，電晶體2200具有p通道型電晶體的結構。
注意，電晶體2200與鄰接的電晶體被區域460等隔開。區域460具有絕緣性。
圖21所示的半導體裝置包括絕緣體464、絕緣體466、絕緣體468、導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、 導電體478c、導電體476a、導電體476b、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498a、導電體498b、導電體498c、絕緣體490、絕緣體492以及絕緣體494。
絕緣體464配置於電晶體2200上。絕緣體466配置於絕緣體464上。絕緣體468配置於絕緣體466上。絕緣體490配置於絕緣體468上。電晶體2100配置於絕緣體490上。絕緣體492配置於電晶體2100上。絕緣體494配置於絕緣體492上。
絕緣體464包括到達區域472a的開口部、到達區域472b的開口部以及到達導電體454的開口部。導電體480a、導電體480b及導電體480c分別填埋於各開口部中。
絕緣體466包括到達導電體480a的開口部、到達導電體480b的開口部以及到達導電體480c的開口部。導電體478a、導電體478b及導電體478c分別填埋於各開口部中。
絕緣體468包括到達導電體478b的開口部以及到達導電體478c的開口部。導電體476a及導電體476b分別填埋於各開口部中。
絕緣體490包括與電晶體2100的通道形成區域重疊的開口部、到達導電體476a的開口部以及到達導電體476b的開口部。導電體474a、導電體474b及導電體474c分別填埋於各開口部中。
導電體474a也可以具有電晶體2100的閘極電極的功能。或者，例如，也可以藉由對導電體474a施加預定的電位，來控制電晶體2100的臨界電壓等的電特性。或者，例如，也可以將導電體474a與具有電晶體2100的閘極電極的功能的導電體404電連接。由此，可以增加電 晶體2100的通態電流。此外，由於可以抑制穿通現象，因此可以使電晶體2100的飽和區中的電特性穩定。
絕緣體492包括穿過電晶體2100的源極電極和汲極電極中的一個的導電體416b到達導電體474b的開口部、到達電晶體2100的源極電極和汲極電極中的另一個的導電體416a的開口部、到達電晶體2100的閘極電極的導電體404的開口部以及到達導電體474c的開口部。導電體496a、導電體496b、導電體496c或及電體496d分別填埋於各開口部中。注意，各開口部有時穿過電晶體2100等的構成要素。
絕緣體494包括到達導電體496a的開口部、到達導電體496b及導電體496d的開口部以及到達導電體496c的開口部。導電體498a、導電體498b及導電體498c分別填埋於各開口部中。
作為絕緣體464、絕緣體466、絕緣體468、絕緣體490、絕緣體492及絕緣體494，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。作為絕緣體401，例如可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。
絕緣體464、絕緣體466、絕緣體468、絕緣體490、絕緣體492和絕緣體494中的一個以上較佳為具有阻擋氫等雜質及氧的功能。藉由在電晶體2100的附近配置具有阻擋氫等雜質及氧的功能的絕緣體，可以使電晶體2100的電特性穩定。
作為具有阻擋氫等雜質及氧的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
作為導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498a、導電體498b及導電體498c，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
注意，圖22所示的半導體裝置與圖21所示的半導體裝置的不同之處只在於電晶體2200的結構。因此，圖22所示的半導體裝置參照圖21所示的半導體裝置的記載。明確而言，在圖22所示的半導體裝置中，電晶體2200為Fin型。藉由使電晶體2200成為Fin型，實效的通道寬度得到增大，從而能夠提高電晶體2200的通態特性。另外，由於可以增大閘極電極的電場的影響，所以能夠提高電晶體2200的關態特性。
另外，圖23所示的半導體裝置與圖21所示的半導體裝置的不同之處只在於電晶體2200的結構。因此，圖23所示的半導體裝置參照圖21所示的半導體裝置的記載。明確而言，在圖23所示的半導體裝置中，電晶體2200設置在SOI基板中。圖23示出區域456與半導體基板450被絕緣體452隔開的結構。藉由使用SOI基板，可以抑制穿通現象等，所以能夠提高電晶體2200的關態特性。注意，絕緣體452可以藉由使半導體基板450的一部分絕緣體化形成。例如，作為絕緣體452可以使用氧化矽。
在圖21至圖23所示的半導體裝置中，使用半導體基板形成p通 道電晶體並在其上方形成n通道電晶體，因此能夠減少元件所占的面積。亦即，可以提高半導體裝置的集成度。另外，與使用同一半導體基板形成n通道電晶體及p通道電晶體的情況相比，可以簡化製程，所以能夠提高半導體裝置的生產率。另外，能夠提高半導體裝置的良率。另外，p通道電晶體有時可以省略LDD(Lightly Doped Drain)區域的形成、淺溝槽(Shallow Trench)結構的形成或變形設計等複雜的製程。因此，與使用半導體基板形成n通道電晶體的半導體裝置相比，圖21至圖23所示的半導體裝置有時能夠提高生產率和良率。
〈CMOS類比開關〉
此外，圖20B所示的電路圖示出使電晶體2100和電晶體2200的源極互相連接且汲極互相連接的結構。藉由採用這種結構，可以將該電晶體用作所謂的CMOS類比開關。
〈記憶體裝置1〉
參照圖24A和圖24B示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個實施方式的電晶體，即便在沒有電力供應的情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。
圖24A所示的半導體裝置包括使用第一半導體的電晶體3200、使用第二半導體的電晶體3300以及電容元件3400。另外，作為電晶體3300可以使用上述電晶體。
電晶體3300較佳為使用關態電流(off-state current)小的電晶體。電晶體3300例如可以使用包含氧化物半導體的電晶體。由於電晶體3300的關態電流小，所以可以長期間使半導體裝置的特定的節點保持儲存內容。亦即，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。
在圖24A中，第一佈線3001與電晶體3200的源極電連接，第二佈線3002與電晶體3200的汲極電連接。此外，第三佈線3003與電晶體3300的源極和汲極中的一個電連接，第四佈線3004與電晶體3300的閘極電連接。再者，電晶體3200的閘極及電晶體3300的源極和汲極中的另一個與電容元件3400的一個電極電連接，第五佈線3005與電容元件3400的另一個電極電連接。
圖24A所示的半導體裝置藉由具有能夠保持電晶體3200的閘極的電位的特徵，可以如下所示進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300導通的電位，而使電晶體3300導通。由此，第三佈線3003的電位施加到與電晶體3200的閘極及電容元件3400的一個電極電連接的節點FG。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將第四佈線3004的電位設定為使電晶體3300關閉的電位而使電晶體3300關閉，使電荷保持在節點FG(保持)。
因為電晶體3300的關態電流較小，所以節點FG的電荷被長時間保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，第二佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為：在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界 電壓是指為了使電晶體3200成為“導通狀態”而需要的第五佈線3005的電位。由此，藉由將第五佈線3005的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，若第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時，即便第五佈線3005的電位為V0(<Vth_L)，電晶體3200也保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出節點FG所保持的資料。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資料。為了不讀出其他記憶單元的資料，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“關閉狀態”的電位，亦即低於Vth_H的電位，即可。或者，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“導通狀態”的電位，亦即高於Vth_L的電位，即可。
〈半導體裝置的結構2〉
圖25是對應於圖24A的半導體裝置的剖面圖。圖25所示的半導體裝置包括電晶體3200、電晶體3300以及電容元件3400。電晶體3300及電容元件3400配置於電晶體3200的上方。電晶體3300參照上述電晶體2100的記載。電晶體3200參照圖21所示的電晶體2200的記載。 在圖21中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
圖25所示的電晶體3200是使用半導體基板450的電晶體。電晶體3200包括半導體基板450中的區域472a、半導體基板450中的區域472b、絕緣體462以及導電體454。
圖25所示的半導體裝置包括絕緣體464、絕緣體466、絕緣體468、 導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498a、導電體498b、導電體498c、導電體498d、絕緣體490、絕緣體492以及絕緣體494。
絕緣體464配置於電晶體3200上。絕緣體466配置於絕緣體464上。絕緣體468配置於絕緣體466上。絕緣體490配置於絕緣體468上。電晶體3300配置於絕緣體490上。絕緣體492配置於電晶體3300上。絕緣體494配置於絕緣體492上。
絕緣體464包括到達區域472a的開口部、到達區域472b的開口部以及到達導電體454的開口部。另外，導電體480a、導電體480b及導電體480c分別填埋於各開口部中。
絕緣體466包括到達導電體480a的開口部、到達導電體480b的開口部以及到達導電體480c的開口部。導電體478a、導電體478b及導電體478c分別填埋於各開口部中。
絕緣體468包括到達導電體478b的開口部以及到達導電體478c的開口部。導電體476a及導電體476b分別填埋於各開口部中。
絕緣體490包括與電晶體3300的通道形成區域重疊的開口部、到達導電體476a的開口部以及到達導電體476b的開口部。導電體474a、導電體474b及導電體474c分別填埋於各開口部中。
導電體474a也可以具有電晶體3300的底閘極電極的功能。或者，例如，也可以藉由對導電體474a施加預定的電位，來控制電晶體3300的臨界電壓等的電特性。或者，例如，也可以將導電體474a與電晶體 3300的頂閘極電極的導電體404電連接。由此，可以增加電晶體3300的通態電流。此外，由於可以抑制穿通現象，因此可以使電晶體3300的飽和區中的電特性穩定。
絕緣體492包括穿過電晶體3300的源極電極和汲極電極中的一個的導電體416b到達導電體474b的開口部、到達電晶體3300的源極電極和汲極電極中的另一個的導電體414的開口部、到達電晶體3300的閘極電極的導電體404的開口部以及穿過電晶體3300的源極電極和汲極電極中的另一個的導電體416a到達導電體474c的開口部。導電體496a、導電體496b、導電體496c及導電體496d分別填埋於各開口部中。注意，設置在電晶體3300等的構成要素中的開口部有時穿過其他構成要素。
絕緣體494包括到達導電體496a的開口部、到達導電體496b的開口部、到達導電體496c的開口部以及到達導電體496d的開口部。 導電體498a、導電體498b、導電體498c及導電體498d分別填埋於各開口部中。
絕緣體464、絕緣體466、絕緣體468、絕緣體490、絕緣體492和絕緣體494中的一個以上較佳為具有阻擋氫等雜質及氧的功能。藉由在電晶體3300附近配置具有阻擋氫等雜質及氧的功能的絕緣體，可以使電晶體3300的電特性穩定。
作為導電體498d，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
電晶體3200的源極或汲極藉由導電體480b、導電體478b、導電體476a、導電體474b以及導電體496c電連接到電晶體3300的源極電極和汲極電極中的一個的導電體416b。電晶體3200的閘極電極的導電體454藉由導電體480c、導電體478c、導電體476b、導電體474c以及導電體496d電連接到電晶體3300的源極電極和汲極電極中的另一個的導電體416a。
電容元件3400包括與電晶體3300的源極電極和汲極電極中的另一個電連接的電極、導電體414以及絕緣體411。注意，絕緣體411可以藉由與電晶體3300的閘極絕緣體同一製程形成，而可以提高生產率。另外，當作為導電體414使用藉由與電晶體3300的閘極電極同一製程形成的層，可以提高生產率。
其他構成要素的結構可以適當地參照關於圖21等的記載。
注意，圖26所示的半導體裝置與圖25所示的半導體裝置的不同之處只在於電晶體3200的結構。因此，圖26所示的半導體裝置參照圖25所示的半導體裝置的記載。明確而言，在圖26所示的半導體裝置中，電晶體3200為Fin型。Fin型電晶體3200參照圖22所示的電晶體2200的記載。在圖22中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
另外，圖27所示的半導體裝置與圖25所示的半導體裝置的不同之處只在於電晶體3200的結構。因此，圖27所示的半導體裝置參照圖25所示的半導體裝置的記載。明確而言，在圖27所示的半導體裝置中，電晶體3200設置在作為SOI基板的半導體基板450中。設置在作為SOI基板的半導體基板450中的電晶體3200參照圖23所示的電晶體2200的記載。在圖23中，對電晶體2200為p通道電晶體的情況 進行說明，但是電晶體3200也可以為n通道電晶體。
〈記憶體裝置2〉
圖24B所示的半導體裝置在不包括電晶體3200之處與圖24A所示的半導體裝置不同。在此情況下也可以藉由與圖24A所示的半導體裝置同樣的工作進行資料的寫入及保持工作。
說明圖24B所示的半導體裝置中的資料讀出。在電晶體3300成為導通狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的一個電極的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的一個電極的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定記憶單元處於其電容元件3400的一個電極的電位為兩種的狀態，亦即V1和V0(V1>V0)時，可以得知保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將上述使用第一半導體的電晶體用於用來驅動記憶單元的驅動電路，且將作為電晶體3300使用第二半導體的電晶體層疊在該驅動電路上。
上述半導體裝置可以應用使用氧化物半導體的關態電流較小的電晶體來長期間保持儲存內容。亦即，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。此外，在沒有電力供應時(但較佳為固定電位)也可以長期間保持儲存內容。
此外，因為該半導體裝置在寫入資料時不需要高電壓，所以其中不容易產生元件的劣化。例如，不同於習知的非揮發性記憶體，不需要對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生絕緣體劣化等問題。換言之，在本發明的一個實施方式的半導體裝置中，在現有非揮發性記憶體中成為問題的重寫次數不受到限制，並且其可靠性得到極大的提高。再者，根據電晶體的導通狀態/關閉狀態進行資料的寫入，所以能夠高速工作。
〈攝像裝置〉
以下對根據本發明的一個實施方式的攝像裝置進行說明。
圖28A是示出根據本發明的一個實施方式的攝像裝置200的例子的平面圖。攝像裝置200包括像素部210、用來驅動像素部210的週邊電路260、週邊電路270、週邊電路280及週邊電路290。像素部210包括配置為p行q列(p及q為2以上的整數)的矩陣狀的多個像素211。週邊電路260、週邊電路270、週邊電路280及週邊電路290分別與多個像素211連接，並具有供應用來驅動多個像素211的信號的功能。此外，在本說明書等中，有時將週邊電路260、週邊電路270、週邊電路280及週邊電路290等總稱為“週邊電路”或“驅動電路”。例如，週邊電路260也可以說是週邊電路的一部分。
攝像裝置200較佳為包括光源291。光源291能夠發射檢測光P1。
週邊電路至少包括邏輯電路、開關、緩衝器、放大電路或轉換電路中的一個。此外，也可以在形成像素部210的基板上製造週邊電路。另外，也可以將IC晶片等半導體裝置用於週邊電路的一部分或全部。注意，也可以省略週邊電路260、週邊電路270、週邊電路280和週邊電路290中的一個以上。
如圖28B所示，在攝像裝置200所包括的像素部210中，也可以以像素211傾斜的方式配置。藉由以像素211傾斜的方式配置，可以縮短在行方向上及列方向上的像素間隔(間距)。由此，可以提高攝像裝置200的攝像品質。
〈像素的結構例子1〉
藉由使攝像裝置200所包括的一個像素211由多個子像素212構成，且使每個子像素212與使特定的波長區域的光透過的濾光片(濾色片)組合，可以獲得用來實現彩色影像顯示的資料。
圖29A是示出用來取得彩色影像的像素211的一個例子的平面圖。 圖29A所示的像素211包括設置有使紅色(R)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212R”)、設置有使綠色(G)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212G”)及設置有使藍色(B)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212B”)。子像素212可以被用作光感測器。
子像素212(子像素212R、子像素212G及子像素212B)與佈線231、佈線247、佈線248、佈線249、佈線250電連接。此外，子像素212R、子像素212G及子像素212B分別獨立地連接於佈線253。在本說明書等中，例如將與第n行的像素211連接的佈線248及佈線249分別稱為佈線248[n]及佈線249[n]。此外，例如，將與第m列的像素211連接的佈線253稱為佈線253[m]。此外，在圖29A中，將與第m列的 像素211所包括的子像素212R連接的佈線253稱為佈線253[m]R，將與子像素212G連接的佈線253稱為佈線253[m〕G，將與子像素212B連接的佈線253稱為佈線253[m]B。子像素212藉由上述佈線與週邊電路電連接。
攝像裝置200具有相鄰的像素211的設置有使相同的波長區域的光透過的濾色片的子像素212藉由開關彼此電連接的結構。圖29B示出配置在第n行(n為1以上且p以下的整數)第m列(m為1以上且q以下的整數)的像素211所包括的子像素212與相鄰於該像素211的配置在第n+1行第m列的像素211所包括的子像素212的連接例子。在圖29B中，配置在第n行第m列的子像素212R與配置在第n+1行第m列的子像素212R藉由開關201連接。此外，配置在第n行第m列的子像素212G與配置在第n+1行第m列的子像素212G藉由開關202連接。此外，配置在第n行第m列的子像素212B與配置在第n+1行第m列的子像素212B藉由開關203連接。
用於子像素212的濾色片的顏色不侷限於紅色(R)、綠色(G)、藍色(B)，也可以使用使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片。藉由在一個像素211中設置檢測三種不同波長區域的光的子像素212，可以獲得全彩色影像。
或者，像素211除了包括分別設置有使紅色(R)、綠色(G)及藍色(B)的光透過的濾色片的各子像素212以外，還可以包括設置有使黃色(Y)的光透過的濾色片的子像素212。或者，像素211除了包括分別設置有使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片的各子像素212以外，還可以包括設置有使藍色(B)的光透過的濾色片的子像素212。藉由在一個像素211中設置檢測四種不同波長區域的光的子像素212，可以進一步提高所獲得的像素的顏色再現性。
例如，在圖29A中，檢測紅色的波長區域的子像素212、檢測綠色的波長區域的子像素212及檢測藍色的波長區域的子像素212的像素數比(或受光面積比)不侷限於1：1：1。例如，也可以採用像素數比(受光面積比)為紅色：綠色：藍色=1：2：1的Bayer排列。或者，像素數比(受光面積比)也可以為紅色：綠色：藍色=1：6：1。
設置在像素211中的子像素212的數量可以為一個，但較佳為兩個以上。例如，藉由設置兩個以上的檢測相同的波長區域的子像素212，可以提高冗餘性，由此可以提高攝像裝置200的可靠性。
此外，藉由使用反射或吸收可見光且使紅外光透過的IR(IR：Infrared)濾光片，可以實現檢測紅外光的攝像裝置200。
藉由使用ND(ND：Neutral Density)濾光片(減光濾光片)，可以防止大光量光入射光電轉換元件(受光元件)時產生的輸出飽和。藉由組合使用減光量不同的ND濾光片，可以增大攝像裝置的動態範圍。
除了上述濾光片以外，還可以在像素211中設置透鏡。這裡，參照圖30A及圖30B的剖面圖說明像素211、濾光片254、透鏡255的配置例子。藉由設置透鏡255，可以使光電轉換元件高效地受光。明確而言，如圖30A所示，可以使光256穿過形成在像素211中的透鏡255、濾光片254(濾光片254R、濾光片254G及濾光片254B)及像素電路230等而入射到光電轉換元件220。
注意，如由點劃線圍繞的區域所示，有時箭頭所示的光256的一部分被佈線257的一部分遮蔽。因此，如圖30B所示，較佳為採用在光電轉換元件220一側配置透鏡255及濾光片254，而使光電轉換元件220高效地接收光256的結構。藉由從光電轉換元件220一側將光256 入射到光電轉換元件220，可以提供檢測靈敏度高的攝像裝置200。
作為圖30A及圖30B所示的光電轉換元件220，也可以使用形成有pn接面或pin接面的光電轉換元件。
光電轉換元件220也可以使用具有吸收輻射產生電荷的功能的物質形成。作為具有吸收輻射產生電荷的功能的物質，可舉出硒、碘化鉛、碘化汞、砷化鎵、碲化鎘、鎘鋅合金等。
例如，在將硒用於光電轉換元件220時，可以實現對可見光、紫外光、紅外光、X射線、伽瑪射線等較寬的波長區域具有光吸收係數的光電轉換元件220。
在此，攝像裝置200所包括的一個像素211除了圖29A及圖29B所示的子像素212以外，還可以包括具有第一濾光片的子像素212。
〈像素的結構例子2〉
下面，對包括使用矽的電晶體及使用氧化物半導體的電晶體的像素的一個例子進行說明。
圖31A及圖31B是構成攝像裝置的元件的剖面圖。圖31A所示的攝像裝置包括設置在矽基板300上的使用矽形成的電晶體351、在電晶體351上層疊配置的使用氧化物半導體形成的電晶體352及電晶體353以及設置在矽基板300中的光電二極體360。各電晶體及光電二極體360與各種插頭370及佈線371電連接。此外，光電二極體360的陽極361藉由低電阻區域363與插頭370電連接。
攝像裝置包括：包括設置在矽基板300上的電晶體351及光電二極體360的層310、以與層310接觸的方式設置且包括佈線371的層 320、以與層320接觸的方式設置且包括電晶體352及電晶體353的層330、以與層330接觸的方式設置且包括佈線372及佈線373的層340。
在圖31A的剖面圖的一個例子中，在矽基板300中，在與形成有電晶體351的面相反一側設置有光電二極體360的受光面。藉由採用該結構，可以確保光路而不受各種電晶體或佈線等的影響。因此，可以形成高開口率的像素。此外，光電二極體360的受光面也可以是與形成有電晶體351的面相同的面。
在像素包括使用氧化物半導體的電晶體時，層310為包括使用氧化物半導體的電晶體的層，即可。或者，像素也可以只包括使用氧化物半導體的電晶體而省略層310。
在像素包括使用矽的電晶體時，也可以省略層330。圖31B示出省略層330的剖面圖的一個例子。在省略層330時，還可以省略層340的佈線372。
矽基板300也可以是SOI基板。此外，也可以使用包含鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體的基板代替矽基板300。
這裡，在包括電晶體351及光電二極體360的層310與包括電晶體352及電晶體353的層330之間設置有絕緣體380。注意，絕緣體380的位置不侷限於此。
設置在電晶體351的通道形成區域附近的絕緣體中的氫使矽的懸空鍵終結，由此可以提高電晶體351的可靠性。另一方面，設置在電晶體352及電晶體353等附近的絕緣體中的氫有可能成為在氧化物半導體中生成載子的原因之一。因此，有時引起電晶體352及電晶體353 等的可靠性的下降。因此，當在使用矽類半導體的電晶體上層疊設置使用氧化物半導體的電晶體時，較佳為在它們之間設置具有阻擋氫的功能的絕緣體380。藉由將氫封閉在絕緣體380下，可以提高電晶體351的可靠性。再者，由於可以抑制氫從絕緣體380下擴散至絕緣體380上，所以可以提高電晶體352及電晶體353等的可靠性。
作為絕緣體380例如使用具有阻擋氧或氫的功能的絕緣體。
在圖31A的剖面圖中，可以以設置在層310中的光電二極體360與設置在層330中的電晶體重疊的方式形成。因此，可以提高像素的集成度。就是說，可以提高攝像裝置的解析度。
如圖32A1及圖32B1所示，可以使攝像裝置的一部分或全部彎曲。圖32A1示出使攝像裝置在該圖式中的點劃線X1-X2的方向上彎曲的狀態。圖32A2是沿著圖32A1中的點劃線X1-X2所示的部分的剖面圖。圖32A3是沿著圖32A1中的點劃線Y1-Y2所示的部分的剖面圖。
圖32B1示出使攝像裝置在該圖式中的點劃線X3-X4的方向上彎曲且在該圖式中的點劃線Y3-Y4的方向上彎曲的狀態。圖32B2是沿著圖32B1中的點劃線X3-X4所示的部分的剖面圖。圖32B3是沿著圖32B1中的點劃線Y3-Y4所示的部分的剖面圖。
藉由使攝像裝置彎曲，可以降低像場彎曲或像散(astigmatism)。因此，可以促進與攝像裝置組合使用的透鏡等的光學設計。例如，由於可以減少用於像差校正的透鏡的數量，因此可以實現使用攝像裝置的電子裝置等的小型化或輕量化。此外，可以提高成像影像的品質。
〈CPU〉
下面說明包括上述電晶體或上述記憶體裝置等半導體裝置的 CPU。
圖33是示出其一部分使用上述電晶體的CPU的一個例子的結構的塊圖。
圖33所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198、能夠重寫的ROM1199以及ROM介面1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖33所示的CPU只是簡化其結構而示的一個例子而已，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖33所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼後輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、 指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號來生成內部時脈信號的內部時脈生成器，並將內部時脈信號供應到上述各種電路。
在圖33所示的CPU中，在暫存器1196中設置有記憶單元。可以將上述電晶體或記憶體裝置等用於暫存器1196的記憶單元。
在圖33所示的CPU中，暫存器控制器1197根據來自ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇是由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖34是可以用作暫存器1196的記憶元件1200的電路圖的一個例子。記憶元件1200包括在電源關閉時失去儲存資料的電路1201、在電源關閉時不失去儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述記憶體裝置。在停止對記憶元件1200供應電源電壓時，GND(0V)或使電晶體1209關閉的電位持續被輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體 1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(亦即，電晶體1213的導通狀態/關閉狀態)由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(亦即，電晶體1214的導通狀態/關閉狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極的一個互相電連接。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容元件1208的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的閘極。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖34示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖34示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當電路1201包括其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖34所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的膜或基板1190中的電晶體。例如，可以使用其通道形成在矽膜或矽 基板中的電晶體。此外，記憶元件1200中的所有電晶體都可以是其通道由氧化物半導體形成的電晶體。或者，記憶元件1200除了電晶體1209以外還可以包括其通道由氧化物半導體形成的電晶體，並且作為其餘的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的膜或基板1190中的電晶體。
圖34所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在本發明的一個實施方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極小。 例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即便在不向記憶元件1200供應電源電壓的期間也可以長期間儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件藉由設置開關1203及開關1204進行預充電工作，因此可以縮短在再次開始供應電源電壓之後直到電路1201重新保持原來的資料為止所需要的時間。
另外，在電路1202中，電容元件1208所保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將電容元件1208所保持的信號轉換為電晶體1210的狀態(導通狀態或關閉狀態)，並從電路1202讀出。因此，即便對應於保持在電容元件1208中的信號的電位稍有變動，也可以準確地讀出原來 的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，可以在處理器整體中或構成處理器的一個或多個邏輯電路中在短時間內停止電源，從而可以抑制功耗。
雖然說明了將記憶元件1200用於CPU的例子，但也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等以及RF(Radio Frequency：射頻)裝置。
〈顯示裝置〉
以下參照圖35A至圖36B說明根據本發明的一個實施方式的顯示裝置。
作為用於顯示裝置的顯示元件，可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)等。發光元件在其範疇內包括其亮度由電流或電壓控制的元件，明確而言，包括無機EL(Electroluminescence：電致發光)元件、有機EL元件等。下面，作為顯示裝置的一個例子對使用EL元件的顯示裝置(EL顯示裝置)及使用液晶元件的顯示裝置(液晶顯示裝置)進行說明。
另外，下面示出的顯示裝置包括密封有顯示元件的面板及在該面板中安裝有包括控制器的IC等的模組。
另外，下面示出的顯示裝置是指影像顯示裝置或光源(包括照明 設備)。此外，顯示裝置還包括：安裝有連接器諸如FPC或TCP的模組；在TCP的端部設置有印刷線路板的模組；或者藉由COG方式將IC(積體電路)直接安裝到顯示元件的模組。
圖35A至圖35C是根據本發明的一個實施方式的EL顯示裝置的一個例子。圖35A示出EL顯示裝置的像素的電路圖。圖35B是示出EL顯示裝置整體的俯視圖。
圖35A是用於EL顯示裝置的像素的電路圖的一個例子。
在本說明書等中，有時即使不指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的所有端子的連接位置，所屬技術領域的普通技術人員也能夠構成發明的一個實施方式。就是說，即使未指定連接位置，也可以說發明的一個實施方式是明確的，並且，當在本說明書等記載有指定連接位置的內容時，有時可以判斷為在本說明書等中記載有該方式。尤其是，在端子的連接位置有多個的情況下，不一定必須要將該端子的連接位置限於指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的一部分的端子的連接位置，就能夠構成發明的一個實施方式。
在本說明書等中，當至少指定某個電路的連接位置時，有時所屬技術領域的普通技術人員能夠指定發明。或者，當至少指定某個電路的功能時，有時所屬技術領域的普通技術人員能夠指定發明。也就是說，只要指定功能，就可以說是發明的一個實施方式是明確的，而判斷為在本說明書等中記載有該方式。因此，即使只指定某個電路的連接位置而不指定其功能時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。或者，即使只指定某個電路的功能而不指定其連接位置時，也可以判斷為該電路作為發明的一個實 施方式公開而構成發明的一個實施方式。
圖35A所示的EL顯示裝置包含切換元件743、電晶體741、電容元件742、發光元件719。
另外，由於圖35A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖35A的各節點中，也可以不追加電晶體、開關、被動元件等。
電晶體741的閘極與切換元件743的一個端子及電容元件742的一個電極電連接。電晶體741的源極與電容元件742的另一個電極及發光元件719的一個電極電連接。電晶體741的汲極被供應電源電位VDD。切換元件743的另一個端子與信號線744電連接。發光元件719的另一個電極被供應恆電位。另外，恆電位為等於或低於接地電位GND的電位。
作為切換元件743，較佳為使用電晶體。藉由使用電晶體，可以減小像素的面積，由此可以提供解析度高的EL顯示裝置。作為切換元件743，使用藉由與電晶體741同一製程形成的電晶體，由此可以提高EL顯示裝置的生產率。作為電晶體741或/及切換元件743，例如可以適用上述電晶體。
圖35B是EL顯示裝置的俯視圖。EL顯示裝置包括基板700、基板750、密封材料734、驅動電路735、驅動電路736、像素737以及FPC732。 密封材料734以包圍像素737、驅動電路735以及驅動電路736的方式配置在基板700與基板750之間。另外，驅動電路735或/及驅動電路736也可以配置在密封材料734的外側。
圖35C是對應於圖35B的點劃線M-N的一部分的EL顯示裝置的剖 面圖。
圖35C示出電晶體741，該電晶體741包括：基板700上的導電體704a；導電體704a上的絕緣體712a；絕緣體712a上的絕緣體712b；在絕緣體712b上並與導電體704a重疊的半導體706；與半導體706接觸的導電體716a及導電體716b；導電體716a上的絕緣體710a；導電體716b上的絕緣體710b；半導體706、導電體716a、導電體716b、絕緣體710a及絕緣體710b上的絕緣體718a；絕緣體718a上的絕緣體718b；絕緣體718b上的絕緣體718c；以及在絕緣體718c上並與半導體706重疊的導電體714a。注意，電晶體741的結構只是一個例子，也可以採用與圖35C所示的結構不同的結構。
因此，在圖35C所示的電晶體741中，導電體704a具有閘極電極的功能，絕緣體712a及絕緣體712b具有閘極絕緣體的功能，導電體716a具有源極電極的功能，導電體716b具有汲極電極的功能，絕緣體718a、絕緣體718b及絕緣體718c具有閘極絕緣體的功能，並且導電體714a具有閘極電極的功能。注意，半導體706有時因光照射而其電特性發生變動。因此，較佳的是導電體704a、導電體716a、導電體716b和導電體714a中的任何一個以上具有遮光性。
注意，以虛線表示絕緣體718a和絕緣體718b之間的介面，這意味著它們的邊界有時不明確。例如，當作為絕緣體718a及絕緣體718b使用同種絕緣體時，根據觀察方法有時無法區分它們。
圖35C示出電容元件742，該電容元件742包括：基板上的導電體704b；導電體704b上的絕緣體712a；絕緣體712a上的絕緣體712b；在絕緣體712b上並與導電體704b重疊的導電體716a；導電體716a上的絕緣體718a；絕緣體718a上的絕緣體718b；絕緣體718b上的絕緣體718c；以及在絕緣體718c上並與導電體716a重疊的導電體714b， 並且，電容元件742具有在導電體716a與導電體714b重疊的區域中絕緣體718a的一部分及絕緣體718b的一部分被去除的結構。
在電容元件742中，將導電體704b及導電體714b用作一個電極，將導電體716a用作另一個電極。
因此，可以使用與電晶體741相同的膜製造電容元件742。導電體704a及導電體704b較佳為使用同種導電體。此時，可以藉由同一製程形成導電體704a及導電體704b。另外，導電體714a及導電體714b較佳為使用同種導電體。此時，可以藉由同一製程形成導電體714a及導電體714b。
圖35C所示的電容元件742是相對於佔有面積的電容大的電容元件。因此，圖35C是顯示品質高的EL顯示裝置。注意，雖然圖35C所示的電容元件742具有絕緣體718a的一部分及絕緣體718b的一部分被去除以便減薄導電體716a與導電體714b重疊的區域的結構，但是根據本發明的一個實施方式的電容元件的結構不侷限於此。例如，也可以具有絕緣體718c的一部分被去除以便減薄導電體716a與導電體714b重疊的區域的結構。
在電晶體741及電容元件742上配置有絕緣體720。在此，絕緣體720也可以具有到達用作電晶體741的源極電極的導電體716a的開口部。在絕緣體720上配置有導電體781。導電體781也可以藉由絕緣體720中的開口部與電晶體741電連接。
在導電體781上配置有到達導電體781的開口部的分隔壁784。在分隔壁784上配置有在分隔壁784的開口部中與導電體781接觸的發光層782。在發光層782上配置有導電體783。導電體781、發光層782和導電體783重疊的區域被用作發光元件719。
至此，說明了EL顯示裝置的例子。接著，將說明液晶顯示裝置的例子。
圖36A是示出液晶顯示裝置的像素的結構例子的電路圖。圖36A和圖36B所示的像素包括電晶體751、電容元件752、在一對電極之間填充有液晶的元件(液晶元件)753。
電晶體751的源極和汲極中的一個與信號線755電連接，電晶體751的閘極與掃描線754電連接。
電容元件752的一個電極與電晶體751的源極和汲極中的另一個電連接，電容元件752的另一個電極與供應共用電位的佈線電連接。
液晶元件753的一個電極與電晶體751的源極和汲極中的另一個電連接，液晶元件753的另一個電極與供應共用電位的佈線電連接。此外，供應到與上述電容元件752的另一個電極電連接的佈線的共用電位與供應到液晶元件753的另一個電極的共用電位可以不同。
假設液晶顯示裝置的俯視圖與EL顯示裝置相同來進行說明。圖36B示出對應於沿著圖35B的點劃線M-N的液晶顯示裝置的剖面圖。在圖36B中，FPC732藉由端子731與佈線733a連接。佈線733a也可以使用與構成電晶體751的導電體或半導體同種的導電體或半導體。
電晶體751參照關於電晶體741的記載。電容元件752參照關於電容元件742的記載。注意，圖36B示出具有對應於圖35C所示的電容元件742之結構的電容元件752之結構，但是電容元件752之結構不侷限於此。
當將氧化物半導體用於電晶體751的半導體時，可以實現關態電流極小的電晶體。因此，保持在電容元件752中的電荷不容易洩漏，而可以長期間保持施加到液晶元件753的電壓。因此，當顯示動作少的動態影像、靜態影像時，藉由使電晶體751處於關閉狀態，不需要用來使電晶體751工作的電力，由此可以實現低功耗的液晶顯示裝置。另外，因為可以縮小電容元件752的佔有面積，所以可以提供一種開口率高的液晶顯示裝置或高解析度液晶顯示裝置。
在電晶體751及電容元件752上配置有絕緣體721。在此，絕緣體721具有到達電晶體751的開口部。在絕緣體721上配置有導電體791。導電體791藉由絕緣體721中的開口部與電晶體751電連接。
在導電體791上配置有用作配向膜的絕緣體792。在絕緣體792上配置有液晶層793。在液晶層793上配置有用作配向膜的絕緣體794。在絕緣體794上配置有隔離物795。在隔離物795及絕緣體794上配置有導電體796。在導電體796上配置有基板797。
藉由採用上述結構，可以提供一種包括佔有面積小的電容元件的顯示裝置。或者，可以提供一種顯示品質高的顯示裝置。或者，可以提供一種高解析度顯示裝置。
例如，在本說明書等中，顯示元件、作為包括顯示元件的裝置的顯示裝置、發光元件以及作為包括發光元件的裝置的發光裝置可以採用各種方式或者包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括EL元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、白色、紅色、綠色或藍色等的發光二極體(LED：Light Emitting Diode)、電晶體(根據電流而發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器(PDP)、使用微機電系統(MEMS)的顯示元件、數位微鏡裝置(DMD)、數 位微快門(DMS)、IMOD(干涉測量調節)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器或使用碳奈米管的顯示元件中的至少一個。還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。
作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的一個例子，有電子紙等。注意，當實現半透射型液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有作為反射電極的功能即可。例如，使像素電極的一部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。
注意，當使用LED時，也可以在LED的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此，藉由設置石墨烯或石墨，可以更容易地在其上形成氮化物半導體，如具有結晶的n型GaN半導體等。並且，在其上設置具有結晶的p型GaN半導體等，能夠構成LED。此外，也可以在石墨烯或石墨與具有晶體的n型GaN半導體之間設置AlN層。可以利用MOCVD形成LED所包括的GaN半導體。注意，當設置石墨烯時，可以以濺射法形成LED所包括的GaN半導體。
〈電子裝置〉
本發明的一個實施方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現如數位影音 光碟(DVD：Digital Versatile Disc)等儲存介質的內容並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖37A至圖37F示出這些電子裝置的具體例子。
圖37A是可攜式遊戲機，其包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。 注意，雖然圖37A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖37B是可攜式資料終端，其包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，可以藉由連接部915改變第一外殼911和第二外殼912之間的角度。 第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。 另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置還稱為光感測器的光電轉換元件來附加位置輸入功能。
圖37C是膝上型個人電腦，其包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖37D是電冷藏冷凍箱，其包括外殼931、冷藏室門932、冷凍室門933等。
圖37E是視頻攝影機，其包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，而顯示部943設置在第二外殼942中。並且，第一外殼941和第二外殼942由連接部946連接，可以藉由連接部946改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖37F是汽車，其包括車體951、車輪952、儀表板953及燈954等。
實施例1
在本實施例中，示出使用本發明的一個實施方式的加工方法的例子。
首先，準備126.6平方毫米的矽基板。接著，利用熱氧化法形成厚度為400nm的氧化矽。接著，利用濺射法形成厚度為40nm的In-Ga-Zn氧化物。接著，利用濺射法形成厚度為50nm的鎢膜。
接著，形成厚度為170nm的防反射層。接著，形成光阻劑。接著，使用光罩使光阻劑露光。接著，使光阻劑顯影來形成300nm的槽。
接著，使用50sccm的三氟甲烷氣體及100sccm的氦氣體生成電漿，來進行電漿處理。注意，壓力為5.5Pa，基板溫度為70℃，ICP功率為475W，偏壓功率為300W，處理時間為80秒。此時，光阻劑及防反射層 的側面如圖6C所示那樣地附著有有機物。
接著，使用45sccm的氯氣體、55sccm的四氟碳氣體及55sccm的氧氣體生成電漿，藉由電漿處理進行鎢膜的蝕刻。注意，壓力為0.67Pa，ICP功率為3000W，偏壓功率為110W，處理時間為15秒(將上述條件稱為鎢的蝕刻條件A)。此時，如圖6D所示，鎢膜被蝕刻。
接著，藉由利用電漿灰化及濕蝕刻去除有機物、光阻劑及防反射層，可以獲得如圖6E所示的形狀。圖46A及圖46B示出其結果。圖46A示出矽基板的中央部的剖面掃描穿透式電子顯微鏡(STEM：Scanning Transmission Electron Microscope)影像，圖46B示出矽基板的角部的剖面STEM影像。
在圖46A及圖46B中，鎢膜之間的距離都是177nm。也就是說，可以在鎢膜中形成比光阻劑中的槽小的槽。
另外，在改變鎢膜的蝕刻的條件的情況下也進行同樣的評價。明確而言，使用60sccm的四氟碳氣體及40sccm的氧氣體生成電漿，藉由電漿處理進行鎢膜的蝕刻。注意，壓力為2Pa，ICP功率為1000W，偏壓功率為25W，處理時間為35秒(將上述條件稱為鎢的蝕刻條件B)。
接著，利用電漿灰化及濕蝕刻去除有機物、光阻劑及防反射層。 圖47A及圖47B示出其結果。圖47A示出矽基板的中央部的剖面STEM影像，圖47B示出矽基板的角部的剖面STEM影像。
在圖47A及圖47B中，鎢膜之間的距離都是158nm。在該條件下也可以在鎢膜中形成具有小於光阻劑的槽的尺寸的形狀的槽。
實施例2
在本實施例中，藉由將實施例1所示的鎢膜用作源極電極及汲極電極，製造通道長度縮短的電晶體。
圖48A和圖48B示出所製造的電晶體的結構。圖48A是電晶體的俯視圖，圖48B是對應於圖48A的點劃線G1-G2及點劃線G3-G4的電晶體的剖面圖。圖48A和圖48B所示的電晶體具有類似於圖12A所示的電晶體的結構，所以使用相同的符號。另外，如圖13C及圖13D所示，採用在半導體406的上下分別包括半導體406a及半導體406c的結構。
作為基板400，使用126.6平方毫米的矽基板。作為絕緣體402，將厚度為100nm的氧化矽與厚度為300nm的氧氮化矽層疊使用。作為半導體406a，使用由In：Ga：Zn=1：3：4[原子個數比]的In-Ga-Zn氧化物靶材形成的厚度為20nm的In-Ga-Zn氧化物。作為半導體406，使用In：Ga：Zn=1：1：1[原子個數比]的In-Ga-Zn氧化物靶材形成的厚度為20nm的In-Ga-Zn氧化物。作為半導體406c，使用由In：Ga：Zn=1：3：4[原子個數比]的In-Ga-Zn氧化物靶材形成的厚度為5nm的In-Ga-Zn氧化物。作為導電體416a及導電體416b，使用厚度為50nm的鎢。作為絕緣體412，使用厚度為10nm的氧氮化矽。作為導電體404，使用厚度為30nm的氮化鉭及厚度為135nm的鎢。
以汲極電壓Vd為0.1V或1.8V分別對利用鎢的蝕刻條件A製造的25個電晶體進行Id-Vg特性的測定。注意，Id表示汲極電流，Vg表示閘極電壓。圖49A示出通道長度為180nm且通道寬度為500nm的電晶體的Id-Vg特性。圖49B示出通道長度為180nm且通道寬度為800nm的電晶體的Id-Vg特性。
以汲極電壓Vd為0.1V或1.8V分別對利用鎢的蝕刻條件B製造的 25個電晶體進行Id-Vg特性的測定。圖50A示出通道長度為180nm且通道寬度為500nm的電晶體的Id-Vg特性。圖50B示出通道長度為180nm且通道寬度為800nm的電晶體的Id-Vg特性。
根據圖49A至圖50B，可知在本實施例中製造的電晶體具有偏差小且良好的電特性。尤其是，利用鎢的蝕刻條件A的電晶體的電特性的偏差更小。亦即，可知126.6平方毫米的矽基板面內的電晶體具有均一的形狀。
110a‧‧‧層
110b‧‧‧層
116a‧‧‧層
116b‧‧‧層

Claims (6)

  1. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成半導體；在該半導體上形成第一導電體；在該第一導電體上形成第一絕緣體；在該第一絕緣體上形成光阻劑；對該光阻劑進行曝光及顯影，以使該光阻劑的第一區域及第二區域殘留並使該第一絕緣體的一部分露出；施加垂直於該基板的頂面的方向的偏壓並使用包含碳及鹵素的氣體生成電漿；使用該電漿使有機物沉積並對其進行蝕刻；以該有機物、該第一區域及該第二區域為遮罩對該第一絕緣體進行蝕刻來形成第二絕緣體及第三絕緣體，並使該第一導電體露出；以該第二絕緣體及該第三絕緣體為遮罩對該第一導電體進行蝕刻來形成第二導電體及第三導電體，並使該半導體露出；去除該有機物、該第一區域及該第二區域；在該半導體的露出部上形成第四絕緣體；以及在該第四絕緣體上形成第四導電體，其中，在該第一絕緣體的該部分中，該有機物的蝕刻速度比該有機物的沉積速度快，並且，在該第一區域的側面，該有機物的該沉積速度比該有機物的該蝕刻速度快。
  2. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成半導體；在該半導體上形成第一導電體；在該第一導電體上形成第一絕緣體；在該第一絕緣體上形成光阻劑；對該光阻劑進行曝光及顯影，以使該光阻劑的第一區域及第二區 域殘留並使該第一絕緣體的一部分露出；施加垂直於該基板的頂面的方向的偏壓並使用包含碳及鹵素的氣體生成電漿；使用該電漿使有機物沉積並對其進行蝕刻；以該有機物、該第一區域及該第二區域為遮罩對該第一絕緣體進行蝕刻來形成第二絕緣體及第三絕緣體，並使該第一導電體露出；以該第二絕緣體及該第三絕緣體為遮罩對該第一導電體進行蝕刻來形成第二導電體及第三導電體，並使該半導體露出；以及在該第二絕緣體及該第三絕緣體上形成第四導電體，其中，在該第一絕緣體的該部分中，該有機物的蝕刻速度比該有機物的沉積速度快，並且，在該第一區域的側面，該有機物的該沉積速度比該有機物的該蝕刻速度快。
  3. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成半導體；在該半導體上形成第一導電體；在該第一導電體上形成第一絕緣體；在該第一絕緣體上形成光阻劑；對該光阻劑進行曝光及顯影，以使該光阻劑的第一區域及第二區域殘留並使該第一絕緣體的一部分露出；施加垂直於該基板的頂面的方向的偏壓並使用包含碳及鹵素的氣體生成電漿；使用該電漿使有機物沉積並對其進行蝕刻；以該有機物、該第一區域及該第二區域為遮罩對該第一絕緣體進行蝕刻來形成第二絕緣體及第三絕緣體，並使該第一導電體露出；以該第二絕緣體及該第三絕緣體為遮罩對該第一導電體進行蝕刻來形成第二導電體及第三導電體，並使該半導體露出；以及在該第二絕緣體及該第三絕緣體上形成第四導電體，其中，在該第一絕緣體的該部分中，該有機物的蝕刻速度比該有 機物的沉積速度快。
  4. 一種半導體裝置的製造方法，包括如下步驟：在半導體上形成第一導電體；在該第一導電體上形成第一絕緣體；在該第一絕緣體上形成光阻劑；對該光阻劑進行曝光及顯影，以使該光阻劑的第一區域及第二區域殘留並使該第一絕緣體的一部分露出；施加偏壓並使用包含碳及鹵素的氣體生成電漿；使用該電漿使有機物沉積並對其進行蝕刻；以該有機物、該第一區域及該第二區域為遮罩對該第一絕緣體進行蝕刻來形成第二絕緣體及第三絕緣體，並使該第一導電體露出；以該第二絕緣體及該第三絕緣體為遮罩對該第一導電體進行蝕刻來形成第二導電體及第三導電體，並使該半導體露出；以及在該第二絕緣體及該第三絕緣體上形成第四導電體，其中，在該第一絕緣體的該部分中，該有機物的蝕刻速度比該有機物的沉積速度快。
  5. 根據申請專利範圍第1、2、3及4項中任一項之半導體裝置的製造方法，其中該第二導電體與該第三導電體之間的距離是該第一區域與該第二區域之間的距離的80%以下。
  6. 根據申請專利範圍第1、2、3及4項中任一項之半導體裝置的製造方法，包括在形成該光阻劑前形成防反射層的步驟。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI718125B (zh) * 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102548001B1 (ko) 2015-07-08 2023-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9825177B2 (en) 2015-07-30 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor device using multiple etching mask
CN107275339B (zh) * 2017-04-20 2020-06-12 惠科股份有限公司 主动开关阵列基板及制造方法与应用的显示面板
US20180308876A1 (en) * 2017-04-20 2018-10-25 HKC Corporation Limited Active switch array substrate, manufacturing method therefor, and display panel using the same
DE102018105927B4 (de) * 2018-03-14 2024-05-08 Bcs Automotive Interface Solutions Gmbh Berührungsempfindliches Bedienelement mit einer Lichtquelle, einem Dekorteil und dazwischen einer Lage aus mehreren Leitern, die zwei Bereiche unterschiedlicher Lichtdurchlässigkeit besitzt
JPWO2020109923A1 (ja) * 2018-11-30 2021-12-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2023180849A1 (ja) * 2022-03-22 2023-09-28 株式会社半導体エネルギー研究所 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200508412A (en) * 2003-05-19 2005-03-01 Applied Materials Inc Dielectric materials to prevent photoresist poisoning
TW200910423A (en) * 2007-04-16 2009-03-01 Applied Materials Inc Etch process with controlled critical dimension shrink

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01124241A (ja) * 1987-11-10 1989-05-17 Nippon Motoroola Kk 素子分離領域の形成方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3348553B2 (ja) * 1994-12-28 2002-11-20 ソニー株式会社 接続孔の形成方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
CN1116695C (zh) * 1997-10-16 2003-07-30 现代电子产业株式会社 半导体元件的微细图形间隙的形成方法
US6228775B1 (en) * 1998-02-24 2001-05-08 Micron Technology, Inc. Plasma etching method using low ionization potential gas
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6569774B1 (en) 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
AU2003221000A1 (en) * 2002-04-03 2003-10-13 Nec Corporation Semiconductor device and its manufacturing method
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7875419B2 (en) 2002-10-29 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Method for removing resist pattern and method for manufacturing semiconductor device
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
US7642152B2 (en) 2005-09-07 2010-01-05 United Microelectronics Corp. Method of fabricating spacers and cleaning method of post-etching and semiconductor device
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
EP1786027A3 (en) 2005-11-14 2009-03-04 Schott AG Plasma etching of tapered structures
CN101577281B (zh) 2005-11-15 2012-01-11 株式会社半导体能源研究所 有源矩阵显示器及包含该显示器的电视机
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7540971B2 (en) 2006-04-28 2009-06-02 Applied Materials, Inc. Plasma etch process using polymerizing etch gases across a wafer surface and additional polymer managing or controlling gases in independently fed gas zones with time and spatial modulation of gas content
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5423396B2 (ja) * 2007-12-20 2014-02-19 コニカミノルタ株式会社 電子デバイスおよび電子デバイスの製造方法
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5180121B2 (ja) * 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
KR101895561B1 (ko) * 2009-11-13 2018-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN104658598B (zh) 2009-12-11 2017-08-11 株式会社半导体能源研究所 半导体器件、逻辑电路和cpu
WO2012014786A1 (en) 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
US9230826B2 (en) * 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
US8629445B2 (en) 2011-02-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic appliance
TWI671911B (zh) * 2011-05-05 2019-09-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2013080900A1 (en) 2011-12-02 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013094547A1 (en) 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9040981B2 (en) 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9048323B2 (en) 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9048265B2 (en) 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
JP5983163B2 (ja) * 2012-08-07 2016-08-31 日立金属株式会社 酸化物半導体ターゲットおよび酸化物半導体材料、並びにそれらを用いた半導体装置の製造方法
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
JP6320009B2 (ja) * 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
DE112013006219T5 (de) * 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9076825B2 (en) 2013-01-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
US9293544B2 (en) 2013-02-26 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having buried channel structure
KR102290247B1 (ko) 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
JP6355374B2 (ja) 2013-03-22 2018-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102400212B1 (ko) 2014-03-28 2022-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200508412A (en) * 2003-05-19 2005-03-01 Applied Materials Inc Dielectric materials to prevent photoresist poisoning
TW200910423A (en) * 2007-04-16 2009-03-01 Applied Materials Inc Etch process with controlled critical dimension shrink

Also Published As

Publication number Publication date
JP6567374B2 (ja) 2019-08-28
TW201612987A (en) 2016-04-01
JP2019192945A (ja) 2019-10-31
WO2016042433A1 (en) 2016-03-24
US9853165B2 (en) 2017-12-26
KR20170051449A (ko) 2017-05-11
JP2016066793A (ja) 2016-04-28
JP2023112034A (ja) 2023-08-10
US20160087105A1 (en) 2016-03-24
JP2021108407A (ja) 2021-07-29
TW202107570A (zh) 2021-02-16
KR102513878B1 (ko) 2023-03-24
TWI754256B (zh) 2022-02-01
DE112015004272T5 (de) 2017-06-01

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