KR102440302B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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다카시 하마다
데츠노리 마루야마
유키 이모토
유지 아사노
류노스케 혼다
슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세한 트랜지스터를 제공한다. 반도체 장치는 기판 위의 반도체, 반도체 위의 제 1 도전체 및 제 2 도전체, 제 1 도전체 및 제 2 도전체 위의 제 1 절연체, 반도체 위의 제 2 절연체, 제 2 절연체 위의 제 3 절연체, 및 제 3 절연체 위의 제 3 도전체를 포함한다. 제 3 절연체는 제 1 절연체의 측면과 접촉한다. 반도체는, 반도체가 제 1 도전체의 저면과 중첩되는 제 1 영역, 반도체가 제 2 도전체의 저면과 중첩되는 제 2 영역, 및 반도체가 제 3 도전체의 저면과 중첩되는 제 3 영역을 포함한다. 반도체의 상면과 제 3 도전체의 저면 사이의 길이는, 제 1 영역과 제 3 영역 사이의 길이보다 길다.

Description

반도체 장치 및 그 제작 방법
본 발명은 예를 들어, 트랜지스터 및 반도체 장치, 및 그 제작 방법에 관한 것이다. 본 발명은 예를 들어, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 프로세서, 또는 전자 기기에 관한 것이다. 본 발명은 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 촬상 장치, 또는 전자 기기의 제작 방법에 관한 것이다. 본 발명은 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 또는 전자 기기의 구동 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
본 명세서 등에서 반도체 장치란 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
근년, 산화물 반도체를 포함하는 트랜지스터가 주목을 받고 있다. 산화물 반도체를 포함하는 트랜지스터는 오프 상태에서의 누설 전류가 매우 낮다는 것이 알려져 있다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮다는 특성을 이용한 저전력 CPU 등이 개시되어 있다(특허문헌 1 참조).
일본 공개특허공보 특개2012-257187호
미세한 트랜지스터를 제공하는 것을 과제로 한다. 기생 용량이 낮은 트랜지스터를 제공하는 것을 다른 과제로 한다. 주파수 특성이 높은 트랜지스터를 제공하는 것을 다른 과제로 한다. 전기 특성이 양호한 트랜지스터를 제공하는 것을 다른 과제로 한다. 전기 특성이 안정적인 트랜지스터를 제공하는 것을 다른 과제로 한다. 오프 상태 전류가 낮은 트랜지스터를 제공하는 것을 다른 과제로 한다. 신규 트랜지스터를 제공하는 것을 다른 과제로 한다. 상기 트랜지스터를 포함하는 반도체 장치를 제공하는 것을 다른 과제로 한다. 고속으로 동작할 수 있는 반도체 장치를 제공하는 것을 다른 과제로 한다. 신규 반도체 장치를 제공하는 것을 다른 과제로 한다. 상기 반도체 장치를 포함하는 모듈을 제공하는 것을 다른 과제로 한다. 상기 반도체 장치 또는 상기 모듈을 포함하는 전자 기기를 제공하는 것을 다른 과제로 한다.
다만, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서는, 모든 과제를 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
본 발명의 일 형태는 기판 위의 반도체, 반도체 위의 제 1 도전체 및 제 2 도전체, 제 1 도전체 및 제 2 도전체 위의 제 1 절연체, 반도체 위의 제 2 절연체, 제 2 절연체 위의 제 3 절연체, 및 제 3 절연체 위의 제 3 도전체를 포함하는 반도체 장치이다. 제 3 절연체는 제 1 절연체의 측면과 접촉한다. 반도체는, 반도체가 제 1 도전체의 저면과 중첩되는 제 1 영역, 반도체가 제 2 도전체의 저면과 중첩되는 제 2 영역, 및 반도체가 제 3 도전체의 저면과 중첩되는 제 3 영역을 포함한다. 반도체의 상면과 제 3 도전체의 저면 사이의 길이는, 제 1 영역과 제 3 영역 사이의 길이보다 길다.
본 발명의 일 형태는 기판 위의 반도체, 반도체 위의 제 1 도전체 및 제 2 도전체, 제 1 도전체 및 제 2 도전체 위의 제 1 절연체, 반도체 위의 제 2 절연체, 제 2 절연체 위의 제 3 절연체, 제 3 절연체 위의 제 3 도전체, 및 제 1 절연체 및 제 3 도전체 위의 제 4 도전체를 포함하는 반도체 장치이다. 제 3 절연체는 제 1 절연체의 측면과 접촉한다. 반도체는, 반도체가 제 1 도전체의 저면과 중첩되는 제 1 영역, 반도체가 제 2 도전체의 저면과 중첩되는 제 2 영역, 및 반도체가 제 3 도전체의 저면과 중첩되는 제 3 영역을 포함한다. 반도체의 상면과 제 3 도전체의 저면 사이의 길이는, 제 1 영역과 제 3 영역 사이의 길이보다 길다. 제 4 도전체와 제 1 도전체 또는 제 2 도전체 사이의 길이는, 제 1 영역과 제 2 영역 사이의 길이보다 길다.
본 발명의 일 형태는 기판 위의 반도체, 반도체 위의 제 1 도전체 및 제 2 도전체, 제 1 도전체 및 제 2 도전체 위의 제 1 절연체, 반도체 위의 제 2 절연체, 제 2 절연체 위의 제 3 절연체, 제 3 절연체 위의 제 4 절연체, 및 제 4 절연체 위의 제 3 도전체를 포함하는 반도체 장치이다. 제 4 절연체는 제 1 절연체의 측면과 접촉한다. 반도체는, 반도체가 제 1 도전체의 저면과 중첩되는 제 1 영역, 반도체가 제 2 도전체의 저면과 중첩되는 제 2 영역, 및 반도체가 제 3 도전체의 저면과 중첩되는 제 3 영역을 포함한다. 반도체의 상면과 제 3 도전체의 저면 사이의 길이는, 제 1 영역과 제 3 영역 사이의 길이보다 길다.
본 발명의 일 형태는 기판 위의 반도체, 기판 위의 제 1 도전체 및 제 2 도전체, 제 1 도전체 및 제 2 도전체 위의 제 1 절연체, 반도체 위의 제 2 절연체, 제 2 절연체 위의 제 3 절연체, 제 3 절연체 위의 제 4 절연체, 제 4 절연체 위의 제 3 도전체, 및 제 1 절연체 및 제 3 도전체 위의 제 4 도전체를 포함하는 반도체 장치이다. 제 4 절연체는 제 1 절연체의 측면과 접촉한다. 반도체는, 반도체가 제 1 도전체의 저면과 중첩되는 제 1 영역, 반도체가 제 2 도전체의 저면과 중첩되는 제 2 영역, 및 반도체가 제 3 도전체의 저면과 중첩되는 제 3 영역을 포함한다. 반도체의 상면과 제 3 도전체의 저면 사이의 길이는, 제 1 영역과 제 3 영역 사이의 길이보다 길다. 제 4 도전체와 제 1 도전체 또는 제 2 도전체 사이의 길이는, 제 1 영역과 제 2 영역 사이의 길이보다 길다.
본 발명의 일 형태에서, 제 4 도전체와 제 1 도전체 또는 제 2 도전체 사이의 길이는, 제 1 영역과 제 2 영역 사이의 길이의 1.5배 이상 2배 이하이다.
미세한 트랜지스터를 제공할 수 있다. 기생 용량이 낮은 트랜지스터를 제공할 수 있다. 주파수 특성이 높은 트랜지스터를 제공할 수 있다. 전기 특성이 양호한 트랜지스터를 제공할 수 있다. 전기 특성이 안정적인 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 신규 트랜지스터를 제공할 수 있다. 상기 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 고속으로 동작할 수 있는 반도체 장치를 제공할 수 있다. 신규 반도체 장치를 제공할 수 있다. 상기 반도체 장치를 포함하는 모듈을 제공할 수 있다. 또한, 상기 반도체 장치 또는 상기 모듈을 포함하는 전자 기기를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 달성할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 2의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 3의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 4의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 5의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 6의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 7의 (A) 내지 (H)는 본 발명의 일 형태에 따른 트랜지스터의 일부를 각각 도시한 단면도.
도 8의 (A) 내지 (F)는 본 발명의 일 형태에 따른 트랜지스터의 일부를 각각 도시한 단면도.
도 9의 (A) 내지 (D)는 본 발명의 일 형태에 따른 트랜지스터의 일부를 각각 도시한 단면도.
도 10의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 11의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 단면도.
도 12의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 13의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 단면도.
도 14의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 15의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 16의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 17의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 18의 (A) 내지 (H)는 본 발명의 일 형태에 따른 트랜지스터의 일부를 각각 도시한 단면도.
도 19의 (A) 내지 (F)는 본 발명의 일 형태에 따른 트랜지스터의 일부를 각각 도시한 단면도.
도 20의 (A) 내지 (F)는 본 발명의 일 형태에 따른 트랜지스터의 일부를 각각 도시한 단면도.
도 21은 스퍼터링 장치의 일부를 도시한 단면도.
도 22는 스퍼터링 장치의 일부를 도시한 단면도.
도 23은 퇴적 장치의 일례를 도시한 상면도.
도 24의 (A) 내지 (C)는 퇴적 장치의 구조예를 도시한 것.
도 25는 본 발명의 일 형태에 따른 제작 장치를 도시한 상면도.
도 26은 본 발명의 일 형태에 따른 체임버를 도시한 상면도.
도 27은 본 발명의 일 형태에 따른 체임버를 도시한 상면도.
도 28의 (A) 내지 (D)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 모식도.
도 29의 (A) 내지 (D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지.
도 30의 (A) 내지 (C)는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 분석을 나타낸 것.
도 31의 (A) 내지 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것.
도 32는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 것.
도 33의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 34는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 35는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 36은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 37의 (A) 및 (B)는 본 발명의 일 형태에 따른 기억 장치를 도시한 회로도.
도 38은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 39는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 40은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 41은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 42는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 43의 (A) 내지 (E)는 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 44의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치를 각각 도시한 상면도.
도 45의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치를 각각 도시한 블록도.
도 46의 (A) 및 (B)는 각각 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 47의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 48의 (A1), (A2), (A3), (B1), (B2), 및 (B3)은 본 발명의 일 형태에 따른 반도체 장치의 사시도 및 단면도.
도 49는 본 발명의 일 형태에 따른 반도체 장치를 도시한 블록도.
도 50은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 51의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도, 상면도, 및 단면도.
도 52의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도 및 단면도.
도 53의 (A) 내지 (F)는 본 발명의 일 형태에 따른 전자 기기를 각각 도시한 사시도.
도 54의 (A) 및 (B)는 실시예 1의 일 형태에 따른 시료의 표면 상태의 이미지.
도 55의 (A) 내지 (D)는 주사 투과 전자 현미경에 의하여 촬영한, 실시예 2의 일 형태에 따른 시료의 명시야상.
도 56의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
이하에서, 본 발명의 실시형태에 대하여 도면을 참조하여 자세히 설명한다. 그러나, 본 발명은 이하의 기재에 한정되지 않고, 여기에 개시된 실시형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해된다. 또한, 본 발명은 실시형태의 기재에 한정하여 해석되지 않는다. 본 발명의 구조를 도면을 참조하여 설명하는 데 있어서, 상이한 도면 중 같은 부분에는 공통의 부호를 사용한다. 또한, 비슷한 부분에는 같은 해치 패턴을 적용하고, 그 비슷한 부분을 특별히 부호로 나타내지 않는 경우가 있다.
또한, 도면에서의 크기, 막(층) 두께, 또는 영역은 간략화를 위하여 과장되어 있는 경우가 있다.
본 명세서에서는, 예를 들어, 물체의 형상을 설명하기 위하여, 물체가 들어맞는 최소의 입방체의 한 변의 길이, 또는 물체의 하나의 단면과 동등한 원의 직경을 물체의 "직경", "입경(직경)", "크기", "사이즈", 또는 "폭"으로 해석할 수 있다. "물체의 하나의 단면과 동등한 원의 직경"이란 말은, 물체의 상기 하나의 단면과 같은 면적을 갖는 완전한 원의 직경을 말한다.
또한, 전압이란 어떤 전위와 기준의 전위(예를 들어, 접지 전위(GND) 또는 소스 전위) 사이의 전위차를 말하는 경우가 많다. 전압을 전위라고 할 수 있고, 그 반대도 마찬가지이다.
또한, 본 명세서에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용되는 것이고, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 따라서, 예를 들어, "제 1"이라는 용어를 "제 2" 또는 "제 3" 등의 용어로 적절히 바꿀 수 있다. 또한, 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 것과 반드시 같을 필요는 없다.
또한, 반도체의 불순물이란 예를 들어, 반도체의 주성분 외의 원소를 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 포함되면, 예를 들어, 반도체에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 주성분 외의 전이 금속이 포함되고, 구체적으로는 예를 들어, 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체의 경우, 수소 등의 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 길이가 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 따라서, 본 명세서에서는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 길이로 한다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 마주 보는 부분의 길이를 말한다. 하나의 트랜지스터에서, 채널 폭은 모든 영역에서 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않는 경우가 있다. 따라서, 본 명세서에서는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한, 트랜지스터의 구조에 따라서는, 채널이 실제로 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)은, 트랜지스터의 상면도에 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 함)과는 다른 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이 트랜지스터의 상면도에 나타내어지는 외견상의 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 소형화된 트랜지스터에서는, 반도체의 측면에 형성되는 채널 영역의 비율이 증가되는 경우가 있다. 이 경우, 채널이 실제로 형성될 때 얻어지는 실효적인 채널 폭이, 상면도에 나타내어지는 외견상의 채널 폭보다 크다.
입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하기 위해서는, 가정 조건으로서 반도체의 형상을 알고 있는 것으로 상정할 필요가 있다. 따라서, 반도체의 형상을 정확하게 모르는 경우에는, 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서 반도체와 게이트 전극이 서로 중첩되는 영역에서, 소스와 드레인이 서로 대향하는 부분의 길이인 외견상의 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는, SCW 및 외견상의 채널 폭을 가리킬 수 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는, 실효적인 채널 폭을 가리킬 수 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하고 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산에 의하여 얻는 경우, SCW를 계산에 사용할 수 있다. 이 경우, 실효적인 채널 폭을 계산에 사용하는 경우와 상이한 값이 얻어지는 경우가 있다.
또한, 본 명세서에서, "A는 단부가 B의 단부를 넘어 연장되어 있는 형상을 갖는다"라는 기재는, 예를 들어, 상면도 또는 단면도에서 A의 단부들 중 적어도 하나가 B의 단부들 중 적어도 하나보다 외측에 위치하는 경우를 가리킬 수 있다. 따라서, 예를 들어 "A는 단부가 B의 단부를 넘어 연장되어 있는 형상을 갖는다"라는 기재를, "상면도에서 A의 하나의 단부는 B의 하나의 단부보다 외측에 위치한다"라고 읽을 수 있다.
본 명세서에서, "평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 그 각도가 85° 이상 95° 이하인 경우를 포함한다.
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
본 명세서에서, "반도체"라는 용어를 "산화물 반도체"라고 할 수 있다. 반도체로서, 실리콘 또는 저마늄 등의 14족 반도체; 탄소화 실리콘, 저마늄 실리사이드, 비소화 갈륨, 인화 인듐, 셀레늄화 아연, 또는 황화 카드뮴 등의 화합물 반도체; 카본 나노튜브; 그래핀; 또는 유기 반도체를 사용할 수 있다.
또한, 본 명세서 등에서 "산화 질화 실리콘막"이란 질소보다 높은 비율로 산소를 포함하는 막을 말하고, "질화 산화 실리콘막"이란 산소보다 높은 비율로 질소를 포함하는 막을 말한다.
또한, 본 명세서 등에서 하나의 실시형태에 기재된 도면 또는 문장에 적어도 하나의 구체적인 예가 기재되어 있는 경우, 그 구체적인 예의 상위 개념을 도출 가능한 것은 통상의 기술자에게는 용이하게 이해된다. 그러므로, 하나의 실시형태에 기재된 도면 또는 문장에서 적어도 하나의 구체적인 예가 기재되어 있는 경우, 그 구체적인 예의 상위 개념이 발명의 일 형태로서 개시되어 있고, 발명의 일 형태를 구성할 수 있다. 본 발명의 실시형태는 명확하다.
또한, 본 명세서 등에서 적어도 도면에 기재된 내용(또는 도면의 일부라도 좋음)은 발명의 일 형태로서 개시되어 있고, 발명의 일 형태를 구성할 수 있다. 그러므로, 어떤 내용이 도면에 기재되어 있으면, 그 내용이 문장으로 기재되지 않더라도 그 내용은 발명의 일 형태로서 개시되어 있고, 발명의 일 형태를 구성할 수 있다. 마찬가지로, 도면에서 추출한 도면의 일부는 발명의 일 형태로서 개시되어 있고, 발명의 일 형태를 구성할 수 있다. 본 발명의 실시형태는 명확하다.
또한, 명세서에 있어서 어느 문장 또는 도면에도 특정되지 않은 내용은, 본 발명의 일 형태에서 제외될 수 있다. 또는, 상한 및 하한의 값으로 한정되는 어떤 값의 범위가 기재되어 있는 경우, 그 범위의 일부를 적절히 좁히거나 또는 그 범위의 일부를 삭제함으로써 그 범위의 일부를 제외한 발명의 일 형태를 구성할 수 있다. 이와 같이, 예를 들어 종래 기술이 제외되도록, 본 발명의 일 형태의 기술적 범위를 특정할 수 있다.
(실시형태 1)
<트랜지스터 구조 1>
본 발명의 일 형태에 따른 반도체 장치에 포함되는 트랜지스터의 구조에 대하여 아래에서 설명한다.
도 1의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다. 도 1의 (A)는 상면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이고, 채널 길이 방향의 단면 형상을 도시한 것이다. 도 1의 (C)는 도 1의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이고, 채널 폭 방향의 단면 형상을 도시한 것이다. 또한, 도면의 간략화를 위하여, 도 1의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 1의 (A) 내지 (C)에 도시된 트랜지스터는 기판(400) 위의 도전체(413) 및 절연체(401), 도전체(413) 및 절연체(401) 위의 절연체(402), 절연체(402) 위의 절연체(406a), 절연체(406a) 위의 반도체(406b), 반도체(406b)의 상면과 접촉하는 영역을 각각 포함하는 도전체(416a) 및 도전체(416b), 절연체(402), 도전체(416a), 및 도전체(416b)의 상면과 접촉하고 개구를 갖는 절연체(410), 도전체(416a)의 측면 및 반도체(406b)의 상면 및 측면과 접촉하는 절연체(406c), 절연체(406c)의 상면 및 절연체(410)의 개구의 측면과 접촉하는 절연체(412), 및 절연체(412) 및 절연체(406c)를 개재(介在)하여 반도체(406b) 위에 배치되는, 도전체(404a) 및 도전체(404b)를 포함하는 도전체(404)를 포함한다. 또한, 도전체(404b)는 도전체(404a) 및 절연체(412)를 개재하여 절연체(410)의 개구의 측면과 대향한다. 도전체(404a) 및 도전체(404b) 위의 도전체(420), 및 절연체(412) 및 도전체(420) 위의 절연체(408)가 트랜지스터 위에 배치된다. 또는, 도전체(413) 및 절연체(401)를 반드시 제공할 필요는 없고, 도 56의 (A) 내지 (C)에 도시된 바와 같이 도전체(413) 및 절연체(401)가 없는 구조도 사용하여도 좋다.
절연체(406c)는 반도체(406b)에 포함되는, 산소 외의 원소를 적어도 하나 포함하는 것이 바람직하다. 이에 의하여, 반도체(406b)와 절연체(406c) 사이의 계면에서 결함이 생성되는 것을 억제할 수 있다. 또한, 절연체(406c)의 결정성을 향상시킬 수 있다.
반도체(406b) 및 절연체(406c)는 각각 나중에 설명하는 CAAC-OS를 포함하는 것이 바람직하다. 또한, 절연체(406a)는 CAAC-OS를 포함하는 것이 바람직하다.
이 트랜지스터에서, 도전체(404a 및 404b)는 제 1 게이트 전극으로서 기능한다. 도전체(404a 및 404b) 중 적어도 하나가 산소를 투과시키기 어려운 도전체인 것이 바람직하다. 예를 들어, 산소를 투과시키기 어려운 도전체를 하층인 도전체(404a)로서 형성하면, 도전체(404b)의 산화로 인한 도전율의 저하를 방지할 수 있다. 또한, 절연체(412)는 제 1 게이트 절연체로서 기능한다.
도전체(413)는 제 2 게이트 전극으로서 기능한다. 도전체(413)는 산소를 투과시키기 어려운 도전체를 포함하는 적층 구조를 가질 수 있다. 산소를 투과시키기 어려운 도전체를 포함하는 적층 구조는, 도전체(413)의 산화로 인한 도전율의 저하를 방지할 수 있다. 절연체(402)는 제 2 게이트 절연체로서 기능한다. 도전체(413)에 인가되는 전위는 트랜지스터의 문턱 전압을 제어할 수 있다. 제 1 게이트 전극이 제 2 게이트 전극에 전기적으로 접속되면, 도전 상태에 있는 전류(온 상태 전류)를 증가시킬 수 있다. 또한, 제 1 게이트 전극의 기능 및 제 2 게이트 전극의 기능은 교체되어도 좋다.
도전체(416a) 및 도전체(416b)는 소스 전극 및 드레인 전극으로서 기능한다. 또한, 도전체의 도전율은 2단자 방식(two-terminal method) 등에 의하여 측정할 수 있다.
따라서, 도전체(404)에 인가되는 전위에 의하여, 반도체(406b)의 저항을 제어할 수 있다. 즉, 도전체(404)에 인가되는 전위에 의하여, 도전체(416a)와 도전체(416b) 사이의 도통 또는 비도통을 제어할 수 있다.
도 1의 (B)에 도시된 바와 같이, 반도체(406b)의 상면은 도전체(416a 및 416b)와 접촉한다. 또한, 게이트 전극으로서 기능하는 도전체(404)의 전계로 반도체(406b)를 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계로 반도체가 전기적으로 둘러싸인 구조를 s-channel(surrounded channel) 구조라고 한다. 따라서, 채널이 반도체(406b) 전체에 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스와 드레인 사이에 대량의 전류를 흘릴 수 있기 때문에, 온 상태 전류를 증가시킬 수 있다. 또한, 도전체(404)의 전계로 반도체(406b)가 둘러싸여 있기 때문에, 오프 상태 전류를 저감시킬 수 있다.
본 실시형태에서의 트랜지스터는, 게이트 전극으로서 기능하는 영역이 절연체(410) 등에 형성되는 개구를 메우도록 자기 정합(self-aligned)적으로 형성되기 때문에, TGSA s-channel FET(trench-gate self-aligned s-channel FET)라고 할 수도 있다.
여기서, 도 1의 (B)에서는, 도전체(404)와 중첩되는 반도체(406b)의 영역의 상면과, 도전체(404)의 저면 사이의 길이를 t1이라고 표기한다. 도 1의 (B)에서는, 도전체(416a)의 저면과 중첩되는 반도체(406b)의 영역과, 도전체(404)의 저면과 중첩되는 반도체(406b)의 영역 사이의 길이를 L1이라고 표기한다. 또는, 도전체(416b)의 저면과 중첩되는 반도체(406b)의 영역과, 도전체(404)의 저면과 중첩되는 반도체(406b)의 영역 사이의 길이를 L1이라고 표기한다.
트랜지스터에 있어서, 반도체(406b)에서 채널이 형성되는 영역(도전체(404)와 반도체(406b)가 서로 중첩되는 영역)과, 소스 영역 또는 드레인 영역(도전체(416a) 또는 도전체(416b)가 반도체(406b)와 중첩되는 영역) 사이에 L1을 갖는 영역이 형성된다. L1을 갖는 영역은 트랜지스터의 오프 상태 전류를 저감시킬 수 있지만, L1을 갖는 영역이 지나치게 크면 트랜지스터의 온 상태 전류가 저감될 수 있다.
반도체(406b)에서 채널이 형성되는 영역을 절연체(406c)로 덮음으로써, 인접한 절연체에 포함되는 산소 외의 원소(수소 및 실리콘 등)가 채널이 형성되는 영역으로 들어가는 것을 절연체(406c)로 방지할 수 있다. 따라서, 절연체(406c)는 적어도 반도체(406b) 위에 형성될 수 있다.
절연체(412)를 개재하여 도전체(404)의 측면에 절연체(406c)를 제공하지 않거나, 또는 절연체(412)를 개재하여 도전체(404)의 저면과 중첩되는 영역에서보다 절연체(412)를 개재하여 도전체(404)의 측면을 덮는 영역에서 절연체(406c)를 더 얇게 형성함으로써, L1을 저감시킬 수 있다. 따라서, t1은 L1보다 크고, L1/t1은 1 미만이다.
도 1의 (B)에서, 도전체(416a) 또는 도전체(416b)와 도전체(420) 사이의 길이를 t2라고 표기한다. 또한, 도 1의 (B)에서, 도전체(416a)와 도전체(416b) 사이의 길이를 L2라고 표기한다.
트랜지스터가 소형화될수록, 트랜지스터 근방의 기생 용량은 무시할 수 없는 큰 문제가 된다. 예를 들어, 도전체(420)와 도전체(416a) 또는 도전체(416b) 사이에 기생 용량이 형성되는 경우가 있다. 채널이 형성되는 영역 근방에 큰 기생 용량이 있으면, 예를 들어, 트랜지스터 동작은 기생 용량을 충전하는 시간이 필요하기 때문에, 트랜지스터의 응답성뿐만 아니라 반도체 장치의 응답성도 저하된다. 또한, 기생 용량을 충전하기 위한 여분의 소비전력에 의하여, 복수의 트랜지스터를 포함하는 회로의 소비전력이 증가된다. 따라서, t2는 게이트 용량과 비교하여 기생 용량을 무시할 수 있을 정도로 충분한 길이인 것이 바람직하다.
트랜지스터가 소형화될수록 L2는 저감되어, 도전체(404a) 및 도전체(404b)에 충분히 큰 전압을 인가하기가 어려워진다. 그러나, t2가 충분한 길이를 가지면, 도전체(404a)의 저항 및 도전체(404b)의 저항을 저감시킬 수 있다. 따라서, t2는 적어도 L2보다 크고, t2/L2가 1.5 이상 2 이하인 것이 바람직하다.
기판(400)으로서는, 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용할 수 있다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 반도체 기판으로서는, 예를 들어, 실리콘 또는 저마늄 등으로 이루어진 단체(單體) 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨 등으로 이루어진 화합물 반도체 기판을 사용한다. 상술한 반도체 기판에 절연체 영역을 제공한 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등을 사용한다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판 등을 사용한다. 금속 질화물을 포함하는 기판 또는 금속 산화물을 포함하는 기판 등을 사용한다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 또는 반도체 또는 절연체가 제공된 도전체 기판 등을 사용한다. 또는, 이들 중 어느 기판 위에 소자를 제공한 것을 사용하여도 좋다. 기판에 제공하는 소자로서는, 용량 소자, 레지스터, 스위칭 소자, 발광 소자, 또는 기억 소자 등을 사용한다.
또는, 기판(400)으로서 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판 위에 트랜지스터를 제공하는 방법으로서는, 비(非)플렉시블 기판 위에 트랜지스터를 형성한 다음에 트랜지스터를 분리하여, 플렉시블 기판인 기판(400)으로 전치(轉置)하는 방법이 있다. 이 경우, 비플렉시블 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판(400)으로서는 섬유를 포함하는 시트, 필름, 또는 포일을 사용하여도 좋다. 기판(400)은 탄성을 가져도 좋다. 기판(400)은, 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판(400)은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(400)은, 예를 들어, 두께가 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하의 영역을 갖는다. 기판(400)의 두께가 얇으면, 트랜지스터를 포함하는 반도체 장치의 중량을 저감시킬 수 있다. 기판(400)의 두께가 얇으면, 유리 등을 사용한 경우에도, 기판(400)이 탄성, 또는 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 따라서, 떨어뜨리는 것 등으로 인하여 기판(400) 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
플렉시블 기판인 기판(400)에는 예를 들어, 금속, 합금, 수지, 유리, 또는 그 섬유를 사용할 수 있다. 플렉시블 기판(400)의 선 팽창계수가 낮으면, 환경에 기인한 변형이 억제되므로 바람직하다. 플렉시블 기판(400)은 예를 들어, 선 팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선 팽창계수가 낮기 때문에 플렉시블 기판(400)에 바람직하게 사용된다.
또한, 트랜지스터의 전기 특성은, 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체로 트랜지스터가 둘러싸일 때 안정될 수 있다. 예를 들어, 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체를, 절연체(408)로서 사용할 수 있다.
산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가져도 좋다.
예를 들어, 절연체(408)는 산화 알루미늄, 산화 마그네슘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성될 수 있다. 또한, 절연체(408)는 산화 알루미늄을 포함하는 것이 바람직하다. 예를 들어, 산소를 포함하는 플라스마를 사용하여 절연체(408)가 형성되면, 절연체(408)의 하지층이 되는 절연체(410) 또는 절연체(412)의 측면에 산소를 첨가할 수 있다. 첨가된 산소는 절연체(410) 또는 절연체(412) 내에서 과잉 산소가 된다. 절연체(408)가 산화 알루미늄을 포함하면, 수소 등의 불순물이 반도체(406b)로 들어가는 것을 억제할 수 있다. 또한, 예를 들어, 절연체(408)가 산화 알루미늄을 포함하면, 상기 절연체(410) 및 절연체(412)에 첨가된 과잉 산소의 외방 확산을 저감시킬 수 있다.
절연체(402)는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 절연체(402)는 산화 실리콘 또는 산화 질화 실리콘을 포함하는 것이 바람직하다.
또한, 절연체(410)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(410)는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 구멍을 갖는 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 또는, 절연체(410)는 수지와, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 및 구멍을 갖는 산화 실리콘 중 하나의 적층 구조를 갖는 것이 바람직하다. 열적으로 안정적인 산화 실리콘 또는 산화 질화 실리콘이 수지와 조합되면, 이 적층 구조는 열적인 안정성과 낮은 비유전율을 가질 수 있다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
절연체(412)는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 절연체(412)에는, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다.
또한, 절연체(412)는 유전율이 높은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(412)는 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물, 알루미늄 및 하프늄을 포함하는 산화 질화물, 실리콘 및 하프늄을 포함하는 산화물, 또는 실리콘 및 하프늄을 포함하는 산화 질화물 등을 포함하는 것이 바람직하다. 절연체(412)는 산화 실리콘 또는 산화 질화 실리콘과, 유전율이 높은 절연체를 포함하는 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화 질화 실리콘은 열적으로 안정적이기 때문에, 산화 실리콘 또는 산화 질화 실리콘과 유전율이 높은 절연체를 조합함으로써, 적층 구조는 열적으로 안정되고 높은 유전율을 가질 수 있다. 예를 들어, 절연체(412)의 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 절연체(406c) 측에 있으면, 산화 실리콘 또는 산화 질화 실리콘에 포함되는 실리콘이 반도체(406b)로 들어가는 것을 억제할 수 있다. 예를 들어, 산화 실리콘 또는 산화 질화 실리콘이 절연체(406c) 측에 있으면, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화 질화 실리콘 사이의 계면에 포획 중심이 형성될 수 있다. 이 포획 중심은 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
도전체(416a 및 416b)는 각각 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 백금, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 한 종류 이상을 포함하는 도전체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 합금막 또는 화합물막을 사용하여도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 또는 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
도전체(404, 413, 및 420)는 각각 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 한 종류 이상을 포함하는 도전체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 합금막 또는 화합물막을 사용하여도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 또는 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
산화물 반도체를 반도체(406b)로서 사용하는 것이 바람직하다. 그러나, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등을 사용할 수 있는 경우가 있다.
절연체(406a) 및 절연체(406c)로서는, 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 포함하는 산화물을 사용하는 것이 바람직하다. 그러나, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등을 사용할 수 있는 경우가 있다.
반도체(406b)는 예를 들어, 산화물 반도체이다. 반도체(406b)는 예를 들어, 인듐을 포함함으로써, 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 반도체(406b)는 원소 M을 포함하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등인 것이 바람직하다. 원소 M으로서 사용할 수 있는 다른 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등이다. 또한, 원소 M으로서, 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소 M은 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M은 예를 들어, 산화물 반도체의 에너지 갭을 증가시킬 수 있는 원소이다. 또한, 반도체(406b)는 아연을 포함하는 것이 바람직하다. 예를 들어, 산화물 반도체가 아연을 포함하면, 산화물 반도체는 쉽게 결정화된다.
또한, 반도체(406b)는 산화물 반도체에 한정되지 않는다. 반도체(406b)는, 예를 들어, 인듐을 포함하지 않고 아연을 포함하는 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함하는 산화물 반도체, 또는 인듐을 포함하지 않고 주석을 포함하는 산화물 반도체(예를 들어, 아연 주석 산화물 또는 갈륨 주석 산화물)이어도 좋다.
반도체(406b)에는, 에너지 갭이 넓은 산화물을 사용할 수 있다. 반도체(406b)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
절연체(406a) 및 절연체(406c)는 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 포함하는 산화물이다. 절연체(406a) 및 절연체(406c)는 각각 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 포함하기 때문에, 절연체(406a)와 반도체(406b) 사이의 계면 및 반도체(406b)와 절연체(406c) 사이의 계면에 결함 준위가 형성되기 어렵다.
반도체(406b)로서는, 절연체(406a 및 406c)보다 전자 친화력이 높은 산화물을 사용한다. 예를 들어, 반도체(406b)로서 절연체(406a 및 406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 하단 사이의 에너지 갭을 말한다.
이와 같이 절연체(406a)가 반도체(406b) 아래에 배치되고, 절연체(406c)가 반도체(406b) 위에 배치되는 트랜지스터에 게이트 전압이 인가되면, 절연체(406a), 반도체(406b), 및 절연체(406c) 중에서 가장 전자 친화력이 높은 반도체(406b)에 채널이 형성된다. 이러한 식으로, 매립 채널 구조가 형성된다.
여기서, 절연체(406a)와 반도체(406b) 사이에는 절연체(406a)와 반도체(406b)의 혼합 영역이 있는 경우가 있다. 또한, 반도체(406b)와 절연체(406c) 사이에는 반도체(406b)와 절연체(406c)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 결함 준위 밀도가 낮다. 이러한 이유로, 절연체(406a), 반도체(406b), 및 절연체(406c)를 포함하는 적층체에서는, 이들의 계면 및 이 계면 근방에서 에너지가 연속적으로 변화된다(연속 접합). 또한, 절연체(406a), 반도체(406b), 및 절연체(406c)의 경계는 명확하지 않은 경우가 있다.
이때, 전자는 절연체(406a) 및 절연체(406c)에서가 아니라, 반도체(406b)에서 주로 이동한다.
전자 이동을 억제하는 요인을 저감시킬수록, 트랜지스터의 온 상태 전류를 증가시킬 수 있다. 전자의 이동은, 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에 억제된다.
트랜지스터의 온 상태 전류를 증가시키기 위해서는, 예를 들어, 반도체(406b)의 상면 또는 하면(형성면; 여기서는 절연체(406a)의 상면)의 측정 면적 1μm×1μm의 RMS(root mean square) 거칠기를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 한다. 측정 면적 1μm×1μm의 평균 표면 거칠기(Ra라고도 함)를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 한다. 측정 면적 1μm×1μm의 최대 차이(P-V)를 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 한다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 SPA-500(SII Nano Technology Inc. 제조)을 사용하여 측정할 수 있다.
상술한 3층 구조는 일례이다. 예를 들어, 절연체(406a) 및 절연체(406c)의 예로서 설명한 절연체들 중 어느 하나가 절연체(406a) 아래 또는 위, 또는 절연체(406c) 아래 또는 위에 제공된 적층 구조를 채용하여도 좋다.
또한, 반도체에 사용할 수 있는 산화물 반도체에 대해서는 다른 실시형태에서 자세히 설명한다.
<트랜지스터의 제작 방법 1>
본 발명에 따른 도 1의 (A) 내지 (C)에서의 트랜지스터의 제작 방법에 대하여, 도 7의 (A) 내지 (H), 도 8의 (A) 내지 (F), 및 도 9의 (A) 내지 (D)를 참조하여 아래에서 설명한다.
먼저, 기판(400)을 준비한다.
다음으로, 도 7의 (A) 및 (B)에 도시된 바와 같이, 절연체(401)가 되는 절연체를 기판(400) 위에 형성한다. 개구를 절연체(401)에 형성하고, 도전체(413)가 되는 도전체를 절연체(401) 위에 형성한다. 도전체(413)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 도전체(413)는 산소를 투과시키기 어려운 도전체(산화에 대한 안정성이 높은 도전체라고도 함)를 포함하는 다층 구조를 가져도 좋다. 도전체(413)는 화학적 기계 연마(chemical mechanical polishing: CMP) 등으로 절연체(401)의 개구에 매립될 수 있다. 또는, 도전체(413)는, 도전체를 형성하고 포토리소그래피법 등으로 가공하는 식으로 형성되어도 좋다.
포토리소그래피법에서는, 먼저 포토마스크를 통하여 레지스트를 노광시킨다. 다음으로, 노광된 영역을 현상액을 사용하여 제거하거나 남겨, 레지스트 마스크를 형성한다. 그리고, 레지스트 마스크를 통하여 에칭을 수행한다. 결과적으로, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, 레지스트 마스크는 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(extreme ultraviolet)광 등을 사용하여 레지스트를 노광시킴으로써 형성한다. 또는, 노광을 수행하기 위하여 기판과 투영 렌즈 사이의 부분을 액체(예를 들어, 물)로 채우는 액침 기술을 채용하여도 좋다. 전자빔 또는 이온 빔을 상술한 광 대신에 사용하여도 좋다. 또한, 애싱 등의 드라이 에칭 처리 또는 웨트 에칭 처리를 레지스트 마스크의 제거에 사용할 수 있다. 또는, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행한다. 또는, 웨트 에칭 처리 후에 드라이 에칭 처리를 수행한다.
드라이 에칭 장치로서는, 평행 평판형 전극들을 포함하는 용량 결합형 플라스마(capacitively coupled plasma: CCP) 에칭 장치를 사용할 수 있다. 평행 평판형 전극들을 포함하는 CCP 에칭 장치는, 평행 평판형 전극들 중 한쪽에 고주파 전력을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는 평행 평판형 전극들 중 한쪽에 다른 고주파 전력을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는 평행 평판형 전극들에 주파수가 같은 고주파 전력을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는 평행 평판형 전극들에 주파수가 다른 고주파 전력을 인가하는 구조를 가져도 좋다. 또는, 고밀도 플라스마원을 포함하는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 포함하는 드라이 에칭 장치로서는, 예를 들어, 유도 결합형 플라스마(inductively coupled plasma: ICP) 에칭 장치를 사용할 수 있다.
다음으로, 도 7의 (A) 및 (B)의 화살표로 나타낸 바와 같이, 고밀도 플라스마 처리를 수행하여도 좋다. 고밀도 플라스마 처리는 산소 분위기 또는 질소 분위기에서 수행하는 것이 바람직하다. 산소 분위기는 산소 원자를 포함하는 가스 분위기이고, 산소, 오존, 및 질소 산화물(예를 들어, 일산화 질소, 이산화 질소, 일산화 이질소, 삼산화 이질소, 사산화 이질소, 또는 오산화 이질소) 분위기를 포함한다. 산소 분위기에서는, 질소 또는 희가스(예를 들어, 헬륨 또는 아르곤) 등의 불활성 기체가 포함되어도 좋다. 이러한 식으로 산소 분위기에서 고밀도 플라스마 처리를 수행하면, 탄소 또는 수소 등을 방출시킬 수 있다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우에는, 탄화수소 등의 유기 화합물을 물체로부터 쉽게 방출시킬 수 있다.
질소 분위기에서의 고밀도 플라스마 처리는, 예를 들어, 질소 및 희가스를 포함하는 분위기, 질소, 수소, 및 희가스를 포함하는 분위기, 또는 암모니아 및 희가스를 포함하는 분위기에서의 고밀도 플라스마 처리이어도 좋다. 질소 분위기에서의 이 고밀도 플라스마 처리에 의하여, 처리되는 물체의 표면 및 그 근방을 질화할 수 있다. 질화되는 영역은 처리되는 물체의 표면 측에 매우 얇게 형성될 수 있다. 이 질화된 영역에 의하여 불순물의 확산을 방지할 수 있다.
산소 분위기에서 고밀도 플라스마 처리를 수행한 후에 질소 분위기에서 고밀도 플라스마 처리를 수행하여도 좋다. 또는, 질소 분위기에서의 고밀도 플라스마 처리를 수행한 후에 산소 분위기에서 고밀도 플라스마 처리를 수행하여도 좋다. 각 고밀도 플라스마 처리 전 또는 후에 어닐 처리를 수행하여도 좋다. 또한, 플라스마 밀도를 증가시키기 위해서는, 충분한 양의 가스를 흘리는 것이 바람직한 경우가 있다. 가스의 양이 충분하지 않으면, 라디칼의 불활성화 속도가 라디칼의 생성 속도보다 높아지는 경우가 있다. 예를 들어, 가스를 100sccm 이상, 300sccm 이상, 또는 800sccm 이상으로 흘리는 것이 바람직한 경우가 있다.
고밀도 플라스마 처리는, 예를 들어 주파수가 0.3GHz 이상 3.0GHz 이하, 0.7GHz 이상 1.1GHz 이하, 또는 2.2GHz 이상 2.8GHz 이하(대표적으로, 2.45GHz)인 파(波)를 발생시키는 고주파 발생기에 의하여 발생된 마이크로파를 사용하여 수행된다. 처리 압력은 10Pa 이상 5000Pa 이하, 바람직하게는 200Pa 이상 1500Pa 이하, 더 바람직하게는 300Pa 이상 1000Pa 이하로 할 수 있다. 기판 온도는 100℃ 이상 600℃ 이하(대표적으로, 400℃)로 할 수 있다. 또한, 산소와 아르곤의 혼합 가스를 사용할 수 있다.
예를 들어, 고밀도 플라스마는 2.45GHz의 마이크로파를 사용하여 생성되고, 전자 밀도가 1×1011/cm3 이상 1×1013/cm3 이하, 전자 온도가 2eV 이하, 또는 이온 에너지가 5eV 이하인 것이 바람직하다. 이러한 고밀도 플라스마 처리는, 운동 에너지가 낮은 라디칼을 생산하고, 종래의 플라스마 처리와 비교하여 플라스마 대미지가 적다. 따라서, 결함이 적은 막의 형성이 가능하다. 마이크로파를 발생시키는 안테나와, 처리되는 물체 사이의 거리는 5mm 이상 120mm 이하, 바람직하게는 20mm 이상 60mm 이하이다.
또는, 기판에 RF(radio frequency) 바이어스를 인가하는 플라스마 전원을 제공하여도 좋다. RF 바이어스의 주파수는 예를 들어, 13.56MHz 또는 27.12MHz 등일 수 있다. 고밀도 플라스마의 사용에 의하여 고밀도 산소 이온을 생산할 수 있고, 기판에 대한 RF 바이어스의 인가에 의하여, 고밀도 플라스마에 의하여 생성된 산소 이온을 처리되는 물체에 효율적으로 도입할 수 있다. 따라서, 바이어스를 기판에 인가하면서 고밀도 플라스마 처리를 수행하는 것이 바람직하다.
고밀도 플라스마 처리 후, 대기에 노출시키지 않고 연속적으로 어닐 처리를 수행하여도 좋다. 어닐 처리 후, 대기에 노출시키지 않고 연속적으로 고밀도 플라스마 처리를 수행하여도 좋다. 고밀도 플라스마 처리 및 어닐 처리를 연속하여 수행함으로써, 처리하는 동안에 불순물이 들어가는 것을 억제할 수 있다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행한 후에 어닐 처리를 수행함으로써, 산소 빈자리를 메우기 위하여 사용되지 않은, 처리되는 물체에 첨가된 불필요한 산소를 제거할 수 있다. 이 어닐 처리는 예를 들어, 램프 어닐 등에 의하여 수행할 수 있다.
고밀도 플라스마 처리의 처리 시간은 30초 이상 120분 이하, 1분 이상 90분 이하, 2분 이상 30분 이하, 또는 3분 이상 15분 이하인 것이 바람직하다.
250℃ 이상 800℃ 이하, 300℃ 이상 700℃ 이하, 또는 400℃ 이상 600℃ 이하의 온도에서의 어닐 처리의 처리 시간은, 30초 이상 120분 이하, 1분 이상 90분 이하, 2분 이상 30분 이하, 또는 3분 이상 15분 이하인 것이 바람직하다.
다음으로, 절연체(402)를 형성한다. 절연체(402)는 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, 또는 ALD(atomic layer deposition)법 등으로 형성할 수 있다.
CVD법은 플라스마를 사용하는 플라스마 강화 CVD(PECVD: plasma enhanced CVD)법, 열을 사용하는 열 CVD(TCVD: thermal CVD)법, 및 광을 사용하는 광 CVD(photo CVD)법 등으로 분류될 수 있다. 또한, CVD법은 원료 가스에 따라 금속 CVD(MCVD: metal CVD)법 및 유기 금속 CVD(MOCVD: metal organic CVD)법을 포함할 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도에서 고품질의 막을 형성할 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않기 때문에, 물체에 대한 플라스마 대미지가 적다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 또는 소자(예를 들어, 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받음으로써 차지 업(charge up)하는 경우가 있다. 이 경우, 축적된 전하에 의하여, 반도체 장치에 포함되는 배선, 전극, 또는 소자 등이 파괴될 수 있다. 한편, 플라스마를 사용하지 않는 열 CVD법을 채용하는 경우, 플라스마에 노출되는 것으로 인한 상기 대미지가 일어나지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 열 CVD법에서는, 퇴적 중에 물체가 플라스마에 노출되지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
ALD법도 물체에 대한 플라스마 대미지가 적다. ALD법은 퇴적 중에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적 방법과 달리, CVD법 및 ALD법에서는, 물체의 표면에서의 반응에 의하여 막이 형성된다. 따라서, CVD법 및 ALD법은, 물체의 형상에 거의 상관없이, 단차 피복성을 양호하게 할 수 있다. 특히 예를 들어, ALD법은 단차 피복성 및 두께의 균일성을 양호하게 할 수 있고, 종횡비가 높은 개구의 표면을 덮는 데 바람직하게 사용할 수 있다. 한편, ALD법은 퇴적 레이트가 낮기 때문에, CVD법 등의 퇴적 레이트가 높은 다른 퇴적 방법과 ALD법을 조합하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법을 사용하는 경우, 형성되는 막의 조성을 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어, CVD법 또는 ALD법에 의하여, 원료 가스의 유량비에 따라 특정한 조성을 갖는 막을 형성할 수 있다. 또한, CVD법 또는 ALD법을 사용하여, 막을 형성하는 중에 원료 가스의 유량비를 바꿈으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우에 비하여, 원료 가스의 유량비를 바꾸면서 막을 형성하는 경우에는, 반송 및 압력 조정에 걸리는 시간이 생략되기 때문에, 막 형성에 걸리는 시간을 단축할 수 있다. 따라서, 향상된 생산성으로 반도체 장치를 제작할 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
또한, 절연체(402)로 산소를 첨가하는 처리를 수행하여도 좋다. 산소를 첨가하는 처리에는, 이온 주입법 또는 플라스마 처리법 등을 사용할 수 있다. 또한, 절연체(402)에 첨가되는 산소는 과잉 산소이다.
다음으로, 도 7의 (C) 및 (D)에 도시된 바와 같이, 절연체(406a)가 되는 절연체, 반도체(406b)가 되는 반도체, 및 레지스트 마스크(430)를 형성한다.
먼저, 절연체(406a)가 되는 절연체를 절연체(402) 위에 형성한다. 절연체(406a)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 대향 타깃식 스퍼터링 장치를 사용하는 것이 특히 바람직하다. 또한, 본 명세서 등에서, 대향 타깃식 스퍼터링 장치를 사용하는 퇴적을 VDSP(vapor deposition sputtering)라고도 할 수 있다.
대향 타깃식 스퍼터링 장치를 사용하면, 절연체의 퇴적 중에 유발되는 플라스마 대미지를 저감시킬 수 있다. 따라서, 절연체 내의 산소 빈자리를 저감시킬 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용하면, 고진공에서 퇴적할 수 있다. 이러한 경우, 퇴적된 절연체 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 또는 물의 농도)를 저감시킬 수 있다.
또는, 유도 결합형 안테나 도체판을 포함하는 스퍼터링 장치를 사용하여도 좋다. 따라서, 균일성이 높은 대형의 막을 높은 퇴적 레이트로 형성할 수 있다.
퇴적은 산소를 포함하는 가스, 희가스, 또는 질소를 포함하는 가스 등을 사용하여 수행되는 것이 바람직하다. 질소를 포함하는 가스로서, 예를 들어, 질소(N2), 일산화 이질소(N2O), 또는 암모니아(NH3) 등을 사용할 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
또한, 절연체(406a)가 되는 절연체로 산소를 첨가하는 처리를 수행하여도 좋다. 산소를 첨가하는 처리에는, 이온 주입법 또는 플라스마 처리법 등을 사용할 수 있다. 또한, 절연체(406a)가 되는 절연체에 첨가되는 산소는 과잉 산소이다.
다음으로, 반도체(406b)가 되는 반도체를 절연체(406a)가 되는 절연체 위에 형성한다. 반도체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 대향 타깃식 스퍼터링 장치를 사용하는 것이 특히 바람직하다.
대향 타깃식 스퍼터링 장치를 사용하면, 반도체의 퇴적 중에 유발되는 플라스마 대미지를 저감시킬 수 있다. 따라서, 반도체 내의 산소 빈자리를 저감시킬 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용하면, 고진공에서 퇴적할 수 있다. 이러한 경우, 퇴적된 반도체 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 또는 물의 농도)를 저감시킬 수 있다.
또는, 유도 결합형 안테나 도체판을 포함하는 스퍼터링 장치를 사용하여도 좋다. 따라서, 균일성이 높은 대형의 막을 높은 퇴적 레이트로 형성할 수 있다.
퇴적은 산소를 포함하는 가스, 희가스, 또는 질소를 포함하는 가스 등을 사용하여 수행되는 것이 바람직하다. 질소를 포함하는 가스로서, 예를 들어, 질소(N2), 일산화 이질소(N2O), 또는 암모니아(NH3)를 사용할 수 있다.
다음으로, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하의 온도에서 수행할 수 있다. 제 1 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 제 1 가열 처리는 감압하에서 수행하여도 좋다. 또는, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행하고 나서, 방출된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 다른 가열 처리를 수행하는 방식으로 수행되어도 좋다. 제 1 가열 처리에 의하여, 예를 들어, 반도체의 결정성을 높일 수 있고, 수소 및 수분 등의 불순물을 제거할 수 있다. 또는, 제 1 가열 처리에서는, 산소를 사용하는 플라스마 처리를 감압하에서 수행하여도 좋다. 산소를 포함하는 플라스마 처리는 예를 들어, 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 포함하는 장치를 사용하여 수행되는 것이 바람직하다. 또는, 기판 측에 RF(radio frequency) 전압을 인가하는 플라스마 전원을 제공하여도 좋다. 고밀도 플라스마를 사용함으로써, 고밀도의 산소 라디칼을 생산할 수 있고, 기판 측에 RF 전압을 인가함으로써, 고밀도 플라스마에 의하여 발생시킨 산소 라디칼을 효율적으로 반도체(406b)에 도입할 수 있다. 또는, 상기 장치에 의하여 불활성 가스를 사용하는 플라스마 처리를 수행한 후, 방출된 산소를 보전하기 위하여 산소를 사용하는 플라스마 처리를 수행하여도 좋다.
다음으로, 도 7의 (E) 및 (F)에 도시된 바와 같이, 절연체(406a)가 되는 절연체 및 반도체(406b)가 되는 반도체를, 레지스트 마스크(430)를 사용하는 포토리소그래피법 등으로 가공하여, 절연체(406a) 및 반도체(406b)를 포함하는 다층막을 형성한다. 또한, 다층막을 형성하는 경우, 절연체(402)도 에칭되어, 얇은 영역을 갖는 경우가 있다. 즉, 절연체(402)는 다층막과 접촉하는 영역에 볼록부를 가질 수 있다.
다음으로, 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도 7의 (G) 및 (H)에 도시된 바와 같이, 도전체(416) 및 절연체(410)가 되는 절연체를 형성한다.
먼저, 도전체(416)를 형성한다. 도전체(416)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다.
또한, 도전체(416)는 다층막을 덮는다. 절연체(406a)의 측면 및 반도체(406b)의 상면 및 측면은, 상기 다층막 위에 도전체를 형성하는 데 있어서 부분적으로 손상되고, 저항이 저감된 영역이 그 후에 형성될 수 있다. 절연체(406a) 및 반도체(406b)는 각각 저항이 저감된 영역을 포함하기 때문에, 도전체(416)와 반도체(406b) 사이의 접촉 저항을 낮출 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도전체(416)를 포토리소그래피법 등으로 가공하여, 도전체(416a 및 416b)를 형성한다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 절연체(410)가 되는 절연체를 형성한다. 절연체(410)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 또는, 절연체(410)가 되는 절연체는 스핀 코팅법, 침지법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄 또는 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등으로 형성할 수 있다.
절연체(410)가 되는 절연체를 평평한 상면을 갖도록 형성하여도 좋다. 예를 들어, 절연체(410)가 되는 절연체의 상면은 막 형성 직후에 평탄성을 가져도 좋다. 또는, 막 형성 후에, 절연체(410)가 되는 절연체의 상면이 기판의 뒷면 등의 기준면에 평행하게 되도록 절연체(410)가 되는 절연체의 상부를 제거하여도 좋다. 이러한 처리를 평탄화 처리라고 한다. 평탄화 처리로서는, 예를 들어, CMP 처리 또는 드라이 에칭 처리 등을 수행할 수 있다. 그러나, 절연체(410)가 되는 절연체의 상면은 반드시 평평할 필요는 없다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 포토리소그래피법 등으로, 레지스트 마스크(431)를 절연체(410)가 되는 절연체 위에 형성한다. 여기서, 절연체(410)가 되는 절연체의 상면과, 레지스트 마스크(431) 사이의 밀착성을 향상시키기 위하여, 절연체(410)가 되는 절연체의 상면과, 레지스트 마스크(431) 사이에 유기 도포막을 형성하여도 좋다.
다음으로, 도 8의 (A) 및 (B)에 도시된 바와 같이, 개구를 절연체(410) 및 도전체(416)에 형성한다. 먼저, 레지스트 마스크(431)를 형성한 후, 도전체(416)의 상면을 노출시키기 위하여, 드라이 에칭법 등으로 절연체(410)가 되는 절연체에 제 1 가공을 수행한다. 드라이 에칭법에서는, 상술한 드라이 에칭 장치 중 임의의 것을 사용할 수 있지만, 주파수가 다른 고주파 전원이 평행 평판형 전극들에 접속되는 드라이 에칭 장치를 사용하는 것이 바람직하다.
다음으로, 드라이 에칭법 등으로 도전체(416)에 제 2 가공을 수행하여, 도전체(416a) 및 도전체(416b)로 분리한다. 또한, 절연체(410) 및 도전체(416)를 같은 포토리소그래피 공정에서 가공하여도 좋다. 같은 포토리소그래피 공정에서 가공함으로써, 제작 공정의 수를 저감시킬 수 있다. 따라서, 트랜지스터를 포함하는 반도체 장치를 높은 생산성으로 제작할 수 있다.
이때, 반도체(406b)는 노출된 영역을 갖는다. 반도체(406b)의 노출된 영역은 제 2 가공에 의하여 부분적으로 제거되는 경우가 있다. 또한, 에칭 가스의 잔류 성분 등의 불순물 원소가, 반도체(406b)의 노출된 표면에 부착되는 경우가 있다. 예를 들어, 염소계 가스를 에칭 가스로서 사용하면, 염소 등이 부착될 수 있다. 탄화수소계 가스를 에칭 가스로서 사용하면, 탄소 및 수소 등이 부착될 수 있다. 반도체(406b)의 노출된 표면에 부착된 불순물 원소를 저감시키는 것이 바람직하다. 상기 불순물 원소는, 희석된 플루오린화 수소산을 사용한 세정 처리, 오존을 사용한 세정 처리, 또는 자외선을 사용한 세정 처리 등으로 저감될 수 있다. 또한, 세정 처리를 몇 종류 조합하여 사용하여도 좋다. 이로써, 반도체(406b)의 노출된 표면, 즉 채널이 형성되는 영역은 높은 저항을 갖는다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도 8의 (C) 및 (D)에 도시된 바와 같이, 적어도 절연체(410)의 측면을 제외한 표면인, 반도체(406b)의 상면 및 측면, 절연체(406a)의 측면, 절연체(402)의 상면, 및 절연체(410)의 상면에 절연체(406c)를 형성한다. 절연체(406c)는 스퍼터링법으로 형성할 수 있다.
여기서, 절연체(406c)의 형성에 사용하는 스퍼터링 장치에 대하여 도 21 및 도 22를 참조하여 설명한다.
도 21은 스퍼터링 장치(101)의 일부를 도시한 단면도이다. 도 21에 도시된 스퍼터링 장치(101)는 부재(190), 부재(190) 위에 배치된 콜리메이터(150), 타깃 홀더(120), 타깃 홀더(120) 위에 배치된 백킹 플레이트(110), 백킹 플레이트(110) 위에 배치된 타깃(100), 백킹 플레이트(110)를 개재하여 타깃(100) 아래에 배치된 마그넷(130N) 및 마그넷(130S)을 포함하는 마그넷 유닛(130), 및 마그넷 유닛(130)을 지지하는 마그넷 홀더(132)를 포함한다. 또한, 본 명세서에서 마그넷 유닛이란 일군의 자석을 의미한다. 마그넷 유닛은 "캐소드", "캐소드 마그넷", "자기 부재", 또는 "자기 부품" 등과 교체될 수 있다.
타깃(100)과 대향되어 배치된 기판 스테이지(170) 및 기판 스테이지(170)에 의하여 지지된 기판(160)을 도시하였다. 도 21에는 마그넷 유닛(130)에 의하여 형성되는 자력선(180a) 및 자력선(180b)도 도시하였다.
타깃 홀더(120) 및 백킹 플레이트(110)는 볼트에 의하여 서로 고정되며, 같은 전위를 갖는다. 타깃 홀더(120)는 백킹 플레이트(110)를 개재하여 타깃(100)을 지지하는 기능을 갖는다.
백킹 플레이트(110)는 타깃(100)을 고정하는 기능을 갖는다.
스퍼터링 장치(101)는 백킹 플레이트(110) 내부 또는 아래에 수로를 가져도 좋다. 수로를 통하여 유체(流體)(공기, 질소, 희가스, 물, 또는 기름 등)를 흘림으로써, 스퍼터링 시에, 타깃(100)의 온도 상승으로 인한 방전 이상 또는 타깃(100) 등의 부품의 변형으로 인한 스퍼터링 장치(101)의 대미지를 방지할 수 있다. 이러한 경우, 백킹 플레이트(110)와 타깃(100)을 접합제에 의하여 서로 접착시키면, 냉각 성능이 높아지기 때문에 바람직하다.
타깃 홀더(120)와 백킹 플레이트(110) 사이에 개스킷을 제공하면, 외부 또는 수로로부터 스퍼터링 장치(101)로 불순물이 들어가기 어려워지기 때문에 바람직하다.
마그넷 유닛(130)에서, 마그넷(130N) 및 마그넷(130S)은 타깃(100) 측의 이들 면들이 반대의 극성을 갖도록 배치된다. 여기서는, 타깃(100) 측의 마그넷(130N)의 극이 N극이고, 타깃(100) 측의 마그넷(130S)의 극이 S극인 경우에 대하여 설명한다. 또한, 마그넷 유닛(130)에서의 마그넷 및 극성의 배치는, 도 21에 도시된 것에 한정되지 않는다.
자력선(180a)은 타깃(100) 상면 근방에서의 수평 자기장을 형성하는 자력선 중 하나이다. 타깃(100) 상면 근방은 예를 들어, 타깃(100)의 상면으로부터의 수직 거리가 0mm 이상 10mm 이하, 특히 0mm 이상 5mm 이하인 영역에 상당한다.
자력선(180b)은, 마그넷 유닛(130) 상면으로부터 수직 거리 d만큼 떨어진 면에 수평 자기장을 형성하는 자력선 중 하나이다. 수직 거리 d는 예를 들어, 0mm 이상 20mm 이하 또는 5mm 이상 15mm 이하이다.
퇴적 시, 타깃 홀더(120)에 인가되는 전위(V1)는 예를 들어, 기판 스테이지(170)에 인가되는 전위(V2)보다 낮다. 기판 스테이지(170)에 인가되는 전위(V2)는 예를 들어, 접지 전위이다. 마그넷 홀더(132)에 인가되는 전위(V3)는 예를 들어, 접지 전위이다. 또한, 전위(V1, V2, 및 V3)는 상술한 기재에 한정되지 않는다. 타깃 홀더(120), 기판 스테이지(170), 및 마그넷 홀더(132) 모두에 반드시 전위를 공급할 필요는 없다. 예를 들어, 기판 스테이지(170)는 전기적으로 부유 상태이어도 좋다.
도 21에는 백킹 플레이트(110) 및 타깃 홀더(120)가 마그넷 유닛(130) 및 마그넷 홀더(132)와 전기적으로 접속되지 않는 예를 도시하였지만, 전기 접속은 이에 한정되지 않는다. 예를 들어, 백킹 플레이트(110) 및 타깃 홀더(120)는 마그넷 유닛(130) 및 마그넷 홀더(132)와 전기적으로 접속되어도 좋고, 백킹 플레이트(110), 타깃 홀더(120), 마그넷 유닛(130), 및 마그넷 홀더(132)는 전위가 같아도 좋다.
스퍼터링 장치(101)에 퇴적 가스(예를 들어, 산소, 질소, 또는 아르곤 등의 희가스)를 흘리고, 스퍼터링 장치(101)의 압력을 일정(예를 들어, 0.05Pa 이상 10Pa 이하, 바람직하게는 0.1Pa 이상 0.8Pa 이하)하게 하는 조건하에서 전위(V1)를 타깃 홀더(120)에 인가하면, 마그넷 유닛(130)에 의하여 형성된 자기장에 플라스마가 형성된다. 플라스마의 전위는 전위(V1)보다 높은 전위(Vp)이다. 이때, 플라스마 내의 양이온은 전위(Vp)와 전위(V1) 사이의 전위차에 의하여 타깃(100)을 향하여 가속된다. 그리고, 양이온이 타깃(100)과 충돌되어 스퍼터링 입자가 방출된다. 기판(160)에 도달된, 방출된 스퍼터링 입자는 퇴적되어 막을 형성한다.
일반적으로 스퍼터링 장치에서는, 종횡비가 높은, 작은 개구의 바닥 부분에는 스퍼터링 입자가 도달되기 어렵다. 또한, 기판에 대하여 비스듬한 방향으로 나는 스퍼터링 입자가 개구의 상부 근방에 퇴적되어, 개구의 상부의 폭을 좁힌다. 이러한 경우, 스퍼터링 입자는 개구에 형성되지 않는다.
한편, 상술한 구조를 갖는 스퍼터링 장치를 사용함으로써, 기판(160)의 형성면에 대하여 비스듬한 방향으로 나는 방출된 스퍼터링 입자는 콜리메이터(150)에 부착된다. 즉, 타깃(100)과 기판(160) 사이에 제공한 콜리메이터(150)를 통과한, 기판(160)에 대하여 수직 성분을 갖는 스퍼터링 입자가 기판에 도달된다. 따라서, 스퍼터링 입자는 기판에 대하여 평행한 면에 퇴적된다. 한편, 스퍼터링 입자는 기판에 대하여 수직인 면에는 퇴적되지 않거나, 또는 기판에 대하여 수직인 면에 퇴적되는 양이 기판에 대하여 평행한 면에 퇴적되는 양보다 적다. 따라서, 상술한 구조를 갖는 스퍼터링 장치를 사용함으로써, 도 8의 (C) 및 (D)에 도시된 바와 같이, 기판에 대하여 수직인 면을 제외한 절연체(406c)를 면 위에 형성할 수 있다.
타깃(100)과 콜리메이터(150) 사이의 수직 거리 및 기판(160)과 콜리메이터(150) 사이의 수직 거리는, 형성하는 막의 품질에 따라 적절히 변화시킬 수 있다. 따라서, 도 22에 도시된 바와 같이, 콜리메이터(150)는 가동부(151) 및 가동부(152)를 포함하여도 좋다. 가동부(151)를 포함함으로써, 콜리메이터(150)를 사용할지 여부를 쉽게 선택할 수 있다. 가동부(152)를 포함함으로써, 콜리메이터(150)와 기판(160) 사이의 수직 거리 및 콜리메이터(150)와 타깃(100) 사이의 수직 거리를 쉽게 조정할 수 있다.
또는, 롱 스로 스퍼터링(long throw sputtering)법을 사용할 수도 있다. 롱 스로 스퍼터링법에서는, 타깃(100)과 기판(160) 사이의 수직 거리를 크게 함으로써, 스퍼터링 입자의 입사 방향을 기판(160)에 대하여 실질적으로 수직으로 할 수 있다. 따라서, 콜리메이터(150)를 사용하지 않아도, 기판에 대하여 수직인 면을 제외한 절연체(406c)를 면 위에 형성할 수 있다. 또한, 기판(160)과 타깃(100) 사이의 수직 거리는 150mm 이상 500mm 이하이다. 또한, 롱 스로 스퍼터링법과 콜리메이터(150)의 조합을 채용하여도 좋다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도 8의 (E) 및 (F)에 도시된 바와 같이, 절연체(412)가 되는 절연체, 도전체(404a)가 되는 도전체, 및 도전체(404b)가 되는 도전체를 형성한다.
먼저, 절연체(412)가 되는 절연체를 절연체(410) 및 절연체(406c) 위에 형성한다. 절연체(412)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도전체(404a)가 되는 도전체 및 도전체(404b)가 되는 도전체를 형성한다. 도전체(404a)가 되는 도전체 및 도전체(404b)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 도전체(404a)가 되는 도전체 및 도전체(404b)가 되는 도전체는 절연체(410) 등에 형성되는 개구를 메우도록 형성된다. 따라서, CVD법(특히, MCVD법)이 바람직하다. MCVD법으로 형성하는 도전체의 밀착성을 높이기 위하여, ALD법 등으로 형성한 도전체와 CVD법으로 형성한 도전체의 적층막이 바람직한 경우가 있다. 예를 들어, 질화 타이타늄과 텅스텐이 이 순서대로 형성된 적층막을 사용할 수 있다.
다음으로, 도 9의 (A) 및 (B)에 도시된 바와 같이, 절연체(410)가 노출되도록 도전체(404a), 도전체(404b), 절연체(412), 및 절연체(406c)를 CMP 처리 등으로 제거한다. 여기서는, 절연체(410)를 스토퍼층(stopper layer)으로서 사용할 수 있고, 절연체(410)의 두께가 저감되는 경우가 있다. 따라서, 완성된 트랜지스터에서 도전체(404a) 및 도전체(404b)의 저항이 충분히 낮아지도록 절연체(410)를 충분한 두께를 갖도록 함으로써, 특성의 편차가 적은 복수의 트랜지스터를 제작할 수 있다.
또한, CMP 처리는 한 번만 수행하여도 좋고, 복수 회 수행하여도 좋다. CMP 처리를 복수 회 수행하는 경우에는, 높은 연마 레이트로 제 1 연마를 수행하고, 낮은 연마 레이트로 마지막의 연마를 수행하는 것이 바람직하다. 연마 레이트가 다른 연마 단계를 조합하여 수행함으로써, 연마되는 표면의 평탄성을 더 높일 수 있다.
다음으로, 도전체(420)가 되는 도전체를 형성한다. 또한, 도전체(420)는 적층 구조를 가져도 좋다. 도전체(420)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 다음으로, 도전체(420)가 되는 도전체를 포토리소그래피법 등으로 가공하여, 도전체(420)를 형성한다.
다음으로, 도 9의 (C) 및 (D)에 도시된 바와 같이, 절연체(408)를 절연체(410) 및 도전체(420) 위에 형성한다. 절연체(408)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 산소를 포함하는 플라스마를 사용하여 산화 알루미늄을 절연체(408)로서 형성하면, 상기 플라스마 내의 산소가 과잉 산소(exO)로서 절연체(410)의 상면에 첨가될 수 있기 때문에 바람직하다. 과잉 산소는, 절연체(410)를 통하여 산소를 공급함으로써 절연체(408)에 첨가될 수 있다. 여기서, 대량의 과잉 산소를 포함하는 혼합 영역이, 절연체(408)와 절연체(410) 사이의 계면과 이 계면 근방에 형성될 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
또한, 절연체(408)를 형성한 후 임의의 타이밍에서, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리에 의하여, 절연체(410) 및 혼합 영역(414)에 포함되는 과잉 산소가 절연체(412), 절연체(402), 절연체(406c), 및 절연체(406a)를 통과하여 반도체(406b)까지 이동한다. 상술한 바와 같이 과잉 산소가 반도체(406b)까지 이동하기 때문에, 반도체(406b)의 결함(산소 빈자리)을 저감시킬 수 있다.
또한, 제 2 가열 처리는, 절연체(410) 및 혼합 영역(414)의 과잉 산소가 반도체(406b)까지 확산되는 온도에서 수행할 수 있다. 예를 들어, 제 2 가열 처리에 대해서는 제 1 가열 처리의 기재를 참조하여도 좋다. 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도에서 수행되는 것이 바람직하다. 제 2 가열 처리는 제 1 가열 처리보다 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하 낮은 온도에서 수행되는 것이 바람직하다. 이로써, 절연체(402) 등으로부터 필요 이상의 과잉 산소가 방출되는 것을 억제할 수 있다. 또한, 막 형성 시의 가열을 제 2 가열 처리와 동등한 가열 처리로서 기능시킬 수 있으면, 제 2 가열 처리를 반드시 수행할 필요는 없다.
도시되지 않았지만, 도전체(416a)에 도달되는 개구 및 도전체(416b)에 도달되는 개구를 절연체(408) 및 절연체(410)에 형성하고, 배선으로서 기능하는 도전체를 개구들에 형성하여도 좋다. 또는, 도전체(404)에 도달되는 개구를 절연체(408)에 형성하고, 배선으로서 기능하는 도전체를 개구에 형성하여도 좋다.
상술한 단계를 거쳐, 도 1의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
실시형태 1에서는, 본 발명의 일 형태에 대하여 설명하였다. 다만, 본 발명의 일 형태는 상술한 예에 한정되지 않는다. 즉, 본 발명의 다양한 형태가 본 실시형태 및 다른 실시형태에 기재되어 있기 때문에, 본 발명의 일 형태는 특정한 실시형태에 한정되지 않는다. 본 발명의 일 형태로서, 산화물 반도체를 반도체로서 사용한 예를 기재하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 조건에 따라, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등을 본 발명의 일 형태에 사용하여도 좋다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명하는 다른 구조 및 방법 중 임의의 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 2)
<트랜지스터 구조 2>
도 1의 (A) 내지 (C)와 다른 구조를 갖는 트랜지스터 및 그 제작 방법에 대하여 도 2의 (A) 내지 (C)를 참조하여 설명한다. 도 2의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다. 도 2의 (A)는 상면도이고, 도 2의 (B) 및 (C)는 각각 도 2의 (A)의 일점쇄선 A1-A2 및 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 2의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 2의 (B)의 트랜지스터에서, 절연체(410)의 측면과 도전체(416a)의 상면 사이의 각도 θ는 0°보다 크고 90° 미만이고, 절연체(410)의 측면에 절연체(406c)를 형성한다. 각도 θ는 바람직하게는 75° 이상 90° 미만, 더 바람직하게는 80° 이상 90° 미만, 더욱 바람직하게는 85° 이상 90° 미만이다. 도전체(404)의 저면과 중첩되는 영역에서보다, 절연체(412)를 개재하여 도전체(404)의 측면과 중첩되는 영역에서 절연체(406c)를 더 얇게 형성한다. 다른 구성 요소에 대해서는, 도 1의 (A) 내지 (C)에서의 트랜지스터에 대한 기재를 참조한다.
<트랜지스터의 제작 방법 2>
먼저, 실시형태 1에서 설명한 도 7의 (H)에 도시된 단계까지의 단계를 수행한다.
다음으로, 절연체(410)의 측면과 도전체(416a)의 상면 사이의 각도 θ가 0°보다 크고 90° 미만이 되도록 절연체(410)의 측면을 형성한다. 그리고, 실시형태 1에서 설명한 막 형성 장치를 사용하여 절연체(406c)를 형성한다. 여기서, 예를 들어, 각도 θ가 작을수록, 스퍼터링 입자의 퇴적 가능성이 높아지고, 절연체(406c)가 절연체(410)의 측면에 두껍게 형성된다. 각도 θ가 커질수록, 절연체(406c)가 절연체(410)의 측면에 얇게 형성된다. 이러한 식으로, 절연체(410)의 측면에 형성되는 절연체(406c)의 두께를 각도 θ에 의하여 조정할 수 있다. 즉, 형성되는 오프셋 영역의 폭인 L1을 저감시킬 수 있다. 따라서, t1은 L1보다 크고, L1/t1은 1 미만이다.
다음 단계는, 실시형태 1에서 기재한 트랜지스터의 제작 방법 1에서 설명한 단계와 비슷한 방식으로 수행할 수 있다.
상술한 단계를 거쳐, 도 2의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명하는 다른 구조 및 방법 중 임의의 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 3)
<트랜지스터 구조 3 및 4>
도 1의 (A) 내지 (C)와 다른 구조를 갖는 트랜지스터 및 그 제작 방법에 대하여 도 3의 (A) 내지 (C) 및 도 4의 (A) 내지 (C)를 참조하여 설명한다. 도 3의 (A) 내지 (C) 및 도 4의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 3의 (A) 내지 (C) 및 도 4의 (A) 내지 (C)에 도시된 트랜지스터에 대하여 설명한다. 도 3의 (A) 및 도 4의 (A)는 상면도이다. 도 3의 (B)는 도 3의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 3의 (C)는 도 3의 (A)에 도시된 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 3의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 4의 (B)는 도 4의 (A)에 도시된 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 4의 (C)는 도 4의 (A)에 도시된 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 4의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 3의 (A) 내지 (C) 및 도 4의 (A) 내지 (C)의 트랜지스터에서는, 절연체(406c2)(도 4의 (A) 내지 (C)의 절연체(406c)), 절연체(412), 도전체(404a), 및 도전체(404b)도 절연체(410)의 상면의 일부 영역에 형성된다. 다른 구성 요소에 대해서는, 도 1의 (A) 내지 (C)의 트랜지스터 또는 도 2의 (A) 내지 (C)의 트랜지스터에 대한 기재를 참조한다.
도 3의 (A) 내지 (C) 및 도 4의 (A) 내지 (C)의 트랜지스터에서, 게이트 전극으로서 기능하는 도전체(404a) 및 도전체(404b)의 일부가 배선으로서 기능하여도 좋다. 즉, 절연체(406c) 및 절연체(412)를 개재하여 절연체(410) 위에 형성된 도전체(404a 및 404b)의 일부는, 트랜지스터 구조 1에서의 도전체(420)에 상당한다. 즉, 상기 구조에서, t2는 도전체(416a) 또는 도전체(416b)와, 절연체(410) 위의 도전체(404a)의 일부 사이의 수직 거리이다. 또한, 절연체(406c2), 절연체(412), 도전체(404a), 및 도전체(404b)는 동시에 형성되기 때문에, 절연체(406c2)(도 4의 (A) 내지 (C)의 절연체(406c)) 및 절연체(412)는 절연체(410)의 상면과, 절연체(410) 위에 형성된 도전체(404a)의 일부 사이에 배치된다. 따라서, 절연체(410), 절연체(406c2)(도 4의 (A) 내지 (C)의 절연체(406c)), 및 절연체(412)의 총 두께의 길이 t2를 충분히 크게 할 수 있으면, 기생 용량을 저감시킬 수 있다.
<트랜지스터의 제작 방법 3 및 4>
도 3의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 아래에서 설명한다.
먼저, 실시형태 1에서 설명한 도 8의 (F)에 도시된 단계까지의 단계를 수행한다.
다음으로, 절연체(406c), 절연체(412), 도전체(404a), 및 도전체(404b)를 포토리소그래피법 등으로 형성한다. 이 구조에 의하여, 트랜지스터 구조 1에서의 도전체(420)에 상당하는 도전체를 도전체(404a) 및 도전체(404b)를 사용하여 동시에 형성할 수 있다.
다음으로, 절연체(408)를 형성한다.
상술한 단계를 거쳐, 도 3의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
도 4의 (A) 내지 (C)의 트랜지스터에서는, 도 2의 (A) 내지 (C)에 도시된 트랜지스터와 비슷한 단계에서 절연체(406c), 절연체(412), 도전체(404a), 및 도전체(404b)를 형성한다. 그리고, 원하는 형상을 각각 갖는 절연체(406c), 절연체(412), 도전체(404a), 및 도전체(404b)를 포토리소그래피법으로 형성한다. 이 구조에 의하여, 트랜지스터 구조 1에서의 도전체(420)에 상당하는 도전체를 도전체(404a) 및 도전체(404b)를 사용하여 형성할 수 있다.
상술한 단계를 거쳐, 도 4의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명하는 다른 구조 및 방법 중 임의의 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 4)
<트랜지스터 구조 5 및 6>
도 1의 (A) 내지 (C)와 다른 구조를 갖는 트랜지스터 및 그 제작 방법에 대하여 도 5의 (A) 내지 (C) 및 도 6의 (A) 내지 (C)를 참조하여 설명한다. 도 5의 (A) 내지 (C) 및 도 6의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 5의 (A) 내지 (C) 및 도 6의 (A) 내지 (C)에 도시된 트랜지스터에 대하여 설명한다. 도 5의 (A) 및 도 6의 (A)는 상면도이다. 도 5의 (B)는 도 5의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 5의 (C)는 도 5의 (A)에 도시된 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 5의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 6의 (B)는 도 6의 (A)에 도시된 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 6의 (C)는 도 6의 (A)에 도시된 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 6의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 5의 (A) 내지 (C) 및 도 6의 (A) 내지 (C)에 도시된 트랜지스터에서, 도전체(416a) 및 도전체(416b)는 반도체(406b) 위에만 형성되어 있다. 다른 구성 요소에 대해서는, 도 1의 (A) 내지 (C)의 트랜지스터 또는 도 2의 (A) 내지 (C)의 트랜지스터에 대한 기재를 참조한다.
<트랜지스터의 제작 방법 5 및 6>
도 5의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 아래에서 설명한다.
먼저, 실시형태 1에서 설명한 도 7의 (A) 및 (B)에 도시된 단계까지의 단계를 수행한다.
그리고, 절연체(406a) 및 반도체(406b)를 형성한 후, 도전체(416)를 형성한다. 다음으로, 포토리소그래피법 등으로 레지스트를 도전체(416) 위에 형성하고, 레지스트를 마스크로서 사용하여 도전체(416)에 대하여 제 1 에칭을 수행한다. 그리고, 레지스트를 제거한 후, 도전체(416)를 마스크로서 사용하여 제 2 에칭을 수행한다. 제 2 에칭은 절연체(406a) 및 반도체(406b)에 대하여 수행된다.
이후의 단계는, 실시형태 1에서의 도 7의 (G) 및 (H)에 도시된 단계 후의 단계와 비슷하다. 상술한 단계를 거쳐, 도 5의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
도 6의 (A) 내지 (C)에 도시된 트랜지스터에서는, 도 5의 (A) 내지 (C)에 도시된 트랜지스터와 비슷한 방식으로 절연체(406a), 반도체(406b), 및 도전체(416)가 형성된다. 그리고, 도 2의 (A) 내지 (C)에 도시된 트랜지스터와 비슷한 단계를 거쳐, 트랜지스터를 형성하는 것이 바람직하다.
상술한 단계를 거쳐, 도 6의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명하는 다른 구조 및 방법 중 임의의 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 5)
<트랜지스터 구조 7>
본 발명의 일 형태에 따른 반도체 장치에 포함되는 트랜지스터의 구조에 대하여 아래에서 설명한다.
도 10의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다. 도 10의 (A)는 상면도이다. 도 10의 (B)는 도 10의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이고, 채널 길이 방향의 단면 형상을 도시한 것이다. 도 10의 (C)는 도 10의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이고, 채널 폭 방향의 단면 형상을 도시한 것이다. 또한, 도면의 간략화를 위하여, 도 10의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 10의 (A) 내지 (C)에 도시된 트랜지스터는 기판(400) 위의 도전체(413) 및 절연체(401), 도전체(413) 및 절연체(401) 위의 절연체(402), 절연체(402) 위의 절연체(406a), 절연체(406a) 위의 반도체(406b), 반도체(406b)의 상면과 접촉하는 영역을 각각 포함하는 도전체(416a) 및 도전체(416b), 절연체(402), 도전체(416a), 및 도전체(416b)의 상면과 접촉하고 개구를 갖는 절연체(410), 도전체(416a)의 측면 및 반도체(406b)의 상면 및 측면과 접촉하는 절연체(406c), 절연체(406c) 위의 절연체(406d), 절연체(406d)의 상면 및 절연체(410)의 개구의 측면과 접촉하는 절연체(412), 및 절연체(412), 절연체(406c), 및 절연체(406d)를 개재하여 반도체(406b) 위에 배치되는, 도전체(404a) 및 도전체(404b)를 포함하는 도전체(404)를 포함한다. 또한, 도전체(404b)는 도전체(404a) 및 절연체(412)를 개재하여 절연체(410)의 개구의 측면과 대향한다. 도전체(404a) 및 도전체(404b) 위의 도전체(420), 및 절연체(412) 및 도전체(420) 위의 절연체(408)가 트랜지스터 위에 배치된다. 또는, 도전체(413) 및 절연체(401)를 반드시 제공할 필요는 없고, 도 56의 (A) 내지 (C)에 도시된 바와 같이 도전체(413) 및 절연체(401)가 없는 구조도 사용하여도 좋다.
절연체(406c) 및 절연체(406d)는 각각, 반도체(406b)에 포함되는, 산소 외의 원소를 적어도 하나 포함하는 것이 바람직하다. 이에 의하여, 반도체(406b)와 절연체(406c) 사이의 계면, 및 절연체(406c)와 절연체(406d) 사이의 계면에서 결함이 생성되는 것을 억제할 수 있다. 또한, 절연체(406c) 및 절연체(406d)의 결정성을 향상시킬 수 있다.
반도체(406b) 및 절연체(406c)는 각각 나중에 설명하는 CAAC-OS를 포함하는 것이 바람직하다. 또한, 절연체(406d)는 CAAC-OS를 포함하는 것이 바람직하다. 또한, 절연체(406a)는 CAAC-OS를 포함하는 것이 바람직하다.
이 트랜지스터에서, 도전체(404a 및 404b)는 제 1 게이트 전극으로서 기능한다. 도전체(404a 및 404b) 중 적어도 하나가 산소를 투과시키기 어려운 도전체인 것이 바람직하다. 예를 들어, 산소를 투과시키기 어려운 도전체를 하층인 도전체(404a)로서 형성하면, 도전체(404b)의 산화로 인한 도전율의 저하를 방지할 수 있다. 절연체(412)는 제 1 게이트 절연체로서 기능한다.
도전체(413)는 제 2 게이트 전극으로서 기능한다. 도전체(413)는 산소를 투과시키기 어려운 도전체를 포함하는 적층 구조를 가질 수 있다. 산소를 투과시키기 어려운 도전체를 포함하는 적층 구조는, 도전체(413)의 산화로 인한 도전율의 저하를 방지할 수 있다. 절연체(402)는 제 2 게이트 절연체로서 기능한다. 도전체(413)에 인가되는 전위는 트랜지스터의 문턱 전압을 제어할 수 있다. 제 1 게이트 전극이 제 2 게이트 전극에 전기적으로 접속되면, 도전 상태에 있는 전류(온 상태 전류)를 증가시킬 수 있다. 또한, 제 1 게이트 전극의 기능 및 제 2 게이트 전극의 기능은 교체되어도 좋다.
도전체(416a) 및 도전체(416b)는 소스 전극 및 드레인 전극으로서 기능한다. 또한, 도전체의 도전율은 2단자 방식 등에 의하여 측정할 수 있다.
따라서, 도전체(404)에 인가되는 전위에 의하여, 반도체(406b)의 저항을 제어할 수 있다. 즉, 도전체(404)에 인가되는 전위에 의하여, 도전체(416a)와 도전체(416b) 사이의 도통 또는 비도통을 제어할 수 있다.
도 10의 (B)에 도시된 바와 같이, 반도체(406b)의 상면은 도전체(416a 및 416b)와 접촉한다. 또한, 게이트 전극으로서 기능하는 도전체(404)의 전계로 반도체(406b)를 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계로 반도체가 전기적으로 둘러싸인 구조를 s-channel(surrounded channel) 구조라고 한다. 따라서, 채널이 반도체(406b) 전체에 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스와 드레인 사이에 대량의 전류를 흘릴 수 있기 때문에, 온 상태 전류를 증가시킬 수 있다. 또한, 도전체(404)의 전계로 반도체(406b)가 둘러싸여 있기 때문에, 오프 상태 전류를 저감시킬 수 있다.
본 실시형태에서의 트랜지스터는, 게이트 전극으로서 기능하는 영역이 절연체(410) 등에 형성되는 개구를 메우도록 자기 정합적으로 형성되기 때문에, TGSA s-channel FET(trench-gate self-aligned s-channel FET)라고 할 수도 있다.
여기서, 도 10의 (B)에서는, 도전체(404)와 중첩되는 반도체(406b)의 영역의 상면과, 도전체(404)의 저면 사이의 길이를 t1이라고 표기한다. 도 10의 (B)에서는, 도전체(416a)의 저면과 중첩되는 반도체(406b)의 영역과, 도전체(404)의 저면과 중첩되는 반도체(406b)의 영역 사이의 길이를 L1이라고 표기한다. 또는, 도전체(416b)의 저면과 중첩되는 반도체(406b)의 영역과, 도전체(404)의 저면과 중첩되는 반도체(406b)의 영역 사이의 길이를 L1이라고 표기한다.
트랜지스터에 있어서, 반도체(406b)에서 채널이 형성되는 영역(도전체(404)와 반도체(406b)가 서로 중첩되는 영역)과, 소스 영역 또는 드레인 영역(도전체(416a) 또는 도전체(416b)가 반도체(406b)와 중첩되는 영역) 사이에 L1을 갖는 영역이 형성된다. L1을 갖는 영역은 트랜지스터의 오프 상태 전류를 저감시킬 수 있지만, L1을 갖는 영역이 지나치게 크면 트랜지스터의 온 상태 전류가 저감될 수 있다.
반도체(406b)에서 채널이 형성되는 영역을 절연체(406c) 및 절연체(406d)로 덮음으로써, 인접한 절연체에 포함되는 산소 외의 원소(수소 및 실리콘 등)가 채널이 형성되는 영역으로 들어가는 것을 절연체(406c) 및 절연체(406d)로 방지할 수 있다. 따라서, 절연체(406c) 및 절연체(406d)는 적어도 반도체(406b) 위에 형성될 수 있다.
절연체(412)를 개재하여 도전체(404)의 측면에 절연체(406c) 및 절연체(406d)를 제공하지 않거나, 또는 절연체(412)를 개재하여 도전체(404)의 저면과 중첩되는 영역에서보다 절연체(412)를 개재하여 도전체(404)의 측면을 덮는 영역에서 절연체(406c) 및 절연체(406d)를 더 얇게 형성함으로써, L1을 저감시킬 수 있다. 따라서, t1은 L1보다 크고, L1/t1은 1 미만이다.
도 10의 (B) 및 도 11의 (A)에서, 도전체(416a) 또는 도전체(416b)와 도전체(420) 사이의 길이를 t2라고 표기한다. 또한, 도 10의 (B)에서, 도전체(416a)와 도전체(416b) 사이의 길이를 L2라고 표기한다.
트랜지스터가 소형화될수록, 트랜지스터 근방의 기생 용량은 무시할 수 없는 큰 문제가 된다. 예를 들어, 도전체(420)와 도전체(416a) 또는 도전체(416b) 사이에 기생 용량이 형성되는 경우가 있다. 채널이 형성되는 영역 근방에 큰 기생 용량이 있으면, 예를 들어, 트랜지스터 동작은 기생 용량을 충전하는 시간이 필요하기 때문에, 트랜지스터의 응답성뿐만 아니라 반도체 장치의 응답성도 저하된다. 또한, 기생 용량을 충전하기 위한 여분의 소비전력에 의하여, 복수의 트랜지스터를 포함하는 회로의 소비전력이 증가된다. 따라서, t2는 게이트 용량과 비교하여 기생 용량을 무시할 수 있을 정도로 충분한 길이인 것이 바람직하다.
트랜지스터가 소형화될수록 L2는 저감되어, 도전체(404a) 및 도전체(404b)에 충분히 큰 전압을 인가하기가 어려워진다. 그러나, t2가 충분한 길이를 가지면, 도전체(404a)의 저항 및 도전체(404b)의 저항을 저감시킬 수 있다. 따라서, t2는 적어도 L2보다 크고, t2/L2가 1.5 이상 2 이하인 것이 바람직하다.
도 11의 (A) 및 (B)는 각각 본 실시형태에서의 트랜지스터의 절연체(410)에 제공되는 개구의 확대도이다. 절연체(406d)의 상면은 도전체(416a) 및 도전체(416b)의 상면과 실질적으로 높이가 같다. 또한, 절연체(406d)의 상면은, 절연체(406d)가 도전체(404a) 및 도전체(404b)의 저면과 중첩되는 영역에서, 도전체(404a)와 가까운 면이다. 이상적으로는, 도 11의 (A)에 도시된 바와 같이, 절연체(406d)의 상면은 도전체(416a 및 416b)의 상면과 높이가 같은 것이 바람직하다.
절연체(406c)의 상면은 반도체(406b)와 도전체(416a 및 416b) 사이의 계면과 실질적으로 높이가 같은 것이 바람직하다. 또한, 절연체(406c)의 상면은, 절연체(406c)가 도전체(404a) 및 도전체(404b)의 저면과 중첩되는 영역에서, 도전체(404a)와 가까운 면이다. 이상적으로는, 절연체(406c)의 상면은, 반도체(406b)와 도전체(416a 및 416b) 사이의 계면과 높이가 같은 것이 바람직하다. 또한, 절연체(406c)는 적어도 반도체(406b) 중 오버 에칭된 부분을 메워야 하지만, 이에 한정되지 않고, 도 11의 (B)에 도시된 바와 같이, 절연체(406c)의 상면은 반도체(406b)와 도전체(416a 및 416b) 사이의 계면보다 상방에 있어도 좋다.
본 실시형태의 트랜지스터는 절연체(406c 및 406d)의 2개의 절연체가 반도체(406b) 위에 제공되는 구조를 갖지만, 이에 한정되지 않고, 적층된 3개 이상의 층이 제공되어도 좋다.
기판(400)으로서는, 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용할 수 있다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 반도체 기판으로서는, 예를 들어, 실리콘 또는 저마늄 등으로 이루어진 단체(單體) 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨 등으로 이루어진 화합물 반도체 기판을 사용한다. 상술한 반도체 기판에 절연체 영역을 제공한 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등을 사용한다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판 등을 사용한다. 금속 질화물을 포함하는 기판 또는 금속 산화물을 포함하는 기판 등을 사용한다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 또는 반도체 또는 절연체가 제공된 도전체 기판 등을 사용한다. 또는, 이들 중 어느 기판 위에 소자를 제공한 것을 사용하여도 좋다. 기판에 제공하는 소자로서는, 용량 소자, 레지스터, 스위칭 소자, 발광 소자, 또는 기억 소자 등을 사용한다.
또는, 기판(400)으로서 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판 위에 트랜지스터를 제공하는 방법으로서는, 비플렉시블 기판 위에 트랜지스터를 형성한 다음에 트랜지스터를 분리하여, 플렉시블 기판인 기판(400)으로 전치하는 방법이 있다. 이 경우, 비플렉시블 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판(400)으로서는 섬유를 포함하는 시트, 필름, 또는 포일을 사용하여도 좋다. 기판(400)은 탄성을 가져도 좋다. 기판(400)은, 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판(400)은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(400)은, 예를 들어, 두께가 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하의 영역을 갖는다. 기판(400)의 두께가 얇으면, 트랜지스터를 포함하는 반도체 장치의 중량을 저감시킬 수 있다. 기판(400)의 두께가 얇으면, 유리 등을 사용한 경우에도, 기판(400)이 탄성, 또는 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 따라서, 떨어뜨리는 것 등으로 인하여 기판(400) 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
플렉시블 기판인 기판(400)에는 예를 들어, 금속, 합금, 수지, 유리, 또는 그 섬유를 사용할 수 있다. 플렉시블 기판(400)의 선 팽창계수가 낮으면, 환경에 기인한 변형이 억제되므로 바람직하다. 플렉시블 기판(400)은 예를 들어, 선 팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선 팽창계수가 낮기 때문에 플렉시블 기판(400)에 바람직하게 사용된다.
또한, 트랜지스터의 전기 특성은, 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체로 트랜지스터가 둘러싸일 때 안정될 수 있다. 예를 들어, 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체를, 절연체(408)로서 사용할 수 있다.
산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 가져도 좋다.
예를 들어, 절연체(408)는 산화 알루미늄, 산화 마그네슘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼으로 형성될 수 있다. 또한, 절연체(408)는 산화 알루미늄을 포함하는 것이 바람직하다. 예를 들어, 산소를 포함하는 플라스마를 사용하여 절연체(408)가 형성되면, 절연체(408)의 하지층이 되는 절연체(410) 또는 절연체(412)의 측면에 산소를 첨가할 수 있다. 첨가된 산소는 절연체(410) 또는 절연체(412) 내에서 과잉 산소가 된다. 절연체(408)가 산화 알루미늄을 포함하면, 수소 등의 불순물이 반도체(406b)로 들어가는 것을 억제할 수 있다. 또한, 예를 들어, 절연체(408)가 산화 알루미늄을 포함하면, 상기 절연체(410) 및 절연체(412)에 첨가된 과잉 산소의 외방 확산을 저감시킬 수 있다.
절연체(402)는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 절연체(402)는 산화 실리콘 또는 산화 질화 실리콘을 포함하는 것이 바람직하다.
또한, 절연체(410)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(410)는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 구멍을 갖는 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 또는, 절연체(410)는 수지와, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 및 구멍을 갖는 산화 실리콘 중 하나의 적층 구조를 갖는 것이 바람직하다. 열적으로 안정적인 산화 실리콘 또는 산화 질화 실리콘이 수지와 조합되면, 이 적층 구조는 열적인 안정성과 낮은 비유전율을 가질 수 있다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
절연체(412)는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 절연체(412)에는, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다.
또한, 절연체(412)는 유전율이 높은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(412)는 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물, 알루미늄 및 하프늄을 포함하는 산화 질화물, 실리콘 및 하프늄을 포함하는 산화물, 또는 실리콘 및 하프늄을 포함하는 산화 질화물 등을 포함하는 것이 바람직하다. 절연체(412)는 산화 실리콘 또는 산화 질화 실리콘과, 유전율이 높은 절연체를 포함하는 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화 질화 실리콘은 열적으로 안정적이기 때문에, 산화 실리콘 또는 산화 질화 실리콘과 유전율이 높은 절연체를 조합함으로써, 적층 구조는 열적으로 안정되고 높은 유전율을 가질 수 있다. 예를 들어, 절연체(412)의 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 절연체(406c 및 406d) 측에 있으면, 산화 실리콘 또는 산화 질화 실리콘에 포함되는 실리콘이 반도체(406b)로 들어가는 것을 억제할 수 있다. 예를 들어, 산화 실리콘 또는 산화 질화 실리콘이 절연체(406c 및 406d) 측에 있으면, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화 질화 실리콘 사이의 계면에 포획 중심이 형성될 수 있다. 포획 중심은 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
도전체(416a 및 416b)는 각각 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 백금, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 한 종류 이상을 포함하는 도전체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 합금막 또는 화합물막을 사용하여도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 또는 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
도전체(404, 413, 및 420)는 각각 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 한 종류 이상을 포함하는 도전체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 합금막 또는 화합물막을 사용하여도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 또는 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
산화물 반도체를 반도체(406b)로서 사용하는 것이 바람직하다. 그러나, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등을 사용할 수 있는 경우가 있다.
절연체(406a), 절연체(406c), 및 절연체(406d)로서는, 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 포함하는 산화물을 사용하는 것이 바람직하다. 그러나, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등을 사용할 수 있는 경우가 있다.
반도체(406b)는 예를 들어, 인듐을 포함하는 산화물 반도체이다. 반도체(406b)는 예를 들어, 인듐을 포함함으로써, 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 반도체(406b)는 원소 M을 포함하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등인 것이 바람직하다. 원소 M으로서 사용할 수 있는 다른 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등이다. 또한, 원소 M으로서, 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소 M은 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M은 예를 들어, 산화물 반도체의 에너지 갭을 증가시킬 수 있는 원소이다. 또한, 반도체(406b)는 아연을 포함하는 것이 바람직하다. 예를 들어, 산화물 반도체가 아연을 포함하면, 산화물 반도체는 쉽게 결정화된다.
또한, 반도체(406b)는 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체(406b)는, 예를 들어, 인듐을 포함하지 않고 아연을 포함하는 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함하는 산화물 반도체, 또는 인듐을 포함하지 않고 주석을 포함하는 산화물 반도체(예를 들어, 아연 주석 산화물 또는 갈륨 주석 산화물)이어도 좋다.
반도체(406b)에는, 에너지 갭이 넓은 산화물을 사용할 수 있다. 반도체(406b)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
절연체(406a), 절연체(406c), 및 절연체(406d)는 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 포함하는 산화물이다. 절연체(406a), 절연체(406c), 및 절연체(406d)는 각각 반도체(406b)에 포함되는 산소 외의 원소를 하나 이상 또는 2개 이상 포함하기 때문에, 절연체(406a)와 반도체(406b) 사이의 계면, 반도체(406b)와 절연체(406c) 사이의 계면, 및 절연체(406c)와 절연체(406d) 사이의 계면에 결함 준위가 형성되기 어렵다.
반도체(406b)로서는, 절연체(406a, 406c, 및 406d)보다 전자 친화력이 높은 산화물을 사용한다. 예를 들어, 반도체(406b)로서 절연체(406a, 406c, 및 406d)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 하단 사이의 에너지 갭을 말한다. 또한, 절연체(406c)는 절연체(406d)보다 전자 친화력이 높은 것이 바람직하다.
이와 같이 절연체(406a)가 반도체(406b) 아래에 배치되고, 절연체(406c 및 406d)가 반도체(406b) 위에 배치되는 트랜지스터에 게이트 전압이 인가되면, 절연체(406a), 반도체(406b), 절연체(406c), 및 절연체(406d) 중에서 가장 전자 친화력이 높은 반도체(406b)에 채널이 형성된다. 이러한 식으로, 매립 채널 구조를 형성할 수 있다.
여기서, 절연체(406a)와 반도체(406b) 사이에는 절연체(406a)와 반도체(406b)의 혼합 영역이 있는 경우가 있다. 또한, 반도체(406b)와 절연체(406c) 사이에는 반도체(406b)와 절연체(406c)의 혼합 영역이 있는 경우가 있다. 또한, 절연체(406c)와 절연체(406d) 사이에는 절연체(406c)와 절연체(406d)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 결함 준위 밀도가 낮다. 이러한 이유로, 절연체(406a), 반도체(406b), 절연체(406c), 및 절연체(406d)를 포함하는 적층체에서는, 이들의 계면 및 이 계면 근방에서 에너지가 연속적으로 변화된다(연속 접합). 또한, 절연체(406a), 반도체(406b), 및 절연체(406c)의 경계는 명확하지 않은 경우가 있다.
이때, 전자는 절연체(406a), 절연체(406c), 및 절연체(406d)에서가 아니라, 반도체(406b)에서 주로 이동한다.
전자 이동을 억제하는 요인을 저감시킬수록, 트랜지스터의 온 상태 전류를 증가시킬 수 있다. 전자의 이동은, 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에 억제된다.
트랜지스터의 온 상태 전류를 증가시키기 위해서는, 예를 들어, 반도체(406b)의 상면 또는 하면(형성면; 여기서는 절연체(406a)의 상면)의 측정 면적 1μm×1μm의 RMS(root mean square) 거칠기를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 한다. 측정 면적 1μm×1μm의 평균 표면 거칠기(Ra라고도 함)를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 한다. 측정 면적 1μm×1μm의 최대 차이(P-V)를 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 한다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 SPA-500(SII Nano Technology Inc. 제조)을 사용하여 측정할 수 있다.
상술한 4층 구조는 일례이다. 예를 들어, 절연체(406a), 절연체(406c), 및 절연체(406d)의 예로서 설명한 절연체들 중 어느 하나가 절연체(406a) 아래 또는 위, 또는 절연체(406d) 아래 또는 위에 제공된 적층 구조를 채용하여도 좋다.
또한, 반도체에 사용할 수 있는 산화물 반도체에 대해서는 다른 실시형태에서 자세히 설명한다.
<트랜지스터의 제작 방법 7>
본 발명에 따른 도 10의 (A) 내지 (C)에서의 트랜지스터의 제작 방법에 대하여, 도 18의 (A) 내지 (H), 도 19의 (A) 내지 (F), 및 도 20의 (A) 내지 (F)를 참조하여 아래에서 설명한다.
먼저, 기판(400)을 준비한다.
다음으로, 도 18의 (A) 및 (B)에 도시된 바와 같이, 절연체(401)가 되는 절연체를 기판(400) 위에 형성한다. 개구를 절연체(401)에 형성하고, 도전체(413)가 되는 도전체를 절연체(401) 위에 형성한다. 도전체(413)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 도전체(413)는 산소를 투과시키기 어려운 도전체를 포함하는 다층 구조를 가져도 좋다. 도전체(413)는 화학적 기계 연마(CMP) 등으로 절연체(401)의 개구에 매립될 수 있다. 또는, 도전체(413)는, 도전체를 형성하고 포토리소그래피법 등으로 가공하는 식으로 형성되어도 좋다.
포토리소그래피법에서는, 먼저 포토마스크를 통하여 레지스트를 노광시킨다. 다음으로, 노광된 영역을 현상액을 사용하여 제거하거나 남겨, 레지스트 마스크를 형성한다. 그리고, 레지스트 마스크를 통하여 에칭을 수행한다. 결과적으로, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, 레지스트 마스크는 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(extreme ultraviolet)광 등을 사용하여 레지스트를 노광시킴으로써 형성한다. 또는, 노광을 수행하기 위하여 기판과 투영 렌즈 사이의 부분을 액체(예를 들어, 물)로 채우는 액침 기술을 채용하여도 좋다. 전자빔 또는 이온 빔을 상술한 광 대신에 사용하여도 좋다. 또한, 애싱 등의 드라이 에칭 처리 또는 웨트 에칭 처리를 레지스트 마스크의 제거에 사용할 수 있다. 또는, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행한다. 또는, 웨트 에칭 처리 후에 드라이 에칭 처리를 수행한다.
드라이 에칭 장치로서는, 평행 평판형 전극들을 포함하는 용량 결합형 플라스마(CCP) 에칭 장치를 사용할 수 있다. 평행 평판형 전극들을 포함하는 CCP 에칭 장치는, 평행 평판형 전극들 중 한쪽에 고주파 전력을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는 평행 평판형 전극들 중 한쪽에 다른 고주파 전력을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는 평행 평판형 전극들에 주파수가 같은 고주파 전력을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는 평행 평판형 전극들에 주파수가 다른 고주파 전력을 인가하는 구조를 가져도 좋다. 또는, 고밀도 플라스마원을 포함하는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 포함하는 드라이 에칭 장치로서는, 예를 들어, 유도 결합형 플라스마(ICP) 에칭 장치를 사용할 수 있다.
다음으로, 도 18의 (A) 및 (B)의 화살표로 나타낸 바와 같이, 고밀도 플라스마 처리를 수행하여도 좋다. 고밀도 플라스마 처리는 산소 분위기 또는 질소 분위기에서 수행하는 것이 바람직하다. 산소 분위기는 산소 원자를 포함하는 가스 분위기이고, 산소, 오존, 및 질소 산화물(예를 들어, 일산화 질소, 이산화 질소, 일산화 이질소, 삼산화 이질소, 사산화 이질소, 또는 오산화 이질소) 분위기를 포함한다. 산소 분위기에서는, 질소 또는 희가스(예를 들어, 헬륨 또는 아르곤) 등의 불활성 기체가 포함되어도 좋다. 이러한 식으로 산소 분위기에서 고밀도 플라스마 처리를 수행하면, 탄소 또는 수소 등을 방출시킬 수 있다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우에는, 탄화수소 등의 유기 화합물을 물체로부터 쉽게 방출시킬 수 있다.
질소 분위기에서의 고밀도 플라스마 처리는, 예를 들어, 질소 및 희가스를 포함하는 분위기, 질소, 수소, 및 희가스를 포함하는 분위기, 또는 암모니아 및 희가스를 포함하는 분위기에서의 고밀도 플라스마 처리이어도 좋다. 질소 분위기에서의 이 고밀도 플라스마 처리에 의하여, 처리되는 물체의 표면 및 그 근방을 질화할 수 있다. 질화되는 영역은 처리되는 물체의 표면 측에 매우 얇게 형성될 수 있다. 이 질화된 영역에 의하여 불순물의 확산을 방지할 수 있다.
산소 분위기에서 고밀도 플라스마 처리를 수행한 후에 질소 분위기에서 고밀도 플라스마 처리를 수행하여도 좋다. 또는, 질소 분위기에서의 고밀도 플라스마 처리를 수행한 후에 산소 분위기에서 고밀도 플라스마 처리를 수행하여도 좋다. 각 고밀도 플라스마 처리 전 또는 후에 어닐 처리를 수행하여도 좋다. 또한, 플라스마 밀도를 증가시키기 위해서는, 충분한 양의 가스를 흘리는 것이 바람직한 경우가 있다. 가스의 양이 충분하지 않으면, 라디칼의 불활성화 속도가 라디칼의 생성 속도보다 높아지는 경우가 있다. 예를 들어, 가스를 100sccm 이상, 300sccm 이상, 또는 800sccm 이상으로 흘리는 것이 바람직한 경우가 있다.
고밀도 플라스마 처리는, 예를 들어 주파수가 0.3GHz 이상 3.0GHz 이하, 0.7GHz 이상 1.1GHz 이하, 또는 2.2GHz 이상 2.8GHz 이하(대표적으로, 2.45GHz)인 파를 발생시키는 고주파 발생기에 의하여 발생된 마이크로파를 사용하여 수행된다. 처리 압력은 10Pa 이상 5000Pa 이하, 바람직하게는 200Pa 이상 1500Pa 이하, 더 바람직하게는 300Pa 이상 1000Pa 이하로 할 수 있다. 기판 온도는 100℃ 이상 600℃ 이하(대표적으로, 400℃)로 할 수 있다. 또한, 산소와 아르곤의 혼합 가스를 사용할 수 있다.
예를 들어, 고밀도 플라스마는 2.45GHz의 마이크로파를 사용하여 생성되고, 전자 밀도가 1×1011/cm3 이상 1×1013/cm3 이하, 전자 온도가 2eV 이하, 또는 이온 에너지가 5eV 이하인 것이 바람직하다. 이러한 고밀도 플라스마 처리는, 운동 에너지가 낮은 라디칼을 생산하고, 종래의 플라스마 처리와 비교하여 플라스마 대미지가 적다. 따라서, 결함이 적은 막의 형성이 가능하다. 마이크로파를 발생시키는 안테나와, 처리되는 물체 사이의 거리는 5mm 이상 120mm 이하, 바람직하게는 20mm 이상 60mm 이하이다.
또는, 기판에 RF(radio frequency) 바이어스를 인가하는 플라스마 전원을 제공하여도 좋다. RF 바이어스의 주파수는 예를 들어, 13.56MHz 또는 27.12MHz 등일 수 있다. 고밀도 플라스마의 사용에 의하여 고밀도 산소 이온을 생산할 수 있고, 기판에 대한 RF 바이어스의 인가에 의하여, 고밀도 플라스마에 의하여 생성된 산소 이온을 처리되는 물체에 효율적으로 도입할 수 있다. 따라서, 바이어스를 기판에 인가하면서 고밀도 플라스마 처리를 수행하는 것이 바람직하다.
고밀도 플라스마 처리 후, 대기에 노출시키지 않고 연속적으로 어닐 처리를 수행하여도 좋다. 어닐 처리 후, 대기에 노출시키지 않고 연속적으로 고밀도 플라스마 처리를 수행하여도 좋다. 고밀도 플라스마 처리 및 어닐 처리를 연속하여 수행함으로써, 처리하는 동안에 불순물이 들어가는 것을 억제할 수 있다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행한 후에 어닐 처리를 수행함으로써, 산소 빈자리를 메우기 위하여 사용되지 않은, 처리되는 물체에 첨가된 불필요한 산소를 제거할 수 있다. 이 어닐 처리는 예를 들어, 램프 어닐 등에 의하여 수행할 수 있다.
고밀도 플라스마 처리의 처리 시간은 30초 이상 120분 이하, 1분 이상 90분 이하, 2분 이상 30분 이하, 또는 3분 이상 15분 이하인 것이 바람직하다.
250℃ 이상 800℃ 이하, 300℃ 이상 700℃ 이하, 또는 400℃ 이상 600℃ 이하의 온도에서의 어닐 처리의 처리 시간은, 30초 이상 120분 이하, 1분 이상 90분 이하, 2분 이상 30분 이하, 또는 3분 이상 15분 이하인 것이 바람직하다.
다음으로, 절연체(402)를 형성한다. 절연체(402)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다.
CVD법은 플라스마를 사용하는 플라스마 강화 CVD(PECVD: plasma enhanced CVD)법, 열을 사용하는 열 CVD(TCVD: thermal CVD)법, 및 광을 사용하는 광 CVD(photo CVD)법 등으로 분류될 수 있다. 또한, CVD법은 원료 가스에 따라 금속 CVD(MCVD: metal CVD)법 및 유기 금속 CVD(MOCVD: metal organic CVD)법을 포함할 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도에서 고품질의 막을 형성할 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않기 때문에, 물체에 대한 플라스마 대미지가 적다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 또는 소자(예를 들어, 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이 경우, 축적된 전하에 의하여, 반도체 장치에 포함되는 배선, 전극, 또는 소자 등이 파괴될 수 있다. 한편, 플라스마를 사용하지 않는 열 CVD법을 채용하는 경우, 플라스마에 노출되는 것으로 인한 상기 대미지가 일어나지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 열 CVD법에서는, 퇴적 중에 물체가 플라스마에 노출되지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
ALD법도 물체에 대한 플라스마 대미지가 적다. ALD법은 퇴적 중에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적 방법과 달리, CVD법 및 ALD법에서는, 물체의 표면에서의 반응에 의하여 막이 형성된다. 따라서, CVD법 및 ALD법은, 물체의 형상에 거의 상관없이, 단차 피복성을 양호하게 할 수 있다. 특히 예를 들어, ALD법은 단차 피복성 및 두께의 균일성을 양호하게 할 수 있고, 종횡비가 높은 개구의 표면을 덮는 데 바람직하게 사용할 수 있다. 한편, ALD법은 퇴적 레이트가 낮기 때문에, CVD법 등의 퇴적 레이트가 높은 다른 퇴적 방법과 ALD법을 조합하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법을 사용하는 경우, 형성되는 막의 조성을 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어, CVD법 또는 ALD법에 의하여, 원료 가스의 유량비에 따라 특정한 조성을 갖는 막을 형성할 수 있다. 또한, CVD법 또는 ALD법을 사용하여, 막을 형성하는 중에 원료 가스의 유량비를 바꿈으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우에 비하여, 원료 가스의 유량비를 바꾸면서 막을 형성하는 경우에는, 반송 및 압력 조정에 걸리는 시간이 생략되기 때문에, 막 형성에 걸리는 시간을 단축할 수 있다. 따라서, 향상된 생산성으로 반도체 장치를 제작할 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
또한, 절연체(402)로 산소를 첨가하는 처리를 수행하여도 좋다. 산소를 첨가하는 처리에는, 이온 주입법 또는 플라스마 처리법 등을 사용할 수 있다. 또한, 절연체(402)에 첨가되는 산소는 과잉 산소이다.
다음으로, 도 18의 (C) 및 (D)에 도시된 바와 같이, 절연체(406a)가 되는 절연체, 반도체(406b)가 되는 반도체, 및 레지스트 마스크(430)를 형성한다.
먼저, 절연체(406a)가 되는 절연체를 절연체(402) 위에 형성한다. 절연체(406a)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 대향 타깃식 스퍼터링 장치를 사용하는 것이 특히 바람직하다. 또한, 본 명세서 등에서, 대향 타깃식 스퍼터링 장치를 사용하는 퇴적을 VDSP(vapor deposition sputtering)라고도 할 수 있다.
대향 타깃식 스퍼터링 장치를 사용하면, 절연체의 퇴적 중에 유발되는 플라스마 대미지를 저감시킬 수 있다. 따라서, 절연체 내의 산소 빈자리를 저감시킬 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용하면, 고진공에서 퇴적할 수 있다. 이러한 경우, 퇴적된 절연체 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 또는 물의 농도)를 저감시킬 수 있다.
또는, 유도 결합형 안테나 도체판을 포함하는 스퍼터링 장치를 사용하여도 좋다. 따라서, 균일성이 높은 대형의 막을 높은 퇴적 레이트로 형성할 수 있다.
퇴적은 산소를 포함하는 가스 또는 질소를 포함하는 가스 등을 사용하여 수행되는 것이 바람직하다. 질소를 포함하는 가스로서, 예를 들어, 질소(N2), 일산화 이질소(N2O), 또는 암모니아(NH3) 등을 사용할 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기하에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
또한, 절연체(406a)가 되는 절연체로 산소를 첨가하는 처리를 수행하여도 좋다. 산소를 첨가하는 처리에는, 이온 주입법 또는 플라스마 처리법 등을 사용할 수 있다. 또한, 절연체(406a)가 되는 절연체에 첨가되는 산소는 과잉 산소이다.
다음으로, 반도체(406b)가 되는 반도체를 절연체(406a)가 되는 절연체 위에 형성한다. 반도체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 대향 타깃식 스퍼터링 장치를 사용하는 것이 특히 바람직하다.
대향 타깃식 스퍼터링 장치를 사용하면, 반도체의 퇴적 중에 유발되는 플라스마 대미지를 저감시킬 수 있다. 따라서, 반도체 내의 산소 빈자리를 저감시킬 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용하면, 고진공에서 퇴적할 수 있다. 이러한 경우, 퇴적된 반도체 내의 불순물 농도(예를 들어, 수소, 희가스(아르곤 등), 또는 물의 농도)를 저감시킬 수 있다.
또는, 유도 결합형 안테나 도체판을 포함하는 스퍼터링 장치를 사용하여도 좋다. 따라서, 균일성이 높은 대형의 막을 높은 퇴적 레이트로 형성할 수 있다.
퇴적은 산소를 포함하는 가스, 희가스, 또는 질소를 포함하는 가스 등을 사용하여 수행되는 것이 바람직하다. 질소를 포함하는 가스로서, 예를 들어, 질소(N2), 일산화 이질소(N2O), 또는 암모니아(NH3)를 사용할 수 있다.
다음으로, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하의 온도에서 수행할 수 있다. 제 1 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 제 1 가열 처리는 감압하에서 수행하여도 좋다. 또는, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리를 수행하고 나서, 방출된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 다른 가열 처리를 수행하는 방식으로 수행되어도 좋다. 제 1 가열 처리에 의하여, 예를 들어, 반도체의 결정성을 높일 수 있고, 수소 및 수분 등의 불순물을 제거할 수 있다. 또는, 제 1 가열 처리에서는, 산소를 사용하는 플라스마 처리를 감압하에서 수행하여도 좋다. 산소를 포함하는 플라스마 처리는 예를 들어, 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 포함하는 장치를 사용하여 수행되는 것이 바람직하다. 또는, 기판 측에 RF(radio frequency) 전압을 인가하는 플라스마 전원을 제공하여도 좋다. 고밀도 플라스마를 사용함으로써, 고밀도의 산소 라디칼을 생산할 수 있고, 기판 측에 RF 전압을 인가함으로써, 고밀도 플라스마에 의하여 발생시킨 산소 라디칼을 효율적으로 반도체(406b)에 도입할 수 있다. 또는, 상기 장치에 의하여 불활성 가스를 사용하는 플라스마 처리를 수행한 후, 방출된 산소를 보전하기 위하여 산소를 사용하는 플라스마 처리를 수행하여도 좋다.
다음으로, 도 18의 (E) 및 (F)에 도시된 바와 같이, 절연체(406a)가 되는 절연체 및 반도체(406b)가 되는 반도체를, 레지스트 마스크(430)를 사용하는 포토리소그래피법 등으로 가공하여, 절연체(406a) 및 반도체(406b)를 포함하는 다층막을 형성한다. 또한, 다층막을 형성하는 경우, 절연체(402)도 에칭되어, 얇은 영역을 갖는 경우가 있다. 즉, 절연체(402)는 다층막과 접촉하는 영역에 볼록부를 가질 수 있다.
다음으로, 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도 18의 (G) 및 (H)에 도시된 바와 같이, 도전체(416) 및 절연체(410)가 되는 절연체를 형성한다.
먼저, 도전체(416)를 형성한다. 도전체(416)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다.
또한, 도전체(416)는 다층막을 덮는다. 절연체(406a)의 측면 및 반도체(406b)의 상면 및 측면은, 상기 다층막 위에 도전체를 형성하는 데 있어서 부분적으로 손상되고, 저항이 저감된 영역이 그 후에 형성될 수 있다. 절연체(406a) 및 반도체(406b)는 각각 저항이 저감된 영역을 포함하기 때문에, 도전체(416)와 반도체(406b) 사이의 접촉 저항을 낮출 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도전체(416)를 포토리소그래피법 등으로 가공하여, 도전체(416a 및 416b)를 형성한다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 절연체(410)가 되는 절연체를 형성한다. 절연체(410)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 또는, 절연체(410)가 되는 절연체는 스핀 코팅법, 침지법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄 또는 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등으로 형성할 수 있다.
절연체(410)가 되는 절연체를 평평한 상면을 갖도록 형성하여도 좋다. 예를 들어, 절연체(410)가 되는 절연체의 상면은 막 형성 직후에 평탄성을 가져도 좋다. 또는, 막 형성 후에, 절연체(410)가 되는 절연체의 상면이 기판의 뒷면 등의 기준면에 평행하게 되도록 절연체(410)가 되는 절연체의 상부를 제거하여도 좋다. 이러한 처리를 평탄화 처리라고 한다. 평탄화 처리로서는, 예를 들어, CMP 처리 또는 드라이 에칭 처리 등을 수행할 수 있다. 그러나, 절연체(410)가 되는 절연체의 상면은 반드시 평평할 필요는 없다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 포토리소그래피법 등으로, 레지스트 마스크(431)를 절연체(410)가 되는 절연체 위에 형성한다. 여기서, 절연체(410)가 되는 절연체의 상면과, 레지스트 마스크(431) 사이의 밀착성을 향상시키기 위하여, 절연체(410)가 되는 절연체의 상면과, 레지스트 마스크(431) 사이에 유기 도포막을 형성하여도 좋다.
다음으로, 도 19의 (A) 및 (B)에 도시된 바와 같이, 개구를 절연체(410) 및 도전체(416)에 형성한다. 먼저, 도전체(416)의 상면을 노출시키기 위하여, 드라이 에칭법 등으로 절연체(410)가 되는 절연체에 제 1 가공을 수행한다. 드라이 에칭법에서는, 상술한 드라이 에칭 장치 중 임의의 것을 사용할 수 있지만, 주파수가 다른 고주파 전원이 평행 평판형 전극들에 접속되는 드라이 에칭 장치를 사용하는 것이 바람직하다.
다음으로, 드라이 에칭법 등으로 도전체(416)에 제 2 가공을 수행하여, 도전체(416a) 및 도전체(416b)로 분리한다. 또한, 절연체(410) 및 도전체(416)를 같은 포토리소그래피 공정에서 가공하여도 좋다. 같은 포토리소그래피 공정에서 가공함으로써, 제작 공정의 수를 저감시킬 수 있다. 따라서, 트랜지스터를 포함하는 반도체 장치를 높은 생산성으로 제작할 수 있다.
이때, 반도체(406b)는 노출된 영역을 갖는다. 반도체(406b)의 노출된 영역은 제 2 가공에 의하여 부분적으로 제거되는 경우가 있다. 또한, 에칭 가스의 잔류 성분 등의 불순물 원소가, 반도체(406b)의 노출된 표면에 부착되는 경우가 있다. 예를 들어, 염소계 가스를 에칭 가스로서 사용하면, 염소 등이 부착될 수 있다. 탄화수소계 가스를 에칭 가스로서 사용하면, 탄소 및 수소 등이 부착될 수 있다. 반도체(406b)의 노출된 표면에 부착된 불순물 원소를 저감시키는 것이 바람직하다. 상기 불순물 원소는, 희석된 플루오린화 수소산을 사용한 세정 처리, 오존을 사용한 세정 처리, 또는 자외선을 사용한 세정 처리 등으로 저감될 수 있다. 또한, 세정 처리를 몇 종류 조합하여 사용하여도 좋다. 이로써, 반도체(406b)의 노출된 표면, 즉 채널이 형성되는 영역은 높은 저항을 갖는다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도 19의 (C) 및 (D)에 도시된 바와 같이, 적어도 절연체(410)의 측면을 제외한 표면인, 반도체(406b)의 상면 및 측면, 절연체(406a)의 측면, 절연체(402)의 상면, 및 절연체(410)의 상면에 절연체(406c)를 형성한다. 또한, 절연체(406c)는 반도체(406b)에 형성된 오목부를 메우도록 형성되는 것이 바람직하다. 절연체(406c)는 스퍼터링법으로 형성할 수 있다.
여기서, 절연체(406c) 및 절연체(406d)의 형성에 사용되는 스퍼터링 장치에 대하여 도 21 및 도 22를 참조하여 설명한다.
도 21은 스퍼터링 장치(101)의 일부를 도시한 단면도이다. 도 21에 도시된 스퍼터링 장치(101)는 부재(190), 부재(190) 위의 콜리메이터(150), 타깃 홀더(120), 타깃 홀더(120) 위에 배치된 백킹 플레이트(110), 백킹 플레이트(110) 위에 배치된 타깃(100), 백킹 플레이트(110)를 개재하여 타깃(100) 아래에 배치된 마그넷(130N) 및 마그넷(130S)을 포함하는 마그넷 유닛(130), 및 마그넷 유닛(130)을 지지하는 마그넷 홀더(132)를 포함한다. 또한, 본 명세서에서 마그넷 유닛이란 일군의 자석을 의미한다. 마그넷 유닛은 "캐소드", "캐소드 마그넷", "자기 부재", 또는 "자기 부품" 등과 교체될 수 있다.
타깃(100)과 대향되어 배치된 기판 스테이지(170) 및 기판 스테이지(170)에 의하여 지지된 기판(160)을 도시하였다. 도 21에는 마그넷 유닛(130)에 의하여 형성되는 자력선(180a) 및 자력선(180b)도 도시하였다.
타깃 홀더(120) 및 백킹 플레이트(110)는 볼트에 의하여 서로 고정되며, 같은 전위를 갖는다. 타깃 홀더(120)는 백킹 플레이트(110)를 개재하여 타깃(100)을 지지하는 기능을 갖는다.
백킹 플레이트(110)는 타깃(100)을 고정하는 기능을 갖는다.
스퍼터링 장치(101)는 백킹 플레이트(110) 내부 또는 아래에 수로를 가져도 좋다. 수로를 통하여 유체(공기, 질소, 희가스, 물, 또는 기름 등)를 흘림으로써, 스퍼터링 시에, 타깃(100)의 온도 상승으로 인한 방전 이상 또는 타깃(100) 등의 부품의 변형으로 인한 스퍼터링 장치(101)의 대미지를 방지할 수 있다. 이러한 경우, 백킹 플레이트(110)와 타깃(100)을 접합제에 의하여 서로 접착시키면, 냉각 성능이 높아지기 때문에 바람직하다.
타깃 홀더(120)와 백킹 플레이트(110) 사이에 개스킷을 제공하면, 외부 또는 수로로부터 스퍼터링 장치(101)로 불순물이 들어가기 어려워지기 때문에 바람직하다.
마그넷 유닛(130)에서, 마그넷(130N) 및 마그넷(130S)은 타깃(100) 측의 이들 면들이 반대의 극성을 갖도록 배치된다. 여기서는, 타깃(100) 측의 마그넷(130N)의 극이 N극이고, 타깃(100) 측의 마그넷(130S)의 극이 S극인 경우에 대하여 설명한다. 또한, 마그넷 유닛(130)에서의 마그넷 및 극의 배치는, 도 21에 도시된 것에 한정되지 않는다.
자력선(180a)은 타깃(100) 상면 근방에서의 수평 자기장을 형성하는 자력선 중 하나이다. 타깃(100) 상면 근방은 예를 들어, 타깃(100)의 상면으로부터의 수직 거리가 0mm 이상 10mm 이하, 특히 0mm 이상 5mm 이하인 영역에 상당한다.
자력선(180b)은, 마그넷 유닛(130) 상면으로부터 수직 거리 d만큼 떨어진 면에 수평 자기장을 형성하는 자력선 중 하나이다. 수직 거리 d는 예를 들어, 0mm 이상 20mm 이하 또는 5mm 이상 15mm 이하이다.
퇴적 시, 타깃 홀더(120)에 인가되는 전위(V1)는 예를 들어, 기판 스테이지(170)에 인가되는 전위(V2)보다 낮다. 기판 스테이지(170)에 인가되는 전위(V2)는 예를 들어, 접지 전위이다. 마그넷 홀더(132)에 인가되는 전위(V3)는 예를 들어, 접지 전위이다. 또한, 전위(V1, V2, 및 V3)는 상술한 기재에 한정되지 않는다. 타깃 홀더(120), 기판 스테이지(170), 및 마그넷 홀더(132) 모두에 반드시 전위를 공급할 필요는 없다. 예를 들어, 기판 스테이지(170)는 전기적으로 부유 상태이어도 좋다.
도 21에는 백킹 플레이트(110) 및 타깃 홀더(120)가 마그넷 유닛(130) 및 마그넷 홀더(132)와 전기적으로 접속되지 않는 예를 도시하였지만, 전기 접속은 이에 한정되지 않는다. 예를 들어, 백킹 플레이트(110) 및 타깃 홀더(120)는 마그넷 유닛(130) 및 마그넷 홀더(132)와 전기적으로 접속되어도 좋고, 백킹 플레이트(110), 타깃 홀더(120), 마그넷 유닛(130), 및 마그넷 홀더(132)는 전위가 같아도 좋다.
스퍼터링 장치(101)에 퇴적 가스(예를 들어, 산소, 질소, 또는 아르곤 등의 희가스)를 흘리고, 스퍼터링 장치(101)의 압력을 일정(예를 들어, 0.05Pa 이상 10Pa 이하, 바람직하게는 0.1Pa 이상 0.8Pa 이하)하게 하는 조건하에서 전위(V1)를 타깃 홀더(120)에 인가하면, 마그넷 유닛(130)에 의하여 형성된 자기장에 플라스마가 형성된다. 플라스마의 전위는 전위(V1)보다 높은 전위(Vp)이다. 이때, 플라스마 내의 양이온은 전위(Vp)와 전위(V1) 사이의 전위차에 의하여 타깃(100)을 향하여 가속된다. 그리고, 양이온이 타깃(100)과 충돌되어 스퍼터링 입자가 방출된다. 기판(160)에 도달된, 방출된 스퍼터링 입자는 퇴적되어 막을 형성한다.
일반적으로 스퍼터링 장치에서는, 종횡비가 높은, 작은 개구의 바닥 부분에는 스퍼터링 입자가 도달되기 어렵다. 또한, 기판에 대하여 비스듬한 방향으로 나는 스퍼터링 입자가 개구의 상부 근방에 퇴적되어, 개구의 상부의 폭을 좁힌다. 이러한 경우, 스퍼터링 입자는 개구에 형성되지 않는다.
한편, 상술한 구조를 갖는 스퍼터링 장치를 사용함으로써, 기판(160)의 형성면에 대하여 비스듬한 방향으로 나는 방출된 스퍼터링 입자는 콜리메이터(150)에 부착된다. 즉, 타깃(100)과 기판(160) 사이에 제공한 콜리메이터(150)를 통과한, 기판(160)에 대하여 수직 성분을 갖는 스퍼터링 입자가 기판에 도달된다. 따라서, 스퍼터링 입자는 기판에 대하여 평행한 면에 퇴적된다. 한편, 스퍼터링 입자는 기판에 대하여 수직인 면에는 퇴적되지 않거나, 또는 기판에 대하여 수직인 면에 퇴적되는 양이 기판에 대하여 평행한 면에 퇴적되는 양보다 적다. 따라서, 상술한 구조를 갖는 스퍼터링 장치를 사용함으로써, 도 19의 (C) 및 (D)에 도시된 바와 같이, 기판에 대하여 수직인 면을 제외한 절연체(406c)를 면 위에 형성할 수 있다.
타깃(100)과 콜리메이터(150) 사이의 수직 거리 및 기판(160)과 콜리메이터(150) 사이의 수직 거리는, 형성하는 막의 품질에 따라 적절히 변화시킬 수 있다. 따라서, 도 22에 도시된 바와 같이, 콜리메이터(150)는 가동부(151) 및 가동부(152)를 포함하여도 좋다. 가동부(151)를 포함함으로써, 콜리메이터(150)를 사용할지 여부를 쉽게 선택할 수 있다. 가동부(152)를 포함함으로써, 콜리메이터(150)와 기판(160) 사이의 수직 거리 및 콜리메이터(150)와 타깃(100) 사이의 수직 거리를 쉽게 조정할 수 있다.
또는, 롱 스로 스퍼터링법을 사용할 수도 있다. 롱 스로 스퍼터링법에서는, 타깃(100)과 기판(160) 사이의 수직 거리를 크게 함으로써, 스퍼터링 입자의 입사 방향을 기판(160)에 대하여 실질적으로 수직으로 할 수 있다. 따라서, 콜리메이터(150)를 사용하지 않아도, 기판에 대하여 수직인 면을 제외한 절연체(406c)를 면 위에 형성할 수 있다. 또한, 기판(160)과 타깃(100) 사이의 수직 거리는 150mm 이상 500mm 이하이다. 또한, 롱 스로 스퍼터링법과 콜리메이터(150)의 조합을 채용하여도 좋다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도 19의 (E) 및 (F)에 도시된 바와 같이, 절연체(406d)를 형성한다. 절연체(406d)는 절연체(406c)와 비슷한 단계에서 형성할 수 있다.
다음으로, 도 20의 (A) 및 (B)에 도시된 바와 같이, 절연체(412)가 되는 절연체, 도전체(404a)가 되는 도전체, 및 도전체(404b)가 되는 도전체를 형성한다.
먼저, 절연체(412)가 되는 절연체를 절연체(410) 및 절연체(406d) 위에 형성한다. 절연체(412)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
다음으로, 도전체(404a)가 되는 도전체 및 도전체(404b)가 되는 도전체를 형성한다. 도전체(404a)가 되는 도전체 및 도전체(404b)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 도전체(404a)가 되는 도전체 및 도전체(404b)가 되는 도전체는 절연체(410) 등에 형성되는 개구를 메우도록 형성된다. 따라서, CVD법(특히, MCVD법)이 바람직하다. MCVD법으로 형성하는 도전체의 밀착성을 높이기 위하여, ALD법 등으로 형성한 도전체와 CVD법으로 형성한 도전체의 적층막이 바람직한 경우가 있다. 예를 들어, 질화 타이타늄과 텅스텐이 이 순서대로 형성된 적층막을 사용할 수 있다.
다음으로, 도 20의 (C) 및 (D)에 도시된 바와 같이, 절연체(410)가 노출되도록 도전체(404a), 도전체(404b), 절연체(412), 절연체(406c), 및 절연체(406d)를 CMP 처리 등으로 제거한다. 여기서는, 절연체(410)를 스토퍼층으로서 사용할 수 있고, 절연체(410)의 두께가 저감되는 경우가 있다. 따라서, 완성된 트랜지스터에서 도전체(404a) 및 도전체(404b)의 저항이 충분히 낮아지도록 절연체(410)를 충분한 두께를 갖도록 함으로써, 특성의 편차가 적은 복수의 트랜지스터를 제작할 수 있다.
또한, CMP 처리는 한 번만 수행하여도 좋고, 복수 회 수행하여도 좋다. CMP 처리를 복수 회 수행하는 경우에는, 높은 연마 레이트로 제 1 연마를 수행하고, 낮은 연마 레이트로 마지막의 연마를 수행하는 것이 바람직하다. 연마 레이트가 다른 연마 단계를 조합하여 수행함으로써, 연마되는 표면의 평탄성을 더 높일 수 있다.
다음으로, 도전체(420)가 되는 도전체를 형성한다. 또한, 도전체(420)는 적층 구조를 가져도 좋다. 도전체(420)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 다음으로, 도전체(420)가 되는 도전체를 포토리소그래피법 등으로 가공하여, 도전체(420)를 형성한다.
다음으로, 도 20의 (E) 및 (F)에 도시된 바와 같이, 절연체(408)를 절연체(410) 및 도전체(420) 위에 형성한다. 절연체(408)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다. 산소를 포함하는 플라스마를 사용하여 산화 알루미늄을 절연체(408)로서 형성하면, 상기 플라스마 내의 산소가 과잉 산소(exO)로서 절연체(410)의 상면에 첨가될 수 있기 때문에 바람직하다. 과잉 산소는, 절연체(410)를 통하여 산소를 공급함으로써 절연체(408)에 첨가될 수 있다. 여기서, 대량의 과잉 산소를 포함하는 혼합 영역이, 절연체(408)와 절연체(410) 사이의 계면과 이 계면 근방에 형성될 수 있다.
다음으로, 상기 고밀도 플라스마 처리를 수행함으로써 탄소 및 수소 등을 방출시켜도 좋다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행하는 경우, 탄화수소 등의 유기 화합물이 물체로부터 방출될 수 있다.
또한, 절연체(408)를 형성한 후 임의의 타이밍에서, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리에 의하여, 절연체(410) 및 혼합 영역(414)에 포함되는 과잉 산소가 절연체(412), 절연체(402), 절연체(406d), 절연체(406c), 및 절연체(406a)를 통과하여 반도체(406b)까지 이동한다. 상술한 바와 같이 과잉 산소가 반도체(406b)까지 이동하기 때문에, 반도체(406b)의 결함(산소 빈자리)을 저감시킬 수 있다.
또한, 제 2 가열 처리는, 절연체(410) 및 혼합 영역(414)의 과잉 산소가 반도체(406b)까지 확산되는 온도에서 수행할 수 있다. 예를 들어, 제 2 가열 처리에 대해서는 제 1 가열 처리의 기재를 참조하여도 좋다. 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도에서 수행되는 것이 바람직하다. 제 2 가열 처리는 제 1 가열 처리보다 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하 낮은 온도에서 수행되는 것이 바람직하다. 이로써, 절연체(402) 등으로부터 필요 이상의 과잉 산소가 방출되는 것을 억제할 수 있다. 또한, 막 형성 시의 가열을 제 2 가열 처리와 동등한 가열 처리로서 기능시킬 수 있으면,제 2 가열 처리를 반드시 수행할 필요는 없다.
도시되지 않았지만, 도전체(416a)에 도달되는 개구 및 도전체(416b)에 도달되는 개구를 절연체(408) 및 절연체(410)에 형성하고, 배선으로서 기능하는 도전체를 개구들에 형성하여도 좋다. 또는, 도전체(404)에 도달되는 개구를 절연체(408)에 형성하고, 배선으로서 기능하는 도전체를 개구에 형성하여도 좋다.
상술한 단계를 거쳐, 도 10의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
실시형태 5에서는, 본 발명의 일 형태에 대하여 설명하였다. 다만, 본 발명의 일 형태는 상술한 예에 한정되지 않는다. 즉, 본 발명의 다양한 형태가 본 실시형태 및 다른 실시형태에 기재되어 있기 때문에, 본 발명의 일 형태는 특정한 실시형태에 한정되지 않는다. 본 발명의 일 형태로서, 산화물 반도체를 반도체로서 사용한 예를 기재하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 조건에 따라, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등을 본 발명의 일 형태에 사용하여도 좋다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명하는 다른 구조 및 방법 중 임의의 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 6)
<트랜지스터 구조 8>
도 10의 (A) 내지 (C)와 다른 구조를 갖는 트랜지스터 및 그 제작 방법에 대하여 도 12의 (A) 내지 (C), 및 도 13의 (A) 및 (B)를 참조하여 설명한다. 도 12의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다. 도 12의 (A)는 상면도이고, 도 12의 (B) 및 (C)는 각각 도 12의 (A)의 일점쇄선 A1-A2 및 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 12의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다. 도 13의 (A) 및 (B)는 도 12의 (B) 및 (C)에 도시된 단면도의 확대도이다.
도 12의 (B)의 트랜지스터에서, 절연체(410)의 측면과 도전체(416a)의 상면 사이의 각도 θ는 0°보다 크고 90° 미만이고, 절연체(410)의 측면에 절연체(406c)를 개재하여 절연체(406d)를 형성한다. 각도 θ는 바람직하게는 75° 이상 90° 미만, 더 바람직하게는 80° 이상 90° 미만, 더욱 바람직하게는 85° 이상 90° 미만이다. 도전체(404)의 저면과 중첩되는 영역에서보다, 절연체(412)를 개재하여 도전체(404)의 측면과 중첩되는 영역에서 절연체(406c) 및 절연체(406d)를 더 얇게 형성한다. 다른 구성 요소에 대해서는, 도 10의 (A) 내지 (C)에서의 트랜지스터에 대한 기재를 참조한다.
t1이 L1보다 크고 L1/t1이 1 미만이기만 하면, 절연체(410)의 측면을 덮는 영역에서의 절연체(406c) 및 절연체(406d) 중 어느 한쪽을 얇게 형성하여도 좋다. 또한, 절연체(410)의 측면을 덮는 영역에서의 절연체(406c) 및 절연체(406d) 중 한쪽을 형성하여도 좋고, 다른 한쪽을 반드시 제공할 필요는 없다.
도 13의 (A) 및 (B)는 각각 본 실시형태에서의 트랜지스터의 절연체(410)에 제공되는 개구의 확대도이다. 절연체(406d)의 상면은 도전체(416a) 및 도전체(416b)의 상면과 실질적으로 높이가 같다. 또한, 절연체(406d)의 상면은, 절연체(406d)가 도전체(404a) 및 도전체(404b)의 저면과 중첩되는 영역에서, 도전체(404a)와 가까운 면이다. 이상적으로는, 도 13의 (A)에 도시된 바와 같이, 절연체(406d)의 상면은 도전체(416a 및 416b)의 상면과 높이가 같은 것이 바람직하다.
절연체(406c)의 상면은 반도체(406b)와 도전체(416a 및 416b) 사이의 계면과 실질적으로 높이가 같은 것이 바람직하다. 또한, 절연체(406c)의 상면은, 절연체(406c)가 도전체(404a) 및 도전체(404b)의 저면과 중첩되는 영역에서, 도전체(404a)와 가까운 면이다. 이상적으로는, 절연체(406c)의 상면은, 반도체(406b)와 도전체(416a 및 416b) 사이의 계면과 높이가 같은 것이 바람직하다. 또한, 절연체(406c)는 적어도 반도체(406b) 중 오버 에칭된 부분을 메워야 하지만, 이에 한정되지 않고, 도 13의 (B)에 도시된 바와 같이, 절연체(406c)의 상면은 반도체(406b)와 도전체(416a 및 416b) 사이의 계면보다 상방에 있어도 좋다.
본 실시형태의 트랜지스터는 절연체(406c 및 406d)의 2개의 절연체가 반도체(406b) 위에 제공되는 구조를 갖지만, 이에 한정되지 않고, 적층된 3개 이상의 층이 제공되어도 있다.
<트랜지스터의 제작 방법 8>
먼저, 실시형태 5에서 설명한 도 18의 (H)에 도시된 단계까지의 단계를 수행한다.
다음으로, 절연체(410)의 측면과 도전체(416a)의 상면 사이의 각도 θ가 0°보다 크고 90° 미만이 되도록 절연체(410)의 측면을 형성한다. 그리고, 실시형태 5에서 설명한 막 형성 장치를 사용하여 절연체(406c) 및 절연체(406d)를 형성한다. 여기서, 예를 들어, 각도 θ가 작을수록, 스퍼터링 입자의 퇴적 가능성이 높아지고, 절연체(406c) 및 절연체(406d)가 절연체(410)의 측면에 두껍게 형성된다. 각도 θ가 커질수록, 절연체(406c) 및 절연체(406d)가 절연체(410)의 측면에 얇게 형성된다. 이러한 식으로, 절연체(410)의 측면에 형성되는 절연체(406c) 및 절연체(406d)의 두께를 각도 θ에 의하여 조정할 수 있다. 즉, 형성되는 오프셋 영역의 폭인 L1을 저감시킬 수 있다. 따라서, t1은 L1보다 크고, L1/t1은 1 미만이다.
다음 단계는, 실시형태 5에서 기재한 트랜지스터의 제작 방법 1에서 설명한 단계와 비슷한 방식으로 수행할 수 있다.
상술한 단계를 거쳐, 도 12의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명하는 다른 구조 및 방법 중 임의의 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 7)
<트랜지스터 구조 9 및 10>
도 10의 (A) 내지 (C)와 다른 구조를 갖는 트랜지스터 및 그 제작 방법에 대하여 도 14의 (A) 내지 (C) 및 도 15의 (A) 내지 (C)를 참조하여 설명한다. 도 14의 (A) 내지 (C) 및 도 15의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 14의 (A) 내지 (C) 및 도 15의 (A) 내지 (C)에 도시된 트랜지스터에 대하여 설명한다. 또한, 도 14의 (A) 및 도 15의 (A)는 상면도이다. 도 14의 (B)는 도 14의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 14의 (C)는 도 14의 (A)에 도시된 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 14의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 15의 (B)는 도 15의 (A)에 도시된 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 15의 (C)는 도 15의 (A)에 도시된 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 15의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 14의 (A) 내지 (C) 및 도 15의 (A) 내지 (C)의 트랜지스터에서는, 절연체(406c2)(도 4의 (A) 내지 (C)의 절연체(406c)), 절연체(406d2)(도 4의 (A) 내지 (C)의 절연체(406d)), 절연체(412), 도전체(404a), 및 도전체(404b)도 절연체(410)의 상면의 일부 영역에 형성된다. 다른 구성 요소에 대해서는, 도 10의 (A) 내지 (C)의 트랜지스터 또는 도 12의 (A) 내지 (C)의 트랜지스터에 대한 기재를 참조한다.
도 14의 (A) 내지 (C) 및 도 15의 (A) 내지 (C)의 트랜지스터에서, 게이트 전극으로서 기능하는 도전체(404a) 및 도전체(404b)의 일부가 배선으로서 기능하여도 좋다. 즉, 절연체(406c2)(도 4의 (A) 내지 (C)의 절연체(406c)), 절연체(406d2)(도 4의 (A) 내지 (C)의 절연체(406d)), 및 절연체(412)를 개재하여 절연체(410) 위에 형성된 도전체(404a 및 404b)의 일부는, 트랜지스터 구조 1에서의 도전체(420)에 상당한다. 즉, 상기 구조에서, t2는 도전체(416a) 또는 도전체(416b)와, 절연체(410) 위의 도전체(404a)의 일부 사이의 수직 거리이다. 또한, 절연체(406c2)(도 4의 (A) 내지 (C)의 절연체(406c)), 절연체(406d2)(도 4의 (A) 내지 (C)의 절연체(406d)), 절연체(412), 도전체(404a), 및 도전체(404b)는 동시에 형성되기 때문에, 절연체(406c), 절연체(406d2)(도 4의 (A) 내지 (C)의 절연체(406d)), 및 절연체(412)는 절연체(410)의 상면과, 절연체(410) 위에 형성된 도전체(404a)의 일부 사이에 배치된다. 따라서, 절연체(410), 절연체(406c2)(도 4의 (A) 내지 (C)의 절연체(406c)), 및 절연체(406d2)(도 4의 (A) 내지 (C)의 절연체(406d))의 총 두께의 길이 t2를 충분히 크게 할 수 있으면, 기생 용량을 저감시킬 수 있다.
<트랜지스터의 제작 방법 9 및 10>
도 14의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 아래에서 설명한다.
먼저, 실시형태 5에서 설명한 도 19의 (F)에 도시된 단계까지의 단계를 수행한다.
다음으로, 절연체(406c), 절연체(406d), 절연체(412), 도전체(404a), 및 도전체(404b)를 포토리소그래피법 등으로 형성한다. 이 구조에 의하여, 트랜지스터 구조 1에서의 도전체(420)에 상당하는 도전체를 도전체(404a) 및 도전체(404b)를 사용하여 동시에 형성할 수 있다.
다음으로, 절연체(408)를 형성한다.
상술한 단계를 거쳐, 도 14의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
도 15의 (A) 내지 (C)의 트랜지스터에서는, 도 12의 (A) 내지 (C)에 도시된 트랜지스터와 비슷한 단계에서 원하는 형상을 각각 갖는 절연체(406c), 절연체(406d), 절연체(412), 도전체(404a), 및 도전체(404b)를 형성한다. 그리고, 절연체(406c), 절연체(406d), 절연체(412), 도전체(404a), 및 도전체(404b)를 포토리소그래피법으로 형성한다. 이 구조에 의하여, 트랜지스터 구조 1에서의 도전체(420)에 상당하는 도전체를 도전체(404a) 및 도전체(404b)를 사용하여 형성할 수 있다.
상술한 단계를 거쳐, 도 15의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명하는 다른 구조 및 방법 중 임의의 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 8)
<트랜지스터 구조 11 및 12>
도 10의 (A) 내지 (C)와 다른 구조를 갖는 트랜지스터 및 그 제작 방법에 대하여 도 16의 (A) 내지 (C) 및 도 17의 (A) 내지 (C)를 참조하여 설명한다. 도 16의 (A) 내지 (C) 및 도 17의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 16의 (A) 내지 (C) 및 도 17의 (A) 내지 (C)에서 설명한 트랜지스터에 대하여 설명한다. 또한, 도 16의 (A) 및 도 17의 (A)는 상면도이다. 도 16의 (B)는 도 16의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 16의 (C)는 도 16의 (A)에 도시된 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 16의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 17의 (B)는 도 17의 (A)에 도시된 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 17의 (C)는 도 17의 (A)에 도시된 일점쇄선 A3-A4를 따라 취한 단면도이다. 또한, 도면의 간략화를 위하여, 도 17의 (A)의 상면도에는 일부의 구성 요소를 도시하지 않았다.
도 16의 (A) 내지 (C) 및 도 17의 (A) 내지 (C)에 도시된 트랜지스터에서, 도전체(416a) 및 도전체(416b)는 반도체(406b) 위에만 형성되어 있다. 다른 구성 요소에 대해서는, 도 10의 (A) 내지 (C)의 트랜지스터 또는 도 12의 (A) 내지 (C)의 트랜지스터에 대한 기재를 참조한다.
<트랜지스터의 제작 방법 11 및 12>
도 16의 (A) 내지 (C)에 도시된 트랜지스터의 제작 방법에 대하여 아래에서 설명한다.
먼저, 실시형태 5에서 설명한 도 18의 (A) 및 (B)에 도시된 단계까지의 단계를 수행한다.
그리고, 절연체(406a) 및 반도체(406b)를 형성한 후, 도전체(416)를 형성한다. 다음으로, 포토리소그래피법 등으로 레지스트를 도전체(416) 위에 형성하고, 레지스트를 마스크로서 사용하여 도전체(416)에 대하여 제 1 에칭을 수행한다. 그리고, 레지스트를 제거한 후, 도전체(416)를 마스크로서 사용하여 제 2 에칭을 수행한다. 제 2 에칭은 절연체(406a) 및 반도체(406b)에 대하여 수행된다.
이후의 단계는, 도 18의 (G) 및 (H)에 도시된 단계 후의 단계와 비슷하다. 상술한 단계를 거쳐, 도 16의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
도 17의 (A) 내지 (C)에 도시된 트랜지스터에서는, 도 16의 (A) 내지 (C)에 도시된 트랜지스터와 비슷한 방식으로 절연체(406a), 반도체(406b), 및 도전체(416)가 형성된다. 그리고, 도 12의 (A) 내지 (C)에 도시된 트랜지스터와 비슷한 단계를 거쳐, 트랜지스터를 형성하는 것이 바람직하다.
상술한 단계를 거쳐, 도 17의 (A) 내지 (C)에 도시된 트랜지스터를 제작할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명하는 다른 구조 및 방법 중 임의의 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 9)
<퇴적 장치>
상술한 스퍼터링 장치를 포함하는 퇴적 장치의 구조에 대하여 아래에서 설명한다. 퇴적 시에 불순물이 막 내로 거의 들어가지 않게 할 수 있는 퇴적 장치의 구조에 대하여 도 23 및 도 24의 (A) 내지 (C)를 참조하여 설명한다.
도 23은 매엽(枚葉) 멀티 체임버 퇴적 장치(1700)를 개략적으로 도시한 상면도이다. 퇴적 장치(1700)는, 기판을 수용하는 카세트 포트(1761) 및 기판의 얼라인먼트를 수행하는 얼라인먼트 포트(1762)를 포함하는 대기 측 기판 공급 체임버(1701)와, 대기 측 기판 공급 체임버(1701)로부터 기판을 반송하는 대기 측 기판 반송 체임버(1702)와, 기판을 반입하고 체임버 내의 압력을 대기압으로부터 감압으로 또는 감압으로부터 대기압으로 전환하는 로드록(load lock) 체임버(1703a)와, 기판을 반출하고 체임버 내의 압력을 감압으로부터 대기압으로 또는 대기압으로부터 감압으로 전환하는 언로드록(unload lock) 체임버(1703b)와, 진공 중에서 기판을 반송하는 반송 체임버(1704)와, 기판을 가열하는 기판 가열 체임버(1705)와, 퇴적 체임버(1706a, 1706b, 및 1706c)를 포함한다. 또한, 스퍼터링 장치(101)는 퇴적 체임버(1706a, 1706b, 및 1706c) 모두 또는 일부에 사용할 수 있다.
또한, 도 23에 도시된 바와 같이 복수의 카세트 포트(1761)가 제공되어도 좋다(도 23에서는 3개의 카세트 포트(1761)가 제공됨).
대기 측 기판 반송 체임버(1702)는 로드록 체임버(1703a) 및 언로드록 체임버(1703b)에 접속되고, 로드록 체임버(1703a) 및 언로드록 체임버(1703b)는 반송 체임버(1704)에 접속되고, 반송 체임버(1704)는 기판 가열 체임버(1705) 및 퇴적 체임버(1706a, 1706b, 및 1706c)에 접속된다.
체임버들 사이의 연결부에는 게이트 밸브(1764)가 제공되어 있어, 대기 측 기판 공급 체임버(1701) 및 대기 측 기판 반송 체임버(1702)를 제외한 각 체임버의 압력을 독립적으로 제어할 수 있다. 또한, 대기 측 기판 반송 체임버(1702)는 반송 로봇(1763a)을 포함하고, 반송 체임버(1704)는 반송 로봇(1763b)을 포함한다. 반송 로봇에 의하여, 기판을 반송할 수 있다.
기판 가열 체임버(1705)는 플라스마 처리 체임버로서도 기능하는 것이 바람직하다. 퇴적 장치(1700)에서는, 처리와 처리 사이에서 기판을 대기에 노출시킬 일 없이 반송할 수 있기 때문에, 대기 중에서의 기판에 대한 불순물의 흡착을 억제할 수 있다. 또한, 퇴적 또는 가열 처리 등의 순서는 자유로이 결정할 수 있다. 또한, 반송 체임버, 퇴적 체임버, 로드록 체임버, 언로드록 체임버, 및 기판 가열 체임버의 구조는 상술한 것에 한정되지 않고, 이들의 구조는 설치 공간 또는 공정의 조건에 따라 적절히 설정할 수 있다.
다음으로, 도 24의 (A), (B), 및 (C)는 각각 도 23에 도시된 퇴적 장치(1700)에서의, 일점쇄선 X1-X2를 따라 취한 단면도, 일점쇄선 Y1-Y2를 따라 취한 단면도, 및 일점쇄선 Y2-Y3을 따라 취한 단면도이다.
도 24의 (A)는 기판 가열 체임버(1705) 및 반송 체임버(1704)의 단면이고, 기판 가열 체임버(1705)는 기판을 수용할 수 있는 복수의 가열 스테이지(1765)를 포함한다. 또한, 도 24의 (A)에 도시된 가열 스테이지(1765)의 개수는 7개이지만, 이에 한정되지 않고, 하나 이상 7개 미만이어도 좋고, 8개 이상이어도 좋다. 가열 스테이지(1765)의 개수를 증가시킴으로써, 복수의 기판에 대하여 동시에 가열 처리를 실시할 수 있기 때문에, 생산성이 향상된다. 또한, 기판 가열 체임버(1705)는 밸브를 통하여 진공 펌프(1770)와 접속되어 있다. 진공 펌프(1770)로서는 예를 들어, 드라이 펌프 및 기계식 부스터 펌프를 사용할 수 있다.
기판 가열 체임버(1705)로서는, 예를 들어 저항 발열체를 가열에 사용하여도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사(熱輻射)를 가열 기구로서 사용하여도 좋다. 예를 들어, GRTA(gas rapid thermal annealing) 또는 LRTA(lamp rapid thermal annealing) 등의 RTA(rapid thermal annealing)를 사용할 수 있다. LRTA는 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자파)의 복사에 의하여 물체를 가열하기 위한 방법이다. GRTA에서는, 고온 가스를 사용하여 가열 처리가 수행된다. 가스로서는 불활성 가스가 사용된다.
또한, 기판 가열 체임버(1705)는 질량 유량계(mass flow controller)(1780)를 통하여 정제기(1781)에 접속된다. 또한, 질량 유량계(1780) 및 정제기(1781)는 복수 종류의 가스 각각을 위하여 제공될 수 있지만, 이해를 쉽게 하기 위하여 하나의 질량 유량계(1780) 및 하나의 정제기(1781)만이 제공된다. 기판 가열 체임버(1705)에 도입되는 가스로서는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하의 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(예를 들어, 아르곤 가스)를 사용한다.
반송 체임버(1704)는 반송 로봇(1763b)을 포함한다. 반송 로봇(1763b)은 복수의 가동부, 및 기판을 유지하는 암(arm)을 포함하고, 각 체임버에 기판을 반송할 수 있다. 또한, 반송 체임버(1704)는 밸브를 통하여 진공 펌프(1770) 및 크라이오펌프(cryopump)(1771)에 접속된다. 이러한 구조로 함으로써, 반송 체임버(2704) 내부의 압력이 대기압 내지 저진공 또는 중진공(0.1Pa 내지 수백Pa 정도)의 범위일 때 진공 펌프(1770)를 사용하여 배기를 수행할 수 있고, 밸브를 전환함으로써, 반송 체임버(1704) 내부의 압력이 중진공 내지 고진공 또는 초고진공(0.1Pa 내지 1×10-7Pa)의 범위일 때 크라이오펌프(1771)를 사용하여 배기를 수행할 수 있다.
또는, 2개 이상의 크라이오펌프(1771)가 반송 체임버(1704)에 병렬로 접속되어도 좋다. 이러한 구조로 함으로써, 크라이오펌프들 중 하나가 리제너레이션(regeneration) 중이어도 다른 크라이오펌프들 중 어느 것을 사용하여 배기를 수행할 수 있다. 또한, 상술한 리제너레이션이란, 크라이오펌프에 갇힌 분자(또는 원자)를 방출하는 처리를 말한다. 크라이오펌프에 분자(또는 원자)가 과도하게 갇히면, 크라이오펌프의 배기 능력이 저하되기 때문에, 리제너레이션이 정기적으로 수행된다.
도 24의 (B)는 퇴적 체임버(1706b), 반송 체임버(1704), 및 로드록 체임버(1703a)의 단면이다.
여기서, 각 퇴적 체임버의 자세한 사항에 대하여 도 24의 (B)를 참조하여 설명한다. 또한, 각 퇴적 체임버의 구조에 대하여 도 21에 도시된 스퍼터링 장치(101)에 대한 설명을 참조하고, 이후의 설명과 적절히 조합할 수 있다. 도 24의 (B)에 도시된 퇴적 체임버(1706b)는 타깃(100), 기판 스테이지(170), 및 타깃과 기판 스테이지 사이에 제공된 콜리메이터(150)를 포함한다. 또한, 여기서는, 기판 스테이지(170)에 기판이 제공되어 있다. 도시되지 않았지만, 기판 스테이지(170)는 기판을 유지하는 기판 유지 기구, 또는 기판을 이면으로부터 가열하는 이면 히터 등을 포함하여도 좋다.
퇴적 체임버(1706b)는 가스 가열 기구(1782)를 통하여 질량 유량계(1780)에 접속되고, 가스 가열 기구(1782)는 질량 유량계(1780)를 통하여 정제기(1781)에 접속된다. 가스 가열 기구(1782)에 의하여, 퇴적 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하의 온도로 가열할 수 있다. 또한, 가스 가열 기구(1782), 질량 유량계(1780), 및 정제기(1781)는 복수 종류의 가스 각각을 위하여 제공할 수 있지만, 이해를 쉽게 하기 위하여 하나의 가스 가열 기구(1782), 하나의 질량 유량계(1780), 및 하나의 정제기(1781)만을 제공한다. 퇴적 가스로서는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하의 가스를 사용하는 것이 바람직하다.
또한, 평행 평판형 스퍼터링 장치 또는 이온 빔 스퍼터링 장치를 퇴적 체임버(1706b)에 제공하여도 좋다.
가스의 주입구 가까이에 정제기를 제공하는 경우, 정제기(1781)와 퇴적 체임버(1706b) 사이의 배관의 길이를 10m 이하, 바람직하게는 5m 이하, 더 바람직하게는 1m 이하로 한다. 배관의 길이를 10m 이하, 5m 이하, 또는 1m 이하로 하면, 그에 따라 배관으로부터의 방출 가스의 영향을 저감시킬 수 있다. 가스의 배관으로서는, 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 내부가 덮인 금속 배관을 사용할 수 있다. 상술한 배관에 의하여, 예를 들어 SUS316L-EP 배관에 비하여, 불순물을 포함하는 방출 가스의 양이 작아져, 퇴적 가스에 대한 불순물의 침입을 저감시킬 수 있다. 또한, 배관의 연결 부위로서는, 고성능 초소형 금속 개스킷 연결 부위(UPG 연결 부위)를 사용할 수 있다. 배관의 재료 모두가 금속인 구조는, 수지 등을 사용한 구조에 비하여, 발생되는 방출 가스 또는 외부 누설의 영향을 저감시킬 수 있어 바람직하다.
퇴적 체임버(1706b)는 밸브를 통하여 터보 분자 펌프(1772) 및 진공 펌프(1770)에 접속된다. 또한, 퇴적 체임버(1706b)는 크라이오 트랩을 포함하는 것이 바람직하다.
크라이오 트랩(1751)은 물 등 융점이 비교적 높은 분자(또는 원자)를 흡착할 수 있는 기구이다. 터보 분자 펌프(1772)는 크기가 큰 분자(또는 원자)를 안정적으로 배기할 수 있고, 보수 관리(maintenance)의 빈도가 낮기 때문에, 생산성을 높일 수 있는 한편, 수소 및 물의 배기 능력이 낮다. 따라서, 물 등의 배기 능력을 높이도록 크라이오 트랩(1751)을 퇴적 체임버(1706b)에 접속시킨다. 크라이오 트랩(1751)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하가 되도록 설정된다. 크라이오 트랩(1751)이 복수의 냉동기를 포함하는 경우, 각 냉동기의 온도를 다른 온도로 설정하면, 효율적인 배기가 가능하므로 바람직하다. 예를 들어, 제 1 단의 냉동기의 온도를 100K 이하로 설정하고, 제 2 단의 냉동기의 온도를 20K 이하로 설정할 수 있다.
또한, 퇴적 체임버(1706b)의 배기 방법은 상술한 것에 한정되지 않고, 반송 체임버(1704)에서 설명한 배기 방법(크라이오펌프 및 진공 펌프를 사용한 배기 방법)과 비슷한 구조를 채용하여도 좋다. 물론, 반송 체임버(1704)의 배기 방법은 퇴적 체임버(1706b)의 배기 방법(터보 분자 펌프 및 진공 펌프를 사용한 배기 방법)과 비슷한 구조를 가져도 좋다.
또한, 상술한 반송 체임버(1704), 기판 가열 체임버(1705), 및 퇴적 체임버(1706b) 각각에서, 배압(전체 압력) 및 각 기체 분자(원자)의 부분 압력은 다음과 같이 설정하는 것이 바람직하다. 특히, 형성될 막에 불순물이 들어갈 수 있기 때문에, 퇴적 체임버(1706b)의 배압 및 각 기체 분자(원자)의 부분 압력에는 주의할 필요가 있다.
상술한 각 체임버에서 배압(전체 압력)은 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하이다. 상술한 각 체임버에서 질량 대 전하비(m/z)가 18인 기체 분자(원자)의 부분 압력은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 체임버에서 질량 대 전하비(m/z)가 28인 기체 분자(원자)의 부분 압력은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 체임버에서 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 부분 압력은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한, 진공 체임버 내의 전체 압력 및 부분 압력은 질량 분석기를 사용하여 측정할 수 있다. 예를 들어, Qulee CGM-051(ULVAC, Inc. 제조의 4중극 질량 분석기(Q-mass라고도 함))을 사용할 수 있다.
또한, 상술한 반송 체임버(1704), 기판 가열 체임버(1705), 및 퇴적 체임버(1706b)는 외부 누설 또는 내부 누설의 양이 적은 것이 바람직하다.
예를 들어, 상술한 반송 체임버(1704), 기판 가열 체임버(1705), 및 퇴적 체임버(1706b) 각각에서, 누출율(leakage rate)은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 질량 대 전하비(m/z)가 18인 기체 분자(원자)의 누출율은 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8Pa·m3/s 이하이다. 질량 대 전하비(m/z)가 28인 기체 분자(원자)의 누출율은 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 누출율은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
또한, 누출율은 상기 질량 분석기를 사용하여 측정된 전체 압력 및 부분 압력으로부터 구할 수 있다.
누출율은 외부 누설 및 내부 누설에 의존한다. 외부 누설이란 미소한 구멍 또는 밀봉 불량 등을 통하여 진공 시스템 외부로부터 가스가 유입되는 것을 말한다. 내부 누설은 진공 시스템 내에서 밸브와 같은 칸막이(partition)를 통한 누설, 또는 내부 부재로부터의 방출 가스에 기인한다. 누출율을 상술한 값 이하가 되도록 설정하기 위하여, 외부 누설 및 내부 누설의 양 측면으로부터 대책을 취할 필요가 있다.
예를 들어, 퇴적 체임버(1706b)의 개폐 부분을 금속 개스킷으로 밀봉할 수 있다. 금속 개스킷에는 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴으로 피복된 금속을 사용하는 것이 바람직하다. 금속 개스킷은 O-링보다 높은 밀착성을 실현하고, 외부 누설을 저감시킬 수 있다. 또한, 부동태(passive state)인 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 피복된 금속을 사용함으로써, 금속 개스킷으로부터 방출되는 불순물을 포함하는 가스의 방출이 억제되기 때문에, 내부 누설을 저감시킬 수 있다.
퇴적 장치(1700)의 부재에는, 불순물을 포함하는 가스의 방출량이 적은 알루미늄, 크로뮴, 타이타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또는, 상술한 부재에는, 상술한 재료로 피복된 철, 크로뮴, 및 니켈 등을 포함하는 합금을 사용하여도 좋다. 철, 크로뮴, 및 니켈 등을 포함하는 합금은 단단하고, 내열성이 있으며, 가공에 적합하다. 여기서, 표면적을 줄이기 위하여 부재의 표면 요철을 연마 등에 의하여 감소시키면, 가스의 방출을 저감시킬 수 있다.
또는, 상술한 퇴적 장치(1700)의 부재를 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 피복하여도 좋다.
퇴적 장치(1700)의 부재는 가능한 한 금속만으로 형성되는 것이 바람직하다. 예를 들어, 석영 등으로 형성되는 관찰 창(viewing window)이 제공되는 경우, 가스의 방출을 억제하기 위하여 관찰 창의 표면을 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 얇게 피복하는 것이 바람직하다.
퇴적 체임버에 흡착물이 존재할 때, 흡착물은 내벽 등에 흡착되기 때문에 퇴적 체임버의 압력에 영향을 미치지 않지만, 퇴적 체임버 내부를 배기하였을 때는 흡착물은 가스 방출을 일으킨다. 따라서, 누출율과 배기 속도 간에 상관관계는 없지만, 배기 능력이 높은 펌프를 사용하여, 퇴적 체임버에 존재하는 흡착물을 가능한 한 많이 제거하고 미리 배기하는 것이 중요하다. 또한, 흡착물의 제거를 촉진하기 위하여 퇴적 체임버에 베이킹(baking)을 실시하여도 좋다. 베이킹에 의하여, 흡착물의 제거 속도를 약 10배 증가시킬 수 있다. 베이킹은 100℃ 내지 450℃의 범위의 온도에서 수행할 수 있다. 이때, 불활성 가스를 퇴적 체임버에 도입하면서 흡착물을 제거하면, 배기만으로는 제거하기 어려운 물 등의 제거 속도를 더 높일 수 있다. 또한, 불활성 가스를 퇴적 체임버의 베이킹 온도와 실질적으로 같은 온도에서 가열하면, 흡착물의 제거 속도를 더 높일 수 있다. 여기서, 불활성 가스로서 희가스를 사용하는 것이 바람직하다. 퇴적되는 막의 종류에 따라서는, 불활성 가스 대신에 산소 등을 사용하여도 좋다. 예를 들어, 산화물을 퇴적하는 경우에는, 산화물의 주성분인 산소를 사용하는 것이 바람직한 경우가 있다.
또는, 가열된 산소, 또는 가열된 희가스 등 가열된 불활성 가스 등을 사용하여 퇴적 체임버 내의 압력을 높이고 나서 일정 기간 후에, 퇴적 체임버 내부를 배기하는 처리를 수행하는 것이 바람직하다. 가열된 가스에 의하여 퇴적 체임버 내의 흡착물을 제거할 수 있고, 퇴적 체임버 내에 존재하는 불순물을 저감시킬 수 있다. 또한, 이 처리를 2번 이상 30번 이하, 바람직하게는 5번 이상 15번 이하 반복하면 이로운 효과를 달성할 수 있다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 퇴적 체임버에 도입함으로써, 1분 내지 300분, 바람직하게는 5분 내지 120분의 시간 범위에서, 퇴적 체임버 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하가 되도록 유지할 수 있다. 그 후, 퇴적 체임버 내부를 5분 내지 300분, 바람직하게는 10분 내지 120분의 시간 범위에서 배기한다.
더미 퇴적에 의해서도 흡착물의 제거 속도를 더 높일 수 있다. 여기서, 더미 퇴적이란, 더미 기판 및 퇴적 체임버의 내벽에 막을 퇴적하여, 퇴적 체임버 내의 불순물 및 퇴적 체임버의 내벽의 흡착물을 막 내에 가두는, 스퍼터링법 등에 의한 더미 기판으로의 퇴적을 말한다. 더미 기판에는, 가스의 방출량이 적은 기판을 사용하는 것이 바람직하다. 더미 퇴적을 수행함으로써, 나중에 퇴적될 막 내의 불순물 농도를 저감시킬 수 있다. 또한, 더미 퇴적은 퇴적 체임버의 베이킹과 동시에 수행하여도 좋다.
다음으로, 도 24의 (B)에 도시된 반송 체임버(1704) 및 로드록 체임버(1703a)와, 도 24의 (C)에 도시된 대기 측 기판 반송 체임버(1702) 및 대기 측 기판 공급 체임버(1701)의 자세한 사항에 대하여 설명한다. 또한, 도 24의 (C)는 대기 측 기판 반송 체임버(1702) 및 대기 측 기판 공급 체임버(1701)의 단면이다.
도 24의 (B)에 도시된 반송 체임버(1704)에 대해서는, 도 24의 (A)에 도시된 반송 체임버(1704)의 기재를 참조할 수 있다.
로드록 체임버(1703a)는 기판 반송 스테이지(1752)를 포함한다. 로드록 체임버(1703a)의 압력이 감압으로부터 상승되어 대기압이 되었을 때, 기판 반송 스테이지(1752)는 대기 측 기판 반송 체임버(1702)에 제공된 반송 로봇(1763a)으로부터 기판을 받는다. 그 후, 로드록 체임버(1703a)를 진공으로 배기하여 거기의 압력을 감압으로 하고 나서, 반송 체임버(1704)에 제공된 반송 로봇(1763b)이 기판 반송 스테이지(1752)로부터 기판을 받는다.
또한, 로드록 체임버(1703a)는 밸브를 통하여 진공 펌프(1770) 및 크라이오펌프(1771)에 접속되어 있다. 진공 펌프(1770) 및 크라이오펌프(1771) 등 배기 시스템의 접속 방법에는, 반송 체임버(1704)의 접속 방법의 기재를 참조할 수 있고, 그 설명은 여기서는 생략한다. 또한, 도 23에 도시된 언로드록 체임버(1703b)는 로드록 체임버(1703a)와 비슷한 구조를 가질 수 있다.
대기 측 기판 반송 체임버(1702)는 반송 로봇(1763a)을 포함한다. 반송 로봇(1763a)은 카세트 포트(1761)로부터 로드록 체임버(1703a)로 또는 로드록 체임버(1703a)로부터 카세트 포트(1761)로 기판을 반송할 수 있다. 또한, 대기 측 기판 반송 체임버(1702) 및 대기 측 기판 공급 체임버(1701) 상방에는, HEPA(high efficiency particulate air) 필터 등 먼지 또는 파티클의 침입을 억제하기 위한 기구를 제공하여도 좋다.
대기 측 기판 공급 체임버(1701)는 복수의 카세트 포트(1761)를 포함한다. 카세트 포트(1761)는 복수의 기판을 수용할 수 있다.
타깃의 표면 온도는 100℃ 이하, 바람직하게는 50℃ 이하, 더 바람직하게는 실온(대표적으로는 25℃) 정도가 되도록 설정한다. 대형 기판용 스퍼터링 장치에서는, 대형 타깃이 사용되는 경우가 많다. 그러나, 대형 기판용 타깃을 접합부(juncture) 없이 형성하는 것은 어렵다. 실제로는, 복수의 타깃을 틈이 가능한 한 작아지도록 배열하여 큰 형상을 얻지만, 매우 작은 틈이 불가피하게 발생한다. 타깃의 표면 온도가 상승되면, 이러한 매우 작은 틈으로부터 아연 등이 휘발하고, 이 틈이 서서히 넓어질 수 있다. 상기 틈이 넓어지면, 백킹 플레이트의 금속 또는 접착에 사용된 금속이 스퍼터링될 수 있고, 불순물 농도의 증가를 일으킬 수 있다. 따라서, 타깃은 충분히 냉각되어 있는 것이 바람직하다.
구체적으로, 백킹 플레이트에는, 도전성이 높고 방열성이 높은 금속(구체적으로는 구리)을 사용한다. 백킹 플레이트에 형성한 수로를 통하여 충분한 양의 냉각수를 흘림으로써, 타깃을 효율적으로 냉각할 수 있다.
또한, 타깃이 아연을 포함하는 경우, 산소 가스 분위기에서의 퇴적에 의하여 플라스마 대미지가 완화되기 때문에, 아연이 휘발되기 어려운 산화물 반도체를 얻을 수 있다.
상술한 퇴적 장치에 의하여, 형성될 막으로 불순물이 들어가는 것을 억제할 수 있다.
(실시형태 10)
<제작 장치>
본 발명의 일 형태에 따른 고밀도 플라스마 처리를 수행하는 제작 장치에 대하여 아래에서 설명한다.
먼저, 반도체 장치 등의 제작 시에 불순물을 거의 들어가지 않게 할 수 있는 제작 장치의 구조에 대하여 도 25, 도 26, 및 도 27을 참조하여 설명한다.
도 25는 매엽 멀티 체임버 제작 장치(2700)를 개략적으로 도시한 상면도이다. 제작 장치(2700)는, 기판을 수용하는 카세트 포트(2761) 및 기판의 얼라인먼트를 수행하는 얼라인먼트 포트(2762)를 포함하는 대기 측 기판 공급 체임버(2701)와, 대기 측 기판 공급 체임버(2701)로부터 기판을 반송하는 대기 측 기판 반송 체임버(2702)와, 기판을 반입하고 체임버 내의 압력을 대기압으로부터 감압으로 또는 감압으로부터 대기압으로 전환하는 로드록 체임버(2703a)와, 기판을 반출하고 체임버 내의 압력을 감압으로부터 대기압으로 또는 대기압으로부터 감압으로 전환하는 언로드록 체임버(2703b)와, 진공 중에서 기판을 반송하는 반송 체임버(2704)와, 체임버(2706a, 2706b, 2706c, 및 2706d)를 포함한다.
대기 측 기판 반송 체임버(2702)는 로드록 체임버(2703a) 및 언로드록 체임버(2703b)에 접속되고, 로드록 체임버(2703a) 및 언로드록 체임버(2703b)는 반송 체임버(2704)에 접속되고, 반송 체임버(2704)는 체임버(2706a, 2706b, 2706c, 및 2706d)에 접속된다.
또한, 체임버들 사이의 연결부에는 게이트 밸브(GV)가 제공되어 있어, 대기 측 기판 공급 체임버(2701) 및 대기 측 기판 반송 체임버(2702)를 제외한 각 체임버를 독립적으로 진공 상태로 유지할 수 있다. 또한, 대기 측 기판 반송 체임버(2702)에는 반송 로봇(2763a)이 제공되어 있고, 반송 체임버(2704)에는 반송 로봇(2763b)이 제공되어 있다. 반송 로봇(2763a) 및 반송 로봇(2763b)에 의하여, 제작 장치(2700) 내에서 기판을 반송할 수 있다.
반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에서, 배압(전체 압력)은 예를 들어 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하이다. 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에서, 질량 대 전하비(m/z)가 18인 기체 분자(원자)의 부분 압력은 예를 들어 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에서, 질량 대 전하비(m/z)가 28인 기체 분자(원자)의 부분 압력은 예를 들어 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에서, 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 부분 압력은 예를 들어 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d) 내의 전체 압력 및 부분 압력은 질량 분석기를 사용하여 측정할 수 있다. 예를 들어, Qulee CGM-051(ULVAC, Inc. 제조의 4중극 질량 분석기(Q-mass라고도 함))을 사용할 수 있다.
또한, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)는 외부 누설 또는 내부 누설의 양이 적은 것이 바람직하다. 예를 들어, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에서, 누출율은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 예를 들어, 질량 대 전하비(m/z)가 18인 기체 분자(원자)의 누출율은 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8Pa·m3/s 이하이다. 예를 들어, 질량 대 전하비(m/z)가 28인 기체 분자(원자)의 누출율은 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 예를 들어, 질량 대 전하비(m/z)가 44인 기체 분자(원자)의 누출율은 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
또한, 누출율은 상기 질량 분석기를 사용하여 측정된 전체 압력 및 부분 압력으로부터 구할 수 있다. 누출율은 외부 누설 및 내부 누설에 의존한다. 외부 누설이란 미소한 구멍 또는 밀봉 불량 등을 통하여 진공 시스템 외부로부터 가스가 유입되는 것을 말한다. 내부 누설은 진공 시스템 내에서 밸브와 같은 칸막이를 통한 누설, 또는 내부 부재로부터의 방출 가스에 기인한다. 누출율을 상술한 값 이하가 될 수 있도록 설정하기 위하여, 외부 누설 및 내부 누설의 양 측면으로부터 대책을 취할 필요가 있다.
예를 들어, 반송 체임버(2704) 및 체임버(2706a 내지 2706d)의 개폐 부분을 금속 개스킷으로 밀봉할 수 있다. 금속 개스킷에는 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴으로 피복된 금속을 사용하는 것이 바람직하다. 금속 개스킷은 O-링보다 높은 밀착성을 실현하고, 외부 누설을 저감시킬 수 있다. 또한, 부동태(passive state)인 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 피복된 금속을 사용함으로써, 금속 개스킷으로부터 방출되는 불순물을 포함하는 가스의 방출이 억제되기 때문에, 내부 누설을 저감시킬 수 있다.
제작 장치(2700)의 부재에는, 불순물을 포함하는 가스의 방출량이 적은 알루미늄, 크로뮴, 타이타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또는, 상술한 재료로 피복된 철, 크로뮴, 또는 니켈 등을 포함하는 합금을 사용하여도 좋다. 철, 크로뮴, 또는 니켈 등을 포함하는 합금은 단단하고, 내열성이 있으며, 가공에 적합하다. 여기서, 표면적을 줄이기 위하여 부재의 표면 요철을 연마 등에 의하여 감소시키면, 가스의 방출을 저감시킬 수 있다.
또는, 상술한 제작 장치(2700)의 부재를 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 피복하여도 좋다.
제작 장치(2700)의 부재는 가능하면 금속만을 사용하여 형성되는 것이 바람직하다. 예를 들어, 석영 등으로 형성되는 관찰 창이 제공되는 경우, 가스의 방출을 억제하기 위하여 관찰 창의 표면을 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴 등으로 얇게 피복하는 것이 바람직하다.
반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에 흡착물이 존재할 때, 흡착물은 내벽 등에 흡착되기 때문에 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)의 압력에 영향을 미치지 않지만, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d) 내부를 배기하였을 때는 흡착물은 가스 방출을 일으킨다. 따라서, 누출율과 배기 속도 간에 상관관계는 없지만, 배기 능력이 높은 펌프를 사용하여, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에 존재하는 흡착물을 가능한 한 많이 제거하고 미리 배기하는 것이 중요하다. 또한, 흡착물의 제거를 촉진하기 위하여 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에 베이킹을 실시하여도 좋다. 베이킹에 의하여, 흡착물의 제거 속도를 약 10배 증가시킬 수 있다. 베이킹은 100℃ 이상 450℃ 이하의 온도에서 수행할 수 있다. 이때, 불활성 가스를 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에 도입하면서 흡착물을 제거하면, 배기만으로는 제거하기 어려운 물 등의 제거 속도를 더 높일 수 있다. 또한, 도입되는 불활성 가스를 베이킹 온도와 실질적으로 같은 온도에서 가열하면, 흡착물의 제거 속도를 더 높일 수 있다. 여기서, 불활성 가스로서 희가스를 사용하는 것이 바람직하다.
또는, 가열된 산소, 또는 가열된 희가스 등 가열된 불활성 가스 등을 도입하여 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d) 내의 압력을 높이고 나서 일정 기간 후에, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d) 내부를 배기하는 처리를 수행하는 것이 바람직하다. 가열된 가스의 도입에 의하여 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d) 내의 흡착물을 제거할 수 있고, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d) 내에 존재하는 불순물을 저감시킬 수 있다. 또한, 이 처리를 2번 이상 30번 이하, 바람직하게는 5번 이상 15번 이하 반복하면 이로운 효과를 달성할 수 있다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d)에 도입함으로써, 1분 내지 300분, 바람직하게는 5분 내지 120분의 시간 범위에서, 퇴적 체임버 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하가 되도록 유지할 수 있다. 그 후, 반송 체임버(2704) 및 각 체임버(2706a 내지 2706d) 내부를 5분 내지 300분, 바람직하게는 10분 내지 120분의 시간 범위에서 배기한다.
다음으로, 체임버(2706b 및 2706c)에 대하여 도 26의 단면 모식도를 참조하여 설명한다.
체임버(2706b 및 2706c)는 예를 들어, 물체에 고밀도 플라스마 처리를 수행할 수 있는 체임버이다. 체임버(2706b 및 2706c)는 고밀도 플라스마 처리에 사용하는 분위기를 제외하면 구조가 공통적이기 때문에, 아래에서는 이들을 총합하여 설명한다.
체임버(2706b 및 2706c)는 각각 슬롯 안테나 플레이트(2808), 유전체판(2809), 기판 스테이지(2812), 및 배기구(2819)를 포함한다. 가스 공급원(2801), 밸브(2802), 고주파 발생기(2803), 도파관(2804), 모드 변환기(2805), 가스관(2806), 도파관(2807), 매칭 박스(2815), 고주파 전원(2816), 진공 펌프(2817), 및 밸브(2818)가 체임버(2706b 및 2706c) 외부에 제공된다.
고주파 발생기(2803)는 도파관(2804)을 통하여 모드 변환기(2805)에 접속되어 있다. 모드 변환기(2805)는 도파관(2807)을 통하여 슬롯 안테나 플레이트(2808)에 접속되어 있다. 슬롯 안테나 플레이트(2808)는 유전체판(2809)과 접촉하여 배치된다. 또한, 가스 공급원(2801)은 밸브(2802)를 통하여 모드 변환기(2805)에 접속되어 있다. 모드 변환기(2805), 도파관(2807), 및 유전체판(2809)을 통과하는 가스관(2806)을 통하여 가스가 체임버(2706b 및 2706c)에 반송된다. 진공 펌프(2817)는 밸브(2818) 및 배기구(2819)를 통하여 체임버(2706b 및 2706c)로부터 가스 등을 배기하는 기능을 갖는다. 고주파 전원(2816)은 매칭 박스(2815)를 통하여 기판 스테이지(2812)에 접속되어 있다.
기판 스테이지(2812)는 기판(2811)을 유지하는 기능을 갖는다. 예를 들어, 기판 스테이지(2812)는 기판(2811)을 정전기 또는 기계적 강도에 의하여 유지하는 기능을 갖는다. 또한, 기판 스테이지(2812)는 전력을 고주파 전원(2816)으로부터 공급받는 전극의 기능을 갖는다. 기판 스테이지(2812)는 가열 기구(2813)를 내부에 포함하기 때문에, 기판(2811)을 가열하는 기능을 갖는다.
진공 펌프(2817)로서는, 예를 들어 드라이 펌프, 기계식 부스터 펌프, 이온 펌프, 타이타늄 서블리메이션 펌프, 크라이오펌프, 또는 터보 분자 펌프 등을 사용할 수 있다. 진공 펌프(2817)에 더하여, 크라이오펌프도 사용하여도 좋다. 크라이오펌프와 크라이오 트랩을 조합하여 사용하면, 물을 효과적으로 배기할 수 있어 특히 바람직하다.
예를 들어, 가열 기구(2813)는 가열에 저항 발열체 등을 사용하는 가열 기구일 수 있다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사(熱輻射)를 가열에 이용하는 가열 기구를 사용하여도 좋다. 예를 들어, GRTA 또는 LRTA 등의 RTA를 사용할 수 있다. GRTA에서, 가열 처리는 고온 가스를 사용하여 수행된다. 가스로서는 불활성 가스를 사용한다.
가스 공급원(2801)은 질량 유량계를 통하여 정제기와 접속되어도 좋다. 가스로서는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용하는 것이 바람직하다. 예를 들어, 산소 가스, 질소 가스, 또는 희가스(예를 들어, 아르곤 가스)를 사용할 수 있다.
유전체판(2809)으로서는, 예를 들어 산화 실리콘(석영), 산화 알루미늄(알루미나), 또는 산화 이트륨(이트리아) 등을 사용할 수 있다. 유전체판(2809)의 표면에 보호층을 더 형성하여도 좋다. 보호층으로서는, 산화 마그네슘, 산화 타이타늄, 산화 크로뮴, 산화 지르코늄, 산화 하프늄, 산화 탄탈럼, 산화 실리콘, 산화 알루미늄, 또는 산화 이트륨 등을 사용할 수 있다. 유전체판(2809)은 특히 후술하는 고밀도 플라스마(2810)의 고밀도 영역에 노출된다. 따라서, 보호층은 손상을 저감시킬 수 있어, 결과적으로 처리 시의 입자 증가 등을 방지할 수 있다.
고주파 발생기(2803)는 예를 들어, 주파수가 0.3GHz 이상 3.0GHz 이하, 0.7GHz 이상 1.1GHz 이하, 또는 2.2GHz 이상 2.8GHz 이하인 마이크로파를 발생시키는 기능을 갖는다. 고주파 발생기(2803)에 의하여 발생시킨 마이크로파는, 도파관(2804)을 통하여 모드 변환기(2805)로 전파된다. 모드 변환기(2805)는 TE 모드로 전파된 마이크로파를 TEM 모드의 마이크로파로 변환시킨다. 그리고, 마이크로파는 도파관(2807)을 통하여 슬롯 안테나 플레이트(2808)로 전파된다. 슬롯 안테나 플레이트(2808)에는 복수의 슬롯 공(hole)이 제공되어 있고, 마이크로파는 상기 슬롯 공 및 유전체판(2809)을 통하여 전파된다. 그리고, 유전체판(2809) 아래에 전계를 발생시키고, 고밀도 플라스마(2810)를 생성시킬 수 있다. 고밀도 플라스마(2810)는 가스 공급원(2801)으로부터 공급된 가스의 종류에 따른 이온 및 라디칼을 포함한다. 예를 들어, 산소 라디칼 또는 질소 라디칼 등을 포함한다.
이때, 고밀도 플라스마(2810)에서 생성된 이온 및 라디칼에 의하여, 기판(2811) 위의 막 등을 개질할 수 있다. 또한, 고주파 전원(2816)을 사용하여, 기판(2811)에 바이어스를 인가하는 것이 바람직한 경우가 있다. 고주파 전원(2816)으로서는, 예를 들어, 주파수가 13.56MHz 또는 27.12MHz 등의 RF(Radio Frequency) 전원을 사용할 수 있다. 기판에 바이어스를 인가함으로써, 고밀도 플라스마(2810) 내의 이온을 기판(2811) 위의 막 등의 개구의 깊은 부분까지 효율적으로 도달시킬 수 있다.
예를 들어, 체임버(2706b)에서는, 가스 공급원(2801)으로부터 산소를 도입함으로써, 고밀도 플라스마(2810)를 사용한 산소 라디칼 처리를 수행할 수 있다. 체임버(2706c)에서는, 가스 공급원(2801)으로부터 질소를 도입함으로써, 고밀도 플라스마(2810)를 사용한 질소 라디칼 처리를 수행할 수 있다.
다음으로, 체임버(2706a 및 2706d)에 대하여 도 27의 단면 모식도를 참조하여 설명한다.
체임버(2706a 및 2706d)는 예를 들어, 물체에 전자파를 조사할 수 있는 체임버이다. 체임버(2706a 및 2706d)는 전자파의 종류를 제외하면 구조가 공통적이기 때문에, 아래에서는 이들을 총합하여 설명한다.
체임버(2706a 및 2706d)는 각각 하나 이상의 램프(2820), 기판 스테이지(2825), 가스 도입구(2823), 및 배기구(2830)를 포함한다. 체임버(2706a 및 2706d) 외부에는 가스 공급원(2821), 밸브(2822), 진공 펌프(2828), 및 밸브(2829)가 제공된다.
가스 공급원(2821)은 밸브(2822)를 통하여 가스 도입구(2823)에 접속되어 있다. 진공 펌프(2828)는 밸브(2829)를 통하여 배기구(2830)에 접속되어 있다. 램프(2820)는 기판 스테이지(2825)와 대향되어 제공되어 있다. 기판 스테이지(2825)는 기판(2824)을 유지하는 기능을 갖는다. 기판 스테이지(2825)는 가열 기구(2826)를 내부에 포함하기 때문에, 기판(2824)을 가열하는 기능을 갖는다.
램프(2820)로서는, 예를 들어, 가시광 또는 자외광 등의 전자파를 방출하는 기능을 갖는 광원을 사용할 수 있다. 예를 들어, 10nm 이상 2500nm 이하, 500nm 이상 2000nm 이하, 또는 40nm 이상 340nm 이하의 파장 영역에 피크를 갖는 전자파를 방출하는 기능을 갖는 광원을 사용할 수 있다.
예를 들어 램프(2820)로서는, 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 탄소 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프 등의 광원을 사용할 수 있다.
예를 들어, 램프(2820)로부터 방출되는 전자파의 일부 또는 전체는 기판(2824)에 의하여 흡수됨으로써, 기판(2824) 위의 막 등을 개질할 수 있다. 예를 들어, 결함을 생성 또는 저감시키거나, 또는 불순물을 제거할 수 있다. 기판(2824)을 가열하면서 램프(2820)가 전자파를 방출하면, 결함의 생성 또는 저감, 또는 불순물의 제거를 효율적으로 수행할 수 있다.
또는, 예를 들어, 램프(2820)로부터 방출되는 전자파에 의하여 기판 스테이지(2825)를 발열시킴으로써, 기판(2824)을 가열하여도 좋다. 이 경우, 기판 스테이지(2825) 내부의 가열 기구(2826)는 생략되어도 좋다.
진공 펌프(2828)에 대해서는, 진공 펌프(2817)에 대한 기재를 참조한다. 가열 기구(2826)에 대해서는, 가열 기구(2813)에 대한 기재를 참조한다. 가스 공급원(2821)에 대해서는, 가스 공급원(2801)의 기재를 참조한다.
상술한 제작 장치에 의하여, 불순물이 물체로 들어가는 것을 억제하면서 막을 개질할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명하는 다른 구조 및 방법 중 임의의 것과 적절히 조합함으로써 실시할 수 있다.
(실시형태 11)
<산화물 반도체의 구조>
산화물 반도체의 구조에 대하여 아래에서 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로 준안정이며 고정화되어 있지 않고, 등방성이며 불균일 구조를 갖지 않는다고 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 갖지만 장거리 질서를 갖지 않는다.
이는 본질적으로 안정적인 산화물 반도체를 완전한 비정질 산화물 반도체로 간주할 수는 없다는 것을 의미한다. 또한, 등방성이 아닌 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 또한 a-like OS는 미소한 영역에서 주기 구조를 갖지만, 동시에 보이드를 갖고 불안정한 구조를 갖는다. 이러한 이유로, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
<CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나이다.
TEM(transmission electron microscope)을 사용하여 얻은 CAAC-OS의 명시야상 및 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿이 관찰될 수 있다. 그러나, 고분해능 TEM 이미지에서, 펠릿들의 경계, 즉 결정립계(grain boundary)는 명료하게 관찰되지 않는다. 따라서, CAAC-OS에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
TEM으로 관찰한 CAAC-OS에 대하여 아래에서 설명한다. 도 28의 (A)는 시료 표면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻은 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 얻을 수 있다.
도 28의 (B)는 도 28의 (A)에서의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 28의 (B)는 펠릿에서, 금속 원자가 층상으로 배열되어 있는 것을 나타낸 것이다. 각 금속 원자층은, CAAC-OS가 형성되는 표면(이후, 이 표면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 형태를 갖고, CAAC-OS의 형성면 또는 상면에 평행하게 배열된다.
도 28의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 이 특징적인 원자 배열을 도 28의 (C)에서 보조선으로 나타내었다. 도 28의 (B) 및 (C)는 펠릿의 크기가 1nm 이상 또는 3nm 이상이고, 펠릿들의 기울기에 기인한 틈의 크기가 약 0.8nm인 것을 입증하고 있다. 그러므로, 펠릿을 나노 결정(nc)이라고 할 수도 있다. 또한, CAAC-OS를 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따르면, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열이, 벽돌 또는 블록이 쌓인 것과 같은 구조로 도시되어 있다(도 28의 (D) 참조). 도 28의 (C)에 관찰되듯이, 펠릿들이 기울어져 있는 부분은 도 28의 (D)에 나타낸 영역(5161)에 상당한다.
도 29의 (A)는 시료 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 29의 (B), (C), 및 (D)는 각각 도 29의 (A)에서의 영역(1), (2), 및 (3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 29의 (B), (C), 및 (D)는, 펠릿에서 금속 원자들이 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 나타낸 것이다. 그러나, 상이한 펠릿들 간에서 금속 원자의 배열에 규칙성은 없다.
다음으로, X선 회절(XRD: X-ray diffraction)에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 30의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 갖고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 나타낸다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 또 하나의 피크가 나타날 수 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 근방일 때 피크가 나타나는 것이 바람직하고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 시료에 X선빔을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서는, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 근방에 고정하고 시료 표면의 법선 벡터를 축(φ축)으로서 사용하여 시료를 회전시켜 분석(φ 스캔)을 행하면, 도 30의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하고 φ 스캔을 행하면, 도 30의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 보여준다.
다음으로, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경 300nm의 전자빔이, 시료 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사하면, 도 31의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것도 나타낸다. 한편, 도 31의 (B)는 같은 시료에, 프로브 직경 300nm의 전자빔을 시료 표면에 수직인 방향으로 입사시키는 식으로 얻은 회절 패턴을 나타낸 것이다. 도 31의 (B)에 나타낸 바와 같이 고리형 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 갖지 않는 것도 나타낸다. 도 31의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 31의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는 CAAC-OS는 불순물 및 결함(예를 들어, 산소 빈자리)의 양이 적다는 것을 의미한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로, 실리콘 등)는, 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 무질서해지고 산화물 반도체의 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 무질서하게 하고 결정성을 저하시킨다.
불순물 또는 결함을 갖는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 또한, 산화물 반도체의 산소 빈자리는, 캐리어 트랩으로서 작용하거나 또는 수소가 포획되면 캐리어 발생원으로서 작용한다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상) 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태 밀도가 낮다. 따라서, CAAC-OS를 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음으로, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확하게 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하이다. 또한, 10nm보다 크고 100nm 이하의 크기의 결정부를 포함하는 산화물 반도체를 미결정(microcrystalline) 산화물 반도체라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서, 예를 들어 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS에서의 펠릿과 동일할 가능성이 있다. 그러므로, 이후의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서, 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 정렬되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 크기보다 큰 직경을 갖는 X선빔을 사용하여 out-of-plane법에 의하여 nc-OS를 분석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)을 갖는 전자빔을 사용하여 nc-OS에 대하여 전자 회절을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 원(고리)형 패턴의 고휘도 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는다.
a-like OS의 고분해능 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 포함하기 때문에 불안정한 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 갖는다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조의 변화에 대하여 아래에서 설명한다.
전자 조사를 수행할 시료로서 a-like OS(시료 A라고 함), nc-OS(시료 B라고 함), 및 CAAC-OS(시료 C라고 함)를 준비한다. 각 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 시료가 결정부를 갖는 것을 보여준다.
또한, 어느 부분을 결정부로 간주할지는 다음과 같이 결정된다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe) 사이의 격자간 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 32는 각 시료의 결정부(22지점 내지 45지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 32는 a-like OS에서의 결정부의 크기가 누적 전자 조사량의 증가에 따라 커지는 것을 나타내고 있다. 구체적으로는, 도 32에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 약 1.2nm인 결정부(초기 핵이라고도 함)가, 누적 전자 조사량이 4.2×108e-/nm2일 때 약 2.6nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 거의 변화를 나타내지 않는다. 구체적으로는, 도 32에서 (2) 및 (3)으로 나타낸 바와 같이, 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 크기는 각각 약 1.4nm 및 약 2.1nm이다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는다.
a-like OS는 보이드를 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 소정의 조성을 갖는 산화물 반도체가 단결정 구조로는 존재할 수 없을 가능성이 있다. 그 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층이어도 좋다.
(실시형태 12)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 포함하는 반도체 장치의 회로의 예에 대하여 설명한다.
<CMOS 인버터>
도 33의 (A)의 회로도는, p채널 트랜지스터(2200)와 n채널 트랜지스터(2100)가 서로 직렬로 접속되고, 이들의 게이트가 서로 접속된, 소위 CMOS 인버터의 구성을 나타낸 것이다.
<반도체 장치의 구조 1>
도 34는 도 33의 (A)의 반도체 장치의 단면도이다. 도 34에 나타낸 반도체 장치는 트랜지스터(2200) 및 트랜지스터(2100)를 포함한다. 트랜지스터(2100)는 트랜지스터(2200) 위에 배치된다. 상기 실시형태에서 설명한 트랜지스터 중 임의의 것을 트랜지스터(2100)로서 사용할 수 있다. 따라서, 상술한 트랜지스터에 대한 기재를 트랜지스터(2100)에 대하여 적절히 참조할 수 있다.
도 34에 나타낸 트랜지스터(2200)는 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(2200)는 반도체 기판(450) 내의 영역(472a), 반도체 기판(450) 내의 영역(472b), 절연체(462), 및 도전체(454)를 포함한다.
트랜지스터(2200)에서, 영역(472a 및 472b)은 소스 영역 및 드레인 영역의 기능을 갖는다. 절연체(462)는 게이트 절연체로서 기능한다. 도전체(454)는 게이트 전극으로서 기능한다. 따라서, 채널 형성 영역의 저항을 도전체(454)에 인가되는 전위에 의하여 제어할 수 있다. 바꿔 말하면, 영역(472a)과 영역(472b) 사이의 도통 또는 비도통을 도전체(454)에 인가되는 전위에 의하여 제어할 수 있다.
반도체 기판(450)에는, 예를 들어, 실리콘 또는 저마늄 등을 사용하여 형성된 단일 재료 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨 등을 사용하여 형성된 반도체 기판을 사용할 수 있다. 반도체 기판(450)으로서 단결정 실리콘 기판을 사용하는 것이 바람직하다.
반도체 기판(450)에는, n형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 사용한다. 그러나, 반도체 기판(450)으로서 p형 도전형을 부여하는 불순물을 포함하는 반도체 기판을 사용하여도 좋다. 이 경우, 트랜지스터(2200)가 형성되는 영역에 n형 도전형을 부여하는 불순물을 포함하는 웰(well)을 제공할 수 있다. 또는, 반도체 기판(450)은 i형 반도체 기판이어도 좋다.
반도체 기판(450)의 상면은 (110)면을 갖는 것이 바람직하다. 이로써, 트랜지스터(2200)의 온 상태 특성을 향상시킬 수 있다.
영역(472a 및 472b)은 p형 도전형을 부여하는 불순물을 포함하는 영역이다. 따라서, 트랜지스터(2200)는 p채널 트랜지스터의 구조를 갖는다.
또한, 트랜지스터(2200)는 영역(460) 등에 의하여, 인접한 트랜지스터와 떨어져 있다. 영역(460)은 절연성의 영역이다.
도 34에 도시된 반도체 장치는 절연체(464), 절연체(466), 절연체(468), 도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(474a), 도전체(474b), 도전체(474c), 도전체(496a), 도전체(496b), 도전체(496c), 도전체(496d), 도전체(498a), 도전체(498b), 도전체(498c), 절연체(489), 절연체(490), 절연체(492), 절연체(493), 절연체(494), 및 절연체(495)를 포함한다.
절연체(464)는 트랜지스터(2200) 위에 배치된다. 절연체(466)는 절연체(464) 위에 배치된다. 절연체(468)는 절연체(466) 위에 배치된다. 절연체(489)는 절연체(468) 위에 배치된다. 트랜지스터(2100)는 절연체(489) 위에 배치된다. 절연체(493)는 트랜지스터(2100) 위에 배치된다. 절연체(494)는 절연체(493) 위에 배치된다.
절연체(464)는 영역(472a)에 도달되는 개구, 영역(472b)에 도달되는 개구, 및 도전체(454)에 도달되는 개구를 포함한다. 개구들에는, 도전체(480a), 도전체(480b), 및 도전체(480c)가 매립되어 있다.
절연체(466)는 도전체(480a)에 도달되는 개구, 도전체(480b)에 도달되는 개구, 및 도전체(480c)에 도달되는 개구를 포함한다. 개구들에는, 도전체(478a), 도전체(478b), 및 도전체(478c)가 매립되어 있다.
절연체(468)는 도전체(478b)에 도달되는 개구 및 도전체(478c)에 도달되는 개구를 포함한다. 개구들에는, 도전체(476a) 및 도전체(476b)가 매립되어 있다.
절연체(489)는 트랜지스터(2100)의 채널 형성 영역과 중첩되는 개구, 도전체(476a)에 도달되는 개구, 및 도전체(476b)에 도달되는 개구를 포함한다. 개구들에는, 도전체(474a), 도전체(474b), 및 도전체(474c)가 매립되어 있다.
도전체(474a)는 트랜지스터(2100)의 게이트 전극으로서 기능하여도 좋다. 예를 들어, 도전체(474a)에 소정의 전위를 인가함으로써 트랜지스터(2100)의 문턱 전압 등의 전기 특성을 제어하여도 좋다. 예를 들어, 도전체(474a)를 트랜지스터(2100)의 게이트 전극의 기능을 갖는 도전체(504)에 전기적으로 접속하여도 좋다. 이 경우, 트랜지스터(2100)의 온 상태 전류를 높일 수 있다. 또한, 펀치스루 현상을 억제할 수 있기 때문에 트랜지스터(2100)의 포화 영역에서의 전기 특성을 안정시킬 수 있다. 또한, 도전체(474a)는 상술한 실시형태에서의 도전체(413)에 상당하기 때문에, 도전체(474a)의 자세한 사항에 대하여 도전체(413)의 기재를 참조할 수 있다.
절연체(490)는 도전체(474b)에 도달되는 개구를 포함한다. 또한, 절연체(490)는 상술한 실시형태에서의 절연체(402)에 상당하기 때문에, 절연체(490)의 자세한 사항에 대하여 절연체(402)의 기재를 참조할 수 있다.
절연체(495)는, 트랜지스터(2100)의 소스 및 드레인 중 한쪽인 도전체(507b)를 통하여 도전체(474b)에 도달되는 개구, 트랜지스터(2100)의 소스 및 드레인 중 다른 쪽인 도전체(507a)에 도달되는 개구, 트랜지스터(2100)의 게이트 전극인 도전체(504)에 도달되는 개구, 및 도전체(474c)에 도달되는 개구를 포함한다. 또한, 절연체(495)는 상술한 실시형태에서의 절연체(410)에 상당하기 때문에, 절연체(495)의 자세한 사항에 대하여 절연체(410)의 기재를 참조할 수 있다.
절연체(493)는, 트랜지스터(2100)의 소스 및 드레인 중 한쪽인 도전체(507b)를 통하여 도전체(474b)에 도달되는 개구, 트랜지스터(2100)의 소스 및 드레인 중 다른 쪽인 도전체(507a)에 도달되는 개구, 트랜지스터(2100)의 게이트 전극인 도전체(504)에 도달되는 개구, 및 도전체(474c)에 도달되는 개구를 포함한다. 개구들에는, 도전체(496a), 도전체(496b), 도전체(496c), 및 도전체(496d)가 매립되어 있다. 또한, 트랜지스터(2100) 등의 어느 구성 요소에 제공되는 개구는 다른 구성 요소에 제공되는 개구들 사이에 배치될 수 있다.
절연체(494)는 도전체(496a)에 도달되는 개구, 도전체(496b) 및 도전체(496d)에 도달되는 개구, 및 도전체(496c)에 도달되는 개구를 포함한다. 개구들에는, 도전체(498a), 도전체(498b), 및 도전체(498c)가 매립되어 있다.
절연체(464, 466, 468, 489, 493, 및 494)는 각각, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성하여도 좋다.
산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체가 절연체들(464, 466, 468, 489, 493, 및 494) 중 적어도 하나에 포함되는 것이 바람직하다. 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체를 트랜지스터(2100) 근방에 배치하면 트랜지스터(2100)의 전기 특성을 안정시킬 수 있다.
산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성하여도 좋다.
도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(474a), 도전체(474b), 도전체(474c), 도전체(496a), 도전체(496b), 도전체(496c), 도전체(496d), 도전체(498a), 도전체(498b), 및 도전체(498c)는 각각 예를 들어 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중에서 선택되는 1종류 이상을 포함하는 도전체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성하여도 좋다. 예를 들어, 상술한 원소를 포함하는 합금 또는 화합물을 사용하여도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 또는 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
또한, 도 35의 반도체 장치는 트랜지스터(2200)의 구조를 제외하고는 도 34의 반도체 장치와 같다. 따라서, 도 35의 반도체 장치에 대해서는 도 34의 반도체 장치에 대한 기재를 참조한다. 도 35의 반도체 장치에서 트랜지스터(2200)는 Fin형 트랜지스터이다. Fin형 트랜지스터(2200)에서는 실효적인 채널 폭이 증가됨으로써 트랜지스터(2200)의 온 상태 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 크게 할 수 있기 때문에 트랜지스터(2200)의 오프 상태 특성을 향상시킬 수 있다.
또한, 도 36의 반도체 장치는 트랜지스터(2200)의 구조를 제외하고는 도 34의 반도체 장치와 같다. 따라서, 도 36의 반도체 장치에 대해서는 도 34의 반도체 장치에 대한 기재를 참조한다. 구체적으로는 도 36의 반도체 장치에서, 트랜지스터(2200)는 SOI 기판인 반도체 기판(450)에 형성되어 있다. 도 36의 구조에서는, 영역(456)이 절연체(452)를 개재하여 반도체 기판(450)과 떨어져 있다. SOI 기판을 반도체 기판(450)으로서 사용하기 때문에 펀치스루 현상 등을 억제할 수 있어, 트랜지스터(2200)의 오프 상태 특성을 향상시킬 수 있다. 또한, 절연체(452)는 반도체 기판(450)을 절연체로 함으로써 형성할 수 있다. 예를 들어, 절연체(452)로서 산화 실리콘을 사용할 수 있다.
도 34, 도 35, 및 도 36에 나타낸 반도체 장치 각각에서는 반도체 기판을 이용하여 p채널 트랜지스터가 형성되고, 그 위에 n채널 트랜지스터가 형성되기 때문에, 소자의 점유 면적을 축소할 수 있다. 즉, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 같은 반도체 기판을 이용하여 n채널 트랜지스터와 p채널 트랜지스터를 형성하는 경우에 비하여 제작 공정을 간략화할 수 있기 때문에, 반도체 장치의 생산성을 높일 수 있다. 또한, 반도체 장치의 수율을 향상시킬 수 있다. p채널 트랜지스터에 대해서는 LDD(lightly doped drain) 영역의 형성, 얕은 트렌치(shallow trench) 구조의 형성, 또는 변형 설계(distortion design) 등의 복잡한 단계의 일부를 생략할 수 있는 경우가 있다. 그러므로, 반도체 기판을 이용하여 n채널 트랜지스터를 형성한 반도체 장치에 비하여 반도체 장치의 생산성 및 수율을 높일 수 있는 경우가 있다.
<CMOS 아날로그 스위치>
도 33의 (B)의 회로도는 트랜지스터(2100 및 2200)의 소스들이 서로 접속되고, 트랜지스터(2100 및 2200)의 드레인들이 서로 접속된 구성을 나타낸 것이다. 이러한 구성에 의하여, 트랜지스터는 소위 CMOS 아날로그 스위치로서 기능할 수 있다.
<기억 장치 1>
전력이 공급되지 않아도 저장된 데이터를 유지할 수 있고, 기록 사이클의 횟수가 제한되지 않는 본 발명의 일 형태에 따른 트랜지스터를 포함하는 반도체 장치(기억 장치)의 예를 도 37의 (A) 및 (B)에 나타내었다.
도 37의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 또한, 트랜지스터(2100)와 비슷한 트랜지스터를 트랜지스터(3300)로서 사용할 수 있다.
또한, 트랜지스터(3300)는 오프 상태 전류가 낮은 트랜지스터인 것이 바람직하다. 예를 들어, 산화물 반도체를 사용한 트랜지스터를 트랜지스터(3300)로서 사용할 수 있다. 트랜지스터(3300)의 오프 상태 전류가 낮기 때문에, 반도체 장치의 소정의 노드에서, 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 반도체 장치의 소비전력을 저감시킬 수 있다.
도 37의 (A)에서는, 제 1 배선(3001)이 트랜지스터(3200)의 소스에 전기적으로 접속되어 있다. 제 2 배선(3002)이 트랜지스터(3200)의 드레인에 전기적으로 접속되어 있다. 제 3 배선(3003)이 트랜지스터(3300)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 제 4 배선(3004)이 트랜지스터(3300)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(3200)의 게이트 및 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽이 용량 소자(3400)의 한쪽 전극에 전기적으로 접속되어 있다. 제 5 배선(3005)이 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속되어 있다.
도 37의 (A)의 반도체 장치는 트랜지스터(3200)의 게이트의 전위가 유지될 수 있다는 특징을 갖기 때문에, 아래와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온이 되는 전위로 하여, 트랜지스터(3300)를 온으로 한다. 이에 따라, 제 3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트 및 용량 소자(3400)의 한쪽 전극이 전기적으로 서로 접속되는 노드(FG)에 공급된다. 즉, 소정의 전하가 트랜지스터(3200)의 게이트에 공급된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2종류의 전하(이후, 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프가 되는 전위로 하여, 트랜지스터(3300)를 오프로 한다. 이에 따라, 노드(FG)에서 전하가 유지된다(유지).
트랜지스터(3300)의 오프 상태 전류가 낮기 때문에, 노드(FG)의 전하는 오랫동안 유지된다.
다음으로, 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)를 제 1 배선(3001)에 공급하면서 적절한 전위(판독 전위)를 제 5 배선(3005)에 공급함으로써, 노드(FG)에 유지된 전하의 양에 따라 제 2 배선(3002)의 전위가 변동된다. 이는 트랜지스터(3200)로서 n채널 트랜지스터를 사용하는 경우, 트랜지스터(3200)의 게이트에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_H가, 트랜지스터(3200)의 게이트에 로 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(3200)를 "온 상태"로 하는 데 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 V th_H와 V th_L 사이의 전위 V 0으로 함으로써, 노드(FG)에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에서 노드(FG)에 하이 레벨 전하가 공급된 경우, 제 5 배선(3005)의 전위가 V 0(>V th_H)이면, 트랜지스터(3200)는 "온 상태"가 된다. 기록에서 노드(FG)에 로 레벨 전하가 공급된 경우에는, 제 5 배선(3005)의 전위가 V 0(<V th_L)이어도 트랜지스터(3200)는 계속 "오프 상태"로 유지된다. 따라서, 제 2 배선(3002)의 전위를 판정함으로써 노드(FG)에 유지된 데이터를 판독할 수 있다.
또한, 메모리 셀이 배열되는 경우, 판독 동작 시에 원하는 메모리 셀의 데이터가 판독될 필요가 있다. 예를 들어, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(3200)가 "오프 상태"가 되는 전위, 즉 V th_H보다 낮은 전위를 데이터가 판독되지 않는 메모리 셀의 제 5 배선(3005)에 공급함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있는 구성을 채용할 수 있다. 또는, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(3200)가 "온 상태"가 되는 전위, 즉 V th_L보다 높은 전위를 데이터가 판독되지 않는 메모리 셀의 제 5 배선(3005)에 공급함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있는 구성을 채용할 수 있다.
2종류의 전하가 노드(FG)에 유지되는 예를 설명하였지만, 본 발명에 따른 반도체 장치는 이 예에 한정되지 않는다. 예를 들어, 3종류 이상의 전하가 반도체 장치의 노드(FG)에 유지될 수 있는 구조를 채용하여도 좋다. 이와 같은 구조로 함으로써, 반도체 장치를 다치화(多値化)할 수 있고 축적 용량을 증가시킬 수 있다.
<기억 장치의 구조 2>
도 38은 도 37의 (A)의 반도체 장치의 단면도이다. 도 38에 나타낸 반도체 장치는 트랜지스터(3200), 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 트랜지스터(3300) 및 용량 소자(3400)는 트랜지스터(3200) 위에 배치된다. 또한, 트랜지스터(3300)에 대해서는 상술한 트랜지스터(2100)에 대한 기재를 참조한다. 또한, 트랜지스터(3200)에 대해서는 도 34의 트랜지스터(2200)에 대한 기재를 참조한다. 또한, 도 34에서는 트랜지스터(2200)를 p채널 트랜지스터로서 도시하였지만, 트랜지스터(3200)는 n채널 트랜지스터이어도 좋다.
도 38에 도시된 트랜지스터(2200)는 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(2200)는 반도체 기판(450) 내의 영역(472a), 반도체 기판(450) 내의 영역(472b), 절연체(462), 및 도전체(454)를 포함한다.
도 38에 도시된 반도체 장치는 절연체(464), 절연체(466), 절연체(468), 도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(474a), 도전체(474b), 도전체(474c), 도전체(496a), 도전체(496b), 도전체(496c), 도전체(496d), 도전체(498a), 도전체(498b), 도전체(498c), 절연체(489), 절연체(490), 절연체(492), 절연체(493), 절연체(494), 및 절연체(495)를 포함한다.
절연체(464)는 트랜지스터(3200) 위에 제공된다. 절연체(466)는 절연체(464) 위에 제공된다. 절연체(468)는 절연체(466) 위에 제공된다. 절연체(489)는 절연체(468) 위에 제공된다. 트랜지스터(2100)는 절연체(489) 위에 제공된다. 절연체(493)는 트랜지스터(2100) 위에 제공된다. 절연체(494)는 절연체(493) 위에 제공된다.
절연체(464)는 영역(472a)에 도달되는 개구, 영역(472b)에 도달되는 개구, 및 도전체(454)에 도달되는 개구를 갖는다. 개구들에는, 도전체(480a), 도전체(480b), 및 도전체(480c)가 매립되어 있다.
절연체(466)는 도전체(480a)에 도달되는 개구, 도전체(480b)에 도달되는 개구, 및 도전체(480c)에 도달되는 개구를 포함한다. 개구들에는, 도전체(478a), 도전체(478b), 및 도전체(478c)가 매립되어 있다.
절연체(468)는 도전체(478b)에 도달되는 개구 및 도전체(478c)에 도달되는 개구를 포함한다. 개구들에는, 도전체(476a) 및 도전체(476b)가 매립되어 있다.
절연체(489)는 트랜지스터(3300)의 채널 형성 영역과 중첩되는 개구, 도전체(476a)에 도달되는 개구, 및 도전체(476b)에 도달되는 개구를 포함한다. 개구들에는, 도전체(474a), 도전체(474b), 및 도전체(474c)가 매립되어 있다.
도전체(474a)는 트랜지스터(3300)의 보텀 게이트 전극으로서 기능하여도 좋다. 또는, 예를 들어, 일정한 전위를 도전체(474a)에 인가함으로써 트랜지스터(3300)의 문턱 전압 등의 전기 특성을 제어하여도 좋다. 또는, 예를 들어, 트랜지스터(3300)의 톱 게이트 전극인 도전체(474a) 및 도전체(504)는 서로 전기적으로 접속되어도 좋다. 그러면, 트랜지스터(3300)의 온 상태 전류를 높일 수 있다. 펀치스루 현상을 억제할 수 있기 때문에, 트랜지스터(3300)의 포화 영역에서의 전기 특성을 안정시킬 수 있다.
절연체(490)는 도전체(474b)에 도달되는 개구 및 도전체(474c)에 도달되는 개구를 포함한다. 또한, 절연체(490)는 상술한 실시형태에서의 절연체(402)에 상당하기 때문에, 절연체(490)의 자세한 사항에 대하여 절연체(402)의 기재를 참조할 수 있다.
절연체(495)는 트랜지스터(3300)의 소스 및 드레인 중 한쪽인 도전체(507b)를 통하여 도전체(474b)에 도달되는 개구, 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽인 도전체(507a)를 통하여 도전체(515)에 도달되는 개구, 및 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽인 도전체(507a)를 통하여 도전체(474c)에 도달되는 개구를 포함한다. 또한, 절연체(495)는 상술한 실시형태에서의 절연체(410)에 상당하기 때문에, 절연체(495)의 자세한 사항에 대하여 절연체(410)의 기재를 참조할 수 있다.
절연체(493)는 절연체(511)를 개재하여 도전체(515)에 중첩되는 도전체(514)에 도달되는 개구, 트랜지스터(3300)의 게이트 전극인 도전체에 도달되는 개구, 및 트랜지스터(3300)의 소스 및 드레인 중 한쪽인 도전체(507b)에 전기적으로 접속되는 도전체(516)에 도달되는 개구를 포함한다. 개구들에는, 도전체(496e), 도전체(496b), 및 도전체(496f)가 매립되어 있다. 또한, 트랜지스터(3300) 등의 어느 구성 요소에 제공되는 개구는 다른 구성 요소를 통과하는 경우가 있다.
절연체(494)는 도전체(496e)에 도달되는 개구, 도전체(496b)에 도달되는 개구, 및 도전체(496f)에 도달되는 개구를 포함한다. 개구들에는, 도전체(498a, 498b, 및 498c)가 매립되어 있다.
절연체들(464, 466, 468, 489, 493, 및 494) 중 적어도 하나는 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 것이 바람직하다. 산소, 및 수소 등의 불순물을 차단하는 기능을 갖는 절연체를 트랜지스터(3300) 근방에 배치하면 트랜지스터(3300)의 전기 특성을 안정시킬 수 있다.
트랜지스터(3200)의 소스 또는 드레인은 도전체(480b), 도전체(478b), 도전체(476a), 도전체(474b), 및 도전체(496c)를 통하여 트랜지스터(3300)의 소스 및 드레인 중 한쪽인 도전체(507b)에 전기적으로 접속된다. 트랜지스터(3200)의 게이트 전극인 도전체(454)는 도전체(480c), 도전체(478c), 도전체(476b), 도전체(474c), 및 도전체(496d)를 통하여 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽인 도전체(507a)에 전기적으로 접속된다.
용량 소자(3400)는 도전체(515), 도전체(514), 및 절연체(511)를 포함한다.
다른 구성 요소의 구조에 대해서는, 도 34 등의 기재를 적절히 참조할 수 있다.
도 39의 반도체 장치는 트랜지스터(3200)의 구조를 제외하고는 도 38의 반도체 장치와 같다. 따라서, 도 39의 반도체 장치에 대해서는 도 38의 반도체 장치에 대한 기재를 참조한다. 구체적으로는, 도 39의 반도체 장치에서, 트랜지스터(3200)는 Fin형 트랜지스터이다. Fin형 트랜지스터(3200)에 대해서는, 도 35의 트랜지스터(2200)에 대한 기재를 참조한다. 또한, 도 35에서는 트랜지스터(2200)를 p채널 트랜지스터로서 도시하였지만, 트랜지스터(3200)는 n채널 트랜지스터이어도 좋다.
도 40의 반도체 장치는 트랜지스터(3200)의 구조를 제외하고는 도 38의 반도체 장치와 같다. 따라서, 도 40의 반도체 장치에 대해서는 도 38의 반도체 장치에 대한 기재를 참조한다. 구체적으로는, 도 40의 반도체 장치에서, 트랜지스터(3200)는 SOI 기판인 반도체 기판(450)에 제공되어 있다. 반도체 기판(450)(SOI 기판)에 제공되는 트랜지스터(3200)에 대해서는, 도 36의 트랜지스터(2200)에 대한 기재를 참조한다. 또한, 도 36에서는 트랜지스터(2200)를 p채널 트랜지스터로서 도시하였지만, 트랜지스터(3200)는 n채널 트랜지스터이어도 좋다.
<기억 장치 2>
도 37의 (B)의 반도체 장치는 트랜지스터(3200)가 제공되지 않는 점에서 도 37의 (A)의 반도체 장치와 상이하다. 이 경우에도, 데이터는 도 37의 (A)의 반도체 장치와 비슷한 식으로 기록 및 유지될 수 있다.
도 37의 (B)의 반도체 장치에서의 데이터의 판독에 대하여 설명한다. 트랜지스터(3300)가 온 상태가 되면, 부유 상태에 있는 제 3 배선(3003)과, 용량 소자(3400)가 도통되고, 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 그 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 한쪽 전극의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 달라진다.
예를 들어, 전하 재분배 후의 제 3 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이고, V는 용량 소자(3400)의 한쪽 전극의 전위, C는 용량 소자(3400)의 용량, C B는 제 3 배선(3003)의 용량 성분, 그리고 V B0은 전하 재분배 전의 제 3 배선(3003)의 전위이다. 따라서, 메모리 셀이, 용량 소자(3400)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 2가지 상태 중 어느 상태에 있다고 상정하면, 전위 V 1을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))는, 전위 V 0을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 데이터를 판독할 수 있다.
이 경우, 제 1 반도체를 포함하는 트랜지스터를 메모리 셀을 구동하기 위한 구동 회로에 사용할 수 있고, 제 2 반도체를 포함하는 트랜지스터를 트랜지스터(3300)로서 구동 회로 위에 적층할 수 있다.
산화물 반도체를 사용한, 오프 상태 전류가 낮은 트랜지스터를 포함하는 경우, 상술한 반도체 장치는 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 반도체 장치의 소비전력을 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우(또한, 전위는 바람직하게는 고정됨)에도, 저장된 데이터를 오랫동안 유지할 수 있다.
상술한 반도체 장치에서는, 데이터의 기록에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들어, 종래의 비휘발성 메모리와 달리, 플로팅 게이트에 대한 전자의 주입 및 플로팅 게이트로부터의 전자의 추출이 불필요하기 때문에, 절연체의 열화 등의 문제가 일어나지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치는 종래의 비휘발성 메모리의 문제인 데이터를 재기록할 수 있는 횟수에 대한 제한이 없고, 그 신뢰성이 대폭으로 향상된다. 또한, 트랜지스터의 온/오프 상태에 따라 데이터가 기록되기 때문에, 고속 동작을 달성할 수 있다.
<기억 장치 3>
도 37의 (A)에 도시된 반도체 장치(기억 장치)의 변형예에 대하여 도 41의 회로도를 참조하여 설명한다.
도 41에 도시된 반도체 장치는 트랜지스터(4100), 트랜지스터(4200), 트랜지스터(4300), 트랜지스터(4400), 용량 소자(4500), 및 용량 소자(4600)를 포함한다. 여기서, 트랜지스터(3200)와 비슷한 트랜지스터를 트랜지스터(4100)로서 사용할 수 있고, 트랜지스터(3300)와 비슷한 트랜지스터를 트랜지스터(4200, 4300, 및 4400)로서 사용할 수 있다. 도 41에는 도시되지 않았지만, 도 41에서는 복수의 반도체 장치가 매트릭스로 제공된다. 도 41의 반도체 장치는 배선(4001), 배선(4003), 배선(4005), 배선(4006), 배선(4007), 배선(4008), 및 배선(4009)에 공급되는 신호 또는 전위에 따라 데이터 전압의 기록 및 판독을 제어할 수 있다.
트랜지스터(4100)의 소스 및 드레인 중 한쪽은 배선(4003)에 접속된다. 트랜지스터(4100)의 소스 및 드레인 중 다른 쪽은 배선(4001)에 접속된다. 도 41에서, 트랜지스터(4100)는 p채널 트랜지스터이지만, 트랜지스터(4100)는 n채널 트랜지스터이어도 좋다.
도 41의 반도체 장치는 2개의 데이터 유지부를 포함한다. 예를 들어, 제 1 데이터 유지부는 노드(FG1)에 접속되는, 트랜지스터(4400)의 소스 및 드레인 중 한쪽과, 용량 소자(4600)의 한쪽 전극과, 트랜지스터(4200)의 소스 및 드레인 중 한쪽 사이에서 전하를 유지한다. 제 2 데이터 유지부는 노드(FG2)에 접속되는, 트랜지스터(4100)의 게이트와, 트랜지스터(4200)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(4300)의 소스 및 드레인 중 한쪽과, 용량 소자(4500)의 한쪽 전극 사이에서 전하를 유지한다.
트랜지스터(4300)의 소스 및 드레인 중 다른 쪽은 배선(4003)에 접속된다. 트랜지스터(4400)의 소스 및 드레인 중 다른 쪽은 배선(4001)에 접속된다. 트랜지스터(4400)의 게이트는 배선(4005)에 접속된다. 트랜지스터(4200)의 게이트는 배선(4006)에 접속된다. 트랜지스터(4300)의 게이트는 배선(4007)에 접속된다. 용량 소자(4600)의 다른 쪽 전극은 배선(4008)에 접속된다. 용량 소자(4500)의 다른 쪽 전극은 배선(4009)에 접속된다.
트랜지스터(4200, 4300, 및 4400)는 각각 데이터 전압의 기록 및 전하의 유지를 제어하는 스위치로서 기능한다. 또한, 트랜지스터(4200, 4300, 및 4400) 각각으로서는, 오프 상태에서 소스와 드레인 사이를 흐르는 전류가 낮은(오프 상태 전류가 낮은) 트랜지스터를 사용하는 것이 바람직하다. 오프 상태 전류가 낮은 트랜지스터의 예로서, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(OS 트랜지스터)를 사용하는 것이 바람직하다. OS 트랜지스터는 예를 들어, 오프 상태 전류가 낮고, 실리콘을 포함하는 트랜지스터와 중첩하여 제작할 수 있다. 도 41에서, 트랜지스터(4200, 4300, 및 4400)는 n채널 트랜지스터이지만, 트랜지스터(4200, 4300, 및 4400)는 p채널 트랜지스터이어도 좋다.
트랜지스터(4200 및 4300)와 트랜지스터(4400)는, 트랜지스터(4200, 4300, 및 4400)가 산화물 반도체를 포함하는 트랜지스터이어도 다른 층에 제공되는 것이 바람직하다. 바꿔 말하면, 도 41의 반도체 장치는, 도 41에 도시된 바와 같이, 트랜지스터(4100)가 제공된 제 1 층(4021), 트랜지스터(4200 및 4300)가 제공된 제 2 층(4022), 및 트랜지스터(4400)가 제공된 제 3 층(4023)을 포함하는 것이 바람직하다. 트랜지스터가 제공되는 층을 적층함으로써, 회로 면적을 저감시킬 수 있기 때문에, 반도체 장치의 크기를 저감시킬 수 있다.
다음으로, 도 41에 도시된 반도체 장치에 대한 데이터의 기록 동작에 대하여 설명한다.
먼저, 노드(FG1)에 접속되는 데이터 유지부에 대한 데이터 전압의 기록 동작(이후, 기록 동작 1이라고 함)에 대하여 설명한다. 아래의 설명에서는, 노드(FG1)에 접속되는 데이터 유지부에 기록되는 데이터 전압을 V D1로 하고, 트랜지스터(4100)의 문턱 전압을 V th로 한다.
기록 동작 1에서는, 배선(4003)의 전위를 V D1로 하고, 배선(4001)의 전위를 접지 전위로 한 후에 배선(4001)을 전기적으로 부유 상태로 한다. 배선(4005 및 4006)을 하이 레벨로 한다. 배선(4007 내지 4009)을 로 레벨로 한다. 그러면, 전기적으로 부유 상태인 노드(FG2)의 전위가 증가되기 때문에, 트랜지스터(4100)에 전류가 흐른다. 트랜지스터(4100)에 전류가 흐르기 때문에, 배선(4001)의 전위가 증가된다. 트랜지스터(4400 및 4200)가 온이 된다. 따라서, 배선(4001)의 전위가 증가될수록, 노드(FG1 및 FG2)의 전위가 증가된다. 노드(FG2)의 전위가 증가되고, 트랜지스터(4100)의 게이트와 소스 사이의 전압(V gs)이 트랜지스터(4100)의 문턱 전압(V th)이 되면, 트랜지스터(4100)를 흐르는 전류가 저하된다. 따라서, 배선(4001)과 노드(FG1 및 FG2)의 전위의 증가가 정지되어, 노드(FG1 및 FG2)의 전위는 V D1이 V th만큼 저하된 "V D1-V th"에서 고정된다.
트랜지스터(4100)에 전류가 흐르면, 배선(4003)에 공급된 V D1은 배선(4001)에 공급되기 때문에, 노드(FG1 및 FG2)의 전위가 증가된다. 전위의 증가에 따라 노드(FG2)의 전위가 "V D1-V th"가 되면, 트랜지스터(4100)의 V gs는 V th가 되기 때문에, 전류의 흐름이 정지된다.
다음으로, 노드(FG2)에 접속되는 데이터 유지부에 대한 데이터 전압의 기록 동작(이후, 기록 동작 2라고 함)에 대하여 설명한다. 아래의 설명에서, 노드(FG2)에 접속되는 데이터 유지부에 기록되는 데이터 전압을 V D2로 한다.
기록 동작 2에서는, 배선(4001)의 전위를 V D2로 하고, 배선(4003)의 전위를 접지 전위로 한 후에 배선(4003)을 전기적으로 부유 상태로 한다. 배선(4007)을 하이 레벨로 한다. 배선(4005, 4006, 4008, 및 4009)을 로 레벨로 한다. 트랜지스터(4300)를 온 상태로 하여 배선(4003)을 로 레벨로 한다. 따라서, 노드(FG2)의 전위가 로 레벨까지 저하되어, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 배선(4003)의 전위가 증가된다. 트랜지스터(4300)가 온이 된다. 따라서, 배선(4003)의 전위가 증가될수록, 노드(FG2)의 전위가 증가된다. 노드(FG2)의 전위가 증가되고 트랜지스터(4100)의 V gs가 트랜지스터(4100)의 V th가 되면, 트랜지스터(4100)를 흐르는 전류가 저하된다. 따라서, 배선(4003) 및 노드(FG2)의 전위의 증가가 정지되어, 노드(FG2)의 전위는 V D2가 V th만큼 저하된 "V D2-V th"에서 고정된다.
바꿔 말하면, 트랜지스터(4100)에 전류가 흐르면, 배선(4001)에 공급된 V D2는 배선(4003)에 공급되기 때문에, 노드(FG2)의 전위가 증가된다. 전위의 증가에 따라 노드(FG2)의 전위가 "V D2-V th"가 되면, 트랜지스터(4100)의 V gs는 V th가 되기 때문에, 전류의 흐름이 정지된다. 이때, 트랜지스터(4200 및 4400)는 오프이고, 노드(FG1)의 전위는 기록 동작 1에서 기록된 "V D1-V th"에서 유지된다.
도 41에 도시된 반도체 장치에서는, 복수의 데이터 유지부에 데이터 전압을 기록한 후, 배선(4009)을 하이 레벨로 하여, 노드(FG1 및 FG2)의 전위를 증가시킨다. 그리고, 트랜지스터를 오프로 하여 전하의 이동을 정지하기 때문에, 기록 데이터 전압이 유지된다.
상술한 노드(FG1 및 FG2)에 대한 데이터 전압의 기록 동작에 의하여, 복수의 데이터 유지부에서 데이터 전압을 유지할 수 있다. 기록되는 전위로서 "V D1-V th" 및 "V D2-V th"를 예로 사용하여 설명하였지만, 이들은 다치 데이터에 대응하는 데이터 전압이다. 따라서, 데이터 유지부가 각각 4비트의 데이터를 유지하는 경우, 16값의 "V D1-V th"와 16값의 "V D2-V th"를 얻을 수 있다.
다음으로, 도 41에 도시된 반도체 장치로부터의 데이터 판독 동작에 대하여 설명한다.
먼저, 노드(FG2)에 접속되는 데이터 유지부에 대한 데이터 전압의 판독 동작(이후, 판독 동작 1이라고 함)에 대하여 설명한다.
판독 동작 1에서는, 프리차지를 수행한 후에, 전기적으로 부유 상태인 배선(4003)을 방전시킨다. 배선(4005 내지 4008)을 로 레벨로 한다. 배선(4009)을 로 레벨로 하면, 전기적으로 부유 상태인 노드(FG2)의 전위가 "V D2-V th"가 된다. 노드(FG2)의 전위가 저하되어, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 전기적으로 부유 상태인 배선(4003)의 전위가 저하된다. 배선(4003)의 전위가 저하될수록, 트랜지스터(4100)의 V gs가 저하된다. 트랜지스터(4100)의 V gs가 트랜지스터(4100)의 V th가 되면, 트랜지스터(4100)를 흐르는 전류가 저하된다. 바꿔 말하면, 배선(4003)의 전위는 노드(FG2)의 전위 "V D2-V th"보다 V th만큼 큰 "V D2"가 된다. 배선(4003)의 전위는 노드(FG2)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그값의 데이터 전압에 A/D 변환을 실시하여, 노드(FG2)에 접속되는 데이터 유지부의 데이터를 얻는다.
바꿔 말하면, 프리차지 후의 배선(4003)을 부유 상태로 하고, 배선(4009)의 전위를 하이 레벨로부터 로 레벨로 바꿈으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐르면, 부유 상태인 배선(4003)의 전위가 저하되어 "V D2"가 된다. 트랜지스터(4100)에서, 노드(FG2)의 "V D2-V th"와 배선(4003)의 "V D2" 사이의 V gs는 V th가 되기 때문에, 전류가 정지된다. 그리고, 배선(4003)에는 기록 동작 2에서 기록된 "V D2"가 판독된다.
노드(FG2)에 접속되는 데이터 유지부의 데이터를 얻은 후, 트랜지스터(4300)를 온으로 하여 노드(FG2)의 "V D2-V th"를 방전시킨다.
그리고, 노드(FG1)에 유지되는 전하를 노드(FG1)와 노드(FG2) 사이에서 분배하고, 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압을 노드(FG2)에 접속되는 데이터 유지부에 옮긴다. 배선(4001 및 4003)을 로 레벨로 한다. 배선(4006)을 하이 레벨로 한다. 배선(4005) 및 배선(4007 내지 4009)을 로 레벨로 한다. 트랜지스터(4200)를 온으로 하면, 노드(FG1)의 전하가 노드(FG1)와 노드(FG2) 사이에서 분배된다.
여기서, 전하 분배 후의 전위는 기록된 전위 "V D1-V th"로부터 저하된다. 따라서, 용량 소자(4600)의 용량을 용량 소자(4500)의 용량보다 크게 하는 것이 바람직하다. 또는, 노드(FG1)에 기록되는 전위 "V D1-V th"를 같은 데이터에 상당하는 전위 "V D2-V th"보다 크게 하는 것이 바람직하다. 상술한 바와 같이, 용량의 비율을 바꾸거나, 기록되는 전위를 미리 크게 함으로써, 전하 분배 후의 전위의 저하를 억제할 수 있다. 전하 분배로 인한 전위의 변동에 대해서는 아래에서 설명한다.
다음으로, 노드(FG1)에 접속되는 데이터 유지부에 대한 데이터 전압의 판독 동작(이후, 판독 동작 2라고 함)에 대하여 설명한다.
판독 동작 2에서는, 프리차지 후에 전기적으로 부유 상태로 한 배선(4003)을 방전시킨다. 배선(4005 내지 4008)을 로 레벨로 한다. 배선(4009)은 프리차지 시에 하이 레벨로 하고 나서, 로 레벨로 한다. 배선(4009)을 로 레벨로 하면, 전기적으로 부유 상태인 노드(FG2)의 전위가 "V D1-V th"가 된다. 노드(FG2)의 전위가 저하되어, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐르면, 전기적으로 부유 상태인 배선(4003)의 전위가 저하된다. 배선(4003)의 전위가 저하될수록, 트랜지스터(4100)의 V gs가 저하된다. 트랜지스터의 V gs가 트랜지스터(4100)의 V th가 되면, 트랜지스터(4100)를 흐르는 전류가 저하된다. 바꿔 말하면, 배선(4003)의 전위는 노드(FG2)의 전위 "V D1-V th"보다 V th만큼 큰 "V D1"이 된다. 배선(4003)의 전위는 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그값의 데이터 전압에 A/D 변환을 실시하여, 노드(FG1)에 접속되는 데이터 유지부의 데이터를 얻는다. 상술한 것이 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압 판독 동작이다.
바꿔 말하면, 프리차지 후의 배선(4003)을 부유 상태로 하고, 배선(4009)의 전위를 하이 레벨로부터 로 레벨로 바꿈으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐르면, 부유 상태인 배선(4003)의 전위가 저하되어 "V D1"이 된다. 트랜지스터(4100)에서, 노드(FG2)의 "V D1-V th"와 배선(4003)의 "V D1" 사이의 V gs는 V th가 되기 때문에, 전류가 정지된다. 그리고, 배선(4003)에는 기록 동작 1에서 기록된 "V D1"이 판독된다.
상술한 노드(FG1 및 FG2)로부터의 데이터 전압의 판독 동작에서는, 복수의 데이터 유지부로부터 데이터 전압을 판독할 수 있다. 예를 들어, 노드(FG1) 및 노드(FG2) 각각에 4비트(16값)의 데이터를 유지함으로써, 총 8비트(256값)의 데이터를 유지할 수 있다. 도 41에 도시된 구조에서는, 제 1 층 내지 제 3 층(4021 내지 4023)이 제공되어 있지만, 층을 추가함으로써, 반도체 장치의 면적을 증대시키지 않고 축적 용량을 증가시킬 수 있다.
판독되는 전위는, 기록된 데이터 전압보다 V th만큼 큰 전압으로서 판독할 수 있다. 따라서, 기록 동작에서 기록한 "V D1-V th"의 V th 및 "V D2-V th"의 V th를 상쇄하여 판독할 수 있다. 결과적으로, 메모리 셀당 기억 용량을 향상시킬 수 있고 판독되는 데이터를 정확한 데이터와 가깝게 할 수 있기 때문에, 데이터의 신뢰성이 우수해진다.
도 42는 도 41에 대응하는 반도체 장치의 단면도이다. 도 42에 도시된 반도체 장치는 트랜지스터(4100, 4200, 4300, 및 4400) 및 용량 소자(4500 및 4600)를 포함한다. 여기서, 트랜지스터(4100)는 제 1 층(4021)에 형성되고, 트랜지스터(4200 및 4300) 및 용량 소자(4500)는 제 2 층(4022)에 형성되고, 트랜지스터(4400) 및 용량 소자(4600)는 제 3 층(4023)에 형성된다.
여기서는, 트랜지스터(4200, 4300, 및 4400)에 대하여 트랜지스터(3300)에 대한 기재를 참조할 수 있고, 트랜지스터(4100)에 대하여 트랜지스터(3200)에 대한 기재를 참조할 수 있다. 그 외의 배선 및 그 외의 절연체 등에 대해서는, 도 38에 대한 기재를 적절히 참조할 수 있다.
또한, 도 38의 반도체 장치에서의 용량 소자(3400)의 도전층은 기판에 대하여 평행하지만, 용량 소자(4500 및 4600)는 각각 트렌치 형상을 갖는 도전층을 포함하여 형성된다. 이러한 구조로 함으로써, 점유 면적을 증대시키지 않아도 더 큰 용량을 얻을 수 있다.
<FPGA>
본 발명의 일 형태는 FPGA(field programmable gate array) 등의 LSI에 적용할 수도 있다.
도 43의 (A)는 FPGA의 블록도의 예를 도시한 것이다. FPGA는 라우팅 스위치 소자(521) 및 논리 소자(522)를 포함한다. 논리 소자(522)는, 컨피규레이션 메모리에 저장된 컨피규레이션 데이터에 따라, 조합 회로 또는 순서 회로 등 논리 회로의 기능을 전환할 수 있다.
도 43의 (B)는 라우팅 스위치 소자(521)의 기능을 도시한 모식도이다. 라우팅 스위치 소자(521)는 컨피규레이션 메모리(523)에 저장된 컨피규레이션 데이터에 따라, 논리 소자들(522) 사이의 접속을 전환할 수 있다. 또한, 도 43의 (B)에는 단자(IN)와 단자(OUT) 사이의 접속을 전환하는 하나의 스위치를 도시하였지만, 실제의 FPGA에서는, 복수의 논리 소자들(522) 사이에 복수의 스위치가 제공된다.
도 43의 (C)는 컨피규레이션 메모리(523)로서 기능하는 회로의 구성예를 도시한 것이다. 컨피규레이션 메모리(523)는 OS 트랜지스터인 트랜지스터(M11) 및 실리콘(Si) 트랜지스터인 트랜지스터(M12)를 포함한다. 컨피규레이션 데이터(DSW)는 트랜지스터(M11)를 통하여 노드(FNSW)에 공급된다. 이 컨피규레이션 데이터(DSW)의 전위는 트랜지스터(M11)를 오프로 함으로써 유지할 수 있다. 유지한 컨피규레이션 데이터(DSW)의 전위에 따라 트랜지스터(M12)의 온/오프 상태를 전환할 수 있기 때문에, 단자(IN)와 단자(OUT) 간의 접속을 전환할 수 있다.
도 43의 (D)는 논리 소자(522)의 기능을 도시한 모식도이다. 논리 소자(522)는 컨피규레이션 메모리(527)에 저장된 컨피규레이션 데이터에 따라, 단자(OUTmem)의 전위를 전환할 수 있다. 룩업 테이블(524)은 단자(OUTmem)의 전위에 따라, 단자(IN)의 신호를 처리하는 조합 회로의 기능을 전환할 수 있다. 논리 소자(522)는 순서 회로인 레지스터(525) 및 단자(OUT)의 신호를 전환하는 실렉터(526)를 포함한다. 실렉터(526)는 컨피규레이션 메모리(527)로부터 출력되는 단자(OUTmem)의 전위에 따라, 룩업 테이블(524)의 신호를 출력하는지 또는 레지스터(525)의 신호를 출력하는지를 선택할 수 있다.
도 43의 (E)는 컨피규레이션 메모리(527)로서 기능하는 회로의 구성예를 도시한 것이다. 컨피규레이션 메모리(527)는 OS 트랜지스터인 트랜지스터(M13) 및 트랜지스터(M14), 및 Si 트랜지스터인 트랜지스터(M15) 및 트랜지스터(M16)를 포함한다. 컨피규레이션 데이터(DLE)는 트랜지스터(M13)를 통하여 노드(FNLE)에 공급된다. 컨피규레이션 데이터(DBLE)는 트랜지스터(M14)를 통하여 노드(FNBLE)에 공급된다. 컨피규레이션 데이터(DBLE)는 논리가 반전된 컨피규레이션 데이터(DLE)의 전위에 상당한다. 컨피규레이션 데이터(DLE)의 전위 및 컨피규레이션 데이터(DBLE)의 전위는 각각 트랜지스터(M13) 및 트랜지스터(M14)를 오프로 함으로써 유지할 수 있다. 컨피규레이션 데이터(DLE) 및 컨피규레이션 데이터(DBLE)의 유지한 전위에 따라, 트랜지스터(M15 및 M16) 중 한쪽의 온/오프 상태가 전환되기 때문에, 단자(OUTmem)에 전위(VDD) 또는 전위(VSS)를 공급할 수 있다.
도 43의 (A) 내지 (E)에 도시된 구성에 대하여, 상술한 실시형태에서 설명한 구조들 중 임의의 것을 사용할 수 있다. 예를 들어, 트랜지스터(M12, M15, 및 M16)로서 Si 트랜지스터를 사용하고, 트랜지스터(M11, M13, 및 M14)로서 OS 트랜지스터를 사용한다. 이러한 경우, 하층에 제공되는 Si 트랜지스터들을 접속하는 배선을 저항이 낮은 도전 재료로 형성할 수 있다. 따라서, 액세스 속도가 빠르고 소비전력이 낮은 회로를 얻을 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태에서 설명하는 구조들 중 임의의 것과 적절히 조합하여 사용할 수 있다.
(실시형태 13)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 포함하는 촬상 장치의 예에 대하여 설명한다.
<촬상 장치의 구성>
도 44의 (A)는 본 발명의 일 형태에 따른 촬상 장치(200)의 예를 도시한 평면도이다. 촬상 장치(200)는 화소부(210), 및 화소부(210)를 구동시키기 위한 주변 회로(주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290))를 포함한다. 화소부(210)는 p행 q열(p 및 q는 각각 2 이상의 정수(整數))의 매트릭스로 배치된 복수의 화소(211)를 포함한다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속되고, 복수의 화소(211)를 구동시키기 위한 신호가 공급된다. 본 명세서 등에서 "주변 회로" 또는 "구동 회로"는 주변 회로들(260, 270, 280, 및 290) 모두를 가리키는 경우가 있다. 예를 들어, 주변 회로(260)는 주변 회로의 일부라고 할 수 있다.
촬상 장치(200)는 광원(291)을 포함하는 것이 바람직하다. 광원(291)은 검출광(P1)을 방출할 수 있다.
주변 회로는 논리 회로, 스위치, 버퍼, 증폭 회로, 및 변환 회로 중 적어도 하나를 포함한다. 주변 회로는 화소부(210)가 형성되는 기판 위에 형성되어도 좋다. 또는, IC칩 등의 반도체 장치가 주변 회로의 일부 또는 전체에 사용되어도 좋다. 또한, 주변 회로로서는, 주변 회로들(260, 270, 280, 및 290) 중 하나 이상을 생략하여도 좋다.
도 44의 (B)에 도시된 바와 같이, 촬상 장치(200)에 포함되는 화소부(210)에, 화소(211)를 기울여서 제공하여도 좋다. 화소(211)를 기울여서 배치함으로써, 행 방향 및 열 방향의 화소들 사이의 간격(피치)을 짧게 할 수 있다. 이에 따라, 촬상 장치(200)에 의하여 촬상되는 화상의 품질을 향상시킬 수 있다.
<화소의 구성예 1>
촬상 장치(200)에 포함되는 화소(211)를 복수의 부화소(212)로 형성하고, 각 부화소(212)를 특정한 파장 영역의 광을 투과시키는 필터(컬러 필터)와 조합함으로써, 컬러 화상 표시를 실현하기 위한 데이터를 얻을 수 있다.
도 45의 (A)는 컬러 화상을 얻는 화소(211)의 예를 나타낸 상면도이다. 도 45의 (A)에 도시된 화소(211)는 적색(R)의 파장 영역의 광을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212R)라고도 함), 녹색(G)의 파장 영역의 광을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212G)라고도 함), 및 청색(B)의 파장 영역의 광을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212B)라고도 함)를 포함한다. 부화소(212)는 포토센서로서 기능할 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는 배선(231), 배선(247), 배선(248), 배선(249), 및 배선(250)에 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G), 및 부화소(212B)는 각각 독립적으로 제공되는 배선들(253)에 접속된다. 본 명세서 등에서는 예를 들어, n행째 화소(211)에 접속된 배선(248) 및 배선(249)을 배선(248[n]) 및 배선(249[n])이라고 한다. 예를 들어, m열째 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 한다. 또한, 도 45의 (A)에서 m열째 화소(211)의 부화소(212R), 부화소(212G), 및 부화소(212B)에 접속된 배선(253)을 배선(253[m]R), 배선(253[m]G), 및 배선(253[m]B)이라고 한다. 부화소(212)는 상술한 배선을 통하여 주변 회로에 전기적으로 접속된다.
촬상 장치(200)는, 부화소(212)가 스위치를 통하여, 부화소(212)와 같은 파장 영역의 광을 투과시키는 컬러 필터가 제공된 인접한 화소(211)의 부화소(212)에 전기적으로 접속되어 있는 구조를 갖는다. 도 45의 (B)는 부화소들(212)의 접속의 예를 나타낸 것으로, n(n은 1 이상 p 이하의 정수)행 m(m은 1 이상 q 이하의 정수)열에 배치된 화소(211)의 부화소(212)와, (n+1)행 m열에 배치된 인접한 화소(211)의 부화소(212)의 접속의 예를 나타내고 있다. 도 45의 (B)에서, n행 m열에 배치된 부화소(212R)와, (n+1)행 m열에 배치된 부화소(212R)는 스위치(201)를 통하여 서로 접속되어 있다. n행 m열에 배치된 부화소(212G)와, (n+1)행 m열에 배치된 부화소(212G)는 스위치(202)를 통하여 서로 접속되어 있다. n행 m열에 배치된 부화소(212B)와, (n+1)행 m열에 배치된 부화소(212B)는 스위치(203)를 통하여 서로 접속되어 있다.
부화소(212)에 사용하는 컬러 필터는 적색(R), 녹색(G), 및 청색(B)의 컬러 필터에 한정되지 않고, 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터를 사용하여도 좋다. 하나의 화소(211)에 3개의 다른 파장 영역의 광을 검지하는 부화소들(212)을 제공함으로써, 풀 컬러의 화상을 얻을 수 있다.
적색(R), 녹색(G), 및 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소들(212)에 더하여, 황색(Y)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)를 포함하는 화소(211)를 제공하여도 좋다. 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터가 제공된 부화소들(212)에 더하여, 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)를 포함하는 화소(211)를 제공하여도 좋다. 하나의 화소(211)에 4개의 다른 파장 영역의 광을 검지하는 부화소들(212)을 제공하면, 얻어지는 화상의 색 재현성을 높일 수 있다.
예를 들어, 도 45의 (A)에서 적색의 파장 영역의 광을 검지하는 부화소(212), 녹색에서의 파장 영역의 광을 검지하는 부화소(212), 및 청색의 파장 영역의 광을 검지하는 부화소(212)에 관하여, 그 화소수의 비(또는 수광 면적의 비)는 1:1:1이 아니어도 좋다. 예를 들어, 화소수의 비(수광 면적의 비)를 적색:녹색:청색=1:2:1로 하는 Bayer 배열을 채용하여도 좋다. 또는, 적색, 녹색, 청색의 화소수의 비(수광 면적의 비)를 1:6:1로 하여도 좋다.
화소(211)에 제공하는 부화소(212)의 개수는 하나이어도 좋지만, 2개 이상의 부화소를 제공하는 것이 바람직하다. 예를 들어, 같은 파장 영역의 광을 검지하는 2개 이상의 부화소(212)를 제공하면 중복성(redundancy)이 높아지고, 촬상 장치(200)의 신뢰성을 높일 수 있다.
적외광을 투과시키며 가시광을 흡수 또는 반사하는 IR(infrared) 필터를 필터로서 사용하면, 적외광을 검지하는 촬상 장치(200)를 구현할 수 있다.
또한, ND(neutral density) 필터(감광 필터)를 사용하면, 광전 변환 소자(수광 소자)에 대량의 광이 들어갈 때에 일어나는, 출력 포화를 방지할 수 있다. 감광 성능이 상이한 ND 필터들을 조합하여 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
상술한 필터 외에, 화소(211)에 렌즈를 제공하여도 좋다. 도 46의 (A) 및 (B)의 단면도를 참조하여 화소(211), 필터(254), 및 렌즈(255)의 배치예를 설명한다. 렌즈(255)에 의하여, 광전 변환 소자는 입사광을 효율적으로 수광할 수 있다. 구체적으로는, 도 46의 (A)에 도시된 바와 같이, 광(256)이 화소(211)에 제공된 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통하여 광전 변환 소자(220)에 들어간다.
그러나, 일점쇄선으로 둘러싸인 영역으로 나타낸 바와 같이, 화살표로 나타낸 광(256)의 일부는 배선(257)의 일부에 의하여 차단될 수 있다. 그러므로, 도 46의 (B)에 도시된 바와 같이 광전 변환 소자(220) 측에 렌즈(255) 및 필터(254)를 제공함으로써 광전 변환 소자(220)가 광(256)을 효율적으로 수광할 수 있는 구조로 하는 것이 바람직하다. 광(256)이 광전 변환 소자(220) 측으로부터 광전 변환 소자(220)에 들어가면, 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 46의 (A) 및 (B)에 도시된 광전 변환 소자(220)로서 p-n 접합 또는 p-i-n 접합이 형성된 광전 변환 소자를 사용하여도 좋다.
방사선을 흡수하고 전하를 발생시키는 기능을 갖는 물질을 사용하여 광전 변환 소자(220)를 형성하여도 좋다. 방사선을 흡수하고 전하를 발생시키는 기능을 갖는 물질의 예에는 셀레늄, 아이오딘화 납, 아이오딘화 수은, 비소화 갈륨, 텔루륨화 카드뮴, 및 카드뮴 아연 합금이 포함된다.
예를 들어, 광전 변환 소자(220)에 셀레늄을 사용하면, 광전 변환 소자(220)는 가시광, 자외광, 적외광, X선, 및 감마선 등 넓은 파장 영역의 광 흡수 계수를 가질 수 있다.
촬상 장치(200)에 포함되는 하나의 화소(211)는 도 45의 (A) 및 (B)에 도시된 부화소(212)에 더하여, 제 1 필터를 갖는 부화소(212)를 포함하여도 좋다.
<화소의 구성예 2>
실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터를 포함하는 화소의 예에 대하여 아래에서 설명한다.
도 47의 (A) 및 (B)는 각각 촬상 장치에 포함되는 소자의 단면도이다. 도 47의 (A)에 도시된 촬상 장치는 실리콘 기판(300) 위의 실리콘을 포함하는 트랜지스터(351), 트랜지스터(351) 위에 적층된, 산화물 반도체를 포함하는 트랜지스터(352 및 353), 및 실리콘 기판(300)에 제공된 포토다이오드(360)를 포함한다. 트랜지스터들 및 포토다이오드(360)는 각종 플러그(370) 및 배선(371)에 전기적으로 접속된다. 또한, 포토다이오드(360)의 애노드(361)는 저저항 영역(363)을 통하여 플러그(370)에 전기적으로 접속되어 있다.
촬상 장치는 실리콘 기판(300)에 제공된 트랜지스터(351) 및 실리콘 기판(300)에 제공된 포토다이오드(360)를 포함하는 층(310), 층(310)과 접촉되며 배선(371)을 포함하는 층(320), 층(320)과 접촉되며 트랜지스터(352 및 353)를 포함하는 층(330), 및 층(330)과 접촉되며 배선(372) 및 배선(373)을 포함하는 층(340)을 포함한다.
도 47의 (A)의 단면도의 예에서는 실리콘 기판(300)에서 트랜지스터(351)가 형성되는 면과는 반대 측에 포토다이오드(360)의 수광면이 제공되어 있다. 이 구조에 의하여, 트랜지스터 및 배선의 영향을 받지 않고 광 경로를 확보할 수 있다. 그러므로, 개구율이 높은 화소를 형성할 수 있다. 또한, 포토다이오드(360)의 수광면을 트랜지스터(351)가 형성되는 면과 같게 할 수 있다.
산화물 반도체를 사용한 트랜지스터만을 사용하여 화소를 형성하는 경우, 층(310)은 산화물 반도체를 사용한 트랜지스터를 포함하여도 좋다. 또는, 층(310)을 생략하여도 좋고, 화소가 산화물 반도체를 사용한 트랜지스터만을 포함하여도 좋다.
실리콘을 사용한 트랜지스터만을 사용하여 화소를 형성하는 경우, 층(330)을 생략하여도 좋다. 층(330)을 제공하지 않은 단면도의 예를 도 47의 (B)에 나타내었다.
또한, 실리콘 기판(300)은 SOI 기판이어도 좋다. 또한, 실리콘 기판(300)은 저마늄, 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 또는 유기 반도체로 만들어진 기판으로 대체할 수 있다.
여기서, 트랜지스터(351) 및 포토다이오드(360)를 포함하는 층(310)과, 트랜지스터(352 및 353)를 포함하는 층(330) 사이에는 절연체(380)가 제공된다. 다만, 절연체(380)의 위치에 한정은 없다.
트랜지스터(351)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는, 실리콘의 댕글링 본드를 종단시키고, 이에 따라 트랜지스터(351)의 신뢰성이 향상될 수 있다. 한편, 트랜지스터(352) 및 트랜지스터(353) 등의 근방에 제공되는 절연체 내의 수소는, 산화물 반도체에 캐리어를 생성시키는 요인 중 하나가 된다. 그러므로, 이 수소는 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성의 저하를 초래할 수 있다. 따라서, 실리콘계 반도체를 사용한 트랜지스터 위에 산화물 반도체를 사용한 트랜지스터를 제공하는 경우, 이 트랜지스터들 사이에 수소를 차단하는 기능을 갖는 절연체(380)를 제공하는 것이 바람직하다. 절연체(380) 아래에 수소를 가두면 트랜지스터(351)의 신뢰성을 향상시킬 수 있다. 또한, 절연체(380) 아래의 부분으로부터 절연체(380) 위의 부분으로 수소가 확산되는 것을 방지할 수 있기 때문에, 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성을 높일 수 있다.
절연체(380)로서는 예를 들어, 산소 또는 수소를 차단하는 기능을 갖는 절연체를 사용한다.
도 47의 (A)의 단면도에서, 층(310)의 포토다이오드(360)와 층(330)의 트랜지스터는 서로 중첩되도록 형성할 수 있다. 이로써, 화소의 집적도를 높일 수 있다. 바꿔 말하면, 촬상 장치의 해상도를 높일 수 있다.
도 48의 (A1) 및 (B1)에 도시된 바와 같이, 촬상 장치의 일부 또는 전체를 구부릴 수 있다. 도 48의 (A1)은 촬상 장치를 일점쇄선 X1-X2의 방향으로 구부린 상태를 도시한 것이다. 도 48의 (A2)는 도 48의 (A1)의 일점쇄선 X1-X2로 가리킨 부분을 도시한 단면도이다. 도 48의 (A3)은 도 48의 (A1)의 일점쇄선 Y1-Y2로 가리킨 부분을 도시한 단면도이다.
도 48의 (B1)은 촬상 장치를 일점쇄선 X3-X4의 방향 및 일점쇄선 Y3-Y4의 방향으로 구부린 상태를 도시한 것이다. 도 48의 (B2)는 도 48의 (B1)의 일점쇄선 X3-X4로 가리킨 부분을 도시한 단면도이다. 도 48의 (B3)은 도 48의 (B1)의 일점쇄선 Y3-Y4로 가리킨 부분을 도시한 단면도이다.
촬상 장치를 구부리면 상면(像面)의 만곡 및 비점수차를 저감시킬 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들어, 수차 보정에 사용하는 렌즈의 수를 줄일 수 있기 때문에, 촬상 장치를 사용한 전자 기기 등의 소형화 또는 경량화를 실현할 수 있다. 또한, 촬상되는 화상의 품질을 향상시킬 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태에서 설명하는 구조들 중 임의의 것과 적절히 조합하여 사용할 수 있다.
(실시형태 14)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 및 상술한 기억 장치 등의 반도체 장치를 포함하는 CPU의 예에 대하여 설명한다.
<CPU의 구성>
도 49는 상술한 어느 트랜지스터를 구성 요소로서 포함하는 CPU의 구성예를 도시한 블록도이다.
도 49에 도시된 CPU는 기판(1190) 위에, ALU(1191)(arithmetic logic unit), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 또는 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 서로 다른 칩 위에 제공되어도 좋다. 도 49에서의 CPU는 구성을 간략화한 예일 뿐, 실제의 CPU는 용도에 따라 다양한 구성을 가질 수 있다는 것은 말할 나위 없다. 예를 들어, CPU는 다음 구성을 가져도 좋다: 도 49에 도시된 CPU 또는 연산 회로를 포함하는 구조를 하나의 코어로 생각하고; 복수의 이와 같은 코어를 포함하고; 코어들이 병렬로 동작한다. CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트 수는, 예를 들어 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령은, 인스트럭션 디코더(1193)에 입력되어 거기서 디코딩된 다음에, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 수행한다. 구체적으로, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 컨트롤러(1194)는 외부의 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선도 또는 마스크 상태에 따라 판단하고 요구를 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호에 기초하여 내부 클럭 신호를 생성하기 위한 내부 클럭 생성기를 포함하고, 내부 클럭 신호를 상술한 회로에 공급한다.
도 49에 도시된 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는, 상술한 어느 트랜지스터 또는 상술한 기억 장치 등을 사용할 수 있다.
도 49에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서의 데이터의 유지 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 또는 용량 소자에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되면 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에 의한 데이터 유지가 선택되면 용량 소자에 데이터가 재기록되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 50은 레지스터(1196)로서 사용할 수 있는 기억 소자(1200)의 회로도의 예이다. 기억 소자(1200)는 전력 공급이 정지되면 저장된 데이터가 휘발되는 회로(1201), 전력 공급이 정지되어도 저장된 데이터가 휘발되지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 기억 소자(1200)는 필요에 따라 다이오드, 저항 소자, 또는 인덕터 등의 다른 소자를 더 포함하여도 좋다.
여기서, 회로(1202)로서 상술한 기억 장치를 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압의 공급이 정지되면, GND(0V) 또는 회로(1202)의 트랜지스터(1209)가 오프가 되는 전위가 트랜지스터(1209)의 게이트에 계속 입력된다. 예를 들어, 트랜지스터(1209)의 게이트가 레지스터 등의 부하를 통하여 접지된다.
여기서, 스위치(1203)가 하나의 도전형을 갖는 트랜지스터(1213)(예를 들어, n채널 트랜지스터)이고, 스위치(1204)가 상기 하나의 도전형과 반대의 도전형을 갖는 트랜지스터(1214)(예를 들어, p채널 트랜지스터)인 예를 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)은 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)라고 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 선(예를 들어, GND선)에 전기적으로 접속되고, 그 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽), 논리 소자(1206)의 입력 단자, 및 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 서로 접속된다. 여기서, 접속 부분을 노드(M1)라고 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)를 공급받을 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 선(예를 들어, GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어, GND) 또는 고전원 전위(예를 들어, VDD)를 공급받을 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 선(예를 들어, GND선)에 전기적으로 접속된다.
트랜지스터 또는 배선 등의 기생 용량을 적극적으로 이용한다면, 용량 소자(1207) 및 용량 소자(1208)를 반드시 제공할 필요는 없다.
트랜지스터(1209)의 게이트에 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204) 각각에 대해서는, 제어 신호(WE)와는 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다. 스위치들 중 한쪽의 제 1 단자와 제 2 단자가 도통 상태일 때, 스위치들 중 다른 쪽의 제 1 단자와 제 2 단자는 비도통 상태이다.
회로(1201)에 유지된 데이터에 대응하는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력된다. 도 50은 회로(1201)로부터 출력되는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호가 회로(1220)를 통하여 회로(1201)에 입력된다.
도 50의 예에서는, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 그 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어, 입력 단자로부터 입력되는 신호의 논리값의 반전에 의하여 얻어지는 신호가 유지되는 노드를 회로(1201)가 포함하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 그 노드에 입력할 수 있다.
도 50에서 기억 소자(1200)에 포함되는, 트랜지스터(1209)를 제외한 트랜지스터들은 각각, 산화물 반도체 외의 반도체를 사용하여 형성되는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 트랜지스터는 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또는, 기억 소자(1200)에서의 모든 트랜지스터를, 산화물 반도체에 채널이 형성되는 트랜지스터로 하여도 좋다. 또는, 기억 소자(1200)에서 트랜지스터(1209) 외에, 산화물 반도체에 채널이 형성되는 트랜지스터가 포함되어도 좋고, 산화물 반도체 외의 반도체를 사용하여 형성되는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터를 나머지 트랜지스터에 사용할 수 있다.
도 50의 회로(1201)로서, 예를 들어, 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서는, 예를 들어, 인버터 또는 클럭드 인버터를 사용할 수 있다.
기억 소자(1200)에 전원 전압이 공급되지 않는 기간에, 본 발명의 일 형태에 따른 반도체 장치는 회로(1202)에 제공된 용량 소자(1208)에 의하여, 회로(1201)에 저장된 데이터를 유지할 수 있다.
산화물 반도체에 채널이 형성되는 트랜지스터의 오프 상태 전류는 매우 낮다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 상태 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터보다 현저히 낮다. 그러므로, 이 트랜지스터를 트랜지스터(1209)로서 사용하면, 기억 소자(1200)에 전원 전압이 공급되지 않는 기간에도 용량 소자(1208)에 유지된 신호가 오랫동안 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 공급이 정지되는 기간에도 저장된 내용(데이터)을 유지할 수 있다.
상술한 기억 소자는 스위치(1203) 및 스위치(1204)에 의하여 프리차지 동작을 수행하기 때문에, 전원 전압의 공급이 재개되고 나서 회로(1201)가 원래의 데이터를 다시 유지하는 데 필요한 시간을 단축할 수 있다.
회로(1202)에서는, 용량 소자(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 대응하는 것으로 변환되고, 회로(1202)로부터 판독될 수 있다. 따라서, 용량 소자(1208)에 의하여 유지된 신호에 대응하는 전위가 어느 정도 변동되더라도, 원래의 신호를 정확하게 판독할 수 있다.
프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 기억 장치에 상술한 기억 소자(1200)를 적용함으로써, 전원 전압의 공급 정지로 인하여 기억 장치의 데이터가 소실되는 것을 방지할 수 있다. 또한, 기억 장치는, 전원 전압의 공급이 재개되고 나서 짧은 시간에 전원 공급이 정지되기 전과 같은 상태로 복귀할 수 있다. 따라서, 프로세서, 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 짧은 시간이어도 전원 공급을 정지할 수 있기 때문에, 소비전력이 저감된다.
기억 소자(1200)를 CPU에 사용하였지만, 기억 소자(1200)는 DSP(digital signal processor) 또는 커스텀 LSI 등의 LSI, 및 RF(radio frequency) 장치에도 사용할 수 있다. 기억 소자(1200)는 FPGA(field programmable gate array) 또는 CPLD(complex programmable logic device)가 포함되는 프로그래머블 논리 회로 등의 LSI에도 사용할 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태에서 설명하는 구조들 중 임의의 것과 적절히 조합하여 사용할 수 있다.
(실시형태 15)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 각각 포함하는 표시 장치에 대하여 도 51의 (A) 내지 (C) 및 도 52의 (A) 및 (B)를 참조하여 설명한다.
<표시 장치의 구성>
표시 장치에 제공되는 표시 소자의 예에는 액정 소자(액정 표시 소자라고도 함) 및 발광 소자(발광 표시 소자라고도 함)가 포함된다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(electroluminescent) 소자 및 유기 EL 소자 등을 그 범주에 포함한다. 표시 장치의 예로서, EL 소자를 포함하는 표시 장치(EL 표시 장치) 및 액정 소자를 포함하는 표시 장치(액정 표시 장치)에 대하여 아래에서 설명한다.
또한, 아래에 기재된 표시 장치는, 표시 소자가 밀봉되어 있는 패널과, 상기 패널에 컨트롤러 등의 IC가 실장되어 있는 모듈을 그 범주에 포함한다.
아래에 기재된 표시 장치는 화상 표시 장치 또는 광원(조명 장치를 포함함)을 말한다. 표시 장치는 다음 중 어느 모듈을 포함한다: FPC 또는 TCP 등의 커넥터가 제공된 모듈; TCP 끝에 인쇄 배선판이 제공된 모듈; 및 COG법에 의하여 집적 회로(IC)가 표시 소자에 직접 실장된 모듈이다.
도 51의 (A) 내지 (C)는 본 발명의 일 형태에 따른 EL 표시 장치의 예를 도시한 것이다. 도 51의 (A)는 EL 표시 장치의 화소의 회로도이다. 도 51의 (B)는 EL 표시 장치 전체를 나타낸 평면도이다. 도 51의 (C)는 도 51의 (B)의 일점쇄선 M-N의 일부를 따라 취한 단면도이다.
도 51의 (A)는 EL 표시 장치에 사용되는 화소의 회로도의 예를 도시한 것이다.
또한, 본 명세서 등에서 능동 소자(예를 들어, 트랜지스터 또는 다이오드) 또는 수동 소자(예를 들어, 용량 소자 또는 저항 소자) 등의 모든 단자가 접속되는 부분이 규정되지 않더라도, 통상의 기술자에게는 발명의 일 형태를 구성하는 것이 가능할 수 있다. 바꿔 말하면, 접속 부분이 규정되지 않더라도 발명의 일 형태가 명확할 수 있다. 또한, 본 명세서 등에 접속 부분이 개시되어 있는 경우, 접속 부분이 규정되지 않은 발명의 일 형태가 본 명세서 등에 개시되어 있는 것으로 판단할 수 있는 경우가 있다. 특히, 단자가 접속되는 부분의 개수가 하나보다 많을 수 있는 경우, 단자가 접속되는 부분을 반드시 규정할 필요는 없다. 그러므로, 능동 소자(예를 들어, 트랜지스터 또는 다이오드) 또는 수동 소자(예를 들어, 용량 소자 또는 저항 소자) 등의 일부의 단자가 접속되는 부분만을 규정함으로써 발명의 일 형태를 구성하는 것이 가능할 수 있다.
또한, 본 명세서 등에서 적어도 회로의 접속 부분이 규정되어 있으면 통상의 기술자에게는 발명을 특정하는 것이 가능할 수 있다. 또는, 적어도 회로의 기능이 규정되어 있으면 통상의 기술자에게는 발명을 특정하는 것이 가능할 수 있다. 바꿔 말하면, 회로의 기능이 규정되어 있으면 본 발명의 일 형태는 명확할 수 있다. 또한, 기능이 규정된 본 발명의 일 형태가 본 명세서 등에 개시되어 있는 것으로 판단할 수 있는 경우가 있다. 그러므로, 회로의 접속 부분이 규정되어 있으면, 기능이 규정되지 않더라도 발명의 일 형태로서 회로가 개시되어 있는 것이고, 발명의 일 형태를 구성할 수 있다. 또는, 회로의 기능이 규정되어 있으면, 접속 부분이 규정되지 않더라도 발명의 일 형태로서 회로가 개시되어 있는 것이고, 발명의 일 형태를 구성할 수 있다.
도 51의 (A)에 도시된 EL 표시 장치는 스위칭 소자(743), 트랜지스터(741), 용량 소자(742), 및 발광 소자(719)를 포함한다.
또한, 도 51의 (A) 등은 각각 회로 구조의 예를 도시한 것이기 때문에, 추가로 트랜지스터를 제공할 수 있다. 반대로, 도 51의 (A)의 각 노드에 있어서 추가적인 트랜지스터, 스위치, 또는 수동 소자 등을 제공하지 않는 것이 가능하다.
트랜지스터(741)의 게이트는 스위칭 소자(743)의 한쪽 단자 및 용량 소자(742)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(741)의 소스는 용량 소자(742)의 다른 쪽 전극 및 발광 소자(719)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(741)의 드레인에는 전원 전위(VDD)가 공급된다. 스위칭 소자(743)의 다른 쪽 단자는 신호선(744)에 전기적으로 접속된다. 발광 소자(719)의 다른 쪽 전극에는 정전위가 공급된다. 정전위는 접지 전위(GND), 또는 접지 전위(GND)보다 낮은 전위이다.
스위칭 소자(743)로서는 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터를 스위칭 소자로서 사용하면 화소의 면적을 축소할 수 있어, EL 표시 장치의 해상도를 높게 할 수 있다. 스위칭 소자(743)로서는, 트랜지스터(741)와 같은 단계를 거쳐 형성된 트랜지스터를 사용할 수 있고, 이로써 EL 표시 장치를 높은 생산성으로 제작할 수 있다. 또한, 트랜지스터(741) 및/또는 스위칭 소자(743)로서는 예를 들어, 상술한 어느 트랜지스터를 사용할 수 있다.
도 51의 (B)는 EL 표시 장치의 평면도이다. EL 표시 장치는 기판(700), 기판(750), 실란트(sealant)(734), 구동 회로(735), 구동 회로(736), 화소(737), 및 FPC(732)를 포함한다. 실란트(734)는 화소(737), 구동 회로(735), 및 구동 회로(736)를 둘러싸도록 기판(700)과 기판(750) 사이에 제공된다. 또한, 구동 회로(735) 및/또는 구동 회로(736)를 실란트(734)의 외측에 제공하여도 좋다.
도 51의 (C)는 도 51의 (B)의 일점쇄선 M-N의 일부를 따라 취한 EL 표시 장치의 단면도이다.
도 51의 (C)의 트랜지스터(741)는 기판(700) 위의 절연체(701); 절연체(701) 위의 도전체(702a); 도전체(702a)가 매립된 절연체(703); 절연체(703) 위의 절연체(704); 절연체(704) 위의 반도체(705); 반도체(705) 위의 도전체(708) 및 절연체(706); 절연체(706) 위의 절연체(707); 및 절연체(707) 위의 도전체(709)를 포함한다. 또한, 트랜지스터(741)의 구조는 일례일 뿐이고, 트랜지스터(741)는 도 51의 (C)에 도시된 것과 다른 구조를 가져도 좋다.
따라서, 도 51의 (C)에 도시된 트랜지스터(741)에서, 도전체(702a)는 게이트 전극으로서 기능하고, 절연체(703) 및 절연체(707)는 각각 게이트 절연체로서 기능하고, 도전체(708)는 소스 전극 또는 드레인 전극으로서 기능하고, 도전체(709)는 게이트 전극으로서 기능한다. 또한, 반도체(705)에 광이 들어가면 반도체(705)의 전기 특성이 변화되는 경우가 있다. 이를 방지하기 위하여, 도전체(702a) 및 도전체(709) 중 하나 이상이 차광성을 갖는 것이 바람직하다.
도 51의 (C)는 절연체(701) 위의 도전체(702b), 도전체(702b) 위의 절연체(703), 및 절연체(703) 위의 도전체(708)를 포함하는 용량 소자(742)를 도시한 것이다.
용량 소자(742)에서, 도전체(702b)는 한쪽 전극으로서 기능하고, 도전체(708)는 다른 쪽 전극으로서 기능한다.
따라서, 용량 소자(742)는 트랜지스터(741)의 막을 사용하여 형성할 수 있다. 도전체(702a) 및 도전체(702b)를 같은 종류의 도전체로 하면 도전체(702a) 및 도전체(702b)를 같은 단계를 거쳐 형성할 수 있으므로 바람직하다. 또한, 도전체(707a) 및 도전체(707b)를 같은 종류의 도전체로 하면 도전체(707a) 및 도전체(707b)를 같은 단계를 거쳐 형성할 수 있으므로 바람직하다.
도 51의 (C)에 도시된 용량 소자(742)는, 그 용량 소자에 의하여 점유되는 면적당 용량이 크다. 따라서, 도 51의 (C)에 도시된 EL 표시 장치는 표시의 품질이 높다.
트랜지스터(741) 및 용량 소자(742) 위에는 절연체(720)가 제공된다. 여기서, 절연체(716) 및 절연체(720)는 트랜지스터(741)의 소스로서 기능하는 영역(705a)에 도달되는 개구부를 가져도 좋다. 절연체(720) 위에는 도전체(781)가 제공된다. 도전체(781)는 절연체(720)의 개구를 통하여 트랜지스터(741)에 전기적으로 접속된다.
도전체(781) 위에는 도전체(781)에 도달되는 개구를 갖는 격벽(784)이 제공된다. 격벽(784) 위에는, 격벽(784)에 제공된 개구를 통하여 도전체(781)와 접촉되는 발광층(782)이 제공된다. 발광층(782) 위에는 도전체(783)가 제공된다. 도전체(781), 발광층(782), 및 도전체(783)가 서로 중첩되는 영역이 발광 소자(719)로서 기능한다.
여기까지 EL 표시 장치의 예에 대하여 설명하였다. 다음으로, 액정 표시 장치의 예에 대하여 설명한다.
도 52의 (A)는 액정 표시 장치의 화소의 구성예를 도시한 회로도이다. 도 52의 (A) 및 (B)에 나타낸 화소는 트랜지스터(751), 용량 소자(752), 및 한 쌍의 전극 사이의 공간이 액정으로 채워진 소자(액정 소자)(753)를 포함한다.
트랜지스터(751)의 소스 및 드레인 중 한쪽이 신호선(755)에 전기적으로 접속되고, 트랜지스터(751)의 게이트가 주사선(754)에 전기적으로 접속되어 있다.
용량 소자(752)의 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 용량 소자(752)의 다른 쪽 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다.
액정 소자(753)의 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 액정 소자(753)의 다른 쪽 전극이 공통 전위가 공급되는 배선에 전기적으로 접속되어 있다. 용량 소자(752)의 다른 쪽 전극에 전기적으로 접속되는 배선에 공급되는 공통 전위는, 액정 소자(753)의 다른 쪽 전극에 공급되는 공통 전위와 달라도 좋다.
또한, 액정 표시 장치의 평면도가 EL 표시 장치의 평면도와 비슷한 것으로 하여 액정 표시 장치에 대하여 설명한다. 도 52의 (B)는 도 51의 (B)의 일점쇄선 M-N을 따라 취한 액정 표시 장치의 단면도이다. 도 52의 (B)에서 FPC(732)는 단자(731)를 통하여 배선(733a)에 접속된다. 또한, 배선(733a)은 트랜지스터(751)의 도전체와 같은 종류의 도전체를 사용하여 형성되어도 좋고, 또는 트랜지스터(751)의 반도체와 같은 종류의 반도체를 사용하여 형성되어도 좋다.
트랜지스터(751)에 대해서는 트랜지스터(741)에 대한 기재를 참조한다. 용량 소자(752)에 대해서는 용량 소자(742)에 대한 기재를 참조한다. 또한, 도 52의 (B)의 용량 소자(752)의 구조는 도 51의 (C)의 용량 소자(742)의 구조에 대응하지만 이에 한정되지 않는다.
또한, 트랜지스터(751)의 반도체로서 산화물 반도체를 사용하는 경우, 트랜지스터(751)의 오프 상태 전류를 매우 작게 할 수 있다. 따라서, 용량 소자(752)에 유지된 전하가 누설되기 어려워, 액정 소자(753)에 인가되는 전압이 오랫동안 유지될 수 있다. 그러므로, 움직임이 적은 동영상 또는 정지 화상을 표시하는 기간 동안 트랜지스터(751)를 오프로 유지할 수 있고, 이에 의하여 그 기간에 트랜지스터(751)의 동작을 위한 전력을 절약할 수 있기 때문에, 소비전력이 낮은 액정 표시 장치를 제공할 수 있다. 또한, 용량 소자(752)에 의하여 점유되는 면적을 축소할 수 있기 때문에, 개구율이 높은 액정 표시 장치, 또는 해상도가 높은 액정 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 용량 소자(752) 위에는 절연체(721)가 제공된다. 절연체(721)는 트랜지스터(751)에 도달되는 개구를 갖는다. 절연체(721) 위에는 도전체(791)가 제공된다. 도전체(791)는 절연체(721)의 개구를 통하여 트랜지스터(751)에 전기적으로 접속된다.
도전체(791) 위에는 배향막으로서 기능하는 절연체(792)가 제공된다. 절연체(792) 위에는 액정층(793)이 제공된다. 액정층(793) 위에는 배향막으로서 기능하는 절연체(794)가 제공된다. 절연체(794) 위에는 스페이서(795)가 제공된다. 스페이서(795) 및 절연체(794) 위에는 도전체(796)가 제공된다. 도전체(796) 위에는 기판(797)이 제공된다.
또한, 액정의 구동을 위하여 다음의 방법을 채용할 수 있다: TN(twisted nematic) 모드; STN(super twisted nematic) 모드; IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASV(advanced super view) 모드, ASM(axially symmetric aligned microcell) 모드, OCB(optically compensated birefringence) 모드, ECB(electrically controlled birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(anti-ferroelectric liquid crystal) 모드, PDLC(polymer dispersed liquid crystal) 모드, 게스트 호스트 모드, 및 블루상(blue phase) 모드이다. 또한, 본 발명은 이들 예에 한정되지 않고, 다양한 구동 방법을 사용할 수 있다.
상술한 구조에 의하여, 점유하는 면적이 작은 용량 소자를 포함하는 표시 장치, 표시 품질이 높은 표시 장치, 또는 해상도가 높은 표시 장치를 제공할 수 있다.
예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있고, 또는 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 예를 들어, 백색, 적색, 녹색, 또는 청색 등의 발광 다이오드(LED: light-emitting diode), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), IMOD(간섭 변조) 소자, MEMS 셔터 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 포함하는 표시 소자 중 적어도 하나를 포함한다. 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화되는 표시 매체를 포함하여도 좋다.
또한, EL 소자를 갖는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED(surface-conduction electron-emitter display) 방식의 평판 디스플레이 등이 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 종이가 포함된다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄 또는 은 등을 포함하도록 형성한다. 이러한 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있다. 이로써, 소비전력을 더 저감할 수 있다.
또한, LED를 사용하는 경우, LED의 전극 또는 질화물 반도체 아래에 그래핀 또는 그래파이트를 제공하여도 좋다. 그래핀 또는 그래파이트는 복수의 층이 적층된 다층막이어도 좋다. 상술한 바와 같이 그래핀 또는 그래파이트를 제공하면, 그 위에 결정을 포함하는 n형 GaN 반도체 등의 질화물 반도체를 형성하기 쉬워진다. 또한, 그 위에 결정을 포함하는 p형 GaN 반도체 등을 제공할 수 있기 때문에, LED를 형성할 수 있다. 또한, 결정을 포함하는 n형 GaN 반도체와 그래핀 또는 그래파이트 사이에 AlN층을 제공하여도 좋다. LED에 포함되는 GaN 반도체는 MOCVD에 의하여 형성하여도 좋다. 다만, 그래핀을 제공하는 경우, LED에 포함되는 GaN 반도체는 스퍼터링법에 의하여 형성할 수도 있다.
본 실시형태에서 설명한 구조는 다른 실시형태에서 설명하는 구조들 중 임의의 것과 적절히 조합하여 사용할 수 있다.
(실시형태 16)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 각각 포함하는 전자 기기에 대하여 설명한다.
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로는, DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생되는 화상을 표시하기 위한 디스플레이를 갖는 장치)에 사용될 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있는 전자 기기의 다른 예로서는 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 데이터 단말, 전자 서적 단말, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 있다. 도 53의 (A) 내지 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 53의 (A)는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 및 스타일러스(908) 등을 포함하는 휴대용 게임기를 도시한 것이다. 도 53의 (A)의 휴대용 게임기는 2개의 표시부(903 및 904)를 갖고 있지만, 휴대용 게임기에 포함되는 표시부의 개수는 이에 한정되지 않는다.
도 53의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 연결부(915), 및 조작 키(916) 등을 포함하는 휴대 데이터 단말을 도시한 것이다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공되어 있다. 제 1 하우징(911)과 제 2 하우징(912)은 연결부(915)로 서로 연결되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 연결부(915)로 바꿀 수 있다. 제 1 표시부(913) 상의 화상을, 제 1 하우징(911)과 제 2 하우징(912) 사이의 연결부(915)에서의 각도에 따라 전환하여도 좋다. 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 한쪽으로서, 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한, 위치 입력 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 기능은 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수 있다.
도 53의 (C)는 하우징(921), 표시부(922), 키보드(923), 및 포인팅 디바이스(924) 등을 포함하는 노트북형 퍼스널 컴퓨터를 도시한 것이다.
도 53의 (D)는 하우징(931), 냉장실용 도어(932), 및 냉동실용 도어(933) 등을 포함하는 전기 냉동 냉장고를 도시한 것이다.
도 53의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 및 연결부(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)로 서로 연결되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)로 바꿀 수 있다. 표시부(943)에 표시되는 화상을, 제 1 하우징(941)과 제 2 하우징(942) 사이의 연결부(946)에서의 각도에 따라 전환하여도 좋다.
도 53의 (F)는 차체(951), 차륜(952), 대시보드(953), 및 라이트(954) 등을 포함하는 자동차를 도시한 것이다.
본 실시형태에서 설명한 구조는 다른 실시형태에서 설명하는 구조들 중 임의의 것과 적절히 조합하여 사용할 수 있다.
상술한 실시형태에서는, 본 발명의 일 형태에 대하여 설명하였다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 즉, 본 실시형태 등에서는 다양한 발명의 형태가 기재되어 있고, 본 발명의 일 형태는 특정한 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 및 소스 및 드레인 영역 등이 산화물 반도체를 포함하는 예에 대하여 설명하였지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 또는, 상황 또는 조건에 따라서는, 본 발명의 일 형태에 따른 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 영역 또는 드레인 영역 등에 다양한 반도체가 포함되어도 좋다. 상황 또는 조건에 따라서는, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 및 유기 반도체 등 중 적어도 하나는 본 발명의 일 형태에 따른 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 영역 또는 드레인 영역 등에 포함되어도 좋다. 또는, 예를 들어, 상황 또는 조건에 따라서는, 산화물 반도체는 반드시 본 발명의 일 형태에 따른 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 영역 또는 드레인 영역 등에 포함될 필요는 없다.
(실시예 1)
실시예 1에서는, 산화물 위에 시료 1A를 형성한 경우의 시료 1A의 평탄성을 평가하였다.
먼저, 실시예 시료 1A 및 비교 시료 1B의 형성 방법에 대하여 설명한다.
먼저, 실리콘 웨이퍼 위에 산화 실리콘막으로서 열산화물을 형성하였다. 열산화물은 HCl을 3volume% 포함하는 산소 분위기에 있어서 950℃에서 두께가 100nm이 되도록 형성하였다.
다음으로, 콜리메이터를 포함하는 도 21에 도시된 스퍼터링 장치를 사용함으로써, 산화물을 시료 1A로서 열산화물 위에 형성하였다. 산화물은 아르곤과 산소의 혼합 분위기(30sccm의 아르곤 및 15sccm의 산소)에서, 압력을 0.7Pa로 하고, 0.5kW의 전원 전력(DC)을 인가하고, 타깃과 기판 사이의 거리를 160mm으로 하고, 기판 온도를 300℃로 하는 조건하에서, In:Ga:Zn=1:1:1[원자수비]의 타깃을 사용하여 형성하였다. 또한, 타깃과 콜리메이터 사이의 거리가 52mm, 그리고 콜리메이터와 기판 사이의 거리가 92mm이 되도록 두께 16mm의 콜리메이터를 제공함으로써, 타깃과 기판 사이의 거리를 160mm으로 하였다.
또한, 콜리메이터를 포함하지 않는 스퍼터링 장치를 사용함으로써, 산화물을 비교 시료 1B로서 열산화물 위에 형성하였다. 산화물은 아르곤과 산소의 혼합 분위기(30sccm의 아르곤 및 15sccm의 산소)에서, 압력을 0.7Pa로 하고, 0.5kW의 전원 전력(DC)을 인가하고, 타깃과 기판 사이의 거리를 160mm으로 하고, 기판 온도를 300℃로 하는 조건하에서, In:Ga:Zn=1:1:1[원자수비]의 타깃을 사용하여 형성하였다.
상술한 단계를 거쳐, 시료 1A 및 비교 시료 1B를 형성하였다.
제작한 시료 1A 및 비교 시료 1B의 평탄성을 SII Nano Technology Inc. 제조의 주사형 프로브 현미경 SPA-500에 의하여 평가하였다. 주사형 프로브 현미경에 의한 측정의 조건은 주사 속도를 1.0Hz로 하고, 측정 면적을 1μm×1μm으로 하고, 데이터 수를 X=512 및 Y=512로 하였다. 측정점의 개수는 2점으로 하였다. 여기서, 캔틸레버를 공진시킨 상태에서 캔틸레버의 진동 진폭이 일정하게 유지되도록 프로브와 시료 사이의 거리를 제어하면서, 시료의 표면 형상을 측정하는 방법에 의하여 측정을 수행하였다.
시료 1A 및 비교 시료 1B의 평탄성은, 평균면 거칠기(Ra), 최대 고저차(peak-to-valley height)(P-V), 및 RMS(root-mean-square roughness)를 사용하여 평가하였다. 여기서, 평균면 거칠기(R a)는, R a를 곡면에 대하여 적용할 수 있도록, JIS B 0601:2001(ISO 4287:1997)에 의하여 정의되는 산술 면 거칠기(R a)의 삼차원 확장으로 얻은 것이고, 기준의 면으로부터 특정한 면까지의 편차의 절댓값의 평균값이다. 최대 고저차(P-V)는 특정한 면에서, 가장 높은 산봉우리의 높이와 가장 낮은 산골짜기의 높이 사이의 차이이다. 산봉우리 및 산골짜기는 JIS B 0601:2001(ISO 4287:1997)에 의하여 정의된 "산봉우리" 및 "산골짜기"의 삼차원 확장으로 얻은 산봉우리 및 산골짜기를 말한다. 산봉우리란 특정한 면에서의 산의 가장 높은 점을 말한다. 산골짜기란 특정한 면에서의 산의 가장 낮은 점을 말한다.
주사형 프로브 현미경에 의한 재생 반도체 기판의 평탄성 평가의 결과를 표 1에 나타내었다.
콜리메이터 Ra[nm] P-V[nm] RMS[nm]
시료 1A 있음 0.2658 3.774 0.3358
비교 시료 1B 없음 0.6456 8.007 0.8648
도 54의 (A)는 시료 1A의 표면 형상 이미지를 나타낸 것이다. 도 54의 (B)는 비교 시료 1B의 표면 형상 이미지를 나타낸 것이다.
이 결과는 시료 1A를 비교 시료 1B보다 평탄성 높게 형성할 수 있다는 것을 나타낸다. 따라서, 트랜지스터를 제작하는 데 있어서 스퍼터링 장치를 사용하는 것은 효과적인 것을 찾아내었다. 또한, 본 실시예에서 나타낸 구조는 다른 실시형태 및 다른 실시예에 나타내는 구조들 중 임의의 것과 적절히 조합할 수 있다.
(실시예 2)
본 실시예에서는, 실시형태 1에서 설명한 트랜지스터 구조 1을 상정하여, 채널 형성 영역의 주변의 영역의 형상을 평가하였다.
먼저, 실시예 시료 2A 내지 2D의 제작 방법에 대하여 설명한다.
먼저, 플라스마 CVD법으로 두께 100nm의 제 1 산화 질화 실리콘막을 형성하였다. 유량 5sccm의 실레인 및 유량 1000sccm의 일산화 이질소를 퇴적 가스로서 사용하여, 반응 체임버 내의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 13.56W의 고주파(RF) 전력을 인가하는 조건하에서, 제 1 산화 질화 실리콘막을 형성하였다.
그리고, 제 1 산화 질화 실리콘막 위에 두께 20nm의 제 1 산화물 및 두께 15nm의 제 2 산화물을 스퍼터링법으로 적층하였다. 제 1 산화물은 In, Ga, 및 Zn을 1:3:4의 원자수비로 포함하는 타깃을 사용하여, 아르곤과 산소의 혼합 분위기(40sccm의 아르곤 및 5sccm의 산소)에서, 압력을 0.7Pa로 하고, 0.5kW의 전원 전력(DC)을 인가하고, 타깃과 기판 사이의 거리를 60mm으로 하고, 기판 온도를 200℃로 하는 조건하에서 형성하였다. 제 2 산화물은 In, Ga, 및 Zn을 4:2:4.1의 원자수비로 포함하는 타깃을 사용하여, 아르곤과 산소의 혼합 분위기(30sccm의 아르곤 및 15sccm의 산소)에서 압력을 0.7Pa로 하고, 0.5kW의 전원 전력(DC)을 인가하고, 타깃과 기판 사이의 거리를 60mm으로 하고, 기판 온도를 300℃로 하는 조건하에서 형성하였다.
다음으로, 퇴적 가스로서 유량 80sccm의 아르곤(Ar) 분위기에서 텅스텐 타깃을 사용하여, 압력을 0.8Pa로 하고, 기판 온도를 130℃로 하고, 타깃과 기판 사이의 거리를 60mm으로 하고, 1.0kW의 전원 전력(DC)을 인가하는 조건하에서, 스퍼터링법으로 제 2 산화물 위에 두께 20nm의 제 1 텅스텐막을 형성하였다.
다음으로, 제 1 텅스텐막 위에 레지스트 마스크를 형성하고, 제 1 텅스텐막을 ICP 에칭으로 가공하여 제 2 텅스텐막과 제 3 텅스텐막으로 분리하였다. 이 에칭은 유량 40sccm의 사플루오린화 탄소(CF4) 및 유량 60sccm의 염소(Cl2)의 혼합 분위기에서, 전원 전력을 2000W로 하고, 바이어스 전력을 50W로 하고, 압력을 0.67Pa로 하고, 기판 온도를 -10℃로 하는 조건하에서 수행하였다.
그리고, 제 2 텅스텐막 및 제 3 텅스텐막을 마스크로서 사용하여, 제 1 산화물 및 제 2 산화물을 3번 수행하는 ICP 에칭으로 섬 형상으로 가공하였다. 제 1 에칭은 유량 16sccm의 사플루오린화 탄소(CF4)와 유량 32sccm의 아르곤(Ar)의 혼합 분위기에서, 전원 전력을 600W로 하고, 바이어스 전력을 50W로 하고, 압력을 3.0Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다. 제 2 에칭은 유량 16sccm의 사플루오린화 탄소(CF4)와 유량 32sccm의 아르곤(Ar)의 혼합 분위기에서, 전원 전력을 600W로 하고, 바이어스 전력을 50W로 하고, 압력을 1.0Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다. 제 3 에칭은 유량 200sccm의 산소(O2) 분위기에서, 전원 전력을 2000W로 하고, 바이어스 전력을 50W로 하고, 압력을 0.67Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다.
다음으로, 플라스마 CVD법으로 두께 320nm의 제 2 산화 질화 실리콘막을 형성하였다. 유량 5sccm의 실레인 및 유량 1000sccm의 일산화 이질소를 원료 가스로서 사용하여, 반응 체임버 내의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 13.56W의 고주파(RF) 전력을 인가하는 조건하에서, 제 2 산화 질화 실리콘막을 형성하였다.
그리고, CMP법으로 제 2 산화 질화 실리콘막의 상면에 평탄화 처리를 수행하였다. 평탄화 처리는 제 2 산화 질화 실리콘막의 두께를 220nm 정도 저감시켜, 제 2 산화 질화 실리콘막의 두께가 100nm이 되도록 수행하였다.
CMP법에서의 연마 조건은 아래와 같다. 연마 천으로서, 폴리우레탄 발포체를 사용한 Nitta Haas Incorporated 제조의 IC1000/SUBA(등록 상표)를 사용하였다. 슬러리로서는, 흄드 실리카를 사용한 Cabot Microelectronics 제조의 Semi-Sperse(등록 상표) 25를 사용하였다. 슬러리의 유량을 150mL/min으로 하고, 연마 압력을 3.6psi로 하였다. 연마 헤드 및 테이블의 회전 수는 각각 93rpm 및 90rpm으로 하였다. 처리되는 물체를 연마 헤드에 부착하고, 연마 천을 테이블에 부착한 상태에서 연마 처리를 수행하였다. 연마 후, 메가소닉 세정을 수행하였다.
다음으로, 퇴적 가스로서 유량 80sccm의 아르곤(Ar) 분위기에서 텅스텐 타깃을 사용하여, 압력을 0.8Pa로 하고, 기판 온도를 130℃로 하고, 타깃과 기판 사이의 거리를 60mm으로 하고, 1.0kW의 전원 전력(DC)을 인가하는 조건하에서, 스퍼터링법으로 제 2 산화 질화 실리콘막 위에 두께 30nm의 제 4 텅스텐막을 형성하였다.
다음으로, 플라스마 CVD법으로 두께 50nm의 제 3 산화 질화 실리콘막을 형성하였다. 유량 5sccm의 실레인 및 유량 1000sccm의 일산화 이질소를 퇴적 가스로서 사용하여, 반응 체임버의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 13.56W의 고주파(RF) 전력을 인가하는 조건하에서, 제 3 산화 질화 실리콘막을 형성하였다.
다음으로, 제 3 산화 질화 실리콘막 및 제 4 텅스텐막 위에 레지스트 마스크를 형성하고, 제 3 산화 질화 실리콘막 및 제 4 텅스텐막을 4번 수행하는 ICP 에칭으로 가공하였다. 제 1 에칭은 유량 80sccm의 사플루오린화 탄소(CF4) 분위기에서, 전원 전력을 500W로 하고, 바이어스 전력을 100W로 하고, 압력을 3.0Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다. 제 2 에칭은 유량 67sccm의 사플루오린화 탄소(CF4)와 유량 13sccm의 산소(O2)의 혼합 분위기에서, 전원 전력을 550W로 하고, 바이어스 전력을 350W로 하고, 압력을 5.3Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다. 제 3 에칭은 유량 22sccm의 사플루오린화 탄소(CF4)와 유량 22sccm의 산소(O2)의 혼합 분위기에서, 전원 전력을 1000W로 하고, 바이어스 전력을 100W로 하고, 압력을 1.3Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다. 제 4 에칭은 유량 22sccm의 사플루오린화 탄소(CF4)와 유량 22sccm의 산소(O2)의 혼합 분위기에서, 전원 전력을 1000W로 하고, 바이어스 전력을 100W로 하고, 압력을 1.3Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다. 상기 에칭 처리로 제 4 텅스텐막을 사용하여 하드 마스크를 형성하였다.
다음으로, 하드 마스크를 사용하여, ICP 에칭으로 제 2 산화 질화 실리콘막에 개구를 형성하였다. 에칭은 유량 800sccm의 아르곤(Ar), 유량 30sccm의 산소(O2), 및 유량 22sccm의 사플루오린화 탄소(CF4)의 혼합 분위기에서, 전원 전력을 5000W로 하고, 바이어스 전력을 1150W로 하고, 압력을 3.37Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다.
여기서, 개구 A를 실시예 시료 2A에 형성하였다. 개구 B를 실시예 시료 2B에 형성하였다. 개구 C를 실시예 시료 2C에 형성하였다. 개구 D를 실시예 시료 2D에 형성하였다. 개구 A 내지 개구 D의 크기는 서로 다르다.
다음으로, 3번 수행하는 ICP 에칭으로 하드 마스크를 제거하였다. 제 1 에칭은 유량 22sccm의 사플루오린화 탄소(CF4), 유량 22sccm의 산소(O2), 및 유량 11sccm의 염소(Cl2)의 혼합 분위기에서, 전원 전력을 1000W로 하고, 바이어스 전력을 50W로 하고, 압력을 1.3Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다. 제 2 에칭은 유량 22sccm의 사플루오린화 탄소(CF4), 유량 22sccm의 산소(O2), 및 유량 11sccm의 염소(Cl2)의 혼합 분위기에서, 전원 전력을 1000W로 하고, 바이어스 전력을 50W로 하고, 압력을 1.3Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다. 제 3 에칭은 유량 100sccm의 산소(O2) 분위기에서, 전원 전력을 500W로 하고, 바이어스 전력을 100W로 하고, 압력을 1.3Pa로 하고, 기판 온도를 40℃로 하는 조건하에서 수행하였다.
다음으로, 콜리메이터를 포함하는 도 21에 도시된 스퍼터링 장치를 사용함으로써, 개구 A 내지 개구 D를 갖는 제 2 산화 질화 실리콘막 각각 위에 두께 10nm의 제 3 산화물을 형성하였다. 제 3 산화물은 In:Ga:Zn=1:3:2[원자수비]의 타깃을 사용하여, 아르곤과 산소의 혼합 분위기(30sccm의 아르곤 및 15sccm의 산소)에서, 압력을 0.7Pa로 하고, 0.5kW의 전원 전력(DC)을 인가하고, 타깃과 기판 사이의 거리를 160mm으로 하고, 기판 온도를 200℃로 하는 조건하에서 형성하였다. 또한, 타깃과 콜리메이터 사이의 거리가 52mm이고, 콜리메이터와 기판 사이의 거리가 92mm이 되도록 두께 16mm의 콜리메이터를 제공함으로써, 타깃과 기판 사이의 거리를 160mm으로 하였다.
상술한 단계를 거쳐, 실시예 시료 2A 내지 실시예 시료 2D를 형성하였다.
다음으로, 실시예 시료 2A 내지 실시예 시료 2D의 단면을 관찰하였다. 도 55의 (A) 내지 (D)는 주사 투과 전자 현미경(STEM: scanning transmission electron microscope)에 의하여 얻은 실시예 시료 2A 내지 실시예 시료 2D의 명시야상이다. 실시예 시료 2A 내지 실시예 시료 2C는 각각 섬 형상의 산화물의 종방향의 단면도이고, 실시예 시료 2D는 섬 형상의 산화물의 횡방향의 단면도이다.
실시예 시료 2A의 개구 A에서, 제 2 텅스텐막과 제 3 텅스텐막 사이의 거리는 32.1nm이고, 제 2 산화 질화 실리콘막의 측면과 제 2 산화물 위에 제 3 산화물이 형성되어 있다.
실시예 시료 2B의 개구 B에서, 제 2 텅스텐막과 제 3 텅스텐막 사이의 거리는 56.7nm이고, 제 2 산화 질화 실리콘막의 측면과 제 2 산화물 위에 제 3 산화물이 형성되어 있다.
실시예 시료 2C의 개구 C에서, 제 2 텅스텐막과 제 3 텅스텐막 사이의 거리는 88.1nm이고, 제 2 산화 질화 실리콘막의 측면과 제 2 산화물 위에 제 3 산화물이 형성되어 있다.
실시예 2D의 개구 D에서는, 제 2 산화 질화 실리콘막의 측면, 제 2 산화물 위, 및 제 1 산화 질화 실리콘막 위에 제 3 산화물이 형성되어 있다.
도 55의 (A) 내지 (D)의 STEM 이미지의 결과는, 본 실시예에서 제작한 실시예 시료 2A 내지 실시예 시료 2D 각각이 양호한 단면 형상을 갖는 것을 나타낸다. 실시예 시료 2A에서는, 미세한 개구의 저면에도 막을 형성할 수 있다는 것을 찾아내었다. 개구의 측면에는 개구의 저면보다 막이 얇게 형성되는 것도 찾아내었다.
본 실시예에서 상술한 구조는 다른 실시형태 및 실시예에 기재된 구조들 중 임의의 것과 적절히 조합할 수 있다.
100: 타깃, 101: 스퍼터링 장치, 110: 백킹 플레이트, 120: 타깃 홀더, 130: 마그넷 유닛, 130N: 마그넷, 130S: 마그넷, 132: 마그넷 홀더, 150: 콜리메이터, 151: 가동부, 152: 가동부, 160: 기판, 170: 기판 스테이지, 180a: 자력선, 180b: 자력선, 190: 부재, 200: 촬상 장치, 201: 스위치, 202: 스위치, 203: 스위치, 210: 화소부, 211:화소, 212: 부화소, 212B: 부화소, 212G: 부화소, 212R: 부화소, 220: 광전 변환 소자, 230: 화소 회로, 231: 배선, 247: 배선, 248: 배선, 249: 배선, 250: 배선, 253: 배선, 254: 필터, 254B: 필터, 254G: 필터, 254R: 필터, 255: 렌즈, 256: 광, 257: 배선, 260: 주변 회로, 270: 주변 회로, 280: 주변 회로, 290: 주변 회로, 291: 광원, 300: 실리콘 기판, 310: 층, 320: 층, 330: 층, 340: 층, 351: 트랜지스터, 352: 트랜지스터, 353: 트랜지스터, 360: 포토다이오드, 361: 애노드, 363: 저저항 영역, 370: 플러그, 371: 배선, 372: 배선, 373: 배선, 380: 절연체, 400: 기판, 401: 절연체, 402: 절연체, 404: 도전체, 404a: 도전체, 404b: 도전체, 406a: 절연체, 406b: 반도체, 406c: 절연체, 406d: 절연체, 408: 절연체, 410: 절연체, 412: 절연체, 413: 도전체, 414: 혼합 영역, 416: 도전체, 416a: 도전체, 416b: 도전체, 420: 도전체, 430: 레지스트 마스크, 431: 레지스트 마스크, 450: 반도체 기판, 452: 절연체, 454: 도전체, 456: 영역, 460: 영역, 462: 절연체, 464: 절연체, 466: 절연체, 468: 절연체, 472a: 영역, 472b: 영역, 474a: 도전체, 474b: 도전체, 474c: 도전체, 476a: 도전체, 476b: 도전체, 478a: 도전체, 478b: 도전체, 478c: 도전체, 480a: 도전체, 480b: 도전체, 480c: 도전체, 489: 절연체, 490: 절연체, 492: 절연체, 493: 절연체, 494: 절연체, 495: 절연체, 496a: 도전체, 496b: 도전체, 496c: 도전체, 496d: 도전체, 496e: 도전체, 496f: 도전체, 498a: 도전체, 498b: 도전체, 498c: 도전체, 504: 도전체, 507a: 도전체, 507b: 도전체, 511: 절연체, 514: 도전체, 515: 도전체, 516: 도전체, 521: 라우팅 스위치 소자, 522: 논리 소자, 523: 컨피규레이션 메모리, 524: 룩업 테이블, 525: 레지스터, 526: 실렉터, 527: 컨피규레이션 메모리, 700: 기판, 701: 절연체, 702a: 도전체, 702b: 도전체, 703: 절연체, 704: 절연체, 705: 반도체, 705a: 영역, 706: 절연체, 707: 절연체, 707a: 도전체, 707b: 도전체, 708: 도전체, 709: 도전체, 716: 절연체, 719: 발광 소자, 720: 절연체, 721: 절연체, 731: 단자, 732: FPC, 733a: 배선, 734: 실란트(sealant), 735: 구동 회로, 736: 구동 회로, 737: 화소, 741: 트랜지스터, 742: 용량 소자, 743: 스위칭 소자, 744: 신호선, 750: 기판, 751: 트랜지스터, 752: 용량 소자, 753: 액정 소자, 754: 주사선, 755: 신호선, 781: 도전체, 782: 발광층, 783: 도전체, 784: 격벽, 791: 도전체, 792: 절연체, 793: 액정층, 794: 절연체, 795: 스페이서, 796: 도전체, 797: 기판, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 911: 하우징, 912: 하우징, 913: 표시부, 914: 표시부, 915: 연결부, 916: 조작 키, 921: 하우징, 922: 표시부, 923: 키보드, 924: 포인팅 디바이스, 931: 하우징, 932: 냉장실용 도어, 933: 냉동실용 도어, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결부, 951: 차체, 952: 차륜, 953: 대시보드, 954: 라이트, 1000: IC, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 1200: 기억 소자, 1201: 회로, 1202: 회로, 1203: 스위치, 1204: 스위치, 1206: 논리 소자, 1207: 용량 소자, 1208: 용량 소자, 1209: 트랜지스터, 1210: 트랜지스터, 1213: 트랜지스터, 1214: 트랜지스터, 1220: 회로, 1700: 퇴적 장치, 1701: 대기 측 기판 공급 체임버, 1702: 대기 측 기판 반송 체임버, 1703a: 로드록(load lock) 체임버, 1703b: 언로드록(unload lock) 체임버, 1704: 반송 체임버, 1705: 기판 가열 체임버, 1706a: 퇴적 체임버, 1706b: 퇴적 체임버, 1706c: 퇴적 체임버, 1751: 크라이오 트랩, 1752: 기판 반송 스테이지, 1761: 카세트 포트, 1762: 얼라인먼트 포트, 1763a: 반송 로봇, 1763b: 반송 로봇, 1764: 게이트 밸브, 1765: 가열 스테이지, 1770: 진공 펌프, 1771: 크라이오펌프(cryopump), 1772: 터보 분자 펌프, 1780: 질량 유량계(mass flow controller), 1781: 정제기, 1782: 가스 가열 기구, 2100: 트랜지스터, 2200: 트랜지스터, 2700: 제작 장치, 2701: 대기 측 기판 공급 체임버, 2702: 대기 측 기판 반송 체임버, 2703a: 로드록 체임버, 2703b: 언로드록 체임버, 2704: 반송 체임버, 2706a: 체임버, 2706b: 체임버, 2706c: 체임버, 2706d: 체임버, 2761: 카세트 포트, 2762: 얼라인먼트 포트, 2763a: 반송 로봇, 2763b: 반송 로봇, 2801: 가스 공급원, 2802: 밸브, 2803: 고주파 발생기, 2804: 도파관, 2805: 모드 변환기, 2806: 가스관, 2807: 도파관, 2808: 슬롯 안테나 플레이트, 2809: 유전체판, 2810: 고밀도 플라스마, 2811: 기판, 2812: 기판 스테이지, 2813: 가열 기구, 2815: 매칭 박스, 2816: 고주파 전원, 2817: 진공 펌프, 2818: 밸브, 2819: 배기구, 2820: 램프, 2821: 가스 공급원, 2822: 밸브, 2823: 가스 도입구, 2824: 기판, 2825: 기판 스테이지, 2826: 가열 기구, 2828: 진공 펌프, 2829: 밸브, 2830: 배기구, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3200: 트랜지스터, 3300: 트랜지스터, 3400: 용량 소자, 4001: 배선, 4003: 배선, 4005: 배선, 4006: 배선, 4007: 배선, 4008: 배선, 4009: 배선, 4021: 층, 4022: 층, 4023: 층, 4100: 트랜지스터, 4200: 트랜지스터, 4300: 트랜지스터, 4400: 트랜지스터, 4500: 용량 소자, 4600: 용량 소자, 5100: 펠릿, 5120: 기판, 5161: 영역
본 출원은 2015년 4월 13일에 일본 특허청에 출원된 일련 번호 2015-081993의 일본 특허 출원 및 2015년 4월 13일에 일본 특허청에 출원된 일련 번호 2015-082008의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (16)

  1. 반도체 장치로서,
    기판 위에 있고 적어도 인듐 및 아연을 포함하는 산화물 반도체;
    상기 산화물 반도체 위의 소스 및 드레인;
    상기 소스 및 상기 드레인 위에 있고 상기 소스와 상기 드레인 사이의 트렌치를 갖는 제 1 절연체;
    상기 산화물 반도체 위의 산화물 막(oxide film);
    상기 산화물 막 위의 제 2 절연체; 및
    상기 제 2 절연체 위의 게이트를 포함하고,
    상기 제 1 절연체의 상면 및 상기 게이트의 상면은 연마된 표면들이고, 상기 제 1 절연체의 상면은 상기 게이트의 상면과 실질적으로 높이가 같고,
    상기 산화물 막, 상기 제 2 절연체, 및 상기 게이트는 상기 트렌치 내에 있고,
    상기 산화물 막은 상기 산화물 반도체에 포함된 금속 원소를 포함하고,
    상기 제 2 절연체는 상기 제 1 절연체의 측면과 직접 접촉하고,
    상기 산화물 반도체는 상기 소스와 중첩되는 제 1 영역, 상기 드레인과 중첩되는 제 2 영역, 및 상기 게이트의 저면과 중첩하는 제 3 영역을 포함하고,
    상기 제 3 영역의 상면과 상기 게이트의 저면 사이의 제 1 거리는 상기 제 1 영역과 상기 제 3 영역 사이의 제 2 거리보다 길고,
    상기 제 2 거리는 0nm보다 큰, 반도체 장치.
  2. 반도체 장치로서,
    기판 위에 있고 적어도 인듐 및 아연을 포함하는 산화물 반도체;
    상기 산화물 반도체 위의 소스 및 드레인;
    상기 소스 및 상기 드레인 위에 있고 상기 소스와 상기 드레인 사이의 트렌치를 갖는 제 1 절연체;
    상기 산화물 반도체 위의 제 1 산화물 막;
    상기 제 1 산화물 막 위의 제 2 산화물 막;
    상기 제 2 산화물 막 위의 제 2 절연체; 및
    상기 제 2 절연체 위의 게이트를 포함하고,
    상기 제 1 산화물 막, 상기 제 2 산화물 막, 상기 제 2 절연체, 및 상기 게이트는 상기 트렌치 내에 있고,
    상기 제 1 산화물 막 및 상기 제 2 산화물 막은 각각 상기 산화물 반도체에 포함된 금속 원소를 포함하고,
    상기 제 1 산화물 막은 상기 제 1 절연체의 측면과 직접 접촉하고,
    상기 제 2 절연체는 상기 게이트의 측면과 접촉하고,
    상기 산화물 반도체는 상기 소스와 중첩되는 제 1 영역, 상기 드레인과 중첩되는 제 2 영역, 및 상기 게이트의 저면과 중첩하는 제 3 영역을 포함하고,
    상기 제 3 영역의 상면과 상기 게이트의 저면 사이의 제 1 거리는 상기 제 1 영역과 상기 제 3 영역 사이의 제 2 거리보다 길고,
    채널 길이 방향의 단면도에서, 상기 게이트는 상기 소스 및 상기 드레인과 중첩되지 않는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    절연체를 개재한 상기 산화물 반도체 아래의 보텀 게이트를 더 포함하고,
    상기 절연체는 상기 금속 원소를 포함하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체는 갈륨을 더 포함하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 영역은 상기 제 1 영역 및 상기 제 2 영역보다 얇은 두께를 갖는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 산화물 막은 갈륨, 하프늄, 및 알루미늄 중 적어도 하나를 포함하는, 반도체 장치.
  7. 제 2 항에 있어서,
    상기 제 2 산화물 막은 갈륨, 하프늄, 및 알루미늄 중 적어도 하나를 포함하는, 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트의 위에서 접촉하는 도전체를 더 포함하고,
    상기 소스 또는 상기 드레인과 상기 도전체 사이의 수직의 제 3 거리는 상기 제 1 영역과 상기 제 2 영역 사이의 제 4 거리보다 긴, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 3 거리는 상기 제 4 거리의 1.5배 이상 2배 이하인, 반도체 장치.
  10. 제 2 항에 있어서,
    상기 제 2 거리는 0nm보다 큰, 반도체 장치.
  11. 제 1 항에 있어서,
    채널 길이 방향의 단면도에서, 상기 게이트는 상기 소스 및 상기 드레인과 중첩되지 않는, 반도체 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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