CN113571588A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供半导体装置及其制造方法。本发明的一个方式是一种半导体装置，包括：衬底上的半导体；半导体上的第一导电体及第二导电体；第一导电体及第二导电体上的第一绝缘体；半导体上的第二绝缘体；第二绝缘体上的第三绝缘体；以及第三绝缘体上的第三导电体，第三绝缘体与第一绝缘体的侧面接触，半导体包括半导体与第一导电体的底面重叠的第一区域、半导体与第二导电体的底面重叠的第二区域、半导体与第三导电体的底面重叠的第三区域，半导体的顶面与第三导电体的底面之间的长度大于第一区域与第三区域之间的长度。

Description

半导体装置及其制造方法
本申请是申请号为201680021254.9、申请日为2016年3月30日、名称为“半导体装置及其制造方法”的发明专利申请的分案申请。
技术领域
本发明例如涉及一种晶体管以及半导体装置和它们的制造方法。另外，本发明例如涉及一种显示装置、发光装置、照明装置、蓄电装置、存储装置、摄像装置、处理器、电子设备。另外，还涉及一种显示装置、液晶显示装置、发光装置、存储装置、摄像装置、电子设备的制造方法。另外，还涉及一种半导体装置、显示装置、液晶显示装置、发光装置、存储装置、电子设备的驱动方法。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及物体、方法或制造方法。另外，本发明的一个方式涉及工序(process)、机器(machine)、产品(manufacture)或组合物(composition of matter)。
注意，本说明书等中的半导体装置是指能够利用半导体特性工作的所有装置。显示装置、发光装置、照明装置、电光装置、半导体电路以及电子设备有时包括半导体装置。
背景技术
近年来，使用氧化物半导体的晶体管备受关注。已知使用氧化物半导体的晶体管的泄漏电流在关闭状态下极小。例如，公开了一种应用了使用氧化物半导体的晶体管的泄漏电流低的特性的低功耗的CPU等(参照专利文献1)。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开第2012-257187号公报
发明内容
本发明的目的是提供一种微型晶体管。其他的目的是提供一种寄生电容小的晶体管。其他的目的是提供一种频率特性高的晶体管。其他的目的是提供一种电特性良好的晶体管。其他的目的是提供一种电特性稳定的晶体管。其他的目的是提供一种关态电流小的晶体管。其他的目的是提供一种新颖的晶体管。其他的目的是提供一种包括上述晶体管的半导体装置。其他的目的是提供一种工作速度快的半导体装置。其他的目的是提供一种新颖的半导体装置。其他的目的是提供一种包括该半导体装置的模块。其他的目的是提供一种包括该半导体装置或该模块的电子设备。
注意，这些目的的记载不妨碍其他目的的存在。注意，本发明的一个方式并不需要实现所有上述目的。另外，从说明书、附图、权利要求书等的记载中可明显得知上述以外的目的，而可以从说明书、附图、权利要求书等的记载中抽取上述以外的目的。
本发明的一个方式是一种半导体装置，包括：衬底上的半导体；半导体上的第一导电体及第二导电体；第一导电体及第二导电体上的第一绝缘体；半导体上的第二绝缘体；第二绝缘体上的第三绝缘体；以及第三绝缘体上的第三导电体，第三绝缘体与第一绝缘体的侧面接触，半导体包括半导体与第一导电体的底面重叠的第一区域、半导体与第二导电体的底面重叠的第二区域、半导体与第三导电体的底面重叠的第三区域，半导体的顶面与第三导电体的底面之间的长度大于第一区域与第三区域之间的长度。
本发明的一个方式是一种半导体装置，包括：衬底上的半导体；半导体上的第一导电体及第二导电体；第一导电体及第二导电体上的第一绝缘体；半导体上的第二绝缘体；第二绝缘体上的第三绝缘体；第三绝缘体上的第三导电体；以及第一绝缘体及第三导电体上的第四导电体，第三绝缘体与第一绝缘体的侧面接触，半导体包括半导体与第一导电体的底面重叠的第一区域、半导体与第二导电体的底面重叠的第二区域、半导体与第三导电体的底面重叠的第三区域，半导体的顶面与第三导电体的底面之间的长度大于第一区域与第三区域之间的长度，第一导电体或第二导电体与第四导电体之间的长度大于第一区域与第二区域之间的长度。
本发明的一个方式是一种半导体装置，包括：衬底上的半导体；半导体上的第一导电体及第二导电体；第一导电体及第二导电体上的第一绝缘体；半导体上的第二绝缘体；第二绝缘体上的第三绝缘体；第三绝缘体上的第四绝缘体；以及第四绝缘体上的第三导电体，第四绝缘体与第一绝缘体的侧面接触，半导体包括半导体与第一导电体的底面重叠的第一区域、半导体与第二导电体的底面重叠的第二区域、半导体与第三导电体的底面重叠的第三区域，半导体的顶面与第三导电体的底面之间的长度大于第一区域与第三区域之间的长度。
本发明的一个方式是一种半导体装置，包括：衬底上的半导体；衬底的第一导电体及第二导电体；第一导电体及第二导电体上的第一绝缘体；半导体上的第二绝缘体；第二绝缘体上的第三绝缘体；第三绝缘体上的第四绝缘体；第四绝缘体上的第三导电体；以及第一绝缘体及第三导电体上的第四导电体，第四绝缘体与第一绝缘体的侧面接触，半导体包括半导体与第一导电体的底面重叠的第一区域、半导体与第二导电体的底面重叠的第二区域、半导体与第三导电体的底面重叠的第三区域，半导体的顶面与第三导电体的底面之间的长度大于第一区域与第三区域之间的长度，第一导电体或第二导电体与第四导电体之间的长度大于第一区域与第二区域之间的长度。
在本发明的一个方式中，第一导电体或第二导电体与第四导电体之间的长度为第一区域与第二区域之间的长度的1.5倍以上且2倍以下。
本发明能够提供一种微型晶体管。能够提供一种寄生电容小的晶体管。能够提供一种频率特性高的晶体管。能够提供一种电特性良好的晶体管。能够提供一种电特性稳定的晶体管。能够提供一种关态电流小的晶体管。能够提供一种新颖的晶体管。能够提供一种包括上述晶体管的半导体装置。能够提供一种工作速度快的半导体装置。能够提供一种新颖的半导体装置。能够提供一种包括该半导体装置的模块。能够提供一种包括该半导体装置或该模块的电子设备。
注意，这些效果的记载不妨碍其他效果的存在。本发明的一个方式并不需要具有所有上述效果。另外，从说明书、附图、权利要求书等的记载中可明显得知上述以外的效果，而可以从说明书、附图、权利要求书等的记载中抽取上述以外的效果。
附图说明
图1A至图1C是示出本发明的一个方式的晶体管的俯视图及截面图；
图2A至图2C是示出本发明的一个方式的晶体管的俯视图及截面图；
图3A至图3C是示出本发明的一个方式的晶体管的俯视图及截面图；
图4A至图4C是示出本发明的一个方式的晶体管的俯视图及截面图；
图5A至图5C是示出本发明的一个方式的晶体管的俯视图及截面图；
图6A至图6C是示出本发明的一个方式的晶体管的俯视图及截面图；
图7A至图7H是示出本发明的一个方式的晶体管的一部分的截面图；
图8A至图8F是示出本发明的一个方式的晶体管的一部分的截面图；
图9A至图9D是示出本发明的一个方式的晶体管的一部分的截面图；
图10A至图10C是示出本发明的一个方式的晶体管的俯视图及截面图；
图11A及图11B是示出本发明的一个方式的晶体管的截面图；
图12A至图12C是示出本发明的一个方式的晶体管的俯视图及截面图；
图13A及图13B是示出本发明的一个方式的晶体管的截面图；
图14A至图14C是示出本发明的一个方式的晶体管的俯视图及截面图；
图15A至图15C是示出本发明的一个方式的晶体管的俯视图及截面图；
图16A至图16C是示出本发明的一个方式的晶体管的俯视图及截面图；
图17A至图17C是示出本发明的一个方式的晶体管的俯视图及截面图；
图18A至图18H是示出本发明的一个方式的晶体管的一部分的截面图；
图19A至图19F是示出本发明的一个方式的晶体管的一部分的截面图；
图20A至图20F是示出本发明的一个方式的晶体管的一部分的截面图；
图21是示出溅射装置的一部分的截面图；
图22是示出溅射装置的一部分的截面图；
图23是示出沉积装置的一个例子的俯视图；
图24A至图24C是示出沉积装置的结构的一个例子的图；
图25是示出本发明的一个方式的制造装置的俯视图；
图26是示出本发明的一个方式的腔室的俯视图；
图27是示出本发明的一个方式的腔室的俯视图；
图28A至图28D是CAAC-OS的截面的Cs校正高分辨率TEM图像以及CAAC-OS的截面示意图；
图29A至图29D是CAAC-OS的平面的Cs校正高分辨率TEM图像；
图30A至图30C是说明通过XRD得到的CAAC-OS以及单晶氧化物半导体的结构分析结果的图；
图31A及图31B是示出CAAC-OS的电子衍射图案的图；
图32是示出通过电子照射的In-Ga-Zn氧化物的结晶部的变化的图；
图33A及图33B是示出本发明的一个方式的半导体装置的电路图；
图34是示出本发明的一个方式的半导体装置的截面图；
图35是示出本发明的一个方式的半导体装置的截面图；
图36是示出本发明的一个方式的半导体装置的截面图；
图37A及图37B是示出本发明的一个方式的存储装置的电路图；
图38是示出本发明的一个方式的半导体装置的截面图；
图39是示出本发明的一个方式的半导体装置的截面图；
图40是示出本发明的一个方式的半导体装置的截面图；
图41是示出本发明的一个方式的半导体装置的电路图；
图42是示出本发明的一个方式的半导体装置的截面图；
图43A至图43E是示出本发明的一个方式的半导体装置的电路图；
图44A及图44B是示出本发明的一个方式的半导体装置的俯视图；
图45A及图45B是示出本发明的一个方式的半导体装置的方框图；
图46A及图46B是示出本发明的一个方式的半导体装置的截面图；
图47A及图47B是示出本发明的一个方式的半导体装置的截面图；
图48A1、图48A2、图48A3、图48B1、图48B2及图48B3是示出本发明的一个方式的半导体装置的透视图及截面图；
图49是示出本发明的一个方式的半导体装置的方框图；
图50是示出本发明的一个方式的半导体装置的电路图；
图51A至图51C是示出本发明的一个方式的半导体装置的电路图、俯视图及截面图；
图52A及图52B是示出本发明的一个方式的半导体装置的电路图及截面图；
图53A至图53F是示出本发明的一个方式的电子设备的透视图；
图54A及图54B是实施例1的一个方式的样品的表面状态图像；
图55A至图55D是实施例2的一个方式的样品的利用扫描透射电子显微镜观察到的明视场图像；
图56A至图56C是示出本发明的一个方式的晶体管的俯视图及截面图。
具体实施方式
将参照附图对本发明的实施方式进行详细的说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种形式。此外，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。注意，当利用附图说明发明的结构时，表示相同对象的附图标记在不同的附图中共同使用。另外，有时使用相同的阴影图案表示相同的部分，而不特别附加附图标记。
注意，在附图中，有时为了清楚了解而夸大尺寸、膜(层)的厚度或区域。
注意，在本说明书中，例如，当说明物体的形状时，也可以将容纳物体的最小立方体的一边的长度或者物体的截面的当量圆直径解释为物体的“直径”、“粒径”、“大小”、“尺寸”、“宽度”等。物体的一个截面的当量圆直径是指具有与物体的一个截面相同的面积的正圆形的直径。
电压大多指某个电位与参考电位(例如，接地电位(GND)或源电位)之间的电位差。由此，可以将电压换称为电位。
另外，为方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等中所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度为低于0.1atomic％的元素是杂质。有时由于包含杂质而例如导致在半导体中形成DOS(Densityof States：态密度)，载流子迁移率降低或结晶性降低等。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第一族元素、第二族元素、第十三族元素、第十四族元素、第十五族元素或主要成分之外的过渡金属等，尤其是，例如有氢(包含在水中)、锂、钠、硅、硼、磷、碳、氮等。在氧化物半导体中，有时例如由于氢等杂质的混入导致氧空位的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极(源区或源电极)和漏极(漏区或漏电极)之间的距离。另外，在一个晶体管中，沟道长度在所有区域中不一定为相同。也就是说，一个晶体管的沟道长度有时不局限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极与漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度在所有区域中不一定为相同。也就是说，一个晶体管的沟道宽度有时不局限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，在有的晶体管结构中，有时形成沟道的区域中的实际上的沟道宽度(下面称为实效沟道宽度)和晶体管的俯视图所示的沟道宽度(下面称为视在沟道宽度)不同。例如，在具有立体结构的晶体管中，有时因为实效沟道宽度大于晶体管的俯视图所示的视在沟道宽度，所以不能忽略其影响。例如，在具有微细且立体的结构的晶体管中，有时形成在半导体侧面上的沟道区的比率大。在此情况下，形成沟道的实际上的实效沟道宽度大于俯视图所示的视在沟道宽度。
在具有立体结构的晶体管中，有时难以通过实测估计实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要预先知道半导体的形状的假定。因此，当半导体的形状不清楚时，难以正确地测量实效沟道宽度。
因此，在本说明书中，有时将在晶体管的俯视图中半导体和栅电极互相重叠的区域中的源极与漏极相对的部分的长度，即视在沟道宽度称为“围绕沟道宽度(SCW：Surrounded Channel Width)”。此外，在本说明书中，在简单地描述为“沟道宽度”时，有时是指围绕沟道宽度和视在沟道宽度。或者，在本说明书中，在简单地描述为“沟道宽度”时，有时是指实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、视在沟道宽度、围绕沟道宽度等的值。
另外，在通过计算求得晶体管的场效应迁移率或每个沟道宽度的电流值等时，有时使用围绕沟道宽度来计算。在此情况下，该值有时与使用实效沟道宽度计算的值不同。
在本说明书中，“A具有其端部比B的端部突出的形状”有时意味着在俯视图或截面图中A的至少一个端部位于B的至少一个端部的外侧。因此，例如可以将“A具有其端部比B的端部突出的形状”的记载解释为在俯视图中A的一个端部位于B的一个端部的外侧。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此也包括该角度为85°以上且95°以下的状态。
注意，在本说明书中，六方晶系包括三方晶系和菱方晶系。
注意，在本说明书中，当记载为“半导体”时，可以换称为“氧化物半导体”。作为半导体，可以使用：硅或锗等第14族半导体；碳化硅、硅化锗、砷化镓、磷化铟、硒化锌、硫化镉等化合物半导体；碳纳米管；石墨稀；以及有机半导体等。
在本说明书等中，“氧氮化硅膜”是指含氧量多于含氮量的膜，而“氮氧化硅膜”是指含氮量多于含氧量的膜。
在本说明书等中，当在某一个实施方式中示出的附图或文章示出至少一个具体例子的情况下，所属技术领域的普通技术人员可以很容易地理解一个事实就是可由上述具体例子导出该具体例子的上位概念。因此，当在某一个实施方式中示出的附图或文章示出至少一个具体例子的情况下，该具体例子的上位概念也是所公开的发明的一个方式，而可以构成发明的一个方式。并且，可以说该发明的一个方式是明确的。
另外，在本说明书等中，至少示于附图中的内容(也可以是其一部分)是所公开的发明的一个方式，而可以构成发明的一个方式。因此，即使在文章中没有某一个内容的描述，如果该内容示于附图中，就可以说该内容是所公开的发明的一个方式，而可以构成发明的一个方式。同样地，取出附图的一部分的附图也是所公开的发明的一个方式，而可以构成发明的一个方式。并且，可以说该发明的一个方式是明确的。
另外，关于在说明书中的文章或附图中未规定的内容，可以规定发明的一个方式不包括该内容。另外，当有某一个值的数值范围的记载(上限值和下限值等)时，通过任意缩小该范围或者去除该范围中的一部分，可以规定发明的一个方式不包括该范围的一部分。由此，例如，可以规定现有技术不包括在本发明的一个方式的技术范围内。
实施方式1
〈晶体管结构1>
下面，对本发明的一个方式的半导体装置所包括的晶体管的结构进行说明。
图1A、图1B及图1C是本发明的一个方式的半导体装置的俯视图及截面图。图1A是俯视图。图1B是沿图1A所示的点划线A1-A2的截面图，其示出沟道长度方向的截面形状。图1C是沿图1A所示的点划线A3-A4的截面图，其示出沟道宽度方向的截面形状。注意，在图1A的俯视图中，为了便于理解，省略一部分的构成要素。
图1A至图1C所示的晶体管包括：衬底400上的导电体413及绝缘体401；导电体413及绝缘体401上的绝缘体402；绝缘体402上的绝缘体406a；绝缘体406a上的半导体406b；包括与半导体406b的顶面接触的区域的导电体416a及导电体416b；与绝缘体402的顶面、导电体416a的顶面及导电体416b的顶面接触且具有开口的绝缘体410；与导电体416a的侧面、半导体406b的顶面及侧面接触的绝缘体406c；与绝缘体406c的顶面及绝缘体410的开口的侧面接触的绝缘体412；以及隔着绝缘体412及绝缘体406c配置在半导体406b上且包括导电体404a及导电体404b的导电体404。另外，导电体404b隔着导电体404a及绝缘体412与绝缘体410的开口的侧面相对。在晶体管上设置有：导电体404a及导电体404b上的导电体420；以及绝缘体412及导电体420上的绝缘体408。另外，如图56A、图56B及图56C所示，导电体413及绝缘体401并不是必需的构成要素，也可以没有导电体413及绝缘体401。
绝缘体406c优选包含半导体406b中的氧以外的元素中的至少一种。由此，可以在半导体406b与绝缘体406c的界面抑制缺陷的生成。另外，可以提高绝缘体406c的结晶性。
半导体406b及绝缘体406c优选包含后面说明的CAAC-OS。另外，绝缘体406a也优选包含CAAC-OS。
在本晶体管中，导电体404a及导电体404b具有第一栅电极的功能。另外，优选导电体404a和导电体404b之中的至少一个是不容易透氧的导电体。例如，通过作为下层的导电体404a形成不容易透氧的导电体，可以防止导电体404b的氧化所导致的导电率的下降。另外，绝缘体412具有第一栅极绝缘体的功能。
导电体413具有第二栅电极的功能。另外，导电体413也可以是包括不容易透氧的导电体的叠层结构。通过采用包括不容易透氧的导电体的叠层结构，可以防止导电体413的氧化所导致的导电率的下降。绝缘体402具有第二栅极绝缘体的功能。可以由施加到导电体413的电位来控制晶体管的阈值电压。另外，通过电连接第一栅电极与第二栅电极，可以增大导通时的电流(通态电流(on-state current))。注意，第一栅电极的功能和第二栅电极的功能可以互相调换。
另外，导电体416a及导电体416b具有源电极和漏电极的功能。注意，导电体的导电率可以利用两端法等测定。
可以由施加到导电体404的电位来控制半导体406b的电阻。也就是说，可以由施加到导电体404的电位来控制导电体416a与导电体416b之间的导通/非导通。
如图1B所示，半导体406b的顶面与导电体416a及导电体416b接触。另外，可以由具有栅电极的功能的导电体404的电场电围绕半导体406b。将由栅电极的电场电围绕半导体的晶体管结构称为surrounded channel(s-channel)结构。因此，有时在整个半导体406b中形成沟道。在s-channel结构中，可以使大电流流过晶体管的源极与漏极之间，由此可以增大通态电流。另外，由于半导体406b被导电体404的电场围绕，所以能够降低关态电流(off-state current)。
由于本实施方式中的晶体管的用作栅电极的区域以填充形成在绝缘体410等中的开口的方式自对准(self align)地形成，所以也可以将该晶体管称为TGSA s-channel FET(Trench Gate Self Align s-channel FET：自对准沟槽栅s-channel FET)。
在此，在图1B中，与导电体404重叠的区域的半导体406b的顶面与导电体404的底面之间的长度为t1。另外，在图1B中，半导体406b重叠于导电体416a的底面的区域与半导体406b重叠于导电体404的底面的区域之间的长度为L1。或者，半导体406b重叠于导电体416b的底面的区域与半导体406b重叠于导电体404的底面的区域之间的长度为L1。
在晶体管中，在半导体406b中形成沟道的区域(导电体404与半导体406b重叠的区域)与源区域或漏区域(导电体416a或导电体416b与半导体406b重叠的区域)之间形成L1的区域。通过包括该区域，可以降低晶体管的关态电流，但另一方面，若该区域太大，晶体管的通态电流则会减小。
另外，通过以绝缘体406c覆盖半导体406b的形成沟道的区域，可以阻挡构成邻接的绝缘体的氧以外的元素(氢、硅等)进入形成沟道的区域。因此，绝缘体406c至少形成在半导体406b上即可。
于是，通过不隔着绝缘体412在导电体404的侧面设置绝缘体406c，或者，通过将绝缘体406c隔着绝缘体412覆盖导电体404的侧面的区域设置得比绝缘体406c隔着绝缘体412与导电体404的底面重叠的区域薄，可以减小L1。因此，t1大于L1且L1/t1小于1。
在图1B中，导电体416a或导电体416b与导电体420之间的长度为t2。另外，在图1B中，导电体416a与导电体416b之间的长度为L2。
晶体管越被微型化，晶体管附近的寄生电容越会成为不可忽视的问题。例如，有时在导电体420与导电体416a或导电体416b之间形成寄生电容。当形成沟道的区域附近的寄生电容大时，在晶体管的工作中需要对寄生电容进行充电的时间，由此会使晶体管的响应性，甚至半导体装置的响应性下降。另外，由于消耗用来对寄生电容进行充电的多余的电力，所以在由多个晶体管构成的电路中功耗变大。由此，t2优选具有充分的长度以使寄生电容在与栅极电容相比之下几乎可以被忽视。
另外，晶体管越被微型化L2则越小，因此难以对导电体404a及导电体404b施加充分的电压。然而，通过将t2设计为充分的长度，可以降低导电体404a及导电体404b的电阻。因此，t2至少大于L2，优选为t2/L2为1.5以上且2以下。
作为衬底400例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。例如，作为半导体衬底，可以举出由硅或锗等构成的单一材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。并且，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如为SOI(Silicon On Insulator：绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属的氮化物的衬底、包含金属的氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
另外，作为衬底400也可以使用柔性衬底。另外，作为在柔性衬底上设置晶体管的方法，也可以举出如下方法：在不具有柔性的衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底的衬底400上。在此情况下，优选在不具有柔性的衬底与晶体管之间设置剥离层。另外，作为衬底400，也可以使用包含纤维的薄片、薄膜或箔等。另外，衬底400也可以具有伸缩性。另外，衬底400可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底400例如包括厚度为5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下的区域。通过将衬底400形成得薄，可以实现包括晶体管的半导体装置的轻量化。另外，通过将衬底400形成得薄，即便在使用玻璃等的情况下，衬底400有时也会具有伸缩性，或者具有在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底400上的半导体装置受到的冲击等。也就是说，能够提供一种耐久性高的半导体装置。
柔性衬底的衬底400例如可以使用金属、合金、树脂、玻璃或其纤维等。柔性衬底的衬底400的线膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。柔性衬底的衬底400例如使用线膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是芳族聚酰胺的线膨胀系数较低，因此柔性衬底的衬底400优选使用芳族聚酰胺。
注意，通过使晶体管被具有阻挡氢等杂质及氧的功能的绝缘体围绕，能够使晶体管的电特性稳定。例如，作为绝缘体408，使用具有阻挡氢等杂质及氧的功能的绝缘体即可。
作为具有阻挡氢等杂质及氧的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。
另外，例如，绝缘体408可以使用氧化铝、氧化镁、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽形成。另外，绝缘体408优选具有氧化铝。例如，当利用包含氧的等离子体形成绝缘体408时，可以对成为绝缘体408的基底层的绝缘体410添加氧。或者，也可以对绝缘体412的侧面添加氧。所添加的氧在绝缘体410中或绝缘体412中成为过剩氧。通过使绝缘体408包含氧化铝，可以抑制氢等杂质进入半导体406b。另外，例如，通过使绝缘体408包含氧化铝，可以减少添加到上述绝缘体410及绝缘体412的过剩氧向外的扩散。
作为绝缘体402，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。例如，绝缘体402优选包含氧化硅或氧氮化硅。
注意，绝缘体410优选包括相对介电常数低的绝缘体。例如，绝缘体410优选包括氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，绝缘体410优选具有树脂与如下材料中的一个的叠层结构：氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅。因为氧化硅及氧氮化硅具有热稳定性，所以通过与树脂组合，可以得到热稳定且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。
作为绝缘体412，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。例如，绝缘体412优选包含氧化硅或氧氮化硅。
注意，绝缘体412优选包括介电常数高的绝缘体。例如，绝缘体412优选包含氧化镓、氧化铪、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物或者含有硅及铪的氧氮化物等。或者，绝缘体412优选具有氧化硅或氧氮化硅与介电常数高的绝缘体的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与介电常数高的绝缘体组合，可以实现热稳定且介电常数高的叠层结构。例如，当绝缘体412的氧化铝、氧化镓或氧化铪位于绝缘体406c一侧时，能够抑制氧化硅或氧氮化硅所含有的硅混入半导体406b。另外，例如当氧化硅或氧氮化硅位于绝缘体406c一侧时，有时在氧化铝、氧化镓或氧化铪与氧化硅或氧氮化硅的界面处形成陷阱中心。该陷阱中心有时可以通过俘获电子而使晶体管的阈值电压向正方向漂移。
作为导电体416a及导电体416b，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、铂、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用合金膜或化合物膜，可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体或者包含钛及氮的导电体等。
作为导电体404、导电体413及导电体420，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用合金膜或化合物膜，可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体或者包含钛及氮的导电体等。
作为半导体406b，优选使用氧化物半导体。注意，有时可以使用硅(包括应变硅)、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或有机半导体等。
作为绝缘体406a及绝缘体406c，优选使用由构成半导体406b的氧以外的元素中的一种以上构成的氧化物。注意，有时可以使用硅(包括应变硅)、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或有机半导体等。
半导体406b例如是氧化物半导体。例如，在半导体406b包含铟时，其载流子迁移率(电子迁移率)得到提高。另外，半导体406b优选包含元素M。元素M优选是铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。元素M例如是与氧的键能高的元素。元素M是与氧的键能高于铟的元素。或者，元素M例如是具有增大氧化物半导体的能隙的功能的元素。另外，半导体406b优选包含锌。当氧化物半导体包含锌时，有时容易晶化。
注意，半导体406b不局限于氧化物半导体。半导体406b例如也可以是锌锡氧化物或镓锡氧化物等不包含铟且包含锌、镓或锡的氧化物半导体等。
作为半导体406b例如使用能隙大的氧化物。半导体406b的能隙例如是2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。
例如，绝缘体406a及绝缘体406c是包含一种以上或两种以上构成半导体406b的除了氧之外的元素的氧化物。因为绝缘体406a及绝缘体406c包含一种以上或两种以上构成半导体406b的除了氧之外的元素，所以不容易在绝缘体406a与半导体406b的界面以及半导体406b与绝缘体406c的界面处形成缺陷态。
作为半导体406b使用其电子亲和势大于绝缘体406a及绝缘体406c的氧化物。例如，作为半导体406b使用如下氧化物，该氧化物的电子亲和势比绝缘体406a及绝缘体406c大0.07eV以上且1.3eV以下，优选大0.1eV以上且0.7eV以下，更优选大0.15eV以上且0.4eV以下。注意，电子亲和势是真空能级和导带底之间的能量差。
如此，若对在半导体406b的上下分别配置有绝缘体406a及绝缘体406c的晶体管施加栅电压，沟道则形成在绝缘体406a、半导体406b和绝缘体406c当中的电子亲和势最大的半导体406b中。由此可以形成所谓的埋入沟道结构。
在此，有时在绝缘体406a与半导体406b之间具有绝缘体406a和半导体406b的混合区域。另外，有时在半导体406b与绝缘体406c之间具有半导体406b和绝缘体406c的混合区域。混合区域的缺陷态密度较低。因此，在绝缘体406a、半导体406b和绝缘体406c的叠层体中，各层之间的界面及其附近的能量连续地变化(也称为连续接合)。注意，有时不能明确地分辨绝缘体406a、半导体406b及绝缘体406c的界面。
此时，电子不在绝缘体406a及绝缘体406c中而主要在半导体406b中移动。
越减少妨碍电子移动的原因，越能够提高晶体管的通态电流。例如，在沟道形成区域中的物理性凹凸较大的情况下电子的移动也会被妨碍。
为了提高晶体管的通态电流，例如，半导体406b的顶面或底面(被形成面，在此为绝缘体406a的顶面)的1μm×1μm的范围内的均方根(RMS：Root Mean Square)粗糙度低于1nm，优选低于0.6nm，更优选低于0.5nm，进一步优选低于0.4nm。另外，其1μm×1μm的范围内的平均表面粗糙度(也称为Ra)低于1nm，优选低于0.6nm，更优选低于0.5nm，进一步优选低于0.4nm。其1μm×1μm的范围内的最大差(也称为P-V)低于10nm，优选低于9nm，更优选低于8nm，进一步优选低于7nm。RMS粗糙度、Ra以及P-V可以通过使用由精工电子纳米科技(SIINano Technology)有限公司制造的扫描探针显微镜SPA-500等测定。
上述三层结构仅是一个例子。例如，也可以采用在绝缘体406a上或绝缘体406a下，或者绝缘体406c上或绝缘体406c下具有作为绝缘体406a、绝缘体406c例示的绝缘体中的任一个的叠层结构。
注意，关于可以用于半导体的氧化物半导体，在其他实施方式中进行详细说明。
〈晶体管的制造方法1>
下面，参照图7A至图9D对本发明的图1A至图1C所示的晶体管的制造方法进行说明。
首先，准备衬底400。
接着，如图7A及图7B所示，在衬底400上形成将成为绝缘体401的绝缘体，在绝缘体401中形成开口，在绝缘体401上形成将成为导电体413的导电体。将成为导电体413的导电体可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。另外，导电体413也可以是包括不容易透氧的导电体(或者，也可以说是对氧化具有高稳定性的导电体)的多层结构。利用化学机械抛光(Chemical Mechanical Polishing：CMP)等将导电体413埋入绝缘体401的开口即可。另外，作为导电体413的其他形成方法，也可以形成导电体，并利用光刻法等进行加工来形成导电体413。
注意，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，通过该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。另外，可以进行灰化处理等干蚀刻处理或湿蚀刻处理、在进行干蚀刻处理之后进行湿蚀刻处理或在进行湿蚀刻处理之后进行干蚀刻处理，由此去除抗蚀剂掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以对平行平板型电极中的一个施加高频电源；也可以对平行平板型电极中的一个施加不同的多个高频电源；也可以对平行平板型电极的各个施加相同频率的高频电源；或者可以对平行平板型电极的各个施加频率不同的高频电源。此外，也可以使用包括高密度等离子体源的干蚀刻装置。作为包括高密度等离子体源的干蚀刻装置，例如可以使用感应耦合型等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
接着，如图7A或图7B中的箭头所示，也可以进行高密度等离子体处理。高密度等离子体处理优选在氧气氛或氮气氛下进行。氧气氛是含有氧原子的气体气氛，并且是指氧、臭氧或氮氧化物(一氧化氮、二氧化氮、一氧化二氮、三氧化二氮、四氧化二氮或者五氧化二氮等)的气氛。另外，氧气氛中也可以包含氮或稀有气体(氦、氩等)的惰性气体。如此，通过在氧气氛下进行高密度等离子体处理，例如可以使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，也可以使烃等有机化合物容易从被处理物脱离。
作为氮气氛下的高密度等离子体处理，例如在含有氮及稀有气体的气氛下、含有氮、氢及稀有气体的气氛下或含有氨及稀有气体的气氛下，进行上述高密度等离子体处理即可。通过在氮气氛下进行高密度等离子体处理，可以使被处理物的表面及其附近氮化。可以在被处理物的表面一侧形成极薄的氮化区域。该氮化区域可以抑制杂质的扩散。
可以在氧气氛下进行高密度等离子体处理后在氮气氛下进行高密度等离子体处理，也可以在氮气氛下进行高密度等离子体处理后在氧气氛下进行高密度等离子体处理。另外，也可以在每个高密度等离子体处理的前后进行退火处理。此外，为提高等离子体的密度，有时优选供应充分的量的气体。若气体的量不够，有时自由基的失活速度会变得高于生成速度。例如，有时优选供应100sccm以上、300sccm以上或800sccm以上的气体。
在高密度等离子体处理中，例如，使用通过频率为0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或2.2GHz以上且2.8GHz以下(典型为2.45GHz)的高频产生器产生的微波即可。另外，处理压力可以为10Pa以上且5000Pa以下，优选为200Pa以上且1500Pa以下，更优选为300Pa以上且1000Pa以下，衬底温度可以为100℃以上且600℃以下(典型为400℃)，并且可以使用氧和氩的混合气体。
高密度等离子体例如通过使用2.45GHz的微波而产生，优选以1×1011/cm3以上且1×1013/cm3以下的电子密度、2eV以下的电子温度或5eV以下的离子能量进行处理。在这样的高密度等离子体处理中，自由基的运动能量小，并且与现有的等离子体处理相比等离子体所导致的损伤也小。因此，可以形成缺陷少的膜。从产生微波的天线到被处理物的距离为5mm以上且120mm以下，优选为20mm以上且60mm以下。
或者，也可以设置对衬底施加RF(Radio Frequency：射频)偏压的等离子体电源。RF偏压的频率例如为13.56MHz或27.12MHz等即可。使用高密度等离子体可以生成高密度的氧离子，通过对衬底一侧施加RF偏压，可以高效地将高密度等离子体所生成的氧离子引入被处理物。因此，优选在对衬底施加偏压的同时进行高密度等离子体处理。
在高密度等离子体处理后，也可以以不暴露于大气的方式连续进行退火处理。另外，高密度等离子体处理也可以在退火处理后以不暴露于大气的方式连续进行。通过连续进行高密度等离子体处理及退火处理，可以抑制杂质在处理期间混入。另外，通过在氧气氛下进行高密度等离子体处理后进行退火处理，可以使添加到被处理物的氧中的没有被用于填补氧空位的多余的氧脱离。另外，上述退火处理例如可以是灯退火处理等。
另外，高密度等离子体处理的处理时间优选为30秒以上且120分钟以下、1分钟以上且90分钟以下、2分钟以上且30分钟以下或3分钟以上且15分钟以下。
另外，退火处理的温度优选为250℃以上且800℃以下、300℃以上且700℃以下或400℃以上且600℃以下，其处理时间优选为30秒以上且120分钟以下、1分钟以上且90分钟以下、2分钟以上且30分钟以下或3分钟以上且15分钟以下。
接着，形成绝缘体402。绝缘体402可以通过溅射法、化学气相沉积(CVD：ChemicalVapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、原子层沉积(ALD：Atomic Layer Deposition)法等形成。
CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：Plasma Enhanced CVD)法、利用热TCVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。并且，可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal OrganicCVD)法。
PECVD法可以以较低的温度得到高质量的膜。另外，因为热CVD法不使用等离子体，所以利用热CVD法能够减少对被处理物的等离子体损伤。例如，半导体装置所包括的布线、电极、元件(晶体管、电容器等)等有时通过从等离子体接收电荷而会产生电荷积聚(chargeup)。此时，有时由于积蓄的电荷而使半导体装置所包括的布线、电极、元件等破坏。另一方面，当采用不使用等离子体的热CVD法时，因为不会产生上述因暴露于等离子体而造成的损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，因为在沉积中被处理物不暴露于等离子体，所以容易得到缺陷少的膜。
另外，ALD法也可以减少对被处理物的等离子体损伤。另外，ALD法也不产生沉积中的等离子体损伤，所以可以得到缺陷少的膜。
不同于使从靶材等释放的粒子沉积的沉积方法，CVD法及ALD法是通过被处理物的表面的反应而形成膜的沉积方法。因此，CVD法及ALD法可以实现良好的台阶覆盖性而不容易受被处理物的形状的影响。尤其是，ALD法实现良好的台阶覆盖性及厚度的均匀性，所以适合用于形成覆盖纵横比高的开口的表面的膜。但是，因为ALD法的沉积速度较慢，所以有时优选与沉积速度快的CVD法等其他沉积方法组合来使用。
CVD法及ALD法可以通过调整源气体的流量比控制获得的膜的组成。例如，在CVD法及ALD法中，可以通过调整源气体的流量比形成任意组成的膜。另外，例如，在CVD法及ALD法中，可以通过一边形成膜一边改变源气体的流量比，来形成其组成连续变化的膜。当在进行沉积的同时改变源气体的流量比时，因为可以省略传送及调整压力所需的时间，所以与使用多个沉积室进行沉积的情况相比可以使成膜所需的时间缩短。因此，可以提高半导体装置的生产率。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
另外，也可以进行对绝缘体402添加氧的处理。作为添加氧的处理，例如有离子注入法、等离子体处理法等。另外，添加到绝缘体402的氧成为过剩氧。
接着，如图7C及图7D所示，形成将成为绝缘体406a的绝缘体、将成为半导体406b的半导体以及抗蚀剂掩模430。
首先，在绝缘体402上形成将成为绝缘体406a的绝缘体。将成为绝缘体406a的绝缘体可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，优选使用对向靶材式溅射装置形成绝缘体。注意，在本说明书等中，使用对向靶材式溅射装置的沉积法也可以被称为VDSP(vapor deposition sputtering：气相沉积溅射)。
通过使用对向靶材式溅射装置形成绝缘体，可以减少形成绝缘体时的等离子体损伤。由此，可以减少膜中的氧空位。另外，通过使用对向靶材式溅射装置，可以在高真空下进行沉积。由此，可以降低所形成的绝缘体中的杂质(例如，氢、稀有气体(氩等)、水等)浓度。
另外，也可以使用具有感应耦合天线导体板的溅射装置。由此，可以以高的沉积速度形成大面积且均匀性高的膜。
优选使用包含氧的气体、稀有气体、包含氮的气体等进行沉积。作为包含氮的气体，例如使用氮(N2)、一氧化二氮(N2O)、氨(NH3)等即可。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
另外，也可以进行对将成为绝缘体406a的绝缘体添加氧的处理。作为添加氧的处理，有离子注入法、等离子体处理法等。另外，添加到将成为绝缘体406a的绝缘体的氧为过剩氧。
接着，在将成为绝缘体406a的绝缘体上形成将成为半导体406b的半导体。半导体可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，优选使用对向靶材式溅射装置形成半导体。
通过使用对向靶材式溅射装置形成半导体，可以减少形成半导体时的等离子体损伤。由此，可以减少膜中的氧空位。另外，通过使用对向靶材式溅射装置，可以在高真空下进行沉积。由此，可以降低所形成的半导体中的杂质(例如，氢、稀有气体(氩等)、水等)浓度。
另外，也可以使用具有感应耦合天线导体板的溅射装置。由此，可以以高的沉积速度形成大面积且均匀性高的膜。
优选使用包含氧的气体、稀有气体、包含氮的气体等进行沉积。作为包含氮的气体，例如使用氮(N2)、一氧化二氮(N2O)、氨(NH3)等即可。
接着，优选进行第一加热处理。第一加热处理以250℃以上且650℃以下的温度，优选以450℃以上且600℃以下的温度进行即可。第一加热处理在惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第一加热处理也可以在减压状态下进行。或者，在第一加热处理中，可以在惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化气体气氛下进行加热处理。通过进行第一加热处理，可以提高半导体的结晶性，并可以去除氢或水等杂质。或者，在第一加热处理中，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括使用微波产生高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF电压的等离子体电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF电压可以将由高密度等离子体生成的氧自由基高效地引入半导体406b中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。
接着，如图7E及图7F所示，利用抗蚀剂掩模430通过光刻法等对将成为绝缘体406a的绝缘体及将成为半导体406b的半导体进行加工，由此形成包括绝缘体406a及半导体406b的多层膜。注意，在形成多层膜时，有时绝缘体402也被蚀刻而一部分区域变薄。也就是说，绝缘体402有时在与多层膜接触的区域具有凸部。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，如图7G及图7H所示，形成将成为导电体416及绝缘体410的绝缘体。
首先，形成导电体416。导电体416可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
注意，导电体416覆盖多层膜。在该多层膜上形成导电体时，给绝缘体406a的侧面、半导体406b的顶面及半导体406b的侧面的一部分带来损伤，由此有时会形成低电阻区域。由于绝缘体406a及半导体406b的一部分具有低电阻区域，所以可以降低导电体416与半导体406b之间的接触电阻。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，利用光刻法等对导电体416进行加工，由此形成导电体416a及导电体416b。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，形成将成为绝缘体410的绝缘体。将成为绝缘体410的绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtain coater)法等形成。
可以以其顶面具有平坦性的方式形成将成为绝缘体410的绝缘体。例如，将成为绝缘体410的绝缘体的顶面可以在刚形成膜后就具有平坦性。或者，例如，在成膜后，可以以其顶面平行于衬底背面等基准面的方式去除将成为绝缘体410的绝缘体的上部。将这种处理称为平坦化处理。作为平坦化处理，有化学机械抛光处理、干蚀刻处理等。但是，将成为绝缘体410的绝缘体的顶面也可以不具有平坦性。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，利用光刻法等在将成为绝缘体410的绝缘体上形成抗蚀剂掩模431。在此，为了提高将成为绝缘体410的绝缘体的顶面与抗蚀剂掩模431之间的紧密性，例如，可以将有机涂敷膜设置在将成为绝缘体410的绝缘体的顶面与抗蚀剂掩模431之间。
接着，如图8A及图8B所示，在绝缘体410及导电体416中形成开口。首先，在形成抗蚀剂掩模431后，利用干蚀刻法等对将成为绝缘体410的绝缘体进行第一加工以至导电体416的顶面露出。在干蚀刻法中可以使用上述干蚀刻装置，但是优选使用将频率不同的高频电源连接到各个平行平板型电极的干蚀刻装置。
接着，通过干蚀刻法等对导电体416进行第二加工来将该导电体416分为导电体416a和导电体416b。注意，绝缘体410的加工与导电体416的加工可以在同一光刻工序中进行。通过在同一光刻工序中进行加工，能够减少工序数。因此，能够提高包括晶体管的半导体装置的生产率。
此时，半导体406b包括露出的区域。通过上述第二加工，有时半导体406b的露出的区域的一部分被去除。另外，有时蚀刻气体的残留成分等的杂质元素会附着于露出的半导体406b。例如，当作为蚀刻气体使用氯类气体时，氯等有时会附着。另外，当作为蚀刻气体使用烃类气体时，碳或氢等有时会附着。因此，优选减少附着于半导体406b的露出的表面的杂质元素。例如，通过使用稀氢氟酸等的洗涤处理、使用臭氧等的洗涤处理或使用紫外线等的洗涤处理来减少该杂质元素即可。此外，也可以组合多个洗涤处理。由此，半导体406b的露出的面，也就是说沟道形成于其中的区域成为高电阻。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，如图8C及图8D所示，至少在除了绝缘体410的侧面以外的半导体406b的顶面及侧面、绝缘体406a的侧面、绝缘体402的顶面及绝缘体410的顶面形成绝缘体406c。可以利用溅射法形成绝缘体406c。
在此，参照图21及图22对用于形成绝缘体406c的溅射装置进行说明。
图21是示出溅射装置101的一部分的截面图。图21所示的溅射装置101包括：部件190；配置在部件190上的准直器(collimator)150；靶材架120；靶材架120上的垫板110；垫板110上的靶材100；隔着垫板110设置在靶材100之下的包括磁铁130N及磁铁130S的磁铁单元130；以及支撑磁铁单元130的磁铁架132。在本说明书中，将多个磁铁称为磁铁单元。磁铁单元也可以被换称为阴极、阴极磁铁、磁力部件、磁力零件等。
还示出以面对靶材100的方式配置的衬底载台170以及被衬底载台170支撑的衬底160。此外，还示出由磁铁单元130形成的磁力线180a及磁力线180b。
靶材架120与垫板110由螺栓等被固定，被施加相同的电位。靶材架120隔着垫板110支撑靶材100。
垫板110具有固定靶材100的功能。
溅射装置101也可以在垫板110的内部或下部具有水路。通过使流体(空气、氮、稀有气体、水、油等)流过水路，可以抑制在进行溅射时靶材100的温度上升所引起的放电异常或者靶材100等构件的变形所引起的溅射装置101的损伤等。此时，通过用粘合构件将垫板110与靶材100接合在一起，冷却性能得到提高，所以是优选的。
通过在靶材架120与垫板110之间设置垫片，杂质不容易从外部或水路侵入溅射装置101，所以是优选的。
在磁铁单元130中，磁铁130N及磁铁130S是以不同的极性朝向靶材100的方式配置的。在此说明磁铁130N的N极朝向靶材100，且磁铁130S的S极朝向靶材100的情况。注意，磁铁单元130中的磁铁及极性的配置不局限于图21所示的配置。
磁力线180a为形成靶材100顶面附近的水平磁场的磁力线之一。靶材100的顶面附近例如是指与靶材100的顶面的垂直距离为0mm以上且10mm以下，尤其是0mm以上且5mm以下的区域。
磁力线180b为在离磁铁单元130顶面有垂直距离d的位置上形成水平磁场的磁力线之一。垂直距离d例如为0mm以上且20mm以下或者5mm以上且15mm以下。
在进行沉积时，施加到靶材架120的电位V1例如比施加到衬底载台170的电位V2低。施加到衬底载台170的电位V2例如为接地电位。施加到磁铁架132的电位V3例如为接地电位。注意，电位V1、电位V2以及电位V3不局限于上述电位。也可以不对靶材架120、衬底载台170和磁铁架132全都施加电位。例如，衬底载台170也可以处于电浮动状态。
在图21中，示出不使垫板110及靶材架120与磁铁单元130及磁铁架132电连接的例子，但是不局限于此。例如，垫板110及靶材架120与磁铁单元130及磁铁架132也可以电连接且被施加相同的电位。
对溅射装置101供应沉积气体(例如，氩等稀有气体、氧、氮等)，固定压力(例如，0.05Pa以上且10Pa以下，优选为0.1Pa以上且0.8Pa以下)，对靶材架120施加电位V1，由此，在由磁铁单元130形成的磁场中形成等离子体。等离子体的电位Vp比电位V1高。此时，等离子体中的阳离子因电位Vp与电位V1的电位差而加速向靶材100移动。当阳离子碰撞到靶材100时，溅射粒子被释放出来。在被释放的溅射粒子中，到达衬底160的溅射粒子沉积而形成膜。
一般而言，在溅射装置中，溅射粒子不容易到达纵横比较大且具有小开口的底部。另外，对于衬底在斜方向上飞行的溅射粒子沉积在开口的上部附近而使开口的上部变窄，因此有时溅射粒子不形成于开口内。
另一方面，通过使用上述结构的溅射装置，在被释放的溅射粒子中，对于衬底160的被形成面在斜方向上飞行的溅射粒子附着于准直器150。也就是说，通过设置准直器150，经过靶材100与衬底160之间的准直器150且具有对衬底160垂直分量的溅射粒子到达衬底。因此，沉积于与衬底平行的面。另一方面，溅射粒子不会沉积于垂直于衬底的面，或者溅射粒子在垂直于衬底的面的沉积量比在平行于衬底的面的沉积量少。因此，通过使用上述溅射装置，如图8C及图8D所示，可以在除了垂直于衬底的面以外的面上形成绝缘体406c。
注意，靶材100与准直器150的垂直距离或衬底160与准直器150的垂直距离可以根据所形成的膜质量而适当地改变。因此，如图22所示，准直器150也可以具有可动部151及可动部152。通过具有可动部151，可以更容易地选择是否使用准直器150。另外，通过具有可动部152，可以更容易地调整准直器150与衬底160及准直器150与靶材100的垂直距离。
另外，可以使用长抛溅射法。在长抛溅射法中，通过拉开靶材100与衬底160的垂直距离，可以使溅射粒子对衬底160的入射方向接近于垂直。由此，即使不使用准直器150，也可以在除了垂直于衬底的面以外的面上形成绝缘体406c。注意，衬底160与靶材100的垂直距离为150mm以上且500mm以下即可。另外，也可以组合长抛溅射法与准直器150。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，如图8E及图8F所示，形成将成为绝缘体412的绝缘体、将成为导电体404a的导电体以及将成为导电体404b的导电体。
首先，在绝缘体410及绝缘体406c上形成将成为绝缘体412的绝缘体。将成为绝缘体412的绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，形成将成为导电体404a的导电体及将成为导电体404b的导电体。将成为导电体404a的导电体及将成为导电体404b的导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。以填充形成在绝缘体410等中的开口的方式形成将成为导电体404a的导电体及将成为导电体404b的导电体。因此，优选使用CVD法(尤其是MCVD法)。另外，为了提高利用MCVD法形成的导电体的紧密性，有时优选使用通过ALD法等形成的导电体与利用CVD法形成的导电体的叠层膜。例如，可以使用依次形成有氮化钛及钨的叠层膜等。
接着，如图9A及图9B所示，通过CMP处理等去除导电体404a、导电体404b、绝缘体412、绝缘体406c以至绝缘体410露出。此时，也可以将绝缘体410用作停止层，因此有时绝缘体410的厚度会变薄。由此，通过使绝缘体410的膜厚度具有充分的富余以使所完成的晶体管中的导电体404a及导电体404b的电阻充分降低，可以形成多个偏差小的晶体管。
另外，既可以只进行一次CMP处理，又可以进行多次CMP处理。当进行多次CMP处理时，优选在进行高抛光率的初期抛光之后，进行低抛光率的精抛光。如此，通过将抛光率不同的抛光组合，可以进一步提高抛光表面的平坦性。
接着，形成将成为导电体420的导电体。导电体420也可以是叠层结构。将成为导电体420的导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。接着，通过光刻法等进行加工来形成导电体420。
接着，如图9C及图9D所示，在绝缘体410及导电体420上形成绝缘体408。绝缘体408可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。通过作为绝缘体408使用包含氧的等离子体来形成氧化铝，可以使该等离子体中的氧作为过剩氧(exO)被添加到绝缘体410的顶面，所以是优选的。另外，可以使氧通过绝缘体410扩散到绝缘体408而对绝缘体408添加过剩氧。因此，此时，在绝缘体408与绝缘体410的界面及其附近有时会形成含有大量过剩氧的混合区域。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
另外，在形成绝缘体408之后的任何时候都可以进行第二加热处理。通过进行第二加热处理，绝缘体410及混合区域414所含的过剩氧透过绝缘体412、绝缘体402、绝缘体406c及绝缘体406a移动到半导体406b。如此，由于过剩氧移动到半导体406b，所以可以减少半导体406b的缺陷(氧空位)。
注意，在绝缘体410及混合区域414所含的过剩氧能够扩散到半导体406b的温度下进行第二加热处理即可。例如，第二加热处理也可以参照关于第一加热处理的记载。或者，进行第二加热处理的温度优选比进行第一加热处理的温度低。第一加热处理与第二加热处理的温度差为20℃以上且150℃以下，优选为40℃以上且100℃以下。由此，可以抑制多余的过剩氧从绝缘体402等被释放。注意，当在形成各膜时进行的加热处理可以兼作第二加热处理时，有时不需要进行第二加热处理。
另外，虽然未图示，但是也可以在绝缘体408及绝缘体410中形成到达导电体416a及导电体416b的开口，并在开口中形成用作布线的导电体。另外，也可以在绝缘体408中形成到达导电体404的开口，并在开口中形成用作布线的导电体。
通过上述步骤，可以形成图1A至图1C所示的晶体管。
在本实施方式中，描述本发明的一个方式。但是，本发明的一个方式并不局限于此。也就是说，在本发明的一个方式及其他实施方式中记载各种各样的发明的方式，由此本发明的一个方式不局限于特定的方式。例如，虽然本发明的一个方式示出作为半导体使用氧化物半导体的例子，但是本发明的一个方式并不局限于此。根据情形或状况，在本发明的一个方式中，也可以使用硅、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓、有机半导体等。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式2
<晶体管结构2>
下面，参照图2A至图2C对与图1A至图1C不同结构的晶体管及其制造方法进行说明。图2A至图2C示出本发明的一个方式的半导体装置的俯视图及截面图。图2A是俯视图。图2B是对应于图2A所示的点划线A1-A2的截面图。图2C是对应于图2A所示的点划线A3-A4的截面图。注意，在图2A的俯视图中，为了明确起见，省略一部分的构成要素。
在图2B中，本晶体管的绝缘体410的侧面对于导电体416a的顶面具有大于0度且小于90度的角度θ，并且在绝缘体410的侧面形成有绝缘体406c。注意，角度θ优选为75度以上且小于90度，优选为80度以上且小于90度，更优选为85度以上且小于90度。注意，将绝缘体406c隔着绝缘体412与导电体404的侧面重叠的区域设定得比绝缘体406c与导电体404的底面重叠的区域薄。其他构成要素参照图1A至图1C所示的晶体管。
<晶体管的制造方法2>
首先，进行到实施方式1所示的图7H为止的工序。
接着，绝缘体410的侧面以对于导电体416a的顶面具有大于0度且小于90度的角度θ的方式形成。接着，使用在实施方式1中说明的成膜装置形成绝缘体406c。此时，例如，角度θ越小，溅射粒子沉积的可能性越高，由此在绝缘体410的侧面越会形成较厚的绝缘体406c。另外，角度θ越大，在绝缘体410的侧面越会形成较薄的绝缘体406c。因此，形成于绝缘体410侧面的绝缘体406c的膜厚度可以根据角度θ调整。也就是说，可以减小所形成的偏置(offset)区域的宽度L1。因此，t1大于L1，L1/t1小于1。
接下来的工序与实施方式1所示的晶体管的制造方法1的工序同样地进行即可。
通过上述步骤，可以形成图2A至图2C所示的晶体管。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式3
<晶体管结构3及晶体管结构4>
下面，参照图3A至图4C对与图1A至图1C不同结构的晶体管及其制造方法进行说明。图3A至图4C示出本发明的一个方式的半导体装置的俯视图及截面图。
对图3A至图4C所示的晶体管进行说明。图3A及图4A是俯视图。图3B是对应于图3A所示的点划线A1-A2的截面图。图3C是对应于图3A所示的点划线A3-A4的截面图。注意，在图3A的俯视图中，为了明确起见，省略一部分的构成要素。
图4B是对应于图4A所示的点划线A1-A2的截面图。图4C是对应于图4A所示的点划线A3-A4的截面图。注意，在图4A的俯视图中，为了明确起见，省略一部分的构成要素。
在图3A至图4C所示的晶体管中，绝缘体406c2(在图4A至图4C中为绝缘体406c)、绝缘体412、导电体404a及导电体404b也形成在绝缘体410的顶面的一部分区域。其他构成要素参照图1A至图1C或图2A至图2C所示的晶体管。
在图3A至图4C所示的晶体管中，用作栅电极的导电体404a及导电体404b的一部分也可以具有布线的功能。也就是说，隔着绝缘体406c及绝缘体412形成在绝缘体410上的导电体404a及导电体404b的一部分相当于晶体管结构1中的导电体420。因此，在该结构中，t2是导电体416a或导电体416b与绝缘体410上的导电体404a的一部分的垂直距离。另外，由于绝缘体406c2、绝缘体412、导电体404a及导电体404b是同时形成的，所以在绝缘体410的顶面与绝缘体410上的导电体404a的一部分之间夹有绝缘体406c2(在图4A至图4C中为绝缘体406c)及绝缘体412。因此，由于t2(绝缘体410的厚度加上绝缘体406c2(在图4A至图4C中为绝缘体406c)以及绝缘体412的厚度的长度)足够大，从而可以抑制寄生电容。
<晶体管的制造方法3及晶体管的制造方法4>
下面，对图3A至图3C所示的晶体管的制造方法进行说明。
首先，进行到实施方式1所示的图8F为止的工序。
接着，利用光刻法等形成绝缘体406c、绝缘体412、导电体404a及导电体404b。通过采用该结构，可以利用导电体404a及导电体404b同时形成相当于晶体管结构1中的导电体420的导电体。
接着，形成绝缘体408。
通过上述步骤，可以形成图3A至图3C所示的晶体管。
另外，在图4A至图4C所示的晶体管中，通过与图2A至图2C所示的晶体管同样的工序来形成绝缘体406c、绝缘体412、导电体404a及导电体404b。然后，利用光刻法等将绝缘体406c、绝缘体412、导电体404a及导电体404b形成为所希望的形状。通过采用该结构，可以利用导电体404a及导电体404b形成相当于晶体管结构1中的导电体420的导电体。
通过上述步骤，可以形成图4A至图4C所示的晶体管。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式4
<晶体管结构5及晶体管结构6>
下面，参照图5A至图6C对与图1A至图1C不同结构的晶体管及其制造方法进行说明。图5A至图6C示出本发明的一个方式的半导体装置的俯视图及截面图。
对图5A至图6C所示的晶体管进行说明。图5A及图6A是俯视图。图5B是对应于图5A所示的点划线A1-A2的截面图。图5C是对应于图5A所示的点划线A3-A4的截面图。注意，在图5A的俯视图中，为了明确起见，省略一部分的构成要素。
图6B是对应于图6A所示的点划线A1-A2的截面图。图6C是对应于图6A所示的点划线A3-A4的截面图。注意，在图6A的俯视图中，为了明确起见，省略一部分的构成要素。
在图5A至图6C所示的晶体管中，导电体416a及导电体416b仅形成在半导体406b上。其他构成要素参照图1A至图1C或图2A至图2C所示的晶体管。
〈晶体管的制造方法5及晶体管的制造方法6>
下面，对图5A至图5C所示的晶体管的制造方法进行说明。
首先，进行到实施方式1所示的图7A及图7B为止的工序。
接着，在形成绝缘体406a及半导体406b后，形成导电体416。接着，利用光刻法等在导电体416上形成抗蚀剂，以抗蚀剂作为掩模对导电体416进行第一蚀刻。接着，去除抗蚀剂，然后以导电体416作为掩模进行第二蚀刻。第二蚀刻是对绝缘体406a及半导体406b进行的。
接下来的工序与实施方式1中的图7G及图7H以后的工序是同样的。通过上述步骤，可以形成图5A至图5C所示的晶体管。
另外，在图6A至图6C所示的晶体管中，也与图5A至图5C所示的晶体管同样地形成绝缘体406a、半导体406b及导电体416。然后，优选通过与图2A至图2C所示的晶体管同样的工序形成晶体管。
通过上述步骤，可以形成图6A至图6C所示的晶体管。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式5
〈晶体管结构7>
下面，对本发明的一个方式的半导体装置所包括的晶体管的结构进行说明。
图10A、图10B及图10C是本发明的一个方式的半导体装置的俯视图及截面图。图10A是俯视图。图10B是沿图10A所示的点划线A1-A2的截面图，其示出沟道长度方向的截面形状。图10C是沿图10A所示的点划线A3-A4的截面图，其示出沟道宽度方向的截面形状。注意，在图10A的俯视图中，为了便于理解，省略一部分的构成要素。
图10A至图10C所示的晶体管包括：衬底400上的导电体413及绝缘体401；导电体413及绝缘体401上的绝缘体402；绝缘体402上的绝缘体406a；绝缘体406a上的半导体406b；包括与半导体406b的顶面接触的区域的导电体416a及导电体416b；与绝缘体402的顶面、导电体416a的顶面及导电体416b的顶面接触且具有开口的绝缘体410；与导电体416a的侧面、半导体406b的顶面及侧面接触的绝缘体406c；绝缘体406c上的绝缘体406d；与绝缘体406d的顶面及绝缘体410的开口的侧面接触的绝缘体412；以及隔着绝缘体412、绝缘体406c及绝缘体406d配置在半导体406b上且包括导电体404a及导电体404b的导电体404。另外，导电体404b隔着导电体404a及绝缘体412与绝缘体410的开口的侧面相对。在晶体管上设置有：导电体404a及导电体404b上的导电体420；以及绝缘体412及导电体420上的绝缘体408。另外，如图56A、图56B及图56C所示，导电体413及绝缘体401并不是必需的构成要素，也可以没有导电体413及绝缘体401。
绝缘体406c及绝缘体406d优选包含半导体406b中的氧以外的元素中的至少一种。由此，可以在半导体406b与绝缘体406c的界面、绝缘体406c与绝缘体406d的界面都抑制缺陷的生成。另外，可以提高绝缘体406c及绝缘体406d的结晶性。
半导体406b及绝缘体406c优选包含后面说明的CAAC-OS。并且，绝缘体406d也优选包含CAAC-OS。绝缘体406a也优选包含CAAC-OS。
在本晶体管中，导电体404a及导电体404b具有第一栅电极的功能。另外，优选导电体404a和导电体404b之中的至少一个是不容易透氧的导电体。例如，通过作为下层的导电体404a形成不容易透氧的导电体，可以防止导电体404b的氧化所导致的导电率的下降。另外，绝缘体412具有第一栅极绝缘体的功能。
导电体413具有第二栅电极的功能。另外，导电体413也可以是包括不容易透氧的性质的导电体的叠层结构。通过采用包括不容易透氧的导电体的叠层结构，可以防止导电体413的氧化所导致的导电率的下降。绝缘体402具有第二栅极绝缘体的功能。可以由施加到导电体413的电位来控制晶体管的阈值电压。另外，通过电连接第一栅电极与第二栅电极，可以增大导通时的电流(通态电流)。注意，第一栅电极的功能和第二栅电极的功能可以互相调换。
另外，导电体416a及导电体416b具有源电极或漏电极的功能。注意，导电体的导电率可以利用两端法等测定。
可以由施加到导电体404的电位来控制半导体406b的电阻。也就是说，可以由施加到导电体404的电位来控制导电体416a与导电体416b之间的导通/非导通。
如图10B所示，半导体406b的顶面与导电体416a及导电体416b接触。另外，可以由具有栅电极的功能的导电体404的电场电围绕半导体406b。将由栅电极的电场电围绕半导体的晶体管结构称为surrounded channel(s-channel)结构。因此，有时在整个半导体406b中形成沟道。在s-channel结构中，可以使大电流流过晶体管的源极与漏极之间，由此可以增大通态电流。另外，由于半导体406b被导电体404的电场围绕，所以能够降低关态电流。
由于本实施方式中的晶体管的用作栅电极的区域以填充形成在绝缘体410等中的开口的方式自对准(self align)地形成，所以也可以将该晶体管称为TGSA s-channel FET(Trench Gate Self Align s-channel FET：自对准沟槽栅s-channel FET)。
在此，在图10B中，与导电体404重叠的区域的半导体406b的顶面与导电体404的底面之间的长度为t1。另外，在图10B中，半导体406b重叠于导电体416a的底面的区域与半导体406b重叠于导电体404的底面的区域之间的长度为L1。或者，半导体406b重叠于导电体416b的底面的区域与半导体406b重叠于导电体404的底面的区域之间的长度为L1。
在晶体管中，在半导体406b中形成沟道的区域(导电体404与半导体406b重叠的区域)与源区域或漏区域(导电体416a或导电体416b与半导体406b重叠的区域)之间形成L1的区域。通过包括该区域，可以降低晶体管的关态电流，但另一方面，若该区域太大，晶体管的通态电流则会减小。
另外，通过以绝缘体406c及绝缘体406d覆盖半导体406b的形成沟道的区域，可以阻挡构成邻接的绝缘体的氧以外的元素(氢、硅等)进入形成沟道的区域。因此，绝缘体406c及绝缘体406d至少形成在半导体406b上即可。
于是，通过不隔着绝缘体412在导电体404的侧面设置绝缘体406c及绝缘体406d，或者，通过将绝缘体406c及绝缘体406d隔着绝缘体412覆盖导电体404的侧面的区域设置得比绝缘体406c及绝缘体406d隔着绝缘体412与导电体404的底面重叠的区域薄，可以减小L1。因此，t1大于L1且L1/t1小于1。
在图10B及图11A中，导电体416a或导电体416b与导电体420之间的长度为t2。另外，在图10B中，导电体416a与导电体416b之间的长度为L2。
晶体管越被微型化，晶体管附近的寄生电容越会成为不可忽视的问题。例如，有时在导电体420与导电体416a或导电体416b之间形成寄生电容。当形成沟道的区域附近的寄生电容大时，在晶体管的工作中需要对寄生电容进行充电的时间，由此会使晶体管的响应性，甚至半导体装置的响应性下降。另外，由于消耗用来对寄生电容进行充电的多余的电力，所以在由多个晶体管构成的电路中功耗变大。由此，t2优选具有充分的长度以使寄生电容在与栅极电容相比之下几乎可以被忽视。
另外，晶体管越被微型化L2则越小，因此难以对导电体404a及导电体404b施加充分的电压。然而，通过将t2设计为充分的长度，可以降低导电体404a及导电体404b的电阻。因此，t2至少大于L2，优选为t2/L2为1.5以上且2以下。
图11A及图11B示出设置在本实施方式中的晶体管的绝缘体410中的开口的放大图。绝缘体406d顶面的高度与导电体416a及导电体416b的顶面大致相同即可。注意，绝缘体406d的顶面是指在绝缘体406d与导电体404a及导电体404b的底面重叠的区域中近于导电体404a的面。理想的是，如图11A所示那样，绝缘体406d顶面的高度优选与导电体416a及导电体416b的顶面相同。
另外，绝缘体406c顶面的高度优选与半导体406b与导电体416a及导电体416b的界面大致相同。注意，绝缘体406c的顶面是指在绝缘体406c与导电体404a及导电体404b的底面重叠的区域中近于导电体404a的面。理想的是，绝缘体406c顶面的高度优选与半导体406b与导电体416a、导电体416b的界面相同。然而，绝缘体406c至少填充半导体406b被过蚀刻的部分即可，绝缘体406c的顶面也可以如图11B所示那样在半导体406b与导电体416a、导电体416b的界面的上方。
另外，在本实施方式中的晶体管中，虽然示出在半导体406b上设置绝缘体406c及绝缘体406d的双层的结构，但是并不局限于此，也可以采用三层以上的叠层结构。
作为衬底400例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。例如，作为半导体衬底，可以举出由硅或锗等构成的单一材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。并且，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如为SOI(Silicon On Insulator：绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属的氮化物的衬底、包含金属的氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
另外，作为衬底400也可以使用柔性衬底。另外，作为在柔性衬底上设置晶体管的方法，也可以举出如下方法：在不具有柔性的衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底的衬底400上。在此情况下，优选在不具有柔性的衬底与晶体管之间设置剥离层。另外，作为衬底400，也可以使用包含纤维的薄片、薄膜或箔等。另外，衬底400也可以具有伸缩性。另外，衬底400可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底400例如包括厚度为5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下的区域。通过将衬底400形成得薄，可以实现包括晶体管的半导体装置的轻量化。另外，通过将衬底400形成得薄，即便在使用玻璃等的情况下，衬底400有时也会具有伸缩性，或者具有在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底400上的半导体装置受到的冲击等。也就是说，能够提供一种耐久性高的半导体装置。
柔性衬底的衬底400例如可以使用金属、合金、树脂、玻璃或其纤维等。柔性衬底的衬底400的线膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。柔性衬底的衬底400例如使用线膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是芳族聚酰胺的线膨胀系数较低，因此柔性衬底的衬底400优选使用芳族聚酰胺。
注意，通过使晶体管被具有阻挡氢等杂质及氧的功能的绝缘体围绕，能够使晶体管的电特性稳定。例如，作为绝缘体408，使用具有阻挡氢等杂质及氧的功能的绝缘体即可。
作为具有阻挡氢等杂质及氧的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。
另外，例如，绝缘体408可以使用氧化铝、氧化镁、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽形成。另外，绝缘体408优选具有氧化铝。例如，当利用包含氧的等离子体形成绝缘体408时，可以对成为绝缘体408的基底层的绝缘体410添加氧。或者，也可以对绝缘体412的侧面添加氧。所添加的氧在绝缘体410中或绝缘体412中成为过剩氧。通过使绝缘体408包含氧化铝，可以抑制氢等杂质进入半导体406b。另外，例如，通过使绝缘体408包含氧化铝，可以减少添加到上述绝缘体410及绝缘体412的过剩氧向外的扩散。
作为绝缘体402，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。例如，绝缘体402优选包含氧化硅或氧氮化硅。
注意，绝缘体410优选包括相对介电常数低的绝缘体。例如，绝缘体410优选包括氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，绝缘体410优选具有树脂与如下材料中的一个的叠层结构：氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅。因为氧化硅及氧氮化硅具有热稳定性，所以通过与树脂组合，可以得到热稳定且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。
作为绝缘体412，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。例如，绝缘体412优选包含氧化硅或氧氮化硅。
注意，绝缘体412优选包括介电常数高的绝缘体。例如，绝缘体412优选包含氧化镓、氧化铪、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物或者含有硅及铪的氧氮化物等。或者，绝缘体412优选具有氧化硅或氧氮化硅与介电常数高的绝缘体的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与介电常数高的绝缘体组合，可以实现热稳定且介电常数高的叠层结构。例如，当绝缘体412的氧化铝、氧化镓或氧化铪位于绝缘体406c及绝缘体406d一侧时，能够抑制氧化硅或氧氮化硅所含有的硅混入半导体406b。另外，例如当氧化硅或氧氮化硅位于绝缘体406c及绝缘体406d一侧时，有时在氧化铝、氧化镓或氧化铪与氧化硅或氧氮化硅的界面处形成陷阱中心。该陷阱中心有时可以通过俘获电子而使晶体管的阈值电压向正方向漂移。
作为导电体416a及导电体416b，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、铂、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用合金膜或化合物膜，可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体或者包含钛及氮的导电体等。
作为导电体404、导电体413及导电体420，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用合金膜或化合物膜，可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体或者包含钛及氮的导电体等。
作为半导体406b，优选使用氧化物半导体。注意，有时可以使用硅(包括应变硅)、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或有机半导体等。
作为绝缘体406a、绝缘体406c及绝缘体406d，优选使用由构成半导体406b的氧以外的元素中的一种以上构成的氧化物。注意，有时可以使用硅(包括应变硅)、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或有机半导体等。
半导体406b例如是包含铟的氧化物半导体。例如，在半导体406b包含铟时，其载流子迁移率(电子迁移率)得到提高。另外，半导体406b优选包含元素M。元素M优选是铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。元素M例如是与氧的键能高的元素。元素M例如是与氧的键能高于铟的元素。或者，元素M例如是具有增大氧化物半导体的能隙的功能的元素。另外，半导体406b优选包含锌。当氧化物半导体包含锌时，有时容易晶化。
注意，半导体406b不局限于包含铟的氧化物半导体。半导体406b例如也可以是锌锡氧化物或镓锡氧化物等不包含铟且包含锌、镓或锡的氧化物半导体等。
作为半导体406b例如使用能隙大的氧化物。半导体406b的能隙例如是2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。
例如，绝缘体406a、绝缘体406c及绝缘体406d是包含一种以上或两种以上构成半导体406b的除了氧之外的元素的氧化物。因为绝缘体406a、绝缘体406c及绝缘体406d包含一种以上或两种以上构成半导体406b的除了氧之外的元素，所以不容易在绝缘体406a与半导体406b的界面、半导体406b与绝缘体406c的界面以及绝缘体406c与绝缘体406d的界面处形成缺陷态。
作为半导体406b使用其电子亲和势大于绝缘体406a、绝缘体406c及绝缘体406d的氧化物。例如，作为半导体406b使用如下氧化物，该氧化物的电子亲和势比绝缘体406a、绝缘体406c及绝缘体406d大0.07eV以上且1.3eV以下，优选大0.1eV以上且0.7eV以下，更优选大0.15eV以上且0.4eV以下。注意，电子亲和势是真空能级和导带底之间的能量差。另外，绝缘体406c的电子亲和势优选大于绝缘体406d。
如此，若对在半导体406b的上下分别配置有绝缘体406a、绝缘体406c及绝缘体406d的晶体管施加栅电压，沟道则形成在绝缘体406a、半导体406b、绝缘体406c和绝缘体406d当中的电子亲和势最大的半导体406b中。由此可以形成所谓的埋入沟道结构。
在此，有时在绝缘体406a与半导体406b之间具有绝缘体406a和半导体406b的混合区域。另外，有时在半导体406b与绝缘体406c之间具有半导体406b和绝缘体406c的混合区域。另外，有时在绝缘体406c和绝缘体406d之间具有绝缘体406c和绝缘体406d的混合区域。混合区域的缺陷态密度较低。因此，在绝缘体406a、半导体406b、绝缘体406c及绝缘体406d的叠层体中，各层之间的界面及其附近的能量连续地变化(也称为连续接合)。注意，有时不能明确地分辨绝缘体406a、半导体406b、绝缘体406c及绝缘体406d的界面。
此时，电子不在绝缘体406a、绝缘体406c及绝缘体406d中而主要在半导体406b中移动。
越减少妨碍电子移动的原因，越能够提高晶体管的通态电流。例如，在沟道形成区域中的物理性凹凸较大的情况下电子的移动也会被妨碍。
为了提高晶体管的通态电流，例如，半导体406b的顶面或底面(被形成面，在此为绝缘体406a的顶面)的1μm×1μm的范围内的均方根(RMS：Root Mean Square)粗糙度低于1nm，优选低于0.6nm，更优选低于0.5nm，进一步优选低于0.4nm。另外，其1μm×1μm的范围内的平均表面粗糙度(也称为Ra)低于1nm，优选低于0.6nm，更优选低于0.5nm，进一步优选低于0.4nm。其1μm×1μm的范围内的最大差(也称为P-V)低于10nm，优选低于9nm，更优选低于8nm，进一步优选低于7nm。RMS粗糙度、Ra以及P-V可以通过使用由精工电子纳米科技(SIINano Technology)有限公司制造的扫描探针显微镜SPA-500等测定。
上述四层结构仅是一个例子。例如，也可以采用在绝缘体406a上或绝缘体406a下，或者绝缘体406d上或绝缘体406d下具有作为绝缘体406a、绝缘体406c及绝缘体406d例示的绝缘体中的任一个的叠层结构。
注意，关于可以用于半导体的氧化物半导体，在其他实施方式中进行详细说明。
<晶体管的制造方法7>
下面，参照图18A至图20F对本发明的图10A至图10C所示的晶体管的制造方法进行说明。
首先，准备衬底400。
接着，如图18A及图18B所示，在衬底400上形成将成为绝缘体401的绝缘体，在绝缘体401中形成开口，在绝缘体401上形成将成为导电体413的导电体。将成为导电体413的导电体可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。另外，导电体413也可以是包括不容易透氧的导电体的多层结构。利用化学机械抛光(Chemical Mechanical Polishing：CMP)等将导电体413埋入绝缘体401的开口即可。另外，作为导电体413的其他形成方法，也可以形成导电体，并利用光刻法等进行加工来形成导电体413。
注意，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，通过该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。另外，可以进行灰化处理等干蚀刻处理或湿蚀刻处理、在进行干蚀刻处理之后进行湿蚀刻处理或在进行湿蚀刻处理之后进行干蚀刻处理，由此去除抗蚀剂掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以对平行平板型电极中的一个施加高频电源；也可以对平行平板型电极中的一个施加不同的多个高频电源；也可以对平行平板型电极的各个施加相同频率的高频电源；或者可以对平行平板型电极的各个施加频率不同的高频电源。此外，也可以使用包括高密度等离子体源的干蚀刻装置。作为包括高密度等离子体源的干蚀刻装置，例如可以使用感应耦合型等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
接着，如图18A或图18B中的箭头所示，也可以进行高密度等离子体处理。高密度等离子体处理优选在氧气氛或氮气氛下进行。氧气氛是含有氧原子的气体气氛，并且是指氧、臭氧或氮氧化物(一氧化氮、二氧化氮、一氧化二氮、三氧化二氮、四氧化二氮或者五氧化二氮等)的气氛。另外，氧气氛中也可以包含氮或稀有气体(氦、氩等)的惰性气体。如此，通过在氧气氛下进行高密度等离子体处理，例如可以使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，也可以使烃等有机化合物容易从被处理物脱离。
作为氮气氛下的高密度等离子体处理，例如在含有氮及稀有气体的气氛下、含有氮、氢及稀有气体的气氛下或含有氨及稀有气体的气氛下，进行上述高密度等离子体处理即可。通过在氮气氛下进行高密度等离子体处理，可以使被处理物的表面及其附近氮化。可以在被处理物的表面一侧形成极薄的氮化区域。该氮化区域可以抑制杂质的扩散。
可以在氧气氛下进行高密度等离子体处理后在氮气氛下进行高密度等离子体处理，也可以在氮气氛下进行高密度等离子体处理后在氧气氛下进行高密度等离子体处理。另外，也可以在每个高密度等离子体处理的前后进行退火处理。此外，为提高等离子体的密度，有时优选供应充分的量的气体。若气体的量不够，有时自由基的失活速度会变得高于生成速度。例如，有时优选供应100sccm以上、300sccm以上或800sccm以上的气体。
在高密度等离子体处理中，例如，使用通过频率为0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或2.2GHz以上且2.8GHz以下(典型为2.45GHz)的高频产生器产生的微波即可。另外，处理压力可以为10Pa以上且5000Pa以下，优选为200Pa以上且1500Pa以下，更优选为300Pa以上且1000Pa以下，衬底温度可以为100℃以上且600℃以下(典型为400℃)，并且可以使用氧和氩的混合气体。
高密度等离子体例如通过使用2.45GHz的微波而产生，优选以1×1011/cm3以上且1×1013/cm3以下的电子密度、2eV以下的电子温度或5eV以下的离子能量进行处理。在这样的高密度等离子体处理中，自由基的运动能量小，并且与现有的等离子体处理相比等离子体所导致的损伤也小。因此，可以形成缺陷少的膜。从产生微波的天线到被处理物的距离为5mm以上且120mm以下，优选为20mm以上且60mm以下。
或者，也可以设置对衬底施加RF(Radio Frequency：射频)偏压的等离子体电源。RF偏压的频率例如为13.56MHz或27.12MHz等即可。使用高密度等离子体可以生成高密度的氧离子，通过对衬底一侧施加RF偏压，可以高效地将高密度等离子体所生成的氧离子引入被处理物。因此，优选在对衬底施加偏压的同时进行高密度等离子体处理。
在高密度等离子体处理后，也可以以不暴露于大气的方式连续进行退火处理。另外，高密度等离子体处理也可以在退火处理后以不暴露于大气的方式连续进行。通过连续进行高密度等离子体处理及退火处理，可以抑制杂质在处理期间混入。另外，通过在氧气氛下进行高密度等离子体处理后进行退火处理，可以使添加到被处理物的氧中的没有被用于填补氧空位的多余的氧脱离。另外，上述退火处理例如可以是灯退火处理等。
另外，高密度等离子体处理的处理时间优选为30秒以上且120分钟以下、1分钟以上且90分钟以下、2分钟以上且30分钟以下或3分钟以上且15分钟以下。
另外，退火处理的温度优选为250℃以上且800℃以下、300℃以上且700℃以下或400℃以上且600℃以下，其处理时间优选为30秒以上且120分钟以下、1分钟以上且90分钟以下、2分钟以上且30分钟以下或3分钟以上且15分钟以下。
接着，形成绝缘体402。绝缘体402可以通过溅射法、化学气相沉积(CVD)法、分子束外延(MBE)法、脉冲激光沉积(PLD)法、原子层沉积(ALD)法等形成。
CVD法可以分为利用等离子体的等离子体增强CVD(PECVD)法、利用热TCVD(TCVD)法及利用光的光CVD(Photo CVD)法等。并且，可以根据使用的源气体分为金属CVD(MCVD)法及有机金属CVD(MOCVD)法。
PECVD法可以以较低的温度得到高质量的膜。另外，因为热CVD法不使用等离子体，所以利用热CVD法能够减少对被处理物的等离子体损伤。例如，半导体装置所包括的布线、电极、元件(晶体管、电容器等)等有时通过从等离子体接收电荷而会产生电荷积聚(chargeup)。此时，有时由于积蓄的电荷而使半导体装置所包括的布线、电极、元件等破坏。另一方面，当采用不使用等离子体的热CVD法时，因为不会产生上述因暴露于等离子体而造成的损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，因为在沉积中被处理物不暴露于等离子体，所以容易得到缺陷少的膜。
另外，ALD法也可以减少对被处理物的等离子体损伤。另外，ALD法也不产生沉积中的等离子体损伤，所以可以得到缺陷少的膜。
不同于使从靶材等释放的粒子沉积的沉积方法，CVD法及ALD法是通过被处理物的表面的反应而形成膜的沉积方法。因此，CVD法及ALD法可以实现良好的台阶覆盖性而不容易受被处理物的形状的影响。尤其是，ALD法实现具有良好的台阶覆盖性及厚度的均匀性，所以适合用于形成覆盖纵横比高的开口的表面的膜。但是，因为ALD法的沉积速度较慢，所以有时优选与沉积速度快的CVD法等其他沉积方法组合来使用。
CVD法及ALD法可以通过调整源气体的流量比控制获得的膜的组成。例如，在CVD法及ALD法中，可以通过调整源气体的流量比形成任意组成的膜。另外，例如，在CVD法及ALD法中，可以通过一边形成膜一边改变源气体的流量比，来形成其组成连续变化的膜。当在进行沉积的同时改变源气体的流量比时，因为可以省略传送及调整压力所需的时间，所以与使用多个沉积室进行沉积的情况相比可以使成膜所需的时间缩短。因此，可以提高半导体装置的生产率。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
另外，也可以进行对绝缘体402添加氧的处理。作为添加氧的处理，例如有离子注入法、等离子体处理法等。另外，添加到绝缘体402的氧成为过剩氧。
接着，如图18C及图18D所示，形成将成为绝缘体406a的绝缘体、将成为半导体406b的半导体以及抗蚀剂掩模430。
首先，在绝缘体402上形成将成为绝缘体406a的绝缘体。将成为绝缘体406a的绝缘体可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，优选使用对向靶材式溅射装置形成绝缘体。注意，在本说明书等中，使用对向靶材式溅射装置的沉积法也可以被称为VDSP。
通过使用对向靶材式溅射装置形成绝缘体，可以减少形成绝缘体时的等离子体损伤。由此，可以减少膜中的氧空位。另外，通过使用对向靶材式溅射装置，可以在高真空下进行沉积。由此，可以降低所形成的绝缘体中的杂质(例如，氢、稀有气体(氩等)、水等)浓度。
另外，也可以使用具有感应耦合天线导体板的溅射装置。由此，可以以高的沉积速度形成大面积且均匀性高的膜。
优选使用包含氧的气体、稀有气体、包含氮的气体等进行沉积。作为包含氮的气体，例如使用氮(N2)、一氧化二氮(N2O)、氨(NH3)等即可。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
另外，也可以进行对将成为绝缘体406a的绝缘体添加氧的处理。作为添加氧的处理，有离子注入法、等离子体处理法等。另外，添加到将成为绝缘体406a的绝缘体的氧为过剩氧。
接着，在将成为绝缘体406a的绝缘体上形成将成为半导体406b的半导体。半导体可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，优选使用对向靶材式溅射装置形成半导体。
通过使用对向靶材式溅射装置形成半导体，可以减少形成半导体时的等离子体损伤。由此，可以减少膜中的氧空位。另外，通过使用对向靶材式溅射装置，可以在高真空下进行沉积。由此，可以降低所形成的半导体中的杂质(例如，氢、稀有气体(氩等)、水等)浓度。
另外，也可以使用具有感应耦合天线导体板的溅射装置。由此，可以以高的沉积速度形成大面积且均匀性高的膜。
优选使用包含氧的气体、稀有气体、包含氮的气体等进行沉积。作为包含氮的气体，例如使用氮(N2)、一氧化二氮(N2O)、氨(NH3)等即可。
接着，优选进行第一加热处理。第一加热处理以250℃以上且650℃以下的温度，优选以450℃以上且600℃以下的温度进行即可。第一加热处理在惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第一加热处理也可以在减压状态下进行。或者，在第一加热处理中，可以在惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化气体气氛下进行加热处理。通过进行第一加热处理，可以提高半导体的结晶性，并可以去除氢或水等杂质。或者，在第一加热处理中，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括使用微波产生高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF电压的等离子体电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF电压可以将由高密度等离子体而生成的氧自由基高效地引入半导体406b中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。
接着，如图18E及图18F所示，利用抗蚀剂掩模430通过光刻法等对将成为绝缘体406a的绝缘体及将成为半导体406b的半导体进行加工，由此形成包括绝缘体406a及半导体406b的多层膜。注意，在形成多层膜时，有时绝缘体402也被蚀刻而一部分区域变薄。也就是说，绝缘体402有时在与多层膜接触的区域具有凸部。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，如图18G及图18H所示，形成将成为导电体416及绝缘体410的绝缘体。
首先，形成导电体416。导电体416可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
注意，导电体416覆盖多层膜。在该多层膜上形成导电体时，给绝缘体406a的侧面、半导体406b的顶面及半导体406b的侧面的一部分带来损伤，由此有时会形成低电阻区域。由于绝缘体406a及半导体406b的一部分具有低电阻区域，所以可以降低导电体416与半导体406b之间的接触电阻。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，利用光刻法等对导电体416进行加工，由此形成导电体416a及导电体416b。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，形成将成为绝缘体410的绝缘体。将成为绝缘体410的绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtain coater)法等形成。
可以以其顶面具有平坦性的方式形成将成为绝缘体410的绝缘体。例如，将成为绝缘体410的绝缘体的顶面可以在刚形成膜后就具有平坦性。或者，例如，在成膜后，可以以其顶面平行于衬底背面等基准面的方式去除将成为绝缘体410的绝缘体的上部。将这种处理称为平坦化处理。作为平坦化处理，有化学机械抛光处理、干蚀刻处理等。但是，将成为绝缘体410的绝缘体的顶面也可以不具有平坦性。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，利用光刻法等在将成为绝缘体410的绝缘体上形成抗蚀剂掩模431。在此，为了提高将成为绝缘体410的绝缘体的顶面与抗蚀剂掩模431之间的紧密性，例如，可以将有机涂敷膜设置在将成为绝缘体410的绝缘体的顶面与抗蚀剂掩模431之间。
接着，如图19A及图19B所示，在绝缘体410及导电体416中形成开口。首先，利用干蚀刻法等对将成为绝缘体410的绝缘体进行第一加工以至导电体416的顶面露出。在干蚀刻法中可以使用上述干蚀刻装置，但是优选使用将频率不同的高频电源连接到各个平行平板型电极的干蚀刻装置。
接着，通过干蚀刻法等对导电体416进行第二加工来将该导电体416分为导电体416a和导电体416b。注意，绝缘体410的加工与导电体416的加工可以在同一光刻工序中进行。通过在同一光刻工序中进行加工，能够减少工序数。因此，能够提高包括晶体管的半导体装置的生产率。
此时，半导体406b包括露出的区域。通过上述第二加工，有时半导体406b的露出的区域的一部分被去除。另外，有时蚀刻气体的残留成分等的杂质元素会附着于露出的半导体406b。例如，当作为蚀刻气体使用氯类气体时，氯等有时会附着。另外，当作为蚀刻气体使用烃类气体时，碳或氢等有时会附着。因此，优选减少附着于半导体406b的露出的表面的杂质元素。例如，通过使用稀氢氟酸等的洗涤处理、使用臭氧等的洗涤处理或使用紫外线等的洗涤处理来减少该杂质元素即可。此外，也可以组合多个洗涤处理。由此，半导体406b的露出的面，也就是说沟道形成于其中的区域成为高电阻。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，如图19C及图19D所示，至少在除了绝缘体410的侧面以外的半导体406b的顶面及侧面、绝缘体406a的侧面、绝缘体402的顶面及绝缘体410的顶面形成绝缘体406c。另外，绝缘体406c优选以填充形成于半导体406b的凹部(depression)的方式形成。可以利用溅射法形成绝缘体406c。
在此，参照图21及图22对用于形成绝缘体406c及绝缘体406d的溅射装置进行说明。
图21是示出溅射装置101的一部分的截面图。图21所示的溅射装置101包括：部件190；配置在部件190上的准直器150；靶材架120；靶材架120上的垫板110；垫板110上的靶材100；隔着垫板110设置在靶材100之下的包括磁铁130N及磁铁130S的磁铁单元130；以及支撑磁铁单元130的磁铁架132。在本说明书中，将多个磁铁称为磁铁单元。磁铁单元也可以被换称为阴极、阴极磁铁、磁力部件、磁力零件等。
还示出以面对靶材100的方式配置的衬底载台170以及被衬底载台170支撑的衬底160。此外，还示出由磁铁单元130形成的磁力线180a及磁力线180b。
靶材架120与垫板110由螺栓等被固定，被施加相同的电位。靶材架120隔着垫板110支撑靶材100。
垫板110具有固定靶材100的功能。
溅射装置101也可以在垫板110的内部或下部具有水路。通过使流体(空气、氮、稀有气体、水、油等)流过水路，可以抑制在进行溅射时靶材100的温度上升所引起的放电异常或者靶材100等构件的变形所引起的溅射装置101的损伤等。此时，通过用粘合构件将垫板110与靶材100接合在一起，冷却性能得到提高，所以是优选的。
通过在靶材架120与垫板110之间设置垫片，杂质不容易从外部或水路侵入溅射装置101，所以是优选的。
在磁铁单元130中，磁铁130N及磁铁130S是以不同的极性朝向靶材100的方式配置的。在此说明磁铁130N的N极朝向靶材100，且磁铁130S的S极朝向靶材100的情况。注意，磁铁单元130中的磁铁及极性的配置不局限于图21所示的配置。
磁力线180a为形成靶材100顶面附近的水平磁场的磁力线之一。靶材100的顶面附近例如是指与靶材100的垂直距离为0mm以上且10mm以下，尤其是0mm以上且5mm以下的区域。
磁力线180b为在离磁铁单元130顶面有垂直距离d的位置上形成水平磁场的磁力线之一。垂直距离d例如为0mm以上且20mm以下或者5mm以上且15mm以下。
在进行沉积时，施加到靶材架120的电位V1例如比施加到衬底载台170的电位V2低。施加到衬底载台170的电位V2例如为接地电位。施加到磁铁架132的电位V3例如为接地电位。注意，电位V1、电位V2以及电位V3不局限于上述电位。也可以不对靶材架120、衬底载台170和磁铁架132全都施加电位。例如，衬底载台170也可以处于电浮动状态。
在图21中，示出不使垫板110及靶材架120与磁铁单元130及磁铁架132电连接的例子，但是不局限于此。例如，垫板110及靶材架120与磁铁单元130及磁铁架132也可以电连接且被施加相同的电位。
对溅射装置101供应沉积气体(例如，氩等稀有气体、氧、氮等)，固定压力(例如，0.05Pa以上且10Pa以下，优选为0.1Pa以上且0.8Pa以下)，对靶材架120施加电位V1，由此，在由磁铁单元130形成的磁场中形成等离子体。等离子体的电位Vp比电位V1高。此时，等离子体中的阳离子因电位Vp与电位V1的电位差而加速向靶材100移动。当阳离子碰撞到靶材100时，溅射粒子被释放出来。在被释放的溅射粒子中，到达衬底160的溅射粒子沉积而形成膜。
一般而言，在溅射装置中，溅射粒子不容易到达纵横比较大且具有小开口的底部。另外，对于衬底在斜方向上飞行的溅射粒子沉积在开口的上部附近而使开口的上部变窄，因此有时溅射粒子不形成于开口内。
另一方面，通过使用上述结构的溅射装置，在被释放的溅射粒子中，对于衬底160的被形成面在斜方向上飞行的溅射粒子附着于准直器150。也就是说，通过设置准直器150，经过靶材100与衬底160之间的准直器150且具有对衬底160垂直分量的溅射粒子到达衬底。因此，沉积于与衬底平行的面。另一方面，溅射粒子不会沉积于垂直于衬底的面，或者溅射粒子在垂直于衬底的面的沉积量比在平行于衬底的面的沉积量少。因此，通过使用上述溅射装置，如图19C及图19D所示，可以在除了垂直于衬底的面以外的面上形成绝缘体406c。
注意，靶材100与准直器150的垂直距离或衬底160与准直器150的垂直距离可以根据所形成的膜质量而适当地改变。因此，如图22所示，准直器150也可以具有可动部151及可动部152。通过具有可动部151，可以更容易地选择是否使用准直器150。另外，通过具有可动部152，可以更容易地调整准直器150与衬底160及准直器150与靶材100的垂直距离。
另外，可以使用长抛溅射法。在长抛溅射法中，通过拉开靶材100与衬底160的垂直距离，可以使溅射粒子对衬底160的入射方向接近于垂直。由此，即使不使用准直器150，也可以在除了垂直于衬底的面以外的面上形成绝缘体406c。注意，衬底160与靶材100的垂直距离为150mm以上且500mm以下即可。另外，也可以组合长抛溅射法与准直器150。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，如图19E及图19F所示，形成绝缘体406d。绝缘体406d可以通过与绝缘体406c同样的工序形成。
接着，如图20A及图20B所示，形成将成为绝缘体412的绝缘体、将成为导电体404a的导电体以及将成为导电体404b的导电体。
首先，在绝缘体410及绝缘体406d上形成将成为绝缘体412的绝缘体。将成为绝缘体412的绝缘体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
接着，形成将成为导电体404a的导电体及将成为导电体404b的导电体。将成为导电体404a的导电体及将成为导电体404b的导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。以填充形成在绝缘体410等中的开口的方式形成将成为导电体404a的导电体及将成为导电体404b的导电体。因此，优选使用CVD法(尤其是MCVD法)。另外，为了提高利用MCVD法形成的导电体的紧密性，有时优选使用通过ALD法等形成的导电体与利用CVD法形成的导电体的叠层膜。例如，可以使用依次形成有氮化钛及钨的叠层膜等。
接着，如图20C及图20D所示，通过CMP处理等去除导电体404a、导电体404b、绝缘体412、绝缘体406c及绝缘体406d以至绝缘体410露出。此时，也可以将绝缘体410用作停止层，因此有时绝缘体410的厚度会变薄。由此，通过使绝缘体410的膜厚度具有充分的富余以使所完成的晶体管中的导电体404a及导电体404b的电阻充分降低，可以形成多个偏差小的晶体管。
另外，既可以只进行一次CMP处理，又可以进行多次CMP处理。当进行多次CMP处理时，优选在进行高抛光率的初期抛光之后，进行低抛光率的精抛光。如此，通过将抛光率不同的抛光组合，可以进一步提高抛光表面的平坦性。
接着，形成将成为导电体420的导电体。导电体420也可以是叠层结构。将成为导电体420的导电体可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。接着，通过光刻法等进行加工来形成导电体420。
接着，如图20E及图20F所示，在绝缘体410及导电体420上形成绝缘体408。绝缘体408可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。通过作为绝缘体408使用包含氧的等离子体来形成氧化铝，可以使该等离子体中的氧作为过剩氧(exO)被添加到绝缘体410的顶面，所以是优选的。另外，可以使氧通过绝缘体410扩散到绝缘体408而对绝缘体408添加过剩氧。因此，此时，在绝缘体408与绝缘体410的界面及其附近有时会形成含有大量过剩氧的混合区域。
接着，也可以通过进行上述高密度等离子体处理使碳、氢等脱离。另外，通过在氧气氛下进行高密度等离子体处理，可以使烃等有机化合物也从被处理物脱离。
另外，在形成绝缘体408之后的任何时候都可以进行第二加热处理。通过进行第二加热处理，绝缘体410及混合区域414所含的过剩氧透过绝缘体412、绝缘体402、绝缘体406d、绝缘体406c及绝缘体406a移动到半导体406b。如此，由于过剩氧移动到半导体406b，所以可以减少半导体406b的缺陷(氧空位)。
注意，在绝缘体410及混合区域414所含的过剩氧能够扩散到半导体406b的温度下进行第二加热处理即可。例如，第二加热处理也可以参照关于第一加热处理的记载。或者，进行第二加热处理的温度优选比进行第一加热处理的温度低。第一加热处理与第二加热处理的温度差为20℃以上且150℃以下，优选为40℃以上且100℃以下。由此，可以抑制多余的过剩氧从绝缘体402等被释放。注意，当在形成各膜时进行的加热处理可以兼作第二加热处理时，有时不需要进行第二加热处理。
另外，虽然未图示，但是也可以在绝缘体408及绝缘体410中形成到达导电体416a及导电体416b的开口，并在开口中形成用作布线的导电体。另外，也可以在绝缘体408中形成到达导电体404的开口，并在开口中形成用作布线的导电体。
通过上述步骤，可以形成图10A至图10C所示的晶体管。
在本实施方式中，描述本发明的一个方式。但是，本发明的一个方式并不局限于此。也就是说，在本发明的一个方式及其他实施方式中记载各种各样的发明的方式，由此本发明的一个方式不局限于特定的方式。例如，虽然本发明的一个方式示出作为半导体使用氧化物半导体的例子，但是本发明的一个方式并不局限于此。根据情形或状况，在本发明的一个方式中，也可以使用硅、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓、有机半导体等。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式6
<晶体管结构8>
下面，参照图12A至图13B对与图10A至图10C不同结构的晶体管及其制造方法进行说明。图12A至图12C示出本发明的一个方式的半导体装置的俯视图及截面图。图12A是俯视图。图12B是对应于图12A所示的点划线A1-A2的截面图。图12C是对应于图12A所示的点划线A3-A4的截面图。注意，在图12A的俯视图中，为了明确起见，省略一部分的构成要素。另外，图13A及图13B是图12A至图12C所示的截面图的放大图。
在图12B中，本晶体管的绝缘体410的侧面对于导电体416a的顶面具有大于0度且小于90度的角度θ，并且在绝缘体410的侧面隔着绝缘体406c形成有绝缘体406d。注意，角度θ优选为75度以上且小于90度，优选为80度以上且小于90度，更优选为85度以上且小于90度。注意，将绝缘体406c及绝缘体406d隔着绝缘体412与导电体404的侧面重叠的区域设定得比绝缘体406c及绝缘体406d与导电体404的底面重叠的区域薄。其他构成要素参照图10A至图10C所示的晶体管。
另外，只要t1大于L1且L1/t1小于1，就可以仅将绝缘体406c和绝缘体406d中的一个的覆盖绝缘体410侧面的区域形成得薄。还可以在覆盖绝缘体410侧面的区域仅形成绝缘体406c和绝缘体406d中的一个而不形成另一个。
图13A及图13B示出设置在本实施方式中的晶体管的绝缘体410中的开口的放大图。绝缘体406d顶面的高度与导电体416a及导电体416b的顶面大致相同即可。注意，绝缘体406d的顶面是指在绝缘体406d与导电体404a及导电体404b的底面重叠的区域中近于导电体404a的面。理想的是，如图13A所示那样，绝缘体406d顶面的高度优选与导电体416a及导电体416b的顶面相同。
另外，绝缘体406c顶面的高度优选与半导体406b与导电体416a及导电体416b的界面大致相同。注意，绝缘体406c的顶面是指在绝缘体406c与导电体404a及导电体404b的底面重叠的区域中近于导电体404a的面。理想的是，绝缘体406c顶面的高度优选与半导体406b与导电体416a、导电体416b的界面相同。然而，绝缘体406c至少填充半导体406b被过蚀刻的部分即可，绝缘体406c的顶面也可以如图13B所示那样在半导体406b与导电体416a、导电体416b的界面的上方。
另外，在本实施方式中的晶体管中，虽然示出在半导体406b上设置绝缘体406c及绝缘体406d的双层的结构，但是并不局限于此，也可以采用三层以上的叠层结构。
〈晶体管的制造方法8>
首先，进行到实施方式5所示的图18H为止的工序。
接着，绝缘体410的侧面以对于导电体416a的顶面具有大于0度且小于90度的角度θ的方式形成。接着，使用在实施方式5中说明的成膜装置形成绝缘体406c及绝缘体406d。此时，例如，角度θ越小，溅射粒子沉积的可能性越高，由此在绝缘体410的侧面越会形成较厚的绝缘体406c及绝缘体406d。另外，角度θ越大，在绝缘体410的侧面越会形成较薄的绝缘体406c及绝缘体406d。因此，形成于绝缘体410侧面的绝缘体406c及绝缘体406d的膜厚度可以根据角度θ调整。也就是说，可以减小所形成的偏置(offset)区域的宽度L1。t1大于L1，L1/t1小于1。
接下来的工序与实施方式5所示的晶体管的制造方法1的工序同样地进行即可。
通过上述步骤，可以形成图12A至图12C所示的晶体管。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式7
〈晶体管结构9及晶体管结构10>
下面，参照图14A至图15C对与图10A至图10C不同结构的晶体管及其制造方法进行说明。图14A至图15C示出本发明的一个方式的半导体装置的俯视图及截面图。
对图14A至图15C所示的晶体管进行说明。图14A及图15A是俯视图。图14B是对应于图14A所示的点划线A1-A2的截面图。图14C是对应于图14A所示的点划线A3-A4的截面图。注意，在图14A的俯视图中，为了明确起见，省略一部分的构成要素。
图15B是对应于图15A所示的点划线A1-A2的截面图。图15C是对应于图15A所示的点划线A3-A4的截面图。注意，在图15A的俯视图中，为了明确起见，省略一部分的构成要素。
在图14A至图15C所示的晶体管中，绝缘体406c2(在图4A至图4C中为绝缘体406c)、绝缘体406d2(在图4A至图4C中为绝缘体406d)、绝缘体412、导电体404a及导电体404b也形成在绝缘体410的顶面的一部分区域。其他构成要素参照图10A至图10C或图12A至图12C所示的晶体管。
在图14A至图15C所示的晶体管中，用作栅电极的导电体404a及导电体404b的一部分也可以具有布线的功能。也就是说，隔着绝缘体406c2(在图4A至图4C中为绝缘体406c)、绝缘体406d2(在图4A至图4C中为绝缘体406d)及绝缘体412形成在绝缘体410上的导电体404a及导电体404b的一部分相当于晶体管结构1中的导电体420。因此，在该结构中，t2是导电体416a或导电体416b与绝缘体410上的导电体404a的垂直距离。另外，由于绝缘体406c2(在图4A至图4C中为绝缘体406c)、绝缘体406d2(在图4A至图4C中为绝缘体406d)、绝缘体412、导电体404a及导电体404b是同时形成的，所以在绝缘体410的顶面与绝缘体410上的导电体404a的一部分之间夹有绝缘体406c、绝缘体406d2(在图4A至图4C中为绝缘体406d)及绝缘体412。因此，由于t2(绝缘体410的厚度加上绝缘体406c2(在图4A至图4C中为绝缘体406c)、绝缘体406d2(在图4A至图4C中为绝缘体406d)的厚度的长度)足够大，从而可以抑制寄生电容。
〈晶体管的制造方法9及晶体管的制造方法10>
下面，对图14A至图14C所示的晶体管的制造方法进行说明。
首先，进行到实施方式5所示的图19F为止的工序。
接着，利用光刻法等形成绝缘体406c、绝缘体406d、绝缘体412、导电体404a及导电体404b。通过采用该结构，可以利用导电体404a及导电体404b同时形成相当于晶体管结构1中的导电体420的导电体。
接着，形成绝缘体408。
通过上述步骤，可以形成图14A至图14C所示的晶体管。
另外，在图15A至图15C所示的晶体管中，通过与图12A至图12C所示的晶体管同样的工序来形成具有所希望的形状的绝缘体406c、绝缘体406d、绝缘体412、导电体404a及导电体404b。然后，利用光刻法等形成绝缘体406c、绝缘体406d、绝缘体412、导电体404a及导电体404b。通过采用该结构，可以利用导电体404a及导电体404b同时形成相当于晶体管结构1中的导电体420的导电体。
通过上述步骤，可以形成图15A至图15C所示的晶体管。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式8
〈晶体管结构11及晶体管结构12>
下面，参照图16A至图17C对与图10A至图10C不同结构的晶体管及其制造方法进行说明。图16A至图17C示出本发明的一个方式的半导体装置的俯视图及截面图。
对图16A至图17C所示的晶体管进行说明。图16A及图17A是俯视图。图16B是对应于图16A所示的点划线A1-A2的截面图。图16C是对应于图16A所示的点划线A3-A4的截面图。注意，在图16A的俯视图中，为了明确起见，省略一部分的构成要素。
图17B是对应于图17A所示的点划线A1-A2的截面图。图17C是对应于图17A所示的点划线A3-A4的截面图。注意，在图17A的俯视图中，为了明确起见，省略一部分的构成要素。
在图16A至图17C所示的晶体管中，导电体416a及导电体416b仅形成在半导体406b上。其他构成要素参照图10A至图10C或图12A至图12C所示的晶体管。
<晶体管的制造方法11及晶体管的制造方法12>
下面，对图16A至图16C所示的晶体管的制造方法进行说明。
首先，进行到实施方式5所示的图18A及图18B为止的工序。
接着，在形成绝缘体406a及半导体406b后，形成导电体416。接着，利用光刻法等在导电体416上形成抗蚀剂，以抗蚀剂作为掩模对导电体416进行第一蚀刻。接着，去除抗蚀剂，然后以导电体416作为掩模进行第二蚀刻。第二蚀刻是对绝缘体406a及半导体406b进行的。
接下来的工序与图18G及图18H以后的工序是同样的。通过上述步骤，可以形成图16A至图16C所示的晶体管。
另外，在图17A至图17C所示的晶体管中，也与图16A至图16C所示的晶体管同样地形成绝缘体406a、半导体406b及导电体416。然后，优选通过与图12A至图12C所示的晶体管同样的工序形成晶体管。
通过上述步骤，可以形成图17A至图17C所示的晶体管。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式9
<沉积装置>
下面，对包括上述溅射装置的沉积装置的结构进行说明。参照图23至图24C对沉积时混入膜中的杂质少的沉积装置的结构进行说明。
图23示意性地示出单片式多室(single wafer multi-chamber)沉积装置1700的俯视图。沉积装置1700包括：具备用来收纳衬底的盒式接口(cassette port)1761和用来进行衬底对准的对准接口(alignment port)1762的大气一侧的衬底供应室1701；从大气一侧的衬底供应室1701传送衬底的大气一侧的衬底传送室1702；进行衬底的搬入且将腔室内的压力从大气压切换为减压或从减压切换为大气压的装载闭锁室1703a；进行衬底的搬出且将腔室内的压力从减压切换为大气压或从大气压切换为减压的卸载闭锁室1703b；进行真空中的衬底的传送的传送室1704；对衬底进行加热的衬底加热室1705；以及进行沉积的沉积室1706a、沉积室1706b及沉积室1706c。沉积室1706a、沉积室1706b和沉积室1706c中的全部或一部分可以采用上述溅射装置101。
另外，如图23所示，也可以设置多个盒式接口1761(在图23中为三个)。
大气一侧的衬底传送室1702与装载闭锁室1703a以及卸载闭锁室1703b连接，装载闭锁室1703a以及卸载闭锁室1703b与传送室1704连接，传送室1704与衬底加热室1705、沉积室1706a、沉积室1706b以及沉积室1706c连接。
在各腔室的连接部设置有闸阀1764，可以独立地控制除了大气一侧的衬底供应室1701及大气一侧的衬底传送室1702以外的各腔室的压力。大气一侧的衬底传送室1702及传送室1704分别具有传送机器人1763a及传送机器人1763b，由此可以传送衬底。
衬底加热室1705优选兼作等离子体腔室。沉积装置1700可以在处理与处理之间以不暴露于大气的方式传送衬底，由此可以抑制大气等带来的杂质附着到衬底上。另外，可以自由地决定沉积、加热处理等的顺序。传送室、沉积室、装载闭锁室、卸载闭锁室以及衬底加热室的结构不局限于上述结构，可以根据设置它们的空间或工序条件适当地决定。
接着，图24A至图24C示出沿着图23所示的沉积装置1700的点划线X1-X2、点划线Y1-Y2及点划线Y2-Y3的截面。
图24A示出衬底加热室1705和传送室1704的截面，衬底加热室1705具有能够收纳衬底的多个加热载台1765。图24A示出设置有七个加热载台1765的结构，但是不局限于此，也可以设置一个以上且少于七个或八个以上的加热载台。通过增加加热载台1765的个数，可以同时对多个衬底进行加热处理，所以可以提高生产率。衬底加热室1705通过阀与真空泵1770连接。作为真空泵1770，例如可以使用干燥泵、机械增压泵等。
作为衬底加热室1705，例如也可以利用电阻发热体进行加热。或者，作为加热机构，也可以使用来自被加热的气体等的介质的热传导或热辐射。例如，可以使用GRTA(GasRapid Thermal Anneal：气体快速热退火)、LRTA(Lamp Rapid Thermal Anneal：灯快速热退火)等RTA(Rapid Thermal Anneal：快速热退火)。LRTA通过卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯、高压汞灯等的灯发射的光(电磁波)的辐射来加热被处理物。GRTA利用高温气体进行加热处理。作为气体使用惰性气体。
衬底加热室1705通过质量流量控制器1780与精制器1781连接。注意，虽然根据气体种类的数目决定质量流量控制器1780和精制器1781的数目，但是为了便于理解只示出一个质量流量控制器1780和一个精制器。作为引入到衬底加热室1705中的气体，可以使用露点为-80℃以下，优选为-100℃以下的气体，例如可以使用氧气体、氮气体及稀有气体(氩气体等)。
传送室1704具有传送机器人1763b。传送机器人1763b具有多个可动部以及保持衬底的臂部，由此能够将衬底传送到各腔室。传送室1704通过阀与真空泵1770以及低温泵1771连接。通过采用上述结构，在传送室1704内的压力为大气压至低真空或中真空(0.1Pa至几百Pa左右)时可以使用真空泵1770进行排气，然后切换阀，在传送室1704内的压力为中真空至高真空或超高真空(0.1Pa至1×10-7Pa)时可以使用低温泵1771进行排气。
例如也可以使两个以上的低温泵1771与传送室1704并联连接。通过采用上述结构，即使一个低温泵在进行再生中也可以使用其他的低温泵进行排气。注意，上述再生是指释放在低温泵中积存的分子(或原子)的处理。当低温泵积存过多分子(或原子)时其排气能力降低，由此定期进行再生。
图24B示出沉积室1706b、传送室1704、装载闭锁室1703a的截面。
在此，参照图24B对各沉积室进行详细说明。注意，关于各沉积室的结构，可以参照图21所示的溅射装置101的说明并与此后的说明适当地组合。图24B所示的沉积室1706b包括靶材100、衬底载台170、设置在靶材与衬底载台之间的准直器150。在此，在衬底载台170上设置有衬底。虽然未图示，但是衬底载台170也可以具备保持衬底的衬底保持机构或从背面对衬底进行加热的背面加热器等。
沉积室1706b通过气体加热机构1782与质量流量控制器1780连接，气体加热机构1782通过质量流量控制器1780与精制器1781连接。利用气体加热机构1782可以将沉积气体加热为40℃以上且400℃以下，优选为50℃以上且200℃以下。注意，虽然根据气体种类的数目决定气体加热机构1782、质量流量控制器1780和精制器1781的数目，但是为了便于理解只示出一个气体加热机构1782、一个质量流量控制器1780和一个精制器1781。作为沉积气体，优选使用露点为-80℃以下，优选为-100℃以下的气体。
在沉积室1706b中，也可以设置平行平板型溅射装置、离子束溅射装置。
当在气体引入口的附近设置精制器时，将从精制器1781到沉积室1706b的管道的长度设定为10m以下，优选为5m以下，更优选为1m以下。通过将管道的长度设定为10m以下、5m以下或1m以下，可以根据管道长度减少来自管道的释放气体的影响。再者，气体的管道优选使用内部由氟化铁、氧化铝或氧化铬等覆盖的金属管道。例如与SUS316L-EP管道相比，上述管道所释放的包含杂质的气体的量少，而可以降低杂质混入沉积气体等。作为管道的接头，优选使用高性能超小型金属垫片接头(UPG接头)。通过使用金属构成管道的全部，与使用树脂等的情况相比，可以降低所产生的释放气体及外部泄漏的影响，所以是优选的。
沉积室1706b通过阀与涡轮分子泵1772以及真空泵1770连接。沉积室1706b优选包括低温冷阱。
低温冷阱1751是能够吸附水等的熔点较高的分子(或原子)的机构。涡轮分子泵1772能够稳定地排出大分子(或原子)且维修频率低，因此在生产率上占有优势，但是排氢、排水的能力较低。于是，为了提高排出水等的能力，采用低温冷阱1751与沉积室1706b连接的结构。低温冷阱1751的制冷机的温度为100K以下，优选为80K以下。当低温冷阱1751具有多个制冷机时，通过使每个制冷机的温度为不同，可以高效率地进行排气，所以是优选的。例如，可以将第一格的制冷机的温度设定为100K以下，将第二格的制冷机的温度设定为20K以下。
沉积室1706b的排气方法不局限于上述方法，也可以与上述传送室1704的排气方法(利用低温泵及真空泵的排气方法)是同样的。当然，传送室1704的排气方法也可以与沉积室1706b(利用涡轮分子泵及真空泵的排气方法)是同样的。
优选将上述传送室1704、衬底加热室1705和沉积室1706b的背压(全压)以及各气体分子(原子)的分压设定为如下。尤其是，因为有可能杂质混入到形成的膜中，所以需要注意沉积室1706b的背压以及各气体分子(原子)的分压。
上述各腔室的背压(全压)为1×10-4Pa以下，优选为3×10-5Pa以下，更优选为1×10-5Pa以下。上述各腔室的质量电荷比(m/z)是18的气体分子(原子)的分压为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。另外，上述各腔室的m/z是28的气体分子(原子)的分压为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。上述各腔室的m/z是44的气体分子(原子)的分压为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。
真空腔室内的全压及分压可以使用质量分析器测量。例如，使用由ULVAC,Inc.制造的四极质量分析器(也称为Q-mass)Qulee CGM-051即可。
优选的是上述传送室1704、衬底加热室1705及沉积室1706b的外部泄漏及内部泄漏少。
例如，上述传送室1704、衬底加热室1705及沉积室1706b的泄漏率为3×10-6Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。m/z是18的气体分子(原子)的泄漏率为1×10-7Pa·m3/s以下，优选为3×10-8Pa·m3/s以下。m/z是28的气体分子(原子)的泄漏率为1×10-5Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。m/z是44的气体分子(原子)的泄漏率为3×10-6Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。
泄漏率可以根据利用上述质量分析器测量出的全压及分压算出。
泄漏率取决于外部泄漏及内部泄漏。外部泄漏是指气体通过微小的孔或密封不良等从真空系统的外部流入的现象。内部泄漏起因于通过真空系统中的阀等隔板的泄漏或来自内部构件的释放气体。为了将泄漏率设定为上述数值以下，需要从外部泄漏及内部泄漏的两个方面采取措施。
例如，优选使用金属垫片对沉积室1706b的开闭部分进行密封。金属垫片优选使用由氟化铁、氧化铝或氧化铬覆盖的金属。金属垫片的紧密性比O形环高，因此可以降低外部泄漏。通过利用钝态的由氟化铁、氧化铝、氧化铬等覆盖的金属，可以抑制从金属垫片释放的包含杂质的释放气体，由此可以降低内部泄漏。
作为构成沉积装置1700的构件，使用包含杂质的释放气体少的铝、铬、钛、锆、镍或钒。也可以使用上述构件覆盖含有铁、铬及镍等的合金。含有铁、铬及镍等的合金具有刚性、耐热且适于加工。在此，通过进行抛光等减少构件表面的凹凸以缩小表面积，可以减少释放气体。
或者，也可以使用氟化铁、氧化铝、氧化铬等覆盖上述沉积装置1700的构件。
优选沉积装置1700的构件尽量只由金属构成，例如当设置由石英等构成的观察窗(viewing window)等时，为了抑制释放气体，优选由较薄的氟化铁、氧化铝或氧化铬等覆盖观察窗的表面。
存在于沉积室内的附着物附着于内壁等，因此不影响到沉积室的压力，但是该附着物成为对沉积室进行排气时产生的气体释放的原因。因此，虽然泄漏率与排气速度不相关，但是使用排气能力高的泵尽量地使存在于沉积室内的附着物脱离并预先进行排气是十分重要的。为了促进附着物的脱离，也可以对沉积室进行烘烤。通过进行烘烤，可以将附着物的脱离速度提高10倍左右。烘烤以100℃以上且450℃以下的温度进行即可。此时，通过一边将惰性气体引入沉积室一边去除附着物，可以进一步提高仅通过排气不容易脱离的水等的脱离速度。通过将惰性气体加热至与烘烤温度相同程度的温度，可以进一步提高附着物的脱离速度。这里，作为惰性气体优选使用稀有气体。根据沉积的膜的种类，也可以使用氧等代替惰性气体。例如，当进行氧化物的沉积时，有时优选使用氧化物的主要成分的氧。
另外，优选通过使用被加热的稀有气体等惰性气体或氧等提高沉积室内的压力，并在经过一定时间之后再次对沉积室进行排气处理。可以由被加热的气体使沉积室内的附着物脱离，由此可以减少存在于沉积室内的杂质。在将该处理反复进行2次以上且30次以下，优选为5次以上且15次以下时，可以获得有效的效果。具体而言，通过引入40℃以上且400℃以下，优选为50℃以上且200℃以下的惰性气体或氧等，可以在1分钟至300分钟，优选为5分钟至120分钟的期间将沉积室内的压力保持为0.1Pa以上且10kPa以下，优选为1Pa以上且1kPa以下，更优选为5Pa以上且100Pa以下。然后，对沉积室内部进行排气5分钟至300分钟，优选为10分钟至120分钟。
另外，通过进行伪沉积也可以进一步提高附着物的脱离速度。伪沉积是指通过溅射法等对伪衬底进行沉积以在伪衬底上及沉积室内壁沉积膜，来将沉积室内的杂质及沉积室内壁的附着物封闭在膜中。作为伪衬底优选使用释放气体少的衬底。通过进行伪沉积可以降低后面沉积的膜中的杂质浓度。另外，可以与沉积室的烘烤同时进行伪沉积。
接着，说明图24B所示的传送室1704和装载闭锁室1703a以及图24C所示的大气一侧的衬底传送室1702和大气一侧的衬底供应室1701的详细结构。图24C示出大气一侧的衬底传送室1702和大气一侧的衬底供应室1701的截面。
关于图24B所示的传送室1704，参照图24A所示的传送室1704的记载。
装载闭锁室1703a具有衬底传送载台1752。当装载闭锁室1703a的压力从减压上升到大气压时，衬底传送载台1752从设置在大气一侧的衬底传送室1702中的传送机器人1763a接收衬底。然后，在对装载闭锁室1703a进行抽空而处于减压状态之后，设置在传送室1704中的传送机器人1763b从衬底传送载台1752接收衬底。
装载闭锁室1703a通过阀与真空泵1770以及低温泵1771连接。关于真空泵1770、低温泵1771等排气系统的连接方法，可以参照传送室1704的连接方法，所以这里省略说明。图23所示的卸载闭锁室1703b可以采用与装载闭锁室1703a相同的结构。
大气一侧的衬底传送室1702具有传送机器人1763a。通过传送机器人1763a可以进行盒式接口1761和装载闭锁室1703a之间的衬底的递送。也可以在大气一侧的衬底传送室1702、大气一侧的衬底供应室1701的上方设置用来抑制尘屑或微粒的进入的机构如HEPA过滤器(High Efficiency Particulate Air Filter：高效空气净化器)等。
大气一侧的衬底供应室1701具有多个盒式接口1761。盒式接口1761可以收纳多个衬底。
靶材的表面温度为100℃以下，优选为50℃以下，更优选为室温程度(典型的是25℃)。对应大面积衬底的溅射装置大多使用大面积的靶材。但是，没有接缝地制造具有对应大面积的尺寸的靶材是困难的。在实际制造时，将多个靶材以尽量没有间隙的方式排列成较大的形状，但是无论怎样总会有微小的间隙。当靶材的表面温度升高时，有时锌等从该微小的间隙挥发，导致间隙渐渐变大。当间隙变大时，有时用于垫板及粘合用金属也被溅射，这成为导致杂质浓度变高的主要原因。因此，优选充分冷却靶材。
具体而言，作为垫板使用具有高导电性及高散热性的金属(具体的是铜)。通过在垫板内形成水路并使充分量的冷却水流过水路，可以高效率地冷却靶材。
当靶材含有锌时，通过在氧气体气氛下进行沉积，等离子体损伤减轻，由此可以获得不容易发生锌挥发的氧化物半导体。
通过使用上述沉积装置，可以抑制杂质混入所形成的膜中。
实施方式10
<制造装置>
下面，对本发明的一个方式的进行高密度等离子体处理的制造装置进行说明。
首先，参照图25、图26及图27对制造半导体装置等时杂质的混入少的制造装置的结构进行说明。
图25是示意性地示出单片式多室制造装置2700的俯视图。制造装置2700包括：具备用来收纳衬底的盒式接口2761和用来进行衬底对准的对准接口2762的大气一侧的衬底供应室2701；从大气一侧的衬底供应室2701传送衬底的大气一侧的衬底传送室2702；进行衬底的搬入且将腔室内的压力从大气压切换为减压或从减压切换为大气压的装载闭锁室2703a；进行衬底的搬出且将腔室内的压力从减压切换为大气压或从大气压切换为减压的卸载闭锁室2703b；进行真空中的衬底的传送的传送室2704；腔室2706a；腔室2706b；腔室2706c；以及腔室2706d。
大气一侧的衬底传送室2702与装载闭锁室2703a以及卸载闭锁室2703b连接，装载闭锁室2703a以及卸载闭锁室2703b与传送室2704连接，传送室2704与腔室2706a、腔室2706b、腔室2706c及腔室2706d连接。
在各腔室的连接部设置有闸阀GV，可以独立地将除了大气一侧的衬底供应室2701及大气一侧的衬底传送室2702以外的各腔室保持为真空状态。另外，大气一侧的衬底传送室2702中设置有传送机器人2763a，传送室2704中设置有传送机器人2763b。可以由传送机器人2763a及传送机器人2763b在制造装置2700内传送衬底。
传送室2704及腔室2706a至2706d的背压(全压)例如为1×10-4Pa以下，优选为3×10-5Pa以下，更优选为1×10-5Pa以下。传送室2704及腔室2706a至2706d的质量电荷比(m/z)是18的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。另外，传送室2704及腔室2706a至2706d的m/z是28的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。传送室2704及腔室2706a至2706d的m/z是44的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。
传送室2704及腔室2706a至2706d内的全压及分压可以使用质量分析器测量。例如，使用由ULVAC,Inc.制造的四极质量分析器(也称为Q-mass)Qulee CGM-051即可。
另外，传送室2704及腔室2706a至2706d优选具有外部泄漏或内部泄漏少的结构。例如，传送室2704及腔室2706a至2706d的泄漏率为3×10-6Pa·m3/s以下，优选为1×10- 6Pa·m3/s以下。另外，例如，m/z是18的气体分子(原子)的泄漏率为1×10-7Pa·m3/s以下，优选为3×10-8Pa·m3/s以下。例如，m/z是28的气体分子(原子)的泄漏率为1×10-5Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。例如，m/z是44的气体分子(原子)的泄漏率为3×10-6Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。
泄漏率可以根据利用上述质量分析器测量出的全压及分压算出。泄漏率取决于外部泄漏及内部泄漏。外部泄漏是指气体通过微小的孔或密封不良等从真空系统的外部流入的现象。内部泄漏起因于通过真空系统中的阀等隔板的泄漏或来自内部构件的释放气体。为了将泄漏率设定为上述数值以下，需要从外部泄漏及内部泄漏的两个方面采取措施。
例如，优选使用金属垫片对传送室2704及腔室2706a至2706d的开闭部分进行密封。金属垫片优选使用由氟化铁、氧化铝或氧化铬覆盖的金属。金属垫片的紧密性比O形环高，因此可以降低外部泄漏。通过利用钝态的由氟化铁、氧化铝、氧化铬等覆盖的金属，可以抑制从金属垫片释放的包含杂质的释放气体，由此可以降低内部泄漏。
作为构成制造装置2700的构件，使用包含杂质的释放气体少的铝、铬、钛、锆、镍或钒。也可以使用上述构件覆盖含有铁、铬及镍等的合金。含有铁、铬及镍等的合金具有刚性，耐热且适于加工。在此，通过进行抛光等减少构件表面的凹凸以缩小表面积，可以减少释放气体。
或者，也可以使用氟化铁、氧化铝、氧化铬等覆盖上述制造装置2700的构件。
优选制造装置2700的构件尽量只由金属构成，例如当设置由石英等构成的观察窗(viewing window)等时，为了抑制释放气体，优选由较薄的氟化铁、氧化铝或氧化铬等覆盖观察窗的表面。
存在于传送室2704及腔室2706a至2706d的附着物附着于内壁等，因此不影响到传送室2704及腔室2706a至2706d的压力，但是该附着物成为对传送室2704及腔室2706a至2706d进行排气时产生的气体释放的原因。因此，虽然泄漏率与排气速度不相关，但是使用排气能力高的泵尽量地使存在于传送室2704及腔室2706a至2706d内的附着物脱离并预先进行排气是十分重要的。为了促进附着物的脱离，也可以对传送室2704及腔室2706a至2706d进行烘烤。通过进行烘烤，可以将附着物的脱离速度提高10倍左右。烘烤以100℃以上且450℃以下的温度进行即可。此时，通过一边将惰性气体引入传送室2704及腔室2706a至2706d一边去除附着物，可以进一步提高仅通过排气不容易脱离的水等的脱离速度。通过将所引入的惰性气体加热至与烘烤温度相同程度的温度，可以进一步提高附着物的脱离速度。这里，作为惰性气体优选使用稀有气体。
另外，优选通过引入被加热的稀有气体等惰性气体或氧等提高传送室2704及腔室2706a至2706d内的压力，并在经过一定时间之后再次对传送室2704及腔室2706a至2706d进行排气处理。可以由被加热的气体的引入使传送室2704及腔室2706a至2706d内的附着物脱离，由此可以减少存在于传送室2704及腔室2706a至2706d内的杂质。在将该处理反复进行2次以上且30次以下，优选为5次以上且15次以下时，可以获得有效的效果。具体而言，通过引入40℃以上且400℃以下，优选为50℃以上且200℃以下的惰性气体或氧等，可以在1分钟至300分钟，优选为5分钟至120分钟的期间将传送室2704及腔室2706a至2706d内的压力保持为0.1Pa以上且10kPa以下，优选为1Pa以上且1kPa以下，更优选为5Pa以上且100Pa以下。然后，对传送室2704及腔室2706a至2706d进行排气5分钟至300分钟，优选为10分钟至120分钟。
接着，参照图26所示的截面示意图对腔室2706b及腔室2706c进行说明。
腔室2706b及腔室2706c例如是能够对被处理物进行高密度等离子体处理的腔室。注意，腔室2706b与腔室2706c的不同之处仅在于进行高密度等离子体处理时的气氛。其他结构都是共同的，因此在下面一并进行说明。
腔室2706b及腔室2706c包括缝隙天线板2808、电介质板2809、衬底载台2812以及排气口2819。另外，在腔室2706b及腔室2706c的外侧等设置有气体供应源2801、阀2802、高频产生器2803、波导管2804、模式转换器2805、气体管2806、波导管2807、匹配器(matchingbox)2815、高频电源2816、真空泵2817以及阀2818。
高频产生器2803通过波导管2804与模式转换器2805连接。模式转换器2805通过波导管2807与缝隙天线板2808连接。缝隙天线板2808与电介质板2809接触地配置。另外，气体供应源2801通过阀2802与模式转换器2805连接。并且，通过穿过模式转换器2805、波导管2807及电介质板2809的气体管2806对腔室2706b及腔室2706c传送气体。另外，真空泵2817能够通过阀2818及排气口2819从腔室2706b及腔室2706c排出气体等。另外，高频电源2816通过匹配器2815与衬底载台2812连接。
衬底载台2812能够保持衬底2811。例如，能够利用静电或机械性地保持衬底2811。另外，还能够用作被供应来自高频电源2816的电力的电极。另外，衬底载台2812内部包括加热机构2813，其能够对衬底2811进行加热。
作为真空泵2817，例如可以使用干燥泵、机械增压泵、离子泵、钛升华泵、低温泵或涡轮分子泵等。另外，除了真空泵2817以外，还可以使用低温冷阱。当使用低温泵及低温冷阱时，可以高效地排出水，所以是特别优选的。
作为加热机构2813，例如使用利用电阻发热体等进行加热的加热机构即可。或者，也可以使用利用被加热的气体等的介质的热传导或热辐射来进行加热的加热机构。例如，可以使用GRTA、LRTA等RTA。GRTA利用高温气体进行加热处理。作为气体使用惰性气体。
另外，气体供应源2801也可以通过质量流量控制器与精制器连接。作为气体，优选使用露点为-80℃以下，优选为-100℃以下的气体。例如，使用氧气体、氮气体及稀有气体(氩气体等)即可。
作为电介质板2809，例如使用氧化硅(石英)、氧化铝(alumina)或氧化钇(yttria)等即可。另外，也可以在电介质板2809的表面另外形成保护层。作为保护层，使用氧化镁、氧化钛、氧化铬、氧化锆、氧化铪、氧化钽、氧化硅、氧化铝或氧化钇等即可。由于电介质板2809将会暴露于后面描述的高密度等离子体2810的尤其是高密度的区域，所以通过设置保护层可以缓解损伤。其结果是，可以抑制处理时的微粒的增加等。
高频产生器2803例如能够产生0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下、2.2GHz以上且2.8GHz以下的微波。由高频产生器2803产生的微波通过波导管2804被传送到模式转换器2805。在模式转换器2805中，以TE模式传送的微波被转换为TEM模式。并且，微波通过波导管2807被传送到缝隙天线板2808。在缝隙天线板2808中设置有多个缝隙孔，微波穿过该缝隙孔及电介质板2809。并且，在电介质板2809下方产生电场，由此可以生成高密度等离子体2810。在高密度等离子体2810中，存在对应于从气体供应源2801供应的气体种类的离子及自由基。例如，存在氧自由基或氮自由基等。
此时，在高密度等离子体2810中生成的离子及自由基可以改变衬底2811上的膜等的性质。此外，有时优选使用高频电源2816对衬底2811施加偏压。作为高频电源2816，例如使用13.56MHz、27.12MHz等频率的RF电源即可。通过对衬底施加偏压，可以使高密度等离子体2810中的离子高效地到达衬底2811上的膜等的开口深处。
例如，在腔室2706b中，通过从气体供应源2801引入氧可以利用高密度等离子体2810进行氧自由基处理，而在腔室2706c中，通过从气体供应源2801引入氮可以利用高密度等离子体2810进行氮自由基处理。
接着，参照图27所示的截面示意图对腔室2706a及腔室2706d进行说明。
腔室2706a及腔室2706d例如能够对被处理物进行电磁波照射。注意，腔室2706a与腔室2706d的不同之处仅在于电磁波的种类。由于其他结构都是共同的，所以在下面一并进行说明。
腔室2706a及腔室2706d包括一或多个灯2820、衬底载台2825、气体引入口2823以及排气口2830。另外，在腔室2706a及腔室2706d外等设置有气体供应源2821、阀2822、真空泵2828以及阀2829。
气体供应源2821通过阀2822与气体引入口2823连接。真空泵2828通过阀2829与排气口2830连接。灯2820与衬底载台2825相对地配置。衬底载台2825能够保持衬底2824。另外，衬底载台2825在其内部包括加热机构2826，并能够对衬底2824进行加热。
作为灯2820，例如使用能够发射可见光或紫外光等的电磁波的光源即可。例如，使用能够发射在10nm以上且2500nm以下、500nm以上且2000nm以下、40nm以上且340nm以下的波长范围内具有峰值的电磁波的光源即可。
例如，作为灯2820使用卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等光源即可。
例如，从灯2820发射的电磁波的一部分或全部被衬底2824吸收，由此可以改变衬底2824上的膜等的性质。例如，可以生成或减少缺陷或者去除杂质等。另外，通过在加热衬底2824的同时进行电磁波的发射，可以高效地生成或减少缺陷或者去除杂质等。
或者，例如，也可以利用从灯2820发射的电磁波使衬底载台2825发热，由此对衬底2824进行加热。此时，衬底载台2825内部也可以没有加热机构2826。
关于真空泵2828，参照关于真空泵2817的记载。另外，关于加热机构2826，参照关于加热机构2813的记载。另外，关于气体供应源2821，参照关于气体供应源2801的记载。
通过使用上述制造装置，能够在抑制杂质混入被处理物的同时改变膜的性质等。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式11
<氧化物半导体的结构>
下面，对氧化物半导体的结构进行说明。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。非单晶氧化物半导体的例子包括：CAAC-OS(c-axis aligned crystalline oxide semiconductor：c轴取向结晶氧化物半导体)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor：纳米晶氧化物半导体)、a-like OS(amorphous like oxide semiconductor)以及非晶氧化物半导体。
从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶氧化物半导体。结晶氧化物半导体的例子包括：单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及nc-OS。
已知：非晶结构一般被定义为处于亚稳态并没有被固定化，具有各向同性而不具有不均匀结构。换言之，非晶结构的键角不固定，其具有短程有序性而不具有长程有序性。
这意味着不能将实质上稳定的氧化物半导体称为完全非晶(completelyamorphous)氧化物半导体。另外，不能将不具有各向同性的氧化物半导体(例如，在微小区域中具有周期结构的氧化物半导体)称为完全非晶氧化物半导体。注意，a-like OS在微小区域中具有周期结构，但是同时具有空洞(void)并具有不稳定结构。因此，a-like OS具有近于非晶氧化物半导体的物性。
<CAAC-OS>
首先，对CAAC-OS进行说明。
CAAC-OS是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半导体之一。
在利用透射电子显微镜(TEM：transmission electron microscope)而得到的CAAC-OS的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，观察到多个颗粒。然而，在高分辨率TEM图像中，观察不到颗粒与颗粒之间的明确的边界，即晶界(grain boundary)。因此，在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。
下面，对利用TEM观察的CAAC-OS进行说明。图28A示出从大致平行于样品面的方向观察所得到的CAAC-OS的截面的高分辨率TEM图像。利用球面像差校正(sphericalaberration corrector)功能得到该高分辨率TEM图像。将利用球面像差校正功能所得到的高分辨率TEM图像特别称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式会社制造的原子分辨率分析型电子显微镜JEM-ARM200F得到Cs校正高分辨率TEM图像。
图28B是图28A中的区域(1)的放大Cs校正高分辨率TEM图像。图28B示出在颗粒中金属原子排列为层状。各金属原子层具有反映了形成CAAC-OS的面(下面，该面也称为形成面)或CAAC-OS的顶面的凸凹的配置，并以平行于CAAC-OS的形成面或顶面的方式排列。
如图28B所示，CAAC-OS具有特有的原子排列。在图28C中，以辅助线示出特有的原子排列。图28B和图28C示出颗粒的尺寸为1nm以上或者3nm以上并且由颗粒与颗粒之间的倾斜产生的空隙的尺寸为0.8nm左右。因此，也可以将颗粒称为纳米晶(nc：nanocrystal)。注意，也可以将CAAC-OS称为具有CANC(c-axis aligned nanocrystals：c轴取向纳米晶)的氧化物半导体。
在此，根据Cs校正高分辨率TEM图像，将衬底5120上的CAAC-OS的颗粒5100的配置示意性地表示为推积砖块或块体的结构(参照图28D)。在图28C中观察到的颗粒倾斜的部分相当于图28D所示的区域5161。
图29A示出从大致垂直于样品面的方向观察所得到的CAAC-OS的平面的Cs校正高分辨率TEM图像。图29B、图29C和图29D分别是图29A中的区域(1)、区域(2)和区域(3)的放大Cs校正高分辨率TEM图像。图29B、图29C和图29D示出在颗粒中金属原子排列为三角形状、四角形状或六角形状。但是，在不同的颗粒之间金属原子的排列没有规律性。
接着，说明使用X射线衍射(XRD：X-Ray diffraction)进行分析的CAAC-OS。例如，当利用out-of-plane法对包含InGaZnO4结晶的CAAC-OS的结构进行分析时，如图30A所示，在衍射角(2θ)为31°附近时出现峰值。该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS中的结晶具有c轴取向性，并且该c轴朝向大致垂直于CAAC-OS的形成面或顶面的方向。
注意，在利用out-of-plane法的CAAC-OS的结构分析中，除了2θ为31°附近的峰值以外，有时在2θ为36°附近时也出现峰值。2θ为36°附近的峰值表示CAAC-OS的一部分中包含不具有c轴取向性的结晶。优选的是，在利用out-of-plane法分析的CAAC-OS中，在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
另一方面，在利用从大致垂直于c轴的方向使X射线入射到样品的in-plane法的CAAC-OS的结构分析中，在2θ为56°附近时出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在CAAC-OS中，当将2θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)时，如图30B所示，观察不到明确的峰值。相比之下，在InGaZnO4的单晶氧化物半导体中，当将2θ固定为56°附近来进行φ扫描时，如图30C所示，观察到来源于相等于(110)面的结晶面的六个峰值。因此，使用XRD的结构分析表示CAAC-OS中的a轴和b轴的取向没有规律性。
接着，说明利用电子衍射进行分析的CAAC-OS。例如，当对包含InGaZnO4结晶的CAAC-OS在平行于样品面的方向上入射束径为300nm的电子束时，可以获得图31A所示的衍射图案(也称为选区透射电子衍射图案)。在该衍射图案中包含起因于InGaZnO4结晶的(009)面的斑点。因此，电子衍射还表示CAAC-OS所包含的颗粒具有c轴取向性，并且该c轴朝向大致垂直于CAAC-OS的形成面或顶面的方向。另一方面，图31B示出对相同的样品在垂直于样品面的方向上入射束径为300nm的电子束而得到的衍射图案。如图31B所示，观察到环状的衍射图案。因此，电子衍射还表示CAAC-OS所包含的颗粒的a轴和b轴不具有取向性。可以认为图31B中的第一环起因于InGaZnO4结晶的(010)面和(100)面等。可以认为图31B中的第二环起因于(110)面等。
如上所述，CAAC-OS是结晶性高的氧化物半导体。氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低。这意味着CAAC-OS的杂质及缺陷(例如，氧空位)少。
另外，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅或过渡金属元素。例如，与氧的键合力比包含在氧化物半导体中的金属元素强的硅等元素会从氧化物半导体中夺取氧，由此打乱氧化物半导体的原子排列，导致结晶性下降。由于铁或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体的原子排列，导致结晶性下降。
包含杂质或缺陷的氧化物半导体的特性有时因光或热等会发生变动。例如，包含于氧化物半导体的杂质有时会成为载流子陷阱或载流子发生源。另外，氧化物半导体中的氧空位有时会成为载流子陷阱或者在其俘获氢时成为载流子发生源。
杂质及氧空位少的CAAC-OS是载流子密度低的氧化物半导体(具体而言，低于8×1011个/cm3，优选低于1×1011个/cm3，更优选低于1×1010个/cm3且为1×10-9个/cm3以上)。将这样的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。CAAC-OS的杂质浓度和缺陷态密度低。因此，可以将CAAC-OS称为具有稳定特性的氧化物半导体。
<nc-OS>
接着说明nc-OS。
在nc-OS的高分辨率TEM图像中有能够观察到结晶部的区域和观察不到明确的结晶部的区域。在大多情况下，nc-OS所包含的结晶部的尺寸为1nm以上且10nm以下或1nm以上且3nm以下。注意，有时将其结晶部的尺寸大于10nm且为100nm以下的氧化物半导体称为微晶氧化物半导体。例如，在nc-OS的高分辨率TEM图像中，有时无法明确地观察到晶界。注意，纳米晶的来源有可能与CAAC-OS中的颗粒相同。因此，下面有时将nc-OS的结晶部称为颗粒。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。nc-OS在不同的颗粒之间没有结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，根据分析方法，nc-OS与a-like OS或非晶氧化物半导体没有差别。例如，当利用使用其束径比颗粒大的X射线的out-of-plane法对nc-OS进行分析时，检测不到表示结晶面的峰值。此外，在使用其束径比颗粒大(例如，50nm以上)的电子射线对nc-OS进行电子衍射时，观察到类似光晕图案的衍射图案。另一方面，在照射其束径近于颗粒或者比颗粒小的电子射线时，在nc-OS的纳米束电子衍射中观察到斑点。另外，在nc-OS的纳米束电子衍射图案中，有时观察到圆圈的(环状的)亮度高的区域。在nc-OS的纳米束电子衍射图案中，有时在环状的区域内还观察到多个斑点。
如此，由于在颗粒(纳米晶)之间结晶取向都没有规律性，所以也可以将nc-OS称为包含RANC(random aligned nanocrystals：无规取向纳米晶)的氧化物半导体或包含NANC(non-aligned nanocrystals：无取向纳米晶)的氧化物半导体。
nc-OS是规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS的缺陷态密度比a-like OS及非晶氧化物半导体低。注意，在nc-OS中的不同的颗粒之间没有结晶取向的规律性。所以，nc-OS的缺陷态密度比CAAC-OS高。
<a-like OS>
a-like OS具有介于nc-OS与非晶氧化物半导体之间的结构。
在a-like OS的高分辨率TEM图像中有时观察到空洞。另外，在高分辨率TEM图像中，有明确地观察到结晶部的区域和观察不到结晶部的区域。
由于a-like OS包含空洞，所以其结构不稳定。为了证明与CAAC-OS及nc-OS相比a-like OS具有不稳定的结构，下面示出电子照射所导致的结构变化。
作为进行电子照射的样品，准备a-like OS(记载为样品A)、nc-OS(记载为样品B)和CAAC-OS(记载为样品C)。每个样品都是In-Ga-Zn氧化物。
首先，取得各样品的高分辨率截面TEM图像。该高分辨率截面TEM图像表示每个样品都具有结晶部。
注意，如下那样决定将哪个部分作为结晶部。已知InGaZnO4结晶的单位晶格具有包括三个In-O层和六个Ga-Zn-O层的九个层在c轴方向上以层状层叠的结构。这些靠近的层的间隔与(009)面的晶格表面间隔(也称为d值)是相等的，由结晶结构分析求出其值为0.29nm。由此，可以将晶格条纹的间隔为0.28nm以上且0.30nm以下的部分作为InGaZnO4结晶部。每个晶格条纹对应于InGaZnO4结晶的a-b面。
图32示出各样品的结晶部(22个部分至45个部分)的平均尺寸的变化。注意，结晶部尺寸对应于上述晶格条纹的长度。图32表示：a-like OS中的结晶部根据电子的累积照射量逐渐变大。具体而言，如图32中的(1)所示，在利用TEM的观察初期尺寸为1.2nm左右的结晶部(也称为初始晶核)在累积照射量为4.2×108e-/nm2时生长到2.6nm左右。另一方面，nc-OS和CAAC-OS在开始电子照射时到电子的累积照射量为4.2×108e-/nm2的范围内，结晶部的尺寸都没有变化。具体而言，如图32中的(2)及(3)所示，无论电子的累积照射量如何，nc-OS及CAAC-OS的平均结晶部尺寸都分别为1.4nm左右及2.1nm左右。
如此，有时电子照射引起a-like OS中的结晶部的生长。另一方面，在nc-OS和CAAC-OS中，几乎没有电子照射所引起的结晶部的生长。因此，与nc-OS及CAAC-OS相比，a-like OS具有不稳定的结构。
由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体而言，a-like OS的密度为具有相同组成的单晶氧化物半导体的78.6％以上且小于92.3％。nc-OS及CAAC-OS的密度为具有相同组成的单晶氧化物半导体的92.3％以上且小于100％。注意，难以沉积其密度小于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在原子个数比为In:Ga:Zn＝1:1:1的氧化物半导体中，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，例如，在原子个数比为In:Ga:Zn＝1:1:1的氧化物半导体中，a-like OS的密度为5.0g/cm3以上且小于5.9g/cm3。例如，在原子个数比为In:Ga:Zn＝1:1:1的氧化物半导体中，nc-OS和CAAC-OS的密度为5.9g/cm3以上且小于6.3g/cm3。
注意，有时不存在具有相同组成的单晶氧化物半导体。此时，通过以任意比例组合组成不同的单晶氧化物半导体，可以估计出相当于所希望的组成的单晶氧化物半导体的密度。可以根据组成不同的单晶氧化物半导体的组合比例使用加权平均来计算出所希望的组成的单晶氧化物半导体的密度。注意，优选尽可能减少所使用的单晶氧化物半导体的种类来计算密度。
如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化物半导体例如可以是包括非晶氧化物半导体、a-like OS、nc-OS和CAAC-OS中的两种以上的叠层膜。
实施方式12
在本实施方式中，说明利用本发明的一个方式的晶体管等的半导体装置的电路的一个例子。
<CMOS反相器>
图33A所示的电路图示出所谓的CMOS反相器的结构，其中使p沟道晶体管2200与n沟道晶体管2100串联连接，并使各栅极连接。
〈半导体装置的结构1>
图34是对应于图33A的半导体装置的截面图。图34所示的半导体装置包括晶体管2200以及晶体管2100。晶体管2100配置于晶体管2200的上方。注意，作为晶体管2100可以使用上述实施方式所记载的晶体管。因此，关于晶体管2100，可以适当地参照上述晶体管的记载。
图34所示的晶体管2200是使用半导体衬底450的晶体管。晶体管2200包括半导体衬底450中的区域472a、半导体衬底450中的区域472b、绝缘体462以及导电体454。
在晶体管2200中，区域472a及区域472b具有源区域及漏区域的功能。另外，绝缘体462具有栅极绝缘体的功能。另外，导电体454具有栅电极的功能。因此，能够由施加到导电体454的电位控制沟道形成区域的电阻。也就是说，能够由施加到导电体454的电位控制区域472a与区域472b之间的导通/非导通。
作为半导体衬底450，例如可以使用由硅或锗等构成的单一材料半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的半导体衬底等。优选的是，作为半导体衬底450使用单晶硅衬底。
作为半导体衬底450使用包含赋予n型导电性的杂质的半导体衬底。注意，作为半导体衬底450，也可以使用包含赋予p型导电性的杂质的半导体衬底。此时，在形成晶体管2200的区域中配置包含赋予n型导电性的杂质的阱，即可。或者，半导体衬底450也可以为i型。
半导体衬底450的顶面优选具有(110)面。由此，能够提高晶体管2200的通态特性。
区域472a及区域472b是包含赋予p型导电性的杂质的区域。由此，晶体管2200具有p沟道型的结构。
注意，晶体管2200与邻接的晶体管被区域460等隔开。区域460具有绝缘性。
图34所示的半导体装置包括绝缘体464、绝缘体466、绝缘体468、导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体474a、导电体474b、导电体474c、导电体496a、导电体496b、导电体496c、导电体496d、导电体498a、导电体498b、导电体498c、绝缘体489、绝缘体490、绝缘体492、绝缘体493、绝缘体494以及绝缘体495。
绝缘体464配置于晶体管2200上。绝缘体466配置于绝缘体464上。绝缘体468配置于绝缘体466上。绝缘体489配置于绝缘体468上。晶体管2100配置于绝缘体489上。绝缘体493配置于晶体管2100上。绝缘体494配置于绝缘体493上。
绝缘体464包括到达区域472a的开口、到达区域472b的开口以及到达导电体454的开口。导电体480a、导电体480b和导电体480c分别填充于各开口中。
绝缘体466包括到达导电体480a的开口、到达导电体480b的开口以及到达导电体480c的开口。导电体478a、导电体478b和导电体478c分别填充于各开口中。
绝缘体468包括到达导电体478b的开口以及到达导电体478c的开口。导电体476a和导电体476b分别填充于各开口中。
绝缘体489包括与晶体管2100的沟道形成区域重叠的开口、到达导电体476a的开口以及到达导电体476b的开口。导电体474a、导电体474b和导电体474c分别填充于各开口中。
导电体474a也可以具有晶体管2100的栅电极的功能。或者，例如，也可以通过对导电体474a施加预定电位，来控制晶体管2100的阈值电压等的电特性。或者，例如，也可以将导电体474a电连接到具有晶体管2100的栅电极的功能的导电体504。由此，可以增加晶体管2100的通态电流。另外，由于可以抑制穿通现象，因此可以使晶体管2100的饱和区域中的电特性稳定。注意，因为导电体474a相当于上述实施方式所示的导电体413，所以关于其详细内容，可以参照导电体413的记载。
另外，绝缘体490包括到达导电体474b的开口。注意，因为绝缘体490相当于上述实施方式所示的绝缘体402，所以关于其详细内容，可以参照绝缘体402的记载。
绝缘体495包括穿过晶体管2100的源极和漏极中的一个的导电体507b到达导电体474b的开口、到达晶体管2100的源极和漏极中的另一个的导电体507a的开口、到达晶体管2100的栅电极的导电体504的开口以及到达导电体474c的开口。注意，因为绝缘体495相当于上述实施方式所示的绝缘体410，所以关于其详细内容，可以参照绝缘体410的记载。
绝缘体493包括穿过晶体管2100的源极和漏极中的一个的导电体507b到达导电体474b的开口、到达晶体管2100的源极和漏极中的另一个的导电体507a的开口、到达晶体管2100的栅电极的导电体504的开口以及到达导电体474c的开口。导电体496a、导电体496b、导电体496c及导电体496d分别填充于各开口中。注意，设置在晶体管2100等的构成要素中的开口有时位于设置在其他构成要素中的开口之间。
绝缘体494包括到达导电体496a的开口、到达导电体496b及导电体496d的开口以及到达导电体496c的开口。导电体498a、导电体498b和导电体498c分别填充于各开口中。
作为绝缘体464、绝缘体466、绝缘体468、绝缘体489、绝缘体493及绝缘体494，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。
绝缘体464、绝缘体466、绝缘体468、绝缘体489、绝缘体493和绝缘体494中的至少一个优选包括具有阻挡氢等杂质及氧的功能的绝缘体。通过在晶体管2100的附近配置具有阻挡氢等杂质及氧的功能的绝缘体，可以使晶体管2100的电特性稳定。
作为具有阻挡氢等杂质及氧的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。
作为导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体474a、导电体474b、导电体474c、导电体496a、导电体496b、导电体496c、导电体496d、导电体498a、导电体498b及导电体498c，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用包含上述元素的合金或化合物，还可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体、包含钛及氮的导电体等。
注意，图35所示的半导体装置与图34所示的半导体装置的不同之处只在于晶体管2200的结构。因此，关于图35所示的半导体装置，参照图34所示的半导体装置的记载。具体而言，在图35所示的半导体装置中，晶体管2200为Fin型。通过使晶体管2200成为Fin型，实效沟道宽度得到增大，从而能够提高晶体管2200的通态特性。另外，由于可以增大栅电极的电场的影响，所以能够提高晶体管2200的关态特性。
另外，图36所示的半导体装置与图34所示的半导体装置的不同之处只在于晶体管2200的结构。因此，关于图36所示的半导体装置，参照图34所示的半导体装置的记载。具体而言，在图36所示的半导体装置中，晶体管2200设置在作为SOI衬底的半导体衬底450中。图36示出区域456与半导体衬底450被绝缘体452隔开的结构。通过使用SOI衬底作为半导体衬底450，可以抑制穿通现象等，所以能够提高晶体管2200的关态特性。注意，绝缘体452可以通过使半导体衬底450绝缘体化形成。例如，作为绝缘体452可以使用氧化硅。
在图34至图36所示的半导体装置中，由于使用半导体衬底形成p沟道晶体管，并在其上方形成n沟道晶体管，因此能够减少元件所占的面积。也就是说，可以提高半导体装置的集成度。另外，与使用同一半导体衬底形成n沟道晶体管及p沟道晶体管的情况相比，可以简化制造工序，所以能够提高半导体装置的生产率。另外，能够提高半导体装置的成品率。另外，p沟道晶体管有时可以省略LDD(Lightly Doped Drain)区域的形成、浅沟槽(ShallowTrench)结构的形成或弯曲设计等复杂的工序。因此，与使用半导体衬底形成n沟道晶体管的半导体装置相比，图34至图36所示的半导体装置有时能够提高生产率和成品率。
〈CMOS模拟开关>
图33B所示的电路图示出晶体管2100和晶体管2200的源极彼此连接且晶体管2100和晶体管2200的漏极彼此连接的结构。通过采用这种结构，可以将晶体管用作所谓的CMOS模拟开关。
〈存储装置1>
图37A和图37B示出半导体装置(存储装置)的一个例子，其中使用本发明的一个方式的晶体管，即便在没有电力供应的情况下也能够保持存储数据，并且对写入次数也没有限制。
图37A所示的半导体装置包括使用第一半导体的晶体管3200、使用第二半导体的晶体管3300以及电容器3400。另外，作为晶体管3300可以使用与上述晶体管2100同样的晶体管。
晶体管3300优选使用关态电流小的晶体管。晶体管3300例如可以使用包含氧化物半导体的晶体管。由于晶体管3300的关态电流小，所以可以在长期间使半导体装置的预定的节点保持存储数据。即，因为不需要刷新工作或可以使刷新工作的频率极低，所以能够实现低功耗的半导体装置。
在图37A中，第一布线3001与晶体管3200的源极电连接，第二布线3002与晶体管3200的漏极电连接。另外，第三布线3003与晶体管3300的源极和漏极中的一个电连接，第四布线3004与晶体管3300的栅极电连接。并且，晶体管3200的栅极及晶体管3300的源极和漏极中的另一个与电容器3400的一个电极电连接，第五布线3005与电容器3400的另一个电极电连接。
图37A所示的半导体装置通过具有能够保持晶体管3200的栅极的电位的特征，可以如下所示进行信息的写入、保持以及读出。
对信息的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管3300成为导通状态的电位，而使晶体管3300处于导通状态。由此，第三布线3003的电位施加到晶体管3200的栅极与电容器3400的一个电极电连接的节点FG。换言之，对晶体管3200的栅极施加预定的电荷(写入)。这里，施加赋予两种不同电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一个。然后，通过将第四布线3004的电位设定为使晶体管3300成为关闭状态的电位而使晶体管3300处于关闭状态，使节点FG保持电荷(保持)。
因为晶体管3300的关态电流较小，所以节点FG的电荷被长时间保持。
接着，对信息的读出进行说明。当在对第一布线3001施加预定的电位(恒电位)的状态下对第五布线3005施加适当的电位(读出电位)时，第二布线3002具有对应于保持在节点FG中的电荷量的电位。这是因为：在晶体管3200为n沟道晶体管的情况下，对晶体管3200的栅极施加高电平电荷时的视在阈值电压Vth_H低于对晶体管3200的栅极施加低电平电荷时的视在阈值电压Vth_L。在此，视在阈值电压是指为了使晶体管3200成为“导通状态”所需要的第五布线3005的电位。由此，通过将第五布线3005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷的情况下，若第五布线3005的电位为V0(>Vth_H)，晶体管3200则成为“导通状态”。另一方面，当节点FG被供应低电平电荷时，即便第五布线3005的电位为V0(<Vth_L)，晶体管3200还保持“关闭状态”。因此，通过辨别第二布线3002的电位，可以读出节点FG所保持的信息。
注意，当将存储单元设置为阵列状时，在读出时必须读出所希望的存储单元的信息。例如，在不读出信息的存储单元中，通过对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3200成为“关闭状态”的电位(即低于Vth_H的电位)，来形成可以仅读出所希望的存储单元的信息的结构，即可。或者，在不读出信息的存储单元中，对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3200成为“导通状态”的电位(即高于Vth_L的电位)，来形成可以仅读出所希望的存储单元的信息的结构，即可。
注意，虽然在上述中示出了两种电荷被保持在节点FG的例子，但是根据本发明的半导体装置不局限于此。例如，可以将三种以上的电荷保持在半导体装置的节点FG。通过采用上述结构，能够使半导体装置多值化而增大存储容量。
〈存储装置1的结构>
图38是对应于图37A的半导体装置的截面图。图38所示的半导体装置包括晶体管3200、晶体管3300以及电容器3400。晶体管3300及电容器3400配置于晶体管3200的上方。晶体管3300参照上述晶体管2100的记载。晶体管3200参照图34所示的晶体管2200的记载。在图34中，晶体管2200为p沟道晶体管，但是晶体管3200也可以为n沟道晶体管。
图38所示的晶体管2200是使用半导体衬底450的晶体管。晶体管2200包括半导体衬底450中的区域472a、半导体衬底450中的区域472b、绝缘体462以及导电体454。
图38所示的半导体装置包括绝缘体464、绝缘体466、绝缘体468、导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体474a、导电体474b、导电体474c、导电体496a、导电体496b、导电体496c、导电体496d、导电体498a、导电体498b、导电体498c、绝缘体489、绝缘体490、绝缘体492、绝缘体493、绝缘体494以及绝缘体495。
绝缘体464配置于晶体管3200上。绝缘体466配置于绝缘体464上。绝缘体468配置于绝缘体466上。绝缘体489配置于绝缘体468上。晶体管2100配置于绝缘体489上。绝缘体493配置于晶体管2100上。绝缘体494配置于绝缘体493上。
绝缘体464包括到达区域472a的开口、到达区域472b的开口以及到达导电体454的开口。导电体480a、导电体480b及导电体480c分别填充于各开口中。
绝缘体466包括到达导电体480a的开口、到达导电体480b的开口以及到达导电体480c的开口。导电体478a、导电体478b及导电体478c分别填充于各开口中。
绝缘体468包括到达导电体478b的开口以及到达导电体478c的开口。导电体476a及导电体476b分别填充于各开口中。
绝缘体489包括与晶体管3300的沟道形成区域重叠的开口、到达导电体476a的开口以及到达导电体476b的开口。导电体474a、导电体474b及导电体474c分别填充于各开口中。
导电体474a也可以具有晶体管3300的底栅电极的功能。或者，例如，也可以通过对导电体474a施加预定的电位，来控制晶体管3300的阈值电压等的电特性。或者，例如，也可以将导电体474a与晶体管3300的顶栅电极的导电体504电连接。由此，可以增加晶体管3300的通态电流。此外，由于可以抑制穿通现象，因此可以使晶体管3300的饱和区中的电特性稳定。
绝缘体490包括到达导电体474b的开口以及到达导电体474c的开口。注意，因为绝缘体490相当于上述实施方式所示的绝缘体402，所以关于其详细内容，可以参照绝缘体402的记载。
绝缘体495包括穿过晶体管3300的源极和漏极中的一个的导电体507b到达导电体474b的开口、穿过晶体管3300的源极和漏极中的另一个的导电体507a到达导电体515的开口、穿过晶体管3300的源极和漏极中的另一个的导电体507a到达导电体474c的开口。注意，因为绝缘体495相当于上述实施方式所示的绝缘体410，所以关于其详细内容，可以参照绝缘体410的记载。
绝缘体493包括到达隔着绝缘体511与导电体515重叠的导电体514的开口、到达晶体管3300的栅电极的导电体的开口以及到达与晶体管3300的源极和漏极中的一个的导电体507b电连接的导电体516的开口。导电体496e、导电体496b及导电体496f分别填充于各开口中。注意，设置在晶体管3300等的构成要素中的开口有时穿过其他构成要素。
绝缘体494包括到达导电体496e的开口、到达导电体496b的开口以及到达导电体496f的开口。导电体498a、导电体498b及导电体498c分别填充于各开口中。
绝缘体464、绝缘体466、绝缘体468、绝缘体489、绝缘体493和绝缘体494中的至少一个优选具有阻挡氢等杂质及氧的功能。通过在晶体管3300附近配置具有阻挡氢等杂质及氧的功能的绝缘体，可以使晶体管3300的电特性稳定。
晶体管3200的源极或漏极通过导电体480b、导电体478b、导电体476a、导电体474b以及导电体496c电连接到晶体管3300的源极和漏极中的一个的导电体507b。晶体管3200的栅电极的导电体454通过导电体480c、导电体478c、导电体476b、导电体474c以及导电体496d电连接到晶体管3300的源极和漏极中的另一个的导电体507a。
电容器3400包括导电体515、导电体514以及绝缘体511。
其他构成要素的结构可以适当地参照关于图34等的记载。
注意，图39所示的半导体装置与图38所示的半导体装置的不同之处只在于晶体管3200的结构。因此，图39所示的半导体装置参照图38所示的半导体装置的记载。具体而言，在图39所示的半导体装置中，晶体管3200为Fin型。Fin型晶体管3200参照图35所示的晶体管2200的记载。在图35中，晶体管2200为p沟道晶体管，但是晶体管3200也可以为n沟道晶体管。
另外，图40所示的半导体装置与图38所示的半导体装置的不同之处只在于晶体管3200的结构。因此，图40所示的半导体装置参照图38所示的半导体装置的记载。具体而言，在图40所示的半导体装置中，晶体管3200设置在作为SOI衬底的半导体衬底450中。设置在半导体衬底450(SOI衬底)中的晶体管3200参照图36所示的晶体管2200的记载。在图36中，晶体管2200为p沟道晶体管，但是晶体管3200也可以为n沟道晶体管。
〈存储装置2>
图37B所示的半导体装置在不包括晶体管3200之处与图37A所示的半导体装置不同。在此情况下也可以通过与图37A所示的半导体装置同样的工作进行数据的写入及保持工作。
说明图37B所示的半导体装置中的数据读出。在晶体管3300成为导通状态时，使处于浮动状态的第三布线3003和电容器3400导通，且在第三布线3003和电容器3400之间再次分配电荷。其结果是，第三布线3003的电位产生变化。第三布线3003的电位的变化量根据电容器3400的一个电极的电位(或积累在电容器3400中的电荷)而具有不同的值。
例如，在电容器3400的一个电极的电位为V，电容器3400的电容为C，第三布线3003所具有的电容成分为CB，再次分配电荷之前的第三布线3003的电位为VB0时，再次分配电荷之后的第三布线3003的电位为(CB×VB0+C×V)/(CB+C)。因此，在假定存储单元处于其电容器3400的一个电极的电位为两种的状态，即V1和V0(V1>V0)时，可以得知保持电位V1时的第三布线3003的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的第三布线3003的电位(＝(CB×VB0+C×V0)/(CB+C))。
并且，通过对第三布线3003的电位和预定的电位进行比较，可以读出数据。
在此情况下，可以将上述使用第一半导体的晶体管用于用来驱动存储单元的驱动电路，且将作为晶体管3300使用第二半导体的晶体管层叠在该驱动电路上。
上述半导体装置可以应用使用氧化物半导体的关态电流较小的晶体管来长期间保持存储数据。即，因为不需要刷新工作或可以使刷新工作的频度极低，所以能够实现低功耗的半导体装置。此外，即便在没有电力供应的情况下(但优选固定电位)也能够长期间保持存储数据。
此外，因为该半导体装置在写入数据时不需要高电压，所以其中不容易产生元件的劣化。例如，不同于现有的非易失性存储器，不需要对浮动栅极注入电子或从浮动栅极抽出电子，因此不会发生绝缘体劣化等问题。换言之，在本发明的一个方式的半导体装置中，在现有非易失性存储器中成为问题的重写次数不受到限制，并且其可靠性得到极大的提高。再者，根据晶体管的导通状态/关闭状态进行数据的写入，所以能够高速工作。
<存储装置3>
参照图41所示的电路图对图37A所示的半导体装置(存储装置)的变形例子进行说明。
图41所示的半导体装置包括晶体管4100、晶体管4200、晶体管4300、晶体管4400、电容器4500及电容器4600。在此，作为晶体管4100可以使用与上述晶体管3200同样的晶体管，作为晶体管4200、晶体管4300及4400可以使用与上述晶体管3300同样的晶体管。注意，在图41中未图示，但是多个图41所示的半导体装置被设置为矩阵状。图41所示的半导体装置可以根据供应到布线4001、布线4003、布线4005至4009的信号或电位而控制数据电压的写入及读出。
晶体管4100的源极和漏极中的一个连接于布线4003。晶体管4100的源极和漏极中的另一个连接于布线4001。注意，虽然在图41中晶体管4100为p沟道晶体管，但是该晶体管4100也可以为n沟道晶体管。
图41所示的半导体装置包括两个数据保持部。例如，第一数据保持部在连接于节点FG1的晶体管4400的源极和漏极中的一个、电容器4600的一个电极以及晶体管4200的源极和漏极中的一个之间保持电荷。另外，第二数据保持部在连接于节点FG2的晶体管4100的栅极、晶体管4200的源极和漏极中的另一个、晶体管4300的源极和漏极中的一个以及电容器4500的一个电极之间保持电荷。
晶体管4300的源极和漏极中的另一个连接于布线4003。晶体管4400的源极和漏极中的另一个连接于布线4001。晶体管4400的栅极连接于布线4005。晶体管4200的栅极连接于布线4006。晶体管4300的栅极连接于布线4007。电容器4600的另一个电极连接于布线4008。电容器4500的另一个电极连接于布线4009。
晶体管4200、晶体管4300及晶体管4400具有控制数据电压的写入及电荷的保持的开关的功能。注意，作为晶体管4200、晶体管4300及晶体管4400优选使用在关闭状态下流过源极与漏极之间的电流(关态电流)较低的晶体管。作为关态电流较低的晶体管，优选为在其沟道形成区域中包括氧化物半导体的晶体管(OS晶体管)。OS晶体管例如具有较低的关态电流且可以以与包含硅的晶体管重叠的方式制造。注意，虽然在图41中晶体管4200、晶体管4300及晶体管4400为n沟道晶体管，但是该晶体管4200、晶体管4300及晶体管4400也可以为p沟道晶体管。
即便晶体管4200、晶体管4300及晶体管4400是使用氧化物半导体的晶体管，也优选将该晶体管4200、晶体管4300及晶体管4400设置在不同的层中。也就是说，如图41所示，图41所示的半导体装置优选由包括晶体管4100的第一层4021、包括晶体管4200及晶体管4300的第二层4022以及包括晶体管4400的第三层4023构成。通过层叠包括晶体管的层，能够缩小电路面积，而能够实现半导体装置的小型化。
接着，说明对图41所示的半导体装置进行的数据写入工作。
首先，说明对连接于节点FG1的数据保持部进行的数据电压的写入工作(以下称为写入工作1)。注意，以下写入到连接于节点FG1的数据保持部的数据电压为VD1，而晶体管4100的阈值电压为Vth。
在写入工作1中，在将布线4003的电位设定为VD1并将布线4001的电位设定为接地电位之后，使布线4001处于电浮动状态。此外，将布线4005及4006的电位设定为高电平。另外，将布线4007至4009的电位设定为低电平。由此，处于电浮动状态的节点FG2的电位上升，而使电流流过晶体管4100。当电流流过晶体管4100时，布线4001的电位上升。此外，使晶体管4400及晶体管4200导通。因此，随着布线4001的电位上升，节点FG1及FG2的电位就上升。当节点FG2的电位上升而使晶体管4100的栅极与源极之间的电压(Vgs)成为晶体管4100的阈值电压Vth时，流过晶体管4100的电流变小。因此，布线4001、节点FG1及FG2的电位上升停止，而固定为比VD1低出Vth的“VD1-Vth”。
也就是说，当电流流过晶体管4100时，施加到布线4003的VD1被施加到布线4001，而节点FG1及FG2的电位上升。当由于电位的上升而使节点FG2的电位成为“VD1-Vth”时，晶体管4100的Vgs成为Vth，所以电流停止流过。
接着，说明对连接于节点FG2的数据保持部进行的数据电压的写入工作(以下称为写入工作2)。注意，说明写入到连接于节点FG2的数据保持部的数据电压为VD2的情况。
在写入工作2中，在将布线4001的电位设定为VD2并将布线4003的电位设定为接地电位之后，使布线4003处于电浮动状态。此外，将布线4007的电位设定为高电平。另外，将布线4005、4006、4008及4009的电位设定为低电平。使晶体管4300导通，而将布线4003的电位设定为低电平。因此，节点FG2的电位也降低到低电平，而使电流流过晶体管4100。当电流流过时，布线4003的电位上升。此外，使晶体管4300导通。因此，随着布线4003的电位上升，节点FG2的电位就上升。当节点FG2的电位上升而使晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。因此，布线4003及节点FG2的电位的上升停止，而固定为从VD2下降了对应于Vth的“VD2-Vth”。
也就是说，当电流流过晶体管4100时，施加到布线4001的VD2被施加到布线4003，而节点FG2的电位上升。当由于电位的上升而使节点FG2的电位成为“VD2-Vth”时，晶体管4100的Vgs成为Vth，所以电流停止流过。此时，晶体管4200和4400都处于关闭状态，而节点FG1保持在写入工作1中写入的“VD1-Vth”。
在图41所示的半导体装置中，在将数据电压写入到多个数据保持部之后，将布线4009的电位设定为高电平，而使节点FG1及FG2的电位上升。然后，使各晶体管关闭以停止电荷移动，由此保持所写入的数据电压。
如上所述，通过对节点FG1及FG2进行数据电压的写入工作，可以将数据电压保持在多个数据保持部。注意，虽然作为所写入的电位的例子举出了“VD1-Vth”及“VD2-Vth”，但是这些电位是对应于多值的数据的数据电压。因此，当在各数据保持部中保持4位的数据时，可能会得到16值的“VD1-Vth”及16值的“VD2-Vth”。
接着，说明对图41所示的半导体装置进行的数据读出工作。
首先，说明对连接于节点FG2的数据保持部进行的数据电压的读出工作(以下称为读出工作1)。
在读出工作1中，对预充电后处于电浮动状态的布线4003进行放电。此外，将布线4005至4008的电位设定为低电平。另外，将布线4009的电位设定为低电平，而使处于电浮动状态的节点FG2的电位为“VD2-Vth”。当节点FG2的电位降低时，电流流过晶体管4100。当电流流过时，电浮动状态的布线4003的电位降低。随着布线4003的电位的降低，晶体管4100的Vgs就变小。当晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。也就是说，布线4003的电位成为比节点FG2的电位“VD2-Vth”高出Vth的值的“VD2”。该布线4003的电位对应于连接到节点FG2的数据保持部的数据电压。对所读出的模拟值的数据电压进行A/D转换，以取得连接于节点FG2的数据保持部的数据。
也就是说，使经预充电后的布线4003成为浮动状态，而将布线4009的电位从高电平换到低电平，由此使电流流过晶体管4100。当电流流过时，处于浮动状态的布线4003的电位降低而成为“VD2”。在晶体管4100中，由于节点FG2的“VD2-Vth”与布线4003的“VD2”之间的Vgs成为Vth，因此电流停止流过。然后，在写入工作2中写入的VD2被读出到布线4003。
在取得连接于节点FG2的数据保持部的数据之后，使晶体管4300导通，而使节点FG2的“VD2-Vth”放电。
接着，将保持在节点FG1的电荷分配在节点FG1与节点FG2之间，而将连接于节点FG1的数据保持部的数据电压移动到连接于节点FG2的数据保持部。在此，将布线4001及4003的电位设定为低电平。此外，将布线4006的电位设定为高电平。另外，将布线4005、布线4007至4009的电位设定为低电平。通过使晶体管4200导通，节点FG1的电荷被分配在节点FG1与节点FG2之间。
在此，电荷分配后的电位从所写入的电位“VD1-Vth”降低。因此，电容器4600的电容值优选大于电容器4500的电容值。或者，写入到节点FG1的电位“VD1-Vth”优选大于表示相同的数据的电位“VD2-Vth”。如此，通过改变电容值的比而使预先写入的电位变大，可以抑制电荷分配后的电位下降。关于电荷分配所引起的电位变动，将在后面进行说明。
接着，说明对连接于节点FG1的数据保持部进行的数据电压的读出工作(以下称为读出工作2)。
在读出工作2中，对预充电后处于电浮动状态的布线4003进行放电。此外，将布线4005至4008的电位设定为低电平。另外，布线4009的电位在预充电时被设定为高电平，之后被设定为低电平。通过将布线4009的电位设定为低电平，使处于电浮动状态的节点FG2的电位成为电位“VD1-Vth”。当节点FG2的电位降低时，电流流过晶体管4100。当电流流过时，电浮动状态的布线4003的电位降低。随着布线4003的电位的降低，晶体管4100的Vgs就变小。当晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。也就是说，布线4003的电位成为比节点FG2的电位“VD1-Vth”高出Vth的值的“VD1”。该布线4003的电位对应于连接到节点FG1的数据保持部的数据电压。对所读出的模拟值的数据电压进行A/D转换，以取得连接于节点FG1的数据保持部的数据。以上是对连接于节点FG1的数据保持部进行的数据电压的读出工作。
也就是说，使经预充电后的布线4003成为浮动状态，而将布线4009的电位从高电平换到低电平，由此使电流流过晶体管4100。当电流流过时，处于浮动状态的布线4003的电位降低而成为VD1。在晶体管4100中，由于节点FG2的“VD1-Vth”与布线4003的“VD1”之间的Vgs成为Vth，因此电流停止流过。然后，在写入工作1中写入的“VD1”被读出到布线4003。
如上所述，通过对节点FG1及FG2进行数据电压的读出工作，可以从多个数据保持部读出数据电压。例如，通过在节点FG1及节点FG2的每一个中保持4位(16个值)的数据，总共可以保持8位(256个值)的数据。另外，虽然在图41中采用了由第一层4021至第三层4023构成的结构，但是通过形成更多的层，能够实现存储容量的增大而无需增加半导体装置的面积。
注意，所读出的电位可以作为比所写入的数据电压高出Vth的电压被读出。因此，可以通过抵消在写入工作中写入的“VD1-Vth”和“VD2-Vth”的Vth而读出。其结果是，在可以改善每存储单元的存储容量的同时，还可以将所读出的数据接近于正确的数据，所以可以实现较高的数据可靠性。
图42示出对应于图41的半导体装置的截面图。图42所示的半导体装置包括晶体管4100、晶体管4200、晶体管4300及晶体管4400、电容器4500及电容器4600。在此，晶体管4100形成在第一层4021中，晶体管4200、4300及电容器4500形成在第二层4022中，并且，晶体管4400及电容器4600形成在第三层4023中。
在此，关于晶体管4200、晶体管4300及晶体管4400可以参照晶体管3300的记载，关于晶体管4100可以参照晶体管3200的记载。另外，关于其他布线及绝缘体等也可以适当地参照图38的记载。
注意，在图38所示的半导体装置的电容器3400中，以平行于衬底的方式设置导电层而形成电容器，但是在电容器4500及4600中，将导电层设置为沟槽形状而形成电容器。通过采用这种结构，即便占有面积相同也能够确保较大的电容值。
<FPGA>
本发明的一个方式可以应用于FPGA(Field Programmable Gate Array：现场可编程门阵列)等LSI。
图43A示出FPGA的方框图的一个例子。FPGA由选路开关元件521及逻辑元件522构成。另外，逻辑元件522根据组态存储器所储存的组态数据，可以改变组合电路或时序电路等逻辑电路的功能。
图43B是用来说明选路开关元件521的作用的示意图。选路开关元件521根据组态存储器523所储存的组态数据，可以切换逻辑元件522之间的连接。注意，在图43B中示出一个开关，其中切换端子IN与端子OUT之间的连接，但是实际上在多个逻辑元件522之间设置有多个开关。
图43C示出用作组态存储器523的电路结构的一个例子。组态存储器523由使用OS晶体管的晶体管M11以及使用硅(Si)晶体管的晶体管M12构成。对节点FNSW通过晶体管M11施加组态数据DSW。通过使晶体管M11处于关闭状态可以保持该组态数据DSW的电位。由于被保持的组态数据DSW的电位而使晶体管M12的开启/关闭状态切换，由此可以切换端子IN与端子OUT之间的连接。
图43D是用来说明逻辑元件522的作用的示意图。逻辑元件522根据组态存储器527所储存的组态数据，可以切换端子OUTmem的电位。查找表524根据端子OUTmem的电位，可以改变对端子IN的信号进行处理的组合电路的功能。另外，逻辑元件522包括时序电路的寄存器525以及用来切换端子OUT的信号的选择器526。选择器526根据从组态存储器527输出的端子OUTmem的电位，可以选择查找表524的信号的输出还是寄存器525的信号的输出。
图43E示出用作组态存储器527的电路结构的一个例子。组态存储器527由使用OS晶体管的晶体管M13、晶体管M14以及使用Si晶体管的晶体管M15、晶体管M16构成。对节点FNLE通过晶体管M13施加组态数据DLE。对节点FNBLE通过晶体管M14施加组态数据DBLE。组态数据DBLE相当于反转了组态数据DLE的逻辑的电位。通过使晶体管M13、M14处于关闭状态可以保持该组态数据DLE、组态数据DBLE的电位。由于被保持的组态数据DLE及组态数据DBLE的电位而使晶体管M15和晶体管M16中的一个的开启/关闭状态切换，由此可以对端子OUTmem施加电位VDD或电位VSS。
可以将上述实施方式所示的结构应用于图43A至图43E所示的结构。例如，晶体管M12、晶体管M15及晶体管M16使用Si晶体管构成，而晶体管M11、晶体管M13及晶体管M14使用OS晶体管构成。在此情况下，可以使用低电阻的导电材料形成使下层的Si晶体管之间连接的布线。由此，可以实现访问速度得到提高且低功耗的电路。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式13
在本实施方式中，说明利用本发明的一个方式的晶体管等的摄像装置的一个例子。
<摄像装置的结构>
图44A是示出根据本发明的一个方式的摄像装置200的例子的平面图。摄像装置200包括像素部210、用来驱动像素部210的外围电路(外围电路260、外围电路270、外围电路280及外围电路290)。像素部210包括配置为p行q列(p及q为2以上的整数)的矩阵状的多个像素211。外围电路260、外围电路270、外围电路280及外围电路290分别与多个像素211连接，用来驱动多个像素211的信号被供应。此外，在本说明书等中，有时将外围电路260、外围电路270、外围电路280及外围电路290等总称为“外围电路”或“驱动电路”。例如，外围电路260也可以说是外围电路的一部分。
摄像装置200优选包括光源291。光源291能够发射检测光P1。
外围电路至少包括逻辑电路、开关、缓冲器、放大电路或转换电路中的一个。此外，也可以在形成像素部210的衬底上制造外围电路。另外，也可以将IC等半导体装置用于外围电路的一部分或全部。注意，也可以省略外围电路260、外围电路270、外围电路280和外围电路290中的一个以上。
如图44B所示，在摄像装置200所包括的像素部210中，也可以以像素211倾斜的方式配置。通过以像素211倾斜的方式配置，可以缩短在行方向上及列方向上的像素间隔(间距)。由此，可以提高摄像装置200的摄像质量。
<像素的结构例子1>
通过使摄像装置200所包括的像素211由多个子像素212构成，且使每个子像素212与使特定的波长区域的光透过的滤光片(滤色片)组合，可以获得用来实现彩色图像显示的数据。
图45A是示出用来取得彩色图像的像素211的一个例子的俯视图。图45A所示的像素211包括设置有使红色(R)的波长区域的光透过的滤色片的子像素212(以下也称为“子像素212R”)、设置有使绿色(G)的波长区域的光透过的滤色片的子像素212(以下也称为“子像素212G”)及设置有使蓝色(B)的波长区域的光透过的滤色片的子像素212(以下也称为“子像素212B”)。子像素212可以被用作光电传感器。
子像素212(子像素212R、子像素212G及子像素212B)与布线231、布线247、布线248、布线249、布线250电连接。此外，子像素212R、子像素212G及子像素212B分别连接于独立地设置的布线253。在本说明书等中，例如将与第n行的像素211连接的布线248及布线249分别称为布线248[n]及布线249[n]。此外，例如，将与第m列的像素211连接的布线253称为布线253[m]。此外，在图45A中，将与第m列的像素211所包括的子像素212R连接的布线253称为布线253[m]R，将与子像素212G连接的布线253称为布线253[m]G，将与子像素212B连接的布线253称为布线253[m]B。子像素212通过上述布线与外围电路电连接。
摄像装置200具有相邻的像素211的设置有使相同的波长区域的光透过的滤色片的子像素212通过开关彼此电连接的结构。图45B示出配置在第n行(n为1以上且p以下的整数)第m列(m为1以上且q以下的整数)的像素211中的子像素212与配置在第(n+1)行第m列的相邻像素211中的子像素212的连接例子。在图45B中，配置在第n行第m列的子像素212R与配置在第(n+1)行第m列的子像素212R通过开关201连接。此外，配置在第n行第m列的子像素212G与配置在第(n+1)行第m列的子像素212G通过开关202连接。此外，配置在第n行第m列的子像素212B与配置在第(n+1)行第m列的子像素212B通过开关203连接。
用于子像素212的滤色片不局限于红色(R)滤色片、绿色(G)滤色片、蓝色(B)滤色片，也可以使用使青色(C)、黄色(Y)及品红色(M)的光透过的滤色片。通过在一个像素211中设置检测三种不同波长区域的光的子像素212，可以获得全彩色图像。
或者，可以使用如下像素211，该像素211除了包括分别设置有使红色(R)、绿色(G)及蓝色(B)的光透过的滤色片的各子像素212以外，还包括设置有使黄色(Y)的光透过的滤色片的子像素212。或者，可以使用如下像素211，该像素211除了包括分别设置有使青色(C)、黄色(Y)及品红色(M)的光透过的滤色片的各子像素212以外，还包括设置有使蓝色(B)的光透过的滤色片的子像素212。通过在一个像素211中设置检测四种不同波长区域的光的子像素212，可以进一步提高所获得的图像的颜色再现性。
例如，在图45A中，检测红色的波长区域的光的子像素212、检测绿色的波长区域的子像素212及检测蓝色的波长区域的光的子像素212的像素数比(或受光面积比)不局限于1:1:1。例如，也可以采用像素数比(受光面积比)为红色:绿色:蓝色＝1:2:1的Bayer排列。或者，像素数比(受光面积比)也可以为红色:绿色:蓝色＝1:6:1。
设置在像素211中的子像素212的数量可以为一个，但优选为两个以上。例如，通过设置两个以上的检测相同的波长区域的光的子像素212，可以提高冗余性，由此可以提高摄像装置200的可靠性。
此外，通过使用反射或吸收可见光且使红外光透过的IR(IR：Infrared)滤光片，可以实现检测红外光的摄像装置200。
通过使用中性(Neutral Density：ND)滤光片(减光滤光片)，可以防止大光量光入射光电转换元件(受光元件)时产生的输出饱和。通过组合使用减光量不同的ND滤光片，可以增大摄像装置的动态范围。
除了上述滤光片以外，还可以在像素211中设置透镜。这里，参照图46A及图46B的截面图说明像素211、滤光片254、透镜255的配置例子。通过设置透镜255，可以使光电转换元件高效地接收入射光。具体而言，如图46A所示，可以使光256穿过形成在像素211中的透镜255、滤光片254(滤光片254R、滤光片254G及滤光片254B)及像素电路230等而入射到光电转换元件220。
注意，如由点划线围绕的区域所示，有时箭头所示的光256的一部分被布线257的一部分遮蔽。因此，如图46B所示，优选采用在光电转换元件220一侧配置透镜255及滤光片254，而使光电转换元件220高效地接收光256的结构。通过从光电转换元件220一侧将光256入射到光电转换元件220，可以提供检测灵敏度高的摄像装置200。
作为图46A及图46B所示的光电转换元件220，也可以使用形成有p-n结或p-i-n结的光电转换元件。
光电转换元件220也可以使用具有吸收辐射并产生电荷的功能的物质形成。作为具有吸收辐射并产生电荷的功能的物质，可举出硒、碘化铅、碘化汞、砷化镓、碲化镉、镉锌合金等。
例如，在将硒用于光电转换元件220时，可以实现在可见光、紫外光、红外光、X射线、伽马射线等较宽的波长区域具有光吸收系数的光电转换元件220。
在此，摄像装置200所包括的一个像素211除了图45A及图45B所示的子像素212以外，还可以包括具有第一滤光片的子像素212。
〈像素的结构例子2>
下面，对包括使用硅的晶体管及使用氧化物半导体的晶体管的像素的一个例子进行说明。
图47A及图47B是构成摄像装置的元件的截面图。图47A所示的摄像装置包括设置在硅衬底300上的使用硅形成的晶体管351、在晶体管351上层叠配置的使用氧化物半导体形成的晶体管352及晶体管353以及设置在硅衬底300中的光电二极管360。各晶体管及光电二极管360与各种插头370及布线371电连接。此外，光电二极管360的阳极361通过低电阻区域363与插头370电连接。
摄像装置包括：包括设置在硅衬底300上的晶体管351及设置在硅衬底300中的光电二极管360的层310、以与层310接触的方式设置且包括布线371的层320、以与层320接触的方式设置且包括晶体管352及晶体管353的层330、以与层330接触的方式设置且包括布线372及布线373的层340。
在图47A的截面图的一个例子中，在硅衬底300的与形成有晶体管351的面相反一侧设置有光电二极管360的受光面。通过采用该结构，可以确保光路而不受各种晶体管及布线等的影响。因此，可以形成高开口率的像素。此外，光电二极管360的受光面也可以是与形成有晶体管351的面相同的面。
在像素仅包括使用氧化物半导体的晶体管时，层310为包括使用氧化物半导体的晶体管的层，即可。或者，像素也可以只包括使用氧化物半导体的晶体管而省略层310。
在像素仅包括使用硅的晶体管时，也可以省略层330。图47B示出省略层330的截面图的一个例子。
硅衬底300也可以是SOI衬底。此外，也可以使用包含锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或有机半导体的衬底代替硅衬底300。
这里，在包括晶体管351及光电二极管360的层310与包括晶体管352及晶体管353的层330之间设置有绝缘体380。注意，绝缘体380的位置不局限于此。
设置在晶体管351的沟道形成区域附近的绝缘体中的氢使硅的悬空键终结，由此可以提高晶体管351的可靠性。另一方面，设置在晶体管352及晶体管353等附近的绝缘体中的氢有可能成为在氧化物半导体中生成载流子的原因之一。因此，氢有时引起晶体管352及晶体管353等的可靠性的下降。因此，当在使用硅类半导体的晶体管上层叠设置使用氧化物半导体的晶体管时，优选在它们之间设置具有阻挡氢的功能的绝缘体380。通过将氢封闭在绝缘体380下，可以提高晶体管351的可靠性。再者，由于可以抑制氢从绝缘体380下扩散至绝缘体380上，所以可以提高晶体管352及晶体管353等的可靠性。
作为绝缘体380例如使用具有阻挡氧或氢的功能的绝缘体。
在图47A的截面图中，可以以设置在层310中的光电二极管360与设置在层330中的晶体管重叠的方式形成。因此，可以提高像素的集成度。就是说，可以提高摄像装置的分辨率。
如图48A1及图48B1所示，可以使摄像装置的一部分或全部弯曲。图48A1示出使摄像装置在该附图中的点划线X1-X2的方向上弯曲的状态。图48A2是沿着图48A1中的点划线X1-X2所示的部分的截面图。图48A3是沿着图48A1中的点划线Y1-Y2所示的部分的截面图。
图48B1示出使摄像装置在该附图中的点划线X3-X4的方向上弯曲且在该附图中的点划线Y3-Y4的方向上弯曲的状态。图48B2是沿着图48B1中的点划线X3-X4所示的部分的截面图。图48B3是沿着图48B1中的点划线Y3-Y4所示的部分的截面图。
通过使摄像装置弯曲，可以降低像场弯曲或像散(astigmatism)。因此，可以使与摄像装置组合使用的透镜等的光学设计变得容易。例如，由于可以减少用于像差校正的透镜的数量，因此可以实现使用摄像装置的电子设备等的小型化或轻量化。此外，可以提高所拍摄的图像的质量。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式14
在本实施方式中，说明包括本发明的一个方式的晶体管或上述存储装置等半导体装置的CPU的一个例子。
<CPU的结构>
图49是示出其一部分使用上述晶体管的CPU的一个例子的结构的方框图。
图49所示的CPU在衬底1190上具有：ALU1191(ALU：Arithmetic logic unit：运算电路)、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198、能够重写的ROM1199以及ROM接口1189。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图49所示的CPU只是简化其结构而示的一个例子而已，所以实际上的CPU根据其用途具有各种各样的结构。例如，也可以以包括图49所示的CPU或运算电路的结构为核心，设置多个该核心并使其同时工作。另外，在CPU的内部运算电路或数据总线中能够处理的位数例如可以为8、16、32、64等。
通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码后输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。另外，中断控制器1194在CPU执行程序时，根据其优先度或掩码状态来判断来自外部的输入/输出装置或外围电路的中断要求而对该要求进行处理。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态对寄存器1196进行数据的读出或写入。
另外，时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据基准时钟信号来生成内部时钟信号的内部时钟生成器，并将内部时钟信号供应到上述各种电路。
在图49所示的CPU中，在寄存器1196中设置有存储单元。可以将上述晶体管或存储装置等用于寄存器1196的存储单元。
在图49所示的CPU中，寄存器控制器1197根据来自ALU1191的指令选择寄存器1196中的保持工作。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择是由触发器保持数据还是由电容器保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容器保持数据的情况下，对电容器进行数据的重写，而可以停止对寄存器1196中的存储单元供应电源电压。
图50是可以用作寄存器1196的存储元件1200的电路图的一个例子。存储元件1200包括在停止供电时失去存储数据的电路1201、在停止供电时不失去存储数据的电路1202、开关1203、开关1204、逻辑元件1206、电容器1207以及具有选择功能的电路1220。电路1202包括电容器1208、晶体管1209及晶体管1210。另外，存储元件1200根据需要还可以包括其他元件诸如二极管、电阻器或电感器等。
在此，作为电路1202可以使用上述存储装置。在停止对存储元件1200供应电源电压时，GND(0V)或使晶体管1209关闭的电位持续被输入到电路1202中的晶体管1209的栅极。例如，晶体管1209的栅极通过电阻器等负载接地。
在此示出开关1203为具有一导电型(例如，n沟道型)的晶体管1213，而开关1204为具有与此相反的导电型(例如，p沟道型)的晶体管1214的例子。这里，开关1203的第一端子对应于晶体管1213的源极和漏极中的一个，开关1203的第二端子对应于晶体管1213的源极和漏极中的另一个，并且开关1203的第一端子与第二端子之间的导通或非导通(即，晶体管1213的导通状态/关闭状态)由输入到晶体管1213的栅极的控制信号RD选择。开关1204的第一端子对应于晶体管1214的源极和漏极中的一个，开关1204的第二端子对应于晶体管1214的源极和漏极中的另一个，并且开关1204的第一端子与第二端子之间的导通或非导通(即，晶体管1214的导通状态/关闭状态)由输入到晶体管1214的栅极的控制信号RD选择。
晶体管1209的源极和漏极中的一个电连接到电容器1208的一对电极的一个及晶体管1210的栅极。在此，将连接部分称为节点M2。晶体管1210的源极和漏极中的一个电连接到能够供应低电源电位的布线(例如，GND线)，而另一个电连接到开关1203的第一端子(晶体管1213的源极和漏极中的一个)。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)电连接到开关1204的第一端子(晶体管1214的源极和漏极中的一个)。开关1204的第二端子(晶体管1214的源极和漏极中的另一个)电连接到能够供应电源电位VDD的布线。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)、开关1204的第一端子(晶体管1214的源极和漏极中的一个)、逻辑元件1206的输入端子和电容器1207的一对电极的一个互相电连接。在此，将连接部分称为节点M1。可以对电容器1207的一对电极的另一个输入固定电位。例如，可以对电容器1207的一对电极的另一个输入低电源电位(GND等)或高电源电位(VDD等)。电容器1207的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。可以对电容器1208的一对电极的另一个输入固定电位。例如，可以对电容器1208的一对电极的另一个输入低电源电位(GND等)或高电源电位(VDD等)。电容器1208的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。
另外，当积极地利用晶体管或布线的寄生电容等时，可以不设置电容器1207及电容器1208。
控制信号WE输入到晶体管1209的栅极。开关1203及开关1204的第一端子与第二端子之间的导通状态或关闭状态由与控制信号WE不同的控制信号RD选择，当一个开关的第一端子与第二端子之间处于导通状态时，另一个开关的第一端子与第二端子之间处于关闭状态。
对应于保持在电路1201中的数据的信号被输入到晶体管1209的源极和漏极中的另一个。图50示出从电路1201输出的信号输入到晶体管1209的源极和漏极中的另一个的例子。由逻辑元件1206使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转而成为反转信号，将其经由电路1220输入到电路1201。
另外，虽然图50示出从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号通过逻辑元件1206及电路1220输入到电路1201的例子，但是不局限于此。也可以不使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转而输入到电路1201。例如，当电路1201包括其中保持使从输入端子输入的信号的逻辑值反转的信号的节点时，可以将从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号输入到该节点。
在图50中，包括在存储元件1200中的晶体管1209以外的晶体管可以是其沟道形成在由氧化物半导体以外的半导体构成的膜或衬底1190中的晶体管。例如，可以使用其沟道形成在硅膜或硅衬底中的晶体管。此外，存储元件1200中的所有晶体管都可以是其沟道由氧化物半导体形成的晶体管。或者，存储元件1200除了晶体管1209以外还可以包括其沟道由氧化物半导体形成的晶体管，并且作为其余的晶体管可以使用其沟道形成在由氧化物半导体以外的半导体构成的层或衬底1190中的晶体管。
作为图50所示的电路1201例如可以使用触发器电路。另外，作为逻辑元件1206例如可以使用反相器或时钟反相器等。
在本发明的一个方式的半导体装置中，在不向存储元件1200供应电源电压的期间，可以由设置在电路1202中的电容器1208保持储存在电路1201中的数据。
另外，其沟道形成在氧化物半导体中的晶体管的关态电流极小。例如，其沟道形成在氧化物半导体中的晶体管的关态电流比其沟道形成在具有结晶性的硅中的晶体管的关态电流低得多。因此，通过将该晶体管用作晶体管1209，即便在不向存储元件1200供应电源电压的期间也可以长期间保持电容器1208所保持的信号。因此，存储元件1200在停止供应电源电压的期间也可以保持存储内容(数据)。
另外，由于该存储元件通过使用开关1203及开关1204进行预充电工作，因此可以缩短在再次开始供应电源电压之后直到电路1201重新保持原来的数据为止所需要的时间。
另外，在电路1202中，电容器1208所保持的信号被输入到晶体管1210的栅极。因此，在再次开始向存储元件1200供应电源电压之后，可以将由电容器1208保持的信号转换为晶体管1210的状态(导通状态或关闭状态)，并从电路1202读出。因此，即便对应于保持在电容器1208中的信号的电位稍有变动，也可以准确地读出原来的信号。
通过将这种存储元件1200用于处理器所具有的寄存器或高速缓冲存储器等存储装置，可以防止存储装置内的数据因停止电源电压的供应而消失。另外，可以在再次开始供应电源电压之后在短时间内恢复到停止供应电源之前的状态。因此，可以在处理器整体中或构成处理器的一个或多个逻辑电路中在短时间内停止电源，从而可以抑制功耗。
虽然说明了将存储元件1200用于CPU的例子，但也可以将存储元件1200应用于LSI诸如DSP(Digital Signal Processor：数字信号处理器)、定制LSI等以及RF装置。此外，也可以应用于LSI诸如FPGA、CPLD(Complex PLD：复杂可编程逻辑器件)等的可编程逻辑器件(PLD：Programmable Logic Device)等。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式15
在本实施方式中，参照图51A至图52B说明利用本发明的一个方式的晶体管等的显示装置。
<显示装置的结构>
作为用于显示装置的显示元件，可以使用液晶元件(也称为液晶显示元件)、发光元件(也称为发光显示元件)等。发光元件在其范畴内包括其亮度由电流或电压控制的元件，具体而言，包括无机EL(Electroluminescence：电致发光)元件、有机EL元件等。下面，作为显示装置的一个例子对使用EL元件的显示装置(EL显示装置)及使用液晶元件的显示装置(液晶显示装置)进行说明。
另外，下面示出的显示装置在其范畴内包括密封有显示元件的面板及在该面板中安装有包括控制器的IC等的模块。
另外，下面示出的显示装置是指图像显示器件或光源(包括照明装置)。此外，显示装置还包括：安装有连接器诸如FPC或TCP的模块；在TCP的端部设置有印刷线路板的模块；或者通过COG方式将IC(集成电路)直接安装到显示元件的模块。
图51A至图51C是根据本发明的一个方式的EL显示装置的一个例子。图51A示出EL显示装置的像素的电路图。图51B是示出EL显示装置整体的俯视图。此外，图51C是对应于图51B的点划线M-N的一部分的截面图。
图51A是用于EL显示装置的像素的电路图的一个例子。
在本说明书等中，有时即使不指定有源元件(晶体管、二极管等)、无源元件(电容器、电阻器等)等所具有的所有端子的连接部分，所属技术领域的普通技术人员也能够构成发明的一个方式。就是说，即使未指定连接部分，也可以说发明的一个方式是明确的，并且，当在本说明书等记载有指定连接部分的内容时，有时可以判断为在本说明书等中记载有未指定连接部分的发明的一个方式。尤其是，在端子的连接部分有多个的情况下，不需要必须指定该端子的连接部分。因此，有时通过仅指定有源元件(晶体管、二极管等)、无源元件(电容器、电阻器等)等所具有的一部分的端子的连接部分，就能够构成发明的一个方式。
在本说明书等中，当至少指定电路的连接部分时，有时所属技术领域的普通技术人员能够指定发明。或者，当至少指定某个电路的功能时，有时所属技术领域的普通技术人员能够指定发明。也就是说，只要指定电路的功能，就可以说是发明的一个方式是明确的，而判断为在本说明书等中记载有指定功能的发明的一个方式。因此，即使只指定电路的连接部分而不指定其功能时，也可以判断为该电路作为发明的一个方式公开而构成发明的一个方式。或者，即使只指定电路的功能而不指定其连接部分时，也可以判断为该电路作为发明的一个方式公开而构成发明的一个方式。
图51A所示的EL显示装置包含开关元件743、晶体管741、电容器742、发光元件719。
另外，由于图51A等是电路结构的一个例子，所以还可以追加设置晶体管。与此相反，在图51A的各节点中，也可以不追加晶体管、开关、无源元件等。
晶体管741的栅极与开关元件743的一个端子及电容器742的一个电极电连接。晶体管741的源极与电容器742的另一个电极及发光元件719的一个电极电连接。晶体管741的漏极被供应电源电位VDD。开关元件743的另一个端子与信号线744电连接。发光元件719的另一个电极被供应恒电位。另外，恒电位为等于或低于接地电位GND的电位。
作为开关元件743，优选使用晶体管。通过使用晶体管，可以减小像素的面积，由此可以提供分辨率高的EL显示装置。作为开关元件743，使用通过与晶体管741同一工序形成的晶体管，由此可以提高EL显示装置的生产率。作为晶体管741及/或开关元件743，例如可以应用上述晶体管。
图51B是EL显示装置的俯视图。EL显示装置包括衬底700、衬底750、密封材料734、驱动电路735、驱动电路736、像素737以及FPC732。密封材料734以包围像素737、驱动电路735以及驱动电路736的方式配置在衬底700与衬底750之间。另外，驱动电路735及/或驱动电路736也可以配置在密封材料734的外侧。
图51C是对应于图51B的点划线M-N的一部分的EL显示装置的截面图。
图51C所示的晶体管741包括衬底700上的绝缘体701、绝缘体701上的导电体702a、埋入有导电体702a的绝缘体703、绝缘体703上的绝缘体704、绝缘体704上的半导体705、半导体705上的导电体708及绝缘体706、绝缘体706上的绝缘体707、绝缘体707上的导电体709。注意，晶体管741的结构只是一个例子，也可以采用与图51C所示的结构不同的结构。
因此，在图51C所示的晶体管741中，导电体702a具有栅电极的功能，绝缘体703及绝缘体707具有栅极绝缘体的功能，导电体708具有源电极或漏电极的功能，导电体709具有栅电极的功能。注意，半导体705有时因光照射而其电特性发生变动。因此，优选的是导电体702a和导电体709中的一个以上具有遮光性。
在图51C中示出包括绝缘体701上的导电体702b、导电体702b上的绝缘体703、绝缘体703上的导电体708的电容器742。
在电容器742中，将导电体702b用作一个电极，将导电体708用作另一个电极。
因此，可以使用与晶体管741相同的膜制造电容器742。导电体702a及导电体702b优选使用同种导电体。此时，可以通过同一工序形成导电体702a和导电体702b。另外，导电体707a和导电体707b优选使用同种导电体。此时，可以通过同一工序形成导电体707a和导电体707b。
图51C所示的电容器742是每占有面积的电容大的电容器。因此，图51C是显示质量高的EL显示装置。
在晶体管741及电容器742上配置有绝缘体720。在此，绝缘体716及绝缘体720也可以具有到达用作晶体管741的源极的区域705a的开口部。在绝缘体720上配置有导电体781。导电体781通过绝缘体720中的开口与晶体管741电连接。
在导电体781上配置有包含到达导电体781的开口的分隔壁784。在分隔壁784上配置有通过设置在分隔壁784中的开口与导电体781接触的发光层782。在发光层782上配置有导电体783。导电体781、发光层782和导电体783重叠的区域被用作发光元件719。
至此，说明了EL显示装置的例子。接着，将说明液晶显示装置的例子。
图52A是示出液晶显示装置的像素的结构例子的电路图。图52A和图52B所示的像素包括晶体管751、电容器752、在一对电极之间填充有液晶的元件(液晶元件)753。
晶体管751的源极和漏极中的一个与信号线755电连接，晶体管751的栅极与扫描线754电连接。
电容器752的一个电极与晶体管751的源极和漏极中的另一个电连接，电容器752的另一个电极与供应公共电位的布线电连接。
液晶元件753的一个电极与晶体管751的源极和漏极中的另一个电连接，液晶元件753的另一个电极与供应公共电位的布线电连接。此外，供应到与上述电容器752的另一个电极电连接的布线的公共电位与供应到液晶元件753的另一个电极的公共电位可以不同。
假设液晶显示装置的俯视图与EL显示装置相同来进行说明。图52B示出对应于沿着图51B的点划线M-N的液晶显示装置的截面图。在图52B中，FPC732通过端子731与布线733a连接。布线733a也可以使用与构成晶体管751的导电体或半导体同种的导电体或半导体。
晶体管751参照关于晶体管741的记载。电容器752参照关于电容器742的记载。注意，图52B示出具有对应于图51C所示的电容器742之结构的电容器752之结构，但是电容器752之结构不局限于此。
当将氧化物半导体用于晶体管751的半导体时，可以实现关态电流极小的晶体管。因此，保持在电容器752中的电荷不容易泄漏，而可以长期间保持施加到液晶元件753的电压。因此，当显示动作少的动态图像、静态图像时，通过使晶体管751处于关闭状态，不需要用来使晶体管751工作的电力，由此可以实现低功耗的液晶显示装置。另外，因为可以缩小电容器752的占有面积，所以可以提供一种开口率高的液晶显示装置或高分辨率液晶显示装置。
在晶体管751及电容器752上配置有绝缘体721。在此，绝缘体721具有到达晶体管751的开口。在绝缘体721上配置有导电体791。导电体791通过绝缘体721中的开口与晶体管751电连接。
在导电体791上配置有用作取向膜的绝缘体792。在绝缘体792上配置有液晶层793。在液晶层793上配置有用作取向膜的绝缘体794。在绝缘体794上配置有间隔物795。在间隔物795及绝缘体794上配置有导电体796。在导电体796上配置有衬底797。
作为液晶的驱动方式，可以使用TN(Twisted Nematic：扭转向列)模式、STN(SuperTwisted Nematic：超扭曲向列)模式、IPS(In-Plane-Switching：平面内切换)模式、FFS(Fringe Field Switching：边缘场切换)模式、MVA(Multi-domain Vertical Alignment：多象限垂直取向)模式、PVA(Patterned Vertical Alignment：垂直取向构型)模式、ASV(Advanced Super View：高级超视觉)模式、ASM(Axially Symmetric aligned Microcell：轴对称排列微单元)模式、OCB(Optically Compensated Birefringence：光学补偿双折射)模式、ECB(Electrically Controlled Birefringence：电控双折射)模式、FLC(Ferroelectric Liquid Crystal：铁电液晶)模式、AFLC(Anti-ferroelectric LiquidCrystal：反铁电液晶)模式、PDLC(Polymer Dispersed Liquid Crystal：聚合物分散液晶)模式、宾主模式、蓝相(Blue Phase)模式等。但是并不局限于此，可以使用各种驱动方法。
通过采用上述结构，可以提供一种包括占有面积小的电容器的显示装置。或者，可以提供一种显示质量高的显示装置。或者，可以提供一种高分辨率显示装置。
例如，在本说明书等中，显示元件、作为包括显示元件的装置的显示装置、发光元件以及作为包括发光元件的装置的发光装置可以采用各种方式或者包括各种元件。显示元件、显示装置、发光元件或发光装置例如包括白色、红色、绿色或蓝色等的发光二极管(LED：Light Emitting Diode)、晶体管(根据电流而发光的晶体管)、电子发射元件、液晶元件、电子墨水、电泳元件、光栅光阀(GLV)、等离子体显示器面板(PDP)、使用微电机系统(MEMS)的显示元件、数字微镜设备(DMD)、数字微快门(DMS)、IMOD(干涉测量调节)元件、快门方式的MEMS显示元件、光干涉方式的MEMS显示元件、电润湿(electrowetting)元件、压电陶瓷显示器或使用碳纳米管的显示元件等中的至少一个。除此以外，还可以包括其对比度、亮度、反射率、透射率等因电或磁作用而变化的显示媒体。
作为使用EL元件的显示装置的例子，有EL显示器等。作为使用电子发射元件的显示装置的例子，有场致发射显示器(FED)或SED方式平面型显示器(SED：Surface-conduction Electron-emitter Display：表面传导电子发射显示器)等。作为使用液晶元件的显示装置的例子，有液晶显示器(透射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式液晶显示器、投射式液晶显示器)等。作为使用电子墨水或电泳元件的显示装置的例子，有电子纸等。注意，当实现半透射型液晶显示器或反射式液晶显示器时，使像素电极的一部分或全部具有作为反射电极的功能即可。例如，使像素电极的一部分或全部包含铝、银等即可。并且，此时也可以将SRAM等存储电路设置在反射电极下。由此，可以进一步降低功耗。
注意，当使用LED时，也可以在LED的电极或氮化物半导体下配置石墨烯或石墨。石墨烯或石墨也可以为层叠有多个层的多层膜。如此，通过设置石墨烯或石墨，可以更容易地在其上形成氮化物半导体，如具有结晶的n型GaN半导体等。并且，在其上设置具有结晶的p型GaN半导体等，能够构成LED。此外，也可以在石墨烯或石墨与具有晶体的n型GaN半导体之间设置AlN层。可以利用MOCVD形成LED所包括的GaN半导体。注意，当设置石墨烯时，可以以溅射法形成LED所包括的GaN半导体。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式16
在本实施方式中，说明利用本发明的一个方式的晶体管等的电子设备。
<电子设备>
本发明的一个方式的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，能够再现如数字通用磁盘(DVD：Digital Versatile Disc)等记录媒体的内容并具有可以显示该再现图像的显示器的装置)中。另外，作为可以使用本发明的一个方式的半导体装置的电子设备，可以举出移动电话、包括便携式游戏机的游戏机、便携式数据终端、电子书阅读器终端、拍摄装置诸如视频摄像机或数码相机等、护目镜型显示器(头戴式显示器)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机等。图53A至图53F示出这些电子设备的具体例子。
图53A是便携式游戏机，其包括外壳901、外壳902、显示部903、显示部904、麦克风905、扬声器906、操作键907以及触屏笔908等。注意，虽然图53A所示的便携式游戏机包括两个显示部903和显示部904，但是便携式游戏机所包括的显示部的个数不限于此。
图53B是便携式数据终端，其包括第一外壳911、第二外壳912、第一显示部913、第二显示部914、连接部915、操作键916等。第一显示部913设置在第一外壳911中，而第二显示部914设置在第二外壳912中。而且，第一外壳911和第二外壳912由连接部915连接，可以通过连接部915改变第一外壳911和第二外壳912之间的角度。第一显示部913的图像也可以根据连接部915所形成的第一外壳911和第二外壳912之间的角度切换。另外，也可以对第一显示部913和第二显示部914中的至少一个使用附加有位置输入功能的显示装置。另外，可以通过在显示装置中设置触摸面板来附加位置输入功能。或者，也可以通过在显示装置的像素部中设置还称为光电传感器的光电转换元件来附加位置输入功能。
图53C是笔记本型个人计算机，其包括外壳921、显示部922、键盘923以及指向装置924等。
图53D是电冷藏冷冻箱，其包括外壳931、冷藏室门932、冷冻室门933等。
图53E是视频摄像机，其包括第一外壳941、第二外壳942、显示部943、操作键944、透镜945、连接部946等。操作键944及透镜945设置在第一外壳941中，而显示部943设置在第二外壳942中。并且，第一外壳941和第二外壳942由连接部946连接，可以通过连接部946改变第一外壳941和第二外壳942之间的角度。显示部943的图像也可以根据连接部946所形成的第一外壳941和第二外壳942之间的角度切换。
图53F是汽车，其包括车体951、车轮952、仪表盘953及灯954等。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
注意，在上述实施方式中，对本发明的方式进行说明。但是，本发明的一个方式不局限于此。换而言之，在本实施方式等中，记载有各种各样的发明的方式，因此本发明的一个方式不局限于特定的方式。例如，作为本发明的一个方式，示出了在晶体管的沟道形成区域、源区域或漏区域等中包括氧化物半导体的情况的例子，但是本发明的一个方式不局限于此。根据情形或状况，本发明的一个方式中的各种各样的晶体管、晶体管的沟道形成区域、晶体管的源区域或漏区域等也可以包括各种各样的半导体。根据情形或状况，本发明的一个方式中的各种各样的晶体管、晶体管的沟道形成区域、晶体管的源区域或漏区域等例如也可以包含硅、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或者有机半导体等中的至少一个。或者，例如，根据情形或状况，本发明的一个方式中的各种各样的晶体管、晶体管的沟道形成区域、晶体管的源区域或漏区域等也可以不包括氧化物半导体。
实施例1
在本实施例中，对形成在氧化物上的样品1A进行平坦性评价。
首先，示出实施例样品1A及对比样品1B的制造方法。
首先，在硅晶片上作为氧化硅膜形成热氧化物。在包含3vol.％的HCl的氧气氛下以950℃的温度形成热氧化物，并将其厚度设定为100nm。
接着，作为样品1A，利用设置有准直器的图21所示的溅射装置在热氧化物上形成氧化物。形成条件如下：使用In:Ga:Zn＝1:1:1[原子个数比]的靶材；在氩及氧(氩流量为30sccm，氧流量为15sccm)混合气氛下；压力为0.7Pa；施加0.5kW的电源功率(DC)；靶材与衬底之间的距离为160mm；衬底温度为300℃。另外，通过以靶材与准直器之间的距离为52mm且准直器与衬底之间的距离为92mm的方式设置厚度为16mm的准直器，使靶材与衬底之间的距离为160mm。
此外，作为对比样品1B，利用没有设置准直器的溅射装置在热氧化物上形成氧化物。形成条件如下：使用In:Ga:Zn＝1:1:1[原子个数比]的靶材；在氩及氧(氩流量为30sccm，氧流量为15sccm)混合气氛下；压力为0.7Pa；施加0.5kW的电源功率(DC)；靶材与衬底之间的距离为160mm；衬底温度为300℃。
通过上述工序，制造样品1A及对比样品1B。
利用由精工电子纳米科技(SII Nano Technology)有限公司制造的扫描探针显微镜SPA-500对所制造的样品1A及对比样品1B进行平坦性评价。利用扫描探针显微镜的测定条件如下：扫描速度为1.0Hz；测定范围为1μm×1μm；数据量为X＝512、Y＝512。另外，测点为2点。在该测定中采用如下方法：在使悬臂共振的状态下，一边控制探针和样品之间的距离以使悬臂的振幅固定，一边测定表面形状。
样品1A及对比样品1B的平坦性由平均表面粗糙度(Ra)、最大高低差(P-V)及表面粗糙度的均方根(RMS)来评价。在此，平均表面粗糙度(Ra)是指为了可以将Ra应用于曲面而将在JISB0601:2001(ISO4287:1997)中定义的算术平均粗糙度Ra扩大为三维来得到的值，并是从基准面到指定面的偏差的绝对值的平均值。另外，最大高低差(P-V)可以用指定面中最高的峰顶的标高和最低的谷底的标高的差表示。峰顶和谷底是将JISB0601:2001(ISO4287:1997)中定义的“峰顶”和“谷底”扩展至三维而得来的，峰顶表示指定面的峰中的标高最高处，谷底表示指定面中的标高最低处。
表1示出利用扫描探针显微镜对再生半导体衬底进行平坦性评价的结果。
[表1]
有无准直器 Ra[nm] P-V[nm] RMS[nm]
样品A 有 0.2658 3.774 0.3358
对比样品B 无 0.6456 8.007 0.8648
另外，图54A示出样品1A的表面形状图像。图54B示出对比样品1B的表面形状图像。
可知样品1A的平坦性可以形成得比对比样品1B高。由此可知，在形成晶体管时使用本溅射装置是有效的。注意，本实施例所示的结构可以与其他实施方式及实施例所示的结构适当地组合而使用。
实施例2
在本实施例中，构想在实施方式1中说明的晶体管结构1，对沟道形成区域周边的形状进行评价。
首先，示出实施例样品2A至实施例样品2D的制造方法。
首先，利用等离子体CVD法形成100nm的第一氧氮化硅膜。形成条件如下：作为沉积气体使用流量为5sccm的硅烷及流量为1000sccm的一氧化二氮；反应室的压力为133.30Pa；衬底温度为325℃；施加13.56W的高频(RF)电力。
接着，利用溅射法在第一氧氮化硅膜上形成20nm的第一氧化物和15nm的第二氧化物的叠层。第一氧化物的形成条件如下：使用In:Ga:Zn＝1:3:4[原子个数比]的靶材；在氩及氧(氩流量为40sccm，氧流量为5sccm)混合气氛下；压力为0.7Pa；施加0.5kW的电源功率(DC)；靶材与衬底之间的距离为60mm；衬底温度为200℃。第二氧化物的形成条件如下：使用In:Ga:Zn＝4:2:4.1[原子个数比]的靶材；在氩及氧(氩流量为30sccm，氧流量为15sccm)混合气氛下；压力为0.7Pa；施加0.5kW的电源功率(DC)；靶材与衬底之间的距离为60mm；衬底温度为300℃。
接着，在第二氧化物上利用溅射法以如下条件形成厚度为20nm的第一钨膜：使用钨靶材；在作为沉积气体采用流量为80sccm的氩(Ar)气氛下；压力为0.8Pa；衬底温度为130℃；靶材与衬底之间的距离为60mm；施加1.0kW的电源功率(DC)。
接着，在第一钨膜上形成抗蚀剂掩模，利用ICP蚀刻以如下条件对第一钨膜进行加工：在流量为40sccm的四氟化碳(CF4)及流量为60sccm的氯(Cl2)的混合气氛下；电源功率为2000W；偏压电力为50W；压力为0.67Pa；衬底温度为-10℃。由此将第一钨膜分割成第二钨膜与第三钨膜。
接着，通过以第二钨膜及第三钨膜为掩模进行ICP蚀刻三次，将第一氧化物及第二氧化物形成为岛状。第一蚀刻的条件如下：在流量为16sccm的四氟化碳(CF4)及流量为32sccm的氩(Ar)的混合气氛下；电源功率为600W；偏压电力为50W；压力为3.0Pa；衬底温度为40℃。第二蚀刻的条件如下：在流量为16sccm的四氟化碳(CF4)及流量为32sccm的氩(Ar)的混合气氛下；电源功率为600W；偏压电力为50W；压力为1.0Pa；衬底温度为40℃。第三蚀刻的条件如下：在流量为200sccm的氧(O2)气氛下；电源功率为2000W；偏压电力为50W；压力为0.67Pa；衬底温度为40℃。
接着，利用等离子体CVD法形成320nm的第二氧氮化硅膜。形成条件如下：作为原料气体使用流量为5sccm的硅烷及流量为1000sccm的一氧化二氮；反应室的压力为133.30Pa；衬底温度为325℃；施加13.56W的高频(RF)电力。
接着，通过CMP法对该第二氧氮化硅膜的顶面进行平坦化处理。将第二氧氮化硅膜的厚度减薄220nm左右，使第二氧氮化硅膜成为100nm。
另外，在CMP处理的条件中，作为砂布，使用采用了聚氨酯泡沫体的霓塔哈斯(NITTA/HAAS)公司制造的IC1000/SUBA(注册商标)。另外，作为浆料使用采用了气相法二氧化硅的美国嘉柏微电子材料(Cabot Microelectronics)公司制造的Semi-Sperse(注册商标)25。浆料流量为150mL/min，抛光压力为3.6psi。磨头及工作台的旋转数分别为93rpm、90rpm。这里，在磨头上安装有被处理物且工作台上安装有砂布的状态下进行处理。在抛光后进行兆声波清洗。
接着，在第二氧氮化硅膜上利用溅射法以如下条件形成厚度为30nm的第四钨膜：使用钨靶材；在作为沉积气体采用流量为80sccm的氩(Ar)气氛下；压力为0.8Pa；衬底温度为130℃；靶材与衬底之间的距离为60mm；施加1.0kW的电源功率(DC)。
接着，利用等离子体CVD法形成50nm的第三氧氮化硅膜。形成条件如下：作为沉积气体使用流量为5sccm的硅烷及流量为1000sccm的一氧化二氮；反应室的压力为133.30Pa；衬底温度为325℃；施加13.56W的高频(RF)电力。
接着，在第三氧氮化硅膜及第四钨膜上形成抗蚀剂掩模，利用ICP蚀刻对第三氧氮化硅膜及第四钨膜进行处理四次。第一蚀刻的条件如下：在流量为80sccm的四氟化碳(CF4)气氛下；电源功率为500W；偏压电力为100W；压力为3.0Pa；衬底温度为40℃。第二蚀刻的条件如下：在流量为67sccm的四氟化碳(CF4)及流量为13sccm的氧(O2)的混合气氛下；电源功率为550W；偏压电力为350W；压力为5.3Pa；衬底温度为40℃。第三蚀刻的条件如下：在流量为22sccm的四氟化碳(CF4)及流量为22sccm的氧(O2)的混合气氛下；电源功率为1000W；偏压电力为100W；压力为1.3Pa；衬底温度为40℃。第四蚀刻的条件如下：在流量为22sccm的四氟化碳(CF4)及流量为22sccm的氧(O2)的混合气氛下；电源功率为1000W；偏压电力为100W；压力为1.3Pa；衬底温度为40℃。通过该蚀刻处理，利用第四钨膜形成硬掩模。
接着，使用硬掩模通过ICP蚀刻以如下条件在第二氧氮化硅膜中形成开口：在流量为800sccm的氩(Ar)、流量为30sccm的氧(O2)及流量为22sccm的四氟化碳(CF4)的混合气氛下；电源功率为5000W；偏压电力为1150W；压力为3.37Pa；衬底温度为40℃。
此时，在实施例样品2A中形成开口A。在实施例样品2B中形成开口B。在实施例样品2C中形成开口C。在实施例样品2D中形成开口D。注意，开口A至开口D的尺寸都彼此不同。
接着，进行ICP蚀刻三次来去除硬掩模。第一蚀刻的条件如下：在流量为22sccm的四氟化碳(CF4)、流量为22sccm的氧(O2)及流量为11sccm的氯(Cl2)的混合气氛下；电源功率为1000W；偏压电力为50W；压力为1.3Pa；衬底温度为40℃。第二蚀刻的条件如下：在流量为22sccm的四氟化碳(CF4)、流量为22sccm的氧(O2)及流量为11sccm的氯(Cl2)的混合气氛下；电源功率为1000W；偏压电力为50W；压力为1.3Pa；衬底温度为40℃。第三蚀刻的条件如下：在流量为100sccm的氧(O2)气氛下；电源功率为500W；偏压电力为100W；压力为1.3Pa；衬底温度为40℃。
接着，利用设置有准直器的图21所示的溅射装置在具有开口A至开口D的第二氧氮化硅膜上形成10nm的第三氧化物。形成条件如下：使用In:Ga:Zn＝1:3:2[原子个数比]的靶材；在氩及氧(氩流量为30sccm，氧流量为15sccm)混合气氛下；压力为0.7Pa；施加0.5kW的电源功率(DC)；靶材与衬底之间的距离为160mm；衬底温度为200℃。另外，通过以靶材与准直器之间的距离为52mm且准直器与衬底之间的距离为92mm的方式设置厚度为16mm的准直器，使靶材与衬底之间的距离为160mm。
通过上述工序，制造实施例样品2A至实施例样品2D。
接着，对实施例样品2A至实施例样品2D的截面进行观察。图55A、图55B、图55C及图55D分别是实施例样品2A至实施例样品2D的利用扫描透射电子显微镜(STEM：ScanningTransmission Electron Microscope)而得的明视场图像。注意，关于实施例样品2A至实施例样品2C，取得形成为岛状的氧化物的长边方向的截面图，关于实施例样品2D，则取得形成为岛状的氧化物的短边方向的截面图。
在实施例样品2A的开口A处，第二钨膜与第三钨膜的间隔为32.1nm，可以确认到在第二氧氮化硅膜的侧面以及第二氧化物上分别形成有第三氧化物。
在实施例样品2B的开口B处，第二钨膜与第三钨膜的间隔为56.7nm，可以确认到在第二氧氮化硅膜的侧面以及第二氧化物上分别形成有第三氧化物。
在实施例样品2C的开口C处，第二钨膜与第三钨膜的间隔为88.1nm，可以确认到在第二氧氮化硅膜的侧面以及第二氧化物上分别形成有第三氧化物。
在实施例样品2D的开口D处，可以确认到在第二氧氮化硅膜的侧面、第二氧化物以及第一氧氮化硅膜上分别形成有第三氧化物。
由图55A至图55D所示的STEM图像结果可知，在本实施例中制造的实施例样品2A至实施例样品2D具有良好的截面形状。另外，可知即使在实施例样品2A的微细的开口中，也能够在底面形成膜。还可知开口的侧面的膜比底面形成得薄。
本实施例所示的结构也可以与其他实施方式或实施例所示的结构适当地组合而使用。
符号说明
100：靶材，101：溅射装置，110：垫板，120：靶材架，130：磁铁单元，130N：磁铁，130S：磁铁，132：磁铁架，150：准直器，151：可动部，152：可动部，160：衬底，170：衬底载台，180a：磁力线，180b：磁力线，190：部件，200：摄像装置，201：开关，202：开关，203：开关，210：像素部，211：像素，212：子像素，212B：子像素，212G：子像素，212R：子像素，220：光电转换元件，230：像素电路，231：布线，247：布线，248：布线，249：布线，250：布线，253：布线，254：滤光片，254B：滤光片，254G：滤光片，254R：滤光片，255：透镜，256：光，257：布线，260：外围电路，270：外围电路，280：外围电路，290：外围电路，291：光源，300：硅衬底，310：层，320：层，330：层，340：层，351：晶体管，352：晶体管，353：晶体管，360：光电二极管，361：阳极，363：低电阻区域，370：插头，371：布线，372：布线，373：布线，380：绝缘体，400：衬底，401：绝缘体，402：绝缘体，404：导电体，404a：导电体，404b：导电体，406a：绝缘体，406b：半导体，406c：绝缘体，406d：绝缘体，408：绝缘体，410：绝缘体，412：绝缘体，413：导电体，414：混合区域，416：导电体，416a：导电体，416b：导电体，420：导电体，430：抗蚀剂掩模，431：抗蚀剂掩模，450：半导体衬底，452：绝缘体，454：导电体，456：区域，460：区域，462：绝缘体，464：绝缘体，466：绝缘体，468：绝缘体，472a：区域，472b：区域，474a：导电体，474b：导电体，474c：导电体，476a：导电体，476b：导电体，478a：导电体，478b：导电体，478c：导电体，480a：导电体，480b：导电体，480c：导电体，489：绝缘体，490：绝缘体，492：绝缘体，493：绝缘体，494：绝缘体，495：绝缘体，496a：导电体，496b：导电体，496c：导电体，496d：导电体，496e：导电体，496f：导电体，498a：导电体，498b：导电体，498c：导电体，504：导电体，507a：导电体，507b：导电体，511：绝缘体，514：导电体，515：导电体，516：导电体，521：选路开关元件，522：逻辑元件，523：组态存储器，524：查找表，525：寄存器，526：选择器，527：组态存储器，700：衬底，701：绝缘体，702a：导电体，702b：导电体，703：绝缘体，704：绝缘体，705：半导体，705a：区域，706：绝缘体，707：绝缘体，707a：导电体，707b：导电体，708：导电体，709：导电体，716：绝缘体，719：发光元件，720：绝缘体，721：绝缘体，731：端子，732：FPC，733a：布线，734：密封剂，735：驱动电路，736：驱动电路，737：像素，741：晶体管，742：电容器，743：开关元件，744：信号线，750：衬底，751：晶体管，752：电容器，753：液晶元件，754：扫描线，755：信号线，781：导电体，782：发光层，783：导电体，784：分隔壁，791：导电体，792：绝缘体，793：液晶层，794：绝缘体，795：间隔物，796：导电体，797：衬底，901：外壳，902：外壳，903：显示部，904：显示部，905：麦克风，906：扬声器，907：操作键，908：触屏笔，911：外壳，912：外壳，913：显示部，914：显示部，915：连接部，916：操作键，921：外壳，922：显示部，923：键盘，924：指向装置，931：外壳，932：冷藏室门，933：冷冻室门，941：外壳，942：外壳，943：显示部，944：操作键，945：透镜，946：连接部，951：车体，952：车轮，953：仪表盘，954：灯，1000：IC，1189：ROM接口，1190：衬底，1191：ALU，1192：ALU控制器，1193：指令译码器，1194：中断控制器，1195：时序控制器，1196：寄存器，1197：寄存器控制器，1198：总线接口，1199：ROM，1200：存储元件，1201：电路，1202：电路，1203：开关，1204：开关，1206：逻辑元件，1207：电容器，1208：电容器，1209：晶体管，1210：晶体管，1213：晶体管，1214：晶体管，1220：电路，1700：沉积装置，1701：大气一侧的衬底供应室，1702：大气一侧的衬底传送室，1703a：装载闭锁室，1703b：卸载闭锁室，1704：传送室，1705：衬底加热室，1706a：沉积室，1706b：沉积室，1706c：沉积室，1751：低温冷阱，1752：衬底传送载台，1761：盒式接口，1762：对准接口，1763a：传送机器人，1763b：传送机器人，1764：闸阀，1765：加热载台，1770：真空泵，1771：低温泵，1772：涡轮分子泵，1780：质量流量控制器，1781：精制器，1782：气体加热机构，2100：晶体管，2200：晶体管，2700：制造装置，2701：大气一侧的衬底供应室，2702：大气一侧的衬底传送室，2703a：装载闭锁室，2703b：卸载闭锁室，2704：传送室，2706a：腔室，2706b：腔室，2706c：腔室，2706d：腔室，2761：盒式接口，2762：对准接口，2763a：传送机器人，2763b：传送机器人，2801：气体供应源，2802：阀，2803：高频产生器，2804：波导管，2805：模式转换器，2806：气体管，2807：波导管，2808：缝隙天线板，2809：电介质板，2810：高密度等离子体，2811：衬底，2812：衬底载台，2813：加热机构，2815：匹配器，2816：高频电源，2817：真空泵，2818：阀，2819：排气口，2820：灯，2821：气体供应源，2822：阀，2823：气体引入口，2824：衬底，2825：衬底载台，2826：加热机构，2828：真空泵，2829：阀，2830：排气口，3001：布线，3002：布线，3003：布线，3004：布线，3005：布线，3200：晶体管，3300：晶体管，3400：电容器，4001：布线，4003：布线，4005：布线，4006：布线，4007：布线，4008：布线，4009：布线，4021：层，4022：层，4023：层，4100：晶体管，4200：晶体管，4300：晶体管，4400：晶体管，4500：电容器，4600：电容器，5100：颗粒，5120：衬底，5161：区域。
本申请基于2015年4月13日提交到日本专利局的日本专利申请No.2015-081993及2015年4月13日提交到日本专利局的日本专利申请No.2015-082008，通过引用将其完整内容并入在此。

Claims (11)

1.一种半导体装置，包括：
衬底上的半导体；
所述半导体上的第一导电体及第二导电体；
所述第一导电体及所述第二导电体上的第一绝缘体；
所述半导体上的第二绝缘体；
所述第二绝缘体上的第三绝缘体；以及
所述第三绝缘体上的第三导电体，
所述第三绝缘体包括与所述第一绝缘体的侧面接触的区域，
所述半导体包括所述半导体与所述第一导电体的底面重叠的第一区域、所述半导体与所述第二导电体的底面重叠的第二区域、以及所述半导体与所述第三导电体的底面重叠的第三区域，
所述半导体的顶面与所述第三导电体的底面之间的长度大于所述第一区域与所述第三区域之间的长度。
2.一种半导体装置，包括：
衬底上的半导体；
所述半导体上的第一导电体及第二导电体；
所述第一导电体及所述第二导电体上的第一绝缘体；
所述半导体上的第二绝缘体；
所述第二绝缘体上的第三绝缘体；
所述第三绝缘体上的第三导电体；以及
所述第一绝缘体和所述第三导电体上的第四导电体，
所述第三绝缘体包括与所述第一绝缘体的侧面接触的区域，
所述半导体包括所述半导体与所述第一导电体的底面重叠的第一区域、所述半导体与所述第二导电体的底面重叠的第二区域、以及所述半导体与所述第三导电体的底面重叠的第三区域，
所述半导体的顶面与所述第三导电体的底面之间的长度大于所述第一区域与所述第三区域之间的长度，
所述第一导电体或所述第二导电体与所述第四导电体之间的长度大于所述第一区域与所述第二区域之间的长度。
3.一种半导体装置，包括：
衬底上的半导体；
所述半导体上的第一导电体及第二导电体；
所述第一导电体及所述第二导电体上的第一绝缘体；
所述半导体上的第二绝缘体；
所述第二绝缘体上的第三绝缘体；
所述第三绝缘体上的第四绝缘体；以及
所述第四绝缘体上的第三导电体，
所述第四绝缘体包括与所述第一绝缘体的侧面接触的区域，
所述半导体包括所述半导体与所述第一导电体的底面重叠的第一区域、所述半导体与所述第二导电体的底面重叠的第二区域、以及所述半导体与所述第三导电体的底面重叠的第三区域，
所述半导体的顶面与所述第三导电体的底面之间的长度大于所述第一区域与所述第三区域之间的长度。
4.一种半导体装置，包括：
衬底上的半导体；
所述半导体上的第一导电体及第二导电体；
所述第一导电体及所述第二导电体上的第一绝缘体；
所述半导体上的第二绝缘体；
所述第二绝缘体上的第三绝缘体；
所述第三绝缘体上的第四绝缘体；
所述第四绝缘体上的第三导电体；以及
所述第一绝缘体和所述第三导电体上的第四导电体，
所述第四绝缘体包括与所述第一绝缘体的侧面接触的区域，
所述半导体包括所述半导体与所述第一导电体的底面重叠的第一区域、所述半导体与所述第二导电体的底面重叠的第二区域、以及所述半导体与所述第三导电体的底面重叠的第三区域，
所述半导体的顶面与所述第三导电体的底面之间的长度大于所述第一区域与所述第三区域之间的长度，
所述第一导电体或所述第二导电体与所述第四导电体之间的长度大于所述第一区域与所述第二区域之间的长度。
5.根据权利要求2或权利要求4所述的半导体装置，其中，
所述第一导电体或所述第二导电体与所述第四导电体之间的长度为所述第一区域与所述第二区域之间的长度的1.5倍以上且2倍以下。
6.一种半导体装置，包括：
衬底上的半导体；
所述半导体上的第一导电体及第二导电体；
所述第一导电体及所述第二导电体上的第一绝缘体；
所述半导体上的第二绝缘体；
所述第二绝缘体上的第三绝缘体；以及
所述第三绝缘体上的第三导电体，
所述第二绝缘体包括与所述第一绝缘体的侧面接触的区域，
所述第一绝缘体的侧面对于所述第一导电体或所述第二导电体的顶面具有大于0度且小于90度的角度θ，
所述半导体包括所述半导体与所述第一导电体的底面重叠的第一区域、所述半导体与所述第二导电体的底面重叠的第二区域、以及所述半导体与所述第三导电体的底面重叠的第三区域，
所述半导体的顶面与所述第三导电体的底面之间的长度大于所述第一区域与所述第三区域之间的长度。
7.一种半导体装置，包括：
衬底上的半导体；
所述半导体上的第一导电体及第二导电体；
所述第一导电体及所述第二导电体上的第一绝缘体；
所述半导体上的第二绝缘体；
所述第二绝缘体上的第三绝缘体；
所述第三绝缘体上的第三导电体；以及
所述第一绝缘体和所述第三导电体上的第四导电体，
所述第二绝缘体包括与所述第一绝缘体的侧面接触的区域，
所述第一绝缘体的侧面对于所述第一导电体或所述第二导电体的顶面具有大于0度且小于90度的角度θ，
所述半导体包括所述半导体与所述第一导电体的底面重叠的第一区域、所述半导体与所述第二导电体的底面重叠的第二区域、以及所述半导体与所述第三导电体的底面重叠的第三区域，
所述半导体的顶面与所述第三导电体的底面之间的长度大于所述第一区域与所述第三区域之间的长度，
所述第一导电体或所述第二导电体与所述第四导电体之间的长度大于所述第一区域与所述第二区域之间的长度。
8.根据权利要求7所述的半导体装置，其中，
所述第一导电体或所述第二导电体与所述第四导电体之间的长度为所述第一区域与所述第二区域之间的长度的1.5倍以上且2倍以下。
9.根据权利要求6和7中的任一项所述的半导体装置，其中，
所述半导体是氧化物半导体。
10.一种半导体装置，包括：
衬底上的半导体；
所述半导体上的第一导电体及第二导电体；
所述第一导电体及所述第二导电体上的第一绝缘体；
所述半导体上的第二绝缘体；
所述第二绝缘体上的第三绝缘体；
所述第三绝缘体上的第三导电体；以及
所述第三导电体上的第四导电体，
所述第三绝缘体包括与所述第一绝缘体的侧面接触的区域，
所述第三导电体和所述第四导电体具有作为栅电极的功能，
所述半导体包括所述半导体与所述第一导电体的底面重叠的第一区域、所述半导体与所述第二导电体的底面重叠的第二区域、以及所述半导体与所述第三导电体的底面重叠的第三区域，
所述半导体的顶面与所述第三导电体的底面之间的长度大于所述第一区域与所述第三区域之间的长度。
11.一种半导体装置，包括：
衬底上的半导体；
所述半导体上的第一导电体及第二导电体；
所述第一导电体及所述第二导电体上的第一绝缘体；
所述半导体上的第二绝缘体；
所述第二绝缘体上的第三绝缘体；
所述第三绝缘体上的第三导电体；
所述第三导电体上的第四导电体；以及
所述衬底与所述半导体之间的第五导电体，
所述第三绝缘体包括与所述第一绝缘体的侧面接触的区域，
所述第三导电体和所述第四导电体具有作为栅电极的功能，
所述第五导电体包括与所述第三导电体和所述第四导电体重叠的区域，
所述半导体包括所述半导体与所述第一导电体的底面重叠的第一区域、所述半导体与所述第二导电体的底面重叠的第二区域、以及所述半导体与所述第三导电体的底面重叠的第三区域，
所述半导体的顶面与所述第三导电体的底面之间的长度大于所述第一区域与所述第三区域之间的长度。
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