TWI695514B - 半導體裝置及其製造方法 - Google Patents

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丸山哲紀
井本裕己
淺野裕治
本田龍之介
山崎舜平
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日商半導體能源研究所股份有限公司
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Abstract

本發明的一個實施方式的目的是提供一種微型電晶體。本發明的一個實施方式是一種半導體裝置，包括：基板上的半導體；半導體上的第一導電體及第二導電體；第一導電體及第二導電體上的第一絕緣體；半導體上的第二絕緣體；第二絕緣體上的第三絕緣體；以及第三絕緣體上的第三導電體，第三絕緣體與第一絕緣體的側面接觸，半導體包括半導體與第一導電體的底面重疊的第一區域、半導體與第二導電體的底面重疊的第二區域、半導體與第三導電體的底面重疊的第三區域，半導體的頂面與第三導電體的底面之間的長度大於第一區域與第三區域之間的長度。

Description

半導體裝置及其製造方法
本發明例如係關於一種電晶體以及半導體裝置和它們的製造方法。另外，本發明例如係關於一種顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、攝像裝置、處理器、電子裝置。另外，還係關於一種顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、攝像裝置、電子裝置的製造方法。另外，還係關於一種半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、電子裝置的驅動方法。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於物體、方法或製造方法。另外，本發明的一個實施方式係關於製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。
注意，本說明書等中的半導體裝置是指能夠利用半導體特性工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
近年來，使用氧化物半導體的電晶體備受關注。已知使用氧化物半導體的電晶體的洩漏電流在關閉狀態下極小。例如，公開了一種應用了使用氧化物半導體的電晶體的洩漏電流低的特性的低功耗的CPU等(參照專利文獻1)。
【專利文獻1】日本專利申請公開第2012-257187號公報
本發明的一個實施方式的目的之一是提供一種微型電晶體。另外，本發明的一個實施方式的目的之一是提供一種寄生電容小的電晶體。另外，本發明的一個實施方式的目的之一是提供一種頻率特性高的電晶體。另外，本發明的一個實施方式的目的之一是提供一種電特性良好的電晶體。另外，本發明的一個實施方式的目的之一是提供一種電特性穩定的電晶體。另外，本發明的一個實施方式的目的之一是提供一種關閉狀態下的電流小的電晶體。另外，本發明的一個實施方式的目的之一是提供一種新穎的電晶體。另外，本發明的一個實施方式的目的之一是提供一種包括上述電晶體的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種工作速度快的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種包括該半導體裝置的模組。另外，本發明的一個實施方式的目的之一是提供一種包括該半導體裝置或該模組的電子裝置。
注意，這些目的的記載不妨礙其他目的的存在。注意，本發明的一個實施方式並不需要實現所有上述目的。另外，從說明書、圖式、申請專利範圍等的記載中可明顯得知上述以外的目的，而可以從說明書、圖式、申 請專利範圍等的記載中抽取上述以外的目的。
本發明的一個實施方式是一種半導體裝置，包括：基板上的半導體；半導體上的第一導電體及第二導電體；第一導電體及第二導電體上的第一絕緣體；半導體上的第二絕緣體；第二絕緣體上的第三絕緣體；以及第三絕緣體上的第三導電體，第三絕緣體與第一絕緣體的側面接觸，半導體包括半導體與第一導電體的底面重疊的第一區域、半導體與第二導電體的底面重疊的第二區域、半導體與第三導電體的底面重疊的第三區域，半導體的頂面與第三導電體的底面之間的長度大於第一區域與第三區域之間的長度。
本發明的一個實施方式是一種半導體裝置，包括：基板上的半導體；半導體上的第一導電體及第二導電體；第一導電體及第二導電體上的第一絕緣體；半導體上的第二絕緣體；第二絕緣體上的第三絕緣體；第三絕緣體上的第三導電體；以及第一絕緣體及第三導電體上的第四導電體，第三絕緣體與第一絕緣體的側面接觸，半導體包括半導體與第一導電體的底面重疊的第一區域、半導體與第二導電體的底面重疊的第二區域、半導體與第三導電體的底面重疊的第三區域，半導體的頂面與第三導電體的底面之間的長度大於第一區域與第三區域之間的長度，第一導電體或第二導電體與第四導電體之間的長度大於第一區域與第二區域之間的長度。
本發明的一個實施方式是一種半導體裝置，包括：基板上的半導體；半導體上的第一導電體及第二導電體；第一導電體及第二導電體上的第一絕緣體；半導體上的第二絕緣體；第二絕緣體上的第三絕緣體；第三絕緣體上的第四絕緣體；以及第四絕緣體上的第三導電體，第四絕緣體與第一絕緣體的側面接觸，半導體包括半導體與第一導電體的底面重疊的第一區 域、半導體與第二導電體的底面重疊的第二區域、半導體與第三導電體的底面重疊的第三區域，半導體的頂面與第三導電體的底面之間的長度大於第一區域與第三區域之間的長度。
本發明的一個實施方式是一種半導體裝置，包括：基板上的半導體；半導體上的第一導電體及第二導電體；第一導電體及第二導電體上的第一絕緣體；半導體上的第二絕緣體；第二絕緣體上的第三絕緣體；第三絕緣體上的第四絕緣體；第四絕緣體上的第三導電體；以及第一絕緣體及第三導電體上的第四導電體，第四絕緣體與第一絕緣體的側面接觸，半導體包括半導體與第一導電體的底面重疊的第一區域、半導體與第二導電體的底面重疊的第二區域、半導體與第三導電體的底面重疊的第三區域，半導體的頂面與第三導電體的底面之間的長度大於第一區域與第三區域之間的長度，第一導電體或第二導電體與第四導電體之間的長度大於第一區域與第二區域之間的長度。
在本發明的一個實施方式中，第一導電體或第二導電體與第四導電體之間的長度為第一區域與第二區域之間的長度的1.5倍以上且2倍以下。
本發明的一個實施方式能夠提供一種微型電晶體。另外，本發明的一個實施方式能夠提供一種寄生電容小的電晶體。另外，本發明的一個實施方式能夠提供一種頻率特性高的電晶體。另外，本發明的一個實施方式能夠提供一種電特性良好的電晶體。另外，本發明的一個實施方式能夠提供一種電特性穩定的電晶體。另外，本發明的一個實施方式能夠提供一種關閉狀態下的電流小的電晶體。另外，本發明的一個實施方式能夠提供一種新穎的電晶體。另外，本發明的一個實施方式能夠提供一種包括上述電晶體的半導體裝置。另外，本發明的一個實施方式能夠提供一種工作速度快 的半導體裝置。另外，本發明的一個實施方式能夠提供一種新穎的半導體裝置。另外，本發明的一個實施方式能夠提供一種包括該半導體裝置的模組。另外，本發明的一個實施方式能夠提供一種包括該半導體裝置或該模組的電子裝置。
注意，這些效果的記載不妨礙其他效果的存在。本發明的一個實施方式並不需要具有所有上述效果。另外，從說明書，圖式，申請專利範圍等的記載中可明顯得知上述以外的效果，而可以從說明書，圖式，申請專利範圍等的記載中抽取上述以外的效果。
100‧‧‧靶材
101‧‧‧濺射裝置
110‧‧‧底板
120‧‧‧靶材架
130‧‧‧磁鐵單元
130N‧‧‧磁鐵
130S‧‧‧磁鐵
132‧‧‧磁鐵架
150‧‧‧準直器
151‧‧‧可動部
152‧‧‧可動部
160‧‧‧基板
170‧‧‧基板載台
180a‧‧‧磁力線
180b‧‧‧磁力線
190‧‧‧部件
200‧‧‧攝像裝置
201‧‧‧開關
202‧‧‧開關
203‧‧‧開關
210‧‧‧像素部
211‧‧‧像素
212‧‧‧子像素
212B‧‧‧子像素
212G‧‧‧子像素
212R‧‧‧子像素
220‧‧‧光電轉換元件
230‧‧‧像素電路
231‧‧‧佈線
247‧‧‧佈線
248‧‧‧佈線
249‧‧‧佈線
250‧‧‧佈線
253‧‧‧佈線
254‧‧‧濾光片
254B‧‧‧濾光片
254G‧‧‧濾光片
254R‧‧‧濾光片
255‧‧‧透鏡
256‧‧‧光
257‧‧‧佈線
260‧‧‧週邊電路
270‧‧‧週邊電路
280‧‧‧週邊電路
290‧‧‧週邊電路
291‧‧‧光源
300‧‧‧矽基板
310‧‧‧層
320‧‧‧層
330‧‧‧層
340‧‧‧層
351‧‧‧電晶體
352‧‧‧電晶體
353‧‧‧電晶體
360‧‧‧光電二極體
361‧‧‧陽極
363‧‧‧低電阻區域
370‧‧‧插頭
371‧‧‧佈線
372‧‧‧佈線
373‧‧‧佈線
380‧‧‧絕緣體
400‧‧‧基板
401‧‧‧絕緣體
402‧‧‧絕緣體
404‧‧‧導電體
404a‧‧‧導電體
404b‧‧‧導電體
406a‧‧‧絕緣體
406b‧‧‧半導體
406c‧‧‧絕緣體
406d‧‧‧絕緣體
408‧‧‧絕緣體
410‧‧‧絕緣體
412‧‧‧絕緣體
413‧‧‧導電體
414‧‧‧混合區域
416‧‧‧導電體
416a‧‧‧導電體
416b‧‧‧導電體
420‧‧‧導電體
430‧‧‧光阻遮罩
431‧‧‧光阻遮罩
450‧‧‧半導體基板
452‧‧‧絕緣體
454‧‧‧導電體
456‧‧‧區域
460‧‧‧區域
462‧‧‧絕緣體
464‧‧‧絕緣體
466‧‧‧絕緣體
468‧‧‧絕緣體
472a‧‧‧區域
472b‧‧‧區域
474a‧‧‧導電體
474b‧‧‧導電體
474c‧‧‧導電體
476a‧‧‧導電體
476b‧‧‧導電體
478a‧‧‧導電體
478b‧‧‧導電體
478c‧‧‧導電體
480a‧‧‧導電體
480b‧‧‧導電體
480c‧‧‧導電體
489‧‧‧絕緣體
490‧‧‧絕緣體
492‧‧‧絕緣體
493‧‧‧絕緣體
494‧‧‧絕緣體
495‧‧‧絕緣體
496a‧‧‧導電體
496b‧‧‧導電體
496c‧‧‧導電體
496d‧‧‧導電體
496e‧‧‧導電體
496f‧‧‧導電體
498a‧‧‧導電體
498b‧‧‧導電體
498c‧‧‧導電體
504‧‧‧導電體
507a‧‧‧導電體
507b‧‧‧導電體
511‧‧‧絕緣體
514‧‧‧導電體
515‧‧‧導電體
516‧‧‧導電體
521‧‧‧選路切換元件
522‧‧‧邏輯元件
523‧‧‧組態記憶體
524‧‧‧查找表
525‧‧‧暫存器
526‧‧‧選擇器
527‧‧‧組態記憶體
700‧‧‧基板
701‧‧‧絕緣體
702a‧‧‧導電體
702b‧‧‧導電體
703‧‧‧絕緣體
704‧‧‧絕緣體
705‧‧‧半導體
705a‧‧‧區域
706‧‧‧絕緣體
707‧‧‧絕緣體
707a‧‧‧導電體
707b‧‧‧導電體
708‧‧‧導電體
709‧‧‧導電體
716‧‧‧絕緣體
719‧‧‧發光元件
720‧‧‧絕緣體
721‧‧‧絕緣體
731‧‧‧端子
732‧‧‧FPC
733a‧‧‧佈線
734‧‧‧密封材料
735‧‧‧驅動電路
736‧‧‧驅動電路
737‧‧‧像素
741‧‧‧電晶體
742‧‧‧電容元件
743‧‧‧切換元件
744‧‧‧信號線
750‧‧‧基板
751‧‧‧電晶體
752‧‧‧電容元件
753‧‧‧液晶元件
754‧‧‧掃描線
755‧‧‧信號線
781‧‧‧導電體
782‧‧‧發光層
783‧‧‧導電體
784‧‧‧分隔壁
791‧‧‧導電體
792‧‧‧絕緣體
793‧‧‧液晶層
794‧‧‧絕緣體
795‧‧‧間隔物
796‧‧‧導電體
797‧‧‧基板
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1000‧‧‧IC
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
1700‧‧‧成膜裝置
1701‧‧‧大氣一側的基板供應室
1702‧‧‧大氣一側的基板傳送室
1703a‧‧‧負載鎖定室
1703b‧‧‧卸載閉鎖室
1704‧‧‧傳送室
1705‧‧‧基板加熱室
1706a‧‧‧成膜室
1706b‧‧‧成膜室
1706c‧‧‧成膜室
1751‧‧‧低溫冷阱
1752‧‧‧基板傳送載台
1761‧‧‧盒式介面
1762‧‧‧對準介面
1763a‧‧‧傳送機器人
1763b‧‧‧傳送機器人
1764‧‧‧閘閥
1765‧‧‧加熱載台
1770‧‧‧真空泵
1771‧‧‧低溫泵
1772‧‧‧渦輪分子泵
1780‧‧‧質量流量控制器
1781‧‧‧精製器
1782‧‧‧氣體加熱機構
2100‧‧‧電晶體
2200‧‧‧電晶體
2700‧‧‧製造裝置
2701‧‧‧大氣一側的基板供應室
2702‧‧‧大氣一側的基板傳送室
2703a‧‧‧負載鎖定室
2703b‧‧‧卸載閉鎖室
2704‧‧‧傳送室
2706a‧‧‧處理室
2706b‧‧‧處理室
2706c‧‧‧處理室
2706d‧‧‧處理室
2761‧‧‧盒式介面
2762‧‧‧對準介面
2763a‧‧‧傳送機器人
2763b‧‧‧傳送機器人
2801‧‧‧氣體供應源
2802‧‧‧閥
2803‧‧‧高頻產生器
2804‧‧‧波導管
2805‧‧‧模式轉換器
2806‧‧‧氣體管
2807‧‧‧波導管
2808‧‧‧縫隙天線板
2809‧‧‧電介質板
2810‧‧‧高密度電漿
2811‧‧‧基板
2812‧‧‧基板載台
2813‧‧‧加熱機構
2815‧‧‧匹配器
2816‧‧‧高頻電源
2817‧‧‧真空泵
2818‧‧‧閥
2819‧‧‧排氣口
2820‧‧‧燈
2821‧‧‧氣體供應源
2822‧‧‧閥
2823‧‧‧氣體引入口
2824‧‧‧基板
2825‧‧‧基板載台
2826‧‧‧加熱機構
2828‧‧‧真空泵
2829‧‧‧閥
2830‧‧‧排氣口
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4001‧‧‧佈線
4003‧‧‧佈線
4005‧‧‧佈線
4006‧‧‧佈線
4007‧‧‧佈線
4008‧‧‧佈線
4009‧‧‧佈線
4021‧‧‧層
4022‧‧‧層
4023‧‧‧層
4100‧‧‧電晶體
4200:電晶體
4300:電晶體
4400:電晶體
4500:電容元件
4600:電容元件
5100:顆粒
5120:基板
5161:區域
在圖式中：圖1A至圖1C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖2A至圖2C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖3A至圖3C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖4A至圖4C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖5A至圖5C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖6A至圖6C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖7A至圖7H是示出本發明的一個實施方式的電晶體的一部分的剖面 圖；圖8A至圖8F是示出本發明的一個實施方式的電晶體的一部分的剖面圖；圖9A至圖9D是示出本發明的一個實施方式的電晶體的一部分的剖面圖；圖10A至圖10C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖11A及圖11B是示出本發明的一個實施方式的電晶體的剖面圖；圖12A至圖12C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖13A及圖13B是示出本發明的一個實施方式的電晶體的剖面圖；圖14A至圖14C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖15A至圖15C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖16A至圖16C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖17A至圖17C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖18A至圖18H是示出本發明的一個實施方式的電晶體的一部分的剖面圖；圖19A至圖19F是示出本發明的一個實施方式的電晶體的一部分的剖面圖；圖20A至圖20F是示出本發明的一個實施方式的電晶體的一部分的剖面圖；圖21是示出濺射裝置的一部分的剖面圖； 圖22是示出濺射裝置的一部分的剖面圖；圖23是示出成膜裝置的一個例子的俯視圖；圖24A至圖24C是示出成膜裝置的結構的一個例子的圖；圖25是示出本發明的一個實施方式的製造裝置的俯視圖；圖26是示出本發明的一個實施方式的處理室的俯視圖；圖27是示出本發明的一個實施方式的處理室的俯視圖；圖28A至圖28D是CAAC-OS的剖面的Cs校正高解析度TEM影像以及CAAC-OS的剖面示意圖；圖29A至圖29D是CAAC-OS的平面的Cs校正高解析度TEM影像；圖30A至圖30C是說明藉由XRD得到的CAAC-OS以及單晶氧化物半導體的結構分析結果的圖；圖31A及圖31B是示出CAAC-OS的電子繞射圖案的圖；圖32是示出藉由電子照射的In-Ga-Zn氧化物的結晶部的變化的圖；圖33A及圖33B是示出本發明的一個實施方式的半導體裝置的電路圖；圖34是示出本發明的一個實施方式的半導體裝置的剖面圖；圖35是示出本發明的一個實施方式的半導體裝置的剖面圖；圖36是示出本發明的一個實施方式的半導體裝置的剖面圖；圖37A及圖37B是示出本發明的一個實施方式的記憶體裝置的電路圖；圖38是示出本發明的一個實施方式的半導體裝置的剖面圖；圖39是示出本發明的一個實施方式的半導體裝置的剖面圖；圖40是示出本發明的一個實施方式的半導體裝置的剖面圖；圖41是示出本發明的一個實施方式的半導體裝置的電路圖；圖42是示出本發明的一個實施方式的半導體裝置的剖面圖；圖43A至圖43E是示出本發明的一個實施方式的半導體裝置的電路 圖；圖44A及圖44B是示出本發明的一個實施方式的半導體裝置的俯視圖；圖45A及圖45B是示出本發明的一個實施方式的半導體裝置的方塊圖；圖46A及圖46B是示出本發明的一個實施方式的半導體裝置的剖面圖；圖47A及圖47B是示出本發明的一個實施方式的半導體裝置的剖面圖；圖48A1、圖48A2、圖48A3、圖48B1、圖48B2及圖48B3是示出本發明的一個實施方式的半導體裝置的透視圖及剖面圖；圖49是示出本發明的一個實施方式的半導體裝置的方塊圖；圖50是示出本發明的一個實施方式的半導體裝置的電路圖；圖51A至圖51C是示出本發明的一個實施方式的半導體裝置的電路圖、俯視圖及剖面圖；圖52A及圖52B是示出本發明的一個實施方式的半導體裝置的電路圖及剖面圖；圖53A至圖53F是示出本發明的一個實施方式的電子裝置的透視圖；圖54A及圖54B是本實施例的一個實施方式的樣本的表面狀態影像；圖55A至圖55D是本實施例的一個實施方式的樣本的利用掃描穿透式電子顯微鏡觀察到的明視野影像；圖56A至圖56C是示出本發明的一個實施方式的電晶體的俯視圖及剖面圖。
將參照圖式對本發明的實施方式進行詳細的說明。注意，本發明不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當利用圖式說明發明的結構時，表示相同物件的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加元件符號。
注意，在圖式中，有時為了清楚瞭解而誇大尺寸、膜(層)的厚度或區域。
注意，在本說明書中，例如，當使用“直徑”、“粒徑”、“大小”、“尺寸”、“寬度”等規定物體的形狀時，也可以將其換稱為容納物體的最小立方體的一邊的長度或者物體的一個剖面的圓等效直徑。物體的一個剖面的當等效直徑是指等於物體的一個剖面的面積的正圓形的直徑。
電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等中所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度為低於0.1atomic%的元素是雜質。有時由於包含雜質而例如導致在半導體中形成DOS(Density of State：態密度)，載子移動率降低或結晶性降低等。 在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第一族元素、第二族元素、第十三族元素、第十四族元素、第十五族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(包含在水中)、鋰、鈉、矽、硼、磷、碳、氮等。在氧化物半導體中，有時例如由於氫等雜質的混入導致氧缺陷的產生。此外，在半導體是矽時，作為改變半導體特性的雜質，例如有氧、除氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極(源極區或源極電極)和汲極(汲極區或汲極電極)之間的距離。另外，在一個電晶體中，通道長度在所有區域中不一定為相同。也就是說，一個電晶體的通道長度有時不侷限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度在所有區域中不一定為相同。也就是說，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，在有的電晶體結構中，有時形成通道的區域中的實際上的通道寬度(下面稱為實效通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時 因為實效通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微細且立體的結構的電晶體中，有時形成在半導體側面上的通道區的比率大。在此情況下，形成通道的實際上的實效通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要預先知道半導體的形狀的假定。因此，當半導體的形狀不清楚時，難以正確地測量實效通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體和閘極電極互相重疊的區域中的源極與汲極相對的部分的長度，亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度來計算。在此情況下，該值有時與使用實效通道寬度計算的值不同。
在本說明書中，“A具有其端部比B的端部突出的形狀”有時意味著在俯視圖或剖面圖中A的至少一個端部位於B的至少一個端部的外側。因此，例如可以將“A具有其端部比B的端部突出的形狀”的記載解釋為在俯視圖中A的一個端部位於B的一個端部的外側。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。
注意，在本說明書中，六方晶系包括三方晶系和菱方晶系。
注意，在本說明書中，當記載為“半導體”時，可以換稱為“氧化物半導體”。作為半導體，可以使用：矽或鍺等第14族半導體；碳化矽、矽化鍺、砷化鎵、磷化銦、硒化鋅、硫化鎘等化合物半導體；碳奈米管；石墨稀；以及有機半導體等。
在本說明書等中，“氧氮化矽膜”是指在其組成中含氧量多於含氮量的膜，而“氮氧化矽膜”是指在其組成中含氮量多於含氧量的膜。
在本說明書等中，當在某一個實施方式中示出的圖式或文章示出至少一個具體例子的情況下，所屬技術領域的通常知識者可以很容易地理解一個事實就是可由上述具體例子導出該具體例子的上位概念。因此，當在某一個實施方式中示出的圖式或文章示出至少一個具體例子的情況下，該具體例子的上位概念也是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。並且，可以說該發明的一個實施方式是明確的。
另外，在本說明書等中，至少示於圖式中的內容(也可以是其一部分)是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。因此，即使在文章中沒有某一個內容的描述，如果該內容示於圖式中，就可以說 該內容是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。同樣地，取出圖式的一部分的圖式也是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。並且，可以說該發明的一個實施方式是明確的。
另外，關於在說明書中的文章或圖式中未規定的內容，可以規定發明的一個實施方式不包括該內容而構成。另外，當有某一個值的數值範圍的記載(上限值和下限值等)時，藉由任意縮小該範圍或者去除該範圍中的一部分，可以規定發明的一個實施方式不包括該範圍的一部分。由此，例如，可以規定習知技術不包括在本發明的一個實施方式的技術範圍內。
實施方式1
〈電晶體結構1〉
下面，對本發明的一個實施方式的半導體裝置所包括的電晶體的結構進行說明。
圖1A、圖1B及圖1C是本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。圖1A是俯視圖。圖1B是沿圖1A所示的點劃線A1-A2的剖面圖，其示出通道長度方向的剖面形狀。圖1C是沿圖1A所示的點劃線A3-A4的剖面圖，其示出通道寬度方向的剖面形狀。注意，在圖1A的俯視圖中，為了便於理解，省略一部分的組件。
圖1A至圖1C所示的電晶體包括：基板400上的導電體413及絕緣體401；導電體413及絕緣體401上的絕緣體402；絕緣體402上的絕緣體406a；絕緣體406a上的半導體406b；包括與半導體406b的頂面接觸的區域的導電體416a及導電體416b；與絕緣體402的頂面、導電體416a的頂面及導電體 416b的頂面接觸且具有開口的絕緣體410；與導電體416a的側面、半導體406b的頂面及側面接觸的絕緣體406c；與絕緣體406c的頂面及絕緣體410的開口的側面接觸的絕緣體412；以及隔著絕緣體412及絕緣體406c配置在半導體406b上且包括導電體404a及導電體404b的導電體404。另外，導電體404b隔著導電體404a及絕緣體412與絕緣體410的開口的側面相對。電晶體上包括：導電體404a及導電體404b上的導電體420；以及絕緣體412及導電體420上的絕緣體408。另外，如圖56A、圖56B及圖56C所示，導電體413及絕緣體401並不是必需的組件，也可以沒有導電體413及絕緣體401。
絕緣體406c較佳為包含半導體406b中的氧以外的元素中的至少一種。由此，可以在半導體406b與絕緣體406c的介面抑制缺陷的生成。另外，可以提高絕緣體406c的結晶性。
半導體406b及絕緣體406c較佳為包含後面說明的CAAC-OS。另外，絕緣體406a也較佳為包含CAAC-OS。
在本電晶體中，導電體404a及導電體404b具有第一閘極電極的功能。另外，較佳為導電體404a和導電體404b之中的至少一個是不容易透氧的導電體。例如，藉由作為下層的導電體404a形成具有不容易透氧的性質的導電體，可以防止導電體404b的氧化所導致的導電率的下降。另外，絕緣體412具有第一閘極絕緣體的功能。
導電體413具有第二閘極電極的功能。另外，導電體413也可以是包括具有不容易透氧的性質的導電體的疊層結構。藉由採用包括具有不容易透氧的性質的導電體的疊層結構，可以防止導電體413的氧化所導致的導電 率的下降。絕緣體402具有第二閘極絕緣體的功能。可以由施加到導電體413的電位來控制電晶體的臨界電壓。另外，藉由電連接第一閘極電極與第二閘極電極，可以增大導通時的電流(通態電流(on-state current))。注意，第一閘極電極的功能和第二閘極電極的功能可以互相調換。
另外，導電體416a及導電體416b具有源極電極或汲極電極的功能。注意，導電體的導電率可以利用兩端法等測定。
可以由施加到導電體404的電位來控制半導體406b的電阻。也就是說，可以由施加到導電體404的電位來控制導電體416a與導電體416b之間的導通/非導通。
如圖1B所示，半導體406b的頂面與導電體416a及導電體416b接觸。另外，可以由具有閘極電極的功能的導電體404的電場電圍繞半導體406b。將由閘極電極的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構。因此，有時在整個半導體406b中形成通道。在s-channel結構中，可以使大電流流過電晶體的源極與汲極之間，由此可以增大導通時的電流(通態電流)。另外，由於半導體406b被導電體404的電場圍繞，所以能夠降低非導通時的電流(關態電流：off-state current)。
由於本實施方式中的電晶體的用作閘極電極的區域以填充形成在絕緣體410等中的開口的方式自對準(self align)地形成，所以也可以將該電晶體稱為TGSA s-channel FET(Trench Gate Self Align s-channel FET：自對準溝槽閘極s-channel FET)。
在此，在圖1B中，與導電體404重疊的區域的半導體406b的頂面與導 電體404的底面之間的長度為t1。另外，在圖1B的半導體406b中，重疊於導電體416a的底面的區域與重疊於導電體404的底面的區域之間的長度為L1。或者，重疊於導電體416b的底面的區域與重疊於導電體404的底面的區域之間的長度為L1。
在電晶體中，在半導體406b中形成通道的區域(導電體404與半導體406b重疊的區域)與源極區域或汲極區域(導電體416a或導電體416b與半導體406b重疊的區域)之間形成L1的區域。藉由包括該區域，可以降低電晶體的關態電流，但另一方面，若該區域太大，電晶體的通態電流則會減小。
另外，藉由以絕緣體406c覆蓋半導體406b的通道形成在其中的區域，可以阻擋構成鄰接的絕緣體的氧以外的元素(氫、矽等)進入通道所形成的區域。因此，絕緣體406c至少形成在半導體406b上即可。
於是，藉由不隔著絕緣體412在導電體404的側面設置絕緣體406c，或者，藉由將絕緣體406c隔著絕緣體412覆蓋導電體404的側面的區域設置得比絕緣體406c隔著絕緣體412與導電體404的底面重疊的區域薄，可以減小L1。因此，t1大於L1且L1/t1小於1。
在圖1B中，導電體416a或導電體416b與導電體420之間的長度為t2。另外，在圖1B中，導電體416a與導電體416b之間的長度為L2。
電晶體越被微型化，電晶體附近的寄生電容越會成為不可忽視的問題。例如，有時在導電體420與導電體416a或導電體416b之間形成寄生電容。當形成通道的區域附近的寄生電容大時，在電晶體的工作中需要對寄生電 容進行充電的時間，由此會使電晶體的回應性，甚至半導體裝置的回應性下降。另外，由於消耗用來對寄生電容進行充電的多餘的電力，所以在由多個電晶體構成的電路中功耗變大。由此，t2較佳為具有充分的長度以使寄生電容在與閘極電容相比之下幾乎可以被忽視。
另外，電晶體越被微型化L2則越小，因此難以對導電體404a及導電體404b施加充分的電壓。然而，藉由將t2設計為充分的長度，可以降低導電體404a及導電體404b的電阻。因此，t2大於L2即可，較佳為t2/L2為1.5以上且2以下。
作為基板400例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。例如，作為半導體基板，可以舉出由矽或鍺等構成的單一材料的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator：絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬的氮化物的基板、包含金屬的氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容元件、電阻元件、切換元件、發光元件、記憶元件等。
另外，作為基板400也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在不具有撓性的基板上形成電 晶體之後，剝離電晶體而將該電晶體轉置到撓性基板的基板400上。在此情況下，較佳為在不具有撓性的基板與電晶體之間設置剝離層。另外，作為基板400，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板400也可以具有伸縮性。另外，基板400可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板400例如包括厚度為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下的區域。藉由將基板400形成得薄，可以實現包括電晶體的半導體裝置的輕量化。另外，藉由將基板400形成得薄，即便在使用玻璃等的情況下，基板400有時也會具有伸縮性，或者具有在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等而基板400上的半導體裝置受到的衝擊等。也就是說，能夠提供一種耐久性高的半導體裝置。
撓性基板的基板400例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的基板400的線膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。撓性基板的基板400例如使用線膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是芳族聚醯胺的線膨脹係數較低，因此撓性基板的基板400較佳為使用芳族聚醯胺。
注意，藉由使電晶體被具有阻擋氫等雜質及氧的功能的絕緣體圍繞，能夠使電晶體的電特性穩定。例如，作為絕緣體408，使用具有阻擋氫等雜質及氧的功能的絕緣體即可。
作為具有阻擋氫等雜質及氧的功能的絕緣體，例如可以使用包含硼、 碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
另外，例如，絕緣體408可以使用氧化鋁、氧化鎂、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭形成。另外，絕緣體408較佳為具有氧化鋁。例如，當利用包含氧的電漿形成絕緣體408時，可以對成為絕緣體408的基底層的絕緣體410添加氧。或者，也可以對絕緣體412的側面添加氧。所添加的氧在絕緣體410中或絕緣體412中成為過量氧。藉由使絕緣體408包含氧化鋁，可以抑制氫等雜質進入半導體406b。另外，例如，藉由使絕緣體408包含氧化鋁，可以減少添加到上述絕緣體410及絕緣體412的過量氧向外的擴散。
作為絕緣體402，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體402較佳為包含氧化矽或氧氮化矽。
注意，絕緣體410較佳為包括相對介電常數低的絕緣體。例如，絕緣體410較佳為包括氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。或者，絕緣體410較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽與樹脂的疊層結構。因為氧化矽及氧氮化矽具有熱穩定性，所以藉由與樹脂組合，可以得到熱穩定且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸等。
作為絕緣體412，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體412較佳為包含氧化矽或氧氮化矽。
注意，絕緣體412較佳為包括相對介電常數高的絕緣體。例如，絕緣體412較佳為包含氧化鎵、氧化鉿、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物或者含有矽及鉿的氧氮化物等。或者，絕緣體412較佳為具有氧化矽或氧氮化矽與相對介電常數高的絕緣體的疊層結構。因為氧化矽及氧氮化矽對熱穩定，所以藉由與相對介電常數高的絕緣體組合，可以實現熱穩定且相對介電常數高的疊層結構。例如，藉由使絕緣體412的絕緣體406c一側包含氧化鋁、氧化鎵或氧化鉿，能夠抑制氧化矽或氧氮化矽所含有的矽混入半導體406b。另外，例如在絕緣體412的絕緣體406c一側包含氧化矽或氧氮化矽時，有時在氧化鋁、氧化鎵或氧化鉿與氧化矽或氧氮化矽的介面處形成陷阱中心。該陷阱中心有時可以藉由俘獲電子而使電晶體的臨界電壓向正方向漂移。
作為導電體416a及導電體416b，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、鉑、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金膜或化合物膜，可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體或者包含鈦及氮的導電體等。
作為導電體404、導電體413及導電體420，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也 可以使用合金膜或化合物膜，可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體或者包含鈦及氮的導電體等。
作為半導體406b，較佳為使用氧化物半導體。注意，有時可以使用矽(包括應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體等。
作為絕緣體406a及絕緣體406c，較佳為使用由構成半導體406b的氧以外的元素中的一種以上或二種以上構成的氧化物。注意，有時可以使用矽(包括應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體等。
半導體406b例如是氧化物半導體。例如，在半導體406b包含銦時，其載子移動率(電子移動率)得到提高。另外，半導體406b較佳為包含元素M。元素M較佳為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。另外，半導體406b較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體406b不侷限於氧化物半導體。半導體406b例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
作為半導體406b例如使用能隙大的氧化物。半導體406b的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
例如，絕緣體406a及絕緣體406c是包含一種以上或兩種以上構成半導體406b的除了氧之外的元素的氧化物。因為絕緣體406a及絕緣體406c包含一種以上或兩種以上構成半導體406b的除了氧之外的元素，所以不容易在絕緣體406a與半導體406b的介面以及半導體406b與絕緣體406c的介面處形成缺陷能階。
作為半導體406b使用其電子親和力大於絕緣體406a及絕緣體406c的氧化物。例如，作為半導體406b使用如下氧化物，該氧化物的電子親和力比絕緣體406a及絕緣體406c大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底之間的能量差。
如此，若對在半導體406b的上下配置有絕緣體406a及絕緣體406c的電晶體施加閘極電壓，通道則形成在絕緣體406a、半導體406b和絕緣體406c當中的電子親和力最大的半導體406b中。由此可以形成所謂的埋入通道結構。
在此，有時在絕緣體406a與半導體406b之間具有絕緣體406a和半導體406b的混合區域。另外，有時在半導體406b與絕緣體406c之間具有半導體406b和絕緣體406c的混合區域。混合區域的缺陷能階密度較低。因此，在絕緣體406a、半導體406b和絕緣體406c的疊層體中，各層之間的介面附近的能量連續地變化(也稱為連續接合)。注意，有時不能明確地分辨絕緣 體406a、半導體406b及絕緣體406c的介面。
此時，電子不在絕緣體406a及絕緣體406c中而主要在半導體406b中移動。
越減少妨礙電子移動的原因，越能夠提高電晶體的通態電流。例如，在通道形成區域中的物理性凹凸較大的情況下電子的移動也會被妨礙。
為了提高電晶體的通態電流，例如，半導體406b的頂面或底面(被形成面，在此為絕緣體406a的頂面)的1μm×1μm的範圍內的均方根(RMS：Root Mean Square)粗糙度低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。其1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500等測定。
上述三層結構僅是一個例子。例如，也可以採用在絕緣體406a上或絕緣體406a下，或者絕緣體406c上或絕緣體406c下具有作為絕緣體406a、絕緣體406c例示的絕緣體中的任一個以上的疊層結構。
注意，關於可以用於半導體的氧化物半導體，在其他實施方式中進行詳細說明。
〈電晶體的製造方法1〉
下面，參照圖7A至圖9D對本發明的圖1A至圖1C所示的電晶體的製造方法進行說明。
首先，準備基板400。
接著，如圖7A及圖7B所示，在基板400上形成將成為絕緣體401的絕緣體，在絕緣體401中形成開口部，在絕緣體401上形成將成為導電體413的導電體。將成為導電體413的導電體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。另外，導電體413也可以是包括具有不容易透氧的性質(或者，也可以說是抗氧化性高)的導電體的多層結構。接著，利用化學機械拋光(Chemical Mechanical Polishing：CMP)等將導電體413埋入絕緣體401的開口部即可。另外，作為導電體413的其他形成方法，也可以形成導電體，並利用光微影法等進行加工來形成導電體413。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，藉由該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet：極紫外)光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。另外，可以進行灰化處理等乾蝕刻處理或濕蝕刻處理、在進行乾蝕刻處理之後進行濕蝕刻處理或在進行濕蝕刻處理之後進行乾蝕刻處理，由此去除光阻遮罩。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿 (CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以對平行平板型電極中的一個施加高頻電源；也可以對平行平板型電極中的一個施加不同的多個高頻電源；也可以對平行平板型電極的各個施加相同頻率的高頻電源；或者可以對平行平板型電極的各個施加頻率不同的高頻電源。此外，也可以使用包括高密度電漿源的乾蝕刻裝置。作為包括高密度電漿源的乾蝕刻裝置，例如可以使用感應耦合型電漿(ICP：Inductively Coupled Plasma)蝕刻裝置等。
接著，如圖7A或圖7B中的箭頭所示，也可以進行高密度電漿處理。高密度電漿處理較佳為在氧氛圍或氮氛圍下進行。氧氛圍是含有氧原子的氣體氛圍，並且是指氧、臭氧或氮氧化物(一氧化氮、二氧化氮、一氧化二氮、三氧化二氮、四氧化二氮或者五氧化二氮等)的氛圍。另外，氧氛圍中也可以包含氮或稀有氣體(氦、氬等)的惰性氣體。如此，藉由在氧氛圍下進行高密度電漿處理，例如可以使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，也可以使烴等有機化合物容易從被處理物脫離。
作為氮氛圍下的高密度電漿處理，例如在含有氮及稀有氣體的氛圍下、含有氮、氫及稀有氣體的氛圍下或含有氨及稀有氣體的氛圍下，進行上述高密度電漿處理即可。由此，可以使被處理物的表面及其附近氮化。可以在被處理物的表面一側形成極薄的氮化區域。該氮化區域可以抑制雜質的擴散。
作為高密度電漿處理，可以在氧氛圍下進行處理後在氮氛圍下進行處理，也可以在氮氛圍下進行處理後在氧氛圍下進行處理。另外，也可以在每個高密度電漿處理的前後進行退火處理。此外，為提高電漿的密度，有 時較佳為供應充分的量的氣體。若氣體的量不夠，有時自由基的失活速度會變得高於生成速度。例如，有時較佳為供應100sccm以上、300sccm以上或800sccm以上的氣體。
在高密度電漿處理中，例如，使用藉由頻率為0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或2.2GHz以上且2.8GHz以下(典型為2.45GHz)的高頻產生器產生的微波即可。另外，處理壓力可以為10Pa以上且5000Pa以下，較佳為200Pa以上且1500Pa以下，更佳為300Pa以上且1000Pa以下，基板溫度可以為100℃以上且600℃以下(典型為400℃)，並且可以使用氧和氬的混合氣體。
高密度電漿例如藉由使用2.45GHz的微波而產生，較佳為以1×1011/cm3以上且1×1013/cm3以下的電子密度、2eV以下的電子溫度或5eV以下的離子能量進行處理。在這樣的高密度電漿處理中，自由基的運動能量小，並且與習知的電漿處理相比電漿所導致的損傷也小。因此，可以形成缺陷少的膜。從產生微波的天線到被處理物的距離為5mm以上且120mm以下，較佳為20mm以上且60mm以下。
或者，也可以在基板一側具有施加RF(Radio Frequency：射頻)偏壓的電漿電源。RF偏壓的頻率例如為13.56MHz或27.12MHz等即可。使用高密度電漿可以生成高密度的氧離子，藉由對基板一側施加RF偏壓，可以高效地將高密度電漿所生成的氧離子引入被處理物。因此，較佳為在施加基板偏壓的同時進行高密度電漿處理。
在高密度電漿處理後，也可以以不暴露於大氣的方式連續進行退火處理。另外，高密度電漿處理也可以在退火處理後以不暴露於大氣的方式連 續進行。藉由連續進行高密度電漿處理及退火處理，可以抑制雜質在處理期間混入。另外，藉由在氧氛圍下進行高密度電漿處理後進行退火處理，可以使添加到被處理物的氧中的沒有被用於填補氧缺陷的多餘的氧脫離。另外，上述退火處理例如可以是燈退火處理等。
另外，高密度電漿處理的處理時間較佳為30秒以上且120分鐘以下、1分鐘以上且90分鐘以下、2分鐘以上且30分鐘以下或3分鐘以上且15分鐘以下。
另外，退火處理的溫度較佳為250℃以上且800℃以下、300℃以上且700℃以下或400℃以上且600℃以下，其處理時間較佳為30秒以上且120分鐘以下、1分鐘以上且90分鐘以下、2分鐘以上且30分鐘以下或3分鐘以上且15分鐘以下。
接著，形成絕緣體402。絕緣體402可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、原子層沉積(ALD：Atomic Layer Deposition)法等形成。
CVD法可以分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法、利用熱TCVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。並且，可以根據使用的源氣體分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
電漿CVD法可以以較低的溫度得到高品質的膜。另外，因為熱CVD法不使用電漿，所以利用熱CVD法能夠減少對被處理物的電漿損傷。例如， 半導體裝置所包括的佈線、電極、元件(電晶體、電容器等)等有時藉由從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於積蓄的電荷而使半導體裝置所包括的佈線、電極、元件等破壞。另一方面，當採用不使用電漿的熱CVD法時，因為不會產生上述因暴露於電漿而造成的損傷，所以能夠提高半導體裝置的良率。另外，在熱CVD法中，因為在成膜中不暴露於電漿，所以容易得到缺陷少的膜。
另外，ALD法也可以減少對被處理物的電漿損傷。另外，ALD法也不產生成膜中的電漿損傷，所以可以得到缺陷少的膜。
不同於使從靶材等釋放的粒子沉積的成膜方法，CVD法及ALD法是藉由被處理物的表面的反應而形成膜的成膜方法。因此，藉由CVD法及ALD法形成的膜具有良好的步階覆蓋性而不容易受被處理物的形狀的影響。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性及厚度的均勻性，所以適合用於形成覆蓋縱橫比高的開口部的表面的膜。但是，因為ALD法的沉積速度較慢，所以較佳為與沉積速度快的CVD法等其他成膜方法組合來使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制獲得的膜的組成。例如，在CVD法及ALD法中，可以藉由調整源氣體的流量比形成任意組成的膜。另外，例如，在CVD法及ALD法中，可以藉由一邊形成膜一邊改變源氣體的流量比，來形成其組成連續變化的膜。當在進行成膜的同時改變源氣體的流量比時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使成膜所需的時間縮短。因此，有時可以提高半導體裝置的生產率。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
另外，也可以進行對絕緣體402添加氧的處理。作為添加氧的處理，例如有離子植入法、電漿處理法等。另外，添加到絕緣體402的氧成為過量氧。
接著，如圖7C及圖7D所示，形成將成為絕緣體406a的絕緣體、將成為半導體406b的半導體以及光阻遮罩430。
首先，在絕緣體402上形成將成為絕緣體406a的絕緣體。將成為絕緣體406a的絕緣體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，較佳為使用對向靶材式濺射裝置形成絕緣體。注意，在本說明書等中，使用對向靶材式濺射裝置的成膜法也可以被稱為VDSP(vapor deposition SP：氣相沉積SP)。
藉由使用對向靶材式濺射裝置形成絕緣體，可以減少形成絕緣體時的電漿損傷。由此，可以減少膜中的氧缺陷。另外，藉由使用對向靶材式濺射裝置，可以在高真空下進行成膜。由此，可以降低所形成的絕緣體中的雜質濃度(例如，氫、稀有氣體(氬等)、水等)。
另外，也可以使用具有感應耦合天線導體板的濺射裝置。由此，可以以高的沉積速度形成大面積且均勻性高的膜。
較佳為使用包含氧的氣體、稀有氣體、包含氮的氣體等進行成膜。作 為包含氮的氣體，例如使用氮(N2)、一氧化二氮(N2O)、氨(NH3)等即可。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
另外，也可以進行對將成為絕緣體406a的絕緣體添加氧的處理。作為添加氧的處理，有離子植入法、電漿處理法等。另外，添加到將成為絕緣體406a的絕緣體的氧成為過量氧。
接著，在將成為絕緣體406a的絕緣體上形成將成為半導體406b的半導體。半導體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，較佳為使用對向靶材式濺射裝置形成絕緣體。
藉由使用對向靶材式濺射裝置形成半導體，可以減少形成半導體時的電漿損傷。由此，可以減少膜中的氧缺陷。另外，藉由使用對向靶材式濺射裝置，可以在高真空下進行成膜。由此，可以降低所形成的半導體中的雜質濃度(例如，氫、稀有氣體(氬等)、水等)。
另外，也可以使用具有感應耦合天線導體板的濺射裝置。由此，可以以高的沉積速度形成大面積且均勻性高的膜。
較佳為使用包含氧的氣體、稀有氣體、包含氮的氣體等進行成膜。作為包含氮的氣體，例如使用氮(N2)、一氧化二氮(N2O)、氨(NH3)等即可。
接著，較佳為進行第一加熱處理。第一加熱處理以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。第一加熱處理也可以在減壓狀態下進行。或者，在第一加熱處理中，可以在惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理。藉由進行第一加熱處理，可以提高半導體的結晶性，並可以去除氫或水等雜質。或者，在第一加熱處理中，也可以在減壓狀態下進行包含氧的電漿處理。包含氧的電漿處理例如較佳為採用包括用來產生使用微波的高密度電漿的電源的裝置。或者，也可以包括對基板一側施加RF(Radio Frequency：射頻)電壓的電漿電源。藉由使用高密度電漿可以生成高密度氧自由基，且藉由對基板一側施加RF電壓可以將由高密度電漿生成的氧自由基高效地引入半導體406b中。或者，也可以在使用這種裝置進行包含惰性氣體的電漿處理之後，為填補脫離的氧而進行包含氧的電漿處理。
接著，如圖7E及圖7F所示，利用光阻遮罩430藉由光微影法等對將成為絕緣體406a的絕緣體及將成為半導體406b的半導體進行加工，由此形成包括絕緣體406a及半導體406b的多層膜。注意，在形成多層膜時，有時絕緣體402也被蝕刻而一部分區域變薄。也就是說，絕緣體402有時在與多層膜接觸的區域具有凸部。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，如圖7G及圖7H所示，形成將成為導電體416及絕緣體410的絕緣體。
首先，形成導電體416。導電體416可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
注意，導電體416覆蓋多層膜。在該多層膜上形成導電體時，給絕緣體406a的側面、半導體406b的頂面及半導體406b的側面的一部分帶來損傷，由此有時會形成低電阻化的區域。由於絕緣體406a及半導體406b的一部分具有低電阻化的區域，所以可以降低導電體416與半導體406b之間的接觸電阻。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，利用光微影法等進行加工，由此形成導電體416a及導電體416b。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，形成將成為絕緣體410的絕緣體。將成為絕緣體410的絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋塗法、浸漬法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)、刮刀(doctor knife)法、輥塗(roll coater)法或簾式塗布(curtain coater)法等形成。
可以以其頂面具有平坦性的方式形成將成為絕緣體410的絕緣體。例如，將成為絕緣體410的絕緣體的頂面可以在剛形成後就具有平坦性。或者，例如，在成膜後，可以以其頂面平行於基板背面等基準面的方式去除將成為絕緣體410的絕緣體的上部。將這種處理稱為平坦化處理。作為平坦化處理，有化學機械拋光處理、乾蝕刻處理等。但是，將成為絕緣體410的絕緣體的頂面也可以不具有平坦性。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，利用光微影法等在將成為絕緣體410的絕緣體上形成光阻遮罩431。在此，為了提高將成為絕緣體410的絕緣體的頂面與光阻遮罩之間的緊密性，例如，可以將有機塗佈膜設置在將成為絕緣體410的絕緣體上與光阻遮罩之間。
接著，如圖8A及圖8B所示，在絕緣體410及導電體416中形成開口。首先，在形成光阻遮罩431後，利用乾蝕刻法等對將成為絕緣體410的絕緣體進行第一加工以至到達導電體416的頂面。在乾蝕刻法中可以使用上述乾蝕刻裝置，但是較佳為使用將頻率不同的高頻電源連接到各個平行平板型電極的乾蝕刻裝置。
接著，藉由乾蝕刻法等對導電體416進行第二加工來將該導電體416分為導電體416a和導電體416b。注意，絕緣體410的加工與導電體416的 加工可以在同一光微影製程中進行。藉由在同一光微影製程中進行加工，能夠減少製程數。因此，能夠提高包括電晶體的半導體裝置的生產率。
此時，半導體406b包括露出的區域。藉由上述第二加工，有時半導體406b的露出的區域的一部分被去除。另外，有時蝕刻氣體的殘留成分等的雜質元素會附著於露出的半導體406b。例如，當作為蝕刻氣體使用氯類氣體時，氯等有時會附著。另外，當作為蝕刻氣體使用烴類氣體時，碳或氫等有時會附著。因此，較佳為減少附著於半導體406b的露出的表面的雜質元素。例如，藉由使用稀氫氟酸等的洗滌處理、使用臭氧等的洗滌處理或使用紫外線等的洗滌處理來減少該雜質即可。此外，也可以組合多個洗滌處理。由此，半導體406b的露出的面，也就是說通道形成於其中的區域成為高電阻。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，如圖8C及圖8D所示，至少在除了絕緣體410的側面以外的半導體406b的頂面及側面、絕緣體406a的側面、絕緣體402的頂面及絕緣體410的頂面形成絕緣體406c。可以利用濺射法形成絕緣體406c。
在此，參照圖21及圖22對用於形成絕緣體406c的濺射裝置進行說明。
圖21是示出濺射裝置101的一部分的剖面圖。圖21所示的濺射裝置101包括：部件190；配置在部件190上的準直器(collimator)150；靶材架120；靶材架120上的底板110；底板110上的靶材100；隔著底板110設置 在靶材100之下的包括磁鐵130N及磁鐵130S的磁鐵單元130；以及支撐磁鐵單元130的磁鐵架132。在本說明書中，將多個磁鐵稱為磁鐵單元。磁鐵單元也可以被換稱為陰極、陰極磁鐵、磁力部件、磁力零件等。
還示出以面對靶材100的方式配置的基板載台170以及被基板載台170支撐的基板160。此外，還示出由磁鐵單元130形成的磁力線180a及磁力線180b。
靶材架120與底板110由螺絲釘(螺栓等)被固定，被施加相同的電位。靶材架120隔著底板110支撐靶材100。
底板110具有固定靶材100的功能。
濺射裝置101也可以在底板110的內部或下部具有水路。藉由使流體(空氣、氮、稀有氣體、水、油等)流過水路，可以抑制在進行濺射時靶材100的溫度上升所引起的放電異常或者靶材100等構件的變形所引起的濺射裝置101的損傷等。此時，藉由用黏合構件將底板110與靶材100接合在一起，冷卻性能得到提高，所以是較佳的。
藉由在靶材架120與底板110之間設置墊片，雜質不容易從外部或水路侵入濺射裝置101，所以是較佳的。
在磁鐵單元130中，磁鐵130N及磁鐵130S是以不同的極性朝向靶材100的方式配置的。在此說明磁鐵130N的N極朝向靶材100，且磁鐵130S的S極朝向靶材100的情況。注意，磁鐵單元130中的磁鐵及極性的配置不侷限於圖21所示的配置。
磁力線180a為形成靶材100頂面附近的水平磁場的磁力線之一。靶材100的頂面附近例如是指與靶材100的垂直距離為0mm以上且10mm以下，尤其是0mm以上且5mm以下的區域。
磁力線180b為在離磁鐵單元130頂面有垂直距離d的位置上形成水平磁場的磁力線之一。垂直距離d例如為0mm以上且20mm以下或者5mm以上且15mm以下。
在進行成膜時，施加到靶材架120的電位V1例如比施加到基板載台170的電位V2低。施加到基板載台170的電位V2例如為接地電位。施加到磁鐵架132的電位V3例如為接地電位。注意，電位V1、電位V2以及電位V3不侷限於上述電位。也可以不對靶材架120、基板載台170和磁鐵架132全都施加電位。例如，基板載台170也可以處於電浮動狀態。
在圖21中，示出不使底板110及靶材架120與磁鐵單元130及磁鐵架132電連接的例子，但是不侷限於此。例如，底板110及靶材架120與磁鐵單元130及磁鐵架132也可以電連接且被施加相同的電位。
對濺射裝置101供應沉積氣體(例如，氬等稀有氣體、氧、氮等)，固定壓力(例如，0.05Pa以上且10Pa以下，較佳為0.1Pa以上且0.8Pa以下)，對靶材架120施加電位V1，由此，在由磁鐵單元130形成的磁場中形成電漿。電漿的電位Vp比電位V1高。此時，電漿中的陽離子因電位Vp與電位V1的電位差而加速向靶材100移動。當陽離子碰撞到靶材100時，濺射粒子被釋放出來。在被釋放的濺射粒子中，到達基板160的濺射粒子沉積而形成膜。
一般而言，在濺射裝置中，濺射粒子不容易到達縱橫比較大且具有小開口的底部。另外，對於基板在斜方向上飛行的濺射粒子沉積在開口的上部附近而使開口的上部變窄，因此有時膜不形成於開口內。
另一方面，藉由使用上述結構的濺射裝置，在被釋放的濺射粒子中，對於基板160的被形成面在斜方向上飛行的濺射粒子附著於準直器150。也就是說，藉由設置準直器150，經過靶材100與基板160之間的準直器150且具有對基板160垂直分量的濺射粒子到達基板。因此，沉積於與基板平行的面。另一方面，濺射粒子不會沉積於垂直於基板的面，或者濺射粒子在垂直於基板的面的沉積量比在平行於基板的面的沉積量少。因此，藉由使用上述濺射裝置，如圖8C及圖8D所示，可以在除了垂直於基板的面以外的面上形成絕緣體406c。
注意，靶材100與準直器150的垂直距離或基板160與準直器150的垂直距離可以根據所形成的膜品質而適當地改變。因此，如圖22所示，準直器150也可以具有可動部151及可動部152。藉由具有可動部151，可以更容易地選擇是否使用準直器150。另外，藉由具有可動部152，可以更容易地調整準直器150與基板160、靶材100的垂直距離。
另外，可以使用長拋濺射法。在長拋濺射法中，藉由拉開靶材100與基板160的垂直距離，可以使濺射粒子對基板160的入射方向接近於垂直。由此，即使不使用準直器150，也可以在除了垂直於基板的面以外的面上形成絕緣體406c。注意，基板160與靶材100的垂直距離為150mm以上且500mm以下即可。另外，也可以組合長拋濺射法與準直器150。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，如圖8E及圖8F所示，形成將成為絕緣體412的絕緣體、將成為導電體404a的導電體以及將成為導電體404b的導電體。
首先，在絕緣體410及絕緣體406c上形成將成為絕緣體412的絕緣體。將成為絕緣體412的絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，形成將成為導電體404a及導電體404b的導電體。將成為導電體404a及導電體404b的導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。以填充由絕緣體410等形成的開口部的方式形成將成為導電體404a及導電體404b的導電體。因此，較佳為使用CVD法(尤其是MCVD法)。另外，為了提高利用MCVD法形成的導電體的緊密性，有時較佳為使用藉由ALD法等形成的導電體與利用CVD法形成的導電體的疊層膜。例如，可以使用依次形成有氮化鈦及鎢的疊層膜等。
接著，如圖9A及圖9B所示，藉由CMP處理等去除導電體404a、導電體404b、絕緣體412、絕緣體406c以至絕緣體410露出。此時，也可以將絕緣體410用作停止層，因此有時絕緣體410的厚度會變薄。由此，藉由使 絕緣體410的膜厚度具有充分的富餘以使所完成的電晶體中的導電體404a及導電體404b的電阻充分降低，可以形成多個偏差小的電晶體。
另外，既可以只進行一次CMP處理，又可以進行多次CMP處理。當分多次進行CMP處理時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。如此，藉由將拋光率不同的拋光組合，可以進一步提高拋光表面的平坦性。
接著，形成將成為導電體420的導電體。導電體420也可以是疊層結構。將成為導電體420的導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。接著，藉由光微影法等進行加工來形成導電體420。
接著，如圖9C及圖9D所示，在絕緣體410及導電體420上形成絕緣體408。絕緣體408可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。藉由作為絕緣體408使用包含氧的電漿來形成氧化鋁，可以使該電漿中的氧作為過量氧(exO)被添加到絕緣體410的頂面，所以是較佳的。另外，可以使氧藉由絕緣體410擴散到絕緣體408而對絕緣體408添加過量氧。因此，此時，在絕緣體408與絕緣體410的膜的介面附近有時會形成含有大量過量氧的混合區域。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
另外，在形成絕緣體408之後的任何時候都可以進行第二加熱處理。藉由進行第二加熱處理，絕緣體410及混合區域414所含的過量氧透過絕緣 體412、絕緣體402、絕緣體406c及絕緣體406a移動到半導體406b。如此，由於過量氧移動到半導體406b，所以可以減少半導體406b的缺陷(氧缺陷)。
注意，在絕緣體410及混合區域414所含的過量氧能夠擴散到半導體406b的溫度下進行第二加熱處理即可。例如，第二加熱處理也可以參照關於第一加熱處理的記載。或者，進行第二加熱處理的溫度較佳為比進行第一加熱處理的溫度低。第一加熱處理與第二加熱處理的溫度差為20℃以上且150℃以下，較佳為40℃以上且100℃以下。由此，可以抑制多餘的過量氧從絕緣體402等被釋放。注意，當在形成各層時進行的加熱處理可以兼作第二加熱處理時，有時不需要進行第二加熱處理。
另外，雖然未特別圖示，但是也可以在絕緣體408及絕緣體410中形成到達導電體416a及導電體416b的開口部，並在每個開口部中形成用作佈線的導電體。另外，也可以在絕緣體408中形成到達導電體404的開口部，並形成用作佈線的導電體。
如上所述，可以形成圖1A至圖1C所示的電晶體。
在本實施方式中，描述本發明的一個實施方式。但是，本發明的一個實施方式並不侷限於此。也就是說，在本發明的一個實施方式及其他實施方式中記載各種各樣的發明的方式，由此本發明的一個實施方式不侷限於特定的方式。例如，雖然本發明的一個實施方式示出作為半導體使用氧化物半導體的例子，但是本發明的一個實施方式並不侷限於此。根據情形或狀況，在本發明的一個實施方式中，也可以使用矽、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體等。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式2
〈電晶體結構2〉
下面，參照圖2A至圖2C對與圖1A至圖1C不同結構的電晶體及其製造方法進行說明。圖2A至圖2C示出本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。圖2A是俯視圖。圖2B是對應於圖2A所示的點劃線A1-A2的剖面圖。圖2C是對應於圖2A所示的點劃線A3-A4的剖面圖。注意，在圖2A的俯視圖中，為了明確起見，省略一部分的組件。
在圖2B中，本電晶體的絕緣體410的側面對於導電體416a的頂面具有大於0度且小於90度的角度θ，並且在絕緣體410的側面形成有絕緣體406c。注意，角度θ為75度以上且小於90度，較佳為80度以上且小於90度，更佳為85度以上且小於90度。注意，將絕緣體406c隔著絕緣體412覆蓋導電體404的側面的區域設定得比絕緣體406c與導電體404的底面重疊的區域薄。其他結構參照圖1A至圖1C所示的電晶體。
〈電晶體的製造方法2〉
首先，進行到實施方式1所示的圖7H為止的製程。
接著，絕緣體410的側面以對於導電體416a的頂面具有大於0度且小於90度的角度θ的方式形成。接著，使用在實施方式1中說明的成膜裝置形成絕緣體406c。此時，例如，角度θ越小，濺射粒子沉積的可能性越高，由此在絕緣體410的側面越會形成較厚的絕緣體406c。另外，角度θ越大， 在絕緣體410的側面越會形成較薄的絕緣體406c。因此，形成於絕緣體410側面的絕緣體406c的膜厚度可以根據角度θ調整。也就是說，可以減小所形成的偏置(offset)區域的寬度L1。t1大於L1，L1/t1小於1。
接下來的製程與實施方式1所示的電晶體的製造方法1的製程同樣地進行即可。
如上所述，可以形成圖2A至圖2C所示的電晶體。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式3
〈電晶體結構3及電晶體結構4〉
下面，參照圖3A至圖4C對與圖1A至圖1C不同結構的電晶體及其製造方法進行說明。圖3A至圖4C示出本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。
對圖3A至圖4C所示的電晶體進行說明。圖3A及圖4A是俯視圖。圖3B是對應於圖3A所示的點劃線A1-A2的剖面圖。圖3C是對應於圖3A所示的點劃線A3-A4的剖面圖。注意，在圖3A的俯視圖中，為了明確起見，省略一部分的組件。
圖4B是對應於圖4A所示的點劃線A1-A2的剖面圖。圖4C是對應於圖4A所示的點劃線A3-A4的剖面圖。注意，在圖4A的俯視圖中，為了明確起見，省略一部分的組件。
在圖3A至圖4C所示的電晶體中，絕緣體406c2(在圖4A至圖4C中為絕緣體406c)、絕緣體412、導電體404a及導電體404b也形成在絕緣體410的頂面的一部分區域。其他結構參照圖1A至圖1C或圖2A至圖2C所示的電晶體。
在圖3A至圖4C所示的電晶體中，用作閘極電極的導電體404a及導電體404b的一部分也可以具有佈線的功能。也就是說，隔著絕緣體406c及絕緣體412形成在絕緣體410上的導電體404a及導電體404b相當於電晶體結構1中的導電體420。因此，在該結構中，t2是導電體416a或導電體416b與絕緣體410上的導電體404a的垂直距離。另外，由於絕緣體406c2、絕緣體412、導電體404a及導電體404b是同時形成的，所以在絕緣體410的頂面與絕緣體410上的導電體404a之間夾有絕緣體406c2(在圖4A至圖4C中為絕緣體406c)及絕緣體412。因此，由於t2相當於絕緣體410的厚度加上絕緣體406c2(在圖4A至圖4C中為絕緣體406c)以及絕緣體412的厚度，因此t2能夠具有充分的距離，從而可以抑制寄生電容。
〈電晶體的製造方法3及電晶體的製造方法4〉
下面，對圖3A至圖3C所示的電晶體的製造方法進行說明。
首先，進行到實施方式1所示的圖8F為止的製程。
接著，利用光微影法等形成絕緣體406c、絕緣體412、導電體404a及導電體404b。藉由採用該結構，可以利用導電體404a及導電體404b同時形成相當於電晶體結構1中的導電體420的導電體。
接著，形成絕緣體408。
如上所述，可以形成圖3A至圖3C所示的電晶體。
另外，在圖4A至圖4C所示的電晶體中，藉由與圖2A至圖2C所示的電晶體同樣的製程來形成絕緣體406c、絕緣體412、導電體404a及導電體404b。然後，利用光微影法等將絕緣體406c、絕緣體412、導電體404a及導電體404b形成為所希望的形狀。藉由採用該結構，可以利用導電體404a及導電體404b同時形成相當於電晶體結構1中的導電體420的導電體。
如上所述，可以形成圖4A至圖4C所示的電晶體。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式4
〈電晶體結構5及電晶體結構6〉
下面，參照圖5A至圖6C對與圖1A至圖1C不同結構的電晶體及其製造方法進行說明。圖5A至圖6C示出本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。
對圖5A至圖6C所示的電晶體進行說明。圖5A及圖6A是俯視圖。圖5B是對應於圖5A所示的點劃線A1-A2的剖面圖。圖5C是對應於圖5A所示的點劃線A3-A4的剖面圖。注意，在圖5A的俯視圖中，為了明確起見，省略一部分的組件。
圖6B是對應於圖6A所示的點劃線A1-A2的剖面圖。圖6C是對應於圖6A所示的點劃線A3-A4的剖面圖。注意，在圖6A的俯視圖中，為了明確起見，省略一部分的組件。
在圖5A至圖6C所示的電晶體中，導電體416a及導電體416b僅形成在半導體406b上。其他結構參照圖1A至圖1C或圖2A至圖2C所示的電晶體。
〈電晶體的製造方法5及電晶體的製造方法6〉
下面，對圖5A至圖5C所示的電晶體的製造方法進行說明。
首先，進行到實施方式1所示的圖7A及圖7B為止的製程。
接著，在形成絕緣體406a及半導體406b後，形成導電體416。接著，利用光微影法等在導電體416上形成光阻劑，以光阻劑作為遮罩對導電體416進行第一蝕刻。接著，去除光阻劑，然後以導電體416作為遮罩進行第二蝕刻。第二蝕刻是對絕緣體406a及半導體406b進行的。
接下來的製程與實施方式1中的圖7G及圖7H以後的製程是同樣的。如上所述，可以形成圖5A至圖5C所示的電晶體。
另外，在圖6A至圖6C所示的電晶體中，也與圖5A至圖5C所示的電晶體同樣地形成絕緣體406a、半導體406b及導電體416。然後，藉由與圖2A至圖2C所示的電晶體同樣的製程形成電晶體即可。
如上所述，可以形成圖6A至圖6C所示的電晶體。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式5
〈電晶體結構7〉
下面，對本發明的一個實施方式的半導體裝置所包括的電晶體的結構進行說明。
圖10A、圖10B及圖10C是本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。圖10A是俯視圖。圖10B是沿圖10A所示的點劃線A1-A2的剖面圖，其示出通道長度方向的剖面形狀。圖10C是沿圖10A所示的點劃線A3-A4的剖面圖，其示出通道寬度方向的剖面形狀。注意，在圖10A的俯視圖中，為了便於理解，省略一部分的組件。
圖10A至圖10C所示的電晶體包括：基板400上的導電體413及絕緣體401；導電體413及絕緣體401上的絕緣體402；絕緣體402上的絕緣體406a；絕緣體406a上的半導體406b；包括與半導體406b的頂面接觸的區域的導電體416a及導電體416b；與絕緣體402的頂面、導電體416a的頂面及導電體416b的頂面接觸且具有開口的絕緣體410；與導電體416a的側面、半導體406b的頂面及側面接觸的絕緣體406c；絕緣體406c上的絕緣體406d；與絕緣體406d的頂面及絕緣體410的開口的側面接觸的絕緣體412；以及隔著絕緣體412、絕緣體406c及絕緣體406d配置在半導體406b上且包括導電體404a及導電體404b的導電體404。另外，導電體404b隔著導電體404a及絕緣體412與絕緣體410的開口的側面相對。電晶體上包括：導電體404a及導電體404b上的導電體420；以及絕緣體412及導電體420上的絕緣體 408。另外，如圖56A、圖56B及圖56C所示，導電體413及絕緣體401並不是必需的組件，也可以沒有導電體413及絕緣體401。
絕緣體406c及絕緣體406d較佳為包含半導體406b中的氧以外的元素中的至少一種。由此，可以在半導體406b與絕緣體406c的介面、絕緣體406c與絕緣體406d的介面都抑制缺陷的生成。另外，可以提高絕緣體406c及絕緣體406d的結晶性。
半導體406b及絕緣體406c較佳為包含後面說明的CAAC-OS。並且，絕緣體406d也較佳為包含CAAC-OS。絕緣體406a也較佳為包含CAAC-OS。
在本電晶體中，導電體404a及導電體404b具有第一閘極電極的功能。另外，較佳為導電體404a和導電體404b之中的至少一個是不容易透氧的導電體。例如，藉由作為下層的導電體404a形成不容易透氧的導電體，可以防止導電體404b的氧化所導致的導電率的下降。另外，絕緣體412具有第一閘極絕緣體的功能。
導電體413具有第二閘極電極的功能。另外，導電體413也可以是包括不容易透氧的性質的導電體的疊層結構。藉由採用包括具有不容易透氧的性質的導電體的疊層結構，可以防止導電體413的氧化所導致的導電率的下降。絕緣體402具有第二閘極絕緣體的功能。可以由施加到導電體413的電位來控制電晶體的臨界電壓。另外，藉由電連接第一閘極電極與第二閘極電極，可以增大導通時的電流(通態電流)。注意，第一閘極電極的功能和第二閘極電極的功能可以互相調換。
另外，導電體416a及導電體416b具有源極電極或汲極電極的功能。注 意，導電體的導電率可以利用兩端法等測定。
可以由施加到導電體404的電位來控制半導體406b的電阻。也就是說，可以由施加到導電體404的電位來控制導電體416a與導電體416b之間的導通/非導通。
如圖10B所示，半導體406b的頂面與導電體416a及導電體416b接觸。另外，可以由具有閘極電極的功能的導電體404的電場電圍繞半導體406b。將由閘極電極的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構。因此，有時在整個半導體406b中形成通道。在s-channel結構中，可以使大電流流過電晶體的源極與汲極之間，由此可以增大導通時的電流(通態電流)。另外，由於半導體406b被導電體404的電場圍繞，所以能夠降低非導通時的電流(關態電流)。
由於本實施方式中的電晶體的用作閘極電極的區域以填充形成在絕緣體410等中的開口的方式自對準(self align)地形成，所以也可以將該電晶體稱為TGSA s-channel FET(Trench Gate Self Align s-channel FET：自對準溝槽閘極s-channel FET)。
在此，在圖10B中，與導電體404重疊的區域的半導體406b的頂面與導電體404的底面之間的長度為t1。另外，在圖10B的半導體406b中，重疊於導電體416a的底面的區域與重疊於導電體404的底面的區域之間的長度為L1。或者，重疊於導電體416b的底面的區域與重疊於導電體404的底面的區域之間的長度為L1。
在電晶體中，在半導體406b中形成通道的區域(導電體404與半導體 406b重疊的區域)與源極區域或汲極區域(導電體416a或導電體416b與半導體406b重疊的區域)之間形成L1的區域。藉由包括該區域，可以降低電晶體的關態電流，但另一方面，若該區域太大，電晶體的通態電流則會減小。
另外，藉由以絕緣體406c及絕緣體406d覆蓋半導體406b的通道所形成的區域，可以阻擋構成鄰接的絕緣體的氧以外的元素(氫、矽等)進入通道所形成的區域。因此，絕緣體406c及絕緣體406d至少形成在半導體406b上即可。
於是，藉由不隔著絕緣體412在導電體404的側面設置絕緣體406c及絕緣體406d，或者，藉由將絕緣體406c及絕緣體406d隔著絕緣體412覆蓋導電體404的側面的區域設置得比絕緣體406c及絕緣體406d隔著絕緣體412與導電體404的底面重疊的區域薄，可以減小L1。因此，t1大於L1且L1/t1小於1。
在圖10B及圖11A中，導電體416a或導電體416b與導電體420之間的長度為t2。另外，在圖10B中，導電體416a與導電體416b之間的長度為L2。
電晶體越被微型化，電晶體附近的寄生電容越會成為不可忽視的問題。例如，有時在導電體420與導電體416a或導電體416b之間形成寄生電容。當形成通道的區域附近的寄生電容大時，在電晶體的工作中需要對寄生電容進行充電的時間，由此會使電晶體的回應性，甚至半導體裝置的回應性下降。另外，由於消耗用來對寄生電容進行充電的多餘的電力，所以在由多個電晶體構成的電路中功耗變大。由此，t2較佳為具有充分的長度以使 寄生電容在與閘極電容相比之下幾乎可以被忽視。
另外，電晶體越被微型化L2則越小，因此難以對導電體404a及導電體404b施加充分的電壓。然而，藉由將t2設計為充分的長度，可以降低導電體404a及導電體404b的電阻。因此，t2大於L2即可，較佳為t2/L2為1.5以上且2以下。
圖11A及圖11B示出設置在本實施方式中的電晶體的絕緣體410的開口部的放大圖。絕緣體406d頂面的高度與導電體416a及導電體416b的頂面大致相同即可。注意，絕緣體406d的頂面是指在絕緣體406d與導電體404a及導電體404b的底面重疊的區域中近於導電體404a的面。理想的是，如圖11A所示那樣，絕緣體406d頂面的高度較佳為與導電體416a及導電體416b的頂面相同。
另外，絕緣體406c頂面的高度較佳為與半導體406b與導電體416a及導電體416b的介面大致相同。注意，絕緣體406c的頂面是指在絕緣體406c與導電體404a及導電體404b的底面重疊的區域中近於導電體404a的面。理想的是，絕緣體406c頂面的高度較佳為與半導體406b與導電體416a、導電體416b的介面相同。然而，絕緣體406c至少填充半導體406b被過蝕刻的部分即可，絕緣體406c的頂面也可以如圖11B所示那樣在半導體406b與導電體416a、導電體416b的介面的上方。
另外，在本實施方式中的電晶體中，雖然示出在半導體406b上設置絕緣體406c及絕緣體406d的雙層的結構，但是並不侷限於此，也可以採用三層以上的疊層結構。
作為基板400例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。例如，作為半導體基板，可以舉出由矽或鍺等構成的單一材料的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator：絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬的氮化物的基板、包含金屬的氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容元件、電阻元件、切換元件、發光元件、記憶元件等。
另外，作為基板400也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板的基板400上。在此情況下，較佳為在不具有撓性的基板與電晶體之間設置剝離層。另外，作為基板400，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板400也可以具有伸縮性。另外，基板400可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板400例如包括厚度為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下的區域。藉由將基板400形成得薄，可以實現包括電晶體的半導體裝置的輕量化。另外，藉由將基板400形成得薄，即便在使用玻璃等的情況下，基板400有時也會具有伸縮性，或者具有在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩和因掉落等而 基板400上的半導體裝置受到的衝擊等。也就是說，能夠提供一種耐久性高的半導體裝置。
撓性基板的基板400例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的基板400的線膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。撓性基板的基板400例如使用線膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。尤其是芳族聚醯胺的線膨脹係數較低，因此撓性基板的基板400較佳為使用芳族聚醯胺。
注意，藉由使電晶體被具有阻擋氫等雜質及氧的功能的絕緣體圍繞，能夠使電晶體的電特性穩定。例如，作為絕緣體408，使用具有阻擋氫等雜質及氧的功能的絕緣體即可。
作為具有阻擋氫等雜質及氧的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
另外，例如，絕緣體408可以使用氧化鋁、氧化鎂、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭形成。另外，絕緣體408較佳為具有氧化鋁。例如，當利用包含氧的電漿形成絕緣體408時，可以對成為絕緣體408的基底層的絕緣體410添加氧。或者，也可以對絕緣體412的側面添加氧。所添加的氧在絕緣體410中或絕緣體412中成為過量氧。藉由使絕緣體408包含氧化鋁，可以抑制氫等雜質進入半導體406b。另外，例如，藉由使絕緣體408包含氧化鋁，可以減少 添加到上述絕緣體410及絕緣體412的過量氧向外的擴散。
作為絕緣體402，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體402較佳為包含氧化矽或氧氮化矽。
注意，絕緣體410較佳為包括相對介電常數低的絕緣體。例如，絕緣體410較佳為包括氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。或者，絕緣體410較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽與樹脂的疊層結構。因為氧化矽及氧氮化矽具有熱穩定性，所以藉由與樹脂組合，可以得到熱穩定且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸等。
作為絕緣體412，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，絕緣體412較佳為包含氧化矽或氧氮化矽。
注意，絕緣體412較佳為包括相對介電常數高的絕緣體。例如，絕緣體412較佳為包含氧化鎵、氧化鉿、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物或者含有矽及鉿的氧氮化物等。或者，絕緣體412較佳為具有氧化矽或氧氮化矽與相對介電常數高的絕緣體的疊層結構。因為氧化矽及氧氮化矽對熱穩定，所以藉由與相對介電常數高的絕緣體組合，可以實現熱穩定且相對介電常數高的疊層結構。例如，藉由使 絕緣體412的絕緣體406c及絕緣體406d一側包含氧化鋁、氧化鎵或氧化鉿，能夠抑制氧化矽或氧氮化矽所含有的矽混入半導體406b。另外，例如在絕緣體412的絕緣體406c及絕緣體406d一側包含氧化矽或氧氮化矽時，有時在氧化鋁、氧化鎵或氧化鉿與氧化矽或氧氮化矽的介面處形成陷阱中心。該陷阱中心有時可以藉由俘獲電子而使電晶體的臨界電壓向正方向漂移。
作為導電體416a及導電體416b，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、鉑、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金膜或化合物膜，可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體或者包含鈦及氮的導電體等。
作為導電體404、導電體413及導電體420，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金膜或化合物膜，可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體或者包含鈦及氮的導電體等。
作為半導體406b，較佳為使用氧化物半導體。注意，有時可以使用矽(包括應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體等。
作為絕緣體406a、絕緣體406c及絕緣體406d，較佳為使用由構成半導體406b的氧以外的元素中的一種以上或二種以上構成的氧化物。注意，有 時可以使用矽(包括應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體等。
半導體406b例如是包含銦的氧化物半導體。例如，在半導體406b包含銦時，其載子移動率(電子移動率)得到提高。另外，半導體406b較佳為包含元素M。元素M較佳為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。另外，半導體406b較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體406b不侷限於包含銦的氧化物半導體。半導體406b例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
作為半導體406b例如使用能隙大的氧化物。半導體406b的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
例如，絕緣體406a、絕緣體406c及絕緣體406d是包含一種以上或兩種以上構成半導體406b的除了氧之外的元素的氧化物。因為絕緣體406a、絕緣體406c及絕緣體406d包含一種以上或兩種以上構成半導體406b的除了氧之外的元素，所以不容易在絕緣體406a與半導體406b的介面、半導體406b與絕緣體406c的介面以及絕緣體406c與絕緣體406d的介面處形成缺陷能階。
作為半導體406b使用其電子親和力大於絕緣體406a、絕緣體406c及絕緣體406d的氧化物。例如，作為半導體406b使用如下氧化物，該氧化物的電子親和力比絕緣體406a、絕緣體406c及絕緣體406d大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底之間的能量差。另外，絕緣體406c的電子親和力較佳為大於絕緣體406d。
如此，若對在半導體406b的上下配置有絕緣體406a、絕緣體406c及絕緣體406d的電晶體施加閘極電壓，通道則形成在絕緣體406a、半導體406b、絕緣體406c和絕緣體406d當中的電子親和力最大的半導體406b中。由此可以形成所謂的埋入通道結構。
在此，有時在絕緣體406a與半導體406b之間具有絕緣體406a和半導體406b的混合區域。另外，有時在半導體406b與絕緣體406c之間具有半導體406b和絕緣體406c的混合區域。另外，有時在絕緣體406c和絕緣體406d之間具有絕緣體406c和絕緣體406d的混合區域。混合區域的缺陷能階密度較低。因此，在絕緣體406a、半導體406b、絕緣體406c及絕緣體406d的疊層體中，各層之間的介面附近的能量連續地變化(也稱為連續接合)。注意，有時不能明確地分辨絕緣體406a、半導體406b、絕緣體406c及絕緣體406d的介面。
此時，電子不在絕緣體406a、絕緣體406c及絕緣體406d中而主要在半導體406b中移動。
越減少妨礙電子移動的原因，越能夠提高電晶體的通態電流。例如， 在通道形成區域中的物理性凹凸較大的情況下電子的移動也會被妨礙。
為了提高電晶體的通態電流，例如，半導體406b的頂面或底面(被形成面，在此為絕緣體406a的頂面)的1μm×1μm的範圍內的均方根(RMS：Root Mean Square)粗糙度低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。其1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500等測定。
上述四層結構僅是一個例子。例如，也可以採用在絕緣體406a上或絕緣體406a下，或者絕緣體406d上或絕緣體406d下具有作為絕緣體406a、絕緣體406c及絕緣體406d例示的絕緣體中的任一個以上的疊層結構。
注意，關於可以用於半導體的氧化物半導體，在其他實施方式中進行詳細說明。
〈電晶體的製造方法7〉
下面，參照圖18A至圖20F對本發明的圖10A至圖10C所示的電晶體的製造方法進行說明。
首先，準備基板400。
接著，如圖18A及圖18B所示，在基板400上形成將成為絕緣體401 的絕緣體，在絕緣體401中形成開口部，在絕緣體401上形成將成為導電體413的導電體。將成為導電體413的導電體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。另外，導電體413也可以是包括具有不容易透氧的性質的導電體的多層結構。接著，利用化學機械拋光(Chemical Mechanical Polishing：CMP)等將導電體413埋入絕緣體401的開口部即可。另外，作為導電體413的其他形成方法，也可以形成導電體，並利用光微影法等進行加工來形成導電體413。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，藉由該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet：極紫外)光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。另外，可以進行灰化處理等乾蝕刻處理或濕蝕刻處理、在進行乾蝕刻處理之後進行濕蝕刻處理或在進行濕蝕刻處理之後進行乾蝕刻處理，由此去除光阻遮罩。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿(CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以對平行平板型電極中的一個施加高頻電源；也可以對平行平板型電極中的一個施加不同的多個高頻電源；也可以對平行平板型電極的各個施加相同頻率的高頻電源；或者可以對平行平板型電極的各個施加頻率不同的高頻電源。此外，也可以使用包括高密度電漿源的乾蝕刻裝置。作為包括高密度電漿源的乾蝕刻裝置，例如可以使用感應 耦合型電漿(ICP：Inductively Coupled Plasma)蝕刻裝置等。
接著，如圖18A或圖18B中的箭頭所示，也可以進行高密度電漿處理。高密度電漿處理較佳為在氧氛圍或氮氛圍下進行。氧氛圍是含有氧原子的氣體氛圍，並且是指氧、臭氧或氮氧化物(一氧化氮、二氧化氮、一氧化二氮、三氧化二氮、四氧化二氮或者五氧化二氮等)的氛圍。另外，氧氛圍中也可以包含氮或稀有氣體(氦、氬等)的惰性氣體。如此，藉由在氧氛圍下進行高密度電漿處理，例如可以使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，也可以使烴等有機化合物容易從被處理物脫離。
作為氮氛圍下的高密度電漿處理，例如在含有氮及稀有氣體的氛圍下、含有氮、氫及稀有氣體的氛圍下或含有氨及稀有氣體的氛圍下，進行上述高密度電漿處理即可。由此，可以使被處理物的表面及其附近氮化。可以在被處理物的表面一側形成極薄的氮化區域。該氮化區域可以抑制雜質的擴散。
作為高密度電漿處理，可以在氧氛圍下進行處理後在氮氛圍下進行處理，也可以在氮氛圍下進行處理後在氧氛圍下進行處理。另外，也可以在每個高密度電漿處理的前後進行退火處理。此外，為提高電漿的密度，有時較佳為供應充分的量的氣體。若氣體的量不夠，有時自由基的失活速度會變得高於生成速度。例如，有時較佳為供應100sccm以上、300sccm以上或800sccm以上的氣體。
在高密度電漿處理中，例如，使用藉由頻率為0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或2.2GHz以上且2.8GHz以下(典型為 2.45GHz)的高頻產生器產生的微波即可。另外，處理壓力可以為10Pa以上且5000Pa以下，較佳為200Pa以上且1500Pa以下，更佳為300Pa以上且1000Pa以下，基板溫度可以為100℃以上且600℃以下(典型為400℃)，並且可以使用氧和氬的混合氣體。
高密度電漿例如藉由使用2.45GHz的微波而產生，較佳為以1×1011/cm3以上且1×1013/cm3以下的電子密度、2eV以下的電子溫度或5eV以下的離子能量進行處理。在這樣的高密度電漿處理中，自由基的運動能量小，並且與習知的電漿處理相比電漿所導致的損傷也小。因此，可以形成缺陷少的膜。從產生微波的天線到被處理物的距離為5mm以上且120mm以下，較佳為20mm以上且60mm以下。
或者，也可以在基板一側具有施加RF(Radio Frequency：射頻)偏壓的電漿電源。RF偏壓的頻率例如為13.56MHz或27.12MHz等即可。使用高密度電漿可以生成高密度的氧離子，藉由對基板一側施加RF偏壓，可以高效地將高密度電漿所生成的氧離子引入被處理物。因此，較佳為在施加基板偏壓的同時進行高密度電漿處理。
在高密度電漿處理後，也可以以不暴露於大氣的方式連續進行退火處理。另外，高密度電漿處理也可以在退火處理後以不暴露於大氣的方式連續進行。藉由連續進行高密度電漿處理及退火處理，可以抑制雜質在處理期間混入。另外，藉由在氧氛圍下進行高密度電漿處理後進行退火處理，可以使添加到被處理物的氧中的沒有被用於填補氧缺陷的多餘的氧脫離。另外，上述退火處理例如可以是燈退火處理等。
另外，高密度電漿處理的處理時間較佳為30秒以上且120分鐘以下、1 分鐘以上且90分鐘以下、2分鐘以上且30分鐘以下或3分鐘以上且15分鐘以下。
另外，退火處理的溫度較佳為250℃以上且800℃以下、300℃以上且700℃以下或400℃以上且600℃以下，其處理時間較佳為30秒以上且120分鐘以下、1分鐘以上且90分鐘以下、2分鐘以上且30分鐘以下或3分鐘以上且15分鐘以下。
接著，形成絕緣體402。絕緣體402可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、原子層沉積(ALD：Atomic Layer Deposition)法等形成。
CVD法可以分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法、利用熱TCVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。並且，可以根據使用的源氣體分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
電漿CVD法可以以較低的溫度得到高品質的膜。另外，因為熱CVD法不使用電漿，所以利用熱CVD法能夠減少對被處理物的電漿損傷。例如，半導體裝置所包括的佈線、電極、元件(電晶體、電容器等)等有時藉由從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於積蓄的電荷而使半導體裝置所包括的佈線、電極、元件等破壞。另一方面，當採用不使用電漿的熱CVD法時，因為不會產生上述因暴露於電漿而造成的損傷，所以能夠提高半導體裝置的良率。另外，在熱CVD法中，因為在成膜中不暴露於電漿，所以容易得到缺陷少的膜。
另外，ALD法也可以減少對被處理物的電漿損傷。另外，ALD法也不產生成膜中的電漿損傷，所以可以得到缺陷少的膜。
不同於使從靶材等釋放的粒子沉積的成膜方法，CVD法及ALD法是藉由被處理物的表面的反應而形成膜的成膜方法。因此，藉由CVD法及ALD法形成的膜具有良好的步階覆蓋性而不容易受被處理物的形狀的影響。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性及厚度的均勻性，所以適合用於形成覆蓋縱橫比高的開口部的表面的膜。但是，因為ALD法的沉積速度較慢，所以較佳為與沉積速度快的CVD法等其他成膜方法組合來使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制獲得的膜的組成。例如，在CVD法及ALD法中，可以藉由調整源氣體的流量比形成任意組成的膜。另外，例如，在CVD法及ALD法中，可以藉由一邊形成膜一邊改變源氣體的流量比，來形成其組成連續變化的膜。當在進行成膜的同時改變源氣體的流量比時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使成膜所需的時間縮短。因此，有時可以提高半導體裝置的生產率。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
另外，也可以進行對絕緣體402添加氧的處理。作為添加氧的處理，例如有離子植入法、電漿處理法等。另外，添加到絕緣體402的氧成為過 量氧。
接著，如圖18C及圖18D所示，形成將成為絕緣體406a的絕緣體、將成為半導體406b的半導體以及光阻遮罩430。
首先，在絕緣體402上形成將成為絕緣體406a的絕緣體。將成為絕緣體406a的絕緣體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，較佳為使用對向靶材式濺射裝置形成絕緣體。注意，在本說明書等中，使用對向靶材式濺射裝置的成膜法也可以被稱為VDSP(vapor deposition SP：氣相沉積SP)。
藉由使用對向靶材式濺射裝置形成絕緣體，可以減少形成絕緣體時的電漿損傷。由此，可以減少膜中的氧缺陷。另外，藉由使用對向靶材式濺射裝置，可以在高真空下進行成膜。由此，可以降低所形成的絕緣體中的雜質濃度(例如，氫、稀有氣體(氬等)、水等)。
另外，也可以使用具有感應耦合天線導體板的濺射裝置。由此，可以以高的沉積速度形成大面積且均勻性高的膜。
較佳為使用包含氧的氣體、稀有氣體、包含氮的氣體等進行成膜。作為包含氮的氣體，例如使用氮(N2)、一氧化二氮(N2O)、氨(NH3)等即可。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
另外，也可以進行對將成為絕緣體406a的絕緣體添加氧的處理。作為添加氧的處理，有離子植入法、電漿處理法等。另外，添加到將成為絕緣體406a的絕緣體的氧成為過量氧。
接著，在將成為絕緣體406a的絕緣體上形成將成為半導體406b的半導體。半導體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。尤其是，較佳為使用對向靶材式濺射裝置形成絕緣體。
藉由使用對向靶材式濺射裝置形成半導體，可以減少形成半導體時的電漿損傷。由此，可以減少膜中的氧缺陷。另外，藉由使用對向靶材式濺射裝置，可以在高真空下進行成膜。由此，可以降低所形成的半導體中的雜質濃度(例如，氫、稀有氣體(氬等)、水等)。
另外，也可以使用具有感應耦合天線導體板的濺射裝置。由此，可以以高的沉積速度形成大面積且均勻性高的膜。
較佳為使用包含氧的氣體、稀有氣體、包含氮的氣體等進行成膜。作為包含氮的氣體，例如使用氮(N2)、一氧化二氮(N2O)、氨(NH3)等即可。
接著，較佳為進行第一加熱處理。第一加熱處理以250℃以上且650℃以下的溫度，較佳為以450℃以上且600℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。第一加熱處理也可以在減壓狀態下進行。或者，在第一加熱處理中，可以在惰性氣體氛圍下進行加熱處理，然後為了填補脫離了 的氧在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理。藉由進行第一加熱處理，可以提高半導體的結晶性，並可以去除氫或水等雜質。或者，在第一加熱處理中，也可以在減壓狀態下進行包含氧的電漿處理。包含氧的電漿處理例如較佳為採用包括用來產生使用微波的高密度電漿的電源的裝置。或者，也可以包括對基板一側施加RF(Radio Frequency：射頻)電壓的電漿電源。藉由使用高密度電漿可以生成高密度氧自由基，且藉由對基板一側施加RF電壓可以將由高密度電漿而生成的氧自由基高效地引入半導體406b中。或者，也可以在使用這種裝置進行包含惰性氣體的電漿處理之後，為填補脫離的氧而進行包含氧的電漿處理。
接著，如圖18E及圖18F所示，利用光阻遮罩430藉由光微影法等對將成為絕緣體406a的絕緣體及將成為半導體406b的半導體進行加工，由此形成包括絕緣體406a及半導體406b的多層膜。注意，在形成多層膜時，有時絕緣體402也被蝕刻而一部分區域變薄。也就是說，絕緣體402有時在與多層膜接觸的區域具有凸部。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，如圖18G及圖18H所示，形成將成為導電體416及絕緣體410的絕緣體。
首先，形成導電體416。導電體416可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
注意，導電體416覆蓋多層膜。在該多層膜上形成導電體時，給絕緣體406a的側面、半導體406b的頂面及半導體406b的側面的一部分帶來損傷，由此有時會形成低電阻化的區域。由於絕緣體406a及半導體406b的一部分具有低電阻化的區域，所以可以降低導電體416與半導體406b之間的接觸電阻。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，利用光微影法等進行加工，由此形成導電體416a及導電體416b。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，形成將成為絕緣體410的絕緣體。將成為絕緣體410的絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋塗法、浸漬法、液滴噴射法(噴墨法等)、印刷法(網版印刷、平板印刷等)、刮刀(doctor knife)法、輥塗(roll coater)法或簾式塗布(curtain coater)法等形成。
可以以其頂面具有平坦性的方式形成將成為絕緣體410的絕緣體。例如，將成為絕緣體410的絕緣體的頂面可以在剛形成後就具有平坦性。或者，例如，在成膜後，可以以其頂面平行於基板背面等基準面的方式去除將成為絕緣體410的絕緣體的上部。將這種處理稱為平坦化處理。作為平 坦化處理，有化學機械拋光處理、乾蝕刻處理等。但是，將成為絕緣體410的絕緣體的頂面也可以不具有平坦性。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，利用光微影法等在將成為絕緣體410的絕緣體上形成光阻遮罩431。在此，為了提高將成為絕緣體410的絕緣體的頂面與光阻遮罩之間的緊密性，例如，可以將有機塗佈膜設置在將成為絕緣體410的絕緣體上與光阻遮罩之間。
接著，如圖19A及圖19B所示，在絕緣體410及導電體416中形成開口。首先，利用乾蝕刻法等對將成為絕緣體410的絕緣體進行第一加工以至到達導電體416的頂面。在乾蝕刻法中可以使用上述乾蝕刻裝置，但是較佳為使用將頻率不同的高頻電源連接到各個平行平板型電極的乾蝕刻裝置。
接著，藉由乾蝕刻法等對導電體416進行第二加工來將該導電體416分為導電體416a和導電體416b。注意，絕緣體410的加工與導電體416的加工可以在同一光微影製程中進行。藉由在同一光微影製程中進行加工，能夠減少製程數。因此，能夠提高包括電晶體的半導體裝置的生產率。
此時，半導體406b包括露出的區域。藉由上述第二加工，有時半導體406b的露出的區域的一部分被去除。另外，有時蝕刻氣體的殘留成分等的雜質元素會附著於露出的半導體406b。例如，當作為蝕刻氣體使用氯類氣 體時，氯等有時會附著。另外，當作為蝕刻氣體使用烴類氣體時，碳或氫等有時會附著。因此，較佳為減少附著於半導體406b的露出的表面的雜質元素。例如，藉由使用稀氫氟酸等的洗滌處理、使用臭氧等的洗滌處理或使用紫外線等的洗滌處理來減少該雜質即可。此外，也可以組合多個洗滌處理。由此，半導體406b的露出的面，也就是說通道形成於其中的區域成為高電阻。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，如圖19C及圖19D所示，至少在除了絕緣體410的側面以外的半導體406b的頂面及側面、絕緣體406a的側面、絕緣體402的頂面及絕緣體410的頂面形成絕緣體406c。可以利用濺射法形成絕緣體406c。另外，絕緣體406c較佳為以填充形成於半導體406b的凹部(depression)的方式形成。
在此，參照圖21及圖22對用於形成絕緣體406c及絕緣體406d的濺射裝置進行說明。
圖21是示出濺射裝置101的一部分的剖面圖。圖21所示的濺射裝置101包括：部件190；配置在部件190上的準直器150；靶材架120；靶材架120上的底板110；底板110上的靶材100；隔著底板110設置在靶材100之下的包括磁鐵130N及磁鐵130S的磁鐵單元130；以及支撐磁鐵單元130的磁鐵架132。在本說明書中，將多個磁鐵稱為磁鐵單元。磁鐵單元也可以被換稱為陰極、陰極磁鐵、磁力部件、磁力零件等。
還示出以面對靶材100的方式配置的基板載台170以及被基板載台170支撐的基板160。此外，還示出由磁鐵單元130形成的磁力線180a及磁力線180b。
靶材架120與底板110由螺絲釘(螺栓等)被固定，被施加相同的電位。靶材架120隔著底板110支撐靶材100。
底板110具有固定靶材100的功能。
濺射裝置101也可以在底板110的內部或下部具有水路。藉由使流體(空氣、氮、稀有氣體、水、油等)流過水路，可以抑制在進行濺射時靶材100的溫度上升所引起的放電異常或者靶材100等構件的變形所引起的濺射裝置101的損傷等。此時，藉由用黏合構件將底板110與靶材100接合在一起，冷卻性能得到提高，所以是較佳的。
藉由在靶材架120與底板110之間設置墊片，雜質不容易從外部或水路侵入濺射裝置101，所以是較佳的。
在磁鐵單元130中，磁鐵130N及磁鐵130S是以不同的極性朝向靶材100的方式配置的。在此說明磁鐵130N的N極朝向靶材100，且磁鐵130S的S極朝向靶材100的情況。注意，磁鐵單元130中的磁鐵及極性的配置不侷限於圖21所示的配置。
磁力線180a為形成靶材100頂面附近的水平磁場的磁力線之一。靶材100的頂面附近例如是指與靶材100的垂直距離為0mm以上且10mm以下， 尤其是0mm以上且5mm以下的區域。
磁力線180b為在離磁鐵單元130頂面有垂直距離d的位置上形成水平磁場的磁力線之一。垂直距離d例如為0mm以上且20mm以下或者5mm以上且15mm以下。
在進行成膜時，施加到靶材架120的電位V1例如比施加到基板載台170的電位V2低。施加到基板載台170的電位V2例如為接地電位。施加到磁鐵架132的電位V3例如為接地電位。注意，電位V1、電位V2以及電位V3不侷限於上述電位。也可以不對靶材架120、基板載台170和磁鐵架132全都施加電位。例如，基板載台170也可以處於電浮動狀態。
在圖21中，示出不使底板110及靶材架120與磁鐵單元130及磁鐵架132電連接的例子，但是不侷限於此。例如，底板110及靶材架120與磁鐵單元130及磁鐵架132也可以電連接且被施加相同的電位。
對濺射裝置101供應沉積氣體(例如，氬等稀有氣體、氧、氮等)，固定壓力(例如，0.05Pa以上且10Pa以下，較佳為0.1Pa以上且0.8Pa以下)，對靶材架120施加電位V1，由此，在由磁鐵單元130形成的磁場中形成電漿。電漿的電位Vp比電位V1高。此時，電漿中的陽離子因電位Vp與電位V1的電位差而加速向靶材100移動。當陽離子碰撞到靶材100時，濺射粒子被釋放出來。在被釋放的濺射粒子中，到達基板160的濺射粒子沉積而形成膜。
一般而言，在濺射裝置中，濺射粒子不容易到達縱橫比較大且具有小開口的底部。另外，對於基板在斜方向上飛行的濺射粒子沉積在開口的上 部附近而使開口的上部變窄，因此有時膜不形成於開口內。
另一方面，藉由使用上述結構的濺射裝置，在被釋放的濺射粒子中，對於基板160的被形成面在斜方向上飛行的濺射粒子附著於準直器150。也就是說，藉由設置準直器150，經過靶材100與基板160之間的準直器150且具有對基板160垂直分量的濺射粒子到達基板。因此，沉積於與基板平行的面。另一方面，濺射粒子不會沉積於垂直於基板的面，或者濺射粒子在垂直於基板的面的沉積量比在平行於基板的面的沉積量少。因此，藉由使用上述濺射裝置，如圖19C及圖19D所示，可以在除了垂直於基板的面以外的面上形成絕緣體406c。
注意，靶材100與準直器150的垂直距離或基板160與準直器150的垂直距離可以根據所形成的膜品質而適當地改變。因此，如圖22所示，準直器150也可以具有可動部151及可動部152。藉由具有可動部151，可以更容易地選擇是否使用準直器150。另外，藉由具有可動部152，可以更容易地調整準直器150與基板160、靶材100的垂直距離。
另外，可以使用長拋濺射法。在長拋濺射法中，藉由拉開靶材100與基板160的垂直距離，可以使濺射粒子對基板160的入射方向接近於垂直。由此，即使不使用準直器150，也可以在除了垂直於基板的面以外的面上形成絕緣體406c。注意，基板160與靶材100的垂直距離為150mm以上且500mm以下即可。另外，也可以組合長拋濺射法與準直器150。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，如圖19E及圖19F所示，形成絕緣體406d。絕緣體406d可以藉由與絕緣體406c同樣的製程形成。
接著，如圖20A及圖20B所示，形成將成為絕緣體412的絕緣體、將成為導電體404a的導電體以及將成為導電體404b的導電體。
首先，在絕緣體410及絕緣體406d上形成將成為絕緣體412的絕緣體。將成為絕緣體412的絕緣體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
接著，形成將成為導電體404a及導電體404b的導電體。將成為導電體404a及導電體404b的導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。以填充由絕緣體410等形成的開口部的方式形成將成為導電體404a及導電體404b的導電體。因此，較佳為使用CVD法(尤其是MCVD法)。另外，為了提高利用MCVD法形成的導電體的緊密性，有時較佳為使用藉由ALD法等形成的導電體與利用CVD法形成的導電體的疊層膜。例如，可以使用依次形成有氮化鈦及鎢的疊層膜等。
接著，如圖20C及圖20D所示，藉由CMP處理等去除導電體404a、導電體404b、絕緣體412、絕緣體406c及絕緣體406d以至絕緣體410露出。此時，也可以將絕緣體410用作停止層，因此有時絕緣體410的厚度會變薄。 由此，藉由使絕緣體410的膜厚度具有充分的富餘以使所完成的電晶體中的導電體404a及導電體404b的電阻充分降低，可以形成多個偏差小的電晶體。
另外，既可以只進行一次CMP處理，又可以進行多次CMP處理。當分多次進行CMP處理時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。如此，藉由將拋光率不同的拋光組合，可以進一步提高拋光表面的平坦性。
接著，形成將成為導電體420的導電體。導電體420也可以是疊層結構。將成為導電體420的導電體可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。接著，藉由光微影法等進行加工來形成導電體420。
接著，如圖20E及圖20F所示，在絕緣體410及導電體420上形成絕緣體408。絕緣體408可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。藉由作為絕緣體408使用包含氧的電漿來形成氧化鋁，可以使該電漿中的氧作為過量氧(exO)被添加到絕緣體410的頂面，所以是較佳的。另外，可以使氧藉由絕緣體410擴散到絕緣體408而對絕緣體408添加過量氧。因此，此時，在絕緣體408與絕緣體410的膜的介面附近有時會形成含有大量過量氧的混合區域。
接著，也可以藉由進行上述高密度電漿處理使碳、氫等脫離。另外，藉由在氧氛圍下進行高密度電漿處理，可以使烴等有機化合物也從被處理物脫離。
另外，在形成絕緣體408之後的任何時候都可以進行第二加熱處理。 藉由進行第二加熱處理，絕緣體410及混合區域414所含的過量氧透過絕緣體412、絕緣體402、絕緣體406d、絕緣體406c及絕緣體406a移動到半導體406b。如此，由於過量氧移動到半導體406b，所以可以減少半導體406b的缺陷(氧缺陷)。
注意，在絕緣體410及混合區域414所含的過量氧能夠擴散到半導體406b的溫度下進行第二加熱處理即可。例如，第二加熱處理也可以參照關於第一加熱處理的記載。或者，進行第二加熱處理的溫度較佳為比進行第一加熱處理的溫度低。第一加熱處理與第二加熱處理的溫度差為20℃以上且150℃以下，較佳為40℃以上且100℃以下。由此，可以抑制多餘的過量氧從絕緣體402等被釋放。注意，當在形成各層時進行的加熱處理可以兼作第二加熱處理時，有時不需要進行第二加熱處理。
另外，雖然未特別圖示，但是也可以在絕緣體408及絕緣體410中形成到達導電體416a及導電體416b的開口部，並在每個開口部中形成用作佈線的導電體。另外，也可以在絕緣體408中形成到達導電體404的開口部，並形成用作佈線的導電體。
如上所述，可以形成圖10A至圖10C所示的電晶體。
在本實施方式中，描述本發明的一個實施方式。但是，本發明的一個實施方式並不侷限於此。也就是說，在本發明的一個實施方式及其他實施方式中記載各種各樣的發明的方式，由此本發明的一個實施方式不侷限於特定的方式。例如，雖然本發明的一個實施方式示出作為半導體使用氧化物半導體的例子，但是本發明的一個實施方式並不侷限於此。根據情形或狀況，在本發明的一個實施方式中，也可以使用矽、鍺、矽鍺、碳化矽、 砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體等。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式6
〈電晶體結構8〉
下面，參照圖12A至圖13B對與圖10A至圖10C不同結構的電晶體及其製造方法進行說明。圖12A至圖12C示出本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。圖12A是俯視圖。圖12B是對應於圖12A所示的點劃線A1-A2的剖面圖。圖12C是對應於圖12A所示的點劃線A3-A4的剖面圖。注意，在圖12A的俯視圖中，為了明確起見，省略一部分的組件。另外，圖13A及圖13B是圖12A至圖12C所示的剖面圖的放大圖。
在圖12B中，本電晶體的絕緣體410的側面對於導電體416a的頂面具有大於0度且小於90度的角度θ，並且在絕緣體410的側面隔著絕緣體406c形成有絕緣體406d。注意，角度θ為75度以上且小於90度，較佳為80度以上且小於90度，更佳為85度以上且小於90度。注意，將絕緣體406c及絕緣體406d隔著絕緣體412覆蓋導電體404的側面的區域設定得比絕緣體406c及絕緣體406d與導電體404的底面重疊的區域薄。其他結構參照圖10A至圖10C所示的電晶體。
另外，t1大於L1且L1/t1小於1即可，也可以僅將絕緣體406c和絕緣體406d中的一個的覆蓋絕緣體410側面的區域形成得薄。還可以在覆蓋絕緣體410側面的區域僅形成絕緣體406c和絕緣體406d中的一個而不形成另一個。
圖13A及圖13B示出設置在本實施方式中的電晶體的絕緣體410中的開口部的放大圖。絕緣體406d頂面的高度與導電體416a及導電體416b的頂面大致相同即可。注意，絕緣體406d的頂面是指在絕緣體406d與導電體404a及導電體404b的底面重疊的區域中近於導電體404a的面。理想的是，如圖13A所示那樣，絕緣體406d頂面的高度較佳為與導電體416a及導電體416b的頂面相同。
另外，絕緣體406c頂面的高度較佳為與半導體406b與導電體416a及導電體416b的介面大致相同。注意，絕緣體406c的頂面是指在絕緣體406c與導電體404a及導電體404b的底面重疊的區域中近於導電體404a的面。理想的是，絕緣體406c頂面的高度較佳為與半導體406b與導電體416a、導電體416b的介面相同。然而，絕緣體406c至少填充半導體406b被過蝕刻的部分即可，絕緣體406c的頂面也可以如圖13B所示那樣在半導體406b與導電體416a、導電體416b的介面的上方。
另外，在本實施方式中的電晶體中，雖然示出在半導體406b上設置絕緣體406c及絕緣體406d的雙層的結構，但是並不侷限於此，也可以採用三層以上的疊層結構。
〈電晶體的製造方法8〉
首先，進行到實施方式5所示的圖18H為止的製程。
接著，絕緣體410的側面以對於導電體416a的頂面具有大於0度且小於90度的角度θ的方式形成。接著，使用在實施方式5中說明的成膜裝置形成絕緣體406c及絕緣體406d。此時，例如，角度θ越小，濺射粒子沉積 的可能性越高，由此在絕緣體410的側面越會形成較厚的絕緣體406c及絕緣體406d。另外，角度θ越大，在絕緣體410的側面越會形成較薄的絕緣體406c及絕緣體406d。因此，形成於絕緣體410側面的絕緣體406c及絕緣體406d的膜厚度可以根據角度θ調整。也就是說，可以減小所形成的偏置(offset)區域的寬度L1。t1大於L1，L1/t1小於1。
接下來的製程與實施方式5所示的電晶體的製造方法1的製程同樣地進行即可。
如上所述，可以形成圖12A至圖12C所示的電晶體。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式7
〈電晶體結構9及電晶體結構10〉
下面，參照圖14A至圖15C對與圖10A至圖10C不同結構的電晶體及其製造方法進行說明。圖14A至圖15C示出本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。
對圖14A至圖15C所示的電晶體進行說明。圖14A及圖15A是俯視圖。圖14B是對應於圖14A所示的點劃線A1-A2的剖面圖。圖14C是對應於圖14A所示的點劃線A3-A4的剖面圖。注意，在圖14A的俯視圖中，為了明確起見，省略一部分的組件。
圖15B是對應於圖15A所示的點劃線A1-A2的剖面圖。圖15C是對應 於圖15A所示的點劃線A3-A4的剖面圖。注意，在圖15A的俯視圖中，為了明確起見，省略一部分的組件。
在圖14A至圖15C所示的電晶體中，絕緣體406c2(在圖4A至圖4C中為絕緣體406c)、絕緣體406d2(在圖4A至圖4C中為絕緣體406d)、絕緣體412、導電體404a及導電體404b也形成在絕緣體410的頂面的一部分區域。其他結構參照圖10A至圖10C或圖12A至圖12C所示的電晶體。
在圖14A至圖15C所示的電晶體中，用作閘極電極的導電體404a及導電體404b的一部分也可以具有佈線的功能。也就是說，隔著絕緣體406c2(在圖4A至圖4C中為絕緣體406c)、絕緣體406d2(在圖4A至圖4C中為絕緣體406d)及絕緣體412形成在絕緣體410上的導電體404a及導電體404b相當於電晶體結構1中的導電體420。因此，在該結構中，t2是導電體416a或導電體416b與絕緣體410上的導電體404a的垂直距離。另外，由於絕緣體406c2(在圖4A至圖4C中為絕緣體406c)、絕緣體406d2(在圖4A至圖4C中為絕緣體406d)、絕緣體412、導電體404a及導電體404b是同時形成的，所以在絕緣體410的頂面與絕緣體410上的導電體404a之間夾有絕緣體406c、絕緣體406d2(在圖4A至圖4C中為絕緣體406d)及絕緣體412。因此，由於t2相當於絕緣體410的厚度加上絕緣體406c2(在圖4A至圖4C中為絕緣體406c)、絕緣體406d2(在圖4A至圖4C中為絕緣體406d)的厚度，因此t2能夠具有充分的距離，從而可以抑制寄生電容。
〈電晶體的製造方法9及電晶體的製造方法10〉
下面，對圖14A至圖14C所示的電晶體的製造方法進行說明。
首先，進行到實施方式5所示的圖19F為止的製程。
接著，利用光微影法等形成絕緣體406c、絕緣體406d、絕緣體412、導電體404a及導電體404b。藉由採用該結構，可以利用導電體404a及導電體404b同時形成相當於電晶體結構1中的導電體420的導電體。
接著，形成絕緣體408。
如上所述，可以形成圖14A至圖14C所示的電晶體。
另外，在圖15A至圖15C所示的電晶體中，藉由與圖12A至圖12C所示的電晶體同樣的製程來形成絕緣體406c、絕緣體406d、絕緣體412、導電體404a及導電體404b。然後，利用光微影法等將絕緣體406c、絕緣體406d、絕緣體412、導電體404a及導電體404b形成為所希望的形狀。藉由採用該結構，可以利用導電體404a及導電體404b同時形成相當於電晶體結構1中的導電體420的導電體。
如上所述，可以形成圖15A至圖15C所示的電晶體。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式8
〈電晶體結構11及電晶體結構12〉
下面，參照圖16A至圖17C對與圖10A至圖10C不同結構的電晶體及其製造方法進行說明。圖16A至圖17C示出本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。
對圖16A至圖17C所示的電晶體進行說明。圖16A及圖17A是俯視圖。圖16B是對應於圖16A所示的點劃線A1-A2的剖面圖。圖16C是對應於圖16A所示的點劃線A3-A4的剖面圖。注意，在圖16A的俯視圖中，為了明確起見，省略一部分的組件。
圖17B是對應於圖17A所示的點劃線A1-A2的剖面圖。圖17C是對應於圖17A所示的點劃線A3-A4的剖面圖。注意，在圖17A的俯視圖中，為了明確起見，省略一部分的組件。
在圖16A至圖17C所示的電晶體中，導電體416a及導電體416b僅形成在半導體406b上。其他結構參照圖10A至圖10C或圖12A至圖12C所示的電晶體。
〈電晶體的製造方法11及電晶體的製造方法12〉
下面，對圖16A至圖16C所示的電晶體的製造方法進行說明。
首先，進行到實施方式5所示的圖18A及圖18B為止的製程。
接著，在形成絕緣體406a及半導體406b後，形成導電體416。接著，利用光微影法等在導電體416上形成光阻劑，以光阻劑作為遮罩對導電體416進行第一蝕刻。接著，去除光阻劑，然後以導電體416作為遮罩進行第二蝕刻。第二蝕刻是對絕緣體406a及半導體406b進行的。
接下來的製程與圖18G及圖18H以後的製程是同樣的。如上所述，可以形成圖16A至圖16C所示的電晶體。
另外，在圖17A至圖17C所示的電晶體中，也與圖16A至圖16C所示的電晶體同樣地形成絕緣體406a、半導體406b及導電體416。然後，藉由與圖12A至圖12C所示的電晶體同樣的製程形成電晶體即可。
如上所述，可以形成圖17A至圖17C所示的電晶體。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式9
〈成膜裝置〉
下面，對包括上述濺射裝置的成膜裝置的結構進行說明。參照圖23至圖24C對成膜時混入膜中的雜質少的成膜裝置的結構進行說明。
圖23示意性地示出單片式多室(single wafer multi-chamber)成膜裝置1700的俯視圖。成膜裝置1700包括：具備收納基板的盒式介面(cassette port)1761和進行基板對準的對準介面(alignment port)1762的大氣一側的基板供應室1701；從大氣一側的基板供應室1701傳送基板的大氣一側的基板傳送室1702；進行基板的搬入且將室內的壓力從大氣壓切換為減壓或從減壓切換為大氣壓的負載鎖定室1703a；進行基板的搬出且將室內的壓力從減壓切換為大氣壓或從大氣壓切換為減壓的卸載閉鎖室1703b；進行真空中的基板的傳送的傳送室1704；對基板進行加熱的基板加熱室1705；以及進行成膜的成膜室1706a、成膜室1706b及成膜室1706c。成膜室1706a、成膜室1706b和成膜室1706c中的全部或一部分可以採用上述濺射裝置101。
另外，如圖23所示，也可以包括多個盒式介面1761(在圖23中為三個)。
大氣一側的基板傳送室1702與負載鎖定室1703a以及卸載閉鎖室1703b連接，負載鎖定室1703a以及卸載閉鎖室1703b與傳送室1704連接，傳送室1704與基板加熱室1705、成膜室1706a、成膜室1706b以及成膜室1706c連接。
在各室的連接部設置有閘閥1764，可以獨立地控制除了大氣一側的基板供應室1701及大氣一側的基板傳送室1702以外的各室的壓力。大氣一側的基板傳送室1702及傳送室1704都具有傳送機器人1763a及傳送機器人1763b，由此可以傳送基板。
基板加熱室1705較佳為兼作電漿處理室。成膜裝置1700可以在處理與處理之間以不暴露於大氣的方式傳送基板，由此可以抑制大氣等帶來的雜質附著到基板上。另外，可以自由地決定成膜、加熱處理等的順序。傳送室、成膜室、負載鎖定室、卸載閉鎖室以及基板加熱室的結構不侷限於上述結構，可以根據設置它們的空間或製程條件適當地決定。
接著，圖24A至圖24C示出沿著圖23所示的成膜裝置1700的點劃線X1-X2、點劃線Y1-Y2及點劃線Y2-Y3的剖面。
圖24A示出基板加熱室1705和傳送室1704的剖面，基板加熱室1705具有能夠收納基板的多個加熱載台1765。圖24A示出設置有七個加熱載台1765的結構，但是不侷限於此，也可以設置一個以上且少於七個或八個以上的加熱載台。藉由增加加熱載台1765的個數，可以同時對多個基板進行 加熱處理，所以可以提高生產率。基板加熱室1705藉由閥與真空泵1770連接。作為真空泵1770，例如可以使用乾燥泵、機械增壓泵等。
作為基板加熱室1705，例如也可以使用利用電阻發熱體等進行加熱的加熱機構。或者，也可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱的加熱機構。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)等RTA(Rapid Thermal Anneal：快速熱退火)。LRTA藉由鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物。GRTA利用高溫氣體進行加熱處理。作為氣體使用惰性氣體。
基板加熱室1705藉由質量流量控制器1780與精製器1781連接。注意，雖然根據氣體種類的數目決定質量流量控制器1780和精製器1781的數目，但是為了便於理解只示出一個質量流量控制器1780和一個精製器。作為引入到基板加熱室1705中的氣體，可以使用露點為-80℃以下，較佳為-100℃以下的氣體，例如可以使用氧氣體、氮氣體及稀有氣體(氬氣體等)。
傳送室1704具有傳送機器人1763b。傳送機器人1763b具有多個可動部以及保持基板的臂部，由此能夠將基板傳送到各室。傳送室1704藉由閥與真空泵1770以及低溫泵1771連接。藉由採用上述結構，將傳送室1704使用真空泵1770從大氣壓抽空到低真空或中真空(0.1Pa至幾百Pa左右)，然後切換閥，使用低溫泵1771從中真空抽空到高真空或超高真空(0.1Pa至1×10-7Pa)。
例如也可以使兩個以上的低溫泵1771與傳送室1704並聯連接。藉由採 用上述結構，即使一個低溫泵在進行再生中也可以使用其他的低溫泵進行排氣。注意，上述再生是指釋放在低溫泵中積存的分子(或原子)的處理。當低溫泵積存過多分子(或原子)時其排氣能力降低，由此定期進行再生。
圖24B示出成膜室1706b、傳送室1704、負載鎖定室1703a的剖面。
在此，參照圖24B對各成模室進行詳細說明。注意，關於各成膜室的結構，可以參照圖21所示的濺射裝置101的說明並與此後的說明適當地組合。圖24B所示的成膜室1706b包括靶材100、基板載台170、設置在靶材與基板載台之間的準直器150。在此，在基板載台170上設置有基板。雖然未圖示，但是基板載台170也可以具備保持基板的基板保持機構或從背面對基板進行加熱的背面加熱器等。
成膜室1706b藉由氣體加熱機構1782與質量流量控制器1780連接，氣體加熱機構1782藉由質量流量控制器1780與精製器1781連接。利用氣體加熱機構1782可以將沉積氣體加熱為40℃以上且400℃以下，較佳為50℃以上且200℃以下。注意，雖然根據氣體種類的數目決定氣體加熱機構1782、質量流量控制器1780和精製器1781的數目，但是為了便於理解只示出一個氣體加熱機構1782、一個質量流量控制器1780和一個精製器1781。作為沉積氣體，較佳為使用露點為-80℃以下，較佳為-100℃以下的氣體。
在成膜室1706b中，也可以設置平行平板型濺射裝置、離子束濺射裝置。
當在氣體引入口的前面設置精製器時，將從精製器1781到成膜室1706b的管道的長度設定為10m以下，較佳為5m以下，更佳為1m以下。藉由將 管道的長度設定為10m以下、5m以下或1m以下，可以根據管道長度減少來自管道的釋放氣體的影響。再者，氣體的管道較佳為使用內部由氟化鐵、氧化鋁或氧化鉻等覆蓋的金屬管道。例如與SUS316L-EP管道相比，上述管道所釋放的包含雜質的氣體的量少，而可以降低雜質混入沉積氣體等。作為管道的接頭，較佳為使用高性能超小型金屬墊片接頭(UPG接頭)。藉由使用金屬構成管道的全部，與使用樹脂等的情況相比，可以降低所產生的釋放氣體及外部洩漏的影響，所以是較佳的。
成膜室1706b藉由閥與渦輪分子泵1772以及真空泵1770連接。成膜室1706b較佳為包括低溫冷阱。
低溫冷阱1751是能夠吸附水等的熔點較高的分子(或原子)的機構。渦輪分子泵1772能夠穩定地排出大分子(或原子)且維修頻率低，因此在生產率上佔有優勢，但是排氫、排水的能力較低。於是，為了提高排出水等的能力，採用低溫冷阱1751與成膜室1706b連接的結構。低溫冷阱1751的製冷機的溫度為100K以下，較佳為80K以下。當低溫冷阱1751具有多個製冷機時，藉由使每個製冷機的溫度為不同，可以高效率地進行排氣，所以是較佳的。例如，可以將第一格的製冷機的溫度設定為100K以下，將第二格的製冷機的溫度設定為20K以下。
成膜室1706b的排氣方法不侷限於上述方法，也可以與上述傳送室1704的排氣方法(利用低溫泵及真空泵的排氣方法)是同樣的。當然，傳送室1704的排氣方法也可以與成膜室1706b(利用渦輪分子泵及真空泵的排氣方法)是同樣的。
較佳為將上述傳送室1704、基板加熱室1705和成膜室1706b的背壓(全 壓)以及各氣體分子(原子)的分壓設定為如下。尤其是，因為有可能雜質混入到形成的膜中，所以需要注意成膜室1706b的背壓以及各氣體分子(原子)的分壓。
上述各室的背壓(全壓)為1×10-4Pa以下，較佳為3×10-5Pa以下，更佳為1×10-5Pa以下。上述各室的質量電荷比(m/z)是18的氣體分子(原子)的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。另外，上述各室的m/z是28的氣體分子(原子)的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。上述各室的m/z是44的氣體分子(原子)的分壓為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。
真空處理室內的全壓及分壓可以使用質量分析器測量。例如，使用由ULVAC,Inc.製造的四極質量分析器(也稱為Q-mass)Qulee CGM-051即可。
較佳的是上述傳送室1704、基板加熱室1705及成膜室1706b的外部洩漏及內部洩漏少。
例如，上述傳送室1704、基板加熱室1705及成膜室1706b的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。m/z是18的氣體分子(原子)的洩漏率為1×10-7Pa．m3/s以下，較佳為3×10-8Pa．m3/s以下。m/z是28的氣體分子(原子)的洩漏率為1×10-5Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。m/z是44的氣體分子(原子)的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。
洩漏率可以根據利用上述質量分析器測量出的全壓及分壓算出。
洩漏率取決於外部洩漏及內部洩漏。外部洩漏是指由於微小的孔或密封不良等，氣體從真空系統的外部流入的現象。內部洩漏起因於來自真空系統中的閥等隔板的洩漏或來自內部構件的釋放氣體。為了將洩漏率設定為上述數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如，較佳為使用金屬墊片對成膜室1706b的開閉部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬。金屬墊片的緊密性比O形環高，因此可以降低外部洩漏。藉由利用鈍態的由氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部洩漏。
作為構成成膜裝置1700的構件，使用包含雜質的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。也可以使用上述構件覆蓋含有鐵、鉻及鎳等的合金。含有鐵、鉻及鎳等的合金具有剛性，耐熱且適於加工。在此，藉由進行拋光等減少構件表面的凹凸以縮小表面積，可以減少釋放氣體。
或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上述成膜裝置1700的構件。
較佳為成膜裝置1700的構件儘量只由金屬構成，例如當設置由石英等構成的觀察窗(viewing window)等時，為了抑制釋放氣體，較佳為由較薄的氟化鐵、氧化鋁或氧化鉻等覆蓋表面。
雖然存在於成膜室內的附著物附著於內壁等而不影響到成膜室的壓力，但是該附著物成為對成膜室進行排氣時產生的氣體釋放的原因。因此，雖然洩漏率與排氣速度不相關，但是使用排氣能力高的泵儘量地使存在於成 膜室內的附著物脫離並預先進行排氣是十分重要的。為了促進附著物的脫離，也可以對成膜室進行烘烤。藉由進行烘烤，可以將附著物的脫離速度提高10倍左右。烘烤以100℃以上且450℃以下的溫度進行即可。此時，藉由一邊將惰性氣體引入成膜室一邊去除附著物，可以進一步提高僅藉由排氣不容易脫離的水等的脫離速度。藉由將惰性氣體加熱至與烘烤溫度相同程度的溫度，可以進一步提高附著物的脫離速度。這裡，作為惰性氣體較佳為使用稀有氣體。根據形成的膜的種類，也可以使用氧等代替惰性氣體。例如，當進行氧化物的成膜時，有時較佳為使用主要成分的氧。
另外，較佳為藉由使用被加熱的稀有氣體等惰性氣體或氧等提高成膜室內的壓力，並在經過一定時間之後再次對成膜室進行排氣處理。可以由被加熱的氣體使成膜室內的附著物脫離，由此可以減少存在於成膜室內的雜質。有效的是將該處理反復進行2次以上且30次以下，較佳為5次以上且15次以下。具體地，藉由引入40℃以上且400℃以下，較佳為50℃以上且200℃以下的惰性氣體或氧等來將成膜室內的壓力設定為0.1Pa以上且10kPa以下，較佳為1Pa以上且1kPa以下，更佳為5Pa以上且100Pa以下，並將保持壓力的期間設定為1分以上且300分以下，較佳為5分以上且120分以下，即可。然後，對成膜室進行排氣5分以上且300分以下，較佳為10分以上且120分以下。
另外，藉由進行偽成膜也可以進一步提高附著物的脫離速度。偽成膜是指藉由濺射法等對偽基板進行成膜以在偽基板上及成膜室內壁沉積膜，來將成膜室內的雜質及成膜室內壁的附著物封閉在膜中。作為偽基板較佳為使用釋放氣體少的基板。藉由進行偽成膜可以降低後面形成的膜中的雜質濃度。另外，可以與烘烤同時進行偽成膜。
接著，說明圖24B所示的傳送室1704和負載鎖定室1703a以及圖24C所示的大氣一側的基板傳送室1702和大氣一側的基板供應室1701的詳細結構。圖24C示出大氣一側的基板傳送室1702和大氣一側的基板供應室1701的剖面。
關於圖24B所示的傳送室1704，參照圖24A所示的傳送室1704的記載。
負載鎖定室1703a具有基板傳送載台1752。負載鎖定室1703a將壓力從減壓上升到大氣壓，當將負載鎖定室1703a的壓力上升到大氣壓時，基板傳送載台1752從設置在大氣一側的基板傳送室1702中的傳送機器人1763a接收基板。然後，在對負載鎖定室1703a進行抽空而處於減壓狀態之後，設置在傳送室1704中的傳送機器人1763b從基板傳送載台1752接收基板。
負載鎖定室1703a藉由閥與真空泵1770以及低溫泵1771連接。關於真空泵1770、低溫泵1771的排氣系統的連接方法，可以參照傳送室1704的連接方法，所以這裡省略說明。圖23所示的卸載閉鎖室1703b可以採用與負載鎖定室1703a相同的結構。
大氣一側的基板傳送室1702具有傳送機器人1763a。藉由傳送機器人1763a可以進行盒式介面1761和負載鎖定室1703a之間的基板的遞送。也可以在大氣一側的基板傳送室1702、大氣一側的基板供應室1701的上方設置用來去除塵屑或微粒的機構如HEPA過濾器(High Efficiency Particulate Air Filter：高效率粒子空氣濾器)等。
大氣一側的基板供應室1701具有多個盒式介面1761。盒式介面1761可以收納多個基板。
靶材的表面溫度為100℃以下，較佳為50℃以下，更佳為室溫程度(典型的是25℃)。對應大面積基板的濺射裝置大多使用大面積的靶材。但是，沒有接縫地製造具有對應大面積的尺寸的靶材是困難的。在實際製造時，將多個靶材以儘量沒有間隙的方式排列成較大的形狀，但是無論怎樣總會有微小的間隙。當靶材的表面溫度升高時，有時鋅等從該微小的間隙揮發，導致間隙漸漸變大。當間隙變大時，有時用於底板及黏合用金屬也被濺射，這成為導致雜質濃度變高的主要原因。因此，較佳為充分冷卻靶材。
具體地，作為底板使用具有高導電性及高散熱性的金屬(具體的是銅)。藉由在底板內形成水路並使充分量的冷卻水流過水路，可以高效率地冷卻靶材。
當靶材含有鋅時，藉由在氧氣體氛圍下進行成膜，電漿損傷減輕，由此可以獲得不容易發生鋅揮發的氧化物半導體。
藉由使用上述成膜裝置，可以抑制雜質混入所形成的膜中。
實施方式10
〈製造裝置〉
下面，對本發明的一個實施方式的進行高密度電漿處理的製造裝置進行說明。
首先，參照圖25、圖26及圖27對製造半導體裝置等時雜質的混入少的製造裝置的結構進行說明。
圖25示意性地示出單片式多室製造裝置2700的俯視圖。製造裝置2700包括：具備收納基板的盒式介面2761和進行基板對準的對準介面2762的大氣一側的基板供應室2701；從大氣一側的基板供應室2701傳送基板的大氣一側的基板傳送室2702；進行基板的搬入且將室內的壓力從大氣壓切換為減壓或從減壓切換為大氣壓的負載鎖定室2703a；進行基板的搬出且將室內的壓力從減壓切換為大氣壓或從大氣壓切換為減壓的卸載閉鎖室2703b；進行真空中的基板的傳送的傳送室2704；處理室2706a；處理室2706b；處理室2706c；以及處理室2706d。
大氣一側的基板傳送室2702與負載鎖定室2703a以及卸載閉鎖室2703b連接，負載鎖定室2703a以及卸載閉鎖室2703b與傳送室2704連接，傳送室2704與處理室2706a、處理室2706b、處理室2706c及處理室2706d連接。
在各室的連接部設置有閘閥GV，可以獨立地將除了大氣一側的基板供應室2701及大氣一側的基板傳送室2702以外的各室保持為真空狀態。另外，大氣一側的基板傳送室2702中設置有傳送機器人2763a，傳送室2704中設置有傳送機器人2763b。可以由傳送機器人2763a及傳送機器人2763b在製造裝置2700內傳送基板。
傳送室2704及各處理室的背壓(全壓)例如為1×10-4Pa以下，較佳為3×10-5Pa以下，更佳為1×10-5Pa以下。傳送室2704及各處理室的質量電荷比(m/z)是18的氣體分子(原子)的分壓例如為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。另外，傳送室2704及各處理室的m/z是28的氣體分子(原子)的分壓例如為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。傳送室2704及各處理室的m/z是44的氣體分子(原子)的分壓例如為3×10-5Pa以下，較佳為1×10-5Pa以下，更佳為3×10-6Pa以下。
傳送室2704及各處理室內的全壓及分壓可以使用質量分析器測量。例如，使用由ULVAC,Inc.製造的四極質量分析器(也稱為Q-mass)Qulee CGM-051即可。
另外，傳送室2704及各處理室較佳為具有外部洩漏或內部洩漏少的結構。例如，傳送室2704及各處理室的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。另外，例如，m/z是18的氣體分子(原子)的洩漏率為1×10-7Pa．m3/s以下，較佳為3×10-8Pa．m3/s以下。例如，m/z是28的氣體分子(原子)的洩漏率為1×10-5Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。例如，m/z是44的氣體分子(原子)的洩漏率為3×10-6Pa．m3/s以下，較佳為1×10-6Pa．m3/s以下。
洩漏率可以根據利用上述質量分析器測量出的全壓及分壓算出。洩漏率取決於外部洩漏及內部洩漏。外部洩漏是指由於微小的孔或密封不良等，氣體從真空系統的外部流入的現象。內部洩漏起因於來自真空系統中的閥等隔板的洩漏或來自內部構件的釋放氣體。為了將洩漏率設定為上述數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如，較佳為使用金屬墊片對傳送室2704及各處理室的開閉部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬。金屬墊片的緊密性比O形環高，因此可以降低外部洩漏。藉由利用鈍態的由氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部洩漏。
作為構成製造裝置2700的構件，使用包含雜質的釋放氣體少的鋁、鉻、 鈦、鋯、鎳或釩。也可以使用上述構件覆蓋含有鐵、鉻及鎳等的合金。含有鐵、鉻及鎳等的合金具有剛性，耐熱且適於加工。在此，藉由進行拋光等減少構件表面的凹凸以縮小表面積，可以減少釋放氣體。
或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上述製造裝置2700的構件。
較佳為製造裝置2700的構件儘量只由金屬構成，例如當設置由石英等構成的觀察窗(viewing window)等時，為了抑制釋放氣體，較佳為由較薄的氟化鐵、氧化鋁或氧化鉻等覆蓋表面。
雖然存在於傳送室2704及各處理室的附著物附著於內壁等而不影響到傳送室2704及各處理室的壓力，但是該附著物成為對傳送室2704及各處理室進行排氣時產生的氣體釋放的原因。因此，雖然洩漏率與排氣速度不相關，但是使用排氣能力高的泵儘量地使存在於傳送室2704及各處理室內的附著物脫離並預先進行排氣是十分重要的。為了促進附著物的脫離，也可以對傳送室2704及各處理室進行烘烤。藉由進行烘烤，可以將附著物的脫離速度提高10倍左右。烘烤以100℃以上且450℃以下的溫度進行即可。此時，藉由一邊將惰性氣體引入傳送室2704及各處理室一邊去除附著物，可以進一步提高僅藉由排氣不容易脫離的水等的脫離速度。藉由將所引入的惰性氣體加熱至與烘烤溫度相同程度的溫度，可以進一步提高附著物的脫離速度。這裡，作為惰性氣體較佳為使用稀有氣體。
另外，較佳為藉由引入被加熱的稀有氣體等惰性氣體或氧等提高傳送室2704及各處理室內的壓力，並在經過一定時間之後再次對傳送室2704及各處理室進行排氣處理。可以由被加熱的氣體的引入使傳送室2704及各 處理室內的附著物脫離，由此可以減少存在於傳送室2704及各處理室內的雜質。有效的是將該處理反復進行2次以上且30次以下，較佳為5次以上且15次以下。具體地，藉由引入40℃以上且400℃以下，較佳為50℃以上且200℃以下的惰性氣體或氧等來將傳送室2704及各處理室內的壓力設定為0.1Pa以上且10kPa以下，較佳為1Pa以上且1kPa以下，更佳為5Pa以上且100Pa以下，並將保持壓力的期間設定為1分以上且300分以下，較佳為5分以上且120分以下，即可。然後，對傳送室2704及各處理室進行排氣5分以上且300分以下，較佳為10分以上且120分以下。
接著，參照圖26所示的剖面示意圖對處理室2706b及處理室2706c進行說明。
處理室2706b及處理室2706c例如是能夠對被處理物進行高密度電漿處理的處理室。注意，處理室2706b與處理室2706c的不同之處僅在於進行高密度電漿處理時的氛圍。其他結構都是共同的，因此在下面一併進行說明。
處理室2706b及處理室2706c包括縫隙天線板2808、電介質板2809、基板載台2812以及排氣口2819。另外，在處理室2706b及處理室2706c外等設置有氣體供應源2801、閥2802、高頻產生器2803、波導管2804、模式轉換器2805、氣體管2806、波導管2807、匹配器(matching box)2815、高頻電源2816、真空泵2817以及閥2818。
高頻產生器2803藉由波導管2804與模式轉換器2805連接。模式轉換器2805藉由波導管2807與縫隙天線板2808連接。縫隙天線板2808與電介質板2809接觸地配置。另外，氣體供應源2801藉由閥2802與模式轉換器2805連接。並且，藉由穿過模式轉換器2805、波導管2807及電介質板2809 的氣體管2806對處理室2706b及處理室2706c傳送氣體。另外，真空泵2817能夠藉由閥2818及排氣口2819從處理室2706b及處理室2706c排出氣體等。另外，高頻電源2816藉由匹配器2815與基板載台2812連接。
基板載台2812能夠保持基板2811。例如，能夠利用靜電或機械性地保持基板2811。另外，還能夠用作被供應來自高頻電源2816的電力的電極。另外，基板載台2812內部包括加熱機構2813，其能夠對基板2811進行加熱。
作為真空泵2817，例如可以使用乾燥泵、機械增壓泵、離子泵、鈦昇華泵、低溫泵或渦輪分子泵等。另外，可以使用真空泵2817及低溫冷阱。當使用低溫泵及低溫冷阱時，可以高效地排出水，所以是特別較佳的。
作為加熱機構2813，例如使用利用電阻發熱體等進行加熱的加熱機構即可。或者，也可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱的加熱機構。例如，可以使用GRTA、LRTA等RTA。GRTA利用高溫氣體進行加熱處理。作為氣體使用惰性氣體。
另外，氣體供應源2801也可以藉由質量流量控制器與精製器連接。作為氣體，較佳為使用露點為-80℃以下，較佳為-100℃以下的氣體。例如，使用氧氣體、氮氣體及稀有氣體(氬氣體等)即可。
作為電介質板2809，例如使用氧化矽(石英)、氧化鋁(alumina)或氧化釔(yttria)等即可。另外，也可以在電介質板2809的表面另外形成保護層。作為保護層，使用氧化鎂、氧化鈦、氧化鉻、氧化鋯、氧化鉿、氧化鉭、氧化矽、氧化鋁或氧化釔等即可。由於電介質板2809將會暴露於後面描述的高密度電漿2810的尤其是高密度的區域，所以藉由設置保護層可以 緩解損傷。其結果，可以抑制處理時的微粒的增加等。
高頻產生器2803例如能夠產生0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下、2.2GHz以上且2.8GHz以下的微波。由高頻產生器2803產生的微波藉由波導管2804被傳送到模式轉換器2805。在模式轉換器2805中，以TE模式傳送的微波被轉換為TEM模式。並且，微波藉由波導管2807被傳送到縫隙天線板2808。在縫隙天線板2808中設置有多個縫隙孔，微波穿過該縫隙孔及電介質板2809。並且，在電介質板2809下方產生電場，由此可以生成高密度電漿2810。在高密度電漿2810中，存在對應於從氣體供應源2801供應的氣體種類的離子及自由基。例如，存在氧自由基或氮自由基等。
此時，在高密度電漿2810中生成的離子及自由基可以改變基板2811上的膜等的性質。此外，有時較佳為使用高頻電源2816對基板2811一側施加偏壓。作為高頻電源2816，例如使用13.56MHz、27.12MHz等頻率的RF(Radio Frequency)電源即可。藉由對基板一側施加偏壓，可以使高密度電漿2810中的離子高效地到達基板2811上的膜等的開口部深處。
例如，在處理室2706b中，藉由從氣體供應源2801引入氧可以利用高密度電漿2810進行氧自由基處理，而在處理室2706c中，藉由從氣體供應源2801引入氮可以利用高密度電漿2810進行氮自由基處理。
接著，參照圖27所示的剖面示意圖對處理室2706a及處理室2706d進行說明。
處理室2706a及處理室2706d例如能夠對被處理物進行電磁波照射。注 意，處理室2706a與處理室2706d的不同之處僅在於電磁波的種類。由於其他結構大多是共同的，所以在下面一併進行說明。
處理室2706a及處理室2706d包括一或多個燈2820、基板載台2825、氣體引入口2823以及排氣口2830。另外，在處理室2706a及處理室2706d外等設置有氣體供應源2821、閥2822、真空泵2828以及閥2829。
氣體供應源2821藉由閥2822與氣體引入口2823連接。真空泵2828藉由閥2829與排氣口2830連接。燈2820與基板載台2825相對地配置。基板載台2825能夠保持基板2824。另外，基板載台2825在其內部包括加熱機構2826，並能夠對基板2824進行加熱。
作為燈2820，例如使用能夠發射可見光或紫外光等的電磁波的光源即可。例如，使用能夠發射波長在10nm以上且2500nm以下、500nm以上且2000nm以下、40nm以上且340nm以下具有峰值的電磁波的光源即可。
例如，作為燈2820使用鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等光源即可。
例如，從燈2820發射的電磁波的一部分或全部被基板2824吸收，由此可以改變基板2824上的膜等的性質。例如，可以生成或減少缺陷或者去除雜質等。另外，藉由在加熱基板2824的同時進行電磁波的發射，可以高效地生成或減少缺陷或者去除雜質等。
或者，例如，也可以利用從燈2820發射的電磁波使基板載台2825發熱，由此對基板2824進行加熱。此時，基板載台2825內部也可以沒有加熱機構 2826。
關於真空泵2828，參照關於真空泵2817的記載。另外，關於加熱機構2826，參照關於加熱機構2813的記載。另外，關於氣體供應源2821，參照關於氣體供應源2801的記載。
藉由使用上述製造裝置，能夠在抑制雜質混入被處理物的同時改變膜的性質等。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合而使用。
實施方式11
〈氧化物半導體的結構〉
下面，對氧化物半導體的結構進行說明。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)、a-like OS(amorphous like Oxide Semiconductor)以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
作為非晶結構的定義，一般而言，已知：它處於亞穩態並沒有被固定化，具有各向同性而不具有不均勻結構等。也可以換句話說為非晶結構的鍵角不固定，具有短程有序性而不具有長程有序性。
從相反的觀點來看，不能將實質上穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，並具有不穩定結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
〈CAAC-OS〉
首先，對CAAC-OS進行說明。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖28A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM 影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖28B示出將圖28A中的區域(1)放大的Cs校正高解析度TEM影像。由圖28B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖28B所示，CAAC-OS具有特有的原子排列。圖28C是以輔助線示出特有的原子排列的圖。由圖28B和圖28C可知，一個顆粒的尺寸為1nm以上或3nm以上，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為推積磚塊或塊體的結構(參照圖28D)。在圖28C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖28D所示的區域5161。
此外，圖29A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖29B、圖29C和圖29D分別示出將圖29A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖29B、圖29C和圖29D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律 性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖30A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖30B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖30C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電 子線時，可能會獲得圖31A所示的繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖31B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖31B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖31B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖31B中的第二環起因於(110)面等。
如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，所以從相反的觀點來看，可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
另外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，氧化物半導體的載子密度可以低於8×1011個/cm3，較佳為低於1×1011個/cm3，更佳為低於1×1010個/cm3且為1×10-9個/cm3以上。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
接著說明nc-OS。
在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒 小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到結晶定向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS(記載為樣本A)、nc-OS(記載為樣本B)和CAAC-OS(記載為樣本C)。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖32示出調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖32可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖32中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖32中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也 就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
另外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
實施方式12
在本實施方式中，說明利用本發明的一個實施方式的電晶體等的半導體裝置的電路的一個例子。
〈CMOS反相器〉
圖33A所示的電路圖示出所謂的CMOS反相器的結構，其中使p通道電晶體2200與n通道電晶體2100串聯連接，並使各閘極連接。作為n通道電晶體2100，較佳為使用具有氧化物半導體的電晶體。由此，可以降低CMOS反相器電路中的耗電量。
〈半導體裝置的結構1〉
圖34是對應於圖33A的半導體裝置的剖面圖。圖34所示的半導體裝置包括電晶體2200以及電晶體2100。電晶體2100配置於電晶體2200的上方。注意，作為電晶體2100可以使用上述實施方式所記載的電晶體。因此，關於電晶體2100，可以適當地參照上述電晶體的記載。
圖34所示的電晶體2200是使用半導體基板450的電晶體。電晶體2200包括半導體基板450中的區域472a、半導體基板450中的區域472b、絕緣體462以及導電體454。
在電晶體2200中，區域472a及區域472b具有源極區域及汲極區域的功能。另外，絕緣體462具有閘極絕緣體的功能。另外，導電體454具有閘極電極的功能。因此，能夠由施加到導電體454的電位控制通道形成區域的電阻。也就是說，能夠由施加到導電體454的電位控制區域472a與區域472b之間的導通/非導通。
作為半導體基板450，例如可以使用由矽或鍺等構成的單一材料半導體 基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的半導體基板等。較佳的是，作為半導體基板450使用單晶矽基板。
作為半導體基板450使用包含賦予n型導電性的雜質的半導體基板。注意，作為半導體基板450，也可以使用包含賦予p型導電性的雜質的半導體基板。此時，在形成電晶體2200的區域中配置包含賦予n型導電性的雜質的井，即可。或者，半導體基板450也可以為i型。
半導體基板450的頂面較佳為具有(110)面。由此，能夠提高電晶體2200的導通特性。
區域472a及區域472b是包含賦予p型導電性的雜質的區域。由此，電晶體2200具有p通道型的結構。
注意，電晶體2200與鄰接的電晶體被區域460等隔開。區域460具有絕緣性。
圖34所示的半導體裝置包括絕緣體464、絕緣體466、絕緣體468、導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498a、導電體498b、導電體498c、絕緣體489、絕緣體490、絕緣體492、絕緣體493、絕緣體494以及絕緣體495。
絕緣體464配置於電晶體2200上。絕緣體466配置於絕緣體464上。絕緣體468配置於絕緣體466上。絕緣體489配置於絕緣體468上。電晶體 2100配置於絕緣體489上。絕緣體493配置於電晶體2100上。絕緣體494配置於絕緣體493上。
絕緣體464包括到達區域472a的開口部、到達區域472b的開口部以及到達導電體454的開口部。導電體480a、導電體480b或導電體480c分別填充於各開口部中。
絕緣體466包括到達導電體480a的開口部、到達導電體480b的開口部以及到達導電體480c的開口部。導電體478a、導電體478b或導電體478c分別填充於各開口部中。
絕緣體468包括到達導電體478b的開口部以及到達導電體478c的開口部。導電體476a或導電體476b分別填充於各開口部中。
絕緣體489包括與電晶體2100的通道形成區域重疊的開口部、到達導電體476a的開口部以及到達導電體476b的開口部。導電體474a、導電體474b或導電體474c分別填充於各開口部中。
導電體474a也可以具有電晶體2100的閘極電極的功能。或者，例如，也可以藉由對導電體474a施加固定電位，來控制電晶體2100的臨界電壓等的電特性。或者，例如，也可以將導電體474a電連接到具有電晶體2100的閘極電極的功能的導電體504。由此，可以增加電晶體2100的通態電流。另外，由於可以抑制衝穿現象，因此可以使電晶體2100的飽和區域中的電特性穩定。注意，因為導電體474a相當於上述實施方式所示的導電體413，所以關於其詳細內容，可以參照導電體413的記載。
另外，絕緣體490包括到達導電體474b的開口部。注意，因為絕緣體490相當於上述實施方式所示的絕緣體402，所以關於其詳細內容，可以參照絕緣體402的記載。
絕緣體495包括穿過電晶體2100的源極和汲極中的一個的導電體507b到達導電體474b的開口部、到達電晶體2100的源極和汲極中的另一個的導電體507a的開口部、到達電晶體2100的閘極電極的導電體504的開口部以及到達導電體474c的開口部。注意，因為絕緣體495相當於上述實施方式所示的絕緣體410，所以關於其詳細內容，可以參照絕緣體410的記載。
絕緣體493包括穿過電晶體2100的源極和汲極中的一個的導電體507b到達導電體474b的開口部、到達電晶體2100的源極和汲極中的另一個的導電體507a的開口部、到達電晶體2100的閘極電極的導電體504的開口部以及到達導電體474c的開口部。導電體496a、導電體496b、導電體496c及導電體496d分別填充於各開口部中。注意，各開口部有時與電晶體2100等的任一組件中的開口部連通。
絕緣體494包括到達導電體496a的開口部、到達導電體496b及導電體496d的開口部以及到達導電體496c的開口部。導電體498a、導電體498b或導電體498c分別填充於各開口部中。
作為絕緣體464、絕緣體466、絕緣體468、絕緣體489、絕緣體493及絕緣體494，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
絕緣體464、絕緣體466、絕緣體468、絕緣體489、絕緣體493和絕緣 體494中的一個以上較佳為具有阻擋氫等雜質及氧的功能。藉由在電晶體2100的附近配置具有阻擋氫等雜質及氧的功能的絕緣體，可以使電晶體2100的電特性穩定。
作為具有阻擋氫等雜質及氧的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
作為導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498a、導電體498b及導電體498c，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
注意，圖35所示的半導體裝置與圖34所示的半導體裝置的不同之處只在於電晶體2200的結構。因此，關於圖35所示的半導體裝置，參照圖34所示的半導體裝置的記載。明確而言，在圖35所示的半導體裝置中，電晶體2200為Fin型。藉由使電晶體2200成為Fin型，實效的通道寬度得到增大，從而能夠提高電晶體2200的導通特性。另外，由於可以增大閘極電極的電場的影響，所以能夠提高電晶體2200的關閉特性。
另外，圖36所示的半導體裝置與圖34所示的半導體裝置的不同之處只在於電晶體2200的結構。因此，關於圖36所示的半導體裝置，參照圖34 所示的半導體裝置的記載。明確而言，在圖36所示的半導體裝置中，電晶體2200設置在作為SOI基板的半導體基板450上。圖36示出區域456與半導體基板450被絕緣體452隔開的結構。藉由使用SOI基板作為半導體基板450，可以抑制衝穿現象等，所以能夠提高電晶體2200的關閉特性。注意，絕緣體452可以藉由使半導體基板450絕緣體化形成。例如，作為絕緣體452可以使用氧化矽。
在圖34至圖36所示的半導體裝置中，由於使用半導體基板形成p通道電晶體，並在其上方形成n通道電晶體，因此能夠減少元件所占的面積。也就是說，可以提高半導體裝置的集成度。另外，與使用同一半導體基板形成n通道電晶體及p通道電晶體的情況相比，可以簡化製程，所以能夠提高半導體裝置的生產率。另外，能夠提高半導體裝置的良率。另外，p通道電晶體有時可以省略LDD(Lightly Doped Drain)區域的形成、淺溝槽(Shallow Trench)結構的形成或彎曲設計等複雜的製程。因此，與使用半導體基板形成n通道電晶體的半導體裝置相比，圖34至圖36所示的半導體裝置有時能夠提高生產率和良率。
〈CMOS類比開關〉
圖33B所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用這種結構，可以將電晶體用作所謂的CMOS類比開關。
〈記憶體裝置1〉
圖37A和圖37B示出半導體裝置(記憶體裝置)的一個例子，其中使用本發明的一個實施方式的電晶體，即便在沒有電力供應的情況下也能夠保持存儲內容，並且對寫入次數也沒有限制。
圖37A所示的半導體裝置包括使用第一半導體的電晶體3200、使用第二半導體的電晶體3300以及電容元件3400。另外，作為電晶體3300可以使用與上述電晶體2100同樣的電晶體。
電晶體3300較佳為使用關態電流小的電晶體。電晶體3300例如可以使用包含氧化物半導體的電晶體。由於電晶體3300的關態電流小，所以可以在長期間使半導體裝置的特定的節點保持存儲內容。亦即，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。
在圖37A中，第一佈線3001與電晶體3200的源極電連接，第二佈線3002與電晶體3200的汲極電連接。另外，第三佈線3003與電晶體3300的源極和汲極中的一個電連接，第四佈線3004與電晶體3300的閘極電連接。並且，電晶體3200的閘極及電晶體3300的源極和汲極中的另一個與電容元件3400的一個電極電連接，第五佈線3005與電容元件3400的另一個電極電連接。
圖37A所示的半導體裝置藉由具有能夠保持電晶體3200的閘極的電位的特徵，可以如下所示進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，而使電晶體3300處於導通狀態。由此，第三佈線3003的電位施加到與電晶體3200的閘極及電容元件3400的一個電極電連接的節點FG。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同位準的電荷(以下，稱為低位準電荷、高位 準電荷)中的任一個。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位而使電晶體3300處於關閉狀態，使節點FG保持電荷(保持)。
因為電晶體3300的關態電流較小，所以節點FG的電荷被長時間保持。
接著，對資訊的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，第二佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為：在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。由此，藉由將第五佈線3005的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，若第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時，即便第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出節點FG所保持的資訊。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資訊。例如，在不讀出資訊的記憶單元中，藉由對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“關閉狀態”的電位(亦即低於Vth_H的電位)，來形成可以僅讀出所希望的記憶單元的資訊的結構，即可。或者，在不讀出資訊的記憶單元中，對第五佈線3005施加不管施加到節點FG的電荷如何都使電晶體3200成為“導通狀態”的電位 (亦即高於Vth_L的電位)，來形成可以僅讀出所希望的記憶單元的資訊的結構，即可。
注意，雖然在上述中示出了兩種電荷被保持在節點FG的例子，但是根據本發明的半導體裝置不侷限於此。例如，可以將三種以上的電荷保持在半導體裝置的節點FG。藉由採用上述結構，能夠使半導體裝置多位準而增大記憶容量。
〈記憶體裝置1的結構〉
圖38是對應於圖37A的半導體裝置的剖面圖。圖38所示的半導體裝置包括電晶體3200、電晶體3300以及電容元件3400。電晶體3300及電容元件3400配置於電晶體3200的上方。電晶體3300參照上述電晶體2100的記載。電晶體3200參照圖34所示的電晶體2200的記載。在圖34中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
圖38所示的電晶體2200是使用半導體基板450的電晶體。電晶體2200包括半導體基板450中的區域472a、半導體基板450中的區域472b、絕緣體462以及導電體454。
圖38所示的半導體裝置包括絕緣體464、絕緣體466、絕緣體468、導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476b、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498a、導電體498b、導電體498c、絕緣體489、絕緣體490、絕緣體492、絕緣體493、絕緣體494以及絕緣體495。
絕緣體464配置於電晶體3200上。絕緣體466配置於絕緣體464上。絕緣體468配置於絕緣體466上。絕緣體489配置於絕緣體468上。電晶體2100配置於絕緣體489上。絕緣體493配置於電晶體2100上。絕緣體494配置於絕緣體493上。
絕緣體464包括到達區域472a的開口部、到達區域472b的開口部以及到達導電體454的開口部。導電體480a、導電體480b及導電體480c分別填充於各開口部中。
絕緣體466包括到達導電體480a的開口部、到達導電體480b的開口部以及到達導電體480c的開口部。導電體478a、導電體478b及導電體478c分別填充於各開口部中。
絕緣體468包括到達導電體478b的開口部以及到達導電體478c的開口部。導電體476a及導電體476b分別填充於各開口部中。
絕緣體489包括與電晶體3300的通道形成區域重疊的開口部、到達導電體476a的開口部以及到達導電體476b的開口部。導電體474a、導電體474b及導電體474c分別填充於各開口部中。
導電體474a也可以具有電晶體3300的底閘極電極的功能。或者，例如，也可以藉由對導電體474a施加預定的電位，來控制電晶體3300的臨界電壓等的電特性。或者，例如，也可以將導電體474a與電晶體3300的頂閘極電極的導電體504電連接。由此，可以增加電晶體3300的通態電流。此外，由於可以抑制衝穿現象，因此可以使電晶體3300的飽和區中的電特性穩 定。
絕緣體490包括到達導電體474b的開口部以及到達導電體474c的開口部。注意，因為絕緣體490相當於上述實施方式所示的絕緣體402，所以關於其詳細內容，可以參照絕緣體402的記載。
絕緣體495包括穿過電晶體3300的源極和汲極中的一個的導電體507b到達導電體474b的開口部、穿過電晶體3300的源極和汲極中的另一個的導電體507a到達導電體515的開口部、穿過電晶體3300的源極和汲極中的另一個的導電體507a到達導電體474c的開口部。注意，因為絕緣體495相當於上述實施方式所示的絕緣體410，所以關於其詳細內容，可以參照絕緣體410的記載。
絕緣體493包括到達隔著絕緣體511與導電體515重疊的導電體514的開口部、到達電晶體3300的閘極電極的導電體的開口部以及到達與電晶體3300的源極和汲極中的一個的導電體507b電連接的導電體516的開口部。導電體496e、導電體496b及導電體496f分別填充於各開口部中。注意，各開口部有時與電晶體3300等的任一組件中的開口部連通。
絕緣體494包括到達導電體496e的開口部、到達導電體496b的開口部以及到達導電體496f的開口部。導電體498a、導電體498b及導電體498c分別填充於各開口部中。
絕緣體464、絕緣體466、絕緣體468、絕緣體489、絕緣體493和絕緣體494中的一個以上較佳為具有阻擋氫等雜質及氧的功能。藉由在電晶體3300附近配置具有阻擋氫等雜質及氧的功能的絕緣體，可以使電晶體3300 的電特性穩定。
電晶體3200的源極或汲極藉由導電體480b、導電體478b、導電體476a、導電體474b以及導電體496c電連接到電晶體3300的源極和汲極中的一個的導電體507b。電晶體3200的閘極電極的導電體454藉由導電體480c、導電體478c、導電體476b、導電體474c以及導電體496d電連接到電晶體3300的源極和汲極中的另一個的導電體507a。
電容元件3400包括導電體515、導電體514以及絕緣體511。
其他組件的結構可以適當地參照關於圖34等的記載。
注意，圖39所示的半導體裝置與圖38所示的半導體裝置的不同之處只在於電晶體3200的結構。因此，圖39所示的半導體裝置參照圖38所示的半導體裝置的記載。明確而言，在圖39所示的半導體裝置中，電晶體3200為Fin型。Fin型電晶體3200參照圖35所示的電晶體2200的記載。在圖35中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
另外，圖40所示的半導體裝置與圖38所示的半導體裝置的不同之處只在於電晶體3200的結構。因此，圖40所示的半導體裝置參照圖38所示的半導體裝置的記載。明確而言，在圖40所示的半導體裝置中，電晶體3200設置在作為SOI基板的半導體基板450中。設置在作為SOI基板的半導體基板450中的電晶體3200參照圖36所示的電晶體2200的記載。在圖36中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
〈記憶體裝置2〉
圖37B所示的半導體裝置在不包括電晶體3200之處與圖37A所示的半導體裝置不同。在此情況下也可以藉由與圖37A所示的半導體裝置同樣的工作進行資料的寫入及保持工作。
說明圖37B所示的半導體裝置中的資料讀出。在電晶體3300成為導通狀態時，使處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的一個電極的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的一個電極的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+CV)/(CB+C)。因此，在假定記憶單元處於其電容元件3400的一個電極的電位為兩種的狀態，亦即V1和V0(V1>V0)時，可以得知保持電位V1時的第三佈線3003的電位(=(CB×VB0+CV1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+CV0)/(CB+C))。
並且，藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將上述使用第一半導體的電晶體用於用來驅動記憶單元的驅動電路，且將作為電晶體3300使用第二半導體的電晶體層疊在該驅動電路上。
上述半導體裝置可以應用使用氧化物半導體的關態電流較小的電晶體來長期間保持存儲內容。亦即，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。此外，即便在沒有電力供應的情況下(但較佳為固定電位)也能夠長期間保持存儲內容。
此外，因為該半導體裝置在寫入資料時不需要高電壓，所以其中不容易產生元件的劣化。例如，不同於習知的非揮發性記憶體，不需要對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生絕緣體劣化等問題。換言之，在本發明的一個實施方式的半導體裝置中，在現有非揮發性記憶體中成為問題的重寫次數不受到限制，並且其可靠性得到極大的提高。再者，根據電晶體的導通狀態/關閉狀態進行資料的寫入，所以能夠高速工作。
〈記憶體裝置3〉
參照圖41所示的電路圖對圖37A所示的半導體裝置(記憶體裝置)的變形例子進行說明。
圖41所示的半導體裝置包括電晶體4100至電晶體4400、電容器4500及電容器4600。在此，作為電晶體4100可以使用與上述電晶體3200同樣的電晶體，作為電晶體4200至4400可以使用與上述電晶體3300同樣的電晶體。注意，在圖41中省略示出圖41所示的半導體裝置，但是該半導體裝置被設置為矩陣狀。圖41所示的半導體裝置可以根據供應到佈線4001、佈線4003、佈線4005至4009的信號或電位而控制資料電壓的寫入及讀出。
電晶體4100的源極和汲極中的一個連接於佈線4003。電晶體4100的源極和汲極中的另一個連接於佈線4001。注意，雖然在圖41中示出電晶體4100 為p通道電晶體的情況，但是該電晶體4100也可以為n通道電晶體。
圖41所示的半導體裝置包括兩個資料保持部。例如，第一資料保持部在連接於節點FG1的電晶體4400的源極和汲極中的一個、電容器4600的一個電極以及電晶體4200的源極和汲極中的一個之間保持電荷。另外，第二資料保持部在連接於節點FG2的電晶體4100的閘極、電晶體4200的源極和汲極中的另一個、電晶體4300的源極和汲極中的一個以及電容器4500的一個電極之間保持電荷。
電晶體4300的源極和汲極中的另一個連接於佈線4003。電晶體4400的源極和汲極中的另一個連接於佈線4001。電晶體4400的閘極連接於佈線4005。電晶體4200的閘極連接於佈線4006。電晶體4300的閘極連接於佈線4007。電容器4600的另一個電極連接於佈線4008。電容器4500的另一個電極連接於佈線4009。
電晶體4200至4400具有控制資料電壓的寫入及電荷的保持的開關的功能。注意，作為電晶體4200至4400較佳為使用在關閉狀態下流過源極與汲極之間的電流(關態電流)較低的電晶體。作為關態電流較低的電晶體，較佳為在其通道形成區域中包括氧化物半導體的電晶體(OS電晶體)。OS電晶體具有如下優點：關態電流較低、可以以與包含矽的電晶體重疊的方式製造等。注意，雖然在圖41中示出電晶體4200至4400為n通道電晶體的情況，但是該電晶體4200至4400也可以為p通道電晶體。
即便電晶體4200、電晶體4300及電晶體4400是使用氧化物半導體的電晶體，也較佳為將該電晶體4200、電晶體4300及電晶體4400設置在不同的層中。也就是說，如圖41所示，圖41所示的半導體裝置較佳為由包括電晶 體4100的第一層4021、包括電晶體4200及電晶體4300的第二層4022以及包括電晶體4400的第三層4023構成。藉由層疊包括電晶體的層，能夠縮小電路面積，而能夠實現半導體裝置的小型化。
接著，說明對圖41所示的半導體裝置進行的資料寫入工作。
首先，說明對連接於節點FG1的資料保持部進行的資料電壓的寫入工作(以下稱為寫入工作1)。注意，以下將寫入到連接於節點FG1的資料保持部的資料電壓設定為VD1，而將電晶體4100的臨界電壓設定為Vth。
在寫入工作1中，在將佈線4003的電位設定為VD1並將佈線4001的電位設定為接地電位之後，使佈線4001處於電浮動狀態。此外，將佈線4005及4006的電位設定為高位準。另外，將佈線4007至4009的電位設定為低位準。由此，處於電浮動狀態的節點FG2的電位上升，而使電流流過電晶體4100。當電流流過時，佈線4001的電位上升。此外，使電晶體4400及電晶體4200導通。因此，隨著佈線4001的電位上升，節點FG1及FG2的電位就上升。當節點FG2的電位上升而使電晶體4100的閘極與源極之間的電壓(Vgs)成為電晶體4100的臨界電壓Vth時，流過電晶體4100的電流變小。因此，佈線4001、節點FG1及FG2的電位上升停止，而固定為比VD1低出Vth的“VD1-Vth”。
也就是說，當電流流過電晶體4100時，施加到佈線4003的VD1被施加到佈線4001，而節點FG1及FG2的電位上升。當由於電位的上升而使節點FG2的電位成為“VD1-Vth”時，電晶體4100的Vgs成為Vth，所以電流停止。
接著，說明對連接於節點FG2的資料保持部進行的資料電壓的寫入工 作(以下稱為寫入工作2)。注意，說明寫入到連接於節點FG2的資料保持部的資料電壓為VD2的情況。
在寫入工作2中，在將佈線4001的電位設定為VD2並將佈線4003的電位設定為接地電位之後，使佈線4003處於電浮動狀態。此外，將佈線4007的電位設定為高位準。另外，將佈線4005、4006、4008及4009的電位設定為低位準。使電晶體4300導通，而將佈線4003的電位設定為低位準。因此，節點FG2的電位也降低到低位準，而使電流流過電晶體4100。當電流流過時，佈線4003的電位上升。此外，使電晶體4300導通。因此，隨著佈線4003的電位上升，節點FG2的電位就上升。當節點FG2的電位上升而使電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100的電流變小。因此，佈線4003及節點FG2的電位的上升停止，而固定為從VD2下降了對應於Vth的“VD2-Vth”。
也就是說，當電流流過電晶體4100時，施加到佈線4001的VD2被施加到佈線4003，而節點FG2的電位上升。當由於電位的上升而使節點FG2的電位成為“VD2-Vth”時，電晶體4100的Vgs成為Vth，所以電流停止。此時，電晶體4200和4400都處於關閉狀態，而節點FG1保持在寫入工作1中寫入的“VD1-Vth”。
在圖41所示的半導體裝置中，在將資料電壓寫入到多個資料保持部之後，將佈線4009的電位設定為高位準，而使節點FG1及FG2的電位上升。然後，使各電晶體關閉以停止電荷移動，由此保持所寫入的資料電壓。
如上所述，藉由對節點FG1及FG2進行資料電壓的寫入工作，可以將資料電壓保持在多個資料保持部。注意，雖然作為所寫入的電位的例子舉 出了“VD1-Vth”及“VD2-Vth”，但是這些電位是對應於多值的資料的資料電壓。因此，當在各資料保持部中保持4位元的資料時，可能會得到16位的“VD1-Vth”及16位的“VD2-Vth”。
接著，說明對圖41所示的半導體裝置進行的資料讀出工作。
首先，說明對連接於節點FG2的資料保持部進行的資料電壓的讀出工作(以下稱為讀出工作1)。
在讀出工作1中，對預充電後處於電浮動狀態的佈線4003進行放電。此外，將佈線4005至4008的電位設定為低位準。另外，將佈線4009的電位設定為低位準，而使處於電浮動狀態的節點FG2的電位為“VD2-Vth”。當節點FG2的電位降低時，電流流過電晶體4100。當電流流過時，電浮動狀態的佈線4003的電位降低。隨著佈線4003的電位的降低，電晶體4100的Vgs就變小。當電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100的電流變小。也就是說，佈線4003的電位成為比節點FG2的電位“VD2-Vth”高出Vth的值的“VD2”。該佈線4003的電位對應於連接到節點FG2的資料保持部的資料電壓。對所讀出的類比值的資料電壓進行A/D轉換，以取得連接於節點FG2的資料保持部的資料。
也就是說，使經預充電後的佈線4003成為浮動狀態，而將佈線4009的電位從高位準換到低位準，由此使電流流過電晶體4100。當電流流過時，處於浮動狀態的佈線4003的電位降低而成為“VD2”。在電晶體4100中，由於節點FG2的“VD2-Vth”與佈線4003的“VD2”之間的Vgs成為Vth，因此電流停止。然後，在寫入工作2中寫入的VD2被讀出到佈線4003。
在取得連接於節點FG2的資料保持部的資料之後，使電晶體4300導通，而使節點FG2的“VD2-Vth”放電。
接著，將保持在節點FG1的電荷分配到節點FG2，而將連接於節點FG1的資料保持部的資料電壓移動到連接於節點FG2的資料保持部。在此，將佈線4001及4003的電位設定為低位準。此外，將佈線4006的電位設定為高位準。另外，將佈線4005、佈線4007至4009的電位設定為低位準。藉由使電晶體4200導通，節點FG1的電荷被分配在節點FG1與節點FG2之間。
在此，電荷分配後的電位從所寫入的電位“VD1-Vth”降低。因此，電容器4600的電容值較佳為大於電容器4500的電容值。或者，寫入到節點FG1的電位“VD1-Vth”較佳為大於表示相同的資料的電位“VD2-Vth”。如此，藉由改變電容值的比而使預先寫入的電位變大，可以抑制電荷分配後的電位下降。關於電荷分配所引起的電位變動，將在後面進行說明。
接著，說明對連接於節點FG1的資料保持部進行的資料電壓的讀出工作(以下稱為讀出工作2)。
在讀出工作2中，對預充電後處於電浮動狀態的佈線4003進行放電。此外，將佈線4005至4008的電位設定為低位準。另外，佈線4009的電位在預充電時被設定為高位準，之後被設定為低位準。藉由將佈線4009的電位設定為低位準，使處於電浮動狀態的節點FG2的電位成為電位“VD1-Vth”。當節點FG2的電位降低時，電流流過電晶體4100。當電流流過時，電浮動狀態的佈線4003的電位降低。隨著佈線4003的電位的降低，電晶體4100的Vgs就變小。當電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100的電流變小。也就是說，佈線4003的電位成為比節點FG2的電位 “VD1-Vth”高出Vth的值的“VD1”。該佈線4003的電位對應於連接到節點FG1的資料保持部的資料電壓。對所讀出的類比值的資料電壓進行A/D轉換，以取得連接於節點FG1的資料保持部的資料。以上是對連接於節點FG1的資料保持部進行的資料電壓的讀出工作。
也就是說，使經預充電後的佈線4003成為浮動狀態，而將佈線4009的電位從高位準換到低位準，由此使電流流過電晶體4100。當電流流過時，處於浮動狀態的佈線4003的電位降低而成為VD1。在電晶體4100中，由於節點FG2的“VD1-Vth”與佈線4003的“VD1”之間的Vgs成為Vth，因此電流停止。然後，在寫入工作1中寫入的“VD1”被讀出到佈線4003。
如上所述，藉由對節點FG1及FG2進行資料電壓的讀出工作，可以從多個資料保持部讀出資料電壓。例如，藉由在節點FG1及節點FG2的每一個中保持4位(16個值)的資料，總共可以保持8位(256個值)的資料。另外，雖然在圖41中採用了由第一層4021至第三層4023構成的結構，但是藉由形成更多的層，能夠實現記憶容量的增大而無需增加半導體裝置的面積。
注意，所讀出的電位可以作為比所寫入的資料電壓高出Vth的電壓被讀出。因此，可以藉由抵消在寫入工作中寫入的“VD1-Vth”或“VD2-Vth”的Vth而讀出。其結果是，在可以提供每記憶單元的記憶容量的同時，還可以將所讀出的資料接近於正確的資料，所以可以實現較高的資料可靠性。
圖42示出對應於圖41的半導體裝置的剖面圖。圖42所示的半導體裝置包括電晶體4100至電晶體4400、電容器4500及電容器4600。在此，電晶體4100形成在第一層4021中，電晶體4200、4300及電容器4500形成在 第二層4022中，並且，電晶體4400及電容器4600形成在第三層4023中。
在此，關於電晶體4200至4400可以參照電晶體3300的記載，關於電晶體4100可以參照電晶體3200的記載。另外，關於其他佈線及絕緣體等也可以適當地參照圖38的記載。
注意，在圖38所示的半導體裝置的電容元件3400中，以平行於基板的方式設置導電層而形成電容器，但是在電容器4500及4600中，將導電層設置為溝槽形狀而形成電容器。藉由採用這種結構，即便佔有面積相同也能夠確保較大的電容值。
〈FPGA〉
本發明的一個實施方式可以適用於FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等的LSI。
圖43A示出FPGA的方塊圖的一個例子。FPGA由選路切換元件521及邏輯元件522構成。另外，邏輯元件522根據組態記憶體所儲存的組態資料，可以改變組合電路的功能以及時序電路的功能等邏輯電路的功能。
圖43B是用來說明選路切換元件521的作用的示意圖。選路切換元件521根據組態記憶體523所儲存的組態資料，可以切換邏輯元件522之間的連接。注意，在圖43B中示出一個開關，其中切換端子IN與端子OUT之間的連接，但是實際上在多個邏輯元件522之間設置有多個開關。
圖43C示出用作組態記憶體523的電路結構的一個例子。組態記憶體523由使用OS電晶體的電晶體M11以及使用Si電晶體的電晶體M12構成。 對節點FNSW藉由電晶體M11施加組態資料DSW。藉由使電晶體M11處於關閉狀態可以保持該組態資料DSW的電位。由於被保持的組態資料DSW的電位而使電晶體M12的開啟/關閉狀態切換，由此可以切換端子IN與端子OUT之間的連接。
圖43D是用來說明邏輯元件522的作用的示意圖。邏輯元件522根據組態記憶體527所儲存的組態資料，可以切換端子OUTmem的電位。查找表524根據端子OUTmem的電位，可以改變對端子IN的信號進行處理的組合電路的功能。另外，邏輯元件522包括時序電路的暫存器525以及用來切換端子OUT的信號的選擇器526。選擇器526根據從組態記憶體527輸出的端子OUTmem的電位，可以選擇查找表524的信號的輸出還是暫存器525的信號的輸出。
圖43E示出用作組態記憶體527的電路結構的一個例子。組態記憶體527由使用OS電晶體的電晶體M13、電晶體M14以及使用Si電晶體的電晶體M15、電晶體M16構成。對節點FNLE藉由電晶體M13施加組態資料DLE。對節點FNBLE藉由電晶體M14施加組態資料DBLE。組態資料DBLE相當於反轉了組態資料DLE的邏輯的電位。藉由使電晶體M13、M14處於關閉狀態可以保持該組態資料DLE、組態資料DBLE的電位。由於被保持的組態資料DLE及組態資料DBLE的電位而使電晶體M15和電晶體M16中的一個的開啟/關閉狀態切換，由此可以對端子OUTmem施加電位VDD或電位VSS。
可以將上述實施方式所示的結構適用於圖43A至圖43E所示的結構。例如，電晶體M12、電晶體M15及電晶體M16使用Si電晶體構成，而電晶體M11、電晶體M13及電晶體M14使用OS電晶體構成。在此情況下，可以使用低電阻的導電材料形成使下層的Si電晶體之間連接的佈線。由此， 可以實現存取速度得到提高且低功耗化的電路。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式13
在本實施方式中，說明利用本發明的一個實施方式的電晶體等的攝像裝置的一個例子。
〈攝像裝置的結構〉
圖44A是示出根據本發明的一個實施方式的攝像裝置200的例子的平面圖。攝像裝置200包括像素部210、用來驅動像素部210的週邊電路260、週邊電路270、週邊電路280及週邊電路290。像素部210包括配置為p行q列(p及q為2以上的整數)的矩陣狀的多個像素211。週邊電路260、週邊電路270、週邊電路280及週邊電路290分別與多個像素211連接，並具有供應用來驅動多個像素211的信號的功能。此外，在本說明書等中，有時將週邊電路260、週邊電路270、週邊電路280及週邊電路290等總稱為“週邊電路”或“驅動電路”。例如，週邊電路260也可以說是週邊電路的一部分。
攝像裝置200較佳為包括光源291。光源291能夠發射檢測光P1。
週邊電路至少包括邏輯電路、開關、緩衝器、放大電路或轉換電路中的一個。此外，也可以在形成像素部210的基板上製造週邊電路。另外，也可以將IC等半導體裝置用於週邊電路的一部分或全部。注意，也可以省略週邊電路260、週邊電路270、週邊電路280和週邊電路290中的一個以 上。
如圖44B所示，在攝像裝置200所包括的像素部210中，也可以以像素211傾斜的方式配置。藉由以像素211傾斜的方式配置，可以縮短在行方向上及列方向上的像素間隔(間距)。由此，可以提高攝像裝置200的攝像品質。
〈像素的結構例子1〉
藉由使攝像裝置200所包括的一個像素211由多個子像素212構成，且使每個子像素212與使特定的波長區域的光透過的濾光片(濾色片)組合，可以獲得用來實現彩色影像顯示的資料。
圖45A是示出用來取得彩色影像的像素211的一個例子的平面圖。圖45A所示的像素211包括設置有使紅色(R)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212R”)、設置有使綠色(G)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212G”)及設置有使藍色(B)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212B”)。子像素212可以被用作光感測器。
子像素212(子像素212R、子像素212G及子像素212B)與佈線231、佈線247、佈線248、佈線249、佈線250電連接。此外，子像素212R、子像素212G及子像素212B分別連接於獨立的佈線253。在本說明書等中，例如將與第n行的像素211連接的佈線248及佈線249分別稱為佈線248[n]及佈線249[n]。此外，例如，將與第m列的像素211連接的佈線253稱為佈線253[m]。此外，在圖45A中，將與第m列的像素211所包括的子像素212R連接的佈線253稱為佈線253[m]R，將與子像素212G連接的佈線253稱為 佈線253[m]G，將與子像素212B連接的佈線253稱為佈線253[m]B。子像素212藉由上述佈線與週邊電路電連接。
攝像裝置200具有相鄰的像素211的設置有使相同的波長區域的光透過的濾色片的子像素212藉由開關彼此電連接的結構。圖45B示出配置在第n行(n為1以上且p以下的整數)第m列(m為1以上且q以下的整數)的像素211所包括的子像素212與相鄰於該像素211的配置在第n+1行第m列的像素211所包括的子像素212的連接例子。在圖45B中，配置在第n行第m列的子像素212R與配置在第n+1行第m列的子像素212R藉由開關201連接。此外，配置在第n行第m列的子像素212G與配置在第n+1行第m列的子像素212G藉由開關202連接。此外，配置在第n行第m列的子像素212B與配置在第n+1行第m列的子像素212B藉由開關203連接。
用於子像素212的濾色片不侷限於紅色(R)濾色片、綠色(G)濾色片、藍色(B)濾色片，也可以使用使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片。藉由在一個像素211中設置檢測三種不同波長區域的光的子像素212，可以獲得全彩色影像。
或者，可以使用如下像素211，該像素211除了包括分別設置有使紅色(R)、綠色(G)及藍色(B)的光透過的濾色片的各子像素212以外，還包括設置有使黃色(Y)的光透過的濾色片的子像素212。或者，可以使用如下像素211，該像素211除了包括分別設置有使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片的各子像素212以外，還包括設置有使藍色(B)的光透過的濾色片的子像素212。藉由在一個像素211中設置檢測四種不同波長區域的光的子像素212，可以進一步提高所獲得的影像的顏色再現性。
例如，在圖45A中，檢測紅色的波長區域的光的子像素212、檢測綠色的波長區域的子像素212及檢測藍色的波長區域的光的子像素212的像素數比(或受光面積比)不侷限於1：1：1。例如，也可以採用像素數比(受光面積比)為紅色：綠色：藍色=1：2：1的Bayer排列。或者，像素數比(受光面積比)也可以為紅色：綠色：藍色=1：6：1。
設置在像素211中的子像素212的數量可以為一個，但較佳為兩個以上。例如，藉由設置兩個以上的檢測相同的波長區域的光的子像素212，可以提高冗餘性，由此可以提高攝像裝置200的可靠性。
此外，藉由使用反射或吸收可見光且使紅外光透過的IR(IR：Infrared)濾光片，可以實現檢測紅外光的攝像裝置200。
藉由使用ND(ND：Neutral Density)濾光片(減光濾光片)，可以防止大光量光入射光電轉換元件(受光元件)時產生的輸出飽和。藉由組合使用減光量不同的ND濾光片，可以增大攝像裝置的動態範圍。
除了上述濾光片以外，還可以在像素211中設置透鏡。這裡，參照圖46A及圖46B的剖面圖說明像素211、濾光片254、透鏡255的配置例子。藉由設置透鏡255，可以使光電轉換元件高效地受光。明確而言，如圖46A所示，可以使光256穿過形成在像素211中的透鏡255、濾光片254(濾光片254R、濾光片254G及濾光片254B)及像素電路230等而入射到光電轉換元件220。
注意，如由點劃線圍繞的區域所示，有時箭頭所示的光256的一部分 被佈線257的一部分遮蔽。因此，如圖46B所示，較佳為採用在光電轉換元件220一側配置透鏡255及濾光片254，而使光電轉換元件220高效地接收光256的結構。藉由從光電轉換元件220一側將光256入射到光電轉換元件220，可以提供檢測靈敏度高的攝像裝置200。
作為圖46A及圖46B所示的光電轉換元件220，也可以使用形成有pn接面或pin接面的光電轉換元件。
光電轉換元件220也可以使用具有吸收輻射產生電荷的功能的物質形成。作為具有吸收輻射產生電荷的功能的物質，可舉出硒、碘化鉛、碘化汞、砷化鎵、碲化鎘、鎘鋅合金等。
例如，在將硒用於光電轉換元件220時，可以實現對可見光、紫外光、紅外光、X射線、伽瑪射線等較寬的波長區域具有光吸收係數的光電轉換元件220。
在此，攝像裝置200所包括的一個像素211除了圖45A及圖45B所示的子像素212以外，還可以包括具有第一濾光片的子像素212。
〈像素的結構例子2〉
下面，對包括使用矽的電晶體及使用氧化物半導體的電晶體的像素的一個例子進行說明。
圖47A及圖47B是構成攝像裝置的元件的剖面圖。圖47A所示的攝像裝置包括設置在矽基板300上的使用矽形成的電晶體351、在電晶體351上層疊配置的使用氧化物半導體形成的電晶體352及電晶體353以及設置在矽 基板300中的光電二極體360。各電晶體及光電二極體360與各種插頭370及佈線371電連接。此外，光電二極體360的陽極361藉由低電阻區域363與插頭370電連接。
攝像裝置包括：包括設置在矽基板300上的電晶體351及光電二極體360的層310、以與層310接觸的方式設置且包括佈線371的層320、以與層320接觸的方式設置且包括電晶體352及電晶體353的層330、以與層330接觸的方式設置且包括佈線372及佈線373的層340。
在圖47A的剖面圖的一個例子中，在矽基板300中，在與形成有電晶體351的面相反一側設置有光電二極體360的受光面。藉由採用該結構，可以確保光路而不受各種電晶體或佈線等的影響。因此，可以形成高開口率的像素。此外，光電二極體360的受光面也可以是與形成有電晶體351的面相同的面。
在像素僅包括使用氧化物半導體的電晶體時，層310為包括使用氧化物半導體的電晶體的層，即可。或者，像素也可以只包括使用氧化物半導體的電晶體而省略層310。
在像素僅包括使用矽的電晶體時，也可以省略層330。圖47B示出省略層330的剖面圖的一個例子。
矽基板300也可以是SOI基板。此外，也可以使用包含鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或有機半導體的基板代替矽基板300。
這裡，在包括電晶體351及光電二極體360的層310與包括電晶體352及電晶體353的層330之間設置有絕緣體380。注意，絕緣體380的位置不侷限於此。
設置在電晶體351的通道形成區域附近的絕緣體中的氫使矽的懸空鍵終結，由此可以提高電晶體351的可靠性。另一方面，設置在電晶體352及電晶體353等附近的絕緣體中的氫有可能成為在氧化物半導體中生成載子的原因之一。因此，有時引起電晶體352及電晶體353等的可靠性的下降。因此，當在使用矽類半導體的電晶體上層疊設置使用氧化物半導體的電晶體時，較佳為在它們之間設置具有阻擋氫的功能的絕緣體380。藉由將氫封閉在絕緣體380下，可以提高電晶體351的可靠性。再者，由於可以抑制氫從絕緣體380下擴散至絕緣體380上，所以可以提高電晶體352及電晶體353等的可靠性。
作為絕緣體380例如使用具有阻擋氧或氫的功能的絕緣體。
在圖47A的剖面圖中，可以以設置在層310中的光電二極體360與設置在層330中的電晶體重疊的方式形成。因此，可以提高像素的集成度。就是說，可以提高攝像裝置的解析度。
如圖48A1及圖48B1所示，可以使攝像裝置的一部分或全部彎曲。圖48A1示出使攝像裝置在該圖式中的點劃線X1-X2的方向上彎曲的狀態。圖48A2是沿著圖48A1中的點劃線X1-X2所示的部分的剖面圖。圖48A3是沿著圖48A1中的點劃線Y1-Y2所示的部分的剖面圖。
圖48B1示出使攝像裝置在該圖式中的點劃線X3-X4的方向上彎曲且在 該圖式中的點劃線Y3-Y4的方向上彎曲的狀態。圖48B2是沿著圖48B1中的點劃線X3-X4所示的部分的剖面圖。圖48B3是沿著圖48B1中的點劃線Y3-Y4所示的部分的剖面圖。
藉由使攝像裝置彎曲，可以降低像場彎曲或像散(astigmatism)。因此，可以促進與攝像裝置組合使用的透鏡等的光學設計。例如，由於可以減少用於像差校正的透鏡的數量，因此可以實現使用攝像裝置的電子裝置等的小型化或輕量化。此外，可以提高所拍攝的影像的品質。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式14
在本實施方式中，說明包括本發明的一個實施方式的電晶體或上述記憶體裝置等半導體裝置的CPU的一個例子。
〈CPU的結構〉
圖49是示出其一部分使用上述電晶體的CPU的一個例子的結構的方塊圖。
圖49所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198、能夠重寫的ROM1199以及ROM介面1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖49所示的CPU只是簡化其結構而示的一個例子而已，所 以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖49所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼後輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的地址，並根據CPU的狀態進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號來生成內部時脈信號的內部時脈生成器，並將內部時脈信號供應到上述各種電路。
在圖49所示的CPU中，在暫存器1196中設置有記憶單元。可以將上述電晶體或記憶體裝置等用於暫存器1196的記憶單元。
在圖49所示的CPU中，暫存器控制器1197根據來自ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存 器1196所具有的記憶單元中選擇是由正反器保持資料還是由電容器保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容器保持資料的情況下，對電容器進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖50是可以用作暫存器1196的記憶元件1200的電路圖的一個例子。記憶元件1200包括在電源關閉時失去存儲資料的電路1201、在電源關閉時不失去存儲資料的電路1202、開關1203、開關1204、邏輯元件1206、電容器1207以及具有選擇功能的電路1220。電路1202包括電容器1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述記憶體裝置。在停止對記憶元件1200供應電源電壓時，GND(0V)或使電晶體1209關閉的電位持續被輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(亦即，電晶體1213的導通狀態/關閉狀態)由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(亦即，電晶體1214的導通狀 態/關閉狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容器1208的一對電極的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容器1207的一對電極的一個互相電連接。在此，將連接部分稱為節點M1。可以對電容器1207的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容器1207的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容器1208的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容器1208的一對電極的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容器1207及電容器1208。
控制信號WE輸入到電晶體1209的閘極。開關1203及開關1204的第一端子與第二端子之間的導通狀態或關閉狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時， 另一個開關的第一端子與第二端子之間處於關閉狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖50示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖50示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當電路1201包括其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖50所示的用於記憶元件1200的電晶體中，作為電晶體1209以外的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的膜或基板1190中的電晶體。例如，可以使用其通道形成在矽膜或矽基板中的電晶體。此外，記憶元件1200中的所有電晶體都可以是其通道由氧化物半導體形成的電晶體。或者，記憶元件1200除了電晶體1209以外還可以包括其通道由氧化物半導體形成的電晶體，並且作為其餘的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖50所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在本發明的一個實施方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容器1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即便在不向記憶元件1200供應電源電壓的期間也可以長期間儲存電容器1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持存儲內容(資料)。
另外，由於該記憶元件藉由使用開關1203及開關1204進行預充電工作，因此可以縮短在再次開始供應電源電壓之後直到電路1201重新保持原來的資料為止所需要的時間。
另外，在電路1202中，電容器1208所保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容器1208保持的信號轉換為電晶體1210的狀態(導通狀態或關閉狀態)，並從電路1202讀出。因此，即便對應於保持在電容器1208中的信號的電位稍有變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，可以在處理器整體中或構成處理器的一個或多個邏輯 電路中在短時間內停止電源，從而可以抑制功耗。
雖然說明了將記憶元件1200用於CPU的例子，但也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI等以及RF(Radio Frequency：射頻)裝置。此外，也可以應用於LSI諸如FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)、CPLD(Complex PLD：複雜可程式邏輯裝置)等的可程式邏輯裝置(PLD：Programmable Logic Device)等。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式15
在本實施方式中，參照圖51A至圖52B說明利用本發明的一個實施方式的電晶體等的顯示裝置。
〈顯示裝置的結構〉
作為用於顯示裝置的顯示元件，可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)等。發光元件在其範疇內包括其亮度由電流或電壓控制的元件，明確而言，包括無機EL(Electroluminescence：電致發光)元件、有機EL元件等。下面，作為顯示裝置的一個例子對使用EL元件的顯示裝置(EL顯示裝置)及使用液晶元件的顯示裝置(液晶顯示裝置)進行說明。
另外，下面示出的顯示裝置包括密封有顯示元件的面板及在該面板中安裝有包括控制器的IC等的模組。
另外，下面示出的顯示裝置是指影像顯示裝置或光源(包括照明設備)。此外，顯示裝置還包括：安裝有連接器諸如FPC或TCP的模組；在TCP的端部設置有印刷線路板的模組；或者藉由COG方式將IC(集成電路)直接安裝到顯示元件的模組。
圖51A至圖51C是根據本發明的一個實施方式的EL顯示裝置的一個例子。圖51A示出EL顯示裝置的像素的電路圖。圖51B是示出EL顯示裝置整體的俯視圖。此外，圖51C是對應於圖51B的點劃線M-N的一部分的剖面圖。
圖51A是用於EL顯示裝置的像素的電路圖的一個例子。
在本說明書等中，有時即使不指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的所有端子的連接位置，所屬技術領域的通常知識者也能夠構成發明的一個實施方式。就是說，即使未指定連接位置，也可以說發明的一個實施方式是明確的，並且，當在本說明書等記載有指定連接位置的內容時，有時可以判斷為在本說明書等中記載有該方式。尤其是，在端子的連接位置有多個的情況下，不一定必須要將該端子的連接位置限於指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的一部分的端子的連接位置，就能夠構成發明的一個實施方式。
在本說明書等中，當至少指定某個電路的連接位置時，有時所屬技術領域的通常知識者能夠指定發明。或者，當至少指定某個電路的功能時，有時所屬技術領域的通常知識者能夠指定發明。也就是說，只要指定功能， 就可以說是發明的一個實施方式是明確的，而判斷為在本說明書等中記載有該方式。因此，即使只指定某個電路的連接位置而不指定其功能時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。或者，即使只指定某個電路的功能而不指定其連接位置時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。
圖51A所示的EL顯示裝置包含切換元件743、電晶體741、電容元件742、發光元件719。
另外，由於圖51A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖51A的各節點中，也可以不追加電晶體、開關、被動元件等。
電晶體741的閘極與切換元件743的一個端子及電容元件742的一個電極電連接。電晶體741的源極與電容元件742的另一個電極及發光元件719的一個電極電連接。電晶體741的汲極被供應電源電位VDD。切換元件743的另一個端子與信號線744電連接。發光元件719的另一個電極被供應恆電位。另外，恆電位為等於或低於接地電位GND的電位。
作為切換元件743，較佳為使用電晶體。藉由使用電晶體，可以減小像素的面積，由此可以提供解析度高的EL顯示裝置。作為切換元件743，使用藉由與電晶體741同一製程形成的電晶體，由此可以提高EL顯示裝置的生產率。作為電晶體741及/或切換元件743，例如可以適用上述電晶體。
圖51B是EL顯示裝置的俯視圖。EL顯示裝置包括基板700、基板750、密封材料734、驅動電路735、驅動電路736、像素737以及FPC732。密封 材料734以包圍像素737、驅動電路735以及驅動電路736的方式配置在基板700與基板750之間。另外，驅動電路735及/或驅動電路736也可以配置在密封材料734的外側。
圖51C是對應於圖51B的點劃線M-N的一部分的EL顯示裝置的剖面圖。
圖51C示出作為電晶體741具有基板700上的絕緣體701、絕緣體701上的導電體702a、埋入有導電體702a的絕緣體703、絕緣體703上的絕緣體704、絕緣體704上的半導體705、半導體705上的導電體708及絕緣體706、絕緣體706上的絕緣體707、絕緣體707上的導電體709的結構。注意，電晶體741的結構只是一個例子，也可以採用與圖51C所示的結構不同的結構。
因此，在圖51C所示的電晶體741中，導電體702a具有閘極電極的功能，絕緣體703及絕緣體707具有閘極絕緣體的功能，導電體708具有源極電極或汲極電極的功能，導電體709具有閘極電極的功能。注意，半導體705有時因光照射而其電特性發生變動。因此，較佳的是導電體702a和導電體709中的任何一個以上具有遮光性。
在圖51C中示出作為電容元件742具有絕緣體701上的導電體702b、導電體702b上的絕緣體703、絕緣體703上的導電體708的結構。
在電容元件742中，將導電體702b用作一個電極，將導電體708用作另一個電極。
因此，可以使用與電晶體741相同的膜製造電容元件742。導電體702a及導電體702b較佳為使用同種導電體。此時，可以藉由同一製程形成導電體702a和導電體702b。另外，導電體707a和導電體707b較佳為使用同種導電體。此時，可以藉由同一製程形成導電體707a和導電體707b。
圖51C所示的電容元件742是每佔有面積的電容大的電容器。因此，圖51C是顯示品質高的EL顯示裝置。
在電晶體741及電容元件742上配置有絕緣體720。在此，絕緣體716及絕緣體720也可以具有到達用作電晶體741的源極的區域705a的開口部。在絕緣體720上配置有導電體781。導電體781藉由絕緣體720中的開口部與電晶體741電連接。
在導電體781上配置有到達導電體781的開口部的分隔壁784。在分隔壁784上配置有在分隔壁784的開口部中與導電體781接觸的發光層782。在發光層782上配置有導電體783。導電體781、發光層782和導電體783重疊的區域被用作發光元件719。
至此，說明了EL顯示裝置的例子。接著，將說明液晶顯示裝置的例子。
圖52A是示出液晶顯示裝置的像素的結構例子的電路圖。圖52A和圖52B所示的像素包括電晶體751、電容器752、在一對電極之間填充有液晶的元件(液晶元件)753。
電晶體751的源極和汲極中的一個與信號線755電連接，電晶體751的閘極與掃描線754電連接。
電容器752的一個電極與電晶體751的源極和汲極中的另一個電連接，電容器752的另一個電極與供應共用電位的佈線電連接。
液晶元件753的一個電極與電晶體751的源極和汲極中的另一個電連接，液晶元件753的另一個電極與供應共用電位的佈線電連接。此外，供應到與上述電容器752的另一個電極電連接的佈線的共用電位與供應到液晶元件753的另一個電極的共用電位可以不同。
假設液晶顯示裝置的俯視圖與EL顯示裝置相同來進行說明。圖52B示出對應於沿著圖51B的點劃線M-N的液晶顯示裝置的剖面圖。在圖52B中，FPC732藉由端子731與佈線733a連接。佈線733a也可以使用與構成電晶體751的導電體或半導體同種的導電體或半導體。
電晶體751參照關於電晶體741的記載。電容器752參照關於電容元件742的記載。注意，圖52B示出具有對應於圖51C所示的電容元件742之結構的電容器752之結構，但是電容器752之結構不侷限於此。
當將氧化物半導體用於電晶體751的半導體時，可以實現關態電流極小的電晶體。因此，保持在電容器752中的電荷不容易洩漏，而可以長期間保持施加到液晶元件753的電壓。因此，當顯示動作少的動態影像、靜態影像時，藉由使電晶體751處於關閉狀態，不需要用來使電晶體751工作的電力，由此可以實現低功耗的液晶顯示裝置。另外，因為可以縮小電容器752的佔有面積，所以可以提供一種開口率高的液晶顯示裝置或高解析度液晶顯示裝置。
在電晶體751及電容器752上配置有絕緣體721。在此，絕緣體721具有到達電晶體751的開口部。在絕緣體721上配置有導電體791。導電體791藉由絕緣體721中的開口部與電晶體751電連接。
在導電體791上配置有用作配向膜的絕緣體792。在絕緣體792上配置有液晶層793。在液晶層793上配置有用作配向膜的絕緣體794。在絕緣體794上配置有間隔物795。在間隔物795及絕緣體794上配置有導電體796。在導電體796上配置有基板797。
作為液晶的驅動方式，可以使用TN(Twisted Nematic：扭轉向列)模式、STN(Super Twisted Nematic：超扭曲向列)模式、IPS(In-Plane-Switching：平面內切換)模式、FFS(Fringe Field Switching：邊緣場切換)模式、MVA(Multi-domain Vertical Alignment：多象限垂直配向)模式、PVA(Patterned Vertical Alignment：垂直配向構型)模式、ASV(Advanced Super View：高級超視覺)模式、ASM(Axially Symmetric aligned Micro-cell：軸對稱排列微單元)模式、OCB(Optically Compensated Birefringence：光學補償雙折射)模式、ECB(Electrically Controlled Birefringence：電控雙折射)模式、FLC(Ferroelectric Liquid Crystal：鐵電液晶)模式、AFLC(AntiFerroelectric Liquid Crystal：反鐵電液晶)模式、PDLC(Polymer Dispersed Liquid Crystal：聚合物分散液晶)模式、賓主模式、藍相(Blue Phase)模式等。但是並不侷限於此，作為液晶元件及其驅動方法可以使用各種液晶元件及其驅動方法。
藉由採用上述結構，可以提供一種包括佔有面積小的電容器的顯示裝置。或者，可以提供一種顯示品質高的顯示裝置。或者，可以提供一種高解析度顯示裝置。
例如，在本說明書等中，顯示元件、作為包括顯示元件的裝置的顯示裝置、發光元件以及作為包括發光元件的裝置的發光裝置可以採用各種方式或者包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括白色、紅色、綠色或藍色等的發光二極體(LED：Light Emitting Diode)、電晶體(根據電流而發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器面板(PDP)、使用微機電系統(MEMS)的顯示元件、數位微鏡裝置(DMD)、數位微快門(DMS)、IMOD(干涉測量調節)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器或使用碳奈米管的顯示元件等中的至少一個。除此以外，還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。
作為使用EL元件的顯示裝置的例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的例子，有液晶顯示器(透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的例子，有電子紙等。注意，當實現半透射型液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有作為反射電極的功能即可。例如，使像素電極的一部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。
注意，當使用LED時，也可以在LED的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此，藉由設置石墨烯或石墨，可以更容易地在其上形成氮化物半導體，如具有結晶 的n型GaN半導體等。並且，在其上設置具有結晶的p型GaN半導體等，能夠構成LED。此外，也可以在石墨烯或石墨與具有晶體的n型GaN半導體之間設置AlN層。可以利用MOCVD形成LED所包括的GaN半導體。注意，當設置石墨烯時，可以以濺射法形成LED所包括的GaN半導體。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式16
在本實施方式中，說明利用本發明的一個實施方式的電晶體等的電子裝置。
〈電子裝置〉
本發明的一個實施方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠再現如數位影音光碟(DVD：Digital Versatile Disc)等儲存媒體的內容並具有可以顯示該再現影像的顯示器的裝置)中。另外，作為可以使用本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖53A至圖53F示出這些電子裝置的具體例子。
圖53A是可攜式遊戲機，其包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖53A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可 攜式遊戲機所包括的顯示部的個數不限於此。
圖53B是可攜式資料終端，其包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，可以藉由連接部915改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置還稱為光感測器的光電轉換元件來附加位置輸入功能。
圖53C是膝上型個人電腦，其包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖53D是電冷藏冷凍箱，其包括外殼931、冷藏室門932、冷凍室門933等。
圖53E是視頻攝影機，其包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，而顯示部943設置在第二外殼942中。並且，第一外殼941和第二外殼942由連接部946連接，可以藉由連接部946改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖53F是汽車，其包括車體951、車輪952、儀表板953及燈954等。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
注意，在上述實施方式中，對本發明的一個實施方式進行說明。但是，本發明的一個實施方式不侷限於此。換而言之，在本實施方式等中，記載有各種各樣的發明的方式，因此本發明的一個實施方式不侷限於特定的方式。例如，作為本發明的一個實施方式，示出了在電晶體的通道形成區域、源極區域或汲極區域等中包括氧化物半導體的情況的例子，但是本發明的一個實施方式不侷限於此。根據情形或狀況，本發明的一個實施方式中的各種各樣的電晶體、電晶體的通道形成區域或者電晶體的源極區域或汲極區域等也可以包括各種各樣的半導體。根據情形或狀況，本發明的一個實施方式中的各種各樣的電晶體、電晶體的通道形成區域或者電晶體的源極區域或汲極區域等例如也可以包含矽、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵或者有機半導體等中的至少一個。或者，例如，根據情形或狀況，本發明的一個實施方式中的各種各樣的電晶體、電晶體的通道形成區域或者電晶體的源極區域或汲極區域等也可以不包括氧化物半導體。
實施例1
在本實施例中，對形成在氧化物上的樣本1A進行平坦性評價。
首先，示出實施例樣本1A及對比樣本1B的製造方法。
首先，在矽晶圓上作為氧化矽膜形成熱氧化物。在包含3vol.%的HCl 的氧氛圍下以950℃的溫度形成熱氧化物，並將其厚度設定為100nm。
接著，作為樣本1A，利用設置有準直器的圖21所示的濺射裝置在熱氧化物上形成氧化物。成膜條件如下：使用In：Ga：Zn=1：1：1【原子個數比】的靶材；在氬及氧(氬：氧=30sccm：15sccm)混合氛圍下；壓力為0.7Pa；施加0.5kW的電源功率(DC)；靶材與基板之間的距離為160mm；基板溫度為300℃。另外，藉由以靶材與準直器之間的距離為52mm且準直器與基板之間的距離為92mm的方式設置厚度為16mm的準直器，使靶材與基板之間的距離為160mm。
此外，作為對比樣本1B，利用沒有設置準直器的濺射裝置在熱氧化物上形成氧化物。成膜條件如下：使用In：Ga：Zn=1：1：1【原子個數比】的靶材；在氬及氧(氬：氧=30sccm：15sccm)混合氛圍下；壓力為0.7Pa；施加0.5kW的電源功率(DC)；靶材與基板之間的距離為160mm；基板溫度為300℃。
藉由上述製程，製造樣本1A及對比樣本1B。
利用由精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500對所製造的樣本1A及對比樣本1B進行平坦性評價。利用掃描探針顯微鏡的測定條件如下：掃描速度為1.0Hz；測定範圍為1μm1μm；資料量為X=512、Y=512。另外，測點為2點。在該測定中採用如下方法：在使懸臂共振的狀態下，一邊控制探針和樣本之間的距離以使懸臂的振幅固定，一邊測定表面形狀。
樣本1A及對比樣本1B的平坦性由平均表面粗糙度(Ra)、最大高低差(P-V)及表面粗糙度的均方根(RMS)來評價。在此，平均表面粗糙度(Ra) 是指為了可以應用於曲面而將在JISB0601：2001(ISO4287：1997)中定義的算術平均粗糙度Ra擴大為三維來得到的值，使用將從基準面到指定面的偏差的絕對值平均來得到的值表示Ra。另外，最大高低差(P-V)可以用指定面中最高的峰頂的標高和最低的谷底的標高的差表示。峰頂和谷底是將JISB0601：2001(ISO4287：1997)中定義的“峰頂”和“谷底”擴展至三維而得來的，峰頂表示指定面的峰中的標高最高處，谷底表示指定面中的標高最低處。
表1示出利用掃描探針顯微鏡對再生半導體基板進行平坦性評價的結果。
Figure 105111401-A0202-12-0155-1
另外，圖54A示出樣本1A的表面形狀影像。圖54B示出對比樣本1B的表面形狀影像。
可知樣本1A的平坦性可以形成得比對比樣本1B高。由此可知，在形成電晶體時使用本濺射裝置是有效的。注意，本實施例所示的結構可以與其他實施方式及實施例所示的結構適當地組合而使用。
實施例2
在本實施例中，構想在實施方式1中說明的電晶體結構1，對通道形成區域周邊的形狀進行評價。
首先，示出實施例樣本2A至實施例樣本2D的製造方法。
首先，利用電漿CVD法形成100nm的第一氧氮化矽膜。成膜條件如下：作為沉積氣體使用流量為5sccm的矽烷及流量為1000sccm的一氧化二氮；反應室的壓力為133.30Pa；基板溫度為325℃；施加13.56W的高頻(RF)電力。
接著，利用濺射法在第一氧氮化矽膜上形成20nm的第一氧化物和15nm的第二氧化物的疊層。第一氧化物的成膜條件如下：使用In：Ga：Zn=1：3：4【原 子個數比】的靶材；在氬及氧(氬：氧=40sccm：5sccm)混合氛圍下；壓力為0.7Pa；施加0.5kW的電源功率(DC)；靶材與基板之間的距離為60mm；基板溫度為200℃。第二氧化物的成膜條件如下：使用In：Ga：Zn=4：2：4.1【原子個數比】的靶材；在氬及氧(氬：氧=30sccm：15sccm)混合氛圍下；壓力為0.7Pa；施加0.5kW的電源功率(DC)；靶材與基板之間的距離為60mm；基板溫度為300℃。
接著，在第二氧化物上利用濺射法以如下條件形成厚度為20nm的第一鎢膜：使用鎢靶材；在作為沉積氣體採用流量為80sccm的氬(Ar)氛圍下；壓力為0.8Pa；基板溫度為130℃；靶材與基板之間的距離為60mm；施加1.0kW的電源功率(DC)。
接著，在第一鎢膜上形成光阻遮罩，利用ICP蝕刻法以如下條件對第一鎢膜進行加工：在流量為40sccm的四氟化碳(CF4)及流量為60sccm的氯(Cl2)的混合氛圍下；電源功率為2000W；偏壓電力為50W；壓力為0.67Pa；基板溫度為-10℃。由此將第一鎢膜分割成第二鎢膜與第三鎢膜。
接著，以第二鎢膜及第三鎢膜為遮罩，利用ICP蝕刻法對第一氧化物及第二氧化物以如下條件進行第一蝕刻：在流量為16sccm的四氟化碳(CF4)及流量為32sccm的氬(Ar)的混合氛圍下；電源功率為600W；偏壓電力為50W；壓力為3.0Pa；基板溫度為40℃。接著，利用ICP蝕刻法以如下條件進行第二蝕刻：在流量為16sccm的四氟化碳(CF4)及流量為32sccm的氬(Ar)的混合氛圍下；電源功率為600W；偏壓電力為50W；壓力為1.0Pa；基板溫度為40℃。並且，利用ICP蝕刻法以如下條件進行第三蝕刻：在流量為200sccm的氧(O2)氛圍下；電源功率為2000W；偏壓電力為50W；壓力為0.67Pa；基板溫度為40℃。由此將第一氧化物及第二氧化物形成為島 狀。
接著，利用電漿CVD法形成320nm的第二氧氮化矽膜。成膜條件如下：作為原料氣體使用流量為5sccm的矽烷及流量為1000sccm的一氧化二氮；反應室的壓力為133.30Pa；基板溫度為325℃；施加13.56W的高頻(RF)電力。
接著，藉由CMP法對該第二氧氮化矽膜的頂面進行平坦化處理。將第二氧氮化矽膜的厚度減薄220nm左右，使第二氧氮化矽膜成為100nm。
另外，在CMP處理的條件中，作為砂布，使用採用了聚氨酯泡沫體的霓塔哈斯(NITTA/HAAS)公司製造的IC1000/SUBA(日本的註冊商標)。另外，作為漿料使用採用了氣相法二氧化矽的美國嘉柏微電子材料(Cabot Microelectronics)公司製造的Semi-Sperse(日本的註冊商標)25。漿料流量為150mL/min，拋光壓力為3.6psi。磨頭及工作臺的旋轉數分別為93rpm、90rpm。這裡，在磨頭上安裝有被處理物且工作台上安裝有砂布的狀態下進行處理。採用上述拋光條件。在拋光後進行兆聲波清洗。
接著，在第二氧氮化矽膜上利用濺射法以如下條件形成厚度為30nm的第四鎢膜：使用鎢靶材；在作為沉積氣體採用流量為80sccm的氬(Ar)氛圍下；壓力為0.8Pa；基板溫度為130℃；靶材與基板之間的距離為60mm；施加1.0kW的電源功率(DC)。
接著，利用電漿CVD法形成50nm的第三氧氮化矽膜。成膜條件如下：作為沉積氣體使用流量為5sccm的矽烷及流量為1000sccm的一氧化二氮；反應室的壓力為133.30Pa；基板溫度為325℃；施加13.56W的高頻(RF) 電力。
接著，在第三氧氮化矽膜及第四鎢膜上形成光阻遮罩，利用ICP蝕刻法以如下條件進行第一蝕刻：在流量為80sccm的四氟化碳(CF4)氛圍下；電源功率為500W；偏壓電力為100W；壓力為3.0Pa；基板溫度為40℃。接著，利用ICP蝕刻法以如下條件進行第二蝕刻：在流量為67sccm的四氟化碳(CF4)及流量為13sccm的氧(O2)的混合氛圍下；電源功率為550W；偏壓電力為350W；壓力為5.3Pa；基板溫度為40℃。接著，利用ICP蝕刻法以如下條件進行第三蝕刻：在流量為22sccm的四氟化碳(CF4)及流量為22sccm的氧(O2)的混合氛圍下；電源功率為1000W；偏壓電力為100W；壓力為1.3Pa；基板溫度為40℃。並且，利用ICP蝕刻法以如下條件進行第四蝕刻：在流量為22sccm的四氟化碳(CF4)及流量為22sccm的氧(O2)的混合氛圍下；電源功率為1000W；偏壓電力為100W；壓力為1.3Pa；基板溫度為40℃。藉由該蝕刻處理，利用第四鎢膜形成硬遮罩。
接著，使用硬遮罩藉由ICP蝕刻法以如下條件進行蝕刻：在流量為800sccm的氬(Ar)、流量為30sccm的氧(O2)及流量為22sccm的四氟化碳(CF4)的混合氛圍下；電源功率為5000W；偏壓電力為1150W；壓力為3.37Pa；基板溫度為40℃。由此在第二氧氮化矽膜中形成開口。
此時，在實施例樣本2A中形成開口A。在實施例樣本2B中形成開口B。在實施例樣本2C中形成開口C。在實施例樣本2D中形成開口D。注意，開口A至開口D的尺寸都彼此不同。
接著，利用ICP蝕刻法以如下條件進行第一蝕刻：在流量為22sccm的四氟化碳(CF4)、流量為22sccm的氧(O2)及流量為11sccm的氯(Cl2)的 混合氛圍下；電源功率為1000W；偏壓電力為50W；壓力為1.3Pa；基板溫度為40℃。接著，利用ICP蝕刻法以如下條件進行第二蝕刻：在流量為22sccm的四氟化碳(CF4)、流量為22sccm的氧(O2)及流量為11sccm的氯(Cl2)的混合氛圍下；電源功率為1000W；偏壓電力為50W；壓力為1.3Pa；基板溫度為40℃。並且，利用ICP蝕刻法以如下條件進行第三蝕刻：在流量為100sccm的氧(O2)氛圍下；電源功率為500W；偏壓電力為100W；壓力為1.3Pa；基板溫度為40℃。由此去除硬遮罩。
接著，利用設置有準直器的圖21所示的濺射裝置在具有開口A至開口D的第二氧氮化矽膜上形成10nm的第三氧化物。成膜條件如下：使用In：Ga：Zn=1：3：2[原子個數比]的靶材；在氬及氧(氬：氧=30sccm：15sccm)混合氛圍下；壓力為0.7Pa；施加0.5kW的電源功率(DC)；靶材與基板之間的距離為160mm；基板溫度為200℃。另外，藉由以靶材與準直器之間的距離為52mm且準直器與基板之間的距離為92mm的方式設置厚度為16mm的準直器，使靶材與基板之間的距離為160mm。
藉由上述製程，製造實施例樣本2A至實施例樣本2D。
接著，對實施例樣本2A至實施例樣本2D的剖面進行觀察。圖55A、圖55B、圖55C及圖55D分別是實施例樣本2A至實施例樣本2D的利用掃描穿透式電子顯微鏡(STEM：Scanning Transmission Electron Microscope)而得的明視野影像。注意，關於實施例樣本2A至實施例樣本2C，取得形成為島狀的氧化物的長邊方向的剖面圖，關於實施例樣本2D，則取得形成為島狀的氧化物的短邊方向的剖面圖。
在實施例樣本2A的開口A處，第二鎢膜與第三鎢膜的間隔為32.1nm， 可以確認到在第二氧氮化矽膜的側面以及第二氧化物上分別形成有第三氧化物。
在實施例樣本2B的開口B處，第二鎢膜與第三鎢膜的間隔為56.7nm，可以確認到在第二氧氮化矽膜的側面以及第二氧化物上分別形成有第三氧化物。
在實施例樣本2C的開口C處，第二鎢膜與第三鎢膜的間隔為88.1nm，可以確認到在第二氧氮化矽膜的側面以及第二氧化物上分別形成有第三氧化物。
在實施例樣本2D的開口D處，可以確認到在第二氧氮化矽膜的側面、第二氧化物上以及第一氧氮化矽膜上分別形成有第三氧化物。
由圖55A至圖55D所示的STEM影像結果可知，在本實施例中製造的實施例樣本2A至實施例樣本2D具有良好的剖面形狀。另外，可知即使在實施例樣本2A的微細的開口中，也能夠在底面形成膜。還可知開口的側面的膜比底面形成得薄。
本實施例所示的結構也可以與其他實施方式或實施例適當地組合而使用。
400‧‧‧基板
401‧‧‧絕緣體
402‧‧‧絕緣體
404‧‧‧導電體
404a‧‧‧導電體
404b‧‧‧導電體
406a‧‧‧絕緣體
406b‧‧‧半導體
406c‧‧‧絕緣體
408‧‧‧絕緣體
410‧‧‧絕緣體
412‧‧‧絕緣體
413‧‧‧導電體
416a‧‧‧導電體
416b‧‧‧導電體
420‧‧‧導電體
L1‧‧‧寬度
L2‧‧‧長度
t1‧‧‧長度
t2‧‧‧長度

Claims (11)

  1. 一種半導體裝置，包括：基板上的半導體；該半導體上的第一導電體及第二導電體；該第一導電體及該第二導電體上的第一絕緣體；該半導體上的第二絕緣體；該第二絕緣體上的第三絕緣體；以及該第三絕緣體上的第三導電體，其中，該第三絕緣體與該第一絕緣體的側面接觸，該半導體包括該半導體與該第一導電體的底面重疊的第一區域、該半導體與該第二導電體的底面重疊的第二區域、該半導體與該第三導電體的底面重疊的第三區域，並且，該半導體的頂面與該第三導電體的該底面之間的距離大於該第一區域與該第三區域之間的距離。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第二絕緣體包含含有該半導體所含的元素的氧化物。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第三絕緣體包含鎵、鉿和鋁中的至少一個。
  4. 一種半導體裝置，包括：基板上的半導體；該半導體上的第一導電體及第二導電體；該第一導電體及該第二導電體上的第一絕緣體；該半導體上的第二絕緣體；該第二絕緣體上的第三絕緣體；該第三絕緣體上的第四絕緣體；以及該第四絕緣體上的第三導電體， 其中，該第四絕緣體與該第一絕緣體的側面接觸，該半導體包括該半導體與該第一導電體的底面重疊的第一區域、該半導體與該第二導電體的底面重疊的第二區域、該半導體與該第三導電體的底面重疊的第三區域，並且，該半導體的頂面與該第三導電體的該底面之間的距離大於該第一區域與該第三區域之間的距離。
  5. 根據申請專利範圍第1或4項之半導體裝置，其中該半導體是氧化物半導體。
  6. 根據申請專利範圍第5項之半導體裝置，其中該氧化物半導體包含銦、鎵及鋅。
  7. 根據申請專利範圍第4項之半導體裝置，其中該第二絕緣體及該第三絕緣體都包含含有該半導體所含的元素的氧化物。
  8. 根據申請專利範圍第4項之半導體裝置，其中該第四絕緣體包含鎵、鉿和鋁中的至少一個。
  9. 根據申請專利範圍第1或4項之半導體裝置，還包括：該第一絕緣體及該第三導電體上的第四導電體，其中該第四導電體與該第一導電體或該第二導電體之間的距離大於該第一區域與該第二區域之間的距離。
  10. 根據申請專利範圍第9項之半導體裝置，其中該第四導電體與該第一導電體或該第二導電體之間的該距離為該第一區域與該第二區域之間的該距離的1.5倍以上且2倍以下。
  11. 根據申請專利範圍第1或4項之半導體裝置，其中該第一區域與該第三區域之間的該距離大於0nm。
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