CN102169896A - 一种沟槽型功率mos晶体管的制造方法 - Google Patents
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Abstract
本发明公开了一种使用侧墙栅极的沟槽型金属-氧化物-半导体(MOS，Metal-Oxide-Semiconductor)晶体管的制造方法。该MOS晶体管中采用金属或者合金栅极材料，使得栅极的电阻降低，同时，在制备该MOS晶体管时，首先进行对栅极刻蚀再利用自对准的方式对硅衬底进行刻蚀，这样降低了栅极和漏极之间的寄生电容。MOS晶体管栅极电阻的降低可以降低信号延迟，提高工作速度，而且，小的栅极和漏极之间的寄生电容可以减小能耗，提高应用了该MOS晶体管的芯片的效率。
Description
技术领域
本发明涉及一种沟槽型MOS晶体管结构，特别涉及一种采用先栅工艺形成的沟槽型MOS晶体管结构，同时，本发明还提出了一种沟槽型MOS晶体管的制造方法，属于半导体功率器件领域。
背景技术
随着微电子技术的不断发展，功率MOS晶体管器件以其输入阻抗高、低损耗、开关速度快、无二次击穿、安全工作区宽、动态性能好、易与前极耦合实现大电流化、转换效率高等优点，逐渐替代双极型器件成为当今功率器件发展的主流。现在的功率器件主要有平面扩散型MOS晶体管(LDMOS)和沟槽型MOS晶体管(Trench MOS)等类型。
图1a显示了一个平面扩散型n沟道MOS晶体管的简化结构，它以重掺杂的n型衬底102开始，在衬底102上面生长了n型外延层103，并在外延层103内形成了两个连续的p型扩散区104a和104b，p型扩区中加合适的偏置会产生沟道，而且在p型扩散区104a和104b里面扩散出重掺杂的n型区域105a和105b定义为源极。接下来，生长薄的栅氧化层106，然后形成磷掺杂的多晶硅108，从而形成栅极。最后，在源极和栅极的顶部绝缘介质106中开接触窗口，并形成栅极电极110和源极电极109和111，同时，在整个晶圆的底层形成漏极电极101。由于在栅极上没有偏置，重掺杂的n型源区和漏区被p型扩散区分割，并且没有电流流过，如果向栅极施加正向偏置，在p型扩散区中的少量载流子(电子)就被吸引到栅极下面的表面，随着偏置电压的增加，越来越多的电子被禁闭在这块小空间之中，本地的电子集中比空穴集中还要多，从而出现“反型”，此时，把源极连接到漏极的栅极结构下面的p型材料中就形成了n“沟道”，电流可以流过，并且，栅极控制源极和漏极之间的电流。但当并行连接像图1中所描述的多个单元结构时，沟道所占的面积会增大，不利于现在芯片高度集成的发展。
为改善集成平面扩散型MOS晶体管时沟道所占面积大的问题，人们开发出了沟槽型MOS晶体管。沟槽型MOS晶体管的栅极结构不是与衬底表面平行，而是构建在垂直于衬底表面的沟道里，因此沟道占用的空间减小。如图1b为一个沟槽型n沟道MOS晶体管的简化结构，所示122为衬底中重掺杂的n型区域，所示123为n型外延层，所示124a和124b为p型扩散区，p型扩散区124a和124b中包含有重掺杂的n型区域125a和125b，所示126为栅氧化层，所示127为多晶硅形成的栅极，所示128为SiO2或者其它绝缘介质，所示129为栅极电极、130a和130b为源极电极、121为漏极电极。沟槽型MOS晶体管与平面扩散型MOS晶体管具有相同的工作原理，但是沟槽型MOS晶体管因为采用了垂直的沟道，沟道的侧壁可以制作栅极，其所占用面积比平面扩散型MOS晶体管小，可以进一步提高器件的面积，并有效减少导通电阻、降低驱动电压，因此沟槽型MOS晶体管成为追求超低通态漏源电阻性能的优选结构。
沟槽型MOS管的缺点是其栅极和漏极的重合面积比较大，导致栅极寄生电容增大，这使得沟槽型MOS管的在导通和关闭时的功耗上升。为了降低沟槽型MOS管的栅极与漏极之间的寄生电容，专利号为6,882,004B2的美国专利提出了先将MOS晶体管沟槽深度延长，再形成做填充用的氧化硅或者多晶硅，然后形成栅极的方法，如图2为依该方法形成的沟槽型n沟道MOS晶体管结构的截面图，所示201和202为半导体衬底，比如为单晶硅，201为n型掺杂的区域，202为p型掺杂的区域；所示203为场氧化层，比如为二氧化硅；所示204可以为栅极氧化层；所示205为多晶硅，作为器件的栅极结构；所示206为绝缘介质；所示207和208为先后形成的多晶硅层。这种方法使栅极与漏极之间的寄生电容得到降低。
但是随着沟槽型MOS器件的继续减小，多晶硅栅极的电阻成为问题，从而导致器件的操作速度减慢。
发明内容
有鉴于此，本发明的目的在于提出一种沟槽型MOS晶体管结构，该沟槽型MOS晶体管可以改善多晶硅栅极电阻大的问题，提高MOS晶体管器件的工作速度。
为达到本发明的上述目的，本发明提出了一种使用金属或者合金栅的沟槽型MOS晶体管结构，该器件结构包括至少一个衬底，一个源区、一个漏区、一个栅极，一个垂直的凹槽；所述凹槽的上半部分的表面构成所述MOS晶体管结构的垂直沟道；所述凹槽的下半部分嵌在漏区中，并填充了绝缘材料，将相邻的漏区的一部分分隔开。所述的栅极覆盖在所述的垂直沟道之上，采用TiN、TaN、RuO2、Ru、WSi合金或者掺杂的多晶硅材料。其漏区的一部分在栅极形成之后被刻蚀成凹槽。
由于在垂直的沟道中采用了金属栅或者合金材料，使得MOS晶体管的栅极电阻降低，从而降低了信号延迟，使得MOS晶体管的工作速度提高。同时，由于漏区与栅极的重叠面积变小，该器件的输出电容得到降低，功耗也得到降低。
进一步地，本发明还提出了上述沟槽型MOS晶体管结构的制造方法，包括如下步骤：
提供一个半导体衬底；
在所述衬底上形成第一种绝缘介质；
对所述第一种绝缘介质和半导体衬底进行刻蚀形成开口结构；
依次形成一层栅氧化层和一层金属或者合金栅极材料；
对栅氧化层和金属栅极材料进行刻蚀形成器件的栅极结构；
淀积第二种绝缘介质，再对所述的第二种绝缘介质进行刻蚀形成侧墙结构并暴露出需要刻蚀的半导体衬底；
沿着已经成型的栅极或者栅极边墙结构，使用各向异性的刻蚀技术刻蚀所述的暴露出的半导体衬底；
使用各向同性的刻蚀技术继续刻蚀所述的暴露出的半导体衬底；
淀积第三种绝缘介质，并将第三种绝缘介质进行平整化处理；
对第三种绝缘介质和硅衬底进行刻蚀形成通孔结构；
进行离子注入并形成金属接触。
所述的半导体衬底为进行掺杂过的单晶硅、多晶硅、碳化硅、砷化镓、绝缘体上的碳化硅或者绝缘体上的硅(SOI)。所述的第一种、第二种和第三种绝缘介质为SiO2、Si3N4或者它们之间相混合的绝缘材料。所述的栅氧化层可以为SiO2，其厚度范围为5-50纳米。所述的金属或者合金栅极材料为TiN、TaN、RuO2、Ru、WSi合金或者掺杂的多晶硅材料。
进一步地，所述的侧墙结构用以保护MOS晶体管的栅极结构，在MOS晶体管的制备过程中也可以省略掉。
本发明提出的沟槽型MOS晶体管的制备方法，首先是进行对栅极的刻蚀，然后利用自对准的方式对硅衬底进行刻蚀，这样降低了栅极和漏极之间的寄生电容，从而了减小MOS晶体管的动态功耗，提高了其工作速度。
附图说明
图1a为一个平面扩散型n沟道MOS晶体管结构的截面图。
图1b为一个沟槽型n沟道MOS晶体管结构的截面图。
图2为美国专利6,882,004B2中提供的一个沟槽型n沟道MOS晶体管结构的截面图。
图3至图9为本发明提供的一个沟槽型MOS晶体管结构的实施工艺的截面图。
具体实施方式
下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。
参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。同时在下面的描述中，所使用的术语晶片和衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。
提供一个半导体衬底，该衬底已经包含了高掺杂的n+型漏区301和低掺杂浓度的n-型漏区302。进行离子注入形成沟道区303和源区304。然后，在提供的半导体衬底上淀积形成薄膜305和光阻层，薄膜305可以为SiO2、Si3N4或者它们之间相混合的绝缘材料，然后对光阻层、薄膜305和半导体衬底进行刻蚀形成开口结构，再去除剩余的光阻层，如图3。
接下来，淀积或者氧化形成一层栅氧化层307，淀积一层金属或者合金栅极材料308，栅氧化层307比如为SiO2，厚度约为20纳米，金属或者合金栅极材料308可以为TiN、TaN、RuO2、Ru、WSi合金或者掺杂的多晶硅材料，如图4。然后对栅氧化层307和金属或者合金栅极材料308进行刻蚀形成器件的栅极结构，并暴露出硅需要刻蚀的硅衬底，如图5。
接下来，形成Si3N4材料的侧墙结构309，用以保护器件的栅极结构，再沿着已经成型的栅极边墙结构，使用各向异性的刻蚀技术刻蚀所述的暴露出的硅衬底，如图6。
接下来，使用各向同性的刻蚀技术继续刻蚀所述的暴露出的硅衬底形成如图7所示的结构。
再接下来，淀积一层绝缘介质310比如为SiO2，然后将绝缘介质310进行平整化处理，如图8。
最后在绝缘介质310和半导体衬底中形成形成通孔结构，并形成器件的源极电极311，该电极与沟道区也接触，然后形成器件的漏极电极312，如图9，这样一个沟槽型MOS晶体管结构就形成了。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。
本发明所述的MOS晶体管可以广泛应用于电源开关和电流的交流-交流(AC-AC)、交流-直流(AC-DC)和直流-交流(DC-AC)的转换器中。
Claims (10)
1.一种MOS晶体管结构，其特征在于，该器件结构包括至少一个衬底，一个源区、一个漏区、一个栅极和一个垂直的凹槽；
所述凹槽的上半部分的表面构成所述MOS晶体管结构的垂直沟道；
所述凹槽的下半部分嵌在漏区中，并填充了绝缘材料。
2.根据权利要求1所述的MOS晶体管结构，其特征在于，所述的栅极覆盖在所述的垂直沟道之上，所述的栅极采用TiN、TaN、RuO2、Ru、WSi合金或者掺杂的多晶硅材料。
3.根据权利要求1所述的MOS晶体管结构，其特征在于，所述的栅极被侧墙覆盖，所述侧墙的厚度为20-500纳米。
4.根据权利要求1所述的MOS晶体管结构，其特征在于，所述的漏区中的凹槽部分，是在栅极或者栅极边墙形成之后，沿着已经成型的栅极或者栅极边墙结构，继续刻蚀而形成。
5.一种如权利要求1所述的MOS晶体管结构的制造方法，包括如下步骤：
提供一个半导体衬底；
在所述衬底上形成第一种绝缘介质；
对所述第一种绝缘介质和半导体衬底进行刻蚀形成开口结构；
依次形成一层栅氧化层和一层金属或者合金栅极材料；
对栅氧化层和金属栅极材料进行刻蚀形成器件的栅极结构；
淀积第二种绝缘介质，再对所述的第二种绝缘介质进行刻蚀形成侧墙结构并暴露出需要刻蚀的半导体衬底；
沿着已经成型的栅极或者栅极边墙结构，使用各向异性的刻蚀技术刻蚀所述的暴露出的半导体衬底；
使用各向同性的刻蚀技术继续刻蚀所述的暴露出的半导体衬底；
淀积第三种绝缘介质，并将第三种绝缘介质进行平整化处理；
对第三种绝缘介质和硅衬底进行刻蚀形成通孔结构；
进行离子注入并形成金属接触。
6.根据权利要求5所述的方法，其特征在于，所述的半导体衬底为单晶硅、多晶硅、碳化硅、砷化镓、绝缘体上的碳化硅、绝缘体上的硅(SOI)或者外延硅片。
7.根据权利要求5所述的方法，其特征在于，所述的第一种、第二种和第三种绝缘介质为SiO2、Si3N4或者它们之间相混合的绝缘材料。
8.根据权利要求5所述的方法，其特征在于，所述的栅氧化层可以为SiO2，其厚度范围为5-50纳米。
9.根据权利要求5所述的方法，其特征在于，所述的金属或者合金栅极材料为TiN、TaN、RuO2、Ru、WSi合金或者掺杂的多晶硅材料。
10.根据权利要求5所述的方法，其特征在于，所述侧墙结构的形成步骤可以省略掉。
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| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: Two, C102-1, 215230 international science and Technology Park, 1355 Jinji Lake Road, Jiangsu, Suzhou Applicant after: Suzhou Dongwei Semiconductor Co., Ltd. Address before: Xinghu Street Industrial Park of Suzhou city in Jiangsu province 215230 No. 218 nano technology park group C2 Room 201 Applicant before: Suzhou Dongwei Semiconductor Co., Ltd. |
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| CB02 | Change of applicant information | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: C102-1, phase II, international science and Technology Park, 1355 Jinjihu Avenue, Suzhou City, Jiangsu Province, 215230 Patentee after: Suzhou Dongwei Semiconductor Co.,Ltd. Address before: C102-1, phase II, international science and Technology Park, 1355 Jinjihu Avenue, Suzhou City, Jiangsu Province, 215230 Patentee before: SU ZHOU ORIENTAL SEMICONDUCTOR Co.,Ltd. |
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| CP01 | Change in the name or title of a patent holder |