CN103474335A - 小线宽沟槽式功率mos晶体管的制备方法 - Google Patents

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Abstract

本发明公开了一种小线宽沟槽式功率MOS晶体管的制备方法，包括步骤：1）刻蚀倒梯形沟槽；2）在沟槽内生长栅氧，并沉积栅极多晶硅；3）回刻栅极多晶硅，并过刻蚀至沟槽内部；4）沉积二氧化硅层间电介质，使沟槽上部完全填满；5）回刻二氧化硅层间电介质至与沟槽齐平；6）进行阱、源注入；7）回刻二氧化硅层间电介质至外延表层；8）自对准接触孔刻蚀；9）沉积顶层金属，按照现有工艺完成MOS管的制备。本发明通过改进栅极沟道及介质层的结构，利用氧化硅与硅的刻蚀速率不同的原理，进行自对准接触孔刻蚀，从而解决了传统工艺在线宽缩小过程中遇到的接触孔套刻精度问题，使线宽的进一步缩小成为可能。

Description

小线宽沟槽式功率MOS晶体管的制备方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种小线宽沟槽式功率MOS晶体管的制备方法。
背景技术
在半导体集成电路中，现有典型的沟槽型功率MOS（金属氧化物半导体）器件的结构如图1所示，由下至上包括硅漏极（衬底）、外延层、阱区、源区、栅极沟槽、接触孔、层间电介质和顶层金属，栅极沟槽内依次生长栅氧和多晶硅。
在线宽（沟槽与接触孔的间距）日益缩小的工艺当中，接触孔与栅极沟道间的套刻精度逐渐成为影响器件的重要因素，接触孔的偏移不仅会直接影响沟道区的掺杂浓度分布，造成阈值电压的不可控，还可能导致源极与栅极短接，造成器件失效。因此，若要进一步缩小沟槽式功率MOS晶体管的线宽，在现有工艺条件下必须首先解决接触孔的套刻精度问题。
发明内容
本发明要解决的技术问题是提供一种小线宽沟槽式功率MOS晶体管的制备方法，它可以提高接触孔与栅极沟道的套刻精度，缩小沟槽式功率MOS晶体管的线宽。
为解决上述技术问题，本发明的小线宽沟槽式功率MOS晶体管的制备方法，包括以下工艺步骤：
1）刻蚀倾斜角度为87～89度的倒梯形沟槽；
2）在沟槽内生长厚度为
Figure BDA00001735355900011
的栅极氧化层，然后沉积厚度为
Figure BDA00001735355900012
的栅极多晶硅；
3）回刻栅极多晶硅，并过刻蚀至沟槽内部2000～3000埃；
4）沉积二氧化硅层间电介质，使沟槽上部完全填满；
5）回刻二氧化硅层间电介质，直至二氧化硅层间电介质与沟槽齐平，且外延层上残留的二氧化硅层间电介质厚度在200～300埃；
6）进行阱区和源区的注入，所述源区的注入深度为4000～5000埃；
7）回刻二氧化硅层间电介质至外延层的表层；
8）自对准接触孔刻蚀，形成接触孔和接触孔注入区；
9）沉积厚度为3.5～4微米的顶层金属，后续按照现有工艺完成功率MOS晶体管的制备。
本发明在传统的沟槽式功率MOS晶体管的结构及其工艺基础上，通过改进栅极沟道及介质层的结构，并利用氧化硅与硅的刻蚀速率不同的原理，进行自对准接触孔刻蚀，解决了传统工艺在线宽缩小过程中遇到的接触孔套刻精度问题，使线宽的进一步缩小成为可能。
附图说明
图1是现有典型的功率MOS晶体管的结构示意图。
图2是本发明的小线宽沟槽式MOS晶体管的制备工艺流程示意图。
图3是按照本发明的方法制备得到的小线宽沟槽式功率MOS晶体管的结构示意图。
图中附图标记说明如下：
1：衬底（硅基板，作为MOS器件漏极）
2：外延层
3：栅极氧化层
4：栅极多晶硅
5：层间电介质
6：阱区
7：源区
8：接触孔
9：接触孔注入区
10：顶层金属
11：背面金属
12：沟槽
具体实施方式
为对本发明的技术内容、特点与功效有更具体的了解，现结合图示的实施方式，详述如下：
步骤1，用等离子干法刻蚀方法，在刻蚀过程中减轻侧壁刻蚀保护，形成带87～89度倾斜角度的倒梯形沟槽12，如图2（a）所示，以增加沟槽与接触孔之间的间距。
步骤2，如图2（b）所示，在沟槽12内通过高温干氧工艺生长一层厚度为150～500埃（视器件要求而定）的栅极氧化层3，工艺的温度范围为900～1050摄氏度。然后，在生长完栅极氧化层3的沟槽12内，用化学气相沉积方法沉积一层栅极多晶硅4，沉积温度范围为500～600摄氏度，栅极多晶硅4的厚度为8000～12000埃。
步骤3，等离子干法刻蚀栅极多晶硅4，并过刻蚀至沟槽12内部2000～3000埃，以栅极氧化层3为刻蚀停止层，如图2（c）所示。
步骤4，用CVD（化学气相沉积）方法沉积一层致密二氧化硅作为层间电介质5，如图2（d）所示，层间电介质5的厚度范围为7000～10000埃，以确保栅极沟槽上部完全填满。
步骤5，用CMP（化学机械研磨）方法回刻二氧化硅，使二氧化硅层间电介质5与沟槽齐平，并且外延层2上残留的二氧化硅层间电介质5厚度在200～300埃，如图2（e）所示。
步骤6，以残留的二氧化硅层间电介质5作为注入保护层，进行阱区6、源区7注入（具体注入离子、能量、剂量视器件性能而定，源区注入深度确保在4000～5000埃），如图2（f）所示。
步骤7，等离子干法刻蚀二氧化硅层间电介质5至外延层2的表层，以外延层2为刻蚀停止层，如图2（g）所示。
步骤8，层间电介质5曝光，完全打开元胞区，利用接触孔刻蚀机台对硅与氧化硅的刻蚀选择比不同的原理，进行自对准接触孔等离子干法刻蚀，形成接触孔8和接触孔注入区9，如图2（h）所示。
步骤9，沉积一层厚度3.5～4微米的顶层金属10，如图2（i）所示。
后续按照现有工艺进行背面金属11层的刻蚀及硅片背面工艺，完成功率MOS晶体管的制备，最终得到如图3所示的结构。
比较图1和图3可以明显看出，在本发明的小线宽沟槽式功率MOS晶体管结构中，元胞内的接触孔刻蚀呈现自对准，从而避免了传统制备工艺中接触孔的套刻精度问题，使沟槽式MOS晶体管的线宽进一步缩小成为可能，并最终有助于实现芯片面积缩小的目的。

Claims (10)

1.小线宽沟槽式功率MOS晶体管的制备方法，其特征在于，包括以下步骤：
1）刻蚀倾斜角度为87～89度的倒梯形沟槽；
2）在沟槽内生长厚度为
Figure FDA00001735355800011
的栅极氧化层，然后沉积厚度为
Figure FDA00001735355800012
的栅极多晶硅；
3）回刻栅极多晶硅，并过刻蚀至沟槽内部2000～3000埃；
4）沉积二氧化硅层间电介质，使沟槽上部完全填满；
5）回刻二氧化硅层间电介质，直至二氧化硅层间电介质与沟槽齐平，且外延层上残留的二氧化硅层间电介质厚度在200～300埃；
6）进行阱区和源区的注入，所述源区的注入深度为4000～5000埃；
7）回刻二氧化硅层间电介质至外延层的表层；
8）自对准接触孔刻蚀，形成接触孔和接触孔注入区；
9）沉积厚度为3.5～4微米的顶层金属，后续按照现有工艺完成功率MOS晶体管的制备。
2.根据权利要求1所述的方法，其特征在于，步骤1），采用等离子干法刻蚀方法刻蚀所述沟槽。
3.根据权利要求1所述的方法，其特征在于，步骤2），采用高温干氧工艺生长所述栅极氧化层，温度范围为900～1050℃。
4.根据权利要求1所述的方法，其特征在于，步骤2），采用化学气相沉积方法沉积所述栅极多晶硅，沉积温度为500～600摄氏度。
5.根据权利要求1所述的方法，其特征在于，步骤3），采用等离子干法刻蚀方法回刻栅极多晶硅。
6.根据权利要求1所述的方法，其特征在于，步骤4），采用化学气相沉积方法沉积二氧化硅层间电介质。
7.根据权利要求1或6所述的方法，其特征在于，步骤4），所述二氧化硅层间电介质的厚度为7000～10000埃。
8.根据权利要求1所述的方法，其特征在于，步骤5），用化学机械研磨方法回刻二氧化硅层间电介质。
9.根据权利要求1所述的方法，其特征在于，步骤7），采用等离子干法刻蚀方法回刻二氧化硅层间电介质。
10.根据权利要求1所述的方法，其特征在于，步骤8），采用等离子干法刻蚀方法刻蚀所述接触孔。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105845579A (zh) * 2016-05-31 2016-08-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos的工艺方法
CN115642081A (zh) * 2022-11-04 2023-01-24 和舰芯片制造(苏州)股份有限公司 一种改善Power MOS击穿电压的沟道填充方法
CN116666223A (zh) * 2023-07-28 2023-08-29 江西萨瑞半导体技术有限公司 一种改善sgt阈值电压稳定性的工艺方法及sgt器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117146A1 (en) * 2008-11-13 2010-05-13 Furukawa Electric Co., Ltd. Semiconductor device and method for fabricating the same
CN102169896A (zh) * 2010-02-26 2011-08-31 苏州东微半导体有限公司 一种沟槽型功率mos晶体管的制造方法
CN102315250A (zh) * 2010-07-09 2012-01-11 英飞凌科技奥地利有限公司 具有沟槽场板的高压双极型晶体管
CN102412128A (zh) * 2010-09-17 2012-04-11 中芯国际集成电路制造(上海)有限公司 倒梯形替代栅极及倒梯形金属栅电极的制作方法
CN102420252A (zh) * 2011-12-08 2012-04-18 无锡新洁能功率半导体有限公司 超高元胞密度深沟槽功率mos器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117146A1 (en) * 2008-11-13 2010-05-13 Furukawa Electric Co., Ltd. Semiconductor device and method for fabricating the same
CN102169896A (zh) * 2010-02-26 2011-08-31 苏州东微半导体有限公司 一种沟槽型功率mos晶体管的制造方法
CN102315250A (zh) * 2010-07-09 2012-01-11 英飞凌科技奥地利有限公司 具有沟槽场板的高压双极型晶体管
CN102412128A (zh) * 2010-09-17 2012-04-11 中芯国际集成电路制造(上海)有限公司 倒梯形替代栅极及倒梯形金属栅电极的制作方法
CN102420252A (zh) * 2011-12-08 2012-04-18 无锡新洁能功率半导体有限公司 超高元胞密度深沟槽功率mos器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105845579A (zh) * 2016-05-31 2016-08-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos的工艺方法
CN115642081A (zh) * 2022-11-04 2023-01-24 和舰芯片制造(苏州)股份有限公司 一种改善Power MOS击穿电压的沟道填充方法
CN116666223A (zh) * 2023-07-28 2023-08-29 江西萨瑞半导体技术有限公司 一种改善sgt阈值电压稳定性的工艺方法及sgt器件
CN116666223B (zh) * 2023-07-28 2023-11-03 江西萨瑞半导体技术有限公司 一种改善sgt阈值电压稳定性的工艺方法及sgt器件

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