CN115642081A - 一种改善Power MOS击穿电压的沟道填充方法 - Google Patents
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Abstract
本发明公开了一种改善Power MOS击穿电压的沟道填充方法，其包括以下步骤：S1、提供一具有沟槽的半导体基底；S2、在所述沟槽中进行多晶硅沉积形成介质层；S3、对所述介质层进行第一次平坦化处理；S4、对所述介质层进行热氧化处理形成氧化层；S5、对所述氧化层进行第二次平坦化处理；S6、对所述氧化层进行回刻处理，形成沟道。本发明有效改善平坦化时间过长导致的晶圆边缘和中心沟道长度差异过大的问题，从而提升整体器件击穿电压的均匀性。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种改善Power MOS击穿电压的沟道填充方法。
背景技术
现有电力场效应晶体管平台器件主要以沟槽挖入的方式形成，在沟槽内一般通过多晶硅填充、平坦化和回刻的流程来形成有效沟道，从而最终完成电力场效应晶体管的制作。
在上述工艺流程中，由于平坦化时间过长，导致增大了晶圆边缘和中心沟道长度的差异。当晶圆中心达到需要的沟道长度时，晶圆边缘的沟道长度较短，导致其击穿电压偏低，整体器件的击穿电压不均匀。
有鉴于此，应当对现有技术进行改进，以解决现有技术中存在的上述技术问题。
发明内容
为了解决现有的技术问题，本发明提出了一种改善Power MOS击穿电压的沟道填充方法，通过调整平坦化次数和时间有效改善了单次平坦化时间过长导致的晶圆边缘和中心沟道长度差异过大的问题，从而提升整体器件击穿电压的均匀性。
根据本发明，提供一种改善Power MOS击穿电压的沟道填充方法，其包括以下步骤：
S1、提供一具有沟槽的半导体基底；
S2、在所述沟槽中进行多晶硅沉积形成介质层；
S3、对所述介质层进行第一次平坦化处理；
S4、对所述介质层进行热氧化处理形成氧化层；
S5、对所述氧化层进行第二次平坦化处理；
S6、对所述氧化层进行回刻处理，形成沟道。
根据本发明的一个实施例，所述T1的温度区间为所述热氧化处理的升温区间为900～1100℃。
根据本发明的一个实施例，所述介质层包括氧化硅、氮化硅、氮氧化硅中的一种或多种。
根据本发明的一个实施例，在所述第一次平坦化处理和第二次平坦化处理步骤中，均采用化学机械抛光法进行处理。
根据本发明的一个实施例，所述介质层采用化学气相沉积法形成。
根据本发明的一个实施例，所述沟道的深度范围为0.55～0.65μm。
根据本发明的一个实施例，所述多晶硅包括掺杂的多晶硅。
根据本发明的一个实施例，所述回刻包括干法和湿法刻蚀。
根据本发明的一个实施例，所述多晶硅沉积包括在沟槽的底部、侧壁和外延表面进行多晶硅沉积。
根据本发明的一个实施例，在所述回刻处理步骤中，采用磷酸溶液对所述氧化层进行回刻处理。
由于采用以上技术方案，本发明与现有技术相比具有如下优点：通过本申请的反应步骤生成的新型栅极相比于传统栅极而言，可以有效改善单次平坦化时间过长导致的晶圆边缘和中心沟道长度差异过大的问题，从而提升整体器件击穿电压的均匀性；而且避开了多晶硅研磨的步骤，为场效应晶体管沟槽的制作提供了新思路。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施案例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明的一个示例性实施例的改善Power MOS击穿电压的沟道填充方法的流程示意图；
图2示出了现有技术中晶圆中心和边缘沟道差异的示意图；
图3示出了根据本发明的一个示例性实施例的反应条件调整后的晶圆中心和边缘沟道差异的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
如图1-3所示，本发明提供一种改善Power MOS击穿电压的沟道填充方法，图1示出了根据本发明的一个示例性实施例的改善Power MOS击穿电压的沟道填充方法的流程示意图，其具体可以包括以下步骤：
S1、提供一具有沟槽的半导体基底；
S2、在所述沟槽中进行多晶硅沉积形成介质层；
S3、对所述介质层进行第一次平坦化处理；
S4、对所述介质层进行热氧化处理形成氧化层；
S5、对所述氧化层进行第二次平坦化处理；
S6、对所述氧化层进行回刻处理，形成沟道。
步骤S1中的具有沟槽的半导体基底用于沉积多晶硅，在沟槽内通过多晶硅填充、平坦化和回刻的流程来形成有效沟道，从而最终完成电力场效应晶体管的制作。
步骤S2中多晶硅沉积后形成介质层，所述介质层包括氧化硅、氮化硅、氮氧化硅中的一种或多种。所述介质层采用化学气相沉积法形成，采用化学气相沉积法在具有沟槽的半导体基底上沉积多晶硅并形成介质层，采用这种方法可以形成更加致密和均匀的硅膜，使得后续对该硅膜进行热氧化处理后，可以生成质量更好的氧化层，从而提升器件的电学性能。
所述化学气相沉积法可以为低压化学气相沉积(LPCVD)方式或等离子体增强化学气相沉积(PECVD)方式，优选低压化学气相沉积，因为其具有生长速度快，成膜致密、均匀，装片容量大等特点
步骤S3中对所述介质层进行第一次平坦化处理，所述平坦化处理步骤中，采用化学机械抛光法进行处理，以使得所述介质层表面是平坦的。
步骤S4中，对所述介质层进行热氧化处理形成氧化层，所述热氧化处理的升温区间为900～1100℃。
步骤S5中，所述介质层进行第二次平坦化处理，处理完成后尽可能使得所述栅极材料层的表面与覆盖所述源区和所述漏区的氧化硅层保持平齐。
步骤S6中对所述氧化层进行回刻处理，形成沟道，所述回刻包括干法和湿法刻蚀。优选湿法刻蚀，减少过研磨对半导体基底可能带来的损伤，同时也保证了基底表面的平坦度。
所述多晶硅包括掺杂的多晶硅，所述掺杂处理具体地，包括离子掺杂，离子掺杂可达到高纯度掺杂的要求，进而提高半导体器件的性能。通过离子注入实现掺杂，优选的掺杂元素为P(磷)，离子注入的原料为PH3。
所述多晶硅沉积包括在沟槽的底部、侧壁和外延表面进行多晶硅沉积。
在所述回刻处理步骤中，采用磷酸溶液对所述氧化层进行回刻处理，其中所述磷酸溶液中磷酸的质量百分比为75％～95％。
蚀刻后的多晶硅形成平齐的表面，最终形成得所述沟道的深度范围为0.55～0.65μm。
在根据本发明的实施例的改善Power MOS击穿电压的沟道填充方法中，在现有技术的基础上，对平坦化步骤的次数和时间长短做出了调整，不需要额外增加其他步骤，在不增加成本的前提下，使得晶圆中心和边缘的沟道长度尽可能接近，进而提升了器件的击穿电压的均匀度，使产品质量得到提升，提高了良品率，更符合生产需要。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (10)
1.一种改善Power MOS击穿电压的沟道填充方法，其特征在于，包括以下步骤：
S1、提供一具有沟槽的半导体基底；
S2、在所述沟槽中进行多晶硅沉积形成介质层；
S3、对所述介质层进行第一次平坦化处理；
S4、对所述介质层进行热氧化处理形成氧化层；
S5、对所述氧化层进行第二次平坦化处理；
S6、对所述氧化层进行回刻处理，形成沟道。
2.根据权利要求1所述的改善Power MOS击穿电压的沟道填充方法，其特征在于，所述热氧化处理的升温区间为900～1100℃。
3.根据权利要求1所述的改善Power MOS击穿电压的沟道填充方法，其特征在于，所述介质层包括氧化硅、氮化硅、氮氧化硅中的一种或多种。
4.根据权利要求1所述的改善Power MOS击穿电压的沟道填充方法，其特征在于，在所述第一次平坦化处理和第二次平坦化处理步骤中，均采用化学机械抛光法进行处理。
5.根据权利要求4所述的改善Power MOS击穿电压的沟道填充方法，其特征在于，所述介质层采用化学气相沉积法形成。
6.根据权利要求1所述的改善Power MOS击穿电压的沟道填充方法，其特征在于，所述沟道的深度范围为0.55～0.65μm。
7.根据权利要求1所述的改善Power MOS击穿电压的沟道填充方法，其特征在于，所述多晶硅包括掺杂的多晶硅。
8.根据权利要求1所述的改善Power MOS击穿电压的沟道填充方法，其特征在于，所述回刻包括干法和湿法刻蚀。
9.根据权利要求1所述的改善Power MOS击穿电压的沟道填充方法，其特征在于，所述多晶硅沉积包括在沟槽的底部、侧壁和外延表面进行多晶硅沉积。
10.根据权利要求1所述的改善Power MOS击穿电压的沟道填充方法，其特征在于，在所述回刻处理步骤中，采用磷酸溶液对所述氧化层进行回刻处理。
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Citations (3)
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|---|---|---|---|---|
| JPH11284061A (ja) * | 1998-03-31 | 1999-10-15 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH11317443A (ja) * | 1998-05-01 | 1999-11-16 | Sony Corp | 半導体装置の製造方法 |
| CN103474335A (zh) * | 2012-06-07 | 2013-12-25 | 上海华虹Nec电子有限公司 | 小线宽沟槽式功率mos晶体管的制备方法 |
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2022
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11284061A (ja) * | 1998-03-31 | 1999-10-15 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH11317443A (ja) * | 1998-05-01 | 1999-11-16 | Sony Corp | 半導体装置の製造方法 |
| CN103474335A (zh) * | 2012-06-07 | 2013-12-25 | 上海华虹Nec电子有限公司 | 小线宽沟槽式功率mos晶体管的制备方法 |
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