CN101165863A - 具有深槽电荷补偿区的半导体器件及方法 - Google Patents

Abstract

在一个实施方案中，半导体器件形成在半导体材料体中。该半导体器件包括电荷补偿槽，该电荷补偿槽形成在该器件附近的有源部分。电荷补偿槽包括被填以相反导电类型的层的各种半导体层的槽。

Description

具有深槽电荷补偿区的半导体器件及方法

技术领域

本发明一般涉及半导体器件，更具体地涉及功率开关器件及其制造方法。

背景技术

金属-氧化物半导体场效应晶体管(MOSFETS)是一种常用类型的功率开关器件。MOSFET器件包括源极区，漏极区，在源极区和漏极区之间延伸的沟道区，以及邻近沟道区提供的栅极结构。该栅极结构包括导电的栅电极层，它被安置在该沟道区附近并被一层薄电介质层和沟道区隔开。

当MOSFET器件处于导通状态时，电压被加至栅极结构以在源极和漏极区之间形成导电沟道区，从而允许电流流过该器件。在截止状态下，加到栅极结构上的任何电压足够低，以致不能形成导电沟道，从而不能产生电流流动。在截止状态时，该器件必须承受在源极和漏极区之间的高电压。

当前的高电压功率开关市场被两个主要参数驱动：击穿电压(BVdss)和通态电阻(Rdson)。对于特定应用，需要最小的击穿电压，而在实践中，设计人员通常能够满足击穿电压的规格。然而，这经常要以通态电阻的增大为代价。这种性能上的权衡对于高压功率开关器件的制造商和使用者是主要的设计挑战。

最近，超结器件(superjunction devices)已经得到广泛使用以改善击穿电压和通态电阻之间权衡。在常规的n-沟道超结器件中，用多个重掺杂扩散n型和p型区来代替一个轻掺杂n型外延区。在导通状态下，电流流过重掺杂n型区，它使Rdson减小。而在截止状态或阻断状态下，该重掺杂n型和p型区耗尽或互相补偿以提供高BVdss。虽然超结器件看起来有前景，但在制造上仍存在重大的挑战。

目前高电压功率开关产品的另一个问题是，它们通常需要大量输入(例如，栅极或控制电极)电荷以从一种状态切换另一状态。除了其它方面，这个要求对外部控制电路增加了额外的负担。

因而，就需要这样的高电压功率开关器件结构及其制造方法，其提供低Rdson，高BVdss，并减小输入电荷。

附图说明

图1给出按照本发明的开关器件放大的部分截面图；

图2到图7给出图1的开关器件在不同的制造阶段上的放大的部分截面图；

图8是显示图1开关器件击穿电压特性的曲线图；

图9是显示图1开关器件通态电阻特性的曲线图；

图10给出单元结构放大的部分顶视图，该单元结构适用于按照本发明的开关器件；

图11给出按照本发明的开关器件及边缘终端结构放大的部分截面图；

图12给出按照本发明的另一种槽隔离结构放大的部分顶视图；

图13给出图12的槽隔离结构，在制造的早期阶段，沿着参照线13-13放大的部分截面图；

图14给出图13的结构在进一步加工后的放大的部分截面图；

图15给出按照本发明的另一个槽隔离结构的放大部分截面图；

图16给出电荷补偿槽结构的另一个实施方案的放大部分截面图；以及

图17给出电荷补偿槽结构的进一步实施方案的放大部分截面图。

具体实施方式

为了容易理解，图中的元件不一定按比例绘出，而在各个图中，只要合适，就用相同的元件标号。虽然如下讨论描述n-沟道的器件，但本发明也适合于p-沟道器件，p-沟道器件可以通过反转所述各层和各个区域的导电类型而形成。

另外，本发明的器件可以体现为蜂窝化设计(其中体区是多个蜂窝状区)，或单体设计(其中体区由单个的区域组成，该区以伸长的形状，典型地以一种蜿蜒的图案形成)。然而，在整个叙述中，为容易理解，本发明的器件将被描述为蜂窝化的设计。应当理解，我们要求本发明既包括单元化设计，也包括单体设计。

图1给出按照本发明的绝缘栅极场效应晶体管(IGFET)，MOSFET，超结器件，或开关器件，或蜂窝状设计单元10的放大部分的截面图。作为举例，器件10是作为许多如下器件中的一种，这种器件作为功率集成电路的一部分与逻辑电路和/或其它元件一起集成进一半导体芯片。可替换地，器件10也可以是许多如下器件中的一种，这种器件集成在一起以形成一个分立的晶体管器件。

器件10包括半导体材料11，它包含，例如，电阻率在约0.001到约0.005欧姆-厘米范围内的n型硅基片12，其可以掺砷。在所示的实施方案中，基片12提供漏极触点。在基片12内或在基片12上形成半导体层14，而按照本发明，它被轻掺n-型或p-型杂质，或含有可以忽略量的杂质(即，本征的)。在示例性的实施方案中，层14是用传统的外延生长技术形成的。在适用于750伏器件的示例性实施方案中，层14是p-型，其杂质浓度在约1.0×10¹³原子/cm³到约5.0×10¹³原子/cm³，厚度约为40μm。层14的厚度依赖于器件10的所要求的BVdss水平而增加或减小。可以理解其它材料，包括硅-锗，硅-锗-碳，掺硅碳等的其他材料也可以用于半导体材料体11主体或其一部分。

器件10也包括在半导体材料11上表面或主表面内或其附近形成的n-型区或覆盖层17。N型区17为器件10提供低电阻电流通道，这将在下面更详尽地加以叙述。在示例性实施方案中，n-型区17具有约6.0×10¹⁶原子/cm³的最大浓度，以及约0.4微米的深度。可选地，也可以在主表面18内或邻近主表面18形成p-型区或覆盖层19，它位于n-型区17下面或附近。P型区19提供对在n型区17和半导体层14之间的pn结更好的控制，并在完全耗尽的条件下为n-型区17提供电荷补偿。在示例性的实施方案中，p-型区19有约5.0×10¹⁵原子/cm³的表面浓度，以及约0.8微米的深度。

按照本发明，器件10还包括填充槽，半导体材料填充槽，外延填充区或槽，电荷补偿槽区，深槽电荷补偿区，电荷补偿填充槽或电荷补偿区22。电荷补偿填充槽22包括多个层或多个半导体材料层，包括相反导电类型的层，优选其被本征或缓冲半导体层隔开。除了起其它作用外，该本征层起着防止相反导电类型层(即，该两个电荷层)混杂的作用，而这种混杂将对在导通状态下器件10的导电效率起负面影响。

在示例性实施方案中，填充槽22包括用外延生长技术形成的半导体材料的多个层或叠层。例如，填充槽22包括在槽壁或邻近半导体材料体11的表面上，上方或附近形成的n型层23。本征半导体或缓冲层24在n-型层23上，上方，或其附近形成，而p-型层26在本征半导体层24上，上方或其附近形成，以及本征半导体或缓冲层27在p-型层26上，上方，或其附近形成。除了起其它作用外，本征层24起着防止层23和26相互混杂的作用，如前所述，这改进了器件10的导电效率。除了起其它作用外，本征层27，起填充槽剩余空间的作用。对于n-沟道器件，按照本发明，在器件10处于通状态时，n-型层23提供了从沟道到漏极的主要垂直低电阻电流通道。当器件10处于截止状态时，按照本发明，n-型层23和p-型层26互相补偿，以提供增加的BVdss特性。可以理解，还可以使用附加n-型和p-型层，它们优选被附加的本征或缓冲层隔开。

作为举例，n-型层23和p-型层26分别有约2.0×10¹⁶到约4.0×10¹⁶原子/cm³的杂质浓度，分别有约0.1μm到约0.3μm的厚度。在示例性的实施方案中，本征半导体或缓冲层24和27未非掺杂或轻微掺杂p型杂质，掺杂浓度小于约2.0×10¹⁴原子/cm³，并分别有约0.5μm到约1.0μm的厚度。层27的厚度被调整到，例如，填充槽的剩余部分。

在填充槽22之间并在其邻近处的半导体层14内，形成体区或掺杂区31，并从主表面18延伸。在示例性实施方案中，体区31具有p-型导电性，并如下所述具有这样的掺杂浓度，它适合于形成作为器件10的导电沟道45的反型层。体区31从主表面18延伸至约1.0到约5.0μm的深度。在体区31内形成n-型源极区33，它从主表面18延伸至约0.2到约0.5μm的深度。在体区31内也形成p-型体接触或接触区36，它在主表面18上为体区31提供低接触电阻。另外接触区36降低了在源极区33下面体区31的薄层电阻，这就抑制了寄生双极效应。

在部分主表面18上方或其附近形成第一电介质层41。在示例性实施方案中，电介质层41包含热氧化层，其厚度约为0.1μm到约0.2μm。在电介质层41上形成第二电介质层42。在示例性实施方案中，第二电介质层包含氮化硅，其厚度约为0.1μm。

在邻近体区31的另一部分主表面18上方或其附近形成栅极电介质层43。在示例性实施方案中，栅极电介质层43包含氧化硅，其厚度约0.05μm到约0.1μm。在可替换实施方案中，栅极电介质层43包含氮化硅，五氧化钽，二氧化钛，钛酸钼锶，或其组合，包括与二氧化硅的组合等。

按照本发明的实施方案，在电介质层41和42上方形成掺杂多晶半导体层，导电层，或接地平面层46，它通过在电介质层41和42上形成的开口与p-型层26相接触。在示例性实施方案中，导电层46包含多晶硅层，其具有约0.1μm的厚度，且对于n-沟道器件具有p-型导电性。当热处理时，p型杂质从导电层46扩散进填充槽22以形成p-型掺杂区52，这增强了对p-型层26的欧姆接触。在可替换实施方案中，导电层46包含非晶硅，金属，硅化物或其组合，包括与多晶硅的组合。如果金属被用于导电层46，则先把p-型杂质通过开口47注入或沉积以形成p-型掺杂区52，从而增强对于p-型层26的欧姆接触。导电层46优选直接或间接地连接或耦合至导电接触或源极接触层63，如图1所示。

按照本发明，除了其它作用外，导电层46还用作接地平面，从而为少数载流子更快和更有效地从器件中扫出提供通道，这样减小把开关器件10从一个状态转向另一状态所需要的输入电荷，并提高开关速度。另外，如同将在后面更详尽解释的那样，按照本发明，导电层46还被用作边缘终端结构的一部分。

在导电层46上方形成第三电介质层48，而在第三电介质层上方形成第四电介质层51。在示例性实施方案中，电介质层48包含氮化硅(例如，约0.05μm厚)，以及电介质层51包含沉积的氧化硅(例如约0.7μm厚)。在电介质层51上面形成导电层53，它包含，例如，n-型多晶硅(例如，0.3μm厚)。

在栅极电介质层43上方形成导电间隔器栅极区域，垂直间隔器栅极区域，或间隔器限定的栅极区域57，它们被电介质间隔器59与导电层46隔开。导电间隔器栅极区域57和栅极电介质43形成控制电极或栅极结构58。导电间隔器栅极区域57包含，例如，n-型多晶硅，并约有0.8μm厚。在示例性实施方案中，电介质间隔器59包含氮化硅，并约有0.1μm厚。间隔器栅极区域57被耦合至导电层53，以提供导电栅极结构，它控制沟道45的形成以及在器件10中的电流的传导。在如图所示的实施方案中，导电连接区77把间隔器栅极区57耦合至导电层53。导电连接区77包含，例如，n-型多晶硅。间隔器栅极区是指以沉积在一个表面上的栅材料形成的控制电极，从而控制在另一个垂直表面上形成的沟道。在器件10的情况中，沟道45是在表面18处形成的，这个表面被认为是水平表面。用来形成间隔器栅极区57的控制电极膜是沿着垂直表面68沉积的，此表面垂直于表面18。

与传统器件相比，按照本发明的导电间隔器栅极区57提供最小的栅极对漏极的重迭，从而显著地减少栅极电荷。另外，在器件10中，栅极的电学路径是由导电层53提供的，其被提升到主表面18之上，从而进一步减少栅极电荷。另外，除了起着其它作用以外，导电层46用作插置在栅极和漏极区之间的接地平面，从而进一步减小栅极到漏极的电容。本发明的这些特征提供提高了的开关速率并减小了输入电荷要求。

在器件10的多个部分上方形成第五电介质层61，它包含，例如，厚度约为0.5μm的氮化硅。在器件10的多个部分上形成层间电介质(ILD)层62，它包含，例如，厚度约0.8μm的沉积二氧化硅。在电介质层内形成开口，从而为源极接触层63提供对器件10的接触。如图所示，主表面18的一部分被刻蚀以使源极接触层63与源极区33和体区36接触。在示例性实施方案中，源极接触层63包含铝硅合金等。漏极接触层66在半导体材料11的相对面上形成，它包含，例如，可焊接金属结构，诸如钛-镍-银，铬-镍-金等。

器件10的工作如下进行。假定源极端子63工作于零伏的电势Vs。而间隔器栅极区57接收控制电压V_G＝5.0伏，该电压大于器件10的导通阈值，而漏极区66工作于漏电势V_D＝5.0伏。V_G和Vs的值引起体区31在间隔器栅极区57下反型从而形成沟道45，它把源极区33电连接到层17。器件电流Is从源极端子63流出，经过源极区33，沟道45，层17，n-型层23，流至漏极端子66。因而电流Is垂直流过n-型层23从而产生低导通电阻。在实施方案中，Is＝1.0安培。为了把器件10切换为断开状态，小于器件导通阈值的控制电压V_G加到间隔器栅极57上(例如，V_G＜5.0V)。这就使沟道消失，Is不再流过器件10，而导电层46把少数载流子从器件中扫出。在截止状态下，n型层23和p-型层26随着源自主阻挡结的耗尽区扩展互相补偿，从而提高了BVdss。在一个实施方案中，当层14是n-型时，主阻挡结是由体区31和半导体层14形成。在另一个实施方案中，主阻挡结是由半导体层14和基片12形成的，其中层14是p型。

现在转向图2-7，其中描述了按照本发明的器件10的形成工艺。图2给出在制造的早期阶段，器件10放大的部分截面图。在早期步骤中，在主表面18上形成电介质层40，可选地经电介质层40，p-型区19被离子注入进半导体层14。在示例性实施方案中，硼被注入，其剂量约为5.0×10¹¹原子/cm²，而注入能量为600keV，从而形成p-型层19。接着，经电介质层40，n型层17被离子注入进半导体层14。在示例性实施方案中，磷被注入，其剂量约为2.0×10¹²原子/cm²，注入能量为600keV，以形成n-型层17。

接着在主表面18上形成掩蔽层71，并图案化从而形成开口72。然后用传统的方法来刻蚀电介质层40，从而通过开口72暴露部分半导体材料体11。作为例子，开口72的宽度74约为3.0μm到约5.0μm的量级。接着通过层17，19和14，刻蚀出槽122。在示例性实施方案中，槽122至少延伸进基片12的一部分。槽122的深度由半导体层14的厚度来决定，而这厚度又是BVdss的函数。在示例性的实施方案中，用基于氟或氯的化学物质来进行深度反应离子刻蚀(DRIE)，以形成槽122。对DRIE刻蚀可以用几种工艺，包括低温，高密度等离子体，或Bosch DRIE刻蚀工艺。在示例性实施方案中，槽122有基本垂直的侧壁。在另一个实施方案中，槽122有锥形轮廓，其中槽下表面处槽的宽度比宽度74小。在形成槽122以后，用传统的刻蚀方法把掩蔽层71除去。虽然在图中示出多个槽122，但可以理解，槽122也可以是单个的连续槽或者是相互连接的槽的阵列(例如，诸如图10中所示并将在后面描述的那样)。槽122也可以是多个具有闭合端的独立的槽，它们被半导体材料体11的多个部分所分开。

图3给出了器件10在制造的下一个阶段的放大的部分截面图。此时，作为形成填充槽22的第一阶段，多个半导体材料层在槽122内形成，生长，或沉积。在示例性实施方案中，用了半导体外延生长技术来填充槽122。

在第一步中，在槽122的侧壁上形成一薄层热氧化物从而消除由DRIE步骤所引起的表面损伤。接着用传统的各向同性刻蚀技术把该薄层热氧化物除去。之后，把半导体材料体11放进外延生长反应器并以预清洗作为该外延生长过程的第一步。当硅是所选择的用于填充层(例如，层23，24，26，和27)的半导体材料时，诸如SiHCl₃，SiH₂Cl₂，SiH₄或Si₂H₆的硅源气体适于形成这些层。在所示的实施方案中，生长覆盖层(即该层不仅生长在槽122中，还生长在主表面18上)。在可替换实施方案中，选择性外延生长技术被用来形成层23，24，26和27，因此这些层没有在电介质层40上形成。

N-型层23首先沿着槽122的表面生长，砷被用作合适的杂质源。在示例性实施方案中，n型层23有约2.0×10¹⁶到约4.0×10¹⁶原子/cm³的杂质浓度，以及约0.1μm到约0.3μm的厚度。

接着，在n型层23上生长本征或缓冲层24，该层要是不掺杂的(除了在硅源材料中通常存在的微量杂质和/或在以前的生长步骤之后在反应室中保留的残余杂质气体)，要么是非常轻的p-型掺杂，杂质浓度小于约2.0×10¹⁴原子/cm³。层24有约0.5μm到约1.0μm的厚度。接着在层24上生长p-型层26，它适于使用硼杂质源。在示例性实施方案中，p-型层26掺杂浓度约为2.0×10¹⁶到约4.0×10¹⁶原子/cm³的和厚度约0.1μm到约0.3μm。接着在p-型层26上生长本征或缓冲层27，它要么是不掺杂的(除了在硅源材料中通常存在的微量杂质和/或以前生长步骤后在反应室中保留的残余杂质气体)，要么是非常轻的p-型掺杂，其杂质浓度小于约2.0×10¹⁴原子/cm³。层27厚度为约0.5μm到约1.0μm。可以理解，层23，24，26和27的厚度是按照槽122的宽度来调整的。在示例性的实施方案中，这些层的厚度使所得到的外延层把槽122填满。当用覆盖式外延生长方法时，层27，26，24和23之后用化学机械抛光技术，回蚀(etch-back)技术，及它们的组合等来平面化。在平面化过程中，外延层27，26，24，23被向下平面化至，或直到主表面18，以形成填充槽122。在示例性实施方案中，该平面化过程也把电介质层40除去。还可以用附加的刻蚀步骤来进一步除去任何从层40残留的电介质材料。如果使用选择性外延生长或选择性回蚀技术，那么电介质层40可以保留，它将取代层41，如下所述。

图4给出在进一步处理后，器件10放大的部分截面图。首先，在主表面18上形成第一电介质层41，它包含，例如，约0.1μm到约0.2μm厚的氧化硅。在约750℃下的热氧化生长是合适的。在一可选步骤中，用溅射刻蚀步骤来平滑第一电介质层41的上部或暴露的表面。接着在第一电介质层41上形成第二电介质层42，它包含，例如，约0.1μm的氮化硅。接着采用接触光刻和刻蚀步骤形成通过第二电介质层42和第一电介质层41的开口47。从而把在填充槽22上部的主表面18的一部分暴露出来，如图4所示。在示例性的实施方案中，开口47的宽度49约为0.5μm到约1.0μm。

接着在第二电介质层42上形成导电层46，它通过开口47与填充槽22接触或耦合。在示例性实施方案中，导电层46包含约0.1μm的多晶硅，它要么是掺杂沉积，要么是未掺杂沉积。如果导电层46一开始是未掺杂沉积的，那么导电层46之后要用，例如，离子注入技术来掺杂。在这个示例性的实施方案中，以硼掺杂导电层46从而提供对p-型层26的接触。约5.0×10¹⁵到约1.0×10¹⁶原子/cm²的硼离子注入剂量和注入能量约60keV对于掺杂导电层26是足够的。在之后的加热处理步骤中，杂质从导电层46扩散进填充槽22中从而形成p-型区52。

接着在导电层46上形成第三电介质层48，而在第三电介质层48上形成第四电介质层51。第三电介质48包含，例如，氮化硅(例如约0.05μm厚)，而电介质层51包含沉积氧化物(例如，约0.7μm厚)。接着在第四电介质层51上形成导电层53，它包含，例如，n型多晶硅(例如，约0.3μm厚)。在导电层53上面形成保护层54，它包含，例如，约0.15μm的氮化硅。

用光刻和刻蚀的步骤来刻蚀穿层54，53，51，48，46和42的部分区域从而提供开口70。这同时也形成了台阶堆层结构56，它包含层42，46，48，51，53和54的多个部分的区域。在示例性的实施方案中，开口70的宽度73在约5.0μm到约8.0μm之间。

图5给出在经过形成电介质间隔器59的额外处理步骤以后，器件10的放大部分截面图。在示例性实施方案中，在台阶堆层结构56和第一电介质层41上沉积氮化硅膜。作为举例，用化学汽相沉积工艺沉积约0.1μm厚的氮化硅薄层。接着，用传统的各向异性回蚀步骤来除去在台阶堆层结构56上和第一电介层41上的部分氮化硅层，同时保留了在台阶堆层结构56的侧壁上或垂直表面68上的部分氮化硅层，以形成电介质间隔器59。

接着用氧化硅湿刻蚀方法除去在开口70内的部分电介质层41。作为举例，用稀释的氢氟酸(例如，50∶1)刻蚀电介质层41。在示例性的实施方案中，该刻蚀时间是被延长(例如，8到15分钟)从而从电介质间隔器59的下部底切或除去电介质层41的材料，从而形成凹入部分74。以这样方式，凹入的电介质层41确保在体区31中形成的沟道45(如图1所示)延伸进层17，从而使沟道电流更有效地流动。在示例性实施方案中，部分区74在电介质间隔器59之下凹入距离约0.1μm。接着热氧化硅在开口70内的主表面上生长，其厚度约0.08μm，从而形成栅极电介质层43。

图6给出在进一步处理以后器件10的放大的部分截面图。保形半导体材料层被沉积在器件10上，其厚度约为0.1μm到约0.15μm。接着通过开口70和保形半导体材料层把硼杂质引入主表面18从而为体区31提供p-型杂质。在示例性实施方案中，保形半导体材料层包含未掺杂的多晶硅，且硼通过未掺杂多晶硅注入层17。约1.0×10¹³原子/cm²的离子注入剂量和约160keV的注入能量对于650伏器件是合适的。在注入步骤后，清洗或刻蚀工艺被用来清洁保形半导体材料层的表面。

接着在第一保形层上沉积第二保形半导体材料层，并刻蚀这两层从而提供间隔栅57。在示例性实施方案中，第二保形半导体材料层包含约0.8μm的n-型多晶硅，它可以在沉积过程中掺杂或随后离子注入或其它掺杂技术来掺杂。在间隔器栅57形成后，再在间隔器栅57的表面和栅氧化物43的暴露区上加上一层0.015μm的栅极电介质(例如氧化硅)。

在示例性实施方案中，该刻蚀步骤将电介质层54和电介质间隔器59的上部暴露出来。接着刻蚀保护层54和电介质间隔器59的上部，这样保护层54被除去，在间隔器栅57和导电层53之间电介质间隔器59的上部破除去。

在下一步骤中，诸如多晶硅这样的导电材料被沉积从而提供连接性导电区77。连接性导电区77把间隔器栅57耦合或电连接至导电层53。然后进行n-型掺杂步骤以对连接性导电区77掺杂，并对源极区33提供掺杂剂。在示例性实施方案中，剂量为3.0×10¹⁵原子/cm²，注入能量为80keV的砷注入被用于该掺杂步骤。

图7给出在后面的制造步骤以后，器件10放大的部分截面图。第五电介质层61被沉积，它包含，例如，约0.05μm的氮化硅。接着在第五电介质层61上沉积ILD层62。在示例性实施方案中，ILD层62包含厚度约为0.8μm的沉积氧化硅层。可选的ILD锥形刻蚀被用于ILD层62的锥形区62a。这有助于对以后形成的层的阶梯覆盖。

接着，传统的光刻和刻蚀步骤被用来形成接触开口81，它暴露部分主表面18。接着通过开口81用p-型离子注入步骤来形成接触区36。作为举例，使用的硼离子注入注入剂量为3.0×10¹⁴原子/cm²，注入能量为80keV。接着保形间隔器层被沉积和刻蚀从而形成间隔器82。在示例性实施方案中，0.3μm的氮化硅层被沉积和刻蚀从而形成间隔器82。此时采用快速退火步骤激活和扩散各种注入离子。例如，器件10被暴露于约1030摄氏度约45秒钟。

接着用刻蚀步骤来除去一部分主表面18从而形成凹入区域84。这就允许源接触层63能接触源极区33和接触区36，从而把这两个区之间短路。接着把间隔器82除去。在以后的处理中，源极接触层63被沉积和图案化，接着基片12可选地被减薄，以及沉积漏极接触层66从而提供如图1所示的结构。虽然在图2-7中没有示出，在所述的制造阶段中，用了光刻和刻蚀步骤，例如，在图4-6中，把部分导电层46暴露出来以提供开口，在这里源极接触区63耦合至导电层46，如图1所示。可以理解，在沉积源极接触层63以前，可以形成其它导电层，诸如硅化物层。

图8是描述按照本发明，并按照这里给出的工艺参数的器件10的击穿电压(BVdss)特性的曲线图。如图8所示，器件10具有约750V的从漏极到源极的标称击穿电压，另外如图8所示，器件还显示在击穿电压以下具有低漏电流。

图9是描述按照本发明，并按照这里给出的工艺参数的器件10的通态电阻(Rdson)特性的曲线图。器件10比起具有相似BVdss的传统超结器件显示优越的Rdson特性，而后者典型的Rdson值是约36milli-ohm cm²。

图10给出按照本发明，对器件10适宜的蜂窝结构300的放大的部分截面图。图中给出的蜂窝结构具有按照本发明的实施方案的填充槽322，它包围多个半导体层14的多边形区314，而有源器件或单元在此形成。可以理解多边形区域可以有圆角，以及其它形状，包括圆的、正方的、长方的等都适合。蜂窝结构300的一个特征是它提供了高的堆积密度，从而改进了Rdson和电流携带能力。按照本发明，填充槽322包括n-型层23，本征层24和27，以及p-型层26。

图11是器件10另一部分放大的截面图，它给出按照本发明的可选边缘终端结构100。终端结构100的一个特征是它合并了器件10的基本部件，从而节省了处理成本。终端结构100包括导电接触层或导电层146，该导电接触层或导电层146在主表面18上并邻近于主表面18形成。在示例性实施方案中，导电接触层146和导电层46包含相同的材料并在同一时间形成。例如，导电接触层146包含p-型多晶硅。在热处理后，p-型杂质从导电接触层146扩散从而形成p-型掺杂层152，这是对n-型层17反掺杂，它耦合至可选p-型层19。图11还示出导电接触层146通过开口91耦合至源极接触层63。

在器件10的外围形成隔离槽103，其包含，例如，填充有电介质材料108的刻蚀槽106。可选地，先形成一层热氧化层110以垫衬隔离槽103的侧壁和/或下表面。

在可选实施方案中并如图11所示，隔离槽103还包括半导体材料层，它与填充槽22同时形成。作为举例，该半导体材料层包括n-型层23，本征或缓冲层24，p-型层26，和本征或缓冲层27，如结合图1所描述的那样。如果不包括这些半导体材料层，那么在制造过程中，槽106是和填充槽22分别形成的。

在示例性实施方案中，电介质材料108包含用旋涂玻璃(SOG)BPSG，PSG，和/或TEOS沉积技术形成的二氧化硅。在形成氧化物以后，用回蚀或化学机械平面化技术，及其组合，或其它技术，把电介质区的上表面平面化。在示例性实施方案中，槽106具约30μm到约100μm的宽度，并用类似于结合图2所叙述的形成槽122的方法形成。槽106的侧壁可以是基本垂直的，或者是有锥度的以使在槽106的底处的宽度小于槽106顶处的宽度。作为举例，电介质材料108和/或电介质层110延伸到半导体层14之下的一定深度或距离，如图11中所示。

在层23，24，26，27被包括在隔离槽103中的可选实施方案中，n-型区109被结合进在槽106下方的基片12内，从而减小与单元片(die)分离相关的任何电流泄漏问题。

按照本发明，当半导体层14具有p-型导电性，BVdss的主结是pn结，其由半导体层14和n-型基片12所形成。这个特征简化了边缘终端结构100，并节省了空间。例如，传统器件要求约外延层厚度的1到3倍的距离用于终端结构。而在本发明中，该距离减小到约外延层厚度的一半。

在该实施方案中，结114比起传统器件中的结要更加平，因为结从基片12向上耗尽，而不是从体区31向下和跨越耗尽。另外，因为导电接触层146通过掺杂区152和19被耦合至半导体层14，因而结114横向延伸至器件10的边缘。以这样的方式，具有优化BVdss的优化平面结得以实现。除了起其它作用外，隔离槽103还用来钝化结114。

图12给出按照本发明可替换隔离槽203的放大的顶视图。区域131表示器件10的这样的一个区，它用于结合图11所叙述的终端结构，而区域132表示用于如在图1中所描述的有源结构的器件10的区。隔离槽203包括多个柱或形状117或其阵列，它们在隔离槽被刻蚀时形成。在示例性实施方案中，形状117的相邻的行如图12所示那样彼此偏移以使形状117彼此基本上等距离。在示例性的实施方案中柱117互相间隔约5μm到约15μm。

作为举例，形状117是半导体材料11主体多个部分的柱或区域。在示例性实施方案中，形状117包含基片12，半导体层14，p-型层19，n-型层17和电介质层41，并具有约0.8μm到约1.0μm的宽度或直径。这在图13中被更清楚地示出，该图是沿着图12中参照线13-13所取部分隔离槽203的放大截面图。图13给出在电介质材料208形成之前的隔离槽203。传统的光刻和刻蚀技术被用来形成槽206和形状117。例如，用基于氟或氯的化学物质的DRIE。

在槽206和形状117形成以后，形成电介质层210，如图14所示。作为举例，电介质层210包含热生长的氧化硅。接着沉积电介质层208并使之平面化。在示例性实施方案中，电介质层208包含涂玻璃。按照本发明，在沉积电介质层208时，形状117减小了凹陷效应，从而提供更平的表面，更好的钝化，以及更可靠的器件。形状117可以是圆的，正方的，长方的，多边形的，梯形的，椭圆的，三角形的，及其组合等。该形状还可以包括圆角。

图15给出相邻的或多个隔离槽203a和203b的放大部分截面图，这些隔离槽被示为由划痕网格或区461分开的两个器件的多个部分。在这个实施方案中，在半导体晶片上的相邻器件10包括划痕网格461，它包含半导体材料11，而不是在相邻单元片之间连续的电介质材料208和210。这就允许单元片分割装置，如切割锯，沿着中心线463把单元片分开，从而提供更可靠的单元片分离。

图16给出电荷补偿槽区域，深槽电荷补偿区域，电荷补偿填充槽或电荷补偿区域122的可替换实施方案的放大的部分横截面示图。除了电介质层或钝化层或衬垫171形成为该结构的最内层或区域或芯区外，电荷补偿槽122类似于槽22。也就是，钝化衬垫171是叠覆在槽区内最外部外延层(如层27)上形成的。

在一个实施方案中，衬垫171被配置来补偿，以防止或克服在最外部外延生长层(如层27)中当其形成时可能出现的晶格缺陷。在最外部层27填充槽时被留下来的生长界面被特别关心。生长界面可能有高浓度的缺陷。这样的缺陷在某些应用中导致不希望的应力，或俘获不想要的杂质，而这会在电荷补偿结构(如结构10)中导致不希望的传导沟道或短路路径。配置衬垫171从而增加电荷补偿结构的芯区的电阻，这在高电场或高温时防止不需要的电流。

衬垫171包括例如氧化物，氮化物，或氧化物与氮化物的组合。在一个实施方案中，衬垫171包括干氧化物。在一个实施方案中，传统预扩散清洁步骤在形成衬垫171之前使用。

图17给出电荷补偿槽区，深槽电荷补偿区，电荷补偿填充槽或电荷补偿区222的可替换实施方案的放大的横截面示图。除了电介质层或钝化层或衬垫271被形成为留下间隙，空腔，或空气间隙272作为结构的最内区或芯区外，电荷补偿槽222类似于槽122。在一个实施方案中，间隙272从主表面18延伸到半导体层14中，如图17所示。在可替换实施方案中间隙272仅占据芯区的一部分。

总之，已经描述了具有深槽电荷补偿的新开关器件，及其制造方法。而且，描述了接地平面结构，它适合于本发明的器件，也适合于其它半导体器件。另外，描述了适合于本发明的器件以及其它半导体器件的边缘终端结构。

虽然本发明已经参照具体的实施方案予以描述和说明，但本发明并不限于这些说明性的实施方案。本领域的技术人员可以认识到，在不偏离本发明的精神下，可以作修改和变动。因此本发明把所有这些变动和修改都包括进所附权利要求的范围。

Claims (10)

1.一种形成半导体器件的方法，  包括如下步骤：

提供具有第一和第二相对主表面的半导体材料体；

在所述半导体材料体中形成槽；

形成与槽的表面相连的具有第一导电类型的第一半导体层；

形成邻近第一半导体层的具有第二导电类型的第二半导体层，从而形成电荷补偿槽区；

在半导体材料体中邻近电荷补偿槽区形成第一掺杂区，其中所述第一掺杂区具有第二导电类型；

在所述第一掺杂区中形成第二掺杂区，并具有第一导电类型；

形成覆盖第二半导体层的钝化层；以及

形成邻近所述第一和第二掺杂区的控制电极。

2.如权利要求1所述的方法，还包括在所述第一和第二半导体层之间形成第一本征半导体层的步骤。

3.如权利要求1所述的方法，还包括形成耦合到所述电荷补偿槽区的导电层的步骤。

4.如权利要求1所述的方法，其中所述形成控制电极的步骤包括形成间隔器栅极结构。

5.如权利要求1所述的方法，进一步包括在所述电荷补偿槽区中形成空腔的步骤。

6.一种形成半导体器件的方法，包括以下步骤：

提供半导体材料体；和

在所述半导体材料体中形成槽；

形成第一层，其包括覆盖在所述槽表面上的单晶半导体材料，其中所述第一层具有第一导电类型；

形成覆盖在所述第一层上的第一本征层；

形成第二层，其包括覆盖在所述第一本征层上的单晶半导体材料，其中所述第二层具有第二导电类型，并且其中所述第一本征层被配置为减小所述第一和第二层之间掺杂剂的相互混合；和

形成覆盖所述第二层的钝化层，从而形成电荷补偿区。

7.如权利要求6所述的方法，其中形成钝化层的步骤包括形成钝化层的同时在所述槽内留下空腔。

8.如权利要求6所述的方法，其中形成所述钝化层的步骤包括形成干氧化物层。

9.一种半导体器件，包括：

半导体材料体；以及

电荷补偿区，其包括在该半导体材料体中形成的槽，其中该槽包括覆盖在所述槽的表面上的一对导电类型相反的单晶半导体层，并且其中第一本征层将该对单晶半导体层分开，并且其中钝化衬垫被形成为覆盖该对单晶半导体层中最外的一个。

10.如权利要求9所述的器件，其中所述电荷补偿区进一步包括空腔。

Images