JP6283710B2 - 半導体装置の作製方法 - Google Patents

Description

半導体装置及び半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路や
画像表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半
導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物
半導体が注目されている。

例えば、酸化亜鉛や酸化インジウムガリウム亜鉛等の酸化物半導体の研究開発が活発化し
ている。なお、酸化物半導体は、製造プロセス中において、酸素が脱離し、欠陥を形成す
ることが知られている（特許文献１参照）。

特開２０１１−２２２７６７号公報

酸化物半導体から酸素が脱離することにより生じる酸素欠損（酸素欠陥）は、ドナーとな
り、キャリアである電子を発生させる。特に、トランジスタのチャネルが形成される島状
の半導体層は、その側面に欠損が生じやすく、側面が低抵抗化し、酸素欠損に起因する寄
生チャネルが生じやすい。島状の半導体層の側面に寄生チャネルが生じると、該寄生チャ
ネルを介してソースドレイン間に意図しない電流（漏れ電流、リーク電流ともいう）が流
れ、トランジスタのオフ電流の増大や、しきい値電圧ばらつきの増大などトランジスタの
電気特性劣化の原因となる。

このような問題に鑑み、本発明の一態様は、信頼性が高く、安定した電気特性を示す、酸
化物半導体を用いた半導体装置を作製することを目的の一とする。

上記課題を解決するために、酸化物半導体を用いた半導体装置の作製方法において、酸化
物半導体膜を形成した後、酸化物半導体膜に酸素を導入し（第１の酸素導入処理）、第１
の酸素導入処理後、酸化物半導体膜を島状の酸化物半導体層に加工し、島状の酸化物半導
体層の少なくとも側端部に酸素を導入する（第２の酸素導入処理）。

したがって、本発明の一態様は、酸化物半導体膜を形成し、酸化物半導体膜に第１の酸素
導入処理を行い、酸化物半導体膜をエッチングすることで島状の酸化物半導体層を形成し
、酸化物半導体層の少なくとも側端部に第２の酸素導入処理を行う半導体装置の作製方法
である。

酸化物半導体膜表面の酸素欠損は、酸化物半導体と接する絶縁膜等と反応して、キャリア
を発生させ、半導体装置の特性を変動させる要因となる。そのため、酸化物半導体膜表面
の酸素欠損はできる限り低減されることが好ましい。また、酸化物半導体膜は形成プロセ
スにおいて、酸素が引き抜かれることがあるため、酸化物半導体膜には化学量論的組成比
に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含み、酸素欠損が低減され
た酸化物半導体膜は、キャリアの形成が抑制され、安定した電気特性を示し、信頼性の高
い半導体装置とすることができる。

また、本発明の一態様の半導体装置はトップゲート型のトランジスタにおいても、ボトム
ゲート型のトランジスタにおいても適用することができる。トップゲート型のトランジス
タの場合、酸化物半導体膜を形成し、酸化物半導体膜に第１の酸素導入処理を行い、酸化
物半導体膜をエッチングすることで島状の酸化物半導体層を形成し、酸化物半導体層の少
なくとも側端部に第２の酸素導入処理を行い、酸化物半導体層上にゲート絶縁層を形成し
、ゲート絶縁層上にゲート電極層を形成し、酸化物半導体層と電気的に接続するソース電
極層及びドレイン電極層を形成すればよい。第１の酸素導入処理及び第２の酸素導入処理
として、例えば、イオン注入法を適用することができる。

ボトムゲート型のトランジスタの場合は、ゲート電極層を形成し、ゲート電極層上にゲー
ト絶縁層を形成し、ゲート絶縁層上に酸化物半導体膜を形成し、酸化物半導体膜に第１の
酸素導入処理を行い、酸化物半導体膜をエッチングすることで島状の酸化物半導体層を形
成し、酸化物半導体層の少なくとも側端部に第２の酸素導入処理を行い、酸化物半導体層
と電気的に接続するソース電極層及びドレイン電極層を形成すればよい。第１の酸素導入
処理及び前記第２の酸素導入処理として、例えば、プラズマ処理を適用することができる
。

第２の酸素導入処理において、少なくとも側端部に酸素を導入する方法としては、第１の
酸素導入処理後に、酸化物半導体膜にマスクを用いたエッチングを行い、島状の酸化物半
導体層を形成し、マスクを残したまま第２の酸素導入処理を行うことで、酸化物半導体層
の側端部に酸素を導入し、その後、マスクを除去する方法を適用することができる。また
、このとき、マスクの膜厚は１μｍ以上２μｍ以下とすると、マスクと重畳する酸化物半
導体層には、第２の酸素導入処理によって酸素が導入されないため、第２の酸素導入処理
によるダメージを受けない。

なお、酸化物半導体層の該マスクと重畳する領域は、表面に概略垂直なｃ軸を有している
結晶を含む膜とすることができる。酸化物半導体層が表面に概略垂直なｃ軸を有している
と、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減することが可能で
ある。

本発明の一態様の半導体装置によって、信頼性が高く、安定した電気特性を示す、酸化物
半導体を用いた半導体装置を作製することができる。

本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の上面図及び断面図。 酸化物半導体層に導入した酸素の導入深さを計算した図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の上面図及び断面図。 半導体装置の一形態を示す断面図、上面図及び回路図。 半導体装置の一形態を示す回路図及び斜視図。 半導体装置の一形態を示す断面図及び上面図。 半導体装置の一形態である電子機器を説明する図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更しうることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第
２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものでは
ない。また、本明細書において発明を特定するための事項として固有の名称を示すもので
はない。

なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「絶縁層上のゲート電極層
」の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない
。

また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機
能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられる
ことがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、
複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の作製方法の一形態を、図１及び図２を
用いて説明する。

まず、基板４００上に酸化物半導体膜４０３を形成する（図１（Ａ）参照）。

使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性
を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ
酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いるこ
とができる。

また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲ
ルマニウムなどの化合物半導体基板、ＳＯＩ基板、また、これらの基板上に半導体素子が
設けられたものなどを用いることができる。

なお、酸化物半導体膜４０３を設ける前に、下地絶縁層を設けてもよい。下地絶縁層は、
スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いる
ことができる。なお、下地絶縁層をスパッタリング法を用いて形成すると、水素等の不純
物元素を低減することができる。

下地絶縁層としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコ
ン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用い
ることが好ましい。また、これらの化合物を単層構造または２層以上の積層構造で形成し
て用いることができる。積層構造とする際、例えば、基板と接する下地絶縁層にＣＶＤ法
によって形成した酸化シリコン膜を用いる構成としてもよい。酸化物絶縁層と接する絶縁
層を、水素濃度が低減された酸化物絶縁層とすることで、酸化物半導体に水素の拡散を抑
制する他に、酸化物半導体層の酸素欠損に下地絶縁層となる酸化物絶縁層から酸素が供給
されるため、トランジスタの電気特性を良好にすることができる。

なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いも
のを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原
子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下の範囲で含まれるものを
いう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ
：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合の
ものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる
。

下地絶縁層は、酸化物半導体膜４０３と接するため、層中（バルク中）に少なくとも化学
量論的組成比を超える量の酸素が存在することが好ましい。例えば、下地絶縁層として、
酸化シリコン層を用いる場合には、ＳｉＯ_{（２＋α）}（ただし、α＞０）とする。

なお、下地絶縁層として酸化物絶縁層を用いた場合、酸化物絶縁層上に酸化物半導体膜４
０３が設けられた状態で加熱することによって、酸化物半導体膜４０３に酸素を供給する
ことができ、酸化物半導体膜４０３の酸素欠損を低減し、半導体特性を良好にすることが
できる。酸化物半導体膜４０３及び酸化物絶縁層を少なくとも一部が接した状態で加熱工
程を行うことによって、酸化物半導体膜４０３への酸素の供給を行ってもよい。なお、加
熱処理は酸化物半導体膜４０３を島状の酸化物半導体層４０９に加工する前に行ってもよ
いし、島状に加工した後に行ってもよい。ただし、島状に加工するよりも前に加熱処理を
行うことで、下地絶縁層から外部に放出される酸素の量が少ないため、より多くの酸素を
酸化物半導体膜に供給できるため好ましい。

酸化物半導体膜４０３は、スパッタリング法、蒸着法、パルスレーザ堆積法（Ｐｕｌｓｅ
ｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、ＰＣＶＤ法、ＡＬＤ法、またはＭ
ＢＥ法などを用いて成膜することができる。

酸化物半導体膜４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）、
或いは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また
、該酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビラ
イザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。スタビライザ
ーとしては他にも、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）を有する
ことが好ましい。

また、他のスタビライザーとして、ランタノイドであるランタン（Ｌａ）、セリウム（Ｃ
ｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（
Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミ
ウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテ
チウム（Ｌｕ）、ガドリニウム（Ｇｄ）、セリウム（Ｃｅ）、ジルコニウム（Ｚｒ）のい
ずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸
化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚ
ｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇ
ａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。

なお、ここでは、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５
（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、Ｉｎ：Ｇａ：Ｚｎ＝３：２：１（
＝１／２：１／３：１／６）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸
化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／
３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩ
ｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ
系酸化物やその組成の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ
）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすれば
よい。他の酸化物でも同様である。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物元素濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、
密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げ
ることができる。

酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質などの状
態をとる。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜（Ｃ Ａｘｉｓ Ａｌｉｇ
ｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする
。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜であ
る。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが
多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ
Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結
晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレイ
ンバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因
する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及
びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５
°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°
以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部のしめる割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物等を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向はＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル
または表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または
成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性
の変動を低減することが可能である。よって、信頼性の高いトランジスタを得ることがで
きる。

なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。

なお、一例として、酸化物半導体膜をＩｎ−Ｚｎ系金属酸化物により形成する場合には、
ターゲットの組成比を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１
〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい範囲
とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませ
るために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとす
ることが好ましい。

酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好
ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１
：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用い
る。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を
成膜することで、多結晶またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。

また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場
合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、
または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原
子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層を成膜すること
で、多結晶またはＣＡＡＣが形成されやすくなる。

なお、ここで、ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９
９．９％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半
導体層を緻密なものとすることができる。

なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅ
Ｖ以上、好ましくは２．５ｅＶ以上、さらに好ましくは、３ｅＶ以上であるとよい。この
ように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減す
ることができる。

また、酸化物半導体膜は、複数の酸化物半導体層が積層された構造でもよい。例えば、酸
化物半導体膜を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸
化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例え
ば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系
金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導
体膜を、どちらも三元系金属の酸化物としてもよい。

また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成
比を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝
１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし
てもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし
、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チ
ャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲー
ト電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦
Ｇａとするとよい。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの
組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また
、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、
Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性
を備える。

チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を
さらに高めることが可能となる。

また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を
適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半
導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物
半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用
すると、酸化物半導体膜４０３の内部応力や外部からの応力を緩和し、トランジスタの特
性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。

一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸
素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、
ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。

また、酸化物半導体膜４０３を３層以上の積層構造とし、複数層の結晶性を有する酸化物
半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物
半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。

また、酸化物半導体膜４０３を複数層の積層構造とする場合の上記構成は、それぞれを適
宜組み合わせて用いることができる。

なお、酸化物半導体層のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく
、これらの濃度は、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは
２×１０^１６ａｔｏｍｓ／ｃｍ^３以下とする。アルカリ金属及びアルカリ土類金属は、酸
化物半導体と結合するとキャリアが生成される場合があり、トランジスタのオフ電流を増
大させる原因となるからである。

酸化物半導体膜の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上３５ｎｍ以
下とする。

酸化物半導体膜は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６
００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５０
０℃以下とし、酸素ガス雰囲気で成膜する。成膜時の基板加熱温度が高いほど得られる酸
化物半導体膜の不純物元素濃度は低くなる。また、酸化物半導体膜の中の原子配列が整い
、高密度化され、多結晶またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。

さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないた
め、多結晶またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスや、アルゴ
ン等の希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、
好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導
体膜の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないことが好ましい。例
えば、アルゴンの純度を９Ｎ（露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）、
酸素の純度を８Ｎ（露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂ）とすることが好ましい
。

本実施の形態では、アルゴンと酸素の流量比が２：１の雰囲気下において、スパッタリン
グ法を用い、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２であるＩｎ−Ｇａ−Ｚｎ系酸化物
膜を２０ｎｍ成膜する。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いたトランジスタは動作時のキャリア（電子）の界面散乱を低減でき、比較的容
易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ６０１で定義されている中心線平均粗さを面に対して適用でき
るよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した
値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１
）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は
測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面とは、全測定データの示す面
であり、三つのパラメータ（Ｘ，Ｙ、Ｚ）から成り立っており、Ｚ＝Ｆ（Ｘ，Ｙ）によっ
て表記される。

また、基準面は、指定面の平均の高さにおける、ＸＹ平面と平行な面である。つまり、指
定面の高さの平均値をＺ_０とするとき、基準面の高さもＺ_０で表される。

このように、酸化物半導体層のチャネルが形成される領域において、下地絶縁層の平均面
粗さを０．３ｎｍ以下とするためには、平坦化処理を行えばよい。平坦化処理は酸化物半
導体膜の形成前に行えばよい。

例えば、平坦化処理として、ドライエッチングなどを行えばよい。ここで、エッチングガ
スとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フ
ッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。

また、酸化物半導体層に含まれる水素は、極力少ないことが好ましい。この水素は、水素
原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。
そのため、酸化物半導体層に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化ま
たは脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は３００℃以上７
００℃以下、または基板の歪み点未満とする。熱処理は減圧雰囲気または不活性雰囲気下
などで行うことができる。また、熱処理は酸化物半導体膜の形成後、島状に加工する前に
行ってもよいし、島状に加工した後に行ってもよい。さらに、脱水化、脱水素化のための
熱処理は複数回行ってもよく、他の加熱処理と兼ねてもよい。

熱処理は、減圧雰囲気または不活性雰囲気で熱処理を行った後、温度を保持しつつ酸化性
雰囲気に切り替えてさらに熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲
気にて熱処理を行うと、酸化物半導体層中の不純物（例えば、水素等）濃度を低減するこ
とができるが、同時に酸素欠損も生じてしまう恐れがあり、このとき生じた酸素欠損を、
酸化性雰囲気での熱処理により低減することができる。

酸化物半導体層は、熱処理を行うことで、膜中の水素等の不純物元素を極めて小さくする
ことが可能となる。その結果、トランジスタの電界効果移動度を理想的な電界効果移動度
近くまで高めることが可能となる。

続いて、酸化物半導体膜４０３に第１の酸素導入処理を行う（図１（Ｂ）参照）。

酸素４５０の導入処理方法としては、酸素（少なくとも酸素ラジカル、酸素原子、酸素原
子イオン、酸素分子イオン、のいずれかを含む）を、イオン注入法、イオンドーピング法
、プラズマイマージョンイオンインプラテーション法、プラズマ処理などによって酸化物
半導体膜中に導入すればよい。

本実施の形態では、第１の酸素導入処理として、酸素原子イオンを用いたイオン注入法に
よる酸素の導入を行う。イオン注入法にはガスクラスタイオンビームを用いてもよい。酸
素の導入処理は、全面を一度に行ってもよいし、線状のイオンビーム等を用いて行っても
よい。

続いて、酸化物半導体膜４０３上にレジストマスク４３６を設け、酸化物半導体膜４０３
を選択的にエッチングし、島状の酸化物半導体層４０９を形成する（図１（Ｃ）参照）。

レジストマスク４３６の作製方法としては、インクジェット法や、フォトリソグラフィ工
程を用いることができる。レジストマスク４３６の膜厚は、１μｍ以上２μｍ以下が好ま
しい。レジストマスク４３６は、後の形成工程において、第２の酸素導入処理を行う際の
マスクとしても機能するため、レジストマスク４３６と重畳する領域に酸素が導入されな
いよう、十分にバリアすることができる程度の膜厚であることが好ましい。

酸化物半導体膜４０３のエッチングは、ドライエッチングでも、ウェットエッチングでも
よく、両方を用いてもよい。例えば、酸化物半導体膜４０３のウェットエッチングに用い
るエッチング液としては、リン酸と酢酸と硝酸を混ぜた溶液などを用いることができる。
また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ドライエッチングとして
は、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉ
ｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチン
グ法等を用いることができる。所望の加工形状にエッチングできるように、エッチング条
件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電
極温度等）を適宜調節すればよい。

エッチングによって、酸化物半導体膜の側端部の膜厚は減少し、テーパー形状となる。酸
化物半導体層の組成やエッチング条件等によっても異なるが、酸化物半導体層の側端部は
、基板表面から２０°以上５０°以下程度のテーパー角を有する。なお、テーパー角とは
テーパー形状を有する層を、その断面（基板の表面と直交する面）に垂直な方向から観察
した際に、当該層の側面と底面とがなす傾斜角のことをいう。

続いて、酸化物半導体層４０９に第２の酸素導入処理を行う。第２の酸素導入処理は、少
なくとも酸化物半導体層の側端部に酸素を導入すればよい。なお、ここで酸化物半導体層
４０９の側端部とは、酸化物半導体膜４０３を島状の酸化物半導体層４０９に加工する際
にエッチングされ、膜厚が減少した領域のことを指す。また、第２の酸素導入処理におい
て、側端部以外にも、エッチングによるダメージを受けた領域についても酸素を導入して
もよい。

第２の酸素導入処理は、第１の酸素導入処理後、エッチング処理によって、酸素が過剰に
導入された領域（酸化物半導体膜表面近傍）が除去されてしまった領域に対して、再び酸
素を導入する処理である。したがって、酸素が過剰に導入された領域が除去されても、第
２の酸素導入処理によって、当該領域の酸素欠損を補填することができる。

本実施の形態では、レジストマスク４３６を付けたまま、酸化物半導体層４０９に第２の
酸素導入処理を行うことで、酸化物半導体層４０９の側端部に酸素４５０を導入する（図
１（Ｄ）参照）。

レジストマスク４３６をつけたまま酸素４５０を導入するため、レジストマスク４３６が
設けられた領域と重畳する酸化物半導体層は、酸素導入処理によるダメージが低減するこ
とができる。

したがって、レジストマスク４３６と重畳する領域の酸化物半導体層４０９は、結晶状態
が壊れず、例えば、表面に概略垂直なｃ軸を有している結晶を含む膜とすることができる
。また、第２の酸素導入処理によって酸素が導入される領域（酸化物半導体層４０９の側
端部）は、第２の酸素導入処理によって結晶状態が変化し、例えば、非晶質状態となる場
合がある。

第２の酸素導入処理は、第１の酸素導入処理と同様の方法を用いて行うことができる。な
お、第２の酸素導入処理と第１の酸素導入処理とで、酸素を導入する際の条件を変えても
よいし、同様の条件で行ってもよい。例えば、第２の酸素導入処理において、イオン注入
時の加速電圧を、第１の酸素導入処理時の加速電圧より小さくしてもよい。第２の酸素導
入処理時の加速電圧を小さくすることで、酸化物半導体層に与えるダメージを小さくする
ことができる。

また、第２の酸素導入処理では、酸化物半導体層４０９の側端部のテーパー角に応じて、
基板の法線方向から角度をつけてイオン注入を行ってもよい。例えば、酸化物半導体層４
０９の側端部に対して、垂直にイオンを注入できるように、イオン注入装置または基板４
００を調整してイオン注入を行ってもよい。

ここで、酸化物半導体膜に対して酸素導入処理を行った場合の、酸化物半導体膜中の酸素
の導入深さについて計算した結果を示す。計算にはＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ ｏｆ
Ｉｏｎ ｉｎ Ｍａｔｔｅｒ）と呼ばれるソフトを用いた。ＴＲＩＭはモンテカルロ法
によって、イオン導入過程の計算を行うソフトである。計算では、酸化シリコン膜（Ｓｉ
Ｏ_２、膜密度２．３ｇ／ｃｍ^２）上に設けられた非晶質のＩｎ−Ｇａ−Ｚｎ系酸化物膜（
組成比［Ｉｎ：Ｇａ：Ｚｎ］＝［３：１：２］、膜密度６．８ｇ／ｃｍ^２、膜厚２０ｎｍ
）に対して、加速電圧を２．５ｋＶ、ドーズ量を１．０×１０^１６ｉｏｎｓ／ｃｍ^２とし
た酸素原子イオンを導入した。図４（Ａ）に、酸化物半導体膜中に導入された酸素の濃度
を示す。

図４（Ａ）の横軸は、酸化物半導体膜表面からの酸素の導入深さ（ｎｍ）であり、縦軸は
導入された酸素の濃度（ａｔｏｍｓ／ｃｍ^３）である。図４（Ａ）に示すように、酸化物
半導体膜中に導入された酸素の濃度の極大値は、深さ５ｎｍ付近にあり、深さ１５ｎｍ以
上の領域における酸素の導入量の濃度は、深さが５ｎｍの領域における濃度の１００分の
１以下となっている。また、深さが１８ｎｍ以上の領域においては、酸素の導入濃度が１
．０×１０^１９以下となっている。

したがって、酸化物半導体膜を島状の酸化物半導体層に加工すると、酸化物半導体層の側
端部は、酸素の導入濃度が大きい領域がエッチングによって除去されてしまい、酸素の導
入濃度の小さい領域が、酸化物半導体層表面に露出する。該表面において、酸素欠損がキ
ャリアを生成し、酸化物半導体層の電気特性の変動要因となる。

そこで、酸化物半導体層の側端部における酸素欠損を補填するために、第２の酸素導入処
理を行う必要がある。

続いて、酸化物半導体層の側端部に第２の酸素導入処理を行った場合の酸素の導入量につ
いて計算する。図４（Ｂ）に、第１の酸素導入処理後、酸化物半導体膜の表面から、１５
ｎｍの深さまでがエッチングによって除去された領域に関して、第２の酸素導入処理を行
う前（図４（Ｂ）の破線で示す）と、該エッチングの後、第２の酸素導入処理を行った場
合の導入された酸素の濃度（図４（Ｂ）の実線に示す）を示す。

図４（Ｂ）の横軸は、酸化物半導体層の表面からの酸素の導入深さ（ｎｍ）であり、縦軸
は導入された酸素の濃度（ａｔｏｍｓ／ｃｍ^３）である。なお、酸化物半導体層の表面か
らの酸素の導入深さは、エッチングによって表面が除去される前の酸化物半導体層の表面
を基準とした。第１の酸素導入処理は、図４（Ａ）に示す酸素導入処理と同様の条件で行
い、その後、エッチングにより表面からの深さが１５ｎｍの領域までを除去した。図４（
Ｂ）の破線で示されるように、酸化物半導体層の側端部は、第１の酸素導入処理後、導入
された酸素の濃度が大きい領域が除去されてしまい、酸化物半導体層には、酸素の導入量
が小さい領域のみが残る。そこに、第２の酸素導入処理として、加速電圧を２．５ｋＶ、
ドーズ量を１．０×１０^１６ｉｏｎｓ／ｃｍ^２とした酸素原子イオンを導入した結果が図
４（Ｂ）の実線で示した結果である。

図４（Ｂ）に示すように、第２の酸素導入処理によって、酸化物半導体層の側端部の酸素
の導入濃度は、図４（Ａ）に示された、第１の酸素導入処理の極大値付近の酸素濃度と同
程度となる。したがって、第２の酸素導入処理を行うことによって、エッチングによって
酸素が高濃度に導入された領域が除去されても、その後に、第２の酸素導入処理を行うこ
とで、酸素を十分に導入することができることがわかる。

本実施の形態の半導体装置は、酸化物半導体膜４０３の成膜後の第１の酸素導入処理と、
酸化物半導体膜４０３を島状の酸化物半導体層４０９に形成した後の第２の酸素導入処理
とによって、酸化物半導体層中の酸素欠損が低減されているため、電気特性の安定した、
信頼性の高い半導体装置とすることができる。

続いて、レジストマスク４３６を除去し、酸化物半導体層４０９上にゲート絶縁層４０２
を形成する（図２（Ａ）参照）。

なお、ゲート絶縁層４０２を形成する前、レジストマスクを除去した後にも酸素の導入処
理を行ってもよい。酸素の導入処理は、少なくとも酸化物半導体層４０９の側端部や、エ
ッチング、レジストの剥離等によってダメージを受けた領域に対して行えばよい。

酸素の導入処理方法としては、第１の酸素導入処理及び第２の酸素導入処理と同様の方法
を用いて行えばよい。レジスト除去後の酸素導入処理方法としては、プラズマ処理を用い
ると、酸化物半導体層４０９に与えるダメージが少なくなる。

ゲート絶縁層４０２の材料としては、酸化ハフニウム、酸化イットリウム、ハフニウムシ
リケート（ＨｆＳｉ_ｘＯ_ｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート
、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ、ｘ＞０、ｙ＞０）、酸化ランタン、などの
Ｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層
４０２は、単層構造としてもよいし、積層構造としてもよい。

ゲート絶縁層４０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ
法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁層４
０２は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた
状態で成膜を行うスパッタ装置、いわゆるＣＰスパッタ装置（Ｃｏｌｕｍｎｅｒ Ｐｌａ
ｓｍａ Ｓｐｕｔｔｅｒｉｎｇ ｓｙｓｔｅｍ）を用いて成膜してもよい。

本実施の形態では、ＣＶＤ法により、酸化窒化シリコンを２０ｎｍ成膜する。

また、ゲート絶縁層４０２は酸化物半導体層と接するため、層中（バルク中）に少なくと
も化学量論的組成比を超える量の酸素が存在することが好ましい。

なお、ゲート絶縁層４０２の被覆性を向上させるために、酸化物半導体層４０９上面にも
平坦化処理を行ってもよい。特にゲート絶縁層４０２として膜厚の小さい絶縁層を用いる
場合、酸化物半導体層４０９の表面は平坦性が良好であることが好ましい。

なお、ゲート絶縁層を設けた後、さらに酸化物半導体層４０９に対して、酸素導入処理を
行ってもよい。酸化物半導体層４０９に対する酸素導入処理は、少なくとも側端部や、酸
化物半導体層４０９のエッチングによってダメージを受けた領域に関して酸素を導入すれ
ばよい。また、酸素の導入処理は酸化物半導体層全面に行ってもよい。ゲート絶縁層４０
２を通過させて酸素を導入するため、酸素の導入処理における、酸化物半導体層４０９に
与えるダメージは低い。

次に、ゲート絶縁層４０２上に、酸化物半導体層４０９と重畳するようにゲート電極層４
０１を形成する（図２（Ｂ）参照）。

ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなど
のシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、酸化タングステンを含
むインジウムスズ酸化物、酸化チタンを含むインジウムスズ酸化物などの導電性材料を適
用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもで
きる。

また、ゲート絶縁層４０２と接するゲート電極層の一層として、窒素を含む金属酸化物、
具体的には窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素
を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、
窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。こ
れらの膜は５ｅＶ、または５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場
合、トランジスタの電気特性の閾値電圧をプラスにすることができ、いわゆるノーマリオ
フのスイッチング素子を実現できる。

本実施の形態では、スパッタリング法を用いて、膜厚３０ｎｍの窒化タンタル膜と、膜厚
１３５ｎｍのタングステン膜との積層構造とする。

続いて、ゲート電極層４０１上に絶縁層４０７を設け、ゲート絶縁層４０２及び絶縁層４
０７に設けた開口を介して、酸化物半導体層４０９と電気的に接続するソース電極層４６
５ａ及びドレイン電極層４６５ｂを形成する（図２（Ｃ）参照）。

絶縁層４０７としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニ
ウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン膜
、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜
の単層又は積層を用いることができる。

なお、特に絶縁層として酸化アルミニウムを用いると、水素、水分、水酸基または水素化
物（水素化合物ともいう）などの不純物、及び酸素の両方に対して膜を通過させないよう
にする遮断効果が高い。したがって、酸化アルミニウム層は作製工程中及び作製工程後に
おいて、変動要因となる水素、水分などの不純物が酸化物半導体層へ混入することを防ぐ
とともに、酸化物半導体層の主成分材料である酸素の放出を防止する保護膜として機能す
る。

ゲート絶縁層４０２及び絶縁層４０７に開口を形成する方法としては、例えば、マスクな
どを用いた選択的なエッチングにより行えばよい。エッチングはドライエッチングでも、
ウェットエッチングでもよく、双方を組み合わせて開口を形成してもよい。また、該開口
は酸化物半導体層４０９に達すればよく、形状は特に限定されない。

ソース電極層４６５ａ及びドレイン電極層４６５ｂは、該開口に導電材料を充填して形成
すればよい。ソース電極層４６５ａ及びドレイン電極層４６５ｂには、上述したゲート電
極層４０１に用いた材料と同様の材料を用いることができる。

以上の工程でトランジスタ４２０を作製することができる。

図３に本実施のトランジスタ４２０の上面図及び断面図について示す。図３（Ａ）はトラ
ンジスタ４２０の上面図を示し、図３（Ｂ）は、図３（Ａ）の一点鎖線Ａ−Ｂにおける断
面図を示し、図３（Ｃ）は、図３（Ａ）の一点鎖線Ｃ−Ｄにおける断面図を示す。

トランジスタ４２０は、基板４００上の酸化物半導体層４０９と、酸化物半導体層４０９
上のゲート絶縁層４０２と、ゲート絶縁層４０２上のゲート電極層４０１と、ゲート絶縁
層４０２及びゲート電極層４０１上の絶縁層４０７と、絶縁層４０７及びゲート絶縁層４
０２に設けられた開口を介して、酸化物半導体層と電気的に接続するソース電極層４６５
ａ及びドレイン電極層４６５ｂと、を有する。

酸化物半導体層４０９は、酸化物半導体膜成膜後の第１の酸素導入処理と、島状の酸化物
半導体層４０９に加工した後の第２の酸素導入処理が行われ、酸化物半導体層４０９の表
面において、十分な加酸素化が施されている。そのため、ゲート電極層４０１と重畳する
酸化物半導体層４０９の側端部と絶縁層４０２が接する領域（例えば、図３（Ｃ）におい
て、点線で囲まれた領域）において、酸素欠損が生じにくく、側端部が低抵抗化すること
を防ぐことができる。したがって、酸化物半導体を用いた電気特性の安定したトランジス
タを提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて適用することができる。

（実施の形態２）
本実施の形態では、実施の形態１とは異なる、本発明の一態様の半導体装置の作製方法に
ついて図５及び図６を用いて説明する。本実施の形態において、実施の形態１と同様の箇
所については、同様の符号を付し、詳細な説明は省略する。

本実施の形態の半導体装置の作製方法は、はじめに基板４００上にゲート電極層４０１を
形成し、ゲート電極層４０１上にゲート絶縁層４０２を形成する（図５（Ａ）参照）。

基板４００には、実施の形態１に示す基板４００と同様の基板を用いることができる。な
お、ゲート電極層４０１を形成する前に、下地絶縁層を設けてもよい。本実施の形態にお
いて、下地絶縁層は、基板４００からの不純物の拡散を防止する機能があり、窒化シリコ
ン膜、酸化シリコン膜、窒化酸化シリコン膜、または窒化酸化シリコン膜から選ばれた一
または複数の膜によって形成することができる。

ゲート電極層４０１及びゲート絶縁層４０２は、実施の形態１と同様の方法及び材料を用
いて形成することができる。本実施の形態では、ゲート電極層４０１として、スパッタリ
ング法を用いて、膜厚１００ｎｍのタングステン膜を成膜し、ゲート絶縁層４０２として
プラズマＣＶＤ法によって成膜した、膜厚５０ｎｍの窒化シリコン膜と、膜厚２００ｎｍ
の酸化窒化シリコン膜を形成する。なお、ゲート電極層４０１及び／またはゲート絶縁層
４０２の形成後に、脱水化のための熱処理をおこなってもよい。

なお、ゲート絶縁層４０２は、後に形成する酸化物半導体膜４０３と接するため、酸素を
過剰に含む酸化物絶縁層によって構成されると、酸化物半導体膜４０３に酸素を供給する
ことができ、好ましい。

続いて、酸化物半導体膜４０３を成膜する（図５（Ｂ）参照）。酸化物半導体膜４０３は
、実施の形態１と同様の方法を用いて形成することができる。なお、ゲート絶縁層４０２
を大気に曝露させずに、ゲート絶縁層４０２と酸化物半導体膜４０３を連続的に成膜する
ことが好ましい。ゲート絶縁層４０２を大気に曝露せずに、酸化物半導体膜４０３を形成
すると、ゲート絶縁層４０２表面に水素や水分などの不純物が吸着することを防止するこ
とができる。本実施の形態では、アルゴンと酸素の流量比が２：１の雰囲気下において、
スパッタリング法を用い、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩｎ−Ｇａ−
Ｚｎ系酸化物膜を３５ｎｍ成膜する。

次に、酸化物半導体膜４０３に第１の酸素導入処理を行う（図５（Ｃ）参照）。本実施の
形態では、酸素の導入処理として、酸素プラズマ処理を行う。なお、酸素プラズマ処理と
は酸素４５０（少なくとも酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン、
のいずれかを含む）を酸化物半導体膜に導入する処理のうち、特に、酸素をプラズマ化す
ることにより導入する処理のことを指す。

プラズマ発生装置に酸素を含むガスを用いて、酸化物半導体膜４０３に酸素を導入しても
よいし、オゾン発生装置等を用いてもよい。より具体的には、例えば、半導体装置に対し
てエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための
装置などを用いて酸素４５０を発生させ、酸化物半導体膜４０３を処理することができる
。

酸素プラズマ処理は、酸化物半導体膜４０３の全面に一度に酸素４５０を導入することが
できるため、実施の形態１で行った酸素イオン注入よりも、大面積の基板に対して、高い
スループットで、酸素の導入処理を行うことができる。

続いて、酸化物半導体膜４０３上にレジストマスク４３６を設け、酸化物半導体膜４０３
をエッチングし、島状の酸化物半導体層４０９を形成する（図６（Ａ）参照）。レジスト
マスク４３６の形成及び酸化物半導体膜４０３のエッチングは、実施の形態１に記載の方
法と同様の方法を用いて行うことができる。

次に、レジストマスク４３６を残したまま、酸化物半導体層４０９に第２の酸素導入処理
を行う（図６（Ｂ）参照）。第２の酸素導入処理は、少なくとも酸化物半導体層４０９の
側端部に酸素４５０が導入されればよい。本実施の形態では、第２の酸素導入処理として
、酸素プラズマ処理を行う。第２の酸素導入処理は、第１の酸素導入処理と同様の条件で
行ってもよいし、また、異なる条件としてもよい。

なお、第２の酸素導入処理に酸素プラズマ処理を用いた場合、レジストマスク４３６がア
ッシングされて、除去され、酸化物半導体層４０９にダメージが加わる場合がある。その
ため、第２の酸素導入処理においては、第１の酸素導入処理よりも、印加する電力を小さ
くして行ってもよい。

続いて、レジストマスク４３６を除去し、酸化物半導体層４０９及びゲート絶縁層４０２
上にソース電極層４６５ａ及びドレイン電極層４６５ｂを形成する（図６（Ｃ）参照）。
ソース電極層４６５ａ及びドレイン電極層４６５ｂには、実施の形態１と同様の材料を用
いて形成することができる。ソース電極層４６５ａ及びドレイン電極層４６５ｂの形成は
、ソース電極層４６５ａ及びドレイン電極層４６５ｂとなる導電膜を形成した後、該導電
膜をエッチングすることで行う。

なお、レジストマスク４３６の除去後、ソース電極層４６５ａ及びドレイン電極層４６５
ｂとなる導電膜を形成する前に、酸化物半導体層４０９に酸素の導入処理を行ってもよい
。酸素の導入処理は、第１の酸素導入処理及び第２の酸素導入処理と同様の方法を用いる
ことができる。ここで、酸素の導入処理を行うことで、レジストマスク除去による、酸素
欠損を補填することができる。

ソース電極層４６５ａ及びドレイン電極層４６５ｂとなる導電膜のエッチングには塩素を
含むガス、例えば、塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４
）、四塩化炭素（ＣＣｌ_４）などを含むガスを用いることができる。また、フッ素を含む
ガス、例えば、四弗化炭素（ＣＦ_４）、弗化硫黄（ＳＦ_６）、弗化窒素（ＮＦ_３）、トリ
フルオロメタン（ＣＨＦ_３）などを含むガスを用いることができる。また、これらのガス
にヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いること
ができる。

エッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型
プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるよう
に、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電
力量、基板側の電極温度等）を適宜調節する。

また、該導電膜のエッチングに用いるレジストマスクの形成時の露光には、紫外線やＫｒ
Ｆレーザ光を用いるとよい。酸化物半導体層４０９上でソース電極層４６５ａの下端部と
ドレイン電極層４６５ｂの下端部との間隔によってトランジスタ４３０のチャネル長Ｌが
決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０
ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて
レジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深
度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１００
０ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。

なお、ソース電極層及びドレイン電極層の作製方法は上記に限らず、例えば、ゲート絶縁
層４０２及び酸化物半導体層４０９上に絶縁層を形成し、該絶縁層に、酸化物半導体層４
０９に達する開口を形成し、該開口に導電膜を充填することで形成してもよい。

以上によって、本発明の一態様の半導体装置の作製方法を用いて、トランジスタ４３０を
形成することができる。

本実施の形態では、さらにソース電極層４６５ａ及びドレイン電極層４６５ｂ上に保護絶
縁層４０７（層間絶縁層、平坦化絶縁層ともいう）を形成する。保護絶縁層４０７は、ゲ
ート絶縁層４０２と同様の材料及び方法を用いて形成することができる。例えば、保護絶
縁層４０７として酸化窒化シリコン膜等を形成すればよい。なお、保護絶縁層４０７が酸
化アルミニウム膜を含むと、酸化物半導体層４０９からの酸素の脱離及び酸化物半導体層
４０９へ水分等の侵入を防止することができる。

また、保護絶縁層４０７の形成後、保護絶縁層４０７を介して、酸化物半導体層４０９に
対して酸素の導入処理を行ってもよい。酸素の導入処理を行うことで、酸化物半導体層４
０９の酸素欠損をさらに低減することができ、トランジスタの電気的特性の変動を防止し
、安定した電気特性のトランジスタを提供することができる。酸素の導入処理は、第１の
酸素導入処理及び第２の酸素導入処理と同様の方法を用いることができる。

また、保護絶縁層上に、さらに平坦化絶縁層や、層間絶縁層となる絶縁層を形成してもよ
い。平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂等の有機
材料を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させるこ
とで、平坦化絶縁層を形成してもよい。例えば、平坦化絶縁層として、膜厚１５００ｎｍ
のアクリル樹脂膜を形成すればよい。

図７に本実施の形態に示す、トランジスタ４３０の上面図及び断面図を示す。図７（Ａ）
は、トランジスタ４３０の上面図であり、図７（Ｂ）は図７（Ａ）の一点鎖線Ｅ−Ｆにお
ける断面図を示し、図７（Ｃ）は、図７（Ａ）の一点鎖線Ｇ−Ｈにおける断面図を示す。

トランジスタ４３０は、酸化物半導体膜成膜後の第１の酸素導入処理と、島状の酸化物半
導体層４０９に加工した後の第２の酸素導入処理が行われ、表面において、十分な加酸素
化が施された酸化物半導体層４０９を有している。そのため、ゲート電極層４０１と重畳
する酸化物半導体層４０９の側端部と、保護絶縁層４０７が接する領域（例えば、図７（
Ｃ）において、点線で囲まれた領域）において、酸素欠損が生じにくく、側端部が低抵抗
化することを防ぐことができる。したがって、酸化物半導体を用いた電気特性の安定した
トランジスタを提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも
記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面
を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施
の形態１及び実施の形態２に記載のトランジスタを適用して構成される。トランジスタ１
６２としては、実施の形態１及び実施の形態２で示すトランジスタのいずれの構造も適用
することができる。

図８は、半導体装置の構成の一例である。図８（Ａ）に半導体装置の断面図を、図８（Ｂ
）に半導体装置の上面図を、図８（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、
図８（Ａ）は、図８（Ｂ）の一点鎖線Ａ１−Ａ２、及びＢ１−Ｂ２における断面に相当す
る。なお、図８（Ｂ）においては、図の明瞭化のため、図８（Ａ）に示す半導体装置の一
部の構成要素を省略している。

図８（Ａ）及び図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトラン
ジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するもの
である。トランジスタ１６２は、実施の形態１及び実施の形態２で示した構成と同一の構
成とすることができる。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置
の具体的な構成をここで示すものに限定する必要はない。

図８（Ａ）におけるトランジスタ１６０は、基板１００に設けられたチャネル形成領域１
１６と、チャネル形成領域１１６を挟むように設けられた不純物元素領域１２０を含む半
導体層と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層
１０８上に設けられたゲート電極層１１０と、不純物元素領域１２０及びゲート電極層１
１０上の絶縁層１３０と、絶縁層１３０に設けられた開口に形成され、不純物元素領域１
２０と接する導電層１１２ａ及び導電層１１２ｂと、を有する。

絶縁層１３０上には、絶縁層１３５が設けられ、絶縁層１３５に設けられた開口には、導
電層１１２ａ及び導電層１１２ｂとそれぞれ接する導電層１１４ａ及び導電層１１４ｂが
形成されている。さらに、絶縁層１３５上には絶縁層１４０が設けられ、絶縁層１４０に
は、導電層１１４ａと接する導電層１１５が設けられている。導電層１１５は、トランジ
スタ１６２のドレイン電極層１４７ａと接する。

なお、高集積化を実現するためには、図８（Ａ）に示すようにトランジスタ１６０が側壁
絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視
する場合には、ゲート電極層１１０の側面に側壁絶縁層を設け、不純物元素度が異なる領
域を含む不純物元素領域１２０としてもよい。

絶縁層１４０上面において、平坦化処理を行うことが好ましい。本実施の形態では、研磨
処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは、絶縁層１３０の上面の
平均面粗さは０．１５ｎｍ以下）絶縁層１４０上に酸化物半導体層１４４を形成する。

図８（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトラ
ンジスタである。ここで、トランジスタ１６２は、酸化物半導体層１４４と、酸化物半導
体層１４４と接するソース電極層１４７ｂ及びドレイン電極層１４７ａと、酸化物半導体
層１４４、ソース電極層１４７ｂ及びドレイン電極層１４７ａ上のゲート絶縁層１４６と
、ゲート絶縁層１４６上のゲート電極層１４８ｂと、を有する。トランジスタ１６２に含
まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化さ
れた酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得るこ
とができる。

トランジスタ１６２が有する酸化物半導体層１４４は、酸化物半導体膜成膜後の第１の酸
素導入処理と、該酸化物半導体膜を島状の酸化物半導体層１４４にエッチングした後の第
２の酸素導入処理とによって、酸化物半導体層中の酸素欠損が低減され、高純度化された
半導体層である。したがって、極めてオフ特性に優れ、電気特性の安定した、信頼性の高
いトランジスタである。なお、図８において、トランジスタ１６２には、実施の形態１に
示すトランジスタを適用したが、実施の形態２に示すトランジスタを適用してもよい。

トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。

ゲート電極層１１０とドレイン電極層１４７ａは、導電層１１２ａ、導電層１１４ａ及び
導電層１１５を介して電気的に接続し、ドレイン電極層１４７ａ、ゲート絶縁層１４６、
導電層１４８ａとによって容量素子１６４が構成されている。すなわち、ドレイン電極層
１４７ａは、容量素子１６４の一方の電極として機能し、導電層１４８ａは、容量素子１
６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設け
ない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上
方に設けてもよい。

トランジスタ１６２及び容量素子１６４の上には絶縁層１５０が設けられている。そして
、絶縁層１５０上には、トランジスタ１６２と他のトランジスタを接続するための配線１
５７が設けられている。配線１５７は、絶縁層１５０及びゲート絶縁層１４６に設けられ
た開口に設けられた電極層１５３を介してソース電極層１４７ｂと接続している。

図８（Ａ）及び図８（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、
少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域また
はドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ま
しい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくと
も一部と重畳するように設けられている。このような平面レイアウトを採用することによ
り、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる
。

次に、図８（Ａ）及び図８（Ｂ）に対応する回路構成の一例を図８（Ｃ）に示す。

図８（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電
極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０の
ドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）
とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続さ
れ、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気
的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６
２のソース電極層またはドレイン電極層の一方は、容量素子１６４の電極の他方と電気的
に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的
に接続されている。

図８（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。

情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１
６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、
第３の配線の電位が、トランジスタ１６０のゲート電極層、及び容量素子１６４に与えら
れる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書
き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈ
ｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電
位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態
とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（
保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層
の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ１６
０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈ
レベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれ
ば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合
には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オ
フ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報
を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらず
トランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電
位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態においては、実施の形態１及び実施の形態２に示すトランジスタを使用し、
電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無
い半導体装置について、実施の形態３に示した構成と異なる構成について、図９及び図１
０を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として
実施の形態１及び実施の形態２に記載のトランジスタを適用して構成される。トランジス
タ１６２としては、実施の形態１及び実施の形態２で示すトランジスタのいずれの構造も
適用することができる。

図９（Ａ）は、半導体装置の回路構成の一例を示し、図９（Ｂ）は半導体装置の一例を示
す概念図である。まず、図９（Ａ）に示す半導体装置について説明を行い、続けて図９（
Ｂ）に示す半導体装置について、以下説明を行う。

図９（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極
層またはドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲ
ート電極層とは電気的に接続され、トランジスタ１６２のソース電極層またはドレイン電
極層と容量素子２５４の第１の端子とは電気的に接続されている。

酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。

次に、図９（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を
行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラン
ジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１
６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位
（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。

次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積され
た電荷）によって、異なる値をとる。

例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）
／（ＣＢ＋Ｃ）は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０
＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。

このように、図９（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小
さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。

次に、図９（Ｂ）に示す半導体装置について、説明を行う。

図９（Ｂ）に示す半導体装置は、上部に記憶回路として図９（Ａ）に示したメモリセル２
５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部
に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ
）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリ
セルアレイ２５１と電気的に接続されている。

図９（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（
メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができる
ため半導体装置の小型化を図ることができる。

周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高
速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能で
ある。

なお、図９（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセル
アレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層す
るメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても
良い。

次に、図９に示したメモリセル２５０に適用できる半導体装置の具体的な構成について図
１０を用いて説明する。図１０（Ｂ）は半導体装置の上面図を示し、図１０（Ａ）は図１
０（Ｂ）の一点鎖線Ｃ１−Ｃ２、Ｄ１−Ｄ２における断面を示す。なお、図１０（Ａ）に
おいては、図の明瞭化のため、図１０（Ｂ）に示す半導体装置の一部の構成要素を省略し
ている。

図１０に示すメモリセルは、酸化物半導体にチャネルが形成されるトランジスタ１６２と
、容量素子２５４とを有する。なお、トランジスタ１６２の構成は、図８に示す半導体装
置が有するトランジスタ１６２と同様であるため、その詳細な説明は省略する。

図１０において容量素子２５４は、ドレイン電極層１４７ａ、ゲート絶縁層１４６、及び
導電層１５８ａで構成されている。導電層１４８ａは、トランジスタ１６２のゲート電極
層１４８ｂと同工程で作製されている。

図１０に示すソース電極層１４７ｂと電気的に接続する電極層１５３、配線１５７及びこ
れらと電気的に接続する層は、図９に示すビット線ＢＬとして機能する。また、図１０に
示すゲート電極層１４８ｂ及びゲート電極層１４８ｂと電気的に接続する層は、図１０に
示すワード線ＷＬとして機能する。

トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。

トランジスタ１６２が有する酸化物半導体層１４４は、酸化物半導体膜成膜後の第１の酸
素導入処理と、該酸化物半導体膜を島状の酸化物半導体層１４４に形成した後の第２の酸
素導入処理とによって、酸化物半導体層中の酸素欠損が低減されているため、電気特性の
安定した、信頼性の高いトランジスタである。

図９に示すように、トランジスタ１６２、容量素子２５４を含むメモリセルアレイ２５１
を重畳するように密に積層して設けることで、より半導体装置の占有面積の低減を図るこ
とができるため、高集積化を図ることができる。

以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトラ
ンジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトラ
ンジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保
持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能
となるため、消費電力を十分に低減することができる。

このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動
作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（よ
り広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

上記のようなトランジスタは、オン特性が高く、高速動作、高速応答が可能である。また
、微細化も達成できる。よって、該トランジスタを用いることで高性能及び高信頼性の半
導体装置を提供することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態５）
本明細書に開示する半導体装置は、様々な電子機器に適用することができる。電子機器と
しては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュー
タ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、
携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロ
ットマシン等）、ゲーム筐体が挙げられる。

図１１に電子機器の具体例を示す。図１１（Ａ）及び図１１（Ｂ）は、２つ折り可能なタ
ブレット型端末である。図１１（Ａ）は、開いた状態であり、タブレット型端末は、筐体
９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４
、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操
作スイッチ９０３８を有する。

実施の形態１または実施の形態２に示す半導体装置は、表示部９６３１ａ、表示部９６３
１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる
。また、実施の形態３または実施の形態４に示す記憶装置を本実施の形態の半導体装置に
適用してもよい。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。

また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。

図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１１（Ａ）および図１１（Ｂ）に示したタブレット型端末は、様々な
情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、
筐体９６３０の一面または二面に効率的なバッテリー９６３５の充電を行う構成とするこ
とができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用
いると、小型化を図れる等の利点がある。

また、図１１（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１１（
Ｃ）にブロック図を示し説明する。図１１（Ｃ）には、太陽電池９６３３、バッテリー９
６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３
、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３
６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１１（Ｂ）に示す充放電制御
回路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太
陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９
６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部
９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー
９６３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

１００ 基板
１０８ ゲート絶縁層
１１０ ゲート電極層
１１２ａ 導電層
１１２ｂ 導電層
１１４ａ 導電層
１１４ｂ 導電層
１１５ 導電層
１１６ チャネル形成領域
１２０ 不純物元素領域
１３０ 絶縁層
１３５ 絶縁層
１４０ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４７ａ ドレイン電極層
１４７ｂ ソース電極層
１４８ａ 導電層
１４８ｂ ゲート電極層
１５０ 絶縁層
１５３ 電極層
１５７ 配線
１５８ａ 導電層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体膜
４０７ 絶縁層
４０９ 酸化物半導体層
４２０ トランジスタ
４３０ トランジスタ
４３６ レジストマスク
４５０ 酸素
４６５ａ ソース電極層
４６５ｂ ドレイン電極層
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (6)

1. 酸化物絶縁層上に酸化物半導体膜を形成し、
   前記酸化物半導体膜に第１の酸素導入処理を行い、
   前記第１の酸素導入処理後に、前記酸化物半導体膜をエッチングすることで島状の酸化物半導体層を形成し、
   前記酸化物半導体層の形成後に、レジストマスクを用いて前記酸化物半導体層の側端部に第２の酸素導入処理を行う半導体装置の作製方法。
2. 酸化物絶縁層上に酸化物半導体膜を形成し、
   前記酸化物半導体膜に第１の酸素導入処理を行い、
   前記第１の酸素導入処理後に、前記酸化物半導体膜をエッチングすることで島状の酸化物半導体層を形成し、
   前記酸化物半導体層の形成後に、レジストマスクを用いて前記酸化物半導体層の側端部に第２の酸素導入処理を行い、
   前記第２の酸素導入処理後に、前記酸化物半導体層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上にゲート電極層を形成する半導体装置の作製方法。
3. 請求項１または請求項２において、
   前記第１の酸素導入処理は、イオン注入法によって行う半導体装置の作製方法。
4. 請求項１または請求項２において、
   前記第１の酸素導入処理は、プラズマ処理によって行う半導体装置の作製方法。
5. 請求項１乃至請求項４のいずれか一において、
   前記第２の酸素導入処理は、イオン注入法によって行う半導体装置の作製方法。
6. 請求項１乃至請求項４のいずれか一において、
   前記第２の酸素導入処理は、プラズマ処理によって行う半導体装置の作製方法。