KR20130073843A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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KR20130073843A
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유타카 오카자키
가즈야 하나오카
신야 사사가와
모토무 구라타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 미세한 구조를 가지면서 높은 전기 특성을 갖는 트랜지스터를 수율 좋게 제공한다.
게이트 절연막 위에 산화물 반도체막과 중첩된 제 1 도전막을 형성하고, 전자 빔 노광이 실시된 레지스트에 의하여 제 1 도전막을 선택적으로 에칭하여 게이트 전극을 형성하고, 게이트 절연막 및 게이트 전극 위에 제 1 절연막을 형성하고, 게이트 전극이 노출되지 않도록 제 1 절연막의 일부에 제거 처리를 하고, 제 1 절연막 위에 반사 방지막을 형성하고, 반사 방지막, 제 1 절연막, 및 게이트 절연막을 전자 빔 노광이 실시된 레지스트에 의하여 선택적으로 에칭함으로써 산화물 반도체막의 단부 중 하나 및 제 1 절연막의 단부 중 하나와 접촉된 소스 전극 및 산화물 반도체막의 단부 중 다른 하나 및 제 1 절연막의 단부 중 다른 하나와 접촉된 드레인 전극을 형성한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있으나, 이 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물을 사용한 트랜지스터가 특허문헌 1에 기재되어 있다.
일본국 특개2006-165528호 공보
그런데, 트랜지스터의 동작 고속화, 트랜지스터의 저소비 전력화, 고집적화 등을 달성하기 위해서는 트랜지스터의 미세화가 필수적이다.
더 고성능의 반도체 장치를 실현하기 위하여 미세화된 트랜지스터의 온 특성(예를 들어 온 전류나 전계 효과 이동도)을 향상시켜, 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성 및 그 제작 방법을 제공하는 것을 목적 중 하나로 한다.
또한, 트랜지스터의 미세화에 따라 제작 공정에서 수율이 저하될 우려가 있다.
미세한 구조를 가지면서 높은 전기 특성을 갖는 트랜지스터를 수율 좋게 제공하는 것을 목적 중 하나로 한다.
또한, 상기 트랜지스터를 포함한 반도체 장치에서 고성능화, 고신뢰성화, 및 고생산화를 달성하는 것을 목적 중 하나로 한다.
산화물 반도체막, 게이트 절연막, 및 측면 및 상면에 제 1 절연막이 형성된 게이트 전극이 순차적으로 적층된 트랜지스터를 갖는 반도체 장치에서 소스 전극 및 드레인 전극은 산화물 반도체막 및 제 1 절연막과 접촉하여 형성된다. 상기 반도체 장치의 제작 공정에서 산화물 반도체막, 제 1 절연막, 및 게이트 전극 위를 덮도록 도전막 및 제 2 절연막을 적층하고, 제 2 절연막 및 도전막을 제거(연마)함으로써, 게이트 전극 위의 도전막을 제거하여 소스 전극 및 드레인 전극을 형성한다. 제거(연마) 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법을 적합하게 사용할 수 있다.
또한, 레지스트 마스크를 사용하여 게이트 전극의 측면에 절연막(사이드 월 절연막)을 형성하면서, 상기 절연막을 사용하여 게이트 전극 영역의 높이를 높게 한다. 여기서, 본 명세서에서 "게이트 전극 영역의 높이"란 게이트 전극의 바닥 면에서 상기 게이트 전극 위에 접촉된 막의 상면까지의 높이를 가리키는 것으로 한다. 게이트 전극 영역의 높이를 높게 함으로써 소스 전극 및 드레인 전극의 분리를 간편하게 할 수 있다.
또한, 전자 빔을 사용하여 레지스트를 노광함으로써 형성된 선폭이 작은 레지스트 마스크를 사용함으로써 채널 길이를 짧게 할 수 있다. 퇴적되는 막의 에칭 선택비를 고려하여 구체적으로는 도전막 위에 하드 마스크막을 형성하고, 전자 빔 노광에 의하여 하드 마스크막 위에 레지스트를 형성하고, 현상된 레지스트 마스크를 에칭 마스크로서 사용하여 하드 마스크막을 에칭하고, 에칭된 하드 마스크막을 마스크로서 사용하여 도전막을 에칭함으로써 게이트 전극을 형성한다. 게이트 전극과 중첩된 영역의 산화물 반도체막은 트랜지스터의 채널 형성 영역이 된다.
본 발명의 일 형태는 절연 표면 위의 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 산화물 반도체막과 중첩된 게이트 전극과, 게이트 절연막 및 게이트 전극 위의 제 1 절연막과, 산화물 반도체막의 단부 중 하나 및 제 1 절연막의 단부 중 하나와 접촉된 소스 전극과, 산화물 반도체막의 단부 중 다른 하나 및 제 1 절연막의 단부 중 다른 하나와 접촉된 드레인 전극과, 소스 전극 및 드레인 전극 위의 제 2 절연막을 갖고, 소스 전극 및 드레인 전극의 상면의 높이가 제 1 절연막 및 제 2 절연막의 상면의 높이와 실질적으로 일치되고, 산화물 반도체막의 채널 길이가 1nm 이상 30nm 이하인 반도체 장치다.
또한, 본 발명의 다른 일 형태는 절연 표면 위의 채널 형성 영역, 및 채널 형성 영역을 끼우는 제 1 저저항 영역 및 제 2 저저항 영역을 포함한 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 채널 형성 영역과 중첩된 게이트 전극과, 게이트 절연막 및 게이트 전극 위의 제 1 절연막과, 제 1 저저항 영역의 일부와 접촉된 소스 전극과, 제 2 저저항 영역의 일부와 접촉된 드레인 전극과, 소스 전극 및 드레인 전극 위의 제 2 절연막을 갖고, 소스 전극 및 드레인 전극의 상면의 높이가 제 1 절연막 및 제 2 절연막의 상면의 높이와 실질적으로 일치되고, 산화물 반도체막의 채널 길이가 1nm 이상 30nm 이하인 반도체 장치다.
또한, 본 발명의 다른 일 형태는 절연 표면 위에 산화물 반도체막을 형성하고, 산화물 반도체막을 덮도록 게이트 절연막을 형성하고, 산화물 반도체막과 중첩된 게이트 절연막 위에 제 1 도전막을 형성하고, 제 1 도전막 위에 하드 마스크막을 형성하고, 전자 빔 노광을 실시함으로써 하드 마스크막 위에 제 1 레지스트를 형성하고, 하드 마스크막을 선택적으로 에칭하고, 에칭된 하드 마스크막을 마스크로서 사용하여 제 1 도전막을 선택적으로 에칭하여 게이트 전극을 형성하고, 게이트 절연막 및 게이트 전극 위에 제 1 절연막을 형성하고, 게이트 전극이 노출되지 않도록 제 1 절연막의 일부에 제거 처리를 하고, 제거 처리된 제 1 절연막 위에 반사 방지막을 형성하고, 전자 빔 노광을 실시함으로써 산화물 반도체막과 중첩된 반사 방지막 위에 제 2 레지스트를 형성하고, 반사 방지막, 제 1 절연막, 및 게이트 절연막을 선택적으로 에칭하여 절연 표면의 일부 및 산화물 반도체막의 일부를 노출시키고, 노출된 절연 표면, 노출된 산화물 반도체막, 및 반사 방지막 위에 제 2 도전막을 형성하고, 제 2 도전막 위에 제 2 절연막을 형성하고, 제 1 절연막이 노출되도록 제 2 절연막의 일부, 제 2 도전막의 일부, 및 반사 방지막에 제거 처리를 하고, 제거 처리된 제 2 도전막을 가공하여 소스 전극 및 드레인 전극을 형성하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 형태는 절연 표면 위에 산화물 반도체막을 형성하고, 산화물 반도체막을 덮도록 게이트 절연막을 형성하고, 산화물 반도체막과 중첩된 게이트 절연막 위에 제 1 도전막을 형성하고, 제 1 도전막 위에 하드 마스크막을 형성하고, 전자 빔 노광을 실시함으로써 하드 마스크막 위에 제 1 레지스트를 형성하고, 하드 마스크막을 선택적으로 에칭하고, 에칭된 하드 마스크막을 마스크로서 사용하여 제 1 도전막을 선택적으로 에칭하여 게이트 전극을 형성하고, 불순물을 첨가하여 자기 정합적으로 산화물 반도체막 내의 게이트 전극과 중첩된 영역에 채널 형성 영역, 및 채널 형성 영역을 끼우도록 산화물 반도체막 내에 제 1 저저항 영역 및 제 2 저저항 영역을 각각 형성하고, 게이트 절연막 및 게이트 전극 위에 제 1 절연막을 형성하고, 게이트 전극이 노출되지 않도록 제 1 절연막의 일부에 제거 처리를 하고, 제거 처리된 제 1 절연막 위에 반사 방지막을 형성하고, 전자 빔 노광을 실시함으로써 채널 형성 영역, 제 1 저저항 영역, 및 제 2 저저항 영역과 중첩된 반사 방지막 위에 제 2 레지스트를 형성하고, 반사 방지막, 제 1 절연막 및 게이트 절연막을 선택적으로 에칭하여 절연 표면의 일부, 제 1 저저항 영역의 일부, 및 제 2 저저항 영역의 일부를 노출시키고, 노출된 절연 표면, 노출된 제 1 저저항 영역, 노출된 제 2 저저항 영역, 및 반사 방지막 위에 제 2 도전막을 형성하고, 제 2 도전막 위에 제 2 절연막을 형성하고, 제 1 절연막이 노출되도록 제 2 절연막의 일부, 제 2 도전막의 일부, 및 반사 방지막에 제거 처리를 하고, 제거 처리된 제 2 도전막을 가공하여 소스 전극 및 드레인 전극을 형성하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 형태는 상기 제작 방법에서 화학적 기계 연마에 의하여 제거 처리하는 것이 바람직하다.
또한, 본 발명의 다른 일 형태는 상기 제작 방법에서 하드 마스크막은 질화 산화 실리콘막과 비정질 실리콘막의 적층막, 또는 산화 실리콘막과 비정질 실리콘막의 적층막이면 바람직하다.
또한, 본 발명의 다른 일 형태는 상기 제작 방법에서 반사 방지막을 형성한 후 또 제 2 레지스트를 형성하기 전에 제 2 하드 마스크막을 형성하고, 제 2 하드 마스크막은 질화 산화 실리콘막과 비정질 실리콘막의 적층막, 또는 산화 실리콘막과 비정질 실리콘막의 적층막이면 바람직하다.
또한, 본 발명의 다른 일 형태는 상기 제작 방법에서 산화물 반도체막의 채널 길이는 전자 빔 노광에 의하여 결정된다.
또한, 상기 산화물 반도체막은 구리, 알루미늄, 염소 등의 불순물이 거의 함유되지 않아 고순도화된 것이 바람직하다. 트랜지스터의 제작 공정에서 이들 불순물이 혼입되거나 또는 산화물 반도체막 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하고, 산화물 반도체막 표면에 불순물이 부착된 경우에는, 옥살산이나 희불산 등에 폭로하거나 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 함으로써 산화물 반도체막 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는, 산화물 반도체막의 구리 농도는 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체막의 알루미늄 농도는 1×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체막의 염소 농도는 2×1018atoms/cm3 이하로 한다.
또한, 산화물 반도체막은 성막된 직후에 화학량론적 조성보다 산소가 많은 과포화 상태로 하는 것이 바람직하다. 예를 들어 스퍼터링법을 사용하여 산화물 반도체막을 형성하는 경우에는, 성막 가스에서 산소가 차지하는 비율이 많은 조건으로 형성하는 것이 바람직하고, 특히 산소 분위기(산소 가스 100%)하에서 형성하는 것이 바람직하다. 성막 가스에서 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100%의 분위기하에서 형성하면, 예를 들어 성막 온도가 300℃ 이상인 경우에도 막으로부터 Zn가 방출되는 것을 억제할 수 있다.
산화물 반도체막은 수소 등의 불순물이 충분히 제거됨으로써 또는 충분히 산소가 공급되어 산소 과포화 상태가 됨으로써 고순도화된 것이 바람직하다. 구체적으로는 산화물 반도체막의 수소 농도가 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체막 내의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 또한, 충분한 산소를 공급하여 산소 과포화 상태로 하기 위하여 산화물 반도체막을 덮도록 산화물 반도체막과 접촉된 과잉 산소를 함유한 절연막(SiOx 등)을 형성한다.
과잉 산소를 함유한 절연막으로서 플라즈마 CVD법이나 스퍼터링법을 사용하여 적절히 설정되는 성막 조건하에서 막 내에 산소를 많이 함유시킨 SiOx막이나 산화 질화 실리콘막을 사용한다. 또한, 많은 과잉 산소를 절연막에 함유시키고자 하는 경우에는, 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의하여 산소를 첨가한다.
과잉 산소를 함유한 절연막의 수소 농도가 7.2×1020atoms/cm3 이상인 경우에는, 트랜지스터의 초기 특성의 편차의 증대, 채널 길이 의존성의 증대, 또한, BT 스트레스 시험에 의하여 크게 열화되기 때문에 과잉 산소를 함유한 절연막의 수소 농도는 7.2×1020atoms/cm3 미만으로 한다. 즉, 산화물 반도체막의 수소 농도는 5×1019atoms/cm3 이하로 하고 또 과잉 산소를 함유한 절연막의 수소 농도는 7.2×1020atoms/cm3 미만으로 하는 것이 바람직하다.
또한, 산화물 반도체막을 덮고 또 과잉 산소를 함유한 절연막의 외측에 배치되도록 산화물 반도체막의 산소의 방출을 억제하는 블로킹막(AlOx 등)을 형성하면 바람직하다.
과잉 산소를 함유한 절연막 또는 블로킹막으로 산화물 반도체막을 덮음으로써 산화물 반도체막에 함유되는 산소가 화학량론적 조성보다 많은 과포화 상태가 되도록 할 수 있다. 예를 들어 산화물 반도체막의 화학량론적 조성이 In:Ga:Zn:O=1:1:1:4[원자수비]인 경우에는, IGZO에 함유된 산소의 원자수비는 4보다 많다.
미세한 구조를 가지면서 높은 전기 특성을 갖는 트랜지스터를 수율 좋게 제공할 수 있다.
또한, 채널 길이가 짧은 미세한 트랜지스터를 실현하고, 회로의 동작 속도를 고속화하고, 소비 전력을 저감시킬 수 있다
또한, 상기 트랜지스터를 포함한 반도체 장치에서도 고성능화, 고신뢰성화, 및 고생산화를 달성할 수 있다.
도 1a는 본 발명의 일 형태인 반도체 장치를 도시한 평면도이고, 도 1b는 단면도.
도 2a 내지 도 2d는 본 발명의 일 형태인 반도체 장치의 제작 공정을 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 일 형태인 반도체 장치의 제작 공정을 도시한 단면도.
도 4a 내지 도 4d는 본 발명의 일 형태인 반도체 장치의 제작 공정을 도시한 단면도.
도 5a는 본 발명의 일 형태인 반도체 장치를 도시한 평면도이고, 도 5b는 단면도.
도 6a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 6b는 평면도이고, 도 6c는 회로도.
도 7a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 7b는 사시도.
도 8a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 8b는 평면도.
도 9a 및 도 9b는 반도체 장치의 일 형태를 도시한 회로도.
도 10은 반도체 장치의 일 형태를 도시한 블록도.
도 11은 반도체 장치의 일 형태를 도시한 블록도.
도 12는 반도체 장치의 일 형태를 도시한 블록도.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태에 기재된 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서 같은 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않은 경우가 있다. 또한, 편의상 절연막을 상면도에 도시하지 않은 경우가 있다.
또한, 본 명세서 등에서 “위”나 “아래”라는 용어는 구성 요소의 위치 관계가 “바로 위” 또는 “바로 아래”인 것을 한정하는 것은 아니다. 예를 들어 "게이트 절연막 위의 게이트 전극" 이라는 표현은 게이트 절연막과 게이트 전극 사이에 다른 구성 요소를 포함하는 경우를 제외하지 않는다.
또한, 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어 “전극”은 “배선”의 일부로서 사용될 수 있고, 또한, 그 반대도 마찬가지다. 또한, "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되는 경우 등도 포함된다.
또한, "소스"나 "드레인"의 기능은 다른 극성의 트랜지스터를 채용하는 경우나 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 그러므로, 본 명세서 등에서는 "소스"나 "드레인"이라는 용어는 바꾸어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 "전기적으로 접속"이라는 표현에는 "어떤 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서, "어떤 전기적 작용을 갖는 것"은 접속 대상간에서 전기 신호를 주고 받을 수 있는 것이면 특별히 제한을 받지 않는다.
예를 들어 "어떤 전기적 작용을 갖는 것"에는 전극이나 배선 등이 포함된다.
또한, 이하의 설명에서 사용되는 제 1, 제 2 등의 서수사는 설명의 편의상 붙인 것이며, 그 개수를 한정하는 것은 아니다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 1a 내지 도 4d를 사용하여 설명한다.
트랜지스터(450)의 평면도 및 단면도를 각각 도 1a 및 도 1b에 도시하였다. 도 1a는 평면도이고, 도 1b는 도 1a의 A-B 단면을 따라 절단한 단면도다. 또한, 도 1a에서는 복잡화를 피하기 위하여 트랜지스터(450)의 구성 요소의 일부(예를 들어 하지 절연막(432) 등)를 생략하였다.
<본 실시형태에 따른 반도체 장치의 구성>
도 1a 및 도 1b는 본 실시형태의 방법으로 제작된 반도체 장치의 구성예다. 도 1a 및 도 1b에 도시된 트랜지스터(450)는 절연 표면을 갖는 기판(400) 위에 형성된 하지 절연막(432)과, 하지 절연막(432) 위의 채널 형성 영역(403c), 및 채널 형성 영역(403c)을 끼우는 저저항 영역(403a) 및 저저항 영역(403b)을 포함한 산화물 반도체막(403)과, 산화물 반도체막(403) 위의 게이트 절연막(412a)과, 게이트 절연막(412a) 위의, 채널 형성 영역(403c)과 중첩된 게이트 전극(401a)과, 게이트 절연막(412a) 및 게이트 전극(401a) 위의 절연막(415b)과, 하지 절연막(432)의 일부 및 저저항 영역(403a)의 일부와 중첩된 소스 전극(405a)과, 하지 절연막(432)의 일부 및 저저항 영역(403b)의 일부와 중첩된 드레인 전극(405b)과, 소스 전극(405a) 및 드레인 전극(405b) 위의 절연막(425a)을 포함한다.
절연막(415b)을 게이트 전극(401a)에 형성함으로써 게이트 전극 영역의 높이를 높게 하면서 게이트 전극(401a) 측면에 사이드 월 절연막을 형성할 수 있다. 이로써, 소스 전극 및 드레인 전극이 되는 도전막의 일부를 제거(연마) 처리할 때 소스 전극(405a) 및 드레인 전극(405b)의 분리를 간편하게 할 수 있다.
또한, 전자 빔 노광에 의하여 게이트 전극(401a)의 채널 길이 방향의 길이를 결정할 수 있다. 여기서, 게이트 전극(401a)이 형성된 영역과 중첩된 산화물 반도체막(403)은 트랜지스터의 채널 형성 영역이 된다. 즉, 전자 빔 노광에 의하여 채널 길이를 결정할 수 있으므로 채널 길이가 작은 트랜지스터를 제작할 수 있다.
또한, 소스 전극(405a) 및 드레인 전극(405b)은 노출된 산화물 반도체막(403)의 상면 및 절연막(415b)과 접촉하도록 형성되어 있다. 따라서, 소스 전극(405a)(또는 드레인 전극(405b))과 산화물 반도체막(403)이 접촉된 영역(콘택트 영역)과 게이트 전극(401a) 사이의 거리 L1은 전자 빔 노광에 의하여 결정할 수 있으므로, 소스 전극(405a)(또는 드레인 전극(405b))과 산화물 반도체막(403)이 접촉된 영역(콘택트 영역)과 게이트 전극(401a) 사이의 저항이 감소되어 트랜지스터(450)의 온 특성을 향상시킬 수 있다.
<본 실시형태에 따른 반도체 장치의 제작 방법>
트랜지스터(450)의 제작 방법에 대하여 도 2a 내지 도 4d를 사용하여 설명한다.
우선, 기판(400) 위에 하지 절연막(432)을 형성하고, 하지 절연막(432) 위에 산화물 반도체막(403)을 형성한다(도 2a 참조).
기판(400)으로서 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료를 사용한다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon On Insulators) 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 사용하여도 좋다.
하지 절연막(432)으로서는 플라즈마 CVD법 또는 스퍼터링법을 사용하여, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막 중에서 선택된 1층 또는 이들의 적층막을 50nm 이상 2μm 이하의 막 두께로 사용한다. 하지 절연막(432)에 의하여 기판(400) 측으로부터 불순물이 침입하는 것을 억제할 수 있다. 또한, 하지 절연막(432)이 불필요한 경우에는 예를 들어 기판(400)의 표면에 흡착된 수분 및 기판(400)에 함유된 수분이 적은 경우에는 하지 절연막(432)을 형성하지 않는 구성으로 하여도 좋다.
하지 절연막(432)으로서 가열 처리됨으로써 산소를 방출하는 절연막을 사용하는 것이 바람직하다.
"가열 처리됨으로써 산소를 방출한다"고 기재하는 경우에는, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1019atoms/cm3 이상, 더 바람직하게는 1.0×1020atoms/cm3 이상, 더욱 바람직하게는 3.0×1020atoms/cm3 이상인 것을 뜻한다.
여기서, TDS 분석을 사용하여 산소 원자로 환산한 산소 방출량을 측정하는 방법에 대하여 이하에 설명한다.
TDS 분석에서의 기체의 방출량은 스펙트럼의 적분값에 비례한다. 따라서, 측정된 스펙트럼의 적분값과 표준 시료의 기준값의 비율에 의하여 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란 소정의 원자 밀도를 갖는 시료의, 스펙트럼의 적분값에 대한 원자 밀도의 비율이다.
예를 들어 표준 시료인 소정 밀도의 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과에 의거하여 절연막의 산소 분자의 방출량(NO2)은 수학식 1로 계산할 수 있다. 여기서, TDS 분석에 의하여 얻어지는 질량/전하비(M/z)가 32로 검출되는 모든 스펙트럼이 산소 분자에서 유래한다고 가정한다. M/z가 32인 가스로서 이 외 CH3OH가 있지만, 존재할 가능성이 낮기 때문에 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 M/z가 17인 산소 원자 및 M/z가 18인 산소 원자를 함유한 산소 분자도 자연계에서 존재하는 비율이 매우 적기 때문에 고려하지 않는다.
[수학식 1]
Figure pat00001
NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 TDS 분석하였을 때의 표준 시료의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 TDS 분석하였을 때의 절연막의 스펙트럼의 적분값이다. α는 TDS 분석에서의 스펙트럼 강도에 영향을 미치는 계수다. 수학식 1의 자세한 내용에 관해서는 일본국 특개평6-275697호 공보를 참조한다. 또한, 상기 절연막의 산소의 방출량은 승온 탈리 분석 장치 EMD-WA1000S/W(ESCO, Ltd. 제작)를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정한다.
또한, TDS 분석에서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기 α는 산소 분자의 이온화율을 포함하기 때문에 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
또한, 본 명세서에서 산화 질화 실리콘 등의 "산화 질화물"이란 질소보다 산소의 함유량이 많은 것을 가리킨다.
또한, 본 명세서에서 질화 산화 실리콘 등의 "질화 산화물"이란 산소보다 질소의 함유량이 많은 것을 가리킨다.
또한, 기판(400)과 하지 절연막(432) 사이에 산화 알루미늄막을 형성하면 바람직하다. 특히, 막 밀도가 3.2g/cm3 이상, 더 바람직하게는 3.6g/cm3 이상인 산화 알루미늄막을 사용하면 좋다. 산화 알루미늄막의 막 두께는 30nm 이상 150nm 이하, 바람직하게는 50nm 이상 100nm 이하이면 좋다. 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 물이나 수소가 산화물 반도체막으로 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막(403)으로부터 산소가 빠져나가는 것을 억제할 수 있다.
650℃ 이하의 온도로 가열 처리함으로써 하지 절연막(432)으로부터 수소나 물을 제거하는 것이 바람직하다.
산화물 반도체막(403)은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. 또한, 산화물 반도체막(403)은 복수의 기판 표면이 스퍼터링 타깃 표면에 대하여 대략 수직으로 고정된 상태에서 막을 형성하는 스퍼터링 장치를 사용하여 형성하여도 좋다. 본 실시형태에서는 산화물 반도체막(403)은 에칭 처리에 의하여 섬 형상으로 형성되지만, 이것에 한정되지 않는다.
산화물 반도체막(403)을 형성할 때 산화물 반도체막(403)에 함유된 수소 농도를 가능한 한 저감시키는 것이 바람직하다. 산화물 반도체막(403)에 함유된 수소 농도를 저감시키기 위해서는 예를 들어 스퍼터링법을 사용하여 형성하는 경우에는 스퍼터링 장치의 성막실 내에 공급하는 가스로서 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 사용하는 것이 바람직하다.
또한, 성막실 내의 잔류 수분을 제거하면서 수소 및 물 등이 제거된 가스를 도입하여 성막함으로써, 형성된 산화물 반도체막(403)에 함유된 수소 농도를 저감시킬 수 있다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩이 구비된 것이라도 좋다. 크라이오 펌프는 예를 들어 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등의 배기 능력이 높기 때문에 크라이오 펌프를 사용하여 배기한 성막실에서 형성한 산화물 반도체막(403)에 함유된 불순물의 농도를 저감시킬 수 있다.
또한, 산화물 반도체막(403)을 스퍼터링법을 사용하여 형성하는 경우에는, 성막에 사용하는 금속 산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 하는 것이 바람직하다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 치밀한 산화물 반도체막(403)을 형성할 수 있기 때문이다.
산화물 반도체막(403)의 재료는 예를 들어 In-M-Zn-O계 재료를 사용하면 좋다. 여기서, 금속 원소 M은 산소와의 결합 에너지가 In 및 Zn보다 높은 원소다. 또는, In-M-Zn-O계 재료로부터 산소가 탈리되는 것을 억제하는 기능을 갖는 원소다. 금속 원소 M의 작용에 의하여 산화물 반도체막의 산소 결손의 생성이 억제된다. 그러므로 산소 결손에 기인한 트랜지스터의 전기 특성의 변동을 저감시킬 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
금속 원소 M은 구체적으로는 Al, Sc, Ti, V, Cr, Ｍn, Fe, Co, Ni, Ga, Y, Zr, Nb, Mo, Sn, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, 또는 W으로 하면 좋고, 바람직하게는 Al, Ti, Ga, Y, Zr, Ce, 또는 Hf으로 한다. 금속 원소 M은 상기 원소 중 1종류 또는 2종류 이상 선택하면 좋다. 또한, 금속 원소 M 대신에 Si이나 Ge을 사용할 수도 있다.
여기서, In-M-Zn-O계 재료로 나타내어지는 산화물 반도체막은 In의 농도가 높을수록 캐리어 이동도 및 캐리어 밀도가 높아진다. 결과적으로 In의 농도가 높을수록 도전율이 높은 산화물 반도체가 된다.
산화물 반도체막(403)은 단층 구조와 적층 구조의 어느 쪽을 가져도 좋다. 또한, 산화물 반도체막(403)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질(어모퍼스라고도 함)일 수도 있다.
또한, 본 실시형태에서는 산화물 반도체막(403)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의한 관찰상에서는 CAAC-OS막에 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그래서, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고 또 ab면에 수직인 방향으로부터 보면 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보면 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 어느 하나의 결정부의 a축 및 b축의 방향이 다른 결정부의 a축 및 b축의 방향과 달라도 좋다. 본 명세서에서 단순히 "수직"이라고 기재한 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재한 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어 CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 이 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향을 향한다. 막을 형성함으로써, 또는 막을 형성한 후에 가열 처리 등의 결정화 처리를 함으로써 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
CAAC-OS막은 예를 들어 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하고, 스퍼터링법에 의하여 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 ab면으로부터 벽개(劈開)되어 ab면에 평행한 면을 갖는 평판 형상 스퍼터링 입자 또는 펠릿(pellet) 형상 스퍼터링 입자로서 박리될 수 있다. 이 경우에는, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달됨으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때 불순물이 혼입되는 것을 저감시킴으로써, 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등) 농도를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때의 기판의 가열 온도를 높임으로써, 기판에 도달된 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판의 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판의 가열 온도를 높임으로써, 평판 형상 스퍼터링 입자가 기판에 도달된 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소의 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때의 플라즈마 대미지를 경감시키는 것이 바람직하다. 성막 가스 중의 산소의 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서 In-Ga-Zn계 산화물 타깃에 대하여 이하에 기재한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol비로 혼합하고, 가압 처리한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써 다결정인 In-Ga-Zn계 산화물 타깃으로 한다. 또한, X, Y, 및 Z는 임의의 양수다. 여기서, 소정의 mol비는 예를 들어 InOX 분말, GaOY 분말, 및 ZnOZ 분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류 및 이들을 혼합하는 mol비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또한, 산화물 반도체막은 성막 직후에 화학량론적 조성보다 산소가 많은 과포화 상태로 하는 것이 바람직하다. 예를 들어 스퍼터링법을 사용하여 산화물 반도체막을 형성하는 경우에는, 성막 가스에서 산소가 차지하는 비율이 많은 조건으로 형성하는 것이 바람직하고, 특히 산소 분위기(산소 가스 100%)하에서 형성하는 것이 바람직하다. 성막 가스에서 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100%의 분위기하에서 형성하면, 예를 들어 성막 온도가 300℃ 이상인 경우에도 막으로부터 Zn이 방출되는 것을 억제할 수 있다.
또한, 산화물 반도체막은 구리, 알루미늄, 염소 등의 불순물이 거의 함유되지 않아 고순도화된 것이 바람직하다. 트랜지스터의 제작 공정에서 이들 불순물이 혼입되거나 또는 산화물 반도체막 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하고, 산화물 반도체막 표면에 불순물이 부착된 경우에는, 옥살산이나 희불산 등에 폭로하거나 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 함으로써 산화물 반도체막 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는, 산화물 반도체막의 구리 농도는 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체막의 알루미늄 농도는 1×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체막의 염소 농도는 2×1018atoms/cm3 이하로 한다.
산화물 반도체막은 수소 등의 불순물이 충분히 제거됨으로써 또는 충분히 산소가 공급되어 산소 과포화 상태가 됨으로써 고순도화된 것이 바람직하다. 구체적으로는 산화물 반도체막의 수소 농도가 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체막 내의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 또한, 충분한 산소를 공급하여 산소 과포화 상태로 하기 위하여 산화물 반도체막을 덮도록 산화물 반도체막과 접촉된 과잉 산소를 함유한 절연막(SiOx 등)을 형성한다.
다음에, 하지 절연막(432) 및 산화물 반도체막(403) 위에 게이트 절연막(412)을 형성한다(도 2b 참조). 또한, 게이트 절연막(412)은 적어도 이후 형성되는 게이트 전극(401a)과 산화물 반도체막(403) 사이에 있으면 좋다.
게이트 절연막(412)은 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 지르코늄, 산화 이트륨, 산화 하프늄, 산화 란탄, 산화 네오디뮴, 산화 탄탈, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘 등의 재료를 사용하여 형성할 수 있다.
게이트 절연막(412)으로서 250℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하의 온도로 가열 처리됨으로써 산소를 방출하는 절연막을 사용하여도 좋다.
산화물 반도체막을 사용한 트랜지스터에서 산화물 반도체막 내의 산소 결손은 도너가 되기 때문에 트랜지스터의 문턱 전압을 마이너스 방향으로 시프트시킬 요인이 된다. 또한, 게이트 절연막과 산화물 반도체막의 계면에서의 산소 결손은 트랜지스터의 동작 등에 기인하여 전하를 포획하기 때문에 트랜지스터의 전기 특성을 변동시킬 요인이 된다. 따라서, 산화물 반도체막 내 및 산화물 반도체막과 게이트 절연막의 계면에서의 산소 결손을 저감시키는 것은 산화물 반도체막을 사용한 트랜지스터의 전기 특성을 안정화시키고 또 신뢰성을 향상시키는 것으로 이어진다. 따라서, 게이트 절연막으로부터 산소가 방출되면, 산화물 반도체막 내 및 산화물 반도체막과 게이트 절연막 계면에서의 산소 결손을 저감시킬 수 있다.
다음에, 게이트 절연막(412)이 형성된 기판(400)에 수분이나 수소 등을 제거하기 위한 가열 처리를 하여도 좋다.
또한, 가열 처리로서는 전기로(electric furnace) 또는 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의하여 피처리물을 가열하는 장치를 사용할 수 있다. 예를 들어 LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방사되는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온 가스를 사용하여 가열 처리하는 장치다. 고온 가스로서는 아르곤 등의 희가스, 또는 질소와 같이 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어 가열 처리로서 가열된 불활성 가스 분위기하에 피처리물을 투입하고 수분간 가열한 후 상기 불활성 가스 분위기로부터 피처리물을 꺼내는 GRTA 처리를 하여도 좋다. GRTA 처리를 사용하면 단시간에 고온 가열 처리를 할 수 있게 된다. 또한, 피처리물의 내열 온도를 넘는 온도 조건이라도 적용할 수 있다. 또한, 처리 도중에 불활성 가스를 산소를 함유한 가스로 전환하여도 좋다. 산소를 함유한 분위기하에서 가열 처리함으로써 막 내의 결함 밀도를 저감시킬 수 있다.
또한, 불활성 가스 분위기로서는 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 수분이나 수소 등이 함유되지 않은 분위기를 적용하는 것이 바람직하다. 예를 들어 가열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
기판(400)으로서 마더 유리를 사용한 경우에는, 처리 온도가 높고 처리 시간이 길면 마더 유리가 대폭으로 수축되기 때문에, 가열 처리 온도는 200℃ 이상 450℃ 이하가 바람직하고, 250℃ 이상 350℃ 이하가 더 바람직하다.
또한, 가열 처리함으로써 게이트 절연막(412) 내의 수분이나 수소 등의 불순물을 제거할 수 있다. 또한, 상기 가열 처리에 의하여 막 내의 결함 밀도를 저감시킬 수 있다. 게이트 절연막(412) 내의 불순물 또는 결함 밀도가 저감됨으로써, 트랜지스터의 전기 특성이 향상되고 트랜지스터의 동작으로 인한 전기 특성의 변동을 억제할 수 있다.
그런데, 상술한 가열 처리에는 수분이나 수소 등을 제거하는 효과가 있기 때문에, 상기 가열 처리를 탈수화 처리나 탈수소화 처리 등이라고 부를 수도 있다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리는 1번으로 한정되지 않고 여러 번 실시하여도 좋다.
다음에, 게이트 절연막(412) 위에 도전막(401)을 형성한다(도 2b 참조).
도전막(401)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, 및 W 중 1종류 이상을 함유한 단체, 질화물, 산화물, 또는 합금을 단층으로 또는 적층하여 사용하면 좋다. 또는, 적어도 In 및 Zn을 함유한 산화물 또는 산질화물을 사용하여도 좋다. 예를 들어 In-Ga-Zn-O-N계 재료 등을 사용하면 좋다. 본 실시형태에서는 막 두께가 30nm인 질화 탄탈막 위에 막 두께가 200nm인 텅스텐막을 형성한다.
또한, 이후 전자 빔 노광에 의하여 형성되는 레지스트 마스크는 얇기 때문에 도전막(401)의 패턴 형성이 어려운 경우가 있다. 따라서, 도전막(401) 위에 하드 마스크막(408)을 형성하고, 하드 마스크막(408) 위에 하드 마스크막(409)을 형성하고, 상기 하드 마스크막들을 마스크로서 사용한다(도 2b 참조).
도전막(401)을 에칭할 때 하드 마스크막(408)을 마스크로서 사용하기 때문에, 하드 마스크막(408)은 도전막(401)을 에칭하는 조건하에서 에칭되기 어려운 막인 것이 바람직하다. 하드 마스크막(408)에는 산화 실리콘막 또는 질화 산화 실리콘막을 사용하는 것이 바람직하다.
또한, 하드 마스크막(408)을 에칭할 때 하드 마스크막(409)을 마스크로서 사용하기 때문에 하드 마스크막(409)은 하드 마스크막(408)을 에칭하는 조건하에서 에칭되기 어려운 막인 것이 바람직하다. 하드 마스크막(409)에는 비정질 실리콘막을 사용하는 것이 바람직하다.
하드 마스크막(409)은 전자 빔 노광에 의하여 형성되는 레지스트 마스크에 대한 에칭 선택비가 높으므로 레지스트 마스크가 얇은 경우에도 패턴 형성을 용이하게 할 수 있다. 또한, 하드 마스크막(409)에 대한 하드 마스크막(408)의 에칭 선택비가 높고 또 하드 마스크막(408)에 대한 도전막(401)(본 실시형태에서는 위층의 텅스텐막)의 에칭 선택비가 높으므로, 위층의 패턴 형성된 막을 마스크로서 사용함으로써 아래 층의 패턴 형성을 용이하게 할 수 있다.
다음에, 하드 마스크막(409) 위에 레지스트를 형성하고, 상기 레지스트에 전자 빔 노광을 실시하여 레지스트 마스크(420)를 형성한다(도 2b 참조).
전자 빔을 조사할 수 있는 전자 빔 묘화 장치에서 예를 들어 가속 전압이 5kV 내지 50kV인 것이 바람직하다. 또한, 전류 강도는 5×10-12A 내지 1×10-11A인 것이 바람직하다. 또한, 최소 빔 직경은 2nm 이하인 것이 바람직하다. 또한, 제작할 수 있는 패턴의 최소 선폭이 8nm 이하인 것이 바람직하다.
상기 조건을 사용함으로써 예를 들어 레지스트 마스크(420)의 폭을 1nm 이상 30nm 이하, 바람직하게는 20nm 이하, 더 바람직하게는 8nm 이하로 할 수 있다.
또한, 전자 빔 노광을 실시할 때는 레지스트 마스크(420)는 가능한 한 얇은 것이 바람직하다. 레지스트 마스크(420)를 얇게 하는 경우에는, 피형성면의 요철을 가능한 한 평탄하게 하는 것이 바람직하다. 본 실시형태의 반도체 장치의 제작 방법에서는 하지 절연막(432) 등에 CMP 처리 등의 연마 처리, 에칭(드라이 에칭, 웨트 에칭) 처리, 플라즈마 처리 등의 평탄화 처리를 실시함으로써 하지 절연막(432) 등에 기인한 요철이 저감되기 때문에 레지스트 마스크를 얇게 할 수 있다. 이로써, 전자 빔 노광이 용이하게 된다.
다음에, 하드 마스크막(409)을 선택적으로 에칭하여 하드 마스크막(409a)을 형성한다(도 2c 참조). 또한, 에칭 후에 레지스트 마스크(420)를 제거한다. 본 실시형태에서는 레지스트 마스크(420)를 제거하지만, 이것에 한정되지 않는다. 레지스트 마스크(420)는 거의 소실되기 때문에 그대로 남겨도 좋다.
다음에, 하드 마스크막(409a)을 마스크로서 사용하여 하드 마스크막(408)을 선택적으로 에칭함으로써 하드 마스크막(408a)을 형성한다(도 2d 참조). 또한, 에칭 후에 하드 마스크막(409a)을 제거한다. 하드 마스크막(409a)도 레지스트 마스크(420)와 마찬가지로 제거하지 않고 그대로 남겨도 좋다.
다음에, 하드 마스크막(408a)을 마스크로서 사용하여 도전막(401)을 에칭함으로써 게이트 전극(401a)을 형성한다(도 3a 참조). 또한, 에칭 후에 하드 마스크막(408a)을 제거하여도 좋다. 여기서, 상부에 게이트 전극(401a)이 형성된 산화물 반도체막(403)의 영역은 이후 트랜지스터(450)의 채널 형성 영역이 된다. 전자 빔 노광에 의하여 채널 길이 L을 결정할 수 있으므로, 채널 길이가 작은, 예를 들어 채널 길이가 1nm 이상 30nm 이하인, 트랜지스터를 제작할 수 있다.
다음에, 게이트 전극(401a)을 마스크로서 사용하여 산화물 반도체막(403)에 불순물(421)을 첨가하는 처리를 함으로써 자기 정합적으로 저저항 영역(403a), 저저항 영역(403b), 및 채널 형성 영역(403c)을 형성하여도 좋다(도 3a 참조).
첨가하는 불순물(421)은 인, 붕소, 질소, 비소, 아르곤, 알루미늄, 인듐, 또는 이들을 함유한 분자 이온 등이 있다. 또한, 산화물 반도체막(403)에 불순물(421)을 첨가하는 방법으로서 이온 도핑법 또는 이온 임플랜테이션법을 사용할 수 있다.
또한, 산화물 반도체막(403)에 불순물(421)을 첨가하는 처리는 여러 번 실시하여도 좋다. 산화물 반도체막(403)에 불순물(421)을 첨가하는 처리를 여러 번 실시하는 경우에는, 불순물(421)은 모든 처리에서 동일하여도 좋고, 처리마다 바꾸어도 좋다.
또한, 불순물(421)의 도즈량은 1×1013ions/cm2 내지 5×1016ions/cm2로 하는 것이 바람직하다. 또한, 불순물로서 인을 첨가하는 경우에는, 가속 전압을 0.5kV 내지 80kV로 하는 것이 바람직하다. 본 실시형태에서는 이온 임플랜테이션법을 사용하여 가속 전압 30kV, 도즈량 1.0×1015ions/cm2의 조건으로 산화물 반도체막(403)에 불순물(421)로서 인을 첨가한다.
또한, 저저항 영역(403a) 및 저저항 영역(403b)은 채널 형성 영역(403c)보다 불순물 농도가 높다. 불순물 농도를 높게 함으로써 산화물 반도체막 내의 캐리어 밀도가 증가되어 소스 전극 및 드레인 전극과 산화물 반도체막 사이의 콘택트 저항이 낮게 되기 때문에 소스 전극 및 드레인 전극과 산화물 반도체막 사이에서 양호한 오믹 콘택트를 가질 수 있다.
다음에, 게이트 절연막(412) 및 게이트 전극(401a) 위에 절연막(415)을 형성한다(도 3b 참조).
절연막(415)은 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 지르코늄, 산화 이트륨, 산화 하프늄, 산화 란탄, 산화 네오디뮴, 산화 탄탈, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘 등의 재료를 사용하여 형성할 수 있다. 절연막(415)은 단층 구조와 적층 구조의 어느 쪽을 가져도 좋다.
또한, 게이트 절연막(412) 및 게이트 전극(401a)과 접촉된 절연막(415)에 산화 알루미늄막을 형성하면 바람직하다. 특히, 막 밀도가 3.2g/cm3 이상, 더 바람직하게는 3.6g/cm3 이상인 산화 알루미늄막을 사용하면 좋다. 산화 알루미늄막의 막 두께는 30nm 이상 150nm 이하, 바람직하게는 50nm 이상 100nm 이하이면 좋다. 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 물이나 수소가 산화물 반도체막으로 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막(403)으로부터 산소가 빠져나가는 것을 억제할 수 있다.
다음에, 게이트 전극(401a)이 노출되지 않도록 절연막(415)의 일부에 제거(연마) 처리를 하여 절연막(415a)을 형성한다(도 3c 참조). 본 실시형태에서는 게이트 전극(401a) 위에 절연막(415a)이 막 두께 100nm로 형성되도록 제거 처리를 한다.
제거 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing: CMP) 처리를 사용하는 것이 바람직하다.
또한, 본 실시형태에서는 제거 처리에 CMP 처리를 사용하지만, 다른 제거 처리를 사용하여도 좋다. 또는, CMP 처리 등의 연마 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합하여도 좋다. 제거 처리에 에칭 처리나 플라즈마 처리 등을 조합하는 경우에는, 공정 순서는 특별히 한정되지 않고, 절연막(415)의 재료, 막 두께, 및 표면의 요철 상태에 따라 적절히 설정하면 좋다. 또한, CMP 처리를 사용하여 절연막(415)의 대부분을 제거하고 남은 절연막(415)을 드라이 에칭 처리로 제거하여도 좋다.
또한, CMP 처리는 1번만 실시하여도 좋고, 여러 번 실시하여도 좋다. 여러 번 나누어 CMP 처리를 실시하는 경우에는, 높은 연마 레이트를 갖는 1차 연마를 실시한 후, 낮은 연마 레이트를 갖는 마무리 연마를 실시하는 것이 바람직하다. 이와 같이 연마 레이트가 서로 다른 연마를 조합함으로써 절연막(415)의 표면의 평탄성을 더 향상시킬 수 있다.
상술한 바와 같은 구성으로 함으로써 게이트 전극 영역의 높이를 절연막(415a)으로 높게 할 수 있고, 이후 게이트 전극(401a) 측면에 사이드 월 절연막을 형성함으로써 소스 전극 및 드레인 전극의 분리를 간편하게 할 수 있다.
다음에, 절연막(415a) 위에 반사 방지막(407)을 형성하고, 반사 방지막(407) 위에 레지스트를 형성하고, 상기 레지스트에 전자 빔 노광을 실시하여 저저항 영역(403a), 저저항 영역(403b), 및 채널 형성 영역(403c)과 중첩된 레지스트 마스크(430)를 선택적으로 형성한다(도 3d 참조).
반사 방지막(407)은 Al, Ti, Cr, Co, Zr, Mo, Ta, 및 W 중 1종류 이상을 함유한 단체, 질화물, 산화물, 또는 합금을 단층으로 또는 적층하여 사용하면 좋다. 또는, 적어도 In 및 Zn을 함유한 산화물 또는 산질화물을 사용하여도 좋다. 예를 들어 In-Ga-Zn-O-N계 재료 등을 사용하면 좋다. 본 실시형태에서는 반사 방지막(407)으로서 막 두께가 30nm인 텅스텐막을 형성한다.
반사 방지막(407)은 노광할 때 빛이 반사되지 않도록 또는 빛이 투과되지 않도록 레지스트 아래에 형성되어 있다. 레지스트 아래에 반사 방지막을 형성함으로써 노광/현상 후의 패턴 형성의 정밀도가 향상된다.
또한, 게이트 전극(401a)의 형성과 마찬가지로 반사 방지막(407) 위에 하드 마스크막(질화 산화 실리콘막 또는 산화 실리콘막 위에 비정질 실리콘막이 적층된 적층막)을 형성하는 것이 더 바람직하다. 이로써, 레지스트 마스크가 얇은 경우에도, 하드 마스크에 대한 반사 방지막의 에칭 선택비가 높기 때문에 위층의 패턴 형성된 막을 마스크로서 사용하여 아래 층의 패턴 형성을 용이하게 할 수 있다.
또한, 전자 빔 노광의 조건에 대해서는 상기 레지스트 마스크(420)의 조건을 참작할 수 있다.
다음에, 반사 방지막(407), 절연막(415a), 및 게이트 절연막(412)을 에칭하여 섬 형상 반사 방지막(407a), 섬 형상 절연막(415b), 및 섬 형상 게이트 절연막(412a)을 형성한다(도 4a 참조). 여기서, 도면에서 거리 L1은 전자 빔 노광에 의하여 결정할 수 있으므로, 이후 형성되는 소스 전극(405a)(또는 드레인 전극(405b))과 산화물 반도체막(403)이 접촉된 영역(콘택트 영역)과 게이트 전극(401a) 사이의 저항이 감소되어 트랜지스터(450)의 온 특성을 향상시킬 수 있다. 예를 들어 도면의 거리 L1이 30nm 이하인 트랜지스터를 제작할 수 있다.
다음에, 레지스트 마스크(430)를 제거하여 하지 절연막(432), 저저항 영역(403a), 저저항 영역(403b), 및 반사 방지막(407a) 위에 도전막(405)을 형성한다(도 4b 참조).
도전막(405)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, Ru, 및 W 중 1종류 이상을 함유한 단체, 질화물, 산화물, 또는 합금을 단층으로 또는 적층하여 사용하면 좋다. 또는, 적어도 In 및 Zn을 함유한 산화물 또는 산질화물을 사용하여도 좋다. 예를 들어 In-Ga-Zn-O-N계 재료 등을 사용하면 좋다. 본 실시형태에서는 막 두께가 30nm인 텅스텐막을 형성한다.
다음에, 도전막(405) 위에 절연막(425)을 형성한다(도 4c 참조).
절연막(425)은 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 지르코늄, 산화 이트륨, 산화 하프늄, 산화 란탄, 산화 네오디뮴, 산화 탄탈, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘 등의 재료를 사용하여 형성할 수 있다. 절연막(425)은 단층 구조와 적층 구조의 어느 쪽을 가져도 좋다.
또한, 도전막(405)과 접촉된 절연막(425)에 산화 알루미늄막을 형성하면 바람직하다. 특히, 막 밀도가 3.2g/cm3 이상, 더 바람직하게는 3.6g/cm3 이상인 산화 알루미늄막을 사용하면 좋다. 산화 알루미늄막의 막 두께는 30nm 이상 150nm 이하, 바람직하게는 50nm 이상 100nm 이하이면 좋다. 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 물이나 수소가 산화물 반도체막으로 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막(403)으로부터 산소가 빠져나가는 것을 억제할 수 있다.
다음에, 절연막(415b)이 노출되도록 절연막(425)의 일부, 도전막(405)의 일부, 및 반사 방지막(407a)에 제거(연마) 처리를 실시하고, 절연막(425) 및 도전막(405)을 가공하여 절연막(425a), 소스 전극(405a) 및 드레인 전극(405b)을 형성한다(도 4d 참조).
제거 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing: CMP) 처리를 사용하는 것이 바람직하다.
또한, 본 실시형태에서는 소스 전극(405a) 및 드레인 전극(405b)의 상면의 높이와 절연막(415b) 및 절연막(425a)의 상면의 높이는 실질적으로 일치되어 있다. 또한, 본 실시형태에서 "소스 전극(405a) 및 드레인 전극(405b)의 상면의 높이와 절연막(415b) 및 절연막(425a)의 상면의 높이가 실질적으로 일치되어 있다"란 소스 전극(405a) 및 드레인 전극(405b)의 상면의 높이와 절연막(415b) 및 절연막(425a)의 상면의 높이 사이의 차이가 게이트 전극 영역의 높이의 10% 이내이고 또 20nm 이하인 경우를 포함하는 것으로 한다. 이러한 구성으로 함으로써 이후의 공정(트랜지스터(450)를 갖는 반도체 장치나 전자 기기의 제작 공정 등)에서 형성되는 박막의 피복성을 향상시킬 수 있고, 얇은 막의 단절이나 배선의 단선을 억제할 수 있다. 예를 들어 소스 전극(405a) 및 드레인 전극(405b)과 절연막(415b) 및 절연막(425a) 사이에 단차(段差)가 있으면, 단차 부분을 덮는 막이나 배선이 단절되거나 단선되어 불량의 원인이 되지만, 소스 전극(405a) 및 드레인 전극(405b)의 상면과 절연막(415b) 및 절연막(425a)의 상면의 높이가 실질적으로 일치되면 이러한 불량을 억제할 수 있어 신뢰성을 향상시킬 수 있다.
또한, 이후의 공정에서 형성되는 막이나 배선의 피복성이 손상되지 않을 정도로 단차가 얕으면, 소스 전극(405a) 및 드레인 전극(405b)의 상면의 높이와 절연막(415b) 및 절연막(425a)의 상면의 높이가 약간 어긋나 있어도 좋다.
또한, 본 실시형태에서는 제거 처리에 CMP 처리를 사용하지만, 다른 제거 처리를 사용하여도 좋다. 또는, CMP 처리 등의 연마 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합하여도 좋다. 제거 처리에 에칭 처리나 플라즈마 처리 등을 조합하는 경우에는, 공정 순서는 특별히 한정되지 않고, 절연막(425)의 재료, 막 두께, 및 표면의 요철 상태에 따라 적절히 설정하면 좋다. 또한, CMP 처리를 사용하여 절연막(425)의 대부분을 제거하고 남은 절연막(425)을 드라이 에칭 처리로 제거하여도 좋다.
또한, CMP 처리는 1번만 실시하여도 좋고, 여러 번 실시하여도 좋다. 여러 번 나누어 CMP 처리를 실시하는 경우에는, 높은 연마 레이트를 갖는 1차 연마를 실시한 후, 낮은 연마 레이트를 갖는 마무리 연마를 실시하는 것이 바람직하다. 이와 같이 연마 레이트가 서로 다른 연마를 조합함으로써 절연막(425)의 표면의 평탄성을 더 향상시킬 수 있다.
이와 같이, 절연막(415b)이 노출되도록 제거 처리함으로써 소스 전극(405a) 및 드레인 전극(405b)을 형성할 수 있다.
상술한 바와 같은 구성으로 함으로써 게이트 전극 영역의 높이를 절연막(415b)으로 높게 할 수 있고, 게이트 전극(401a) 측면에 사이드 월 절연막을 형성할 수 있다. 따라서, 소스 전극 및 드레인 전극이 되는 도전막을 제거(연마) 처리하고 상기 도전막을 가공함으로써 소스 전극(405a) 및 드레인 전극(405b)의 분리를 간편하게 할 수 있다.
또한, 전자 빔 노광에 의하여 게이트 전극(401a)의 채널 길이 방향의 길이를 결정할 수 있다. 여기서, 게이트 전극(401a)이 형성된 영역의 산화물 반도체막(403)은 트랜지스터의 채널 형성 영역이 된다. 즉, 전자 빔 노광에 의하여 채널 길이 L을 결정할 수 있기 때문에 채널 길이가 작은 트랜지스터를 제작할 수 있다.
또한, 소스 전극(405a) 및 드레인 전극(405b)은 노출된 산화물 반도체막(403)의 상면 및 절연막(415b)과 접촉하도록 형성되어 있다. 따라서, 소스 전극(405a)(또는 드레인 전극(405b))과 산화물 반도체막(403)이 접촉된 영역(콘택트 영역)과 게이트 전극(401a) 사이의 거리 L1은 전자 빔 노광에 의하여 결정할 수 있으므로, 소스 전극(405a)(또는 드레인 전극(405b))과 산화물 반도체막(403)이 접촉된 영역(콘택트 영역)과 게이트 전극(401a) 사이의 저항이 감소되어 트랜지스터(450)의 온 특성을 향상시킬 수 있다.
따라서, 미세화되고 또 높은 전기적 특성을 갖는 반도체 장치 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 다른 본 발명의 일 형태인 반도체 장치의 구성에 대하여 설명한다.
도 5a 및 도 5b에 트랜지스터(470)의 평면도 및 단면도를 도시하였다. 도 5a는 평면도이고, 도 5b는 도 5a의 C-D를 따라 절단한 단면도다. 또한, 도 5a에서는 복잡화를 피하기 위하여 트랜지스터(470)의 구성 요소의 일부(예를 들어 하지 절연막(432) 등)를 생략하였다.
또한, 본 실시형태에서는 실시형태 1과 같은 부분에 대해서는 도면에서 동일한 부호를 붙이고 상세한 설명을 생략하였다.
<본 실시형태에 따른 반도체 장치의 구성>
도 5a 및 도 5b는 본 실시형태의 방법으로 제작된 반도체 장치의 구성예다. 도 5a 및 도 5b에 도시된 트랜지스터(470)는 절연 표면을 갖는 기판(400) 위에 형성된 하지 절연막(432)과, 하지 절연막(432) 위의 저저항 영역(403a), 저저항 영역(403a)을 둘러싸는 채널 형성 영역(403c), 및 채널 형성 영역(403c)을 둘러싸는 저저항 영역(403b)을 포함한 산화물 반도체막(403)과, 산화물 반도체막(403) 위의 게이트 절연막(412a)과, 게이트 절연막(412a) 위의, 채널 형성 영역(403c)과 중첩된 게이트 전극(401a)과, 게이트 절연막(412a) 및 게이트 전극(401a) 위의 절연막(415b)과, 저저항 영역(403a)의 일부와 중첩된 소스 전극(405a)과, 하지 절연막(432)의 일부 및 저저항 영역(403b)의 일부와 중첩된 드레인 전극(405b)과, 소스 전극(405a) 및 드레인 전극(405b) 위의 절연막(425a)과, 절연막(415b), 절연막(425a), 소스 전극(405a), 및 드레인 전극(405b) 위의 층간 절연막(427)과, 절연막(415b) 및 절연막(425a)에 형성된 개구를 통하여 게이트 전극(401a), 소스 전극(405a), 및 드레인 전극(405b)과 각각 전기적으로 접속된 배선층(431a), 배선층(431b), 및 배선층(431c)을 갖는다.
또한, 소스 전극(405a)을 중앙에 배치하고, 그 주위에 게이트 전극(401a) 및 드레인 전극(405b)을 배치하는 구성이 도시되었지만, 반도체 장치의 레이아웃은 이것에 한정되지 않는다. 각 구성 요소의 배치는 반도체 장치의 기능을 해치지 않는 범위에서 적절히 변경할 수 있다.
<본 실시형태에 따른 반도체 장치의 제작 방법>
트랜지스터(470)의 제작 방법에 대하여 설명한다. 또한, 실시형태 1과 같은 부분의 설명은 생략한다.
트랜지스터(470)가 갖는 기판(400), 하지 절연막(432), 산화물 반도체막(403), 및 게이트 절연막(이후의 게이트 절연막(412a))은 실시형태 1과 같은 재료 및 방법을 사용하여 형성할 수 있다.
게이트 절연막을 형성한 후, 게이트 절연막 위에 게이트 전극(401a)이 되는 도전막을 형성한다. 상기 도전막은 실시형태 1과 같은 재료 및 방법을 사용하여 형성할 수 있다.
게이트 전극(401a)이 되는 도전막 위에 하드 마스크막 및 레지스트를 순차적으로 형성하고, 전자 빔 노광에 의하여 레지스트를 패터닝하여 마스크를 형성한다. 또한, 하드 마스크막은 단층 구조와 적층 구조의 어느 쪽을 가져도 좋다. 하드 마스크막은 실시형태 1과 같은 재료 및 방법을 사용하여 형성할 수 있다.
상기 레지스트로 이루어진 마스크를 사용하여 하드 마스크막을 선택적으로 에칭하여 섬 형상 하드 마스크막을 형성한다. 또한, 섬 형상 하드 마스크막을 마스크로서 사용하여 도전막을 선택적으로 에칭함으로써 게이트 전극(401a)을 형성한다. 여기서, 게이트 전극(401a)이 형성된 영역의 산화물 반도체막(403)은 이후 트랜지스터(470)의 채널 형성 영역이 된다. 전자 빔 노광에 의하여 채널 길이 L을 결정할 수 있기 때문에 채널 길이가 작은, 예를 들어 채널 길이가 1nm 이상 30nm 이하인, 트랜지스터를 제작할 수 있다.
트랜지스터의 어느 부분에서나 트랜지스터(470)의 채널 길이가 균등한 것이 바람직하다. 본 실시형태에 따른 트랜지스터의 채널 형성 영역의 형상에는 곡선이 포함되기 때문에 전자 빔 노광에 의하여 상기 곡선을 완만하게 또 선폭을 균등하게 형성하는 것이 바람직하다.
전자 빔 노광에 의하여 선폭이 균등하고 완만한 곡선을 형성하기 위해서는 예를 들어 기판이 실려 있는 스테이지를 회전시킴으로써 곡선의 노광을 하는 방법 등이 있다. 또한, 직선상으로 이동하는 스테이지를 사용한 경우에도, 전자 빔 묘화 영역을 분할하는 도형 크기나 방향을 전자 빔의 패턴에 맞추어 최적화시키는 방법이나, 패턴의 노광량이 일정하게 되도록 도형을 균등한 폭으로 어긋나게 하여 겹쳐 그리는 다중 묘화법 등을 적용함으로써, 트랜지스터의 채널 길이가 균등하게 되도록 레지스트 마스크를 패터닝할 수 있다. 상기 방법 등을 사용하여 레지스트 마스크의 선폭을 균일하게 형성함으로써 트랜지스터(470)의 채널 길이를 균등하게 하는 것이 바람직하다.
게이트 전극(401a)을 형성한 후, 게이트 절연막 및 게이트 전극(401a) 위에 절연막(이후의 절연막(415b))을 형성한다. 상기 절연막은 실시형태 1과 같은 재료 및 방법을 사용하여 형성할 수 있다.
다음에, 절연막의 일부에 제거(연마) 처리를 하고, 제거 처리된 절연막 위에 노광의 빛의 반사를 방지하는 반사 방지막 및 레지스트를 형성하고, 에칭에 의하여 게이트 전극(401a) 측면에 사이드 월 절연막을 형성한다. 또한, 사이드 월 절연막을 형성하는 절연막을 사용하여 게이트 전극 영역의 높이를 높게 한다. 상기 제거 처리, 반사 방지막, 및 레지스트는 실시형태 1과 같은 재료 및 방법을 사용하여 형성할 수 있다.
다음에, 에칭함으로써 노출된 하지 절연막(432), 노출된 저저항 영역(403a), 및 노출된 저저항 영역(403b), 및 반사 방지막 위에 소스 전극(405a) 및 드레인 전극(405b)이 되는 도전막을 형성하고, 도전막 위에 절연막(이후의 절연막(425a))을 형성한다. 상기 반사 방지막 및 절연막은 실시형태 1과 같은 재료 및 방법을 사용하여 형성할 수 있다.
다음에, 반사 방지막이 소실될 때까지 제거(연마) 처리를 하여 소스 전극(405a) 및 드레인 전극(405b)을 형성한다. 동시에 절연막(425a)이 형성된다.
여기서, 소스 전극(405a) 및 드레인 전극(405b)은 노출된 산화물 반도체막(403)의 상면 및 절연막(415b)과 접촉하여 형성되어 있다. 따라서, 소스 전극(405a)(또는 드레인 전극(405b))과 산화물 반도체막(403)이 접촉된 영역(콘택트 영역)과 게이트 전극(401a) 사이의 거리 L1은 전자 빔 노광에 의하여 결정될 수 있으므로, 소스 전극(405a)(또는 드레인 전극(405b))과 산화물 반도체막(403)이 접촉된 영역(콘택트 영역)과 게이트 전극(401a) 사이의 저항이 감소되어 트랜지스터(470)의 온 특성을 향상시킬 수 있다.
다음에, 절연막(415b), 절연막(425a), 소스 전극(405a), 및 드레인 전극(405b) 위에 층간 절연막(427)을 형성하고, 절연막(415b), 절연막(425a), 및 층간 절연막(427)을 에칭하여 게이트 전극(401a), 소스 전극(405a), 및 드레인 전극(405b)에 도달되는 각 개구를 형성한다.
다음에, 각 개구 및 층간 절연막(427) 위에 도전막을 형성하고, 상기 도전막을 에칭함으로써 게이트 전극(401a), 소스 전극(405a), 및 드레인 전극(405b)이 각각 전기적으로 접속되는 배선층(431a), 배선층(431b), 및 배선층(431c)을 형성할 수 있다.
본 실시형태의 트랜지스터(470)에서 게이트 전극(401a)의 채널 길이 방향의 길이는 전자 빔 노광에 의하여 얻어지는 레지스트를 마스크로서 사용하여 결정된다. 전자 빔을 사용하여 정밀한 노광 및 현상을 함으로써 정세한 패턴을 실현할 수 있다.
상술한 구성으로 함으로써 게이트 전극 영역의 높이를 절연막(415b)으로 높게 할 수 있고, 게이트 전극(401a) 측면에 사이드 월 절연막을 형성할 수 있다. 이로써, 소스 전극 및 드레인 전극이 되는 도전막을 제거(연마) 처리할 때 소스 전극(405a) 및 드레인 전극(405b)의 분리를 간편하게 할 수 있다.
또한, 전자 빔 노광에 의하여 게이트 전극(401a)의 채널 길이 방향의 길이를 결정할 수 있다. 여기서, 게이트 전극(401a)이 형성된 영역의 산화물 반도체막(403)은 트랜지스터의 채널 형성 영역이 된다. 즉, 전자 빔 노광에 의하여 채널 길이 L을 결정할 수 있기 때문에 채널 길이가 작은 트랜지스터를 제작할 수 있다.
또한, 소스 전극(405a) 및 드레인 전극(405b)은 노출된 산화물 반도체막(403)의 상면 및 절연막(415b)과 접촉하여 형성되어 있다. 따라서, 소스 전극(405a)(또는 드레인 전극(405b))과 산화물 반도체막(403)이 접촉된 영역(콘택트 영역)과 게이트 전극(401a) 사이의 거리 L1은 전자 빔 노광에 의하여 결정할 수 있으므로, 소스 전극(405a)(또는 드레인 전극(405b))과 산화물 반도체막(403)이 접촉된 영역(콘택트 영역)과 게이트 전극(401a) 사이의 저항이 감소되어 트랜지스터(470)의 온 특성을 향상시킬 수 있다.
또한, 트랜지스터(470)는 저저항화되기 쉬운 산화물 반도체막의 단부에서 소스 전극 및 드레인 전극 중 하나만이 접속되기 때문에 기생 채널이 형성되기 어려워 전기 특성이 뛰어난 트랜지스터를 제공할 수 있다.
따라서, 미세화되고 또 높은 전기적 특성을 갖는 반도체 장치 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 전력이 공급되지 않더라도 저장된 내용이 유지될 수 있고 또 기록 횟수에 대한 제한이 없는, 실시형태 1에 기재된 트랜지스터를 포함한 반도체 장치의 일례에 대하여 도면을 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는 트랜지스터(162)로서 실시형태 1에 기재된 트랜지스터(450)를 적용하여 구성된다.
도 6a 내지 도 6c는 반도체 장치의 구성의 일례다. 도 6a는 반도체 장치의 단면도를 도시한 것이고, 도 6b는 반도체 장치의 평면도를 도시한 것이고, 도 6c는 반도체 장치의 회로도를 도시한 것이다. 여기서, 도 6a는 도 6b의 E-F 및 G-H를 따라 절단한 단면에 상당한다.
도 6a 및 도 6b에 도시된 반도체 장치는 아래 쪽 부분에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 위쪽 부분에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)는 실시형태 1에 기재된 트랜지스터(450)와 동일 구성을 가질 수 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 오랜 시간에 걸친 전하의 유지를 가능하게 한다.
산화물 반도체를 포함한 트랜지스터(162)는 오프 전류가 낮기 때문에 이 트랜지스터를 사용함으로써 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작할 필요가 없거나 또는 리프레시 동작의 빈도가 매우 낮은 반도체 기억 장치로 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터이지만, p채널형 트랜지스터를 사용할 수 있음은 물론이다. 또한, 정보를 유지하기 위하여 산화물 반도체를 트랜지스터(162)에 사용하는 점이 발명의 기술적인 본질이기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등 반도체 장치의 구체적인 구성은 여기에 기재된 것에 한정되지 않는다.
도 6a에 도시된 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(100)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 불순물 영역(120)과, 불순물 영역(120)과 접촉된 금속간 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108) 위에 형성된 게이트 전극(110)을 갖는다. 또한, 도면에 소스 전극이나 드레인 전극을 명시적으로 도시하지 않은 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현할 경우가 있다. 즉, 본 명세서에서 "소스 전극"이라는 용어는 소스 영역을 포함할 수 있다.
기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연막(106)이 형성되어 있고, 트랜지스터(160)를 덮도록 절연막(130)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는 도 6a에 도시된 바와 같이, 트랜지스터(160)가 사이드 월 절연막을 갖지 않은 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중요시하는 경우에는 게이트 전극(110) 측면에 사이드 월 절연막을 형성하고 불순물 농도가 다른 영역을 포함한 불순물 영역(120)으로 하여도 좋다.
도 6a에 도시된 트랜지스터(162)는 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터다. 또한, 산화물 반도체막(144)은 저저항 영역(144a), 저저항 영역(144b), 및 채널 형성 영역(144c)을 포함하고, 위에 게이트 절연막(146)이 형성된다. 채널 형성 영역(144c)은 저저항 영역(144a) 및 저저항 영역(144b)에 끼워져 형성된다.
트랜지스터(162)는 제작 공정에서 게이트 전극(148) 위에 형성된 절연막을 화학 기계 연마 처리에 의하여 제거하는 공정을 사용하여 게이트 전극(148) 측면에 사이드 월 절연막을 포함한 절연막(135)을 형성한다. 또한, 게이트 전극 영역의 높이를 사이드 월 절연막을 형성하는 절연막으로 높게 할 수 있다.
따라서, 트랜지스터(162)는 게이트 전극 영역의 높이가 높게 됨으로써 소스 전극 및 드레인 전극이 되는 도전막을 제거(연마) 처리할 때 소스 전극 및 드레인 전극의 분리를 간편하게 할 수 있다.
또한, 전자 빔 노광에 의하여 게이트 전극(148)의 채널 길이 방향의 길이를 결정할 수 있다. 여기서, 게이트 전극(148)이 형성된 영역의 산화물 반도체막은 트랜지스터의 채널 형성 영역이 된다. 즉, 전자 빔 노광에 의하여 채널 길이 L을 결정할 수 있기 때문에 채널 길이가 작은, 예를 들어 채널 길이가 1nm 이상 30nm 이하인, 트랜지스터를 제작할 수 있다.
또한, 소스 전극(142a) 및 드레인 전극(142b)은 노출된 산화물 반도체막(144)의 상면 및 절연막(135)과 접촉하여 형성되어 있다. 따라서, 소스 전극(142a)(또는 드레인 전극(142b))과 산화물 반도체막(144)이 접촉된 영역(콘택트 영역)과 게이트 전극(148) 사이의 거리는 전자 빔 노광에 의하여 결정할 수 있으므로, 소스 전극(142a)(또는 드레인 전극(142b))과 산화물 반도체막(144)이 접촉된 영역(콘택트 영역)과 게이트 전극(148) 사이의 저항이 감소되어 트랜지스터(162)의 온 특성을 향상시킬 수 있다. 예를 들어 소스 전극(142a)(또는 드레인 전극(142b))과 산화물 반도체막(144)이 접촉된 영역(콘택트 영역)과 게이트 전극(148) 사이의 거리가 1nm 이상 30nm 이하인 트랜지스터를 제작할 수 있다.
트랜지스터(162) 위에는 층간 절연막(149) 및 절연막(150)이 단층으로 또는 적층하여 형성되어 있다. 본 실시형태에서는 절연막(150)으로서 산화 알루미늄막을 사용한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써 트랜지스터(162)에 안정된 전기 특성을 부여할 수 있다.
또한, 층간 절연막(149) 및 절연막(150)을 개재(介在)하여 소스 전극(142a)과 중첩된 영역에는 도전막(153)이 형성되어 있고, 소스 전극(142a), 층간 절연막(149), 절연막(150), 및 도전막(153)에 의하여 용량 소자(164)가 구성되어 있다. 즉, 소스 전극(142a)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전막(153)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)를 형성하지 않은 구성으로 할 수도 있다. 또한, 용량 소자(164)는 트랜지스터(162)의 상방에 별도로 형성하여도 좋다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연막(152)이 형성되어 있다. 그리고, 절연막(152) 위에는 배선(156a) 및 배선(156b)이 형성되어 있고, 이 배선(156a) 및 배선(156b)은 트랜지스터(162)와 다른 트랜지스터를 접속시키기 위하여 형성되어 있다. 배선(156a)은 층간 절연막(149), 절연막(150), 및 절연막(152)에서의 개구에 형성된 전극을 통하여 소스 전극(142a)과 전기적으로 접속되어 있다. 배선(156b)은 층간 절연막(149), 절연막(150), 및 절연막(152)에서의 개구에 형성된 전극을 통하여 드레인 전극(142b)과 전기적으로 접속되어 있다.
도 6a 및 도 6b에서 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 형성되어 있고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체막(144)의 일부가 중첩되도록 형성되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩되도록 형성되어 있다. 예를 들어, 용량 소자(164)의 도전막(153)은 트랜지스터(160)의 게이트 전극(110)과 적어도 일부가 중첩되도록 형성되어 있다. 이러한 평면 레이아웃을 채용함으로써 반도체 장치의 점유 면적을 저감시킬 수 있으므로 고집적화를 도모할 수 있다.
다음에, 도 6a 및 도 6b에 대응하는 회로 구성의 일례를 도 6c에 도시하였다.
도 6c에서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나는 전기적으로 접속되어 있고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나는 용량 소자(164)의 전극 중 하나와 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(164)의 전극 중 다른 하나는 전기적으로 접속되어 있다.
도 6c에 도시된 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 및 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)가 접속된 노드(노드 FG)에 공급된다. 즉, 노드 FG에는 소정의 전하가 공급된다(기록). 여기서는, 서로 다른 전위 레벨을 주는 2가지 전하(이하, Low 레벨 전하, High 레벨 전하라고 기재함) 중 하나가 공급되는 것으로 한다. 이 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 노드 FG에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류가 매우 낮으므로 트랜지스터(160)의 게이트 전극의 전하는 오랜 시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 공급한 상태로 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 노드 FG에 유지된 전하량에 따라 제 2 배선의 전위가 달라진다. 일반적으로, 트랜지스터(160)로서 n채널형 트랜지스터를 사용하면, 노드 FG(트랜지스터(160)의 게이트 전극이라고 바꿔 말할 수도 있음)에 High 레벨 전하가 공급된 경우의 외견상 문턱값 Vth _H는 노드 FG에 Low 레벨 전하가 공급된 경우의 외견상 문턱값 Vth _L보다 낮게 되기 때문이다. 여기서, 외견상 문턱 전압이란 트랜지스터(160)를 “온 상태”로 하기 위하여 필요한 제 5 배선의 전위를 가리키는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth_L 사이의 전위 V0으로 설정함으로써 노드 FG에 공급된 전하를 판별할 수 있다. 예를 들어 기록 동작할 때 High 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면 트랜지스터(160)는 “온 상태”가 된다. Low 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(<Vth _L)이 되어도 트랜지스터(160)는 그대로 “오프 상태”다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있어야 한다. 또한, 정보를 판독하지 않는 동안에는 게이트 전극의 상태에 상관없이 트랜지스터(160)가 “오프 상태”가 되는 전위 즉 Vth_H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 “온 상태”가 되는 전위 즉 Vth _L보다 큰 전위를 제 5 배선에 공급하면 좋다.
본 실시형태의 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 낮은 트랜지스터를 적용함으로써 저장된 내용을 매우 오랜 기간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작할 필요가 없거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않더라도(다만, 전위는 고정되어 있는 것이 바람직함) 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있다.
또한, 본 실시형태의 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않아 소자의 열화 문제도 없다. 예를 들어 종래의 비휘발성 메모리와 달리 부유 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 뽑을 필요가 없으므로 게이트 절연막의 열화 등의 문제가 전혀 생기지 않는다. 즉, 본 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한이 없어 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현될 수 있다.
또한, 트랜지스터(162)에서 산화물 반도체막의 저저항 영역(144a)(또는 저저항 영역(144b))은 소스 전극(142a)(또는 드레인 전극(142b))과 접촉되며 전기적으로 접속되기 때문에 콘택트 저항을 저감시킬 수 있고, 결과적으로 전기적 특성이 우수한(예를 들어 높은 온 전류 특성을 가짐) 트랜지스터로 할 수 있다. 따라서, 트랜지스터(162)를 적용함으로써 반도체 장치의 고성능화를 달성할 수 있다. 또한, 트랜지스터(162)는 신뢰성이 높은 트랜지스터이고, 반도체 장치의 고신뢰성화를 도모할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 전력이 공급되지 않더라도 저장된 내용이 유지될 수 있고 또 기록 횟수에 대한 제한이 없는, 실시형태 1에 기재된 트랜지스터를 포함한 반도체 장치의 실시형태 3에 기재된 구성과 다른 구성에 대하여 도 7a 내지 도 8b를 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는 트랜지스터(162)로서 실시형태 1에 기재된 트랜지스터를 적용하여 구성된다. 트랜지스터(162)로서는 상기 실시형태에 기재된 트랜지스터 중 어느 구조나 적용할 수 있다.
도 7a는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 7b는 반도체 장치의 일례를 도시한 개념도다. 우선, 도 7a에 도시된 반도체 장치에 대하여 설명한 후, 도 7b에 도시된 반도체 장치에 대하여 설명한다.
도 7a에 도시된 반도체 장치에서 비트 라인 BL과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나는 전기적으로 접속되어 있고, 워드 라인 WL과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있고, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나와 용량 소자(164)의 제 1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 낮은 것이 특징이다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(164)의 제 1 단자의 전위(또는 용량 소자(164)에 축적된 전하)를 매우 오랜 기간에 걸쳐 유지할 수 있다.
다음에, 도 7a에 도시된 반도체 장치(메모리 셀(250))에 정보를 기록하거나 유지하는 경우에 대하여 설명한다.
우선, 워드 라인 WL의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트 라인 BL의 전위가 용량 소자(164)의 제 1 단자에 공급된다(기록). 이 후, 워드 라인 WL의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(164)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 낮기 때문에 용량 소자(164)의 제 1 단자의 전위(또는 용량 소자에 축적된 전하)는 오랜 시간에 걸쳐 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면, 부유 상태인 비트 라인 BL과, 용량 소자(164)가 도통하고, 비트 라인 BL과 용량 소자(164) 사이에서 전하가 재분배된다. 결과적으로, 비트 라인 BL의 전위가 변화된다. 비트 라인 BL의 전위의 변화량은 용량 소자(164)의 제 1 단자의 전위(또는 용량 소자(164)에 축적된 전하)에 따라 달라진다.
예를 들어, 용량 소자(164)의 제 1 단자의 전위를 V, 용량 소자(164)의 용량을 C, 비트 라인 BL이 갖는 용량 성분(이하, 비트 라인 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트 라인 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트 라인 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(164)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 가지면, 전위 V1을 유지한 경우의 비트 라인 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지한 경우의 비트 라인 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 비트 라인 BL의 전위를 소정 전위와 비교함으로써 정보를 판독할 수 있다.
상술한 바와 같이, 도 7a에 도시된 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 낮기 때문에 용량 소자(164)에 축적된 전하는 오랜 시간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작할 필요가 없거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않더라도 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있다.
다음에, 도 7b에 도시된 반도체 장치에 대하여 설명한다.
도 7b에 도시된 반도체 장치는 위쪽 부분에 기억 회로로서 도 7a에 도시된 복수의 메모리 셀(250)을 갖는 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 갖고, 아래 쪽 부분에 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)와 전기적으로 접속되어 있다.
도 7b에 도시된 구성으로 함으로써 주변 회로(253)를 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b) 바로 아래에 형성할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 형성되는 트랜지스터로서는 트랜지스터(162)의 반도체 재료와 다른 반도체 재료를 사용하여 형성된 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외, 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는 충분히 고속 동작할 수 있다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로나 구동 회로 등)를 상기 트랜지스터에 의하여 바람직하게 실현할 수 있다.
또한, 도 7b에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층되는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이가 적층된 구성이라도 좋다.
다음에, 도 7a에 도시된 메모리 셀(250)의 구체적인 구성에 대하여 도 8a 및 도 8b를 사용하여 설명한다.
도 8a 및 도 8b는 메모리 셀(250)의 구성의 일례다. 도 8a는 메모리 셀(250)의 단면도를 도시한 것이고, 도 8b는 메모리 셀(250)의 평면도를 도시한 것이다. 여기서, 도 8a는 도 8b의 I-J 및 K-L로 절단한 단면에 상당한다.
도 8a 및 도 8b에 도시된 트랜지스터(162)는 실시형태 1에 기재된 구성과 동일한 구성으로 할 수 있다.
트랜지스터(162) 위에는 층간 절연막(149)이 단층으로 또는 적층하여 형성되어 있다. 또한, 층간 절연막(149) 및 절연막(150)을 개재하여 트랜지스터(162)의 소스 전극(142a)과 중첩된 영역에는 도전막(153)이 형성되어 있고, 소스 전극(142a), 층간 절연막(149), 절연막(150), 및 도전막(153)에 의하여 용량 소자(164)가 구성된다. 즉, 트랜지스터(162)의 소스 전극(142a)은 용량 소자(164)의 전극 중 하나로서 기능하고, 도전막(153)은 용량 소자(164)의 전극 중 다른 하나로서 기능한다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연막(152)이 형성되어 있다. 그리고, 절연막(152) 위에는 배선(156a) 및 배선(156b)이 형성되어 있고, 이 배선(156a) 및 배선(156b)은 메모리 셀(250)과 인접된 메모리 셀(250)을 접속시키기 위하여 형성되어 있다. 배선(156a)은 층간 절연막(149), 절연막(150), 및 절연막(152)에서의 개구에 형성된 전극을 통하여 소스 전극(142a)과 전기적으로 접속되어 있다. 배선(156b)은 층간 절연막(149), 절연막(150), 및 절연막(152)에서의 개구에 형성된 전극을 통하여 드레인 전극(142b)과 전기적으로 접속되어 있다. 다만, 개구에 다른 도전막을 형성하고, 상기 다른 도전막을 통하여 배선(156a)과 소스 전극(142a)을 전기적으로 접속시키고 배선(156b)과 드레인 전극(142b)을 전기적으로 접속시켜도 좋다. 또한, 배선(156a) 및 배선(156b)은 도 7a의 회로도의 비트 라인 BL에 상당한다.
도 8a 및 도 8b에서 트랜지스터(162)의 드레인 전극(142b)은 인접된 메모리 셀에 포함된 트랜지스터의 소스 전극으로서 기능할 수도 있다. 이러한 평면 레이아웃을 채용함으로써 반도체 장치의 점유 면적을 저감시킬 수 있으므로 고집적화를 도모할 수 있다.
도 8b에 도시된 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적을 저감시킬 수 있으므로 고집적화를 도모할 수 있다.
상술한 바와 같이, 위쪽 부분에 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터로 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 낮기 때문에 이것을 사용함으로써 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
상술한 바와 같이, 산화물 반도체 외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분히 고속 동작할 수 있는 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(더 넓은 의미에서는 오프 전류가 충분히 낮은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 여태까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층시킨 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
상술한 바와 같이, 미세화 및 고집적화되고 또 높은 전기적 특성을 갖는 반도체 장치 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 9a 내지 도 12를 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에서는 화상 데이터의 임시 저장 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유는 플래시 메모리는 응답이 느려 화상 처리하기에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 저장에 이용하는 경우에는 이하의 특징이 있다.
일반적인 SRAM은 도 9a에 도시된 바와 같이 하나의 메모리 셀이 6개의 트랜지스터(트랜지스터(801) 내지 트랜지스터(806))로 구성되어 있고, 이것을 X디코더(807) 및 Y디코더(808)로 구동시킨다. 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 하나의 메모리 셀이 6개의 트랜지스터로 구성되어 있기 때문에 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때 SRAM의 메모리 셀 면적은 보통 100F2 내지 150F2다. 따라서, SRAM은 비트당의 단가가 각종 메모리 중에서 가장 비싸다.
한편, DRAM은 메모리 셀이 도 9b에 도시된 바와 같이, 트랜지스터(811) 및 유지 용량(812)으로 구성되어 있고, 이것을 X디코더(813) 및 Y디코더(814)로 구동시킨다. 하나의 셀이 하나의 트랜지스터와 하나의 용량을 갖는 구성이기 때문에 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하다. 다만, DRAM은 항상 리프레시 동작할 필요가 있어 재기록하지 않는 동안에도 전력을 소비한다.
그러나, 상기 실시형태에 기재된 반도체 장치의 메모리 셀 면적은 10F2 전후이며 빈번하게 리프레시 동작할 필요가 없다. 따라서, 메모리 셀 면적이 축소되고 또 소비 전력을 저감시킬 수 있다.
도 10은 휴대 기기의 블록도를 도시한 것이다. 도 10에 도시된 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917) 및 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 및 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있지만, 이 부분에 상기 실시형태에 기재된 반도체 장치를 채용함으로써, 정보를 고속으로 기록 및 판독할 수 있고, 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
도 11은 디스플레이의 메모리 회로(950)에 상기 실시형태에 기재된 반도체 장치를 사용한 예를 도시한 것이다. 도 11에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터)와 메모리(952) 및 메모리(953)에 저장된 데이터(기억 화상 데이터)의 판독 및 제어를 하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의거하여 표시를 하는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시되지 않았음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 저장된다. 그리고 메모리(952)에 저장된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 송신되어 표시된다.
입력 화상 데이터 A가 변경되지 않은 경우에는, 기억 화상 데이터 A는 디스플레이 컨트롤러(956)에 의하여 보통 30Hz 내지 60Hz 정도의 주기로 스위치(955)를 통하여 메모리(952)로부터 판독된다.
다음에, 예를 들어 사용자가 화면의 재기록 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경된 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 저장된다. 그 시간 동안 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 저장되면, 디스플레이(957)의 다음 프레임으로부터 기억 화상 데이터 B가 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 송신되어 표시된다. 이 판독 동작은 또 다른 화상 데이터가 메모리(952)에 저장될 때까지 계속된다.
상술한 바와 같이 메모리(952) 및 메모리(953)로의 화상 데이터의 기록과 메모리(952) 및 메모리(953)로부터의 화상 데이터의 판독을 교대로 함으로써 디스플레이(957)의 표시를 한다. 또한, 메모리(952) 및 메모리(953)로서 별개의 메모리를 사용하는 것에 한정되지 않고 하나의 메모리를 분할하여 사용하여도 좋다. 상기 실시형태에 기재된 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 정보를 고속으로 기록 및 판독할 수 있고, 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
도 12는 전자 서적의 블록도를 도시한 것이다. 도 12의 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 및 디스플레이 컨트롤러(1010)로 구성되어 있다.
여기서는, 도 12의 메모리 회로(1007)에 상기 실시형태에 기재된 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어, 사용자가 전자 서적을 읽을 때, 표시의 색깔을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸거나 하여 특정 개소를 강조 표시하는 하이라이트 기능을 사용하는 경우 등이 있다. 사용자가 지정한 개소의 정보를 오랜 기간에 걸쳐 유지하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이러한 경우에도 상기 실시형태에 기재된 반도체 장치를 채용함으로써 정보를 고속으로 기록 및 판독할 수 있고, 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 휴대 기기에는 상기 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 정보를 고속으로 판독할 수 있고, 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력이 저감된 휴대 기기가 실현된다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100: 기판
106: 소자 분리 절연막
108: 게이트 절연막
110: 게이트 전극
116: 채널 형성 영역
120: 불순물 영역
124: 금속간 화합물 영역
130: 절연막
135: 절연막
142a: 소스 전극
142b: 드레인 전극
144: 산화물 반도체막
144a: 저저항 영역
144b: 저저항 영역
144c: 채널 형성 영역
148: 게이트 전극
149: 층간 절연막
150: 절연막
152: 절연막
153: 도전막
156a: 배선
156b: 배선
160: 트랜지스터
162: 트랜지스터
164: 용량 소자
250: 메모리 셀
251: 메모리 셀 어레이
251a: 메모리 셀 어레이
251b: 메모리 셀 어레이
400: 기판
401: 도전막
401a: 게이트 전극
403: 산화물 반도체막
403a: 저저항 영역
403b: 저저항 영역
403c: 채널 형성 영역
405: 도전막
405a: 소스 전극
405b: 드레인 전극
407: 반사 방지막
407a: 반사 방지막
412: 게이트 절연막
412a: 게이트 절연막
415: 절연막
415a: 절연막
415b: 절연막
420: 레지스트 마스크
421: 불순물
425: 절연막
425a: 절연막
427: 층간 절연막
430: 레지스트 마스크
431a: 배선층
431b: 배선층
431c: 배선층
432: 하지 절연막
450: 트랜지스터
470: 트랜지스터
801: 트랜지스터
803: 트랜지스터
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: X디코더
808: Y디코더
811: 트랜지스터
812: 유지 용량
813: X디코더
814: Y디코더
901: RF 회로
902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
909: 인터페이스(IF)
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러

Claims (27)

  1. 반도체 장치에 있어서,
    절연 표면 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 게이트 절연막과;
    상기 게이트 절연막 위에 제공되고, 상기 산화물 반도체막과 중첩되는 게이트 전극과;
    상기 게이트 절연막 및 상기 게이트 전극 위의 제 1 절연막과;
    상기 산화물 반도체막의 단부 중 하나 및 상기 제 1 절연막의 단부 중 하나와 접촉된 소스 전극과;
    상기 산화물 반도체막의 단부 중 다른 하나 및 상기 제 1 절연막의 단부 중 다른 하나와 접촉된 드레인 전극과;
    상기 소스 전극 및 상기 드레인 전극 위의 제 2 절연막을 포함하고,
    상기 소스 전극의 상면의 높이 및 상기 드레인 전극의 상면의 높이는 상기 제 1 절연막의 상면의 높이 및 상기 제 2 절연막의 상면의 높이와 실질적으로 일치되고,
    상기 산화물 반도체막의 채널 길이는 1nm 이상 30nm 이하인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소스 전극과 상기 산화물 반도체막이 접촉된 콘택트 영역과 상기 게이트 전극 사이의 거리는 1nm 이상 30nm 이하인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치는 상기 산화물 반도체막의 밴드 갭과 다른 밴드 갭을 갖는 반도체 재료를 포함한 트랜지스터를 더 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체 장치는 메모리 셀인, 반도체 장치.
  5. 반도체 장치에 있어서,
    절연 표면 위에 제공되고, 채널 형성 영역, 및 상기 채널 형성 영역을 끼우는 제 1 저저항 영역 및 제 2 저저항 영역을 포함한 산화물 반도체막과;
    상기 산화물 반도체막 위의 게이트 절연막과;
    상기 게이트 절연막 위에 제공되고, 상기 채널 형성 영역과 중첩되는 게이트 전극과;
    상기 게이트 절연막 및 상기 게이트 전극 위의 제 1 절연막과;
    상기 제 1 저저항 영역의 일부와 접촉된 소스 전극과;
    상기 제 2 저저항 영역의 일부와 접촉된 드레인 전극과;
    상기 소스 전극 및 상기 드레인 전극 위의 제 2 절연막을 포함하고,
    상기 소스 전극의 상면의 높이 및 상기 드레인 전극의 상면의 높이는 상기 제 1 절연막의 상면의 높이 및 상기 제 2 절연막의 상면의 높이와 실질적으로 일치되고,
    상기 산화물 반도체막의 채널 길이는 1nm 이상 30nm 이하인, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 소스 전극과 상기 산화물 반도체막이 접촉된 콘택트 영역과 상기 게이트 전극 사이의 거리는 1nm 이상 30nm 이하인, 반도체 장치.
  7. 제 5 항에 있어서,
    상기 반도체 장치는 상기 산화물 반도체막의 밴드 갭과 다른 밴드 갭을 갖는 반도체 재료를 포함한 트랜지스터를 더 포함하는, 반도체 장치.
  8. 제 5 항에 있어서,
    상기 반도체 장치는 메모리 셀인, 반도체 장치.
  9. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 제공되고, 상기 산화물 반도체막과 중첩되는 제 1 도전막을 형성하는 단계와;
    상기 제 1 도전막 위에 막을 형성하는 단계와;
    전자 빔 노광을 실시함으로써 상기 막 위에 제 1 레지스트를 형성하는 단계와;
    하드 마스크막을 형성하기 위하여 상기 제 1 레지스트를 마스크로서 사용하여 상기 막을 선택적으로 에칭하는 단계와;
    상기 하드 마스크막을 마스크로서 사용하여 상기 제 1 도전막을 선택적으로 에칭함으로써 게이트 전극을 형성하는 단계와;
    상기 게이트 절연막 및 상기 게이트 전극 위에 제 1 절연막을 형성하는 단계와;
    상기 게이트 전극이 노출되지 않도록 상기 제 1 절연막의 일부에 제 1 제거 처리를 실시하는 단계와;
    상기 제 1 제거 처리가 실시된 상기 제 1 절연막 위에 반사 방지막을 형성하는 단계와;
    전자 빔 노광을 실시함으로써 상기 반사 방지막 위에 상기 산화물 반도체막과 중첩되는 제 2 레지스트를 형성하는 단계와;
    상기 반사 방지막, 상기 제 1 절연막, 및 상기 게이트 절연막을 선택적으로 에칭함으로써 노출된 절연 표면 및 노출된 산화물 반도체막을 형성하기 위하여 상기 절연 표면의 일부 및 상기 산화물 반도체막의 일부를 노출시키는 단계와;
    상기 노출된 절연 표면, 상기 노출된 산화물 반도체막, 및 상기 반사 방지막 위에 제 2 도전막을 형성하는 단계와;
    상기 제 2 도전막 위에 제 2 절연막을 형성하는 단계와;
    상기 제 1 절연막이 노출되도록 상기 제 2 절연막의 일부, 상기 제 2 도전막의 일부, 및 상기 반사 방지막에 제 2 제거 처리를 실시하는 단계와;
    상기 제 2 제거 처리가 실시된 상기 제 2 도전막을 가공함으로써 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  10. 제 9 항에 있어서,
    상기 제 1 제거 처리는 화학적 기계 연마에 의하여 실시되는, 반도체 장치의 제작 방법.
  11. 제 9 항에 있어서,
    상기 제 2 제거 처리는 화학적 기계 연마에 의하여 실시되는, 반도체 장치의 제작 방법.
  12. 제 9 항에 있어서,
    상기 막은 질화 산화 실리콘막과 비정질 실리콘막의 적층막 또는 산화 실리콘막과 비정질 실리콘막의 적층막이고,
    상기 비정질 실리콘막은 상기 질화 산화 실리콘막 또는 상기 산화 실리콘막 위에 형성되는, 반도체 장치의 제작 방법.
  13. 제 9 항에 있어서,
    상기 반사 방지막이 형성된 후 또 상기 제 2 레지스트가 형성되기 전에 제 2 하드 마스크막이 형성되고,
    상기 제 2 하드 마스크막은 질화 산화 실리콘막과 비정질 실리콘막의 적층막 또는 산화 실리콘막과 비정질 실리콘막의 적층막인, 반도체 장치의 제작 방법.
  14. 제 9 항에 있어서,
    상기 산화물 반도체막의 채널 길이는 전자 빔 노광에 의하여 결정되는, 반도체 장치의 제작 방법.
  15. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 제공되고, 상기 산화물 반도체막과 중첩되는 제 1 도전막을 형성하는 단계와;
    상기 제 1 도전막 위에 막을 형성하는 단계와;
    전자 빔 노광을 실시함으로써 상기 막 위에 제 1 레지스트를 형성하는 단계와;
    하드 마스크막을 형성하기 위하여 상기 제 1 레지스트를 마스크로서 사용하여 상기 막을 선택적으로 에칭하는 단계와;
    상기 하드 마스크막을 마스크로서 사용하여 상기 제 1 도전막을 선택적으로 에칭함으로써 게이트 전극을 형성하는 단계와;
    불순물을 첨가함으로써 자기 정합적으로 상기 산화물 반도체막 내의 상기 게이트 전극과 중첩된 영역에 채널 형성 영역, 및 상기 채널 형성 영역을 끼우도록 상기 산화물 반도체막 내에 제 1 저저항 영역 및 제 2 저저항 영역을 형성하는 단계와;
    상기 게이트 절연막 및 상기 게이트 전극 위에 제 1 절연막을 형성하는 단계와;
    상기 게이트 전극이 노출되지 않도록 상기 제 1 절연막의 일부에 제 1 제거 처리를 실시하는 단계와;
    상기 제 1 제거 처리가 실시된 상기 제 1 절연막 위에 반사 방지막을 형성하는 단계와;
    전자 빔 노광을 실시함으로써 상기 반사 방지막 위에 상기 채널 형성 영역, 상기 제 1 저저항 영역, 및 상기 제 2 저저항 영역과 중첩되는 제 2 레지스트를 형성하는 단계와;
    노출된 절연 표면, 노출된 제 1 저저항 영역, 및 노출된 제 2 저저항 영역을 형성하기 위하여 상기 반사 방지막, 상기 제 1 절연막, 및 상기 게이트 절연막을 선택적으로 에칭함으로써 상기 절연 표면의 일부, 상기 제 1 저저항 영역의 일부, 및 상기 제 2 저저항 영역의 일부를 노출시키는 단계와;
    상기 노출된 절연 표면, 상기 노출된 제 1 저저항 영역, 상기 노출된 제 2 저저항 영역, 및 상기 반사 방지막 위에 제 2 도전막을 형성하는 단계와;
    상기 제 2 도전막 위에 제 2 절연막을 형성하는 단계와;
    상기 제 1 절연막이 노출되도록 상기 제 2 절연막의 일부, 상기 제 2 도전막의 일부, 및 상기 반사 방지막에 제 2 제거 처리를 실시하는 단계와;
    상기 제 2 제거 처리가 실시된 상기 제 2 도전막을 가공함으로써 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  16. 제 15 항에 있어서,
    상기 제 1 제거 처리는 화학적 기계 연마에 의하여 실시되는, 반도체 장치의 제작 방법.
  17. 제 15 항에 있어서,
    상기 제 2 제거 처리는 화학적 기계 연마에 의하여 실시되는, 반도체 장치의 제작 방법.
  18. 제 15 항에 있어서,
    상기 막은 질화 산화 실리콘막과 비정질 실리콘막의 적층막 또는 산화 실리콘막과 비정질 실리콘막의 적층막이고,
    상기 비정질 실리콘막은 상기 질화 산화 실리콘막 또는 상기 산화 실리콘막 위에 형성되는, 반도체 장치의 제작 방법.
  19. 제 15 항에 있어서,
    상기 반사 방지막이 형성된 후 또 상기 제 2 레지스트가 형성되기 전에 제 2 하드 마스크막이 형성되고,
    상기 제 2 하드 마스크막은 질화 산화 실리콘막과 비정질 실리콘막의 적층막 또는 산화 실리콘막과 비정질 실리콘막의 적층막인, 반도체 장치의 제작 방법.
  20. 제 15 항에 있어서,
    상기 채널 형성 영역의 채널 길이는 전자 빔 노광에 의하여 결정되는, 반도체 장치의 제작 방법.
  21. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 제공되고, 상기 산화물 반도체막과 중첩되는 제 1 도전막을 형성하는 단계와;
    상기 제 1 도전막 위에 막을 형성하는 단계와;
    전자 빔 노광을 실시함으로써 상기 막 위에 제 1 레지스트를 형성하는 단계와;
    하드 마스크막을 형성하기 위하여 상기 제 1 레지스트를 마스크로서 사용하여 상기 막을 선택적으로 에칭하는 단계와;
    상기 하드 마스크막을 마스크로서 사용하여 상기 제 1 도전막을 선택적으로 에칭함으로써 게이트 전극을 형성하는 단계와;
    상기 게이트 절연막 및 상기 게이트 전극 위에 제 1 절연막을 형성하는 단계와;
    상기 게이트 전극이 노출되지 않도록 상기 제 1 절연막의 일부에 제 1 제거 처리를 실시하는 단계와;
    상기 제 1 제거 처리가 실시된 상기 제 1 절연막 위에 반사 방지막을 형성하는 단계와;
    전자 빔 노광을 실시함으로써 상기 반사 방지막 위에 상기 산화물 반도체막과 중첩되는 제 2 레지스트를 형성하는 단계와;
    상기 반사 방지막, 상기 제 1 절연막, 및 상기 게이트 절연막을 선택적으로 에칭함으로써 노출된 절연 표면 및 노출된 산화물 반도체막을 형성하기 위하여 상기 절연 표면의 일부 및 상기 산화물 반도체막의 일부를 노출시키는 단계와;
    상기 노출된 절연 표면, 상기 노출된 산화물 반도체막, 및 상기 반사 방지막 위에 제 2 도전막을 형성하는 단계와;
    상기 제 2 도전막 위에 제 2 절연막을 형성하는 단계와;
    상기 제 1 절연막이 노출되도록 상기 제 2 절연막의 일부, 상기 제 2 도전막의 일부, 및 상기 반사 방지막에 제 2 제거 처리를 실시하는 단계를 포함하는, 반도체 장치의 제작 방법.
  22. 제 21 항에 있어서,
    상기 제 1 제거 처리는 화학적 기계 연마에 의하여 실시되는, 반도체 장치의 제작 방법.
  23. 제 21 항에 있어서,
    상기 제 2 제거 처리는 화학적 기계 연마에 의하여 실시되는, 반도체 장치의 제작 방법.
  24. 제 21 항에 있어서,
    상기 막은 질화 산화 실리콘막과 비정질 실리콘막의 적층막 또는 산화 실리콘막과 비정질 실리콘막의 적층막이고,
    상기 비정질 실리콘막은 상기 질화 산화 실리콘막 또는 상기 산화 실리콘막 위에 형성되는, 반도체 장치의 제작 방법.
  25. 제 21 항에 있어서,
    상기 반사 방지막이 형성된 후 또 상기 제 2 레지스트가 형성되기 전에 제 2 하드 마스크막이 형성되고,
    상기 제 2 하드 마스크막은 질화 산화 실리콘막과 비정질 실리콘막의 적층막 또는 산화 실리콘막과 비정질 실리콘막의 적층막인, 반도체 장치의 제작 방법.
  26. 제 21 항에 있어서,
    상기 산화물 반도체막의 채널 길이는 전자 빔 노광에 의하여 결정되는, 반도체 장치의 제작 방법.
  27. 제 21 항에 있어서,
    상기 제 2 제거 처리가 실시됨으로써 소스 전극 및 드레인 전극이 형성되는, 반도체 장치의 제작 방법.
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