JP2019068079A - 半導体装置 - Google Patents

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善範 安藤
Yoshinori Ando
善範 安藤
宮入　秀和
Hidekazu Miyairi
秀和 宮入
直人 山出
Naoto Yamade
直人 山出
麻子 比嘉
Asako Higa
麻子 比嘉
視喜 鈴木
Miki Suzuki
視喜 鈴木
義紀 家田
Yoshinori Ieda
義紀 家田
康太 鈴木
Kota Suzuki
康太 鈴木
孝征 根井
Takamasa Nei
孝征 根井
山崎　舜平
Shunpei Yamazaki
舜平 山崎
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Abstract

【課題】酸化物半導体を用いた半導体装置において、電気特性を向上させる。また、電気特性の変動の少ない、信頼性の高い半導体装置を提供する。【解決手段】昇温脱離ガス分光法分析における、４００℃以上の任意の温度での水素分子の脱離量が３００℃での水素分子の脱離量の１３０％以下である第１の絶縁膜と、第１の絶縁膜上の第１のバリア膜と、第１のバリア膜上の化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有する第２の絶縁膜と、第２の絶縁膜上の第１の酸化物半導体膜を含んで構成される第１のトランジスタと、を有する。【選択図】図１

Description

本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、
本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、ま
たは、それらの作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。電気光学装置、画像表示装置（単に表示装置とも表記する）、半導体回路
、発光装置、蓄電装置、記憶装置および電子機器は半導体装置を有する場合がある。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶
シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適
用する場合、大面積基板への形成技術が確立されている非晶質シリコンを用いると好適で
ある。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用す
る場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いる
と好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ
光処理を行うことで形成する方法が知られる。
近年は、酸化物半導体が注目されている。例えば、インジウム、ガリウムおよび亜鉛を
有する非晶質酸化物半導体を用いたトランジスタが開示されている（特許文献１参照。）
。
酸化物半導体は、スパッタリング法などを用いて形成できるため、大型の表示装置を構
成するトランジスタのチャネル形成領域に用いることができる。また、酸化物半導体を用
いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能
の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部
を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
ところで、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電
流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタの低いリー
ク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。
また、半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効
果移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。
特開２００６−１６５５２８号公報 特開２０１２−２５７１８７号公報 特開２０１２−５９８６０号公報
本発明の一態様は、酸化物半導体を用いた半導体装置において、電気特性を向上させる
ことを課題の一とする。また、電気特性の変動の少ない、信頼性の高い半導体装置を作製
することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする
。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、昇温脱離ガス分光法分析における、４００℃以上の任意の温度での
水素分子の脱離量が３００℃での水素分子の脱離量の１３０％以下である第１の絶縁膜と
、第１の絶縁膜上の第１のバリア膜と、第１のバリア膜上の化学量論的組成を満たす酸素
よりも多くの酸素を含む領域を有する第２の絶縁膜と、第２の絶縁膜上の第１の酸化物半
導体膜を含んで構成される第１のトランジスタと、を有することを特徴とする半導体装置
である。
また、上記構成において、第１の絶縁膜は、昇温脱離ガス分光法分析にて検出される、
温度に対する質量電荷比２の検出強度が、４００℃において４×１０−１１Ａ以下である
。
また、本発明の他の一態様は、昇温脱離ガス分光法分析における、４５０℃での水素分
子の脱離量が３５０℃での水素分子の脱離量の１３０％以下である第１の絶縁膜と、第１
の絶縁膜上の第１のバリア膜と、第１のバリア膜上の化学量論的組成を満たす酸素よりも
多くの酸素を含む領域を有する第２の絶縁膜と、第２の絶縁膜上の第１の酸化物半導体膜
を含んで構成される第１のトランジスタと、を有することを特徴とする半導体装置である
。
また、本発明の他の一態様は、昇温脱離ガス分光法分析における、４００℃以上の任意
の温度での水素分子の脱離量が３００℃での水素分子の脱離量の１３０％以下である第１
の絶縁膜と、第１の絶縁膜上の第１のバリア膜と、第１のバリア膜上の化学量論的組成を
満たす酸素よりも多くの酸素を含む領域を有する第２の絶縁膜と、第１のトランジスタと
、を有し、第１のトランジスタは、第２の絶縁膜上の第１の酸化物半導体膜と、第１の酸
化物半導体膜に接するソース電極およびドレイン電極と、第１の酸化物半導体膜、ソース
電極およびドレイン電極上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、を有し、
ゲート絶縁膜、第２の絶縁膜および第１の酸化物半導体膜の水素濃度が５×１０１８ａｔ
ｏｍｓ／ｃｍ３未満であることを特徴とする半導体装置である。
また、上記構成において、ゲート電極は、ゲート絶縁膜を介して第１の酸化物半導体膜
の上面および側面と面している。
また、上記構成において、第１のバリア膜は、酸化アルミニウムを含んで構成され、昇
温脱離ガス分光法分析において２０℃乃至６００℃での水素分子の脱離量は２×１０１５
個／ｃｍ２未満である。
また、上記構成において、第１のトランジスタを覆う第２のバリア膜を有すると好まし
い。
また、上記構成において、第２のバリア膜は、酸化アルミニウムを含んで構成され、昇
温脱離ガス分光法分析において２０℃乃至６００℃での水素分子の脱離量は２×１０１５
個／ｃｍ２未満である。
また、上記構成において、第１の酸化物半導体膜を挟む第２の酸化物半導体膜および第
３の酸化物半導体膜を有し、第２の酸化物半導体膜および第３の酸化物半導体膜は、第１
の酸化物半導体膜に含まれる金属元素を一種以上含む。
また、上記構成において、第１のトランジスタのソース電極またはドレイン電極と電気
的に接続する容量素子を有し、容量１μＦあたり、第１のトランジスタのチャネル幅１μ
ｍあたりのオフ電流は、８５℃で４．３ｙＡ未満である。
また、上記構成において、第１のトランジスタのソース電極またはドレイン電極と電気
的に接続する容量素子を有し、容量素子１μＦ、第１のトランジスタのチャネル幅１μｍ
あたりのオフ電流は、９５℃で１．５ｙＡ未満である。
また、上記構成において、第１の絶縁膜の下方に第１のトランジスタと電気的に接続し
た、半導体材料を含む基板に設けられた第２のトランジスタを有する。
また、上記構成において、第１のトランジスタのＳ値は、６０ｍＶ／ｄｅｃ．以上１０
０ｍＶ／ｄｅｃ．以下である。
また、本発明の他の一態様は、半導体材料を含む基板に設けられた第１のトランジスタ
を形成し、第１のトランジスタを形成した後、第１の加熱処理を行い、第１のトランジス
タ上に第１の絶縁膜を形成し、第１の絶縁膜を形成した後、第２の加熱処理を行い、第１
の絶縁膜上に第１のバリア膜を形成し、第１のバリア膜上に第２の絶縁膜を形成し、第２
の絶縁膜、第１のバリア膜および第１の絶縁膜に開口を形成し、第２の絶縁膜上に開口を
介して第１のトランジスタと電気的に接続する、酸化物半導体膜を含んで構成される第２
のトランジスタを形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、半導体材料を含む基板に設けられた第１のトランジスタ
を形成し、第１のトランジスタを形成した後、第１の加熱処理を行い、第１のトランジス
タ上に第１の絶縁膜を形成し、第１の絶縁膜上に第１のバリア膜を形成し、第１のバリア
膜上に第２の絶縁膜を形成し、第２の絶縁膜、第１のバリア膜および第１の絶縁膜に開口
を形成し、開口を形成後、第２の加熱処理を行い、第２の絶縁膜上に開口を介して第１の
トランジスタと電気的に接続する、酸化物半導体膜を含んで構成される第２のトランジス
タを形成することを特徴とする半導体装置の作製方法である。
また、上記作製方法において、第２の加熱処理は、４５０℃以上６５０℃未満で１０時
間以下行う。
また、上記作製方法において、第１のバリア膜は、ＤＣスパッタリング法により形成す
る。
また、上記作製方法において、第２のトランジスタ上に第２のバリア膜を形成する。
また、上記作製方法において、第２のバリア膜は、ＤＣスパッタリング法により形成す
る。
また、上記作製方法において、第１のトランジスタを形成した後、第１の加熱処理前に
水素を含む第３の絶縁膜を形成する。
酸化物半導体を用いた半導体装置において、電気特性を向上させることができる。また
、電気特性の変動の少ない、信頼性の高い半導体装置を作製することができる。または、
新規な半導体装置を提供することができる。なお、これらの効果の記載は、他の効果の存
在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有
する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自
ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果
を抽出することが可能である。
本発明の一態様に係る半導体装置の一例を示す回路図および断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 バンド構造を説明する図。 酸化物半導体膜内部、およびその界面近傍のＤＯＳを示すバンド構造。 本発明の一態様に係る半導体装置の一例を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図。 実施の形態に係る、記憶装置の構成例。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、表示装置。 表示モジュールを説明する図。 実施の形態に係る、電子機器。 実施の形態に係る、ＲＦデバイスの使用例。 ＴＤＳの測定結果を説明する図。 ＴＤＳの測定結果を説明する図。 トランジスタの電気特性を示す図。 トランジスタの周辺構造を示す上面図。 トランジスタの電気特性を示す図。 トランジスタの電気特性のばらつきを示す図。 第１のゲート電極の電圧が０Ｖのときにおける、第２のゲート電極に印加する電圧とトランジスタの理想的なドレイン電流との関係を示す図。 実施例トランジスタの断面模式図。 理想状態のトランジスタのＶｇ−Ｉｄ特性を説明する図。 測定系の一例を示す回路図。 測定系の動作に係る電位を示す図（タイミングチャート）。 オフ電流の測定結果を説明する図。 オフ電流の測定結果を説明する図。 オフ電流を説明するためのアレニウスプロット図。 オフ電流の測定結果を説明する図及びアレニウスプロット図。 各デバイスの必要保持年数とトランジスタの目標のリーク電流。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易
に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるも
のではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じ
くし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張され
ている場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位
）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能であ
る。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積
層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」な
どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領
域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）
とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラ
ンジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースまたはドレインの幅をいう。なお、一つのトランジスタにおいて、チャネ
ル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル
幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャ
ネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重な
る領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチ
ャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ
Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合
には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明
細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。
なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込み
チャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって
、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の構成および作製方法について図
面を参照して説明する。
＜半導体装置の構成＞
図１（Ａ）は、本発明の一態様に係る半導体装置の回路図の一例である。図１（Ａ）に
示す半導体装置は、トランジスタ１００と、トランジスタ２００と、容量素子２５０と、
配線ＳＬと、配線ＢＬと、配線ＷＬと、配線ＣＬと、を有する。
トランジスタ１００は、ソース、ドレインの一方が配線ＢＬと電気的に接続し、ソース
、ドレインの他方が配線ＳＬと電気的に接続し、ゲートがトランジスタ２００のソース、
ドレインの一方および容量素子２５０の一方の電極と電気的に接続する。トランジスタ２
００は、ソース、ドレインの他方が配線ＢＬと電気的に接続し、ゲートが配線ＷＬに電気
的に接続する。また、容量素子２５０の他方の電極は、配線ＣＬと電気的に接続する。な
お、トランジスタ１００のゲートと、トランジスタ２００のソース、ドレインの一方と、
容量素子２５０の一方の電極の間のノードをノードＦＮと呼ぶ。
したがって、図１（Ａ）に示す半導体装置は、トランジスタ２００が導通状態（オン）
のときに配線ＢＬの電位に応じた電位を、ノードＦＮに与える。また、トランジスタ２０
０が非導通状態（オフ）のときにノードＦＮの電位を保持する機能を有する。即ち、図１
（Ａ）に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノード
ＦＮと電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ
）素子などの表示素子を有する場合、図１（Ａ）の半導体装置は表示装置の画素として機
能させることもできる。
トランジスタ２００の導通状態、非導通状態の選択は、配線ＷＬに与える電位によって
制御することができる。トランジスタ２００として、オフ電流の小さいトランジスタを用
いることによって、非導通状態におけるノードＦＮの電位を長期間に渡って保持すること
ができる。したがって、半導体装置のリフレッシュ頻度を低減することができるため、消
費電力の小さい半導体装置を実現することができる。なお、オフ電流の低いトランジスタ
の一例として、酸化物半導体を用いたトランジスタが挙げられる。
また、酸化物半導体膜を有するトランジスタはｎチャネル型、ｐチャネル型の双方があ
るが、以下ではｎチャネル型のトランジスタを想定する。本明細書において、ゲート電圧
が０Ｖの場合、ドレイン電流が流れていないとみなすことができるトランジスタを、ノー
マリーオフ特性を有するトランジスタと定義する。
なお、配線ＣＬには接地電位などの定電位が与えられる。このとき、ノードＦＮの電位
によって、トランジスタ１００の見かけ上のしきい値電圧が変動する。見かけ上のしきい
値電圧の変動により、トランジスタ１００の導通状態、非導通状態が変化することで、デ
ータを読み出すことができる。
なお、ノードＦＮに保持された電位を８５℃において１０年間（３．１５×１０８秒）
保持するためには、容量１μＦあたり、トランジスタのチャネル幅１μｍあたりのオフ電
流の値が４．３ｙＡ（ヨクトアンペア：１ｙＡは１０−２４Ａ）未満であることが好まし
い。このとき、許容されるノードＦＮの電位の変動が０．５Ｖ以内であることが好ましい
。または、９５℃において、上記オフ電流が１．５ｙＡ未満であることが好ましい。後述
するが本発明の一態様の半導体装置は、バリア膜よりも下層の水素濃度が十分に低減され
ているため、その結果、その上層の酸化物半導体を用いたトランジスタに下層からの水素
の拡散を抑制することができるため、このように極めて低いオフ電流を実現することがで
きる。
また、酸化物半導体を用いたトランジスタのＳ値（サブスレッショルド値）は、６６ｍ
Ｖ／ｄｅｃ．以上、好ましくは６０ｍＶ／ｄｅｃ．以上、より好ましくは５０ｍＶ／ｄｅ
ｃ．以上であり、２００ｍＶ／ｄｅｃ．以下、好ましくは１５０ｍＶ／ｄｅｃ．以下、よ
り好ましくは１００ｍＶ／ｄｅｃ．以下、さらに好ましくは８０ｍＶ／ｄｅｃ．以下であ
ることが好ましい。Ｓ値が小さいほど、トランジスタをオフする特定の電圧におけるオフ
電流を小さくすることができる。
図１（Ａ）に示す半導体装置をマトリクス状に配置することで記憶装置（メモリセルア
レイ）を構成することができる。
図１（Ａ）に対応する半導体装置の断面図の一例を図１（Ｂ）に示す。
図１（Ｂ）に示す半導体装置は、トランジスタ１００、トランジスタ２００および容量
素子２５０を有する。
トランジスタ１００は、半導体基板１５０を用いて作製される。トランジスタ１００は
、半導体基板１５０の凸部と、凸部内の不純物領域１６６と、凸部の上面および側面と接
する領域を有する絶縁膜１６２と、絶縁膜１６２を介して凸部の上面および側面と面する
導電膜１６４と、導電膜１６４の側壁に接する絶縁膜１６０と、を有する。なお、導電膜
１６４は、トランジスタ１００のゲート電極として機能する。また、不純物領域１６６は
、トランジスタ１００のソース領域およびドレイン領域として機能する。なお、トランジ
スタ１００は、絶縁膜１６０を有さなくてもよい。なお、半導体基板１５０の凸部の上に
は、絶縁膜を有してもよい。該絶縁膜は、凸部を形成するときに、マスクとして機能する
ものである。
ここでは、半導体基板１５０が、凸部を有する例を示したが、本発明の一態様に係る半
導体装置は、これに限定されない。例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板を加工して、凸型の半導体を形成しても構わない。
トランジスタ１００は、ｎチャネル型、ｐチャネル型のどちらでもよいが、回路によっ
て適切なトランジスタを用いる。
半導体基板１５０は、例えば、単結晶シリコンを用いることができる。単結晶シリコン
用いた場合は、高速動作をすることが可能なトランジスタ１００とすることができる。
また、図１（Ｂ）に示す半導体装置は、絶縁膜（たとえば、絶縁膜１７６）を介して、
トランジスタ１００の上部にトランジスタ２００を有する。また、トランジスタ１００と
トランジスタ２００との間には、配線として機能する複数の導電膜（たとえば導電膜１７
３、導電膜１７４）が配置されている。また、各種絶縁膜に埋め込まれた複数の導電膜に
より、上層と下層にそれぞれ配置された配線や電極が電気的に接続されている。
たとえば、図１（Ｂ）に示す絶縁膜１７０は、水素を含む絶縁膜であることが好ましい
。水素を含む絶縁膜を設け、第１の加熱処理を行うことで、絶縁膜１７０の下層に設けら
れたトランジスタ１００にシリコン系半導体材料を用いた場合、絶縁膜１７０中の水素は
シリコンのダングリングボンドを終端し、トランジスタ１００の電気特性を向上させるこ
とができる。
しかし、絶縁膜１７０中の水素は、シリコンのダングリングボンドを終端する必要量よ
り多く、絶縁膜や配線として機能する導電膜に残存してしまう。この残存した水素は、絶
縁膜１７０の上層に設けられる酸化物半導体膜を含んで構成されるトランジスタ２００に
とって悪影響を及ぼす。具体的には、トランジスタ２００を作製する工程やその後の長期
動作によって水素がトランジスタ２００側に移動してしまう。水素は、酸化物半導体膜中
にキャリアを生成する要因の一つとなるため、トランジスタ２００の電気特性を低下させ
る要因となる。
したがって、シリコン系半導体材料を用いたトランジスタ１００の上層に酸化物半導体
を用いたトランジスタ２００を積層して設ける場合、これらの間に水素の拡散を防止する
機能を有するバリア膜１７１を設けることが好ましい。
しかし、トランジスタ２００とトランジスタ１００を電気的に接続する際、バリア膜１
７１に開口を設け、導電膜を介して電気的に接続するがこのとき開口から水素がトランジ
スタ２００側に移動してしまい、酸化物半導体膜に混入してしまう。
このため、バリア膜１７１形成前に第２の加熱処理を行い、脱水素化または脱水化をす
る。半導体装置を構成する導電膜などの耐熱性や、トランジスタ１００の電気特性が劣化
しない程度であれば、第２の加熱処理の温度は高いほど好ましい。具体的には、第２の加
熱処理は、４５０℃以上６５０℃未満、好ましくは４９０℃以上６５０℃未満、より好ま
しくは５３０℃以上６５０℃未満で１０時間以下とすればよいが、６５０℃以上で行って
もよい。なお、第２の加熱処理は、例えば、第１の加熱処理と同じ温度か、それよりも低
い温度で行えばよい。このようにすることで、トランジスタ１００の電気特性が、第２の
加熱処理によって劣化することを抑制することができる。また、第２の加熱処理は、第１
の加熱処理よりも長時間行うと好ましい。こうすることで、トランジスタ１００の電気特
性を劣化させずに、トランジスタ２００の電気特性を向上させることができる。または、
例えば、第２の加熱処理は、第１の加熱処理よりも高い温度で行えばよい。このようにす
ることで、脱水素化または脱水化を完全に行うことができるため、トランジスタ２００の
電気特性をさらに向上させることができる。また、第２の加熱処理を行うことで、第１の
加熱処理を省略してもよい。
なお、第２の加熱処理は、複数回行ってもよい。第２の加熱処理は、好ましくは絶縁膜
などで金属膜などが覆われた状態で行う。
また、バリア膜１７１より下層の絶縁膜の昇温脱離ガス分光法分析（以下、ＴＤＳ分析
とする。）によって測定される４００℃以上、好ましくは４５０℃以上の任意の温度での
水素分子の脱離量が、３００℃の脱離量の１３０％以下、好ましくは１１０％以下である
ことが好ましい。また、ＴＤＳ分析によって測定される４５０℃での水素分子の脱離量が
３５０℃の脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい。また
、温度に対する質量電荷比２の検出強度が、４００℃において４×１０−１１Ａ以下であ
ると好ましい。
また、バリア膜１７１自体に含まれる水や水素も低減されていることが好ましい。例え
ばバリア膜１７１として、ＴＤＳ分析によって基板表面温度が２０℃から６００℃の範囲
における水素分子（質量電荷比ｍ／ｚ＝２）の脱離量が、２×１０１５個／ｃｍ２未満、
好ましくは１×１０１５個／ｃｍ２未満、より好ましくは５×１０１４個／ｃｍ２未満で
ある材料をバリア膜１７１に用いることが好ましい。または、ＴＤＳ分析によって基板表
面温度が２０℃から６００℃の範囲における水分子（質量電荷比ｍ／ｚ＝１８）の脱離量
が、１×１０１６個／ｃｍ２未満、好ましくは５×１０１５個／ｃｍ２未満、より好まし
くは２×１０１２個／ｃｍ２未満である材料をバリア膜１７１に用いることが好ましい。
また、絶縁膜１７０に接してバリア膜（図１（Ｂ）の絶縁膜１７０上で接する絶縁膜）を
設けると好ましい。また、絶縁膜１７０に接するバリア膜は必ずしも必要でなく、図４（
Ｂ）に示すように絶縁膜１７０に接するバリア膜がなくてもよい。
このようにすることで、トランジスタ１００の電気特性が向上することに加え、下層か
ら上層に水素が拡散することが抑制されることでトランジスタ２００の電気特性も同時に
向上させることができる。
このように、複数のトランジスタを積層した構造とすることにより、半導体装置の集積
度を高めることができる。
また、絶縁膜に開口を設け、埋め込まれた導電膜（たとえば図１（Ｂ）に示す導電膜１
７３）と該導電膜を覆う絶縁膜の間にボイド１７５が形成されてもよいし、絶縁膜に開口
を設け、埋め込まれた導電膜（たとえば図１（Ｂ）に示す導電膜１７４）と平坦化処理さ
れた絶縁膜の間にボイドが形成されてもよいし、平坦化処理を施す際に使用したスラリー
がボイドや処理を施した膜表面に残存していてもよい。ボイドやスラリーがあることで膜
の応力が緩和され、ピーリングを抑制することができるため、歩留まりよく作製すること
ができる。
トランジスタ２００は、バリア膜１７１上の凸部を有する絶縁膜１７２と、絶縁膜１７
２の凸部上の酸化物半導体膜２０６と、酸化物半導体膜２０６と接する導電膜２１６ａお
よび導電膜２１６ｂと、酸化物半導体膜２０６、導電膜２１６ａおよび導電膜２１６ｂ上
のゲート絶縁膜２１２と、ゲート絶縁膜２１２の上面に接し、酸化物半導体膜２０６の上
面および側面に面する導電膜２０４と、を有する。なお、絶縁膜１７２が凸部を有さなく
ても構わない。なお、導電膜２０４は、トランジスタ２００のゲート電極として機能する
。また、導電膜２１６ａおよび導電膜２１６ｂは、トランジスタ２００のソース電極およ
びドレイン電極として機能する。
また、トランジスタ２００を覆うように、トランジスタ２００上に水素のブロックする
機能を有するバリア膜２１８を形成することが好ましい。さらにバリア膜２１８上に絶縁
膜２１９を設けてもよい。
また、トランジスタ２００は、絶縁膜１７２が凸部を有することによって、導電膜２０
４の電界によって、酸化物半導体膜２０６を電気的に取り囲むことができる構造であって
もよい（導電膜の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕ
ｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、
酸化物半導体膜２０６の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａ
ｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きい
オン電流を得ることができる。また、導電膜２０４の電界によって、酸化物半導体膜２０
６のチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎ
ｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。ｓ−ｃｈａｎ
ｎｅｌ構造の半導体装置は、後の変形例４で説明する。
なお、導電膜２１６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（または
全部）は、酸化物半導体膜２０６などの半導体の、表面、側面、上面、または／および下
面の少なくとも一部（または全部）に設けられている。
または、導電膜２１６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（また
は全部）は、酸化物半導体膜２０６などの半導体の、表面、側面、上面、または／および
、下面の少なくとも一部（または全部）と、接している。または、導電膜２１６ａ（また
は／および導電膜２１６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜２０
６などの半導体の少なくとも一部（または全部）と、接している。
または、導電膜２１６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（また
は全部）は、酸化物半導体膜２０６などの半導体の、表面、側面、上面、または／および
、下面の少なくとも一部（または全部）と、電気的に接続されている。または、導電膜２
１６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（または全部）は、酸化物
半導体膜２０６などの半導体の一部（または全部）と、電気的に接続されている。
または、導電膜２１６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（また
は全部）は、酸化物半導体膜２０６などの半導体の、表面、側面、上面、または／および
下面の少なくとも一部（または全部）に、近接して配置されている。または、導電膜２１
６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（または全部）は、酸化物半
導体膜２０６などの半導体の一部（または全部）に、近接して配置されている。
または、導電膜２１６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（また
は全部）は、酸化物半導体膜２０６などの半導体の、表面、側面、上面、または／および
下面の少なくとも一部（または全部）の横側に配置されている。または、導電膜２１６ａ
（または／および導電膜２１６ｂ）の、少なくとも一部（または全部）は、酸化物半導体
膜２０６などの半導体の一部（または全部）の横側に配置されている。
または、導電膜２１６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（また
は全部）は、酸化物半導体膜２０６などの半導体の、表面、側面、上面、または／および
下面の少なくとも一部（または全部）の斜め上側に配置されている。または、導電膜２１
６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（または全部）は、酸化物半
導体膜２０６などの半導体の一部（または全部）の斜め上側に配置されている。
または、導電膜２１６ａ（または／および導電膜２１６ｂ）の、少なくとも一部（また
は全部）は、酸化物半導体膜２０６などの半導体の、表面、側面、上面、または／および
下面の少なくとも一部（または全部）の上側に配置されている。または、導電膜２１６ａ
（または／および導電膜２１６ｂ）の、少なくとも一部（または全部）は、酸化物半導体
膜２０６などの半導体の一部（または全部）の上側に配置されている。
図１（Ｂ）に示す容量素子２５０は、導電膜２１６ａと、導電膜２１６ａと接し、ゲー
ト絶縁膜２１２と同一工程で形成する絶縁膜２１３と、絶縁膜２１３と接し、導電膜２０
４と同一工程で形成する導電膜２０５を有する。なお、導電膜２１６ａは、容量素子２５
０の一方の電極として機能する。また、導電膜２０５は、容量素子２５０の他方の電極と
して機能する。
なお、導電膜２１６ｂは配線ＢＬと電気的に接続する。また、導電膜２０５は配線ＣＬ
と電気的に接続する。また、導電膜２０４は配線ＷＬと電気的に接続する。
以下では、トランジスタ１００、トランジスタ２００および容量素子２５０の構成物お
よび前記各構成間の絶縁膜や導電膜について、詳細に説明する。
半導体基板１５０に大きな制限はない。例えば、シリコンや炭化シリコン、ガリウムヒ
素などの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導
体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が配
置されたものを用いてもよい。また、結晶格子に歪みを有するシリコンを用いてもよい。
また、トランジスタ１００は、ＧａＡｓ、ＧａＡｌＡｓを用いた高電子移動度トランジス
タ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ
）を用いてもよい。
不純物領域１６６は、半導体基板１５０にリン（Ｐ）やヒ素（Ａｓ）などを添加して形
成される。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加している
が、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不
純物元素を添加すればよい。
絶縁膜１６２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いることができる。
絶縁膜１６０としては、絶縁膜１６２と同様の材料を用いることができる。
導電膜１６４としては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル
、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタン
グステンを一種以上含む導電膜を、単層で、または積層で用いればよい。導電膜１６４は
、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐ
ｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法などを用いて形成すればよい。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅ
ｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶ
Ｄ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。熱ＣＶＤ法は、プラズマを
用いないため、プラズマダメージが生じず、欠陥の少ない膜が得られる。
ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。
例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の
膜を形成することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、形成し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を形成す
ることができる。原料ガスの流量比を変化させながら形成する場合、複数の形成室を用い
て形成する場合と比べて、搬送や圧力調整に掛かる時間の分、形成に掛かる時間を短くす
ることができる。したがって、トランジスタの生産性を高めることができる。
絶縁膜１７０は、水素を含む絶縁膜、換言すると水素放出することが可能な絶縁膜であ
ることが好ましい。絶縁膜１７０としては、窒化シリコン膜、窒化酸化シリコン膜などを
用いることができる。よって、トランジスタ１００にシリコン系半導体材料を用いた場合
、絶縁膜１７０中の水素は、半導体基板１５０のシリコンのダングリングボンドを終端し
、トランジスタ１００の電気特性を向上させることができる。
バリア膜１７１は、トランジスタ１００側からの不純物の拡散を防止する役割を有する
。バリア膜１７１としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、
酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）などを含む絶縁膜を、単層
で、または積層で用いればよい。また、バリア膜１７１は、スパッタリング法、ＣＶＤ法
、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成すればよく、特に、スパッタリン
グ法の中のＤＣスパッタリング法は、成膜時に発生するゴミを低減でき、かつ膜厚分布も
均一とすることができるため好ましい。
絶縁膜１７２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜１７２は、化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有してい
ることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有するこ
とで酸化物半導体膜２０６に酸素を供給する役割を担うことができる。
絶縁膜１７２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法な
どを用いて形成すればよい。
なお、絶縁膜１７２を積層膜で構成する場合には、それぞれの膜を、上記のような形成
方法を用いて、異なる形成方法で形成してもよい。例えば、１層目をＣＶＤ法で形成し、
２層目をＡＬＤ法で形成してもよい。または、１層目をスパッタリング法で形成し、２層
目をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いることに
よって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積
層することによって、積層膜全体として、より適切な膜を構成することができる。
つまり、ｎ層目の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬ
Ｄ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、スパッタリング法
、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形
成する（ｎは自然数）。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、形成方法が同じでも
異なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、形成方法が同じでもよい
。または、すべての膜において、形成方法が同じでもよい。
絶縁膜１７２となる絶縁膜の表面を平坦化するために、化学的機械研磨（ＣＭＰ：Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。ＣＭ
Ｐ処理を行うことで、絶縁膜１７２となる絶縁膜の平均面粗さ（Ｒａ）を１ｎｍ以下、好
ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲ
ａとすることで、酸化物半導体膜２０６の結晶性が向上する場合がある。Ｒａは原子間力
顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能であ
る。
酸化物半導体膜２０６を構成する酸化物半導体は、インジウムを含む酸化物である。酸
化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また
、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガ
リウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素として
は、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニ
ウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステ
ンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合が
ある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば
、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導
体は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすく
なる。
ただし、酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、
例えば、亜鉛スズ酸化物、ガリウムスズ酸化物であっても構わない。
また、酸化物半導体は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体の
エネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ
以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
以下では、酸化物半導体中における不純物の影響について説明する。なお、トランジス
タの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、低キャリア
密度化および高純度化することが有効である。なお、酸化物半導体のキャリア密度は、１
×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ
３未満とする。酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物
濃度も低減することが好ましい。
なお、半導体膜の不純物とは、例えば、半導体膜を構成する主成分以外をいう。例えば
、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物である。不純物が含まれることにより
、例えば、半導体膜にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや
、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半
導体膜が酸化物半導体膜である場合、半導体膜の特性を変化させる不純物としては、例え
ば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属など
があり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホ
ウ素、リン、炭素、窒素などがある。酸化物半導体の場合、不純物の混入によって酸素欠
損を形成する場合がある。
酸化物半導体膜内部、および酸化物半導体膜と外部との界面近傍において、ＤＯＳが存
在すると、酸化物半導体膜を有するトランジスタにおいて、劣化などの要因となる。酸化
物半導体膜内部、およびその界面近傍のＤＯＳは、酸素（Ｏ）、酸素欠損（Ｖｏ）および
水素（Ｈ）の位置や結合関係によって説明することができる。以下、我々のモデルの概要
を、特性を理解するために説明する。
結論からいうと、トランジスタに安定した電気特性を付与するためには、酸化物半導体
膜内部、およびその界面近傍にＤＯＳをより少なくすること（高純度真性化）が重要であ
る。そのＤＯＳを低減するためには、酸素欠損および水素を低減することが必要となる。
以下に、酸化物半導体膜内部、およびその界面近傍のＤＯＳについて、なぜ、酸素欠損お
よび水素を低減することが必要であるかを、モデルを用いて説明する。
図１０は、酸化物半導体膜内部、およびその界面近傍のＤＯＳを示すバンド構造である
。以下では、酸化物半導体膜がインジウム、ガリウムおよび亜鉛を有する酸化物半導体膜
である場合について説明する。
まず、一般に、ＤＯＳには、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ
）と深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）とがある。なお、本明細書にお
いて、浅い位置のＤＯＳは、伝導帯下端のエネルギー（Ｅｃ）とミッドギャップ（ｍｉｄ
ｇａｐ）との間にあるＤＯＳのことをいう。従って、例えば、浅い位置のＤＯＳは、伝
導帯下端のエネルギーの近くに位置する。また、本明細書において、深い位置のＤＯＳは
、価電子帯上端のエネルギー（Ｅｖ）とミッドギャップとの間にあるＤＯＳのことをいう
。従って、例えば、深い位置のＤＯＳは、価電子帯上端のエネルギーよりもミッドギャッ
プの近くに位置する。
そこで、酸化物半導体膜におけるＤＯＳについて考えてみると、浅い位置のＤＯＳは２
種類ある。１つ目の浅い位置のＤＯＳは、酸化物半導体膜の表面近傍（絶縁膜（Ｉｎｓｕ
ｌａｔｏｒ）との界面またはその近傍）のＤＯＳ（ｓｕｒｆａｃｅ ｓｈａｌｌｏｗ Ｄ
ＯＳ）である。２つ目の浅い位置のＤＯＳは、酸化物半導体膜内部のＤＯＳ（ｂｕｌｋ
ｓｈａｌｌｏｗ ＤＯＳ）である。一方、深い位置のＤＯＳとしては、酸化物半導体膜内
部のＤＯＳ（ｂｕｌｋ ｄｅｅｐ ＤＯＳ）がある。
これらのＤＯＳは、以下のように作用する可能性がある。まず、酸化物半導体膜の表面
近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳは、伝導帯下端から浅い位置にあるため
、電荷の捕獲および消失が容易に起こりうる。次に、酸化物半導体膜内部のｂｕｌｋ ｓ
ｈａｌｌｏｗ ＤＯＳは、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ
ＤＯＳと比べると伝導帯下端から深い位置にあるため、電荷の消失が起こりにくい。
以下では、酸化物半導体膜にＤＯＳを作る原因元素について説明する。
例えば、酸化物半導体膜上に酸化シリコン膜を形成する場合、酸化シリコン膜中に酸化
物半導体膜に含まれるインジウムが入り込み、シリコンと置換することで、浅い位置のＤ
ＯＳを作る場合がある。
また、例えば、酸化物半導体膜と酸化シリコン膜との界面では、酸化物半導体膜に含ま
れるインジウムと酸素との結合が切れ、当該酸素とシリコンとの結合が生じる。これは、
シリコンと酸素との結合エネルギーがインジウムと酸素との結合エネルギーよりも高いこ
と、およびシリコン（４価）がインジウム（３価）よりも価数が多いことに起因する。そ
して、酸化物半導体膜に含まれる酸素がシリコンに奪われることによって、インジウムと
結合していた酸素のサイトは酸素欠損となる。また、この現象は、表面だけでなく、酸化
物半導体膜内部にシリコンが入っていった場合も、同様に生じる。これらの酸素欠損は、
深い位置のＤＯＳを形成する。
また、シリコンだけでなく、別の要因によっても、インジウムと酸素との結合が切れる
場合がある。例えば、インジウム、ガリウムおよび亜鉛を有する酸化物半導体膜において
、インジウムと酸素との結合は、ガリウムや亜鉛と酸素との結合よりも弱くて切れやすい
。そのため、例えば、プラズマによるダメージやスパッタ粒子によるダメージなどによっ
ても、インジウムと酸素との結合が切れ、酸素欠損が生じうる。この酸素欠損は、深い位
置のＤＯＳを形成する。この深い位置のＤＯＳは、正孔を捕獲することができるため、正
孔トラップ（正孔捕獲中心）となる。つまり、この酸素欠損が、酸化物半導体膜内部のｂ
ｕｌｋ ｄｅｅｐ ＤＯＳを形成する。
これらの酸素欠損による深い位置のＤＯＳは、水素が原因となって、酸化物半導体膜の
表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳや、酸化物半導体膜内部のｂｕｌｋ
ｓｈａｌｌｏｗ ＤＯＳを形成するための要因の一つとなる。
これらの酸素欠損は、ＤＯＳを形成するため、酸化物半導体膜の不安定要因となる。ま
た、酸化物半導体膜中の酸素欠損は、水素を捕獲することで準安定状態となる。つまり、
深い位置のＤＯＳを形成し、正孔を捕獲することができる正孔トラップであった酸素欠損
が、水素を捕獲すると、浅い位置のＤＯＳを形成する。その結果、浅い位置のＤＯＳは、
電子を捕獲することができる電子トラップとなったり、電子の発生源となったりすること
ができるようになる。このように、酸素欠損は水素を捕獲する。しかし、酸化物半導体膜
中の水素の位置次第では、プラス（中性またはプラス）にもマイナス（中性またはマイナ
ス）にも帯電しうる。そのため、酸化物半導体膜を有するトランジスタに対して、水素は
悪影響を及ぼす可能性がある。
酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、
好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍ
ｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、
酸化物半導体中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化
物半導体の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／
ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体の水素濃度を低減するために、絶縁膜１７２の水素濃度を低減する
と好ましい。絶縁膜１７２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃ
ｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とす
る。また、酸化物半導体の窒素濃度を低減するために、絶縁膜１７２の窒素濃度を低減す
ると好ましい。絶縁膜１７２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ
／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１
０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
とする。
また、酸化物半導体の水素濃度を低減するために、ゲート絶縁膜２１２の水素濃度を低
減すると好ましい。ゲート絶縁膜２１２の水素濃度はＳＩＭＳにおいて、２×１０２０ａ
ｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましく
は１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満とする。また、酸化物半導体の窒素濃度を低減するために、ゲート絶縁膜２１２
の窒素濃度を低減すると好ましい。ゲート絶縁膜２１２の窒素濃度は、ＳＩＭＳにおいて
、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合が
ある。そのため、酸化物半導体と絶縁膜１７２との間におけるシリコン濃度を、二次イオ
ン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅ
ｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。ま
た、酸化物半導体と絶縁膜１７２との間におけるシリコン濃度を、ＳＩＭＳにおいて、１
×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、
さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
＜酸化物半導体膜の構造について＞
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と、それ以外の非単結晶酸化物半導体膜とに
分けられる。非単結晶酸化物半導体膜としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉ
ｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多
結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などがある。
また、別の観点では、酸化物半導体膜は、非晶質酸化物半導体膜と、それ以外の結晶性
酸化物半導体膜とに分けられる。結晶性酸化物半導体膜としては、単結晶酸化物半導体膜
、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜などがある。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。なお、ＣＡＡＣ−ＯＳ膜を、ＣＡＮＣ（
Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体膜と
呼ぶこともできる。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化
物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像と回折パターンとの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。
一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリー
ともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒
界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳ膜について説明する。図１２（Ａ）
に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を示
す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔ
ｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ
像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例え
ば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって
行うことができる。
図１２（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１２（Ｂ）に示す
。図１２（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認でき
る。金属原子の各層の配列は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）ま
たは上面の凹凸を反映しており、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行となる。
図１２（Ｂ）に示すように、ＣＡＡＣ−ＯＳ膜は特徴的な原子配列を有する。図１２（
Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１２（Ｂ）および図１２（
Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレッ
トとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって
、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳ膜のペ
レット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構
造となる（図１２（Ｄ）参照）。図１２（Ｃ）で観察されたペレットとペレットとの間で
傾きが生じている箇所は、図１２（Ｄ）に示す領域５１６１に相当する。
また、図１３（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳ膜の平面の
Ｃｓ補正高分解能ＴＥＭ像を示す。図１３（Ａ）の領域（１）、領域（２）および領域（
３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１３（Ｂ）、図１３（Ｃ）およ
び図１３（Ｄ）に示す。図１３（Ｂ）、図１３（Ｃ）および図１３（Ｄ）より、ペレット
は、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。し
かしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣ
ＡＡＣ−ＯＳ膜について説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−
ＯＳ膜に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１４（Ａ）に示
すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ
軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認でき
る。
なお、ＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３
１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６
°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれる
ことを示している。より好ましいＣＡＡＣ−ＯＳ膜は、ｏｕｔ−ｏｆ−ｐｌａｎｅ法によ
る構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さな
い。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳ膜の場合は、２θ
を５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら
分析（φスキャン）を行っても、図１４（Ｂ）に示すように明瞭なピークは現れない。こ
れに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定し
てφスキャンした場合、図１４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属さ
れるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−Ｏ
Ｓ膜は、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳ膜について説明する。例えば、ＩｎＧ
ａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜に対し、試料面に平行にプローブ径が３００
ｎｍの電子線を入射させると、図１５（Ａ）に示すような回折パターン（制限視野透過電
子回折パターンともいう。）が現れる場合がある。この回折パターンは、ＩｎＧａＺｎＯ
４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によって
も、ＣＡＡＣ−ＯＳ膜に含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上
面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプ
ローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１５（Ｂ）に示す。
図１５（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっ
ても、ＣＡＡＣ−ＯＳ膜に含まれるペレットのａ軸およびｂ軸は配向性を有さないことが
わかる。なお、図１５（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０
）面および（１００）面などに起因すると考えられる。また、図１５（Ｂ）における第２
リングは（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。酸化物半導体
膜の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって
、ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜ということもできる。また、Ｃ
ＡＡＣ−ＯＳ膜は、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体膜に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源
となる場合がある。また、酸化物半導体膜中の酸素欠損は、キャリアトラップとなる場合
や、水素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体膜の主成分以外の元素で、水素、炭素、シリコン、遷移
金属元素などがある。例えば、シリコンなどの、酸化物半導体膜を構成する金属元素より
も酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体の原
子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アル
ゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体膜は、キャリア密度を低
くすることができる。そのような酸化物半導体膜を、高純度真性または実質的に高純度真
性な酸化物半導体膜と呼ぶ。ＣＡＡＣ−ＯＳ膜は、不純物濃度が低く、欠陥準位密度が低
い。即ち、高純度真性または実質的に高純度真性な酸化物半導体膜となりやすい。したが
って、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特
性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に
高純度真性な酸化物半導体膜は、キャリアトラップが少ない。酸化物半導体膜のキャリア
トラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のよ
うに振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導
体膜を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−Ｏ
Ｓ膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。
また、ＣＡＡＣ−ＯＳ膜は欠陥準位密度が低いため、光の照射などによって生成された
キャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳ膜を用い
たトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる
領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体
膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大
きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の
微結晶であるナノ結晶を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌ
ｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。ｎｃ−ＯＳ膜は、例え
ば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶
は、ＣＡＡＣ−ＯＳ膜におけるペレットと起源を同じくする可能性がある。そのため、以
下ではｎｃ−ＯＳ膜の結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
るペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない
。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体と区別が付か
ない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ペレットよりも大きい径のＸ線を用いる
ＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結
晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ペレットよりも大きいプ
ローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう
。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに
対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビ
ーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電
子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある
。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ
−ＯＳ膜を、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を
有する酸化物半導体膜、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔ
ａｌｓ）を有する酸化物半導体膜と呼ぶこともできる。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ
−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸
化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない
。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−
ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターン
のみが観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を
有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒ
ｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離ま
で秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。した
がって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体膜を
非晶質酸化物半導体膜と呼ぶことはできない。また、少なくとも、長距離秩序性を有する
酸化物半導体膜を非晶質酸化物半導体膜と呼ぶことはできない。よって、結晶部を有する
ことから、例えば、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜を、非晶質酸化物半導体膜また
は完全な非晶質酸化物半導体膜と呼ぶことはできない。
＜非晶質ライク酸化物半導体膜＞
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の構造を有する
場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体
（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察さ
れる場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのでき
る領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳ膜は、不安定な構造である。以下では、ａ−ｌｉ
ｋｅ ＯＳ膜が、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜と比べて不安定な構造であること
を示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ膜（試料Ａと表記する）、ｎｃ−ＯＳ
膜（試料Ｂと表記する）およびＣＡＡＣ−ＯＳ膜（試料Ｃと表記する）を準備する。いず
れの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば
、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層
を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。こ
れらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度
であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞
の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と
見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図１６は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例であ
る。ただし、上述した格子縞の長さを結晶部の大きさとしている。図１６より、ａ−ｌｉ
ｋｅ ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具
体的には、図１６中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ
程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／
ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−
ＯＳ膜およびＣＡＡＣ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０
８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的
には、図１６中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−
ＯＳ膜およびＣＡＡＣ−ＯＳ膜の結晶部の大きさは、それぞれ１．４ｎｍ程度および２．
１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳ膜は、電子照射によって結晶部の成長が見られる場合
がある。一方、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜は、電子照射による結晶部の成長が
ほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳ膜は、ｎｃ−ＯＳ膜および
ＣＡＡＣ−ＯＳ膜と比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳ膜は、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ
膜と比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳ膜の密度は、同じ組
成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およ
びＣＡＡＣ−ＯＳ膜の密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満と
なる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である
。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において
、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。
よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜に
おいて、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満とな
る。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体に
おいて、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．
３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積も
ることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わ
せる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少な
い種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体膜は、様々な構造をとり、それぞれが様々な特性を有する
。なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微
結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい
。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜の成膜モデルの一例について説明する
。
図１７（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳ膜が成膜される様子を示した
成膜室内の模式図である。
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを
介してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複
数のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高め
るスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（
ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ま
しくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、
酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０
１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここ
で、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが
確認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が
形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１
が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（
Ａｒ＋）などである。
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの
結晶粒には劈開面が含まれる。図１８（Ａ）に、一例として、ターゲット５１３０に含ま
れるＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図１８（Ａ）は、ｂ軸に平行な方向か
らＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図１８（Ａ）より、近接する二
つのＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置され
ていることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つの
Ｇａ−Ｚｎ−Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接す
る二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に
加速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペ
レット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、
叩き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１
の衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット
状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面
を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよ
びペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット
５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例
えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三
角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが
、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みの
ないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレ
ット５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎ
ｍ以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好まし
くは１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図１６中の（１
）で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５
１３０にイオン５１０１を衝突させると、図１８（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層
、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が剥離する。図１
８（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペ
レット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有する
ナノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット５１００は、プラズマを通過する際に、側面が負または正に帯電する場合があ
る。ペレット５１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある
。側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペ
レット状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳ膜が、Ｉｎ−Ｇａ−
Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある
。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電
する可能性がある。また、ペレット５１００は、プラズマを通過する際に、プラズマ中の
インジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する
場合がある。上述の図１６中の（２）と（１）の大きさの違いがプラズマ中での成長分に
相当する。ここで、基板５１２０が室温程度である場合、基板５１２０上におけるペレッ
ト５１００の成長が起こりにくいためｎｃ−ＯＳ膜となる（図１７（Ｂ）参照。）。室温
程度で成膜できることから、基板５１２０が大面積である場合でもｎｃ−ＯＳ膜の成膜が
可能である。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリン
グ法における成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレッ
ト５１００の構造を安定にすることができる。
図１７（Ａ）および図１７（Ｂ）に示すように、例えば、ペレット５１００は、プラズ
マ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５
１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づ
くと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向
きの磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５
１３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう
方向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、
磁場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミング
の左手の法則によって理解できる。
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上
面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが
磁場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板
５１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、
基板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好
ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基
板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の
上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以
上、より好ましくは５倍以上となる領域を設けるとよい。
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転すること
によって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基
板５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向
へ移動することができる。
また、図１７（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１０
０と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペ
レット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の
移動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかの
ペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１
００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ膜中
の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳ膜となる。なお
、基板５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５
０℃未満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が
大面積である場合でもＣＡＡＣ−ＯＳ膜の成膜は可能である。
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し
、イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５
１００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより
、ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸
縮はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶
粒界などの欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ−ＯＳ膜は、単結晶酸化物半導体が一枚板のようになっているのではな
く、ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったよう
な配列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため
、成膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳ膜に縮みなどの変形が
生じた場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがっ
て、可とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ−ＯＳ膜
は、ペレット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでな
く、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量である
ため、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．
２ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成す
る。図１９に断面模式図を示す。
図１９（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレッ
ト５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、
互いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０
５ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１
０５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０
３が、基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複
数の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図１９（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体
化し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット
５１０５ｂの別の側面と接するように配置する。
次に、図１９（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２
上およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５
１０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さら
にペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
そして、図１９（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１
０５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレ
ット５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側
面において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基
板５１２０からの加熱により結晶化し、領域５１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において
成長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳ膜が形成される。したがって、Ｃ
ＡＡＣ−ＯＳ膜は、ｎｃ−ＯＳ膜よりも一つ一つのペレットが大きくなる。上述の図１６
中の（３）と（２）の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成さ
れる場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大
きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、また
は２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる
酸化物半導体膜において、チャネル形成領域が一つの大きなペレットに収まる場合がある
。即ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、
ペレットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領
域、ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成
されることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考え
られる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳ膜の成膜が可能
であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、Ｃ
ＡＡＣ−ＯＳ膜は、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一
な成膜が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例
えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳ膜を成膜することは可能である。
また、ＣＡＡＣ−ＯＳ膜は、被形成面である基板５１２０の上面に凹凸がある場合でも
、その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の
上面が原子レベルで平坦な場合、ペレット５１００はａ−ｂ面と平行な平面である平板面
を下に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、
かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重
なることで、ＣＡＡＣ−ＯＳ膜を得ることができる。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳ膜は、ペレット５
１００が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板
５１２０が凹凸を有するため、ＣＡＡＣ−ＯＳ膜は、ペレット５１００間に隙間が生じや
すい場合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸が
あってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があ
っても高い結晶性を有するＣＡＡＣ−ＯＳ膜とすることができる。
このようなモデルによってＣＡＡＣ−ＯＳ膜が成膜されるため、スパッタ粒子が厚みの
ないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である
場合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場
合がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶
性を有するＣＡＡＣ−ＯＳ膜を得ることができる。
ここで、酸化物半導体が３層構造の場合について、図１（Ｃ）を用いて説明する。
酸化物半導体膜２０６ｂ（中層）は、上述の酸化物半導体についての記載を参照する。
酸化物半導体膜２０６ａ（下層）および酸化物半導体膜２０６ｃ（上層）は、酸化物半導
体膜２０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物
半導体である。酸化物半導体膜２０６ｂを構成する酸素以外の元素一種以上、または二種
以上から酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｃが構成されるため、酸化
物半導体膜２０６ａと酸化物半導体膜２０６ｂとの界面、および酸化物半導体膜２０６ｂ
と酸化物半導体膜２０６ｃとの界面において、界面準位が形成されにくい。
なお、酸化物半導体膜２０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＺｎおよびＯを除いて
のＩｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔ
ｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉ
ｃ％以上とする。また、酸化物半導体膜２０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｚｎお
よびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上
、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが
６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体膜２０６ｃがＩｎ−Ｍ−Ｚｎ酸化物
のとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔ
ｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉ
ｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体膜２０６ｃは、酸化
物半導体膜２０６ａと同種の酸化物を用いても構わない。
ここで、酸化物半導体膜２０６ａと酸化物半導体膜２０６ｂとの間には、酸化物半導体
膜２０６ａと酸化物半導体膜２０６ｂとの混合領域を有する場合がある。また、酸化物半
導体膜２０６ｂと酸化物半導体膜２０６ｃとの間には、酸化物半導体膜２０６ｂと酸化物
半導体膜２０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くな
る。そのため、酸化物半導体膜２０６ａ、酸化物半導体膜２０６ｂおよび酸化物半導体膜
２０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連
続接合ともいう。）バンド構造となる。
ここで、バンド構造について説明する。バンド構造は、理解を容易にするため絶縁膜１
７２、酸化物半導体膜２０６ａ、酸化物半導体膜２０６ｂ、酸化物半導体膜２０６ｃおよ
びゲート絶縁膜２１２の伝導帯下端のエネルギー（Ｅｃ）を示す。
図９（Ａ）、図９（Ｂ）に示すように、酸化物半導体膜２０６ａ、酸化物半導体膜２０
６ｂ、酸化物半導体膜２０６ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。
これは、酸化物半導体膜２０６ａ、酸化物半導体膜２０６ｂ、酸化物半導体膜２０６ｃを
構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。し
たがって、酸化物半導体膜２０６ａ、酸化物半導体膜２０６ｂ、酸化物半導体膜２０６ｃ
は組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続
接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸
構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心
のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に
、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失わ
れ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
なお、図９（Ａ）では、酸化物半導体膜２０６ａと酸化物半導体膜２０６ｃのＥｃが同
様である場合について示したが、それぞれが異なっていてもよい。例えば、酸化物半導体
膜２０６ａよりも酸化物半導体膜２０６ｃのＥｃが高いエネルギーを有する場合、バンド
構造の一部は、図９（Ｂ）のように示される。
図９（Ａ）、図９（Ｂ）より、酸化物半導体膜２０６ｂがウェル（井戸）となり、トラ
ンジスタ２００において、チャネルが酸化物半導体膜２０６ｂに形成されることがわかる
。なお、酸化物半導体膜２０６ａ、酸化物半導体膜２０６ｂ、酸化物半導体膜２０６ｃは
伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗ
ｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込み
チャネルということもできる。
なお、酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｃと、酸化シリコン膜など
の絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化
物半導体膜２０６ａおよび酸化物半導体膜２０６ｃがあることにより、酸化物半導体膜２
０６ｂと当該トラップ準位とを遠ざけることができる。ただし、酸化物半導体膜２０６ａ
または酸化物半導体膜２０６ｃのＥｃと、酸化物半導体膜２０６ｂのＥｃとのエネルギー
差が小さい場合、酸化物半導体膜２０６ｂの電子が該エネルギー差を越えてトラップ準位
に達することがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、絶
縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフ
トしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、酸化物半導体膜２０
６ａおよび酸化物半導体膜２０６ｃのＥｃと、酸化物半導体膜２０６ｂとの間にエネルギ
ー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ま
しく、０．１５ｅＶ以上がより好ましい。
なお、酸化物半導体膜２０６ａ、酸化物半導体膜２０６ｂ、酸化物半導体膜２０６ｃに
は、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジ
スタに安定した電気特性を付与することができる。
また、図９（Ｂ）に示すようなバンド構造において、酸化物半導体膜２０６ｃを設けず
、酸化物半導体膜２０６ｂとゲート絶縁膜２１２の間にＩｎ−Ｇａ酸化物（たとえば、原
子数比でＩｎ：Ｇａ＝７：９３）を設けてもよい。
酸化物半導体膜２０６ｂは、酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｃよ
りも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜２０６ｂとして、酸化
物半導体膜２０６ａおよび酸化物半導体膜２０６ｃよりも電子親和力の０．０７ｅＶ以上
１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５
ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯
下端のエネルギーとの差である。
たとえば、酸化物半導体膜２０６ａ、酸化物半導体膜２０６ｂ、酸化物半導体膜２０６
ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：
Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：
６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：
Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のい
ずれかの材料を用い、酸化物半導体膜２０６ａおよび酸化物半導体膜２０６ｃの電子親和
力が酸化物半導体膜２０６ｂよりも小さくなるようにすればよい。
また、このとき、ゲート電極に電界を印加すると、酸化物半導体膜２０６ａ、酸化物半
導体膜２０６ｂ、酸化物半導体膜２０６ｃのうち、電子親和力の大きい酸化物半導体膜２
０６ｂにチャネルが形成される。
また、トランジスタのオン電流のためには、酸化物半導体膜２０６ｃの厚さは小さいほ
ど好ましい。例えば、酸化物半導体膜２０６ｃは、１０ｎｍ未満、好ましくは５ｎｍ以下
、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体膜２０６ｃは、チャネルの形
成される酸化物半導体膜２０６ｂへ、隣接する絶縁膜を構成する酸素以外の元素（シリコ
ンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体膜２０
６ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体膜２０６ｃの厚
さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
また、信頼性を高めるためには、酸化物半導体膜２０６ａは厚く、酸化物半導体膜２０
６ｃは薄いことが好ましい。具体的には、酸化物半導体膜２０６ａの厚さは、２０ｎｍ以
上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ
以上とする。酸化物半導体膜２０６ａの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上
、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、隣接する
絶縁膜と酸化物半導体膜２０６ａとの界面からチャネルの形成される酸化物半導体膜２０
６ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、よ
り好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場
合があるため、酸化物半導体膜２０６ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎ
ｍ以下、さらに好ましくは８０ｎｍ以下とする。
例えば、酸化物半導体膜２０６ｂと酸化物半導体膜２０６ａとの間におけるシリコン濃
度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る。また、酸化物半導体膜２０６ｂと酸化物半導体膜２０６ｃとの間におけるシリコン濃
度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る。
また、酸化物半導体膜２０６ｂの水素濃度を低減するために、酸化物半導体膜２０６ａ
および酸化物半導体膜２０６ｃの水素濃度を低減すると好ましい。酸化物半導体膜２０６
ａおよび酸化物半導体膜２０６ｃの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍ
ｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×
１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下とする。また、酸化物半導体膜２０６ｂの窒素濃度を低減するために、酸化物半導体膜
２０６ａおよび酸化物半導体膜２０６ｃの窒素濃度を低減すると好ましい。酸化物半導体
膜２０６ａおよび酸化物半導体膜２０６ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０１
９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ま
しくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ
／ｃｍ３以下とする。
上述の３層構造は一例である。例えば、酸化物半導体膜２０６ａまたは酸化物半導体膜
２０６ｃのない２層構造としても構わない。
なお、図２（Ａ）に示すように、酸化物半導体膜２０６およびゲート絶縁膜２１２の間
に、酸化物半導体膜２１５を配置しても構わない。即ち、酸化物半導体膜２１５は、酸化
物半導体膜２０６のチャネル幅方向における上面および側面に接する領域を有する。酸化
物半導体膜２１５が酸化物半導体膜２０６の側面と接する領域を有することによって、酸
化物半導体膜２０６の側面を保護することができる。この場合、酸化物半導体膜２１５を
有さない場合と比べて、酸化物半導体膜２０６の側面における界面準位密度を低くするこ
とができる。したがって、酸化物半導体膜２１５を有することで、トランジスタの電気特
性の変動が抑制され、信頼性の高い半導体装置を実現することができる。酸化物半導体膜
２１５については、酸化物半導体膜２０６ｃについての説明を参照する。
導電膜２１６ａおよび導電膜２１６ｂとしては、例えば、アルミニウム、チタン、クロ
ム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、
銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いれ
ばよい。
導電膜２１６ａおよび導電膜２１６ｂとなる導電膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成すればよい。
導電膜２１６ａおよび導電膜２１６ｂは、導電膜２１６ａおよび導電膜２１６ｂとなる
導電膜を形成した後で、該導電膜の一部をエッチングすることで形成される。したがって
、該導電膜の形成時に、酸化物半導体膜２０６へダメージを与えない形成方法を用いると
好ましい。即ち、該導電膜の形成には、ＭＣＶＤ法などを用いると好ましい。
なお、導電膜２１６ａおよび導電膜２１６ｂを積層膜で構成する場合には、それぞれの
膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、Ｍ
ＢＥ法、ＰＬＤ法、ＡＬＤ法などのような形成方法を用いて、積層膜の各層を異なる形成
方法で形成してもよい。例えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリン
グ法で形成してもよい。または、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形
成してもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し
てもよい。または、１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３
層目をＡＬＤ法で形成してもよい。このように、それぞれ、異なる形成方法を用いること
によって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を
積層することによって、積層膜全体として、より適切な膜を構成することができる。
つまり、導電膜２１６ａおよび導電膜２１６ｂを積層膜で構成する場合には、例えば、
ｎ層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法な
ど）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋
１層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法な
ど）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ層
目の膜と、ｎ＋１層目の膜とで、形成方法が異なっていてもよい（ｎは自然数）。なお、
ｎ層目の膜とｎ＋２層目の膜とで、形成方法が同じでもよい。または、すべての膜におい
て、形成方法が同じでもよい。
なお、導電膜２１６ａ（導電膜２１６ｂ）、または導電膜２１６ａ（導電膜２１６ｂ）
の積層膜の内の少なくとも一つの膜と、酸化物半導体膜２０６、または酸化物半導体膜２
０６の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、ど
ちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに形成することができ
る。その結果、不純物の混入を防ぐことができる。または、例えば、酸化物半導体膜２０
６と接する導電膜２１６ａ（導電膜２１６ｂ）と、導電膜２１６ａ（導電膜２１６ｂ）と
接する酸化物半導体膜２０６とは、同じ形成方法を用いてもよい。これにより、同じチャ
ンバーで形成することができる。その結果、不純物の混入を防ぐことができる。このよう
に、酸化物半導体膜２０６と導電膜２１６ａ（導電膜２１６ｂ）の場合だけでなく、近接
して配置されている別々の膜において、同じ形成方法を用いてもよい。ただし、本発明の
一態様に係る半導体装置の作製方法は、これらに限定されない。
なお、導電膜２１６ａ（導電膜２１６ｂ）、または導電膜２１６ａ（導電膜２１６ｂ）
の積層膜の内の少なくとも一つの膜と、酸化物半導体膜２０６、または酸化物半導体膜２
０６の積層膜の内の少なくとも一つの膜と、絶縁膜１７２、または絶縁膜１７２の積層膜
の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ
法を用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、
不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法
は、これらに限定されない。
ゲート絶縁膜２１２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲル
マニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハ
フニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
なお、ゲート絶縁膜２１２を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（
プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法
、ＡＬＤ法などのような形成方法を用いて、異なる形成方法で形成してもよい。例えば、
１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、
１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、１層目を
ＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層目をＡＬ
Ｄ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成してもよい
。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に異なる機能
や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全
体として、より適切な膜を構成することができる。
つまり、ゲート絶縁膜２１２を積層膜で構成する場合には、例えば、ｎ層目の膜を、Ｃ
ＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、
ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、Ｃ
ＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、
ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１
層目の膜とで、形成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋
２層目の膜とで、形成方法が同じでもよい。または、すべての膜において、形成方法が同
じでもよい。
なお、ゲート絶縁膜２１２、またはゲート絶縁膜２１２の積層膜の内の少なくとも一つ
の膜と、導電膜２１６ａ（導電膜２１６ｂ）、または導電膜２１６ａ（導電膜２１６ｂ）
の積層膜の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どちら
も、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに形成することができる。
その結果、不純物の混入を防ぐことができる。または、例えば、ゲート絶縁膜２１２と接
する導電膜２１６ａ（導電膜２１６ｂ）と、導電膜２１６ａ（導電膜２１６ｂ）と接する
ゲート絶縁膜２１２とは、同じ形成方法を用いてもよい。これにより、同じチャンバーで
形成することができる。その結果、不純物の混入を防ぐことができる。
なお、ゲート絶縁膜２１２、またはゲート絶縁膜２１２の積層膜の内の少なくとも一つ
の膜と、導電膜２１６ａ（導電膜２１６ｂ）、または導電膜２１６ａ（導電膜２１６ｂ）
の積層膜の内の少なくとも一つの膜と、酸化物半導体膜２０６、または酸化物半導体膜２
０６の積層膜の内の少なくとも一つの膜と、絶縁膜１７２、または絶縁膜１７２の積層膜
の内の少なくとも一つの膜とは、同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ
法を用いてもよい。これにより、大気に触れさせずに形成することができる。その結果、
不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法
は、これらに限定されない。
ゲート絶縁膜２１２の積層構造の一例について説明する。ゲート絶縁膜２１２は、例え
ば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、お
よび酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したが
って、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ
以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすること
ができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶
構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電
率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有
する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系、正方晶
系、立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を
有する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため
、酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位
によってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低
減するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の層を配置す
ることによって互いに離間させることが好ましい場合がある。この層は、緩衝機能を有す
る。緩衝機能を有する層は、ゲート絶縁膜２１２に含まれる層であってもよいし、酸化物
半導体膜２０６に含まれる層であってもよい。即ち、緩衝機能を有する層としては、酸化
シリコン、酸化窒化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能
を有する層には、例えば、チャネル領域となる半導体よりもエネルギーギャップの大きい
半導体または絶縁体を用いる。または、緩衝機能を有する層には、例えば、チャネル領域
となる半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能
を有する層には、例えば、チャネル領域となる半導体よりもイオン化エネルギーの大きい
半導体または絶縁体を用いる。
一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラッ
プセンター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる
場合がある。該電荷を安定して存在させるためには、例えば、チャネル領域と酸化ハフニ
ウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよ
い。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すれば
よい。または、酸化ハフニウムよりもイオン化エネルギーの大きい半導体または絶縁体を
配置すればよい。このような絶縁体を用いることで、界面準位にトラップされた電荷の放
出が起こりにくくなり、長期間に渡って電荷を保持することができる。
そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲ
ート絶縁膜２１２内の界面準位に電荷を捕獲させるためには、酸化物半導体膜２０６から
ゲート電極として機能する導電膜２０４に向かって電子を移動させればよい。具体的な例
としては、高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３０
０℃以下）の下で、導電膜２０４の電位をソース電極やドレイン電極として機能する導電
膜２１６ａおよび導電膜２１６ｂの電位より高い状態にて１秒以上、代表的には１分以上
維持すればよい。
このようにゲート絶縁膜２１２などの界面準位に所望の量の電子を捕獲させたトランジ
スタは、しきい値電圧がプラス側にシフトする。導電膜２０４の電圧や、電圧を印加する
時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御する
ことができる。なお、電荷を捕獲させることができれば、ゲート絶縁膜２１２内でなくて
も構わない。同様の構造を有する積層膜を、絶縁膜１７２として用いても構わない。
導電膜２０４としては、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル
、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタン
グステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
導電膜２０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法
、ＡＬＤ法などを用いて形成すればよい。導電膜２０４は、導電膜２０４となる導電膜の
形成時に、ゲート絶縁膜２１２へダメージを与えない形成方法を用いると好ましい。即ち
、該導電膜の形成には、ＭＣＶＤ法などを用いると好ましい。
なお、導電膜２０４を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（プラズ
マＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬ
Ｄ法などのような形成方法を用いて、積層膜の各層を異なる形成方法で形成してもよい。
例えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。
または、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、
１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層
目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成し
てもよい。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に異
なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、
積層膜全体として、より適切な膜を構成することができる。
つまり、導電膜２０４を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法
（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ
法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法
（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ
法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の
膜とで、形成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目
の膜とで、形成方法が同じでもよい。または、すべての膜において、形成方法が同じでも
よい。
なお、導電膜２０４、または導電膜２０４の積層膜の内の少なくとも一つの膜と、ゲー
ト絶縁膜２１２、またはゲート絶縁膜２１２の積層膜の内の少なくとも一つの膜とは、同
じ形成方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、
大気に触れさせずに形成することができる。その結果、不純物の混入を防ぐことができる
。または、例えば、ゲート絶縁膜２１２と接する導電膜２０４と、導電膜２０４と接する
ゲート絶縁膜２１２とは、同じ形成方法を用いてもよい。これにより、同じチャンバーで
形成することができる。その結果、不純物の混入を防ぐことができる。
なお、導電膜２０４、または導電膜２０４の積層膜の内の少なくとも一つの膜と、ゲー
ト絶縁膜２１２、またはゲート絶縁膜２１２の積層膜の内の少なくとも一つの膜と、導電
膜２１６ａ（導電膜２１６ｂ）、または導電膜２１６ａ（導電膜２１６ｂ）の積層膜の内
の少なくとも一つの膜と、酸化物半導体膜２０６、または酸化物半導体膜２０６の積層膜
の内の少なくとも一つの膜と、絶縁膜１７２、または絶縁膜１７２の積層膜の内の少なく
とも一つの膜とは、同じ形成方法を用いてもよい。例えば、どれも、ＡＬＤ法を用いても
よい。これにより、大気に触れさせずに形成することができる。その結果、不純物の混入
を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに
限定されない。
バリア膜２１８は、バリア膜１７１と同様の材料および作製方法を用いることができる
。
絶縁膜２１９としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。または、ポ
リイミド、アクリル、シリコーンなどの樹脂を用いてもよい。
なお、絶縁膜２１９を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（プラズ
マＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬ
Ｄ法などのような形成方法を用いて、積層膜の各層を異なる形成方法で形成してもよい。
例えば、１層目をＭＯＣＶＤ法で形成し、２層目をスパッタリング法で形成してもよい。
または、１層目をＡＬＤ法で形成し、２層目をＭＯＣＶＤ法で形成してもよい。または、
１層目をＡＬＤ法で形成し、２層目をスパッタリング法で形成してもよい。または、１層
目をＡＬＤ法で形成し、２層目をスパッタリング法で形成し、３層目をＡＬＤ法で形成し
てもよい。このように、それぞれ、異なる形成方法を用いることによって、各層の膜に異
なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、
積層膜全体として、より適切な膜を構成することができる。
つまり、絶縁膜２１９を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法
（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ
法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ＋１層目の膜を、ＣＶＤ法
（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ
法、ＡＬＤ法などのうちの少なくとも１つの方法で形成し、ｎ層目の膜と、ｎ＋１層目の
膜とで、形成方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目
の膜とで、形成方法が同じでもよい。または、すべての膜において、形成方法が同じでも
よい。
＜変形例１＞
図２（Ｂ）は、図１（Ｂ）に示した半導体装置を変形した例である。
具体的には、図２（Ｂ）は、図１（Ｂ）に示した半導体装置と、トランジスタ２００の
構造が異なる。
図２（Ｂ）に示すトランジスタ２００は、トランジスタ１００とトランジスタ２００と
の間の配線として機能する導電膜を形成する工程で酸化物半導体膜２０６を導電膜２０４
と絶縁膜を介して挟むように設けられた導電膜２２０を有する。導電膜２２０は、トラン
ジスタ２００の第２のゲート電極として機能する。導電膜２２０を設けることで、さらな
るオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるに
は、たとえば、導電膜２０４と導電膜２２０を同電位とし、デュアルゲートトランジスタ
として駆動させればよい。なお、導電膜２０４と導電膜２２０を電気的に接続して同電位
としてもよい。また、しきい値電圧の制御を行うには、導電膜２０４と導電膜２２０に異
なる定電位を供給すればよい。
＜変形例２＞
また、トランジスタ２００は、トップゲートトップコンタクト構造のトランジスタに限
られず、図３（Ａ）に示すようにトップゲートボトムコンタクト構造のトランジスタでも
よいし、図３（Ｂ）に示すようにボトムゲートトップコンタクト構造のトランジスタでも
よい。
＜変形例３＞
また、図４（Ａ）に示すように、トランジスタ１００とトランジスタ２００の間の絶縁
膜や導電膜を減らしてもよい。図４（Ａ）に示す半導体装置は、図１（Ｂ）に示す半導体
装置の導電膜１７３、導電膜１７３と同一工程で形成される導電膜、当該導電膜上の絶縁
膜がない構成になっている。
＜変形例４＞
また、図５に示すような半導体装置の構成にしてもよい。なお、一点鎖線の左側にはト
ランジスタ１００、トランジスタ２００におけるチャネル長方向（長手方向または長辺方
向ともいう。）の断面図を示し、一点鎖線の右側にはトランジスタ１００、トランジスタ
２００におけるチャネル幅方向（短手方向または短辺方向ともいう。）の断面図を示す。
また、トランジスタ２００は、先述したｓ−ｃｈａｎｎｅｌ構造である。トランジスタ
２００において、チャネル幅方向の断面図における酸化物半導体膜２０６の高さ（厚さ）
が、酸化物半導体膜２０６の横幅（チャネル長）の０．８倍以上、好ましくは１倍以上、
さらに好ましくは１．２倍以上、より好ましくは１．５倍以上とする。酸化物半導体膜２
０６の高さを上記範囲とすることによって、トランジスタ２００の導通時に、酸化物半導
体膜２０６の上面よりも側面を流れるドレイン電流の割合を増大させることができる。し
たがって、トランジスタ２００は、占有面積に対して大きいオン電流を有するトランジス
タである。即ち、求められるオン電流に対して、トランジスタ２００の占有面積を小さく
することができる。なお、トランジスタ２００において、チャネル幅方向の断面図におけ
る酸化物半導体膜２０６の横幅は、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ
以下、より好ましくは２０ｎｍ以下とする。
トランジスタ１００は、半導体基板１５０の凸部を利用していることから、ＦＩＮ（フ
ィン）型トランジスタとも呼ばれる。なお、半導体基板１５０の凸部の上には、絶縁膜を
有してもよい。該絶縁膜は、凸部を形成するときに、マスクとして機能するものである。
また、トランジスタ１００とトランジスタ２００の間の導電膜は、図５に示すように絶
縁膜に形成された開口を埋めるプラグに変えてもよい。また、図示しないが導電膜１６４
と導電膜２１６ａは、チャネル幅方向に延伸した導電膜を介して電気的に接続されている
。
次に、図４（Ｂ）に示すトランジスタ１００、トランジスタ２００および容量素子２５
０の作製方法について、図６を用いて説明する。なお、ここで、トランジスタ１００は、
シリコン系半導体材料を用い、トランジスタ２００は、酸化物半導体を用いているものと
して以下で説明する。
まず、半導体基板１５０上にトランジスタ１００を形成する。次に、トランジスタ１０
０を覆う絶縁膜１７０を形成し、第１の加熱処理を行う（図６（Ａ）参照）。
絶縁膜１７０に含まれる水素が第１の加熱処理によりトランジスタ１００に移動し、ト
ランジスタ１００中のシリコンのダングリングボンドを終端することができる。よって、
トランジスタ１００の電気特性を向上させることができる。
次に、絶縁膜１７０上に、トランジスタ２００と電気的に接続するための導電膜１７３
、導電膜１７４、該導電膜が埋め込まれる絶縁膜、絶縁膜１７６を形成し、第２の加熱処
理を行う（図６（Ｂ）参照）。
絶縁膜１７０中の水素は、シリコンのダングリングボンドを終端する必要量より多く、
絶縁膜（たとえば絶縁膜１７６）や導電膜（たとえば導電膜１７３、導電膜１７４）に残
存してしまう。この残存した水素や水は、絶縁膜１７０の上層に設けられる酸化物半導体
膜を含んで構成されるトランジスタ２００側に移動してしまうのを抑制するため、第２の
加熱処理を行って、脱水化または脱水素化させる。半導体装置を構成する導電膜などの耐
熱性や、トランジスタ１００の電気特性が劣化しない程度であれば、第２の加熱処理の温
度は高いほど好ましい。具体的には、第２の加熱処理は、４５０℃以上６５０℃未満、好
ましくは４９０℃以上６５０℃未満、より好ましくは５３０℃以上６５０℃未満で１０時
間以下とすればよいが、６５０℃以上で行ってもよい。なお、第２の加熱処理は、例えば
、第１の加熱処理と同じ温度か、それよりも低い温度で行えばよい。このようにすること
で、トランジスタ１００の電気特性が、第２の加熱処理によって劣化することを抑制する
ことができる。また、第２の加熱処理は、第１の加熱処理よりも長時間行うと好ましい。
こうすることで、トランジスタ１００の電気特性を劣化させずに、トランジスタ２００の
電気特性を向上させることができる。または、例えば、第２の加熱処理は、第１の加熱処
理よりも高い温度で行えばよい。このようにすることで、脱水素化または脱水化を完全に
行うことができるため、トランジスタ２００の電気特性をさらに向上させることができる
。また、第２の加熱処理を行うことで、第１の加熱処理を省略してもよい。
なお、第２の加熱処理は、複数回行ってもよい。第２の加熱処理は、好ましくは絶縁膜
などで金属膜などが覆われた状態で行う。
次に、絶縁膜１７６上にバリア膜１７１を形成する（図６（Ｃ）参照）。
バリア膜１７１を設けることで、トランジスタ１００、トランジスタ１００の上層の絶
縁膜や導電膜に含まれる水素がトランジスタ２００側に拡散することを抑制することがで
きる。
次に、バリア膜１７１上に絶縁膜１７２、酸化物半導体膜２０６を形成する（図７（Ａ
）参照）。
次に、絶縁膜１７２、バリア膜１７１および絶縁膜１７６にトランジスタ１００と電気
的に接続する導電膜に達する開口を設け、トランジスタ１００のゲート電極と電気的に接
続する導電膜と開口を介して接する導電膜２１６ａと、トランジスタ１００のソース領域
またはドレイン領域として機能する不純物領域１６６と電気的に接続する導電膜と開口を
介して接する導電膜２１６ｂを形成する（図７（Ｂ）参照）。
なお、先述した第２の加熱処理のタイミングは、絶縁膜１７２、バリア膜１７１および
絶縁膜１７６に開口を形成した後、導電膜２１６ａおよび導電膜２１６ｂ形成前に行って
もよい。
次に、酸化物半導体膜２０６、導電膜２１６ａおよび導電膜２１６ｂ上にゲート絶縁膜
２１２、導電膜２０４を形成する。また、同時に導電膜２１６ａ上に絶縁膜２１３、導電
膜２０５を形成する（図７（Ｃ）参照）。
なお、図１１（Ａ）に示すように、ゲート絶縁膜２１２が、アイランド状にエッチング
されないような構成としてもよい。その場合、絶縁膜２１３は、ゲート絶縁膜２１２とつ
ながった状態となる。ここで、図１１（Ａ）の場合に素子が完成した場合の一例を、図１
１（Ｂ）に示す。
以上の工程により、トランジスタ２００および容量素子２５０を作製することができる
。
次に、トランジスタ２００および容量素子２５０を覆うバリア膜２１８、絶縁膜２１９
を形成する（図８（Ａ）参照）。
次に、バリア膜２１８、絶縁膜２１９にトランジスタ２００および容量素子２５０に達
する開口を設け、開口を介してトランジスタ２００および容量素子２５０と電気的に接続
する配線ＣＬ、配線ＷＬおよび配線ＢＬを形成する（図８（Ｂ）参照）。
以上の工程により、トランジスタ１００、トランジスタ２００および容量素子２５０を
含む半導体装置を作製することができる。
なお、本実施の形態では、酸化物半導体膜２０６を用いた場合の例を示したが、本発明
の実施形態の一態様は、これに限定されない。場合によっては、または、状況に応じて、
酸化物半導体膜２０６の代わりに、別の材料を有する半導体膜を用いてもよい。例えば、
チャネル領域、ソースドレイン領域、ＬＤＤ領域などにおいて、酸化物半導体膜２０６の
代わりに、シリコン、ゲルマニウム、ガリウム、ヒ素、などの元素を１つまたは複数有す
る半導体膜を用いてもよい。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及びその変形例などと
適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き
込み回数にも制限が無い半導体装置（記憶装置）について図１を用いて説明する。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトラン
ジスタである。トランジスタ２００は、オフ電流が小さいため、これを用いることにより
長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要と
しない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可
能となるため、消費電力を十分に低減することができる。
図１に示す半導体装置では、トランジスタ１００のゲート電極の電位が保持可能という
特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線ＷＬの電位を、トランジスタ
２００がオン状態となる電位にして、トランジスタ２００をオン状態とする。これにより
、配線ＢＬの電位が、トランジスタ１００のゲート電極、および容量素子２５０に与えら
れる。すなわち、トランジスタ１００のゲートには、所定の電荷が与えられる（書き込み
）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈ
レベル電荷という）のいずれかが与えられるものとする。その後、配線ＷＬの電位を、ト
ランジスタ２００がオフ状態となる電位にして、トランジスタ２００をオフ状態とするこ
とにより、トランジスタ１００のゲートに与えられた電荷が保持される（保持）。
トランジスタ２００のオフ電流は極めて小さいため、トランジスタ１００のゲートの電
荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。配線ＢＬに所定の電位（定電位）を与えた状態
で、配線ＣＬに適切な電位（読み出し電位）を与えると、トランジスタ１００のゲートに
保持された電荷量に応じて、配線ＳＬは異なる電位をとる。一般に、トランジスタ１００
をｎチャネル型とすると、トランジスタ１００のゲート電極にＨｉｇｈレベル電荷が与え
られている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１００のゲート電極にＬ
ｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためで
ある。ここで、見かけのしきい値電圧とは、トランジスタ１００を「オン状態」とするた
めに必要な配線ＣＬの電位をいうものとする。したがって、配線ＣＬの電位をＶｔｈ＿Ｈ
とＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１００のゲートに与えられ
た電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた
場合には、配線ＣＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１００は「オ
ン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、配線ＣＬの電位がＶ０（
＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１００は「オフ状態」のままである。このため
、配線ＳＬの電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にか
かわらずトランジスタ１００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより
小さい電位を配線ＣＬに与えればよい。または、ゲートの状態にかかわらずトランジスタ
１００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を配線ＣＬ
に与えればよい。
図２０に示す半導体装置（記憶装置）は、トランジスタ１００を設けていない点で図１
と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可
能である。
次に、情報の読み出しについて説明する。トランジスタ２００がオン状態となると、浮
遊状態である配線ＢＬと容量素子２５０とが導通し、配線ＢＬと容量素子２５０の間で電
荷が再分配される。その結果、配線ＢＬの電位が変化する。配線ＢＬの電位の変化量は、
容量素子２５０の一方の電極の電位（あるいは容量素子２５０に蓄積された電荷）によっ
て、異なる値をとる。
例えば、容量素子２５０の一方の電極の電位をＶ、容量素子２５０の容量をＣ、配線Ｂ
Ｌが有する容量成分をＣＢ、電荷が再分配される前の配線ＢＬの電位をＶＢ０とすると、
電荷が再分配された後の配線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）と
なる。したがって、メモリセルの状態として、容量素子２５０の一方の電極の電位がＶ１
とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の配線ＢＬ
の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場
合の配線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなること
がわかる。
そして、配線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる
。
この場合、メモリセルを駆動させるための駆動回路に上記シリコン等の半導体材料が適
用されたトランジスタを用い、トランジスタ２００として酸化物半導体が適用されたトラ
ンジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲ
Ｆタグについて、図２１を参照して説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記
憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよ
うな特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う
個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには
極めて高い信頼性が要求される。
ＲＦタグの構成について図２１を用いて説明する。図２１は、ＲＦタグの構成例を示す
ブロック図である。
図２１に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどと
もいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ
８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路
８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している
。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑
制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これ
により、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和すること
を防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることが
できる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信
を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信す
る電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方
式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたア
ンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路
８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整
流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平
滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側ま
たは出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅
が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しない
ように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するため
の回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していても
よい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８
０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成
するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに
応じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は
、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域など
を有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を
行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶装置を、記憶回路８１０に用いることができる
。本発明の一態様の記憶装置は、電源が遮断された状態であっても情報を保持できるため
、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶装置は、データの
書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、デー
タの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに
、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制するこ
とができる。
また、本発明の一態様の記憶装置は、不揮発性のメモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にの
み固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になること
がなく出荷後の製品に対応した顧客管理が容易となる。
（実施の形態４）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ
、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図２２は、先の実施の形態で説明したノーマリーオフ特性を有するトランジスタを少な
くとも一部に用いたＣＰＵの一例の構成を示すブロック図である。なお、ノーマリーオフ
特性を有するトランジスタを少なくとも一部に用いたＣＰＵをノーマリーオフＣＰＵとも
呼ぶ場合がある。
図２２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフ
ェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ
基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９
は、別チップに設けてもよい。もちろん、図２２に示すＣＰＵは、その構成を簡略化して
示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例
えば、図２２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数
含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演
算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６
４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。
図２２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。
図２２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
図２３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である
。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記
憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理
素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回
路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と
、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダ
クタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる
。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２
０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力
され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して
接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用
いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）
のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の
端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第
２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３
はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２
の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極の
うちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続
部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電
位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッ
チ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に
接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレイン
の他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの
一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４の
ソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができ
る。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる
配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの
他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ
等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２
０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮ
Ｄ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等
を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力さ
れる。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号Ｒ
Ｄによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方の
スイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と
第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデー
タに対応する信号が入力される。図２３では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。
なお、図２３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して
回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端
子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を
反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）から出力される信号を当該ノードに入力することができる。
また、図２３において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１
９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるト
ランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以
外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残り
のトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形
成されるトランジスタとすることもできる。
図２３における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。
本発明の一態様のける半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい
。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子
１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわ
たり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（
データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ
動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１
が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジス
タ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再
開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態
（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなど
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子
１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタム
ＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（
Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩ、ＲＦ（Ｒ
ａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
（実施の形態５）
本実施の形態では、本発明の一態様の表示装置の構成例について説明する。
［構成例］
図２４（Ａ）は、本発明の一態様の表示装置の上面図であり、図２４（Ｂ）は、本発明
の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説
明するための回路図である。また、図２４（Ｃ）は、本発明の一態様の表示装置の画素に
有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図であ
る。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。ま
た、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図２４（Ａ）に示す。表示装置の基
板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７
０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回
路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第
２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領
域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置
の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続
部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている
。
図２４（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号
線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に
設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板
７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図２４（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の
画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれ
の画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆
動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画
素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３に
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極層またはドレイン電極層７１４は、トランジスタ７１６とトランジ
スタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実
施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い
液晶表示装置を提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電
気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画
素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広が
る形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７
のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１
３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミン
グを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層ま
たは第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備え
る。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成さ
れ、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成さ
れる。
なお、図２４（Ｂ）に示す画素回路は、これに限定されない。例えば、図２４（Ｂ）に
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回
路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図２４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表
示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
図２４（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型の
トランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜
は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該
画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作に
ついて説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光
素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、
ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層
の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他
方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ
７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が
電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続され
ている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同
一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態
で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ
表示装置を提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、
低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮ
Ｄ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしき
い値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２
４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７
２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより
省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲ
ート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジ
スタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用
トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆
動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７
２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧を
かける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力
し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作さ
せるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くす
る。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流
し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図２４（Ｃ）に示す画素構成に限定されない。例えば、図２
４（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは
論理回路などを追加してもよい。
図２４で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電
位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御
し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位
など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または
様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置の一例
としては、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子
、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色
ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液
晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマ
ディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、
デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター
）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション
）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチ
ューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化
する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディ
スプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッ
ションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆ
ａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）
などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶
ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディス
プレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた
表示装置の一例としては、電子ペーパーなどがある。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、
図２５を用いて説明を行う。
図２５に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基
板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッ
テリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パ
ネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル
８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタ
ッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライ
トユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための
信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっ
ても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０
１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を
追加して設けてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメ
ラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディス
プレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディ
オプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２６に
示す。
図２６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８等を有する。なお、図２６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
図２６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３お
よび第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示
装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
パネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フ
ォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加するこ
とができる。
図２６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４等を有する。
図２６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３等を有する。
図２６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度に従って切り替える構成としても良い。
図２６（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、
ライト９５４等を有する。
（実施の形態８）
本実施の形態では、本発明の一態様に係るＲＦデバイスの使用例について図２７を用い
ながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券
類、無記名債券類、証書類（運転免許証や住民票等、図２７（Ａ）参照）、包装用容器類
（包装紙やボトル等、図２７（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２７
（Ｂ）参照）、乗り物類（自転車等、図２７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、
食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電
子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、
若しくは各物品に取り付ける荷札（図２７（Ｅ）、図２７（Ｆ）参照）等に設けて使用す
ることができる。
本発明の一態様に係るＲＦデバイス４０００は、表面に貼る、または埋め込むことによ
り、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージ
であれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲ
Ｆデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品
自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、
または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証
機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。ま
た、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器
等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシス
テムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲ
Ｆデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることがで
きる。
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に
用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信
距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて
長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いるこ
とができる。
本実施例では、シリコン系半導体材料を用いたトランジスタ上の絶縁膜の脱水素化、脱
水化効果を、ＴＤＳ分析を用いて評価した結果を示す。
実施例で用いた試料について説明する。
シリコン基板を熱酸化し、シリコン基板表面に１００ｎｍの熱酸化膜を形成した。熱酸
化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、塩化水素（ＨＣｌ）が酸素に対
して３体積％の割合で含まれるものとした。
次に、熱酸化膜上に、流量４０ｓｃｃｍのシラン（ＳｉＨ４）、流量３０ｓｃｃｍの一
酸化二窒素（Ｎ２Ｏ）、流量３００ｓｃｃｍのアンモニア（ＮＨ３）および流量９００ｓ
ｃｃｍの水素（Ｈ２）を原料ガスとし、反応室の圧力を１６０Ｐａ、基板温度を３２５℃
、２７ＭＨｚの高周波電源を用いて２５０Ｗの高周波電力を平行平板電極に供給したＣＶ
Ｄ法により、窒化酸化シリコン膜を２８０ｎｍ成膜した。
流量４０ｓｃｃｍのシラン（ＳｉＨ４）および流量４００ｓｃｃｍの二酸化窒素（ＮＯ
２）を原料ガスとし、反応室の圧力を２６７Ｐａ（２Ｔｏｒｒ）、基板温度を４００℃、
熱ＣＶＤ法により、酸化窒化シリコン膜を３００ｎｍ成膜した。
次に、酸化窒化シリコン膜上に、流量１５ｓｃｃｍのテトラエトキシシラン（ＴＥＯＳ
）および流量７５０ｓｃｃｍの酸素（Ｏ２）を原料ガスとし、基板温度を３００℃、２７
ＭＨｚの高周波電源を用いて３００Ｗの高周波電力を平行平板電極に供給したＣＶＤ法に
より、酸化シリコン膜を５００ｎｍ成膜した。
次に、加熱処理を各条件で行った。条件１は、窒素雰囲気下において４９０℃で３時間
加熱処理を行った。条件２は、窒素雰囲気下において４９０℃で５時間加熱処理を行った
。条件３は、窒素雰囲気下において４９０℃で１０時間加熱処理を行った。条件４は、窒
素雰囲気下において５３０℃で１時間加熱処理を行った。条件５は、窒素雰囲気下におい
て５３０℃で３時間加熱処理を行った。条件６は、窒素雰囲気下において５３０℃で５時
間加熱処理を行った。条件７は、窒素雰囲気下において５３０℃で１０時間加熱処理を行
った。条件８は、窒素雰囲気下において５４０℃で１時間加熱処理を行った。条件９は、
窒素雰囲気下において４５０℃で５時間加熱処理を行った。条件１０は、加熱処理を行わ
なかった。
次に、各試料の放出ガスの量を評価した。なお、ＴＤＳ評価には、電子科学株式会社製
の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用いて行った。測定条件は、ＳＥＭ電
圧１０００Ｖ、基板表面温度は室温から５３０℃、真空度１．９×１０−７Ｐａ以下、Ｄ
ｗｅｌｌ Ｔｉｍｅ０．２（ｓｅｃ／Ｕ）、設定した昇温レート：３２（℃／ｍｉｎ）と
した。なお、基板表面温度の昇温レート：約１８（℃／ｍｉｎ）であった。
ＴＤＳによる水素分子：Ｈ２（質量電荷比ｍ／ｚ＝２）の脱離量、水分子：Ｈ２Ｏ（質
量電荷比ｍ／ｚ＝１８）の脱離量をそれぞれ図２８および図２９に示す。
また、条件４、条件５、条件６、条件７において、水素分子と水分子を定量し、評価し
た。定量方法は、水素分子では５０℃〜４５０℃の範囲を、水分子では２００℃〜４５０
℃の範囲をそれぞれ定量した。
また、各条件の水素分子および水分子の定量結果を表１に示す。
表１、図２８に示すように温度が高いほど、また、加熱時間が長いほど水素の脱離量は
減少していることが確認できた。また、条件５、条件６、条件７において、４５０℃での
水素分子の脱離量が３５０℃での水素分子の脱離量の１３０％以下であることが確認でき
た。また、表１、図２９に示すように温度が高いほど、また、加熱時間が長いほど水の脱
離量は減少していることが確認できた。
本実施例では、単結晶シリコンを用いたトランジスタと、該トランジスタ上に積層する
酸化物半導体を用いたトランジスタと、を有する半導体装置を作製し、それぞれのトラン
ジスタの電気特性を評価した。
＜試料の説明＞
以下に、試料の作製方法を説明する。
まず、基板として、厚さが５２ｎｍの単結晶シリコン膜を有するＳＯＩ基板を準備した
。
次に、フォトリソグラフィ法によって単結晶シリコン膜の一部をエッチングし、単結晶
シリコン膜を島状に形成した。
次に、マイクロ波ＣＶＤ法を用いて、単結晶シリコン膜を表面から酸化させ、厚さが１
０ｎｍの酸化シリコン膜を形成した。なお、マイクロ波ＣＶＤ法は、高密度プラズマＣＶ
Ｄ法などとも呼ばれる。次に、窒素雰囲気下において、９５０℃で１時間の熱処理を行う
ことで、ゲート絶縁膜を形成した。
次に、ｐチャネル型トランジスタを形成するために、単結晶シリコン膜の一部にリンイ
オンを注入した。リンイオンの注入は、イオン注入装置（質量分離機能を有する。）を用
い、加速電圧を１８ｋＶとして、６．５×１０１１ｉｏｎｓ／ｃｍ２の濃度で行った。
次に、ｎチャネル型トランジスタを形成するために、単結晶シリコン膜の一部にホウ素
イオンを注入した。ホウ素イオンの注入は、イオン注入装置を用い、加速電圧を１４ｋＶ
として、３．０×１０１２ｉｏｎｓ／ｃｍ２の濃度で行った。
次に、スパッタリング法を用いて、厚さが３０ｎｍの窒化タンタル膜と、厚さが１７０
ｎｍのタングステン膜を、順に成膜した。次に、フォトリソグラフィ法によって窒化タン
タル膜およびタングステン膜の一部をエッチングし、ゲート電極を形成した。
次に、ｐチャネル型トランジスタとなる単結晶シリコン膜の領域に対して、ゲート電極
をマスクに、ホウ素イオンを注入した。ホウ素イオンの注入は、イオン注入装置を用い、
加速電圧を９ｋＶとして、１．０×１０１３ｉｏｎｓ／ｃｍ２の濃度で行った。
次に、ゲート電極をマスクにしてｎチャネル型トランジスタとなる単結晶シリコン膜の
領域に対してリンイオンを注入した。リンイオンの注入は、イオン注入装置を用い、加速
電圧を９ｋＶとして、１．０×１０１３ｉｏｎｓ／ｃｍ２の濃度で行った。
次に、プラズマＣＶＤ法を用いて厚さが３００ｎｍの酸化窒化シリコン膜を成膜し、異
方性エッチングを行うことで、ゲート電極の側面に接する絶縁膜（側壁絶縁膜またはサイ
ドウォール絶縁膜ともいう。）を形成した。なお、ゲート絶縁膜の一部は、この酸化窒化
シリコン膜のエッチングと同時にエッチングされる。結果、単結晶シリコン膜の一部が露
出される。
次に、ゲート電極および側壁絶縁膜をマスクにしてｐチャネル型トランジスタとなる単
結晶シリコン膜の領域に対してホウ素イオンを注入した。ホウ素イオンの注入は、イオン
ドーピング装置（質量分離機能を有さない。）を用い、加速電圧を１０ｋＶとして、１．
５×１０１６ｉｏｎｓ／ｃｍ２の濃度で行った。ホウ素イオンが注入された領域は、ｐチ
ャネル型トランジスタのソース領域またはドレイン領域として機能する。また、側壁絶縁
膜の直下の単結晶シリコン膜の領域は、上述した工程により形成されたチャネル形成領域
、およびソース領域またはドレイン領域の中間のキャリア密度を有するため、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
次に、ゲート電極および側壁絶縁膜をマスクにしてｎチャネル型トランジスタとなる単
結晶シリコン膜の領域に対してリンイオンを注入した。リンイオンの注入は、イオンドー
ピング装置を用い、加速電圧を１０ｋＶとして、３．０×１０１５ｉｏｎｓ／ｃｍ２の濃
度で行った。リンイオンが注入された領域は、ｎチャネル型トランジスタのソース領域ま
たはドレイン領域として機能する。また、側壁絶縁膜の直下の単結晶シリコン膜の領域は
、上述した工程により形成されたチャネル形成領域、およびソース領域またはドレイン領
域の中間のキャリア密度を有するため、ＬＤＤ領域として機能する。
次に、プラズマＣＶＤ法を用いて、厚さが５０ｎｍの酸化窒化シリコン膜を成膜した。
次に、窒素雰囲気下において、５５０℃で１時間の熱処理を行った。
次に、プラズマＣＶＤ法を用いて、厚さが２８０ｎｍの窒化酸化シリコン膜を成膜した
。該窒化酸化シリコン膜は、水素を多量に含有することから、ＳｉＮＯＨ膜とも呼ばれる
。
次に、熱ＣＶＤ法により、厚さが３００ｎｍの酸化窒化シリコン膜を成膜した。
次に、窒素雰囲気下において、４９０℃で１時間の熱処理を行った。該熱処理を行うこ
とで、ＳｉＮＯＨ膜から水素が放出される。放出された水素は、単結晶シリコン膜に到達
すると、単結晶シリコン膜が有するダングリングボンドを終端する。このような熱処理を
水素化処理と呼ぶ。
次に、厚さが５０ｎｍの酸化窒化シリコン膜、厚さが２８０ｎｍの窒化酸化シリコン膜
および厚さが３００ｎｍの酸化シリコン膜の一部をエッチングすることで、ソース領域、
ドレイン領域、ゲート電極などに達する開口を形成した。
次に、スパッタリング法を用いて、厚さが１５０ｎｍのタングステン膜を成膜した。
次に、フォトリソグラフィ法によってタングステン膜の一部をエッチングし、第１の配
線層を形成した。
次に、プラズマＣＶＤ法を用いて、厚さが９００ｎｍの酸化シリコン膜を成膜した。
次に、酸化シリコン膜の上面からＣＭＰ処理によって、酸化シリコン膜の厚さが４００
ｎｍから５００ｎｍ程度になるまで平坦化した。
次に、窒素雰囲気下において、熱処理を行った。なお、試料１は、４９０℃で１０時間
の熱処理を行った。また、試料２は、４５０℃で５時間の熱処理を行った。該熱処理は、
上記水素化処理により外方拡散されずに、またはダングリングボンドの終端に利用されず
に、各層に残存した水素を外方拡散させるため、脱水素化処理と呼ばれる。先の実施例に
示したように、脱水素化処理は温度が高く、時間が長いほど効果的である。したがって、
試料１は、試料２と比べて、水素の残存量の少ない試料といえる。
次に、厚さが４００ｎｍから５００ｎｍ程度の酸化シリコン膜の一部をエッチングする
ことで、第１の配線層などに達する開口を形成した。
次に、スパッタリング法を用いて、厚さが１５０ｎｍのタングステン膜を成膜した。
次に、フォトリソグラフィ法によってタングステン膜の一部をエッチングし、第２のゲ
ート電極としての機能を有する導電膜２２０、および第２の配線層としての機能を有する
導電膜１７４を形成した。
次に、プラズマＣＶＤ法を用いて、厚さが５００ｎｍの酸化シリコン膜を成膜した。
次に、酸化シリコン膜の上面からＣＭＰ処理によって、酸化シリコン膜の厚さが０ｎｍ
から５０ｎｍ程度になるまで平坦化し、タングステン膜の上面を露出させた。
次に、プラズマＣＶＤ法を用いて、厚さが１００ｎｍの酸化シリコン膜を成膜した。
次に、窒素雰囲気下において、熱処理を行った。なお、試料１は、４９０℃で１０時間
の熱処理を行った。また、試料２は、４５０℃で１時間の熱処理を行った。該熱処理によ
って、さらに脱水素化処理を行った。
次に、スパッタリング法を用いて、厚さが５０ｎｍの酸化アルミニウム膜を成膜した。
該酸化アルミニウム膜は、酸素、水素などをブロックする機能を有する。したがって、酸
化アルミニウム膜を設けることによって、単結晶シリコンを用いたトランジスタや、その
周辺に設けられた絶縁膜、導電膜などから放出される水素が、この後作製する酸化物半導
体を用いたトランジスタに混入することを防ぐことができる。
次に、プラズマＣＶＤ法を用いて、厚さが１００ｎｍの過剰酸素を有する酸化窒化シリ
コン膜を成膜した。なお、該酸化窒化シリコン膜は、後の熱処理などによって酸素を放出
する酸化窒化シリコン膜である。放出される酸素は、酸化物半導体の酸素欠損を低減する
ために利用され、トランジスタの電気特性や信頼性を向上させることができる。一方、放
出される酸素が単結晶シリコンに達すると、トランジスタの電気特性や信頼性を劣化させ
る場合がある。上述した酸化アルミニウム膜は、単結晶シリコンへの酸素の混入を防ぐ機
能を有する。そのため、過剰酸素を有する酸化窒化シリコン膜を設けても、電気特性や信
頼性を高い単結晶シリコンを用いたトランジスタを作製することができる。
次に、試料１は、スパッタリング法を用いて、厚さが２０ｎｍの第１の酸化物半導体膜
と、厚さが２０ｎｍの第２の酸化物半導体膜と、を順に成膜した。また、試料２は、スパ
ッタリング法を用いて、厚さが２０ｎｍの第１の酸化物半導体膜と、厚さが１５ｎｍの第
２の酸化物半導体膜と、を順に成膜した。第１の酸化物半導体膜の成膜には、Ｉｎ：Ｇａ
：Ｚｎ＝１：３：２［原子数比］であるターゲットを用いた。また、第２の酸化物半導体
膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］であるターゲットを用いた。
なお、第１の酸化物半導体膜および第２の酸化物半導体膜を合わせて、酸化物半導体膜２
０６と呼ぶ。
次に、窒素雰囲気において、４５０℃で１時間の熱処理を行った後、酸素雰囲気におい
て、４５０℃で１時間の熱処理を行った。
次に、フォトリソグラフィ法によって酸化物半導体膜２０６の一部をエッチングし、酸
化物半導体膜２０６を島状に形成した。
次に、過剰酸素を有する酸化窒化シリコン膜の一部、酸化アルミニウム膜の一部、およ
び酸化シリコン膜の一部をエッチングすることで、導電膜２２０、導電膜１７４などに達
する開口を形成した。
次に、スパッタリング法を用いて、厚さが１００ｎｍのタングステン膜を成膜した。
次に、フォトリソグラフィ法によってタングステン膜の一部をエッチングし、酸化物半
導体を用いたトランジスタのソース電極またはドレイン電極としての機能を有する導電膜
２１６ａおよび導電膜２１６ｂを形成した。
次に、スパッタリング法を用いて、厚さが５ｎｍの第３の酸化物半導体膜を成膜した。
第３の酸化物半導体膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］であるタ
ーゲットを用いた。
次に、プラズマＣＶＤ法を用いて、厚さが２０ｎｍの酸化窒化シリコン膜を成膜した。
次に、スパッタリング法を用いて、厚さが３０ｎｍの窒化チタン膜と、厚さが１３５ｎ
ｍのタングステン膜を順に成膜した。
次に、フォトリソグラフィ法によって窒化チタン膜およびタングステン膜の一部をエッ
チングし、ゲート電極として機能する導電膜２０４を形成した。
次に、フォトリソグラフィ法によって第３の酸化物半導体膜および酸化窒化シリコン膜
の一部をエッチングした。酸化窒化シリコン膜は、チャネル形成領域である第２の酸化物
半導体膜と、ゲート電極として機能する導電膜２０４との間に配置されるため、ゲート絶
縁膜としての機能を有する。
次に、スパッタリング法を用いて厚さが１５０ｎｍの酸化アルミニウム膜を成膜した。
該酸化アルミニウム膜は、酸素、水素などをブロックする機能を有する。したがって、酸
化アルミニウム膜を設けることによって、単結晶シリコンを用いたトランジスタや、その
周辺に設けられた絶縁膜、導電膜などから放出される水素や半導体装置の外部から混入す
る水素が、酸化物半導体を用いたトランジスタに混入することを防ぐことができる。また
、過剰酸素を有する酸化窒化シリコン膜から放出した酸素が外方拡散することを防ぎ、該
酸素を酸化物半導体の酸素欠損を低減するために効率的に用いることができるようになる
。
次に、酸素雰囲気下において、４００℃で１時間の熱処理を行った。該熱処理によって
、過剰酸素を有する酸化窒化シリコン膜に含まれる酸素の一部が放出され、まずは第１の
酸化物半導体膜に供給される。供給された酸素は、第１の酸化物半導体膜中を玉突き的に
移動するために、見かけ上、第２の酸化物半導体膜にも酸素が供給される。即ち、該熱処
理によって、チャネル形成領域である第２の酸化物半導体膜の酸素欠損を低減することが
できる。このとき、第２の酸化物半導体膜の周囲には、酸化アルミニウム膜が配置されて
いる。したがって、過剰酸素を有する酸化窒化シリコン膜から放出された酸素は、第２の
酸化物半導体膜の酸素欠損を低減するために効率的に用いられることがわかる。
次に、プラズマＣＶＤ法を用いて厚さが３００ｎｍの酸化窒化シリコン膜を成膜した。
次に、酸化窒化シリコン膜および酸化アルミニウム膜の一部をエッチングすることで、
導電膜２１６ａ、導電膜２１６ｂなどに達する開口を形成した。
次に、スパッタリング法を用いて厚さが５０ｎｍのチタン膜と、厚さが２００ｎｍのア
ルミニウム膜と、厚さが５０ｎｍのチタン膜と、を順に成膜した。
次に、フォトリソグラフィ法によって上述のチタン膜、アルミニウム膜およびチタン膜
の一部をエッチングし、第２の配線層を形成した。
以上のようにして、単結晶シリコンを用いたトランジスタと、酸化物半導体を用いたト
ランジスタと、を有する半導体装置である、試料１および試料２を作製することができる
。
＜測定＞
次に、作製した試料１および試料２に含まれる単結晶シリコンを用いたトランジスタ、
および酸化物半導体を用いたトランジスタの電気特性を測定した。
なお、試料１と試料２とは、２回の脱水素化処理の条件が異なるのみである。具体的に
は、試料１は、１回目の脱水素化処理として、窒素雰囲気下において４９０℃で１０時間
の熱処理を行い、２回目の脱水素化処理として、窒素雰囲気下において４９０℃で１０時
間の熱処理を行っている。また、試料２は、１回目の脱水素化処理として、窒素雰囲気下
において４５０℃で５時間の熱処理を行い、２回目の脱水素化処理として、窒素雰囲気下
において４５０℃で１時間の熱処理を行っている。
図３０に、単結晶シリコンを用いたトランジスタのＶｇ−Ｉｄ特性を示す。Ｖｇ−Ｉｄ
特性の測定は、ドレイン電圧（Ｖｄ）を０．１Ｖまたは１．８Ｖとし、ｎチャネル型トラ
ンジスタにおいては、ゲート電圧（Ｖｇ）を−１．８Ｖから、０．１Ｖ間隔で３．３Ｖま
で掃引したときの、ドレイン電流（Ｉｄ）を測定することで行った。また、ｐチャネル型
トランジスタにおいては、ゲート電圧（Ｖｇ）を１．８Ｖから、０．１Ｖ間隔で−３．３
Ｖまで掃引したときの、ドレイン電流（Ｉｄ）を測定することで行った。なお、トランジ
スタは、設計値がチャネル長０．３５μｍ、チャネル幅１．６μｍのものを用いた。また
、１２６．６ｍｍ角の基板内に均等に配置した２５個のトランジスタに対して測定を行っ
た。
図３０より、試料１と試料２とで、単結晶シリコンを用いたトランジスタの電気特性に
ほとんど差は見られなかった。具体的には、試料１におけるｎチャネル型のトランジスタ
は、しきい値電圧が０．４７Ｖ、サブスレッショルドスイング値（Ｓ値ともいう。）が６
７．０ｍＶ／ｄｅｃ．であった。また、試料２におけるｎチャネル型のトランジスタは、
しきい値電圧が０．５１Ｖ、Ｓ値が６７．６ｍＶ／ｄｅｃ．であった。また、試料１にお
けるｐチャネル型のトランジスタは、しきい値電圧が−０．５９Ｖ、Ｓ値が６９．０ｍＶ
／ｄｅｃ．であった。また、試料２におけるｐチャネル型のトランジスタは、しきい値電
圧が−０．５５Ｖ、Ｓ値が７１．６ｍＶ／ｄｅｃ．であった。なお、しきい値電圧の導出
は、ドレイン電圧が１．８ＶのＶｇ−Ｉｄ特性から行った。また、Ｓ値の導出は、ドレイ
ン電圧が０．１ＶのＶｇ−Ｉｄ特性から行った。
なお、単結晶シリコンのダングリングボンドを終端している水素が脱離した場合、トラ
ンジスタの電気特性は劣化すると推測される。しかしながら、図３０より、試料１と試料
２とで、単結晶シリコンを用いたトランジスタの電気特性にほとんど差は見られなかった
ため、試料１のように、より水素の脱離が起こりやすい条件であっても、単結晶シリコン
のダングリングボンドを終端している水素の脱離はほとんど起こっていないことがわかる
。
次に、酸化物半導体を用いたトランジスタのＶｇ−Ｉｄ特性を測定した。なお、トラン
ジスタ周辺の各層に設けられた開口の影響を評価するため、３種類の構造のＶｇ−Ｉｄ特
性を測定している。図３１は、酸化物半導体を用いたトランジスタ、およびその周囲の上
面図である。
図３１（Ａ）は、導電膜１７４と、導電膜２１６ａおよび導電膜２１６ｂと、の間に開
口を有さない構造（構造１と表記する。）である。また、図３１（Ｂ）は、導電膜１７４
と、導電膜２１６ａおよび導電膜２１６ｂと、の間にそれぞれ一つの開口２６０を有する
構造（構造２と表記する。）である。また、図３１（Ｃ）は、導電膜１７４と、導電膜２
１６ａおよび導電膜２１６ｂと、の間にそれぞれ一つの開口２６０を有し、さらに、周囲
の配線層などにおいても開口を有する構造（構造３と表記する。）である。
図３２に、図３１に示した各構造における酸化物半導体を用いたトランジスタのＶｇ−
Ｉｄ特性を示す。Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を０．１Ｖまたは２．
７Ｖとし、ゲート電圧（Ｖｇ）を−３Ｖから、０．１Ｖ間隔で３Ｖまで掃引したときの、
ドレイン電流（Ｉｄ）を測定することで行った。なお、トランジスタは、設計値がチャネ
ル長０．８μｍ、チャネル幅０．８μｍのものを用いた。また、１２６．６ｍｍ角の基板
内に均等に配置した２５個のトランジスタに対して測定を行った。
図３２より、構造１においては、試料１と試料２とで、酸化物半導体を用いたトランジ
スタの電気特性にほとんど差は見られなかった。具体的には、試料１は、シフト値（ドレ
イン電流が１×１０−１２Ａにおけるゲート電圧をシフト値と定義する。Ｓｈｉｆｔとも
表記する。）が０．４４Ｖ、Ｓ値が９０．７ｍＶ／ｄｅｃ．であった。また、試料２は、
シフト値が０．３４Ｖ、Ｓ値が９８．４ｍＶ／ｄｅｃ．であった。なお、シフト値の導出
は、ドレイン電圧が２．７ＶのＶｇ−Ｉｄ特性から行った。また、Ｓ値の導出は、ドレイ
ン電圧が０．１ＶのＶｇ−Ｉｄ特性から行った。
また、図３２より、構造２においては、試料１と試料２とで、酸化物半導体を用いたト
ランジスタの電気特性に差が見られた。具体的には、試料１はシフト値が０．４７Ｖ、Ｓ
値が９５．３ｍＶ／ｄｅｃ．であったが、試料２はシフト値が０．２８Ｖ、Ｓ値が１３２
．１ｍＶ／ｄｅｃ．であった。構造２においては、試料２は構造１と比べてＳ値が大きい
。一方、試料１は構造１と比べて同程度のＳ値となり、構造２においても良好な電気特性
を有することがわかった。
また、図３２より、構造３においては、試料１と試料２とで、酸化物半導体を用いたト
ランジスタの電気特性に顕著な差が見られた。具体的には、試料１はシフト値が０．２４
Ｖ、Ｓ値が９８．１ｍＶ／ｄｅｃ．であったが、試料２はスイッチング特性が得られなか
った。以上の結果から、試料１は構造１および構造２と同程度のＳ値となり、構造３にお
いても良好な電気特性を有することがわかった。
構造１、構造２、構造３の構造の違いから、試料２における開口の有無が、酸化物半導
体を用いたトランジスタの電気特性の優劣に寄与することが示唆された。具体的にはトラ
ンジスタ周辺に開口を多く有するほど電気特性は劣化していくことがわかった。一方、試
料１においては、トランジスタの電気特性が、開口の有無によって試料２ほど大きく変化
しないことがわかった。これは、試料２においては、試料１に比べて脱水素化処理が十分
でなく、水素が開口を介して酸化物半導体を用いたトランジスタまで移動したためと考え
られる。一方、試料１では、脱水素化処理が十分であったため、水素に起因した劣化がほ
とんど起こらなかったためと考えられる。ただし、試料１においても、構造によって電気
特性の僅かには劣化が見られることから、脱水素化処理の条件をさらに強化することで、
さらなる特性改善が期待できる。
図３２に示したＶｇ−Ｉｄ特性から導出した全シフト値を、図３３にプロットした。試
料１のシフト値の３σは、構造１が０．０５Ｖ、構造２が０．０７Ｖ、構造３が０．２１
Ｖであった。一方、試料２のシフト値の３σは、構造１が０．０５Ｖ、構造２が０．１６
Ｖ、構造３が測定不可であった。
したがって、試料１は、試料２と比べて構造の差によるＶｇ−Ｉｄ特性のばらつきも小
さくなることがわかった。
構造１と比べ、構造２や構造３は開口が多く、集積度の高い半導体装置に近い構造であ
る。したがって、構造２や構造３のような開口を多く有する構造であっても優れた電気特
性を実現できることが、集積度の高い半導体装置を歩留まり高く製造するために重要であ
ることがわかる。
本実施例より、脱水素化処理の条件を強化することにより、単結晶シリコンを用いたト
ランジスタの電気特性はそのままに、種々の構造を有する酸化物半導体を用いたトランジ
スタの電気特性の劣化を抑制できることがわかる。また、さらに脱水素化処理の条件を強
化することによって、さらに酸化物半導体を用いたトランジスタの電気特性の劣化を抑制
できる可能性が示唆された。
本実施例では、脱水素化処理の違い、および過剰酸素を有する酸化窒化シリコン膜の厚
さの違いによって、酸化物半導体を用いたトランジスタの電気特性がどのように変化する
かについて評価した。
＜試料の説明＞
以下に試料３および試料４の作製方法を示す。
試料３は、実施例２に示した試料１と同様の条件で作製した試料であり、第２の酸化物
半導体膜の厚さを１５ｎｍとした試料である。試料３と試料１とは、第２の酸化物半導体
膜の厚さが異なるのみであるため、そのほかの条件については試料１についての説明を参
照する。即ち、試料３は、脱水素化処理の条件を強化した条件である。
試料４は、実施例２に示した試料２と同様の条件で作製した試料であり、過剰酸素を有
する酸化窒化シリコン膜の厚さを３００ｎｍとした試料である。試料４と試料２とは、過
剰酸素を有する酸化窒化シリコン膜の厚さが異なるのみであるため、そのほかの条件につ
いては試料２についての説明を参照する。なお、試料３の過剰酸素を有する酸化窒化シリ
コン膜の厚さは１００ｎｍである。
＜測定＞
次に、試料３および試料４のＶｇ−Ｉｄ特性を測定した。Ｖｇ−Ｉｄ特性の測定は、実
施例２に示した構造１に対して行った。また、Ｖｇ−Ｉｄ特性の測定は、室温（２５℃）
または８５℃において、ドレイン電圧（Ｖｄ）を１．８Ｖとし、ゲート電圧（Ｖｇ）を−
３Ｖから、０．１Ｖ間隔で３Ｖまで掃引したときの、ドレイン電流（Ｉｄ）を測定するこ
とで行った。この測定を、第２のゲート電極である導電膜２２０に印加する電圧（Ｖｂｇ
と表記する。）を０Ｖから−２０Ｖの範囲で変化させて複数回行った。なお、トランジス
タは、設計値がチャネル長０．８μｍ、チャネル幅０．８μｍのものを用いた。また、１
２６．６ｍｍ角の基板内に均等に配置した１３個のトランジスタに対して測定を行った。
そして、得られたＶｇ−Ｉｄ特性より、Ｓ値を算出し、ゲート電圧が０Ｖにおけるドレ
イン電流を外挿によって導出した。結果を図３４に示す。図３４（Ａ）は、室温における
導電膜２２０に印加した電圧と、ゲート電圧が０Ｖにおけるドレイン電流と、の関係を示
す図である。また、図３４（Ｂ）は、８５℃における導電膜２２０に印加した電圧と、ゲ
ート電圧が０Ｖにおけるドレイン電流と、の関係を示す図である。
図３４より、脱水素化処理の条件を強化した試料３は、試料４と比べて全体的に低いド
レイン電流となることがわかった。また、過剰酸素を有する酸化窒化シリコン膜の厚さが
薄いことによって、第２のゲート電極としての機能を有する導電膜２２０に印加する電圧
に対して、ドレイン電流の低減効果が大きいことがわかった。
また、図３４より、脱水素化処理の条件を強化することで、ゲート電極に電圧を印加し
ない状態におけるドレイン電流（オフ電流と同じ意味で用いる場合がある。）を１×１０
−２２Ａから１×１０−３５Ａ程度にまで低減できることが示唆された。したがって、酸
化物半導体を用いたトランジスタの極小オフ電流を利用する半導体装置を作製する場合に
おいて、脱水素化処理の条件を強化することが重要であることがわかる。
なお、外挿によって導出したドレイン電流は実際とは異なる場合がある。例えば、酸化
物半導体を用いたトランジスタに水素が混入した場合、外挿で求めたドレイン電流よりも
実際のドレイン電流が大きくなることがある。このことからも、酸化物半導体に混入する
可能性のある水素を徹底的に低減することが、酸化物半導体を用いたトランジスタの電気
特性を向上させるために重要であることがわかる。
本実施例では、ゲート絶縁膜のリーク電流、トラップ準位、寄生抵抗等がない理想系を
想定したトランジスタのオフ電流について、計算を行い、評価した。
まず、トランジスタの構造について説明する。
図３５は、トランジスタのチャネル長方向の断面図である。また、ソース電極およびド
レイン電極に接するｎ型領域（低抵抗領域ともいう）がソース電極およびドレイン電極が
重畳している酸化物半導体膜Ｓ２の全域に設けられている。また、トランジスタのチャネ
ル長Ｌは０．８μｍ、チャネル幅Ｗは１μｍ、ゲート電極とソース電極またはドレイン電
極とが重畳する幅Ｌｏｖは０．２μｍとする。
次に、計算条件について説明する。
計算には、ｓｙｎｏｐｓｙｓのＳｅｎｔａｕｒｕｓを用い、表２に示す条件にてを行っ
た。
表中、ＧＩはゲート絶縁膜を表し、Ｓ３は酸化物半導体膜を表し、Ｓ２は酸化物半導体
膜を表し、Ｓ１は酸化物半導体膜を表し、ＧＥはゲート電極を表し、Ｓ／Ｄはソース電極
およびドレイン電極を表す。また、ＧＩは実施の形態１のゲート絶縁膜２１２に相当し、
Ｓ３は実施の形態１の酸化物半導体膜２０６ｃに相当し、Ｓ２は実施の形態１の酸化物半
導体膜２０６ｂに相当し、Ｓ１は実施の形態１の酸化物半導体膜２０６ａに相当し、ＧＥ
は実施の形態１の導電膜２０４に相当し、Ｓ／Ｄは実施の形態１の導電膜２１６ａおよび
導電膜２１６ｂに相当し、絶縁膜は実施の形態１の絶縁膜１７２に相当する。
次に、図３６にドレイン電圧Ｖｄが１．８ＶのときのＶｇ−Ｉｄ特性とＳ値を示す。
図３６より、酸化物半導体膜Ｓ２にＩＧＺＯ（１１１）を用いたトランジスタ、酸化物
半導体膜Ｓ２にＩＧＺＯ（３１２）を用いたトランジスタ共に理想系ではオフ電流は計算
可能な１×１０−３５Ａ／μｍ程度まで低下することが確認できた。また、Ｓ値は、各ト
ランジスタ共に６６ｍＶ／ｄｅｃ．であると見積もることができた。
本実施例では、本発明の一態様であるトランジスタの電気特性について説明する。
［試料］
以下に評価に用いた試料５について説明する。
試料５は、実施例１に示した試料１及び試料２の作製方法における、過剰酸素を有する
酸化窒化シリコン膜の成膜工程以降の同様の工程を用いて、単結晶基板上に酸化物半導体
を用いたトランジスタを作製した。
また、実施例１に示した作製方法と相違している点として、試料５では、過剰酸素を有
する酸化窒化シリコン膜の厚さが３００ｎｍである点、第２の酸化物半導体膜の厚さが１
５ｎｍである点、ゲート絶縁膜として機能する酸化窒化シリコン膜の厚さが１０ｎｍであ
る点、酸化アルミニウム膜の厚さが７０ｎｍである点で相違している。
［オフ電流の測定］
次に、上記で作製した試料５のオフ電流の測定方法及びその結果について、図３７乃至
図４０を用いて説明する。
〔測定系〕
図３７に示す測定系は、容量素子４００、トランジスタ４０１、トランジスタ４０２、
トランジスタ４０３、及びトランジスタ４０４を有する。ここで、トランジスタ４０３は
電荷注入用のトランジスタであり、トランジスタ４０４はリーク電流の評価用のトランジ
スタである。トランジスタ４０１及びトランジスタ４０２で出力回路４０６を構成する。
また、トランジスタ４０３のソース端子（またはドレイン端子）と、トランジスタ４０４
のドレイン端子（またはソース端子）と、容量素子４００の第１端子と、トランジスタ４
０１のゲート端子との接続部をノードＡとする。
電荷注入用のトランジスタと、評価用のトランジスタとを別々に設けることにより、電
荷注入の際に、評価用のトランジスタを常にオフ状態に保つことが可能である。電荷注入
用のトランジスタを設けない場合には、電荷注入の際に、評価用トランジスタを一度オン
状態にする必要があるが、オン状態からオフ状態の定常状態に到るまでに時間を要するよ
うな素子では、測定に時間を要してしまう。また、評価用トランジスタを一度オン状態と
する必要がないため、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノ
ードＡの電位変動の影響もない。
また、評価用トランジスタのチャネル幅Ｗを、電荷注入用トランジスタのチャネル幅Ｗ
よりも大きくすることが好ましい。評価用トランジスタのチャネル幅Ｗを、電荷注入用の
トランジスタのチャネル幅Ｗよりも大きくすることにより、評価用トランジスタのリーク
電流以外のリーク電流成分を相対的に小さくすることができる。その結果、評価用トラン
ジスタのリーク電流を高い精度で測定することができる。
図３７に示す測定系は、トランジスタ４０３のソース端子（またはドレイン端子）と、
トランジスタ４０４のドレイン端子（またはソース端子）と、容量素子４００の第１端子
とは、トランジスタ４０１のゲート端子に接続されている。また、容量素子４００の第２
端子と、トランジスタ４０４のソース端子（またはドレイン端子）とは、接続されている
。また、トランジスタ４０１のドレイン端子（またはソース端子）は電源に接続されてお
り、トランジスタ４０２のソース端子（またはドレイン端子）は電源に接続されおり、ト
ランジスタ４０３のドレイン端子（またはソース端子）は電源に接続されている。
また、図３７に示す測定系は、トランジスタ４０３のドレイン端子（またはソース端子
）には、電源から電位Ｖ３が与えられ、トランジスタ４０４のソース端子（またはドレイ
ン端子）には、電源から電位Ｖ４が与えられる。また、トランジスタ４０１のドレイン端
子（またはソース端子）には、電源から電位Ｖ１が与えられ、トランジスタ４０２のソー
ス端子（またはドレイン端子）には、電源から電位Ｖ２が与えられる。また、トランジス
タ４０１のソース端子（またはドレイン端子）及びトランジスタ４０２のドレイン端子（
またはソース端子）が接続された、出力回路４０６の出力端子に相当する端子から、出力
電位Ｖｏｕｔが出力される。
上記において、トランジスタ４０２のゲート端子には、出力回路４０６の調整を行う電
位Ｖｅｘｔ＿ａが供給され、トランジスタ４０３のゲート端子には、トランジスタ４０３
のオン状態とオフ状態を制御する電位Ｖｅｘｔ＿ｃが供給され、トランジスタ４０４のゲ
ート端子には、評価用トランジスタの状態を制御する電位Ｖｅｘｔ＿ｂが供給される。
なお、図３７において、容量素子４００を設けずともよい。この場合、ノードＡは、ト
ランジスタ４０１のゲート端子と、トランジスタ４０３のソース端子（またはドレイン端
子）と、トランジスタ４０４のドレイン端子（またはソース端子）との接続部となる。
＜電流測定方法＞
次に、上記の測定系を用いた電流測定方法の一例について図３８を参照して説明する。
まず、オフ電流を測定するために電位差を付与する書込み期間の概略について、図３８
（Ａ）を用いて説明する。
書込み期間においては、トランジスタ４０３のドレイン端子（またはソース端子）に電
位Ｖ３を入力した後、トランジスタ４０３のゲート端子に、トランジスタ４０３をオン状
態とする電位Ｖｅｘｔ＿ｃを入力して、トランジスタ４０４のドレイン端子（またはソー
ス端子）と接続されるノードＡに電位Ｖ３を与える。また、トランジスタ４０２をオン状
態とする電位Ｖｅｘｔ＿ａを入力し、トランジスタ４０２をオン状態とする。また、トラ
ンジスタ４０４をオフ状態とする電位Ｖｅｘｔ＿ｂを入力し、トランジスタ４０４をオフ
状態とする。
ここでは、電位Ｖ３を高電位（Ｈ１）、電位Ｖｅｘｔ＿ｃを高電位（Ｈ２）とする。電
位Ｖ１を高電位（Ｈ３）とする。電位Ｖｅｘｔ＿ａを低電位（Ｌ４）、電位Ｖ２を低電位
（Ｌ５）、電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
その後、トランジスタ４０２をオフ状態とする電位Ｖｅｘｔ＿ａを入力して、トランジ
スタ４０２をオフ状態とする。また、電位Ｖ２を高電位（Ｈ４）、電位Ｖ１を低電位（Ｌ
３）とする。ここで、電位Ｖ２は電位Ｖ１と同じ電位とする。次に、電位Ｖ３を低電位（
Ｌ）とする。トランジスタ４０３のゲート端子に、トランジスタ４０３をオフ状態とする
電位Ｖｅｘｔ＿ｃを入力して、トランジスタ４０３をオフ状態とする。
ここでは、電位Ｖｅｘｔ＿ｃを低電位（Ｌ２）、電位Ｖｅｘｔ＿ａを高電位（Ｈ４）、
電位Ｖ３を低電位（Ｌ１）、電位Ｖ１を低電位（Ｌ３）、電位Ｖ２を高電位（Ｈ４）とす
る。電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
以上により、書込み期間が終了する。書込み期間が終了した状態では、トランジスタ４
０４はオフ状態であるが、ノードＡとトランジスタ４０４のソース端子（ドレイン端子）
との間に電位差が生じているため、トランジスタ４０４には電流が僅かに流れる。つまり
、オフ電流（即ち、リーク電流）が発生する。
次に、読出し期間となる。読出し期間中において、ノードＡが保持する電荷量の変化に
起因して生じるノードＡの電位の変化量の測定を行う。ここでは、読出し期間の動作に関
し、図３８（Ｂ）を用いて説明する。
読出し期間が開始されると、時間の経過と共にノードＡに接続される容量に保持される
電荷量が変動し、これに従ってノードＡの電位が変動する。これは、出力回路４０６の入
力端子の電位が変動することを意味するから、時間の経過と共に、出力回路４０６の出力
端子の電位も変動することになる。
なお、読出し期間において、ノードＡの電位の変化量の測定期間ＭとノードＡの電荷の
蓄積期間Ｓとを繰り返すことが好ましい。ノードＡの電位の変化量の測定とノードＡの電
荷の蓄積とを繰り返し行うことにより、測定した電圧値が、定常状態における値であるこ
とを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流
（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結
果、より高い精度でリーク電流を測定することができる。
あらかじめ、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔの関係を求めておくことで、出
力電位ＶｏｕｔからノードＡの電位ＶＡを求めることが可能である。一般に、ノードＡの
電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
また、ノードＡに接続される容量の電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続
される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノード
Ａに接続される容量ＣＡは、容量素子４００の容量と他の容量（出力回路４０６の入力容
量など）の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）
の時間微分であるから、ノードＡの電流ＩＡは次式のように表現される。
このように、ノードＡに接続される容量ＣＡと、出力回路４０６の出力電位Ｖｏｕｔと
時間変化Δｔから、ノードＡの電流ＩＡを求めることができる。
なお、電流ＩＡは、トランジスタ４０４を流れる電流Ｉｄｅｖと、他の電流成分Ｉｌｅ
ａｋの和であるから、トランジスタ４０４を流れる電流Ｉｄｅｖを精度良く求めるには、
トランジスタ４０４を流れる電流Ｉｄｅｖに対して他の電流成分Ｉｌｅａｋを十分に小さ
くした測定系を用いて測定を行うことが望ましい。また、電流成分Ｉｌｅａｋを見積もり
、電流ＩＡから減ずることでトランジスタ４０４を流れる電流Ｉｄｅｖの精度を高めても
良い。
ここでは、測定期間Ｍにおいて、電位Ｖ２を低電位（Ｌ５）、電位Ｖｅｘｔ＿ａを低電
位（Ｌ４）としてトランジスタ４０２をオン状態とする。但し、トランジスタ４０２をオ
ン状態とするため、電位Ｖｅｘｔ＿ａの低電位（Ｌ４）は、電位Ｖ２の低電位（Ｌ５）よ
り高い。また、電位Ｖ１を高電位（Ｈ３）とする。電位Ｖｅｘｔ＿ｃを低電位（Ｌ２）、
電位Ｖ３を低電位（Ｌ１）とする。また、電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４
をＶｓｓとする。
また、蓄積期間Ｓにおいて、電位Ｖ２を高電位（Ｈ４）、電位Ｖｅｘｔ＿ａを高電位（
Ｈ４）としてトランジスタ４０２をオフ状態とする。また、電位Ｖ１を低電位（Ｌ３）と
する。但し、電位Ｖ１、電位Ｖ２、及び電位Ｖｅｘｔ＿ａは同電位である。電位Ｖｅｘｔ
＿ｃを低電位（Ｌ２）、電位Ｖ３を低電位（Ｌ１）とする。また、電位Ｖｅｘｔ＿ｂを低
電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
以上に示す方法により、トランジスタ４０４を流れる微小な電流を測定することができ
る。
本実施例では、トランジスタ４０１、トランジスタ４０２はチャネル長Ｌ＝３μｍ、チ
ャネル幅Ｗ＝１００μｍ、トランジスタ４０３はチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ
＝１０μｍ、トランジスタ４０４はチャネル長Ｌ＝０．８μｍ、チャネル幅Ｗ＝１０００
０μｍである。なお、各トランジスタは、試料１と同様の作製条件により形成した。
続いて、測定シーケンスについて説明する。測定シーケンスとしては下記の２種類の測
定シーケンスを用いた。
第１の測定シーケンスは、初めに測定温度を１２５℃とし、トランジスタに流れる電流
Ｉの算出に用いられるΔｔを１時間とし、Δｔごとに書込み期間を設けるサイクルを１０
回繰り返した。次に、測定温度を８５℃とし、Δｔを６時間とし、Δｔごとに書込み期間
を設けるサイクルを４回繰り返した。
第２の測定シーケンスは、初めに測定温度を１５０℃とし、Δｔを１時間とし、Δｔご
とに書込み期間を設けるサイクルを１０回繰り返した。続いて測定温度を１２５℃とし、
Δｔを１時間とし、Δｔごとに書込み期間を設けるサイクルを１０回繰り返した。続いて
、測定温度を８５℃とし、Δｔを６時間とし、Δｔごとに書込み期間を設けるサイクルを
４回繰り返した。続いて、測定温度を８５℃とし、Δｔを１２時間とし、Δｔごとに書込
み期間を設けるサイクルを３回繰り返した。続いて、測定温度を６０℃とし、Δｔを６０
時間とし、Δｔごとに書込み期間を設けるサイクルを１回行った。
なお、本実施例では、書込み期間において、電位Ｖ３の高電位（Ｈ１）を２Ｖと電位Ｖ
３の低電位（Ｌ１）を１Ｖとした。電位Ｖｅｘｔ＿ｃの高電位（Ｈ２）を５Ｖ、低電位（
Ｌ２）を−３Ｖとした。電位Ｖ１の高電位（Ｈ３）を３Ｖ、低電位（Ｌ３）を１．５Ｖと
した。電位Ｖｅｘｔ＿ａの高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ４）を−１Ｖとした。
電位Ｖ２の高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ５）を−２Ｖとした。電位Ｖｅｘｔ＿
ｂを−３Ｖとし、トランジスタ４０４をオフ状態とし、電位Ｖ４を１Ｖとした。ここでは
、ノードＡに２Ｖを印加した。
また、読み出し期間においては、１０秒の測定期間Ｍ、及び２９０秒の保持期間Ｓを１
セットとし、読出し動作を繰り返して、出力電位Ｖｏｕｔを測定した。
なお、本実施例では、読み出し期間において、電位Ｖ１の高電位（Ｈ１）を５Ｖ、低電
位（Ｌ１）を１．５Ｖとした。電位Ｖｅｘｔ＿ａの高電位（Ｈ４）を１．５Ｖ、低電位（
Ｌ４）を−１Ｖとした。電位Ｖ２の高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ５）を−２Ｖ
とした。電位Ｖ３の低電位（Ｌ２）を１Ｖとした。電位Ｖｅｘｔ＿ｃの低電位（Ｌ２）を
−３Ｖとした。電位Ｖｅｘｔ＿ｂを−３Ｖとし、トランジスタ４０４をオフ状態とし、電
位Ｖ４を１Ｖとした。
測定データの一例として図３９に、第２の測定シーケンスにおける、経過時間と、出力
回路４０６の出力電位Ｖｏｕｔとの関係を示す。図３９より、時間の経過にしたがって、
電位が変化している様子が確認できる。
図４０に出力電位Ｖｏｕｔ測定によって算出されたリーク電流を示す。図４０（Ａ）は
第１の測定シーケンスで測定した結果であり、図４０（Ｂ）は第２の測定シーケンスで測
定した結果である。なお、図４０（Ａ）、図４０（Ｂ）は、経過時間と、ソース電極及び
ドレイン電極の間に流れるリーク電流との関係を表す図である。
図４０（Ａ）、図４０（Ｂ）において、測定開始直後では測定されるリーク電流の値が
徐々に低下する傾向がみられ、ある一定の値に収束する傾向があることが分かった。測定
温度の最も高い条件では、測定したリーク電流の最も低い値をその温度におけるリーク電
流とした。
図４０（Ａ）から、リーク電流は、測定温度が１２５℃の場合では５×１０−２１Ａ／
μｍ（５ｚＡ／μｍ）未満、測定温度が８５℃の場合では１×１０−２２Ａ／μｍ（１０
０ｙＡ／μｍ（ヨクトアンペア：１ｙＡは１０−２４Ａ））未満であることが分かった。
また、図４０（Ｂ）から、リーク電流は、測定温度が１５０℃の場合では１．５×１０
−２０Ａ／μｍ（１５ｚＡ／μｍ（ゼプトアンペア：１ｚＡは１０−２１Ａ））未満、測
定温度が１２５℃の場合では２×１０−２１Ａ／μｍ（２ｚＡ／μｍ）未満、測定温度が
８５℃の場合では５×１０−２３Ａ／μｍ（５０ｙＡ／μｍ（ヨクトアンペア：１ｙＡは
１０−２４Ａ））未満、測定温度が６０℃の場合では６×１０−２４Ａ／μｍ（６ｙＡ／
μｍ）未満であることが分かった。
以上の結果から、測定開始時の測定温度を高めることにより、過渡的な電流変化の影響
を効果的に抑え、トランジスタ本来のリーク電流を測定することができることが分かった
。
以上、本実施例により、高純度化され、酸素欠損が抑制された酸化物半導体を用いたト
ランジスタはオフ電流が十分に小さくなることが確認された。
次に、図４０（Ｂ）に示すリーク電流のアレニウスプロットを図４１に示す。図４１に
示すように、上記で測定したリーク電流の温度依存性は直線状となり、活性化エネルギー
はほぼ一定となっているため、測定値に不自然な点は見られないことが確認できた。
本実施例では、実施例１の試料１と同様の方法で作製した試料６について、オフ電流を
測定した。
オフ電流の測定は上記実施例４と同様の方法により行った。用いた測定シーケンスは、
第１の測定シーケンスである。
図４２（Ａ）に、に出力電位Ｖｏｕｔ測定によって算出されたリーク電流を示す。また
図４２（Ｂ）に、図４２（Ａ）に示すリーク電流のアレニウスプロットを示す。図４２（
Ａ）、（Ｂ）より、リーク電流は、測定温度が１２５℃の場合では１×１０−２０Ａ／μ
ｍ（１０ｚＡ／μｍ）未満、測定温度が８５℃の場合では２×１０−２２Ａ／μｍ（２０
０ｙＡ／μｍ）未満であることが分かった。
上記より、本発明の一態様の半導体装置は、酸化物半導体を用いたトランジスタの下層
に単結晶半導体を含むトランジスタを設けた構成であっても、酸化物半導体を用いたトラ
ンジスタのオフ電流が十分に小さくなることが確認できた。
＜参考例＞
参考例として、各デバイスの必要保持年数と８５℃での目標の（要求される）リーク電
流について付記する。
図４３を用いて各デバイスの必要保持年数と８５℃での目標のリーク電流について説明
する。
図２０に示す半導体装置は、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれ、酸化物半導
体を用いたトランジスタをメモリセルの選択トランジスタ（スイッチング素子としてのト
ランジスタ）に用いた記憶装置である。
最小加工寸法をＦとしたときに、メモリセルひとつあたりの占有面積を８Ｆ２としたＤ
ＯＳＲＡＭに用いるトランジスタの目標電流は、１００ａＡ／μｍ未満、保持時間は１時
間以上、保持容量は３０ｆＦ、許容閾値変動は０．３Ｖである。
図２２に示すノーマリーオフＣＰＵに用いるトランジスタの目標電流は、３ｚＡ／μｍ
未満、保持時間は１日以上、保持容量は１８４ｆＦ、許容閾値変動は０．１Ｖである。
図１に示す半導体装置は、ＮＯＳＲＡＭ（Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれる。
小規模なＮＯＳＲＡＭに用いるトランジスタの目標電流は、９３ｙＡ／μｍ未満、保持時
間は１０年以上、保持容量は２１ｆＦ、許容閾値変動は０．５Ｖである。また、２値のＮ
ＯＳＲＡＭに用いるトランジスタの目標電流は、１．５ｙＡ／μｍ未満、保持時間は１０
年以上、保持容量は３９ａＦ、許容閾値変動は０．５Ｖである。また、８値のＮＯＳＲＡ
Ｍに用いるトランジスタの目標電流は、０．０２ｙＡ／μｍ未満、保持時間は１０年以上
、保持容量は３９ａＦ、許容閾値変動は０．１Ｖである。
ＦＰＧＡに用いるトランジスタの目標電流は、４４ｙＡ／μｍ未満、保持時間は１０年
以上、保持容量は１８４ｆＦ、許容閾値変動は０．３Ｖである。
１００ トランジスタ
１５０ 半導体基板
１６０ 絶縁膜
１６２ 絶縁膜
１６４ 導電膜
１６６ 不純物領域
１７０ 絶縁膜
１７１ バリア膜
１７２ 絶縁膜
１７３ 導電膜
１７４ 導電膜
１７５ ボイド
１７６ 絶縁膜
２００ トランジスタ
２０４ 導電膜
２０５ 導電膜
２０６ 酸化物半導体膜
２０６ａ 酸化物半導体膜
２０６ｂ 酸化物半導体膜
２０６ｃ 酸化物半導体膜
２１２ ゲート絶縁膜
２１３ 絶縁膜
２１５ 酸化物半導体膜
２１６ａ 導電膜
２１６ｂ 導電膜
２１８ バリア膜
２１９ 絶縁膜
２２０ 導電膜
２５０ 容量素子
４００ 容量素子
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０６ 出力回路
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
５１００ ペレット
５１００ａ ペレット
５１００ｂ ペレット
５１０１ イオン
５１０２ 酸化亜鉛層
５１０３ 粒子
５１０５ａ ペレット
５１０５ａ１ 領域
５１０５ａ２ ペレット
５１０５ｂ ペレット
５１０５ｃ ペレット
５１０５ｄ ペレット
５１０５ｄ１ 領域
５１０５ｅ ペレット
５１２０ 基板
５１３０ ターゲット
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (8)

  1. 昇温脱離ガス分光法分析にて検出される、温度に対する質量電荷比２の検出強度が、４００℃において４×１０−１１Ａ以下である第１の絶縁膜と、
    前記第１の絶縁膜上の、第１のバリア膜と、
    前記第１のバリア膜上の、化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有する第２の絶縁膜と、
    前記第２の絶縁膜上の、第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜と電気的に接続されたソース電極又はドレイン電極と、を有し、
    前記ソース電極又は前記ドレイン電極は、前記第１の絶縁膜の開口部、前記第１のバリア膜の開口部、及び前記第２の絶縁膜の開口部と重なる領域を有する半導体装置。
  2. 昇温脱離ガス分光法分析における、４００℃以上の温度での水素分子の脱離量が３００℃での水素分子の脱離量の１３０％以下である第１の絶縁膜と、
    前記第１の絶縁膜上の、第１のバリア膜と、
    前記第１のバリア膜上の、化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有する第２の絶縁膜と、
    前記第２の絶縁膜上の、第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜と電気的に接続されたソース電極又はドレイン電極と、を有し、
    前記ソース電極又は前記ドレイン電極は、前記第１の絶縁膜の開口部、前記第１のバリア膜の開口部、及び前記第２の絶縁膜の開口部と重なる領域を有する半導体装置。
  3. 昇温脱離ガス分光法分析における、４５０℃での水素分子の脱離量が３５０℃での水素分子の脱離量の１３０％以下である第１の絶縁膜と、
    前記第１の絶縁膜上の、第１のバリア膜と、
    前記第１のバリア膜上の、化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有する第２の絶縁膜と、
    前記第２の絶縁膜上の、第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜と電気的に接続されたソース電極又はドレイン電極と、を有し、
    前記ソース電極又は前記ドレイン電極は、前記第１の絶縁膜の開口部、前記第１のバリア膜の開口部、及び前記第２の絶縁膜の開口部と重なる領域を有する半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１のバリア膜は、酸化アルミニウムを有し、
    前記第１のバリア膜は、昇温脱離ガス分光法分析において２０℃乃至６００℃での水素分子の脱離量は２×１０１５個／ｃｍ２未満である半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の酸化物半導体膜上の、第２のバリア膜を有する半導体装置。
  6. 請求項５において、
    前記第２のバリア膜は、酸化アルミニウムを有し、
    前記第２のバリア膜は、昇温脱離ガス分光法分析において２０℃乃至６００℃での水素分子の脱離量は２×１０１５個／ｃｍ２未満である半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第１の酸化物半導体膜を挟むように第２の酸化物半導体膜および第３の酸化物半導体膜を有し、
    前記第２の酸化物半導体膜および前記第３の酸化物半導体膜は、前記第１の酸化物半導体膜が有する金属元素を一種以上有する半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記第１の絶縁膜の下方に、半導体材料を含む基板に設けられたトランジスタを有する半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101266B2 (en) * 2009-10-12 2021-08-24 Monolithic 3D Inc. 3D device and devices with bonding
CN104058363B (zh) * 2013-03-22 2016-01-20 上海丽恒光微电子科技有限公司 基于mems透射光阀的显示装置及其形成方法
WO2016067159A1 (en) * 2014-10-28 2016-05-06 Semiconductor Energy Laboratory Co., Ltd. Functional panel, method for manufacturing the same, module, data processing device
US9917209B2 (en) * 2015-07-03 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including step of forming trench over semiconductor
JP6584196B2 (ja) * 2015-07-31 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
KR20230020008A (ko) * 2015-08-28 2023-02-09 쇼와덴코머티리얼즈가부시끼가이샤 반도체 장치 및 그 제조 방법
CN105185816A (zh) * 2015-10-15 2015-12-23 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
WO2021035414A1 (zh) 2019-08-23 2021-03-04 京东方科技集团股份有限公司 像素电路及驱动方法、显示基板及驱动方法、显示装置
WO2021035416A1 (zh) 2019-08-23 2021-03-04 京东方科技集团股份有限公司 显示装置及其制备方法
US11600234B2 (en) * 2015-10-15 2023-03-07 Ordos Yuansheng Optoelectronics Co., Ltd. Display substrate and driving method thereof
US9564217B1 (en) * 2015-10-19 2017-02-07 United Microelectronics Corp. Semiconductor memory device having integrated DOSRAM and NOSRAM
WO2017081579A1 (en) * 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2017111796A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Fabrication of wrap-around and conducting metal oxide contacts for igzo non-planar devices
US9917207B2 (en) * 2015-12-25 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9793286B2 (en) * 2015-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US9754955B2 (en) 2015-12-30 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. High-K-last manufacturing process for embedded memory with metal-oxide-nitride-oxide-silicon (MONOS) memory cells
US9842850B2 (en) 2015-12-30 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. High-K-last manufacturing process for embedded memory with silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
US9831262B2 (en) 2015-12-30 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
CN108886021B (zh) * 2016-02-12 2023-07-25 株式会社半导体能源研究所 半导体装置及其制造方法
WO2018020350A1 (en) 2016-07-26 2018-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10770792B2 (en) * 2016-07-28 2020-09-08 Sharp Kabushiki Kaisha Scanning antenna
KR102565380B1 (ko) * 2016-12-07 2023-08-10 삼성디스플레이 주식회사 박막 트랜지스터 기판
WO2018167591A1 (ja) * 2017-03-13 2018-09-20 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2018197994A1 (en) 2017-04-28 2018-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR102577900B1 (ko) * 2018-06-12 2023-09-13 삼성디스플레이 주식회사 유기발광 표시장치
US11495601B2 (en) 2018-06-29 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR20200086922A (ko) 2019-01-10 2020-07-20 삼성전자주식회사 반도체 장치
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US10950545B2 (en) * 2019-03-08 2021-03-16 International Business Machines Corporation Circuit wiring techniques for stacked transistor structures
US11018177B2 (en) * 2019-05-29 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Backside illuminated global shutter image sensor
CN112840461A (zh) 2019-08-23 2021-05-25 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
US11930664B2 (en) 2019-08-23 2024-03-12 Boe Technology Group Co., Ltd. Display device with transistors oriented in directions intersecting direction of driving transistor and manufacturing method thereof
US11404451B2 (en) 2019-08-27 2022-08-02 Boe Technology Group Co., Ltd. Electronic device substrate, manufacturing method thereof, and electronic device
CN113674706B (zh) * 2021-08-30 2023-04-07 上海天马微电子有限公司 驱动电路、驱动方法及其微流控面板
US20230061260A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
KR20230097544A (ko) * 2021-12-24 2023-07-03 엘지디스플레이 주식회사 표시 장치
WO2023152588A1 (ja) * 2022-02-10 2023-08-17 株式会社半導体エネルギー研究所 半導体装置

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2012199527A (ja) * 2011-03-04 2012-10-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2012216796A (ja) * 2011-03-30 2012-11-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012256874A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013021312A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013021315A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013102158A (ja) * 2011-10-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013145876A (ja) * 2011-12-15 2013-07-25 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013168644A (ja) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置、及びその作製方法
JP2013175714A (ja) * 2012-01-26 2013-09-05 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013183001A (ja) * 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013211089A (ja) * 2012-03-02 2013-10-10 Semiconductor Energy Lab Co Ltd 記憶装置および当該記憶装置を有する半導体装置
JP2013214732A (ja) * 2012-03-08 2013-10-17 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
CN100442532C (zh) * 1992-07-06 2008-12-10 株式会社半导体能源研究所 有源矩阵显示器件
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000174132A (ja) * 1998-12-08 2000-06-23 Matsushita Electronics Industry Corp 半導体装置の製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003077833A (ja) * 2001-08-31 2003-03-14 Sharp Corp 多結晶半導体薄膜の製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003224117A (ja) * 2002-01-31 2003-08-08 Advanced Lcd Technologies Development Center Co Ltd 絶縁膜の製造装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4225249B2 (ja) * 2004-07-21 2009-02-18 セイコーエプソン株式会社 絶縁膜の評価方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4632843B2 (ja) * 2005-04-12 2011-02-16 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置及びその製造方法
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5345328B2 (ja) 2008-02-22 2013-11-20 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI475616B (zh) * 2008-12-26 2015-03-01 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
KR101745749B1 (ko) 2010-01-20 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011111503A1 (en) * 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2011111505A1 (en) 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101812467B1 (ko) 2010-03-08 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105957802A (zh) 2010-05-21 2016-09-21 株式会社半导体能源研究所 半导体装置及其制造方法
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
JP5626978B2 (ja) 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8530273B2 (en) * 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
JP5647860B2 (ja) 2010-10-28 2015-01-07 富士フイルム株式会社 薄膜トランジスタおよびその製造方法
KR101695398B1 (ko) 2010-12-01 2017-01-11 삼성에스디에스 주식회사 서브 단말에서의 홈 오토메이션 구성 기기 제어 장치 및 방법
US8956944B2 (en) * 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8916868B2 (en) * 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9117920B2 (en) * 2011-05-19 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor
US8508256B2 (en) * 2011-05-20 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
US20120298998A1 (en) * 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
CN102832103A (zh) * 2011-06-15 2012-12-19 广东中显科技有限公司 一种用于测试SiNx绝缘层的MIM结构的制造方法
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8704221B2 (en) * 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6053490B2 (ja) * 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI584383B (zh) * 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6131060B2 (ja) * 2012-02-09 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP2013182998A (ja) * 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
US8754693B2 (en) 2012-03-05 2014-06-17 Semiconductor Energy Laboratory Co., Ltd. Latch circuit and semiconductor device
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015060996A (ja) * 2013-09-19 2015-03-30 株式会社東芝 表示装置及び半導体装置
SG10201912585TA (en) * 2014-05-30 2020-02-27 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2012199527A (ja) * 2011-03-04 2012-10-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2012216796A (ja) * 2011-03-30 2012-11-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012256874A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013021312A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013021315A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013102158A (ja) * 2011-10-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013145876A (ja) * 2011-12-15 2013-07-25 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013168644A (ja) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置、及びその作製方法
JP2013175714A (ja) * 2012-01-26 2013-09-05 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013183001A (ja) * 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013211089A (ja) * 2012-03-02 2013-10-10 Semiconductor Energy Lab Co Ltd 記憶装置および当該記憶装置を有する半導体装置
JP2013214732A (ja) * 2012-03-08 2013-10-17 Semiconductor Energy Lab Co Ltd 半導体装置

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