TWI795613B - 製造半導體裝置的方法 - Google Patents

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宮入秀和
山出直人
比嘉麻子
鈴木視喜
家田義紀
鈴木康太
根井孝征
山崎舜平
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Abstract

在使用氧化物半導體的半導體裝置中提高電特性。本發明的一個方式的目的之一是提供一種電特性變動少且可靠性高的半導體裝置。本發明的一個方式包括：進行熱脫附譜分析時的400℃以上的任意溫度下的氫分子的脫離量為300℃下的氫分子的脫離量的130%以下的第一絕緣膜；第一絕緣膜上的第一障壁膜；第一障壁膜上的具有包含超過化學計量組成的氧的區域的第二絕緣膜；以及包括第二絕緣膜上的第一氧化物半導體膜的第一電晶體。

Description

製造半導體裝置的方法
本發明係關於一種物體、方法或者製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。本發明的一個方式尤其係關於一種半導體裝置、顯示裝置、發光裝置、記憶體裝置、上述裝置的驅動方法或者上述裝置的製造方法。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。電光裝置、影像顯示裝置(也簡單地稱為顯示裝置)、半導體電路、發光裝置、蓄電裝置、記憶體裝置以及電子裝置有時包括半導體裝置。
關於用於電晶體的半導體的矽，根據用途分別使用非晶矽或多晶矽。例如，當應用於構成大型的顯示裝置的電晶體時，較佳為使用已確立了在大面積基板上形 成的技術的非晶矽。另一方面，當應用於構成一體地形成有驅動電路的高功能的顯示裝置的電晶體時，較佳為使用可以製造具有高場效移動率的電晶體的多晶矽。作為多晶矽的形成方法，已知藉由對非晶矽進行高溫下的加熱處理或雷射處理來形成的方法。
近年來氧化物半導體受到關注。例如，已公開了使用包含銦、鎵及鋅的非晶氧化物半導體的電晶體(參照專利文獻1)。
因為氧化物半導體可以利用濺射法等形成，所以可以應用於構成大型的顯示裝置的電晶體的通道形成區域。另外，使用氧化物半導體的電晶體具有高場效移動率，因而可以實現一體地形成有驅動電路的高性能的顯示裝置。此外，因為可以改良使用非晶矽的電晶體的生產裝置的一部分而利用，所以該電晶體在可以抑制生產投資的方面上優勢。
已知使用氧化物半導體的電晶體的非導通狀態下的洩漏電流極小。例如，已公開了應用包括氧化物半導體的電晶體的洩漏電流小的特性的低功耗的CPU等(參照專利文獻2)。
此外，還公開了藉由使用由半導體而成的活性層構成阱型電勢可以得到具有高場效移動率的電晶體(參照專利文獻3)。
[專利文獻1]日本專利申請公開第2006-165528號公報
[專利文獻2]日本專利申請公開第2012-257187號公報
[專利文獻3]日本專利申請公開第2012-59860號公報
本發明的一個方式的目的之一是提高使用氧化物半導體的半導體裝置的電特性。此外，本發明的一個方式的目的之一是製造電特性變動少且可靠性高的半導體裝置。另外，本發明的一個方式的目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個方式並不需要實現所有上述目的。另外，從發明說明、圖式、申請專利範圍等的記載這些目的以外的目的是顯然的，而可以從發明說明、圖式、申請專利範圍等的記載中抽出這些以外的目的。
本發明的一個方式是一種半導體裝置，包括：進行熱脫附譜分析時的400℃以上的任意溫度下的氫分子的脫離量為300℃下的氫分子的脫離量的130%以下的第一絕緣膜；第一絕緣膜上的第一障壁膜；第一障壁膜上的具有包含超過化學計量組成的氧的區域的第二絕緣膜；以及第二絕緣膜上的包括第一氧化物半導體膜的第一電晶體。
在上述結構中，第一絕緣膜的利用熱脫附譜分析檢測出的對於溫度的質量電荷比為2的檢測強度在 400℃下為4×10-11A以下。
本發明的其他方式是一種半導體裝置，包括：進行熱脫附譜分析時的450℃下的氫分子的脫離量為350℃下的氫分子的脫離量的130%以下的第一絕緣膜；第一絕緣膜上的第一障壁膜；第一障壁膜上的具有包含超過化學計量組成的氧的區域的第二絕緣膜；以及第二絕緣膜上的包括第一氧化物半導體膜的第一電晶體。
本發明的其他方式是一種半導體裝置，包括：進行熱脫附譜分析時的400℃以上的任意溫度下的氫分子的脫離量為300℃下的氫分子的脫離量的130%以下的第一絕緣膜；第一絕緣膜上的第一障壁膜；第一障壁膜上的具有包含超過化學計量組成的氧的區域的第二絕緣膜；以及第一電晶體，其中，第一電晶體包括：第二絕緣膜上的第一氧化物半導體膜；與第一氧化物半導體膜接觸的源極電極及汲極電極；第一氧化物半導體膜、源極電極及汲極電極上的閘極絕緣膜；以及閘極絕緣膜上的閘極電極，並且，閘極絕緣膜、第二絕緣膜及第一氧化物半導體膜的氫濃度低於5×1018atoms/cm3。
在上述結構中，閘極電極隔著閘極絕緣膜與第一氧化物半導體膜的頂面及側面對置。
在上述結構中，第一障壁膜包含氧化鋁，並且進行熱脫附譜分析時的20℃至600℃下的氫分子的脫離量小於2×1015個/cm2。
在上述結構中，較佳為包括覆蓋第一電晶體 的第二障壁膜。
在上述結構中，第二障壁膜包含氧化鋁，並且進行熱脫附譜分析時的20℃至600℃下的氫分子的脫離量小於2×1015個/cm2。
在上述結構中，包括夾著第一氧化物半導體膜的第二氧化物半導體膜及第三氧化物半導體膜，其中第二氧化物半導體膜及第三氧化物半導體膜包含第一氧化物半導體膜所包含的金屬元素中的一種以上。
在上述結構中，包括與第一電晶體的源極電極或汲極電極電連接的電容元件，其中每電容1μF的第一電晶體的每通道寬度1μm的關態電流(off-state current)在85℃下小於4.3yA。
在上述結構中，包括與第一電晶體的源極電極或汲極電極電連接的電容元件，其中每電容元件1fF的第一電晶體的每通道寬度1μm的關態電流在95℃下小於1.5yA。
在上述結構中，包括第一絕緣膜的下方的與第一電晶體電連接的設置在包含半導體材料的基板上的第二電晶體。
在上述結構中，第一電晶體的S值為60mV/dec.以上且100mV/dec.以下。
本發明的其他方式是一種半導體裝置的製造方法，包括如下步驟：形成設置在包含半導體材料的基板上的第一電晶體；在形成第一電晶體之後進行第一加熱處 理；在第一電晶體上形成第一絕緣膜；在形成第一絕緣膜之後進行第二加熱處理；在第一絕緣膜上形成第一障壁膜；在第一障壁膜上形成第二絕緣膜；在第二絕緣膜、第一障壁膜及第一絕緣膜中形成開口；以及在第二絕緣膜上形成藉由開口與第一電晶體電連接的包括氧化物半導體膜的第二電晶體。
本發明的其他方式是一種半導體裝置的製造方法，包括如下步驟：形成設置在包含半導體材料的基板上的第一電晶體；在形成第一電晶體之後進行第一加熱處理；在第一電晶體上形成第一絕緣膜；在第一絕緣膜上形成第一障壁膜；在第一障壁膜上形成第二絕緣膜；在第二絕緣膜、第一障壁膜及第一絕緣膜中形成開口；在形成開口之後進行第二加熱處理；以及在第二絕緣膜上形成藉由開口與第一電晶體電連接的包括氧化物半導體膜的第二電晶體。
在上述製造方法中，第二加熱處理在450℃以上且低於650℃下進行10小時以下。
在上述製造方法中，第一障壁膜利用DC濺射法形成。
在上述製造方法中，在第二電晶體上形成第二障壁膜。
在上述製造方法中，第二障壁膜利用DC濺射法形成。
在上述製造方法中，在形成第一電晶體之後 且在進行第一加熱處理之前形成含氫的第三絕緣膜。
在使用氧化物半導體的半導體裝置中，可以提高電特性。此外，可以製造一種電特性的變動少的可靠性高的半導體裝置。此外，可以提供一種新穎的半導體裝置。注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個方式並不需要具有所有上述效果。另外，從發明說明、圖式、申請專利範圍等的記載看來除這些效果外的效果是顯然的，從而可以從發明說明、圖式、申請專利範圍等的記載中抽出除這些效果外的效果。
100:電晶體
150:半導體基板
160:絕緣膜
162:絕緣膜
164:導電膜
166:雜質區域
170:絕緣膜
171:障壁膜
172:絕緣膜
173:導電膜
174:導電膜
175:空隙
176:絕緣膜
200:電晶體
204:導電膜
205:導電膜
206:氧化物半導體膜
206a:氧化物半導體膜
206b:氧化物半導體膜
206c:氧化物半導體膜
212:閘極絕緣膜
213:絕緣膜
215:氧化物半導體膜
216a:導電膜
216b:導電膜
218:障壁膜
219:絕緣膜
220:導電膜
250:電容元件
400:電容元件
401:電晶體
402:電晶體
403:電晶體
404:電晶體
406:輸出電路
700:基板
701:像素部
702:掃描線驅動電路
703:掃描線驅動電路
704:信號線驅動電路
710:電容器佈線
712:閘極佈線
713:閘極佈線
714:汲極電極層
716:電晶體
717:電晶體
718:液晶元件
719:液晶元件
720:像素
721:開關電晶體
722:驅動電晶體
723:電容元件
724:發光元件
725:信號線
726:掃描線
727:電源線
728:共同電極
800:RF標籤
801:通信器
802:天線
803:無線信號
804:天線
805:整流電路
806:恆壓電路
807:解調變電路
808:調變電路
809:邏輯電路
810:記憶體電路
811:ROM
901:外殼
902:外殼
903:顯示部
904:顯示部
905:麥克風
906:揚聲器
907:操作鍵
908:觸控筆
911:外殼
912:外殼
913:顯示部
914:顯示部
915:連接部
916:操作鍵
921:外殼
922:顯示部
923:鍵盤
924:指向裝置
931:外殼
932:冷藏室門
933:冷凍室門
941:外殼
942:外殼
943:顯示部
944:操作鍵
945:透鏡
946:連接部
951:車體
952:車輪
953:儀表板
954:燈
1189:ROM介面
1190:基板
1191:ALU
1192:ALU控制器
1193:指令解碼器
1194:中斷控制器
1195:時序控制器
1196:暫存器
1197:暫存器控制器
1198:匯流排介面
1199:ROM
1200:記憶元件
1201:電路
1202:電路
1203:開關
1204:開關
1206:邏輯元件
1207:電容元件
1208:電容元件
1209:電晶體
1210:電晶體
1213:電晶體
1214:電晶體
1220:電路
5100:顆粒
5100a:顆粒
5100b:顆粒
5101:離子
5102:氧化鋅層
5103:粒子
5105a:顆粒
5105a1:區域
5105a2:顆粒
5105b:顆粒
5105c:顆粒
5105d:顆粒
5105d1:區域
5105e:顆粒
5120:基板
5130:靶材
5161:區域
8000:顯示模組
8001:上蓋
8002:下蓋
8003:FPC
8004:觸控面板
8005:FPC
8006:顯示面板
8007:背光單元
8008:光源
8009:框架
8010:印刷電路板
8011:電池
在圖式中：
圖1A至圖1C是示出根據本發明的一個方式的半導體裝置的一個例子的電路圖及剖面圖；
圖2A及圖2B是示出根據本發明的一個方式的半導體裝置的一個例子的剖面圖；
圖3A及圖3B是示出根據本發明的一個方式的半導體裝置的一個例子的剖面圖；
圖4A及圖4B是示出根據本發明的一個方式的半導體裝置的一個例子的剖面圖；
圖5是示出根據本發明的一個方式的半導體裝置的一個例子的剖面圖；
圖6A至圖6C是示出根據本發明的一個方式的半導 體裝置的製造方法的一個例子的剖面圖；
圖7A至圖7C是示出根據本發明的一個方式的半導體裝置的製造方法的一個例子的剖面圖；
圖8A及圖8B是示出根據本發明的一個方式的半導體裝置的製造方法的一個例子的剖面圖；
圖9A及圖9B是說明帶結構的圖；
圖10是示出氧化物半導體膜內部及其介面附近的DOS的帶結構；
圖11A及圖11B是示出根據本發明的一個方式的半導體裝置的一個例子的剖面圖；
圖12A至圖12D是CAAC-OS的剖面中的Cs校正高解析度TEM影像及CAAC-OS的剖面示意圖；
圖13A至圖13D是CAAC-OS的平面中的Cs校正高解析度TEM影像；
圖14A至圖14C是說明CAAC-OS及單晶氧化物半導體的利用XRD得到的結構解析的圖；
圖15A及圖15B是示出CAAC-OS的電子繞射圖案的圖；
圖16是示出電子照射而發生的In-Ga-Zn氧化物的結晶部的變化的圖；
圖17A及圖17B是說明CAAC-OS及nc-OS的成膜模型的示意圖；
圖18A至圖18C是說明InGaZnO4的結晶及顆粒的圖；
圖19A至圖19D是說明CAAC-OS的成膜模型的示意圖；
圖20是根據實施方式的記憶體裝置的結構實例；
圖21是根據實施方式的RF標籤的結構實例；
圖22是根據實施方式的CPU的結構實例；
圖23是根據實施方式的記憶元件的電路圖；
圖24A至圖24C是根據實施方式的顯示裝置；
圖25是說明顯示模組的圖；
圖26A至圖26F是根據實施方式的電子裝置；
圖27A至圖27F是根據實施方式的RF裝置的使用實例；
圖28是說明TDS的測量結果的圖；
圖29是說明TDS的測量結果的圖；
圖30是示出電晶體的電特性的圖；
圖31A至圖31C是示出電晶體的周邊結構的俯視圖；
圖32是示出電晶體的電特性的圖；
圖33是示出電晶體的電特性的偏差的圖；
圖34A及圖34B是示出第一閘極電極的電壓為0V時的施加到第二閘極電極的電壓與電晶體的理想的汲極電流之間的關係的圖；
圖35是實施例的電晶體的剖面示意圖；
圖36是說明理想狀態的Vg-Id特性的圖；
圖37是示出測量系統的一個例子的電路圖；
圖38A及圖38B是示出根據測量系統的工作的電位的圖(時序圖)；
圖39是說明關態電流的測量結果的圖；
圖40A及圖40B是說明關態電流的測量結果的圖；
圖41是用來說明關態電流的阿瑞尼氏曲線圖；
圖42A及圖42B是說明關態電流的測量結果的圖及阿瑞尼氏曲線圖；
圖43是示出各裝置的所需的保持年數及電晶體的目標洩漏電流。
將參照圖式詳細地說明本發明的實施方式。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同部分的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加元件符號。
注意，在圖式中，有時為了清楚瞭解而誇大尺寸、膜(層)的厚度或區域。
另外，電壓大多指某個電位與標準電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓改稱為電位。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，有時本說明書等所記載的序數詞與用來指定本發明的一個方式的序數詞不一致。
注意，例如，通道長度是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極或汲極的寬度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道 寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體的結構的電晶體中，有時形成在半導體的側面上的通道區域的比例大於形成在半導體的頂面上的通道區域的比例。在此情況下，實際上形成通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要預先知道半導體的形狀的假定。因此，當半導體的形狀不清楚時，難以正確地測量實效的通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將作為半導體和閘極電極重疊的區域中的源極和汲極對置的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對其影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進 行計算。在此情況下，有時成為與使用實效的通道寬度進行計算時不同的值。
在本說明書中，“平行”是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指在-30°以上且30°以下的角度的範圍中配置兩條直線的狀態。此外，“垂直”是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此，也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指在60°以上且120°以下的角度的範圍中配置兩條直線的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
實施方式1
在本實施方式中，將參照圖式說明本發明的一個方式的半導體裝置的結構及製造方法。
<半導體裝置的結構>
圖1A是根據本發明的一個方式的半導體裝置的電路圖的一個例子。圖1A所示的半導體裝置包括電晶體100、電晶體200、電容元件250、佈線SL、佈線BL、佈線WL及佈線CL。
電晶體100的源極和汲極中的一個與佈線BL電連接，源極和汲極中的另一個與佈線SL電連接，閘極 與電晶體200的源極和汲極中的一個及電容元件250的一個電極電連接。電晶體200的源極和汲極中的另一個與佈線BL電連接，閘極與佈線WL電連接。此外，電容元件250的另一個電極與佈線CL電連接。另外，將電晶體100的閘極與電晶體200的源極和汲極中的一個與電容元件250的一個電極之間的節點稱為節點FN。
因此，圖1A所示的半導體裝置在電晶體200處於導通狀態(開啟狀態)時將對應於佈線BL的電位的電位施加到節點FN。此外，半導體裝置具有在電晶體200處於非導通狀態(關閉狀態)時保持節點FN的電位的功能。即，圖1A所示的半導體裝置具有記憶體裝置的記憶單元的功能。此外，當與節點FN電連接的液晶元件或有機EL(Electroluminescence)元件等顯示元件時，圖1A的半導體裝置也可以具有顯示裝置的像素的功能。
電晶體200的導通狀態、非導通狀態的選擇可以根據供應給佈線WL的電位控制。藉由作為電晶體200使用關態電流小的電晶體，可以長期保持非導通狀態時的節點FN的電位。因此，由於可以降低半導體裝置的更新頻率，所以可以實現耗電量低的半導體裝置。此外，作為關態電流小的電晶體的一個例子，可以舉出使用氧化物半導體的電晶體。
作為包括氧化物半導體膜的電晶體有n通道型、p通道型電晶體，以下假設n通道型電晶體。在本說明書中，將可認為在閘極電壓為0V的情況下沒有流過汲 極電流的電晶體定義為具有常關閉(normally-off)特性的電晶體。
對佈線CL施加接地電位等恆電位。此時，因節點FN的電位而電晶體100的外觀上的臨界電壓變動。藉由因外觀上的臨界電壓的變動而電晶體100的導通狀態、非導通狀態變化，可以讀出資料。
為了使保持在節點FN中的電位以85℃保持10年(3.15×108秒)，較佳的是，每電容1μF的電晶體的每通道寬度1μm的關態電流值小於4.3yA(么科托安培(yoctoampere)：1yA為10-24A)。此時，節點FN的電位的容許的變動較佳為0.5V以內。此外，在95℃下，上述關態電流較佳小於1.5yA。後面說明以下內容，由於在本發明的一個方式的半導體裝置中充分降低障壁膜的下層的氫濃度，所以可以抑制來自障壁膜的下層的氫擴散到上層的使用氧化物半導體的電晶體中，由此可以實現上述那樣極小的關態電流。
此外，使用氧化物半導體的電晶體的S值(次臨界值)為66mV/dec.以上，較佳為60mV/dec.以上，更佳為50mV/dec.以上，且200mV/dec.以下，較佳為150mV/dec.以下，更佳為100mV/dec.以下，進一步較佳為80mV/dec.以下。S值越小可以使電晶體關閉的特定的電壓的關態電流越小。
藉由將圖1A所示的半導體裝置配置為矩陣狀，可以構成記憶體裝置(記憶單元陣列)。
圖1B示出對應於圖1A的半導體裝置的剖面圖的一個例子。
圖1B所示的半導體裝置包括電晶體100、電晶體200及電容元件250。
電晶體100使用半導體基板150製造。電晶體100包括半導體基板150的凸部、凸部內的雜質區域166、具有與凸部的頂面及側面接觸的區域的絕緣膜162、隔著絕緣膜162與凸部的頂面及側面對置的導電膜164以及與導電膜164的側壁接觸的絕緣膜160。此外，導電膜164用作電晶體100的閘極電極。另外，雜質區域166用作電晶體100的源極區域及汲極區域。另外，電晶體100也可以不具有絕緣膜160。此外，在半導體基板150的凸部上也可以具有絕緣膜。該絕緣膜在形成凸部時用作遮罩。
這裡，示出半導體基板150具有凸部的例子，但根據本發明的一個方式的半導體裝置不侷限於此。例如，也可以對SOI(Silicon On Insulator：絕緣層上覆矽)基板進行加工形成凸型半導體。
電晶體100可以是n通道型或p通道型，並且根據電路使用適當的電晶體。
半導體基板150例如可以使用單晶矽。當使用單晶矽時，可以實現能夠高速工作的電晶體100。
圖1B所示的半導體裝置隔著絕緣膜(例如，絕緣膜176)在電晶體100的上部包括電晶體200。此 外，在電晶體100與電晶體200之間配置有用作佈線的多個導電膜(例如，導電膜173、導電膜174)。此外，藉由埋入各種絕緣膜中的多個導電膜使設置在上層和下層的佈線或電極電連接。
例如，圖1B所示的絕緣膜170較佳為含氫的絕緣膜。藉由設置含氫的絕緣膜進行第一加熱處理，在設置在絕緣膜170的下層的電晶體100使用矽類半導體材料時，絕緣膜170中的氫使矽的懸空鍵終結，可以提高電晶體100的電特性。
但是，由於絕緣膜170中的氫超過使矽的懸空鍵終結時所需要的量，所以殘留在絕緣膜或用作佈線的導電膜中。該殘留的氫給設置在絕緣膜170的上層的包括氧化物半導體膜的電晶體200帶來不良影響。明確而言，因製造電晶體200的製程或該製程後的長期工作而氫移動到電晶體200一側。因為氫成為在氧化物半導體膜中生成載子的原因之一，所以有時還成為降低電晶體200的電特性的原因。
因此，當在使用矽類半導體材料的電晶體100的上方層疊使用氧化物半導體的電晶體200時，在它們之間設置具有阻擋氫的擴散的功能的障壁膜171是較佳的。
但是，當電連接電晶體200與電晶體100時，在障壁膜171中設置開口，藉由導電膜電連接它們，此時氫藉由開口移動到電晶體200一側，並混入到氧化物半導體膜中。
因此，藉由在形成障壁膜171之前進行第二加熱處理，進行脫氫化或脫水化。在構成半導體裝置的導電膜等能夠耐熱或電晶體100的電特性不劣化的範圍內，第二加熱處理的溫度越高越較佳。明確而言，第二加熱處理以450℃以上且低於650℃，較佳為490℃以上且低於650℃，更佳為530℃以上且低於650℃進行10小時以下，也可以以650℃以上進行。此外，第二加熱處理例如以與第一加熱處理相同的溫度或低於第一加熱處理的溫度進行即可。由此，可以抑制因第二加熱處理導致電晶體100的電特性的劣化。此外，第二加熱處理的時間比第一加熱處理長是較佳的。由此，可以提高電晶體200的電特性而不使電晶體100的電特性劣化。或者，例如第二加熱處理的溫度比第一加熱處理高即可。由此，由於完全進行脫氫化或脫水化，進一步提高電晶體200的電特性。另外，藉由進行第二加熱處理，也可以省略第一加熱處理。
此外，也可以多次進行第二加熱處理。第二加熱處理較佳的是在由絕緣膜等覆蓋金屬膜的狀態下進行。
在400℃以上，較佳為450℃以上的任意溫度下利用熱脫附譜分析(以下稱為TDS分析)檢測出障壁膜171的下層的絕緣膜的氫分子的脫離量，該脫離量為300℃下的脫離量的130%以下，較佳為110%以下。此外，利用TDS分析檢測出的450℃下的氫分子的脫離量為350℃下的脫離量的130%以下，較佳為110%以下。另 外，較佳的是，對於溫度的質量電荷比為2的檢測強度在400℃下為4×10-11A以下。
較佳的是也減少障壁膜171本身所包含的水或氫。例如，作為障壁膜171較佳為使用進行TDS分析時的基板表面溫度為20℃至600℃的範圍內的氫分子(質量電荷比m/z=2)的脫離量小於2×1015個/cm2，較佳小於1×1015個/cm2，更佳小於5×1014個/cm2的材料。或者，作為障壁膜171較佳為使用進行TDS分析時的基板表面溫度為20℃至600℃的範圍內的水分子(質量電荷比m/z=18)的脫離量小於1×1016個/cm2，較佳小於5×1015個/cm2，更佳小於2×1012個/cm2的材料。此外，較佳的是以與絕緣膜170接觸的方式設置障壁膜(圖1B的與絕緣膜170的頂面接觸的絕緣膜)。另外，不一定需要設置與絕緣膜170接觸的障壁膜，如圖4B所示，也可以不設置與絕緣膜170接觸的障壁膜。
由此，可以提高電晶體100的電特性，此外，由於從下層到上層的氫的擴散得到抑制，所以同時可以提高電晶體200的電特性。
像這樣，藉由採用層疊多個電晶體的結構，可以提高半導體裝置的集成度。
也可以在絕緣膜中設置開口且在埋入的導電膜(例如圖1B所示的導電膜173)與覆蓋該導電膜的絕緣膜之間形成空隙175，也可以在絕緣膜中設置開口且在埋入的導電膜(例如圖1B所示的導電膜174)與經過平 坦化處理的絕緣膜之間形成空隙，也可以在空隙中或經過處理的膜表面殘留當進行平坦化處理時使用的漿料。藉由有空隙或漿料緩和膜的應力，可以抑制剝離，由此可以高良率地製造半導體裝置。
電晶體200包括：障壁膜171上的具有凸部的絕緣膜172；絕緣膜172的凸部上的氧化物半導體膜206；與氧化物半導體膜206接觸的導電膜216a及導電膜216b；氧化物半導體膜206上、導電膜216a上及導電膜216b上的閘極絕緣膜212；以及與閘極絕緣膜212的頂面接觸且與氧化物半導體膜206的頂面及側面對置的導電膜204。另外，絕緣膜172也可以不包括凸部。導電膜204用作電晶體200的閘極電極。導電膜216a及導電膜216b用作電晶體200的源極電極及汲極電極。
此外，較佳的是在電晶體200上以覆蓋電晶體200的方式形成具有阻擋氫的功能的障壁膜218。再者，也可以在障壁膜218上還設置絕緣膜219。
此外，電晶體200也可以採用藉由絕緣膜172具有凸部，可以由導電膜204的電場電圍繞氧化物半導體膜206的結構(將由導電膜的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構)。因此，有時在氧化物半導體膜206的整體(塊體)形成通道。在s-channel結構中可以使電晶體的汲極電流增大，來可以得到更高的通態電流(on-state current)。此外，也可以由導電膜204的電場使氧化物半導體膜206的通道 形成區域的整個區域空乏化。因此，s-channel結構可以進一步降低電晶體的關態電流。在後面的變形例4中說明s-channel結構的半導體裝置。
另外，導電膜216a(或/及導電膜216b)的至少一部分(或全部)設置在氧化物半導體膜206等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)。
或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)與氧化物半導體膜206等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)接觸。或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)與氧化物半導體膜206等半導體的至少一部分(或全部)接觸。
或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)與氧化物半導體膜206等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)電連接。或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)與氧化物半導體膜206等半導體的一部分(或全部)電連接。
或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)設置在氧化物半導體膜206等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)的附近。或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)設置在氧化物半導體膜206等半導體的 一部分(或全部)的附近。
或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)設置在氧化物半導體膜206等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)的橫方向上。或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)設置在氧化物半導體膜206等半導體的一部分(或全部)的橫方向上。
或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)設置在氧化物半導體膜206等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)的斜上方。或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)設置在氧化物半導體膜206等半導體的一部分(或全部)的斜上方。
或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)設置在氧化物半導體膜206等半導體的表面、側面、頂面或/及底面的至少一部分(或全部)的上方。或者，導電膜216a(或/及導電膜216b)的至少一部分(或全部)設置在氧化物半導體膜206等半導體的一部分(或全部)的上方。
圖1B所示的電容元件250包括導電膜216a、與導電膜216a接觸且與閘極絕緣膜212在同一製程中形成的絕緣膜213以及與絕緣膜213接觸且與導電膜204在同一製程中形成的導電膜205。此外，導電膜216a用作電容元件250的一個電極。另外，導電膜205用作電容元 件250的另一個電極。
此外，導電膜216b與佈線BL電連接。另外，導電膜205與佈線CL電連接。此外，導電膜204與佈線WL電連接。
以下詳細說明電晶體100、電晶體200及電容元件250的構成要素及所述各結構間的絕緣膜及導電膜。
對半導體基板150沒有很大的限制。例如，也可以使用以矽、碳化矽、砷化鎵等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板等，並且也可以將在這些基板上設置有半導體元件的基板用作半導體基板150。此外，也可以使用具有晶格畸變的矽。另外，也可以作為電晶體100使用包括GaAs及GaAlAs的高電子移動率電晶體(HEMT：High Electron Mobility Transistor)。
雜質區域166藉由對半導體基板150添加磷(P)或砷(As)等來形成。這裡，為了形成n型電晶體添加了磷或砷，但是當形成p型電晶體時，添加硼(B)或鋁(Al)等雜質元素即可。
作為絕緣膜162，例如使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣膜形成單層或疊層，即可。
絕緣膜160可以使用與絕緣膜162相同的材 料形成。
作為導電膜164，例如使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭及鎢中的一種以上的導電膜形成單層或疊層，即可。可以藉由濺射法、化學氣相成長(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、原子層沉積法(ALD：Atomic Layer Deposition)法等形成導電膜164。
此外，可以將CVD法分類為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法及利用熱的熱CVD(TCVD：Thermal CVD)法等。再者，可以根據使用的源氣體分類為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
電漿CVD法以較低的溫度得到高品質的膜。熱CVD法由於不使用電漿，所以不產生電漿損傷，而可以得到缺陷較少的膜。
CVD法可以根據源氣體的流量比控制所得到的膜的組成。例如，MCVD法及MOCVD法可以根據源氣體的流量比形成任意組成的膜。此外，例如，MCVD法及MOCVD法可以藉由一邊形成膜一邊改變源氣體的流量比，來形成其組成被連續地變換的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，可以提高電晶體的 生產率。
絕緣膜170較佳是含有氫的絕緣膜，即，是能夠釋放氫的絕緣膜。作為絕緣膜170可以使用氮化矽膜、氮氧化矽膜等。因此，在電晶體100使用矽類半導體材料時，絕緣膜170中的氫使半導體基板150的矽的懸空鍵終結，可以提高電晶體100的電特性。
障壁膜171具有防止從電晶體100一側擴散雜質的功能。作為障壁膜171，例如可以使用包含氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等的絕緣膜形成單層或疊層。此外，障壁膜171利用濺射法、CVD法、MBE法、PLD法或ALD法等形成即可，尤其較佳為使用濺射法中的DC濺射法，因為其可以降低成膜時產生的塵屑並可以使厚度分佈均勻。
作為絕緣膜172，例如使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣膜形成單層或疊層，即可。
絕緣膜172較佳為具有包含超過化學計量組成的氧的區域。藉由具有包含超過化學計量組成的氧的區域，絕緣膜172可以具有對氧化物半導體膜206供應氧的功能。
可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣膜172。
另外，在以疊層形成絕緣膜172時，也可以從上述形成方法中採用互不相同的形成方法而形成每個膜。例如，也可以藉由CVD法形成第一層，而藉由ALD法形成第二層。或者，也可以藉由濺射法形成第一層，而藉由ALD法形成第二層。像這樣，藉由利用互不相同的形成方法形成每個層的膜，可以使每個層的膜具有不同的功能或性質。而且，藉由層疊這些膜，可以構成作為整個疊層膜更適合的膜。
也就是說，藉由濺射法、CVD法、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的膜，而藉由濺射法、CVD法、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的膜(n是自然數)。另外，第n層的膜的形成方法和第n+1層的膜的形成方法可以相同或不同。此外，第n層的膜的形成方法和第n+2層的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
為了使成為絕緣膜172的絕緣膜的表面平坦化，也可以進行化學機械拋光(CMP：Chemical Mechanical Polishing)處理。藉由進行CMP處理，將成為絕緣膜172的絕緣膜的平均表面粗糙度(Ra)設定為1nm以下，較佳為設定為0.3nm以下，更佳地設定為0.1nm以下。藉由將其設定為上述數值以下的Ra，有時提高氧化物半導體膜206的結晶性。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測量Ra。
構成氧化物半導體膜206的氧化物半導體是包含銦的氧化物。例如，在氧化物包含銦時，其載子移動率(電子移動率)提高。此外，氧化物半導體較佳為包含元素M。元素M較佳是鋁、鎵、釔或錫等。作為可以應用於元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、釔、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵合能高的元素。元素M例如是具有增大氧化物的能隙的功能的元素。此外，氧化物半導體較佳為包含鋅。當氧化物包含鋅時，例如容易使氧化物晶化。
注意，氧化物半導體不侷限於包含銦的氧化物。氧化物半導體例如也可以是鋅錫氧化物或鎵錫氧化物。
此外，作為氧化物半導體例如使用能隙大的氧化物。氧化物半導體的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
下面，說明氧化物半導體中的雜質的影響。為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度而實現低載子密度化及高度純化是有效的。氧化物半導體的載子密度低於1×1017個/cm3、低於1×1015個/cm3或低於1×1013個/cm3。為了降低氧化物半導體中的雜質濃度，較佳的是還降低附近的膜中的雜質濃度。
此外，半導體膜的雜質例如是指構成半導體 膜的主要成分以外的元素。例如，濃度小於0.1atomic%的元素是雜質。由於半導體膜包含雜質，而有時導致半導體膜的DOS(Density of State：態密度)的形成、載子移動率的降低或結晶性的降低等。當半導體膜是氧化物半導體膜時，作為改變半導體膜的特性的雜質，例如有第1族元素、第2族元素、第14族元素、第15族元素、主要成分以外的過渡金屬等。尤其是，例如有氫(也包含於水)、鋰、鈉、矽、硼、磷、碳、氮等。當作為半導體膜採用氧化物半導體時，由於雜質混入，而有可能形成氧缺陷。
當在氧化物半導體膜內部以及氧化物半導體膜與外部之間的介面附近存在有DOS時，在具有氧化物半導體膜的電晶體中，DOS成為劣化等的主要原因。可以根據氧(O)、氧缺陷(Vo)和氫(H)的位置或鍵合關係說明氧化物半導體膜內部以及其介面附近的DOS。以下，說明本發明人的模型概要以理解特性。
總結來說，為了對電晶體賦予穩定的電特性，進一步減少氧化物半導體膜內部以及其介面附近的DOS(高純度本質化)是重要的。為了降低該DOS，需要降低氧缺陷及氫。以下，使用模型說明為了降低氧化物半導體膜內部及其介面附近的DOS需要降低氧缺陷及氫的理由。
圖10示出氧化物半導體膜內部以及其介面附近的DOS的帶結構。以下，說明氧化物半導體膜是包含銦、鎵及鋅的氧化物半導體膜的情況。
首先，一般而言，DOS包括位於淺能階的DOS(shallow level DOS)和位於深能階的DOS(deep level DOS)。注意，在本說明書中，位於淺能階的DOS是指導帶底的能量(Ec)與能帶間隙中心(mid gap)之間的DOS。因此，例如位於淺能階的DOS位於導帶底的能量附近。注意，在本說明書中，位於深能階的DOS是指價電子帶頂端的能量(Ev)與能帶間隙中心之間的DOS。因此，例如位於深能階的DOS位於離價電子帶頂端比離能帶間隙中心近的位置。
於是，當考慮氧化物半導體膜中的DOS時，位於淺能階的DOS包括兩種DOS。第一個位於淺能階的DOS是氧化物半導體膜的表面附近(與絕緣膜(Insulator)之間的介面或其附近)的DOS(surface shallow DOS)。第二個位於淺能階的DOS是氧化物半導體膜內部的DOS(bulk shallow DOS)。另一方面，作為位於深能階的DOS，有氧化物半導體膜內部的DOS(bulk deep DOS)。
這些DOS有可能起到如下作用。首先，因為氧化物半導體膜的表面附近的surface shallow DOS位於離導帶底淺的能階上，所以容易俘獲電荷或導致電荷的消失。接著，因為與氧化物半導體膜的表面附近的surface shallow DOS相比，氧化物半導體膜內部的bulk shallow DOS位於離導帶底深的能階上，所以不容易導致電荷的消失。
以下，說明在氧化物半導體膜中形成DOS的原因元素。
例如，在氧化物半導體膜上形成氧化矽膜時，有時氧化物半導體膜所包含的銦進入氧化矽膜中，該銦取代矽，由此形成位於淺能階的DOS。
例如，在氧化物半導體膜與氧化矽膜之間的介面，氧化物半導體膜所包含的銦與氧的鍵合斷開，而該氧與矽鍵合。這起因於矽和氧的鍵合能量比銦和矽的鍵合能量高，並且矽(4價)的化合價比銦(3價)大。而且，由於氧化物半導體膜所包含的氧被矽奪取，而與銦鍵合了的氧的位點(site)成為氧缺陷。除了在表面上以外，在矽進入氧化物半導體膜內部時也同樣地發生該現象。這些氧缺陷形成位於深能階的DOS。
除了由於矽以外，有時由於其他原因而銦和氧的鍵合斷開。例如，在包含銦、鎵及鋅的氧化物半導體膜中，銦和氧的鍵合比鎵或鋅和氧的鍵合弱，所以容易斷開。因此，例如，由於電漿所造成的損傷或濺射粒子所造成的損傷等而銦和氧的鍵合斷開，而會產生氧缺陷。該氧缺陷形成位於深能階的DOS。該位於深能階的DOS可以俘獲電洞，由此成為電洞陷阱(電洞俘獲中心)。就是說，該氧缺陷形成氧化物半導體膜內部的bulk deep DOS。
這些氧缺陷所形成的位於深能階的DOS由於氫而成為形成氧化物半導體膜的表面附近的surface shallow DOS、氧化物半導體膜內部的bulk shallow DOS的主要原因之一。
因為這些氧缺陷形成DOS，所以成為氧化物半導體膜不穩定的主要原因。此外，氧化物半導體膜中的氧缺陷藉由俘獲氫處於準穩定狀態。就是說，當形成位於深能階的DOS且為可以俘獲電洞的電洞陷阱的氧缺陷俘獲氫時，形成位於淺能階的DOS。其結果是，位於淺能階的DOS可以成為能夠俘獲電子的電子陷阱，也可以成為電子的發生源。如此，氧缺陷俘獲氫。但是，根據氧化物半導體膜中的氫的位置，氧缺陷有可能帶正(中性或正)，也帶負(中性或負)。因此，氫有可能給具有氧化物半導體膜的電晶體帶來負面影響。
利用SIMS測量的氧化物半導體的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳低於5×1018atoms/cm3。另外，當在氧化物半導體中包含氮時有可能使載子密度增大。利用SIMS測量的氧化物半導體的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，為了降低氧化物半導體中的氫濃度，較佳為降低絕緣膜172中的氫濃度。利用SIMS測量的絕緣膜172的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進 一步較佳為5×1018atoms/cm3以下。此外，為了降低氧化物半導體中的氮濃度，較佳為降低絕緣膜172中的氮濃度。利用SIMS測量的絕緣膜172的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，為了降低氧化物半導體中的氫濃度，較佳為降低閘極絕緣膜212中的氫濃度。利用SIMS測量的閘極絕緣膜212的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳低於5×1018atoms/cm3。此外，為了降低氧化物半導體中的氮濃度，較佳為降低閘極絕緣膜212中的氮濃度。利用SIMS測量的閘極絕緣膜212的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
氧化物半導體中的矽有時成為載子陷阱或載子發生源。因此，氧化物半導體與絕緣膜172之間的利用二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)分析測量的矽濃度低於1×1019atoms/cm3，較佳低於5×1018atoms/cm3，更佳低於2×1018atoms/cm3。此外，氧化物半導體與絕緣膜172之間的利用SIMS分析測量的矽濃度低於1×1019atoms/cm3，較佳低於5×1018atoms/cm3，更佳低於2×1018atoms/cm3。
<氧化物半導體膜的結構>
以下說明氧化物半導體膜的結構。
氧化物半導體膜被分為單晶氧化物半導體膜和非單晶氧化物半導體膜。作為非單晶氧化物半導體膜有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜以及非晶氧化物半導體膜等。
從其他觀點看來，氧化物半導體膜被分為非晶氧化物半導體膜和結晶氧化物半導體膜。作為結晶氧化物半導體膜有單晶氧化物半導體膜、CAAC-OS膜、多晶氧化物半導體膜以及微晶氧化物半導體膜等。
<CAAC-OS膜>
首先，對CAAC-OS膜進行說明。注意，也可以將CAAC-OS膜稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體膜。
CAAC-OS膜是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體膜之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS膜的明視場影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高 解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，即晶界(grain boundary)。因此，可以說在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS膜進行說明。圖12A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS膜的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖12B示出將圖12A中的區域(1)放大的Cs校正高解析度TEM影像。由圖12B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的配置並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
如圖12B所示，CAAC-OS膜具有特有的原子排列。圖12C是以輔助線示出特有的原子排列的圖。由圖12B和圖12C可知，一個顆粒的尺寸為1nm以上且3nm以下左右，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc： nanocrystal)。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS膜的顆粒5100的配置示意性地表示為堆積磚塊或塊體的結構(參照圖12D)。在圖12C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖12D所示的區域5161。
圖13A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS膜的平面的Cs校正高解析度TEM影像。圖13B、圖13C和圖13D分別示出將圖13A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖13B、圖13C和圖13D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS膜。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS膜的結構時，如圖14A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS膜的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS膜中的一部分包含不具有c 軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS膜的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS膜中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖14B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖14C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS膜中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS膜。例如，當對包含InGaZnO4結晶的CAAC-OS膜在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖15A所示的繞射圖案(也稱為選區透過電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS膜所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖15B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電 子線時的繞射圖案。由圖15B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS膜所包含的顆粒的a軸和b軸不具有配向性。可以認為圖15B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖15B中的第二環起因於(110)面等。
另外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。氧化物半導體膜的缺陷例如有起因於雜質的缺陷、氧缺損等。因此，可以將CAAC-OS膜稱為雜質濃度低的氧化物半導體膜或者氧缺損少的氧化物半導體膜。
包含於氧化物半導體膜的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體膜中的氧缺損有時會成為載子陷阱或因俘獲氫而成為載子發生源。
此外，雜質是指氧化物半導體膜的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體膜的金屬元素強的矽等元素會奪取氧化物半導體膜中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體膜的原子排列，導致結晶性下降。
缺陷態密度低(氧缺損少)的氧化物半導體膜可以具有低載子密度。將這樣的氧化物半導體膜稱為高純度本質或實質上高純度本質的氧化物半導體膜。CAAC-OS膜的雜質濃度和缺陷態密度低。也就是說，CAAC-OS 膜容易成為高純度本質或實質上高純度本質的氧化物半導體膜。因此，使用CAAC-OS膜的電晶體很少具有負臨界電壓的電特性(很少成為常開啟)。高純度本質或實質上高純度本質的氧化物半導體膜的載子陷阱少。被氧化物半導體膜的載子陷阱俘獲的電荷需要很長時間才能被釋放，並且有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體有時電特性不穩定。但是，使用CAAC-OS膜的電晶體電特性變動小且可靠性高。
由於CAAC-OS膜的缺陷態密度低，所以因光照射等而生成的載子很少被缺陷能階俘獲。因此，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
<微晶氧化物半導體膜>
接著說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。微晶氧化物半導體膜所包含的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將包含尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。例如，在nc-OS膜的高解析度TEM影像中， 有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS膜中的顆粒相同。因此，下面有時將nc-OS膜的結晶部稱為顆粒。
在nc-OS膜中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS膜在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的XRD裝置藉由out-of-plane法對nc-OS膜進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS膜進行電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS膜進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS膜稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體膜或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體膜。
nc-OS膜是規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，在nc-OS膜中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
<非晶氧化物半導體膜>
接著，說明非晶氧化物半導體膜。
非晶氧化物半導體膜是膜中的原子排列沒有規律且不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在非晶氧化物半導體膜的高解析度TEM影像中無法發現結晶部。
在使用XRD裝置藉由out-of-plane法對非晶氧化物半導體膜進行結構分析時，檢測不到表示結晶面的峰值。在對非晶氧化物半導體膜進行電子繞射時，觀察到光暈圖案。在對非晶氧化物半導體膜進行奈米束電子繞射時，觀察不到斑點而只觀察到光暈圖案。
關於非晶結構有各種見解。例如，有時將原子排列完全沒有規律性的結構稱為完全的非晶結構(completely amorphous structure)。也有時將到最接近原子間距或到第二接近原子間距具有規律性，並且不是長程有序的結構稱為非晶結構。因此，根據最嚴格的定義，即使是略微具有原子排列的規律性的氧化物半導體膜也不 能被稱為非晶氧化物半導體膜。至少不能將長程有序的氧化物半導體膜稱為非晶氧化物半導體膜。因此，由於具有結晶部，例如不能將CAAC-OS膜和nc-OS膜稱為非晶氧化物半導體膜或完全的非晶氧化物半導體膜。
<amorphous-like氧化物半導體膜>
注意，氧化物半導體膜有時具有介於nc-OS膜與非晶氧化物半導體膜之間的結構。將具有這樣的結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)膜。
在a-like OS膜的高解析度TEM影像中有時觀察到空洞(void)。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS膜包含空洞，所以其結構不穩定。為了證明與CAAC-OS膜及nc-OS膜相比a-like OS膜具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS膜(樣本A)、nc-OS膜(樣本B)和CAAC-OS膜(樣本C)。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的9個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖16示出調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖16可知，在a-like OS膜中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖16中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS膜和CAAC-OS膜在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖16中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS膜及CAAC-OS膜的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS膜中的結晶部的生長。另一方面，可知在nc-OS膜和CAAC-OS膜中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS膜與CAAC-OS膜及nc-OS膜相比具有不穩 定的結構。
此外，由於a-like OS膜包含空洞，所以其密度比nc-OS膜及CAAC-OS膜低。具體地，a-like OS膜的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS膜的密度及CAAC-OS膜的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，a-like OS膜的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS膜的密度和CAAC-OS膜的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳的是盡可能減少所組合的單晶氧化物半導體的種類來.計算密度。
如上所述，氧化物半導體膜具有各種結構及 各種特性。注意，氧化物半導體膜例如可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
<成膜模型>
下面對CAAC-OS膜和nc-OS膜的成膜模型的一個例子進行說明。
圖17A是示出利用濺射法形成CAAC-OS膜的狀況的成膜室內的示意圖。
靶材5130被黏合到底板上。在隔著底板與靶材5130相對的位置配置多個磁鐵。由該多個磁鐵產生磁場。利用磁鐵的磁場提高沉積速度的濺射法被稱為磁控濺射法。
基板5120以與靶材5130相對的方式配置，其距離d(也稱為靶材與基板之間的距離(T-S間距離))為0.01m以上且1m以下，較佳為0.02m以上且0.5m以下。成膜室內幾乎被成膜氣體(例如，氧、氬或包含5vol%以上的氧的混合氣體)充滿，並且成膜室內的壓力被控制為0.01Pa以上且100Pa以下，較佳為0.1Pa以上且10Pa以下。在此，藉由對靶材5130施加一定程度以上的電壓，開始放電且確認到電漿。由磁場在靶材5130附近形成高密度電漿區域。在高密度電漿區域中，因成膜氣體的離子化而產生離子5101。離子5101例如是氧的陽離子(O+)或氬的陽離子(Ar+)等。
這裡，靶材5130具有包括多個晶粒的多晶結構，其中至少一個晶粒包括劈開面。作為一個例子，圖18A示出靶材5130所包含的InGaZnO4結晶的結構。注意，圖18A示出從平行於b軸的方向觀察InGaZnO4結晶時的結構。由圖18A可知，在靠近的兩個Ga-Zn-O層中，每個層中的氧原子彼此配置得很近。並且，藉由氧原子具有負電荷，在靠近的兩個Ga-Zn-O層之間產生斥力。其結果，InGaZnO4結晶在靠近的兩個Ga-Zn-O層之間具有劈開面。
在高密度電漿區域產生的離子5101由電場向靶材5130一側被加速而碰撞到靶材5130。此時，平板狀或顆粒狀的濺射粒子的顆粒5100a和顆粒5100b從劈開面剝離而濺出。注意，顆粒5100a和顆粒5100b的結構有時會因離子5101碰撞的衝擊而產生畸變。
顆粒5100a是具有三角形(例如正三角形)的平面的平板狀或顆粒狀的濺射粒子。顆粒5100b是具有六角形(例如正六角形)的平面的平板狀或顆粒狀的濺射粒子。注意，將顆粒5100a和顆粒5100b等平板狀或顆粒狀的濺射粒子總稱為顆粒5100。顆粒5100的平面的形狀不侷限於三角形或六角形。例如，有時為組合多個三角形的形狀。例如，還有時為組合兩個三角形(例如正三角形)的四角形(例如菱形)。
根據成膜氣體的種類等決定顆粒5100的厚度。顆粒5100的厚度較佳為均勻的，其理由在後面說 明。另外，與厚度大的骰子狀相比，濺射粒子較佳為厚度小的顆粒狀。例如，顆粒5100的厚度為0.4nm以上且1nm以下，較佳為0.6nm以上且0.8nm以下。另外，例如，顆粒5100的寬度為1nm以上且3nm以下，較佳為1.2nm以上且2.5nm以下。顆粒5100相當於在上述圖16中的(1)所說明的初始晶核。例如，在使離子5101碰撞包含In-Ga-Zn氧化物的靶材5130的情況下，如圖18B所示，包含Ga-Zn-O層、In-O層和Ga-Zn-O層的三個層的顆粒5100剝離。圖18C示出從平行於c軸的方向觀察剝離的顆粒5100時的結構。可以將顆粒5100的結構稱為包含兩個Ga-Zn-O層(麵包片)和In-O層(餡)的奈米尺寸的三明治結構。
有時顆粒5100在穿過電漿時，其側面帶負電或帶正電。例如，在顆粒5100中，位於其側面的氧原子有可能帶負電。因側面帶相同極性的電荷而電荷相互排斥，從而可以維持平板形狀或顆粒形狀。當CAAC-OS膜是In-Ga-Zn氧化物時，與銦原子鍵合的氧原子有可能帶負電。或者，與銦原子、鎵原子或鋅原子鍵合的氧原子有可能帶負電。另外，有時顆粒5100在穿過電漿時與電漿中的銦原子、鎵原子、鋅原子和氧原子等鍵合而生長。上述圖16中的(2)和(1)的尺寸的差異相當於電漿中的生長程度。在此，當基板5120的溫度為室溫左右時，不容易產生基板5120上的顆粒5100的生長，因此成為nc-OS膜(參照圖17B)。由於能夠在室溫左右的溫度下進 行成膜，即使基板5120的面積大也能夠形成nc-OS膜。注意，為了使顆粒5100在電漿中生長，提高濺射法中的成膜功率是有效的。藉由提高成膜功率，可以使顆粒5100的結構穩定。
如圖17A和圖17B所示，例如顆粒5100像風箏那樣在電漿中飛著，並輕飄飄地飛到基板5120上。由於顆粒5100帶有電荷，所以在它靠近其他顆粒5100已沉積的區域時產生斥力。在此，在基板5120的頂面產生平行於基板5120頂面的磁場(也稱為水平磁場)。另外，由於在基板5120與靶材5130之間有電位差，所以電流從基板5120向靶材5130流過。因此，顆粒5100在基板5120頂面受到由磁場和電流的作用引起的力量(勞侖茲力)。這可以由弗萊明左手定則得到解釋。
顆粒5100的質量比一個原子大。因此，為了在基板5120頂面移動，重要的是從外部施加某些力量。該力量之一有可能是由磁場和電流的作用產生的力量。為了對顆粒5100施加充分的力量以便顆粒5100在基板5120頂面移動，較佳的是在基板5120頂面設置平行於基板5120頂面的磁場為10G以上，較佳為20G以上，更佳為30G以上，進一步較佳為50G以上的區域。或者，較佳的是在基板5120頂面設置平行於基板5120頂面的磁場為垂直於基板5120頂面的磁場的1.5倍以上，較佳為2倍以上，更佳為3倍以上，進一步較佳為5倍以上的區域。
此時，藉由磁鐵與基板5120相對地移動或旋轉，基板5120頂面的水平磁場的方向不斷地變化。因此，在基板5120頂面，顆粒5100受到各種方向的力量而可以向各種方向移動。
另外，如圖17A所示，當基板5120被加熱時，顆粒5100與基板5120之間的由摩擦等引起的電阻小。其結果，顆粒5100在基板5120頂面下滑。顆粒5100的移動發生在使其平板面朝向基板5120的狀態下。然後，當顆粒5100到達已沉積的其他顆粒5100的側面時，它們的側面彼此鍵合。此時，顆粒5100的側面的氧原子脫離。CAAC-OS膜中的氧缺損有時被所脫離的氧原子填補，因此形成缺陷態密度低的CAAC-OS膜。注意，基板5120的頂面溫度例如為100℃以上且小於500℃、150℃以上且小於450℃或170℃以上且小於400℃即可。因此，即使基板5120的面積大也能夠形成CAAC-OS膜。
另外，藉由在基板5120上加熱顆粒5100，原子重新排列，從而離子5101的碰撞所引起的結構畸變得到緩和。畸變得到緩和的顆粒5100幾乎成為單晶。由於顆粒5100幾乎成為單晶，即使顆粒5100在彼此鍵合之後被加熱也幾乎不會發生顆粒5100本身的伸縮。因此，不會發生顆粒5100之間的空隙擴大導致晶界等缺陷的形成而成為裂縫(crevasse)的情況。
CAAC-OS膜不是如一張平板的單晶氧化物半導體，而是具有如磚塊或塊體堆積起來那樣的顆粒5100 (奈米晶)的集合體的排列的結構。另外，顆粒5100之間沒有晶界。因此，即使因成膜時的加熱、成膜後的加熱或彎曲等而發生CAAC-OS膜的收縮等變形，也能夠緩和局部應力或解除畸變。因此，這是適合用於具有撓性的半導體裝置的結構。注意，nc-OS膜具有顆粒5100(奈米晶)無序地堆積起來那樣的排列。
當使離子5101碰撞靶材5130時，有時不僅是顆粒5100，氧化鋅等也剝離。氧化鋅比顆粒5100輕，因此先到達基板5120的頂面。並且形成0.1nm以上且10nm以下、0.2nm以上且5nm以下或0.5nm以上且2nm以下的氧化鋅層5102。圖19A至圖19D示出剖面示意圖。
如圖19A所示，在氧化鋅層5102上沉積顆粒5105a和顆粒5105b。在此，顆粒5105a和顆粒5105b的側面彼此接觸。另外，顆粒5105c在沉積到顆粒5105b上後，在顆粒5105b上滑動。此外，在顆粒5105a的其他側面上，與氧化鋅一起從靶材剝離的多個粒子5103因來自基板5120的熱量而晶化，由此形成區域5105a1。注意，多個粒子5103有可能包含氧、鋅、銦和鎵等。
然後，如圖19B所示，區域5105a1與顆粒5105a變為一體而成為顆粒5105a2。另外，顆粒5105c的側面與顆粒5105b的其他側面接觸。
接著，如圖19C所示，顆粒5105d在沉積到顆粒5105a2上和顆粒5105b上後，在顆粒5105a2上和顆 粒5105b上滑動。另外，顆粒5105e在氧化鋅層5102上向顆粒5105c的其他側面滑動。
然後，如圖19D所示，顆粒5105d的側面與顆粒5105a2的側面接觸。另外，顆粒5105e的側面與顆粒5105c的其他側面接觸。此外，在顆粒5105d的其他側面上，與氧化鋅一起從靶材5130剝離的多個粒子5103因來自基板5120的熱量而晶化，由此形成區域5105d1。
如上所述，藉由所沉積的顆粒彼此接觸，並且在顆粒的側面發生生長，在基板5120上形成CAAC-OS膜。因此，CAAC-OS膜的顆粒的每一個都比nc-OS膜的顆粒大。上述圖16中的(3)和(2)的尺寸的差異相當於沉積之後的生長程度。
當顆粒彼此之間的空隙極小時，有時形成有一個大顆粒。一個大顆粒具有單晶結構。例如，從頂面看來顆粒的尺寸有時為10nm以上且200nm以下、15nm以上且100nm以下或20nm以上且50nm以下。此時，有時在用於微細的電晶體的氧化物半導體膜中，通道形成區域容納在一個大顆粒中。也就是說，可以將具有單晶結構的區域用作通道形成區域。另外，當顆粒變大時，有時可以將具有單晶結構的區域用作電晶體的通道形成區域、源極區域和汲極區域。
如此，藉由電晶體的通道形成區域等形成在具有單晶結構的區域中，有時可以提高電晶體的頻率特性。
如上述模型那樣，可以認為顆粒5100沉積到基板5120上。因此，可知即使被形成面不具有結晶結構，也能夠形成CAAC-OS膜，這是與磊晶生長不同的。此外，CAAC-OS膜不需要雷射晶化，並且在大面積的玻璃基板等上也能夠均勻地進行成膜。例如，即使基板5120的頂面(被形成面)結構為非晶結構(例如非晶氧化矽)，也能夠形成CAAC-OS膜。
另外，可知即使作為被形成面的基板5120頂面具有凹凸，在CAAC-OS膜中顆粒5100也根據基板5120頂面的形狀排列。例如，當基板5120的頂面在原子級別上平坦時，顆粒5100以使其平行於a-b面的平板面朝下的方式排列。當顆粒5100的厚度均勻時，形成厚度均勻、平坦且結晶性高的層。並且，藉由層疊n個(n是自然數)該層，可以得到CAAC-OS膜。
另一方面，在基板5120的頂面具有凹凸的情況下，CAAC-OS膜也具有顆粒5100沿凹凸排列的層層疊為n個(n是自然數)層的結構。由於基板5120具有凹凸，在CAAC-OS膜中有時容易在顆粒5100之間產生空隙。注意，此時，由於在顆粒5100之間產生分子間力，所以即使有凹凸，顆粒也以盡可能地減小它們之間的空隙的方式排列。因此，即使有凹凸也可以得到結晶性高的CAAC-OS膜。
因為根據這樣的模型形成CAAC-OS膜，所以濺射粒子較佳為厚度小的顆粒狀。注意，當濺射粒子為厚 度大的骰子狀時，朝向基板5120上的面不固定，所以有時不能使厚度或結晶的配向均勻。
根據上述成膜模型，即使在具有非晶結構的被形成面上也可以形成結晶性高的CAAC-OS膜。
這裡，參照圖1C說明氧化物半導體具有三層結構的情況。
氧化物半導體膜206b(中層)參照關於上述氧化物半導體的記載。氧化物半導體膜206a(下層)及氧化物半導體膜206c(上層)是包含構成氧化物半導體膜206b的氧之外的元素中的一種以上或兩種以上的氧化物半導體。因為氧化物半導體膜206a及氧化物半導體膜206c是包含構成氧化物半導體膜206b的氧之外的元素中的一種以上或兩種以上的氧化物半導體，所以不容易在氧化物半導體膜206a和氧化物半導體膜206b之間的介面以及氧化物半導體膜206b和氧化物半導體膜206c之間的介面形成介面態。
另外，在氧化物半導體膜206a是In-M-Zn氧化物時，除了Zn和O以外的In和M的原子個數百分比較佳為：In低於50atomic%，M為50atomic%以上，更佳的是：In低於25atomic%，M為75atomic%以上。此外，在氧化物半導體膜206b是In-M-Zn氧化物時，除了Zn和O以外的In和M的原子個數百分比較佳為：In為25atomic%以上，M低於75atomic%，更佳的是：In為34atomic%以上，M低於66atomic%。此外，在氧化物半 導體膜206c是In-M-Zn氧化物時，除了Zn和O以外的In和M的原子個數百分比較佳為：In低於50atomic%，M為50atomic%以上，更佳的是：In低於25atomic%，M為75atomic%以上。另外，氧化物半導體膜206c也可以使用與氧化物半導體膜206a相同的種類的氧化物。
在此，有時在氧化物半導體膜206a和氧化物半導體膜206b之間具有氧化物半導體膜206a和氧化物半導體膜206b的混合區域。此外，有時在氧化物半導體膜206b和氧化物半導體膜206c之間具有氧化物半導體膜206b和氧化物半導體膜206c的混合區域。混合區域的介面態密度較低。因此，氧化物半導體膜206a、氧化物半導體膜206b和氧化物半導體膜206c的疊層體具有其能量分別在各介面附近連續地改變(也稱為連續接合)的帶結構。
這裡，說明帶結構。關於帶結構為了容易理解示出絕緣膜172、氧化物半導體膜206a、氧化物半導體膜206b、氧化物半導體膜206c及閘極絕緣膜212的導帶底的能量(Ec)。
如圖9A及圖9B所示，氧化物半導體膜206a、氧化物半導體膜206b及氧化物半導體膜206c的導帶底的能量連續地變化。這是可以理解的，因為：由於氧化物半導體膜206a、氧化物半導體膜206b及氧化物半導體膜206c的構成元素相同，氧容易互相擴散。由此可以說，雖然氧化物半導體膜206a、氧化物半導體膜206b及 氧化物半導體膜206c是組成互不相同的疊層體，但是在物性上是連續的。
主要成分相同而層疊的氧化物半導體膜不是簡單地將各層層疊，而以形成連續接合(在此，尤其是指各層之間的導帶底的能量連續地變化的U字形井(U shape well)結構)的方式形成。換言之，以在各層的介面之間不存在會形成陷阱中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入被層疊的多層膜的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
注意，圖9A示出氧化物半導體膜206a與氧化物半導體膜206c的Ec相同的情況，但是也可以相互不同。例如，圖9B示出氧化物半導體膜206c的Ec高於氧化物半導體膜206a時的帶結構的一部分。
從圖9A及圖9B可知，氧化物半導體膜206b成為井(well)，在電晶體200中通道形成在氧化物半導體膜206b中。另外，氧化物半導體膜206a、氧化物半導體膜206b、氧化物半導體膜206c的導帶底的能量連續地變化，因此也可以將其稱為U字形井(U Shape Well)。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，在氧化物半導體膜206a及氧化物半導體膜206c與氧化矽膜等絕緣膜之間的介面附近，可能會形成起因於雜質或缺陷的陷阱能階。藉由氧化物半導體膜206a及氧化物半導體膜206c，可以使氧化物半導體膜 206b和該陷阱能階彼此遠離。然而，當氧化物半導體膜206a或氧化物半導體膜206c的Ec與氧化物半導體膜206b的Ec之間的能量差小時，有時氧化物半導體膜206b的電子越過該能量差到達陷阱能階。因成為負的電荷的電子在陷阱能階中被俘獲，在絕緣膜介面產生負的固定電荷，導致電晶體的臨界電壓向正方向漂移。
因此，為了降低電晶體的臨界電壓的變動，需要使氧化物半導體膜206a與氧化物半導體膜206b的Ec之間及氧化物半導體膜206c與氧化物半導體膜206b的Ec之間產生能量差。該能量差都較佳為0.1eV以上，更佳為0.15eV以上。
另外，較佳的是，氧化物半導體膜206a、氧化物半導體膜206b及氧化物半導體膜206c包含結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。
此外，在如圖9B所示的帶結構中，也可以在氧化物半導體膜206b與閘極絕緣膜212之間設置In-Ga氧化物(例如，原子個數比為In：Ga=7：93)代替氧化物半導體膜206c。
作為氧化物半導體膜206b使用其電子親和力大於氧化物半導體膜206a及氧化物半導體膜206c的氧化物。例如，作為氧化物半導體膜206b使用一種氧化物，其中電子親和力比氧化物半導體膜206a及氧化物半導體膜206c大0.07eV以上且1.3eV以下，較佳大0.1eV以上 且0.7eV以下，更佳大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底端之間的能量差。
例如，當作為氧化物半導體膜206a、氧化物半導體膜206b及氧化物半導體膜206c使用In-Ga-Zn氧化物時，例如藉由使用In、Ga、Zn的原子個數比為In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1、In：Ga：Zn=3：1：2、In：Ga：Zn=1：3：2、In：Ga：Zn=1：3：4、In：Ga：Zn=1：4：3、In：Ga：Zn=1：5：4、In：Ga：Zn=1：6：6、In：Ga：Zn=2：1：3、In：Ga：Zn=1：6：4、In：Ga：Zn=1：9：6、In：Ga：Zn=1：1：4、In：Ga：Zn=1：1：2中的任一個的材料，來使氧化物半導體膜206a及氧化物半導體膜206c的電子親和力小於氧化物半導體膜206b即可。
此時，藉由對閘極電極施加電場，在氧化物半導體膜206a、氧化物半導體膜206b和氧化物半導體膜206c中的電子親和力較大的氧化物半導體膜206b中形成通道。
此外，為了提高電晶體的通態電流而氧化物半導體膜206c的厚度越小越較佳。例如，將氧化物半導體膜206c的厚度設定為低於10nm，較佳為設定為5nm以下，更佳為3nm以下。另一方面，氧化物半導體膜206c具有阻擋構成相鄰的絕緣膜的氧之外的元素(矽等)侵入形成通道的氧化物半導體膜206b中的功能。因此，氧化物半導體膜206c較佳為具有一定程度的厚度。例如，氧化物半導體膜206c的厚度為0.3nm以上，較佳為1nm以 上，更佳為2nm以上。
此外，為了提高可靠性，較佳的是：氧化物半導體膜206a較厚，而氧化物半導體膜206c較薄。明確而言，氧化物半導體膜206a的厚度為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上。藉由將氧化物半導體膜206a的厚度設定為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上，可以將從相鄰的絕緣膜和氧化物半導體膜206a之間的介面到形成通道的氧化物半導體膜206b的距離設定為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上。注意，因為半導體裝置的生產率可能降低，所以將氧化物半導體膜206a的厚度設定為200nm以下，較佳為120nm以下，更佳為80nm以下。
例如，利用SIMS測量的氧化物半導體膜206b和氧化物半導體膜206a之間的矽濃度低於1×1019atoms/cm3，較佳低於5×1018atoms/cm3，更佳低於2×1018atoms/cm3。此外，利用SIMS測量的氧化物半導體膜206b和氧化物半導體膜206c之間的矽濃度低於1×1019atoms/cm3，較佳低於5×1018atoms/cm3，更佳低於2×1018atoms/cm3。
此外，為了降低氧化物半導體膜206b的氫濃度，較佳為降低氧化物半導體膜206a及氧化物半導體膜206c的氫濃度。利用SIMS測量的氧化物半導體膜206a 及氧化物半導體膜206c的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。此外，為了減少氧化物半導體膜206b的氮濃度，較佳為降低氧化物半導體膜206a及氧化物半導體膜206c的氮濃度。利用SIMS測量的氧化物半導體膜206a及氧化物半導體膜206c的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
上述三層結構是一個例子。例如，也可以採用不包括氧化物半導體膜206a或氧化物半導體膜206c的兩層結構。
如圖2A所示，也可以在氧化物半導體膜206與閘極絕緣膜212之間配置氧化物半導體膜215。就是說，氧化物半導體膜215包括與氧化物半導體膜206的通道寬度方向的頂面及側面接觸的區域。藉由氧化物半導體膜215包括與氧化物半導體膜206的側面接觸的區域，可以保護氧化物半導體膜206的側面。此時，與沒有氧化物半導體膜215的情況相比，可以降低氧化物半導體膜206的側面的介面態密度。因此，藉由具有氧化物半導體膜215，可以抑制電晶體的電特性的變動，由此可以實現可靠性高的半導體裝置。關於氧化物半導體膜215參照氧化物半導體膜206c的說明。
作為導電膜216a及導電膜216b，例如使用包 含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭及鎢中的一種以上的導電膜形成單層或疊層，即可。
可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成成為導電膜216a及導電膜216b的導電膜。
藉由在形成成為導電膜216a及導電膜216b的導電膜之後對該導電膜的一部分進行蝕刻，形成導電膜216a及導電膜216b。因此，較佳為採用在形成該導電膜時不使氧化物半導體膜206受到損傷的形成方法。也就是說，對於該導電膜的形成較佳為採用MCVD法等。
另外，在以疊層膜形成導電膜216a及導電膜216b時，也可以藉由從CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等形成方法中採用的互不相同的形成方法形成疊層膜的每個層。例如，也可以藉由MOCVD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由MOCVD法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，藉由濺射法形成第二層，而藉由ALD法形成第三層。像這樣，藉由不同的形成方法形成每個層的膜，可以使每個層的膜具有不同的功能或性質。而且，藉由層疊這些膜，可以構成作為整個疊層膜更適合的膜。
也就是說，在以疊層膜形成導電膜216a及導 電膜216b時，例如藉由CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的膜，而藉由CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的膜，即第n層的膜的形成方法和第n+1層的膜的形成方法也可以不同(n是自然數)。此外，第n層的膜的形成方法和第n+2層的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
另外，導電膜216a(導電膜216b)或導電膜216a(導電膜216b)的疊層膜中的至少一個膜和氧化物半導體膜206或氧化物半導體膜206的疊層膜中的至少一個膜可以採用相同的形成方法。例如，兩者都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。或者，例如與氧化物半導體膜206接觸的導電膜216a(導電膜216b)及與導電膜216a(導電膜216b)接觸的氧化物半導體膜206也可以採用相同的形成方法。由此，可以在相同的處理室中形成。其結果是，可以防止雜質的混入。像這樣，不僅在氧化物半導體膜206和導電膜216a(導電膜216b)中，而且還可以在設置為接近的不同膜中採用相同的形成方法。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。
另外，導電膜216a(導電膜216b)或導電膜 216a(導電膜216b)的疊層膜中的至少一個膜、氧化物半導體膜206或氧化物半導體膜206的疊層膜中的至少一個膜和絕緣膜172或絕緣膜172的疊層膜中的至少一個膜可以採用相同的形成方法。例如，它們都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。
作為閘極絕緣膜212，例如使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣膜形成單層或疊層，即可。
另外，在以疊層膜形成閘極絕緣膜212時，也可以藉由從CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等形成方法中採用的互不相同的形成方法形成每個膜。例如，也可以藉由MOCVD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由MOCVD法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，藉由濺射法形成第二層，而藉由ALD法形成第三層。像這樣，藉由互不相同的形成方法形成每個層的膜，可以使每個層的膜具有不同的功能或性質。而且，藉由層疊這些膜，可以構成作為整個疊層膜更適合的膜。
也就是說，在以疊層膜形成閘極絕緣膜212時，例如藉由CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的膜，而藉由CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的膜，即第n層的膜的形成方法和第n+1層的膜的形成方法也可以不同(n是自然數)。此外，第n層的膜的形成方法和第n+2層的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
另外，閘極絕緣膜212或閘極絕緣膜212的疊層膜中的至少一個膜和導電膜216a(導電膜216b)或導電膜216a(導電膜216b)的疊層膜中的至少一個膜也可以採用相同的形成方法。例如，兩者都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。或者，例如與閘極絕緣膜212接觸的導電膜216a(導電膜216b)及與導電膜216a(導電膜216b)接觸的閘極絕緣膜212也可以採用相同的形成方法。由此，可以在相同的處理室中形成。其結果是，可以防止雜質的混入。
另外，閘極絕緣膜212或閘極絕緣膜212的疊層膜中的至少一個膜、導電膜216a(導電膜216b)或導電膜216a(導電膜216b)的疊層膜中的至少一個膜、氧化物半導體膜206或氧化物半導體膜206的疊層膜中的 至少一個膜和絕緣膜172或絕緣膜172的疊層膜中的至少一個膜也可以採用相同的形成方法。例如，它們都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。
另外，說明閘極絕緣膜212的疊層結構的一個例子。閘極絕緣膜212例如包含氧、氮、矽、鉿等。具體地，較佳為包含氧化鉿及氧化矽或者氧化鉿及氧氮化矽。
氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，可以使物理厚度比等效氧化物厚度(equivalent oxide thickness)大，即使將等效氧化物厚度設定為10nm以下或5nm以下也可以減少穿隧電流引起的洩漏電流。就是說，可以實現關態電流小的電晶體。再者，與包括非晶結構的氧化鉿相比，包括結晶結構的氧化鉿具有的相對介電常數高。因此，為了形成關態電流小的電晶體，較佳為使用包括結晶結構的氧化鉿。作為結晶結構的例子，可以舉出單斜晶結構、正方晶結構或立方體晶結構。但是，本發明的一個方式不侷限於此。
另外，在包括結晶結構的氧化鉿的被形成面中有時具有起因於缺陷的介面態。該介面態有時用作陷阱中心。由此，當氧化鉿鄰近地設置在電晶體的通道區域時，有時該介面態引起電晶體的電特性的劣化。於是，為了減少介面態的影響，有時較佳的是在電晶體的通道區域 與氧化鉿之間設置其他層而使它們互相離開。該層具有緩衝功能。具有緩衝功能的層可以為包含於閘極絕緣膜212的層或者包含於氧化物半導體膜206的層。就是說，作為具有緩衝功能的層，可以使用氧化矽、氧氮化矽、氧化物半導體等。另外，作為具有緩衝功能的層，例如使用具有其能隙比成為通道區域的半導體大的半導體或絕緣體。另外，作為具有緩衝功能的層，例如使用具有其電子親和力比成為通道區域的半導體小的半導體或絕緣體。另外，作為具有緩衝功能的層，例如使用具有其電離能比成為通道區域的半導體大的半導體或絕緣體。
另一方面，藉由使包括上述結晶結構的氧化鉿的被形成面中的介面態(陷阱中心)俘獲電荷，有時可以調整電晶體的臨界電壓。為了穩定地存在該電荷，例如在通道區域與氧化鉿之間可以設置其能隙比氧化鉿大的絕緣體。或者，可以設置其電子親和力比氧化鉿小的半導體或絕緣體。此外，可以設置其電離能比氧化鉿大的半導體或絕緣體。藉由使用這種絕緣體，可以不容易釋放被介面態俘獲的電荷，從而可以長期間保持電荷。
作為上述絕緣體，例如可以舉出氧化矽、氧氮化矽。藉由使電子從氧化物半導體膜206移到用作閘極電極的導電膜204，可以使閘極絕緣膜212的介面態俘獲電荷。作為具體例子，可以舉出如下條件：以高溫度(例如，125℃以上且450℃以下，典型的是150℃以上且300℃以下)在使導電膜204的電位處於比用作源極電極或汲 極電極的導電膜216a或導電膜216b高的狀態下保持1秒以上，典型的是1分鐘以上。
如此，在使閘極絕緣膜212等的介面態俘獲所希望的量的電子的電晶體中，臨界電壓向正方向漂移。藉由調整導電膜204的電壓或施加電壓的時間，可以控制將俘獲電子的量(臨界電壓的變動量)。另外，只要能夠俘獲電荷，也可以不在閘極絕緣膜212中。也可以將具有相同的結構的疊層膜用於絕緣膜172。
作為導電膜204，例如使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭及鎢中的一種以上的導電膜形成單層或疊層，即可。
可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成成為導電膜204的導電膜。導電膜204較佳為採用在形成成為導電膜204的導電膜時不使閘極絕緣膜212受到損傷的形成方法。也就是說，在形成該導電膜時較佳為使用MCVD法等。
另外，在以疊層膜形成導電膜204時，也可以藉由從CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中採用的互不相同的形成方法形成疊層膜的每個層。例如，也可以藉由MOCVD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由MOCVD法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD 法形成第一層，藉由濺射法形成第二層，而藉由ALD法形成第三層。像這樣，藉由不同的形成方法形成每個層的膜，可以使每個層的膜具有不同的功能或性質。而且，藉由層疊這些膜，可以構成作為整個疊層膜更適合的膜。
也就是說，在以疊層形成導電膜204時，例如藉由CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的膜，而藉由CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的膜，並且第n層的膜的形成方法和第n+1層的膜的形成方法也可以不同(n是自然數)。此外，第n層的膜的形成方法和第n+2層的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
另外，導電膜204或導電膜204的疊層膜中的至少一個膜和閘極絕緣膜212或閘極絕緣膜212的疊層膜中的至少一個膜也可以採用相同的形成方法。例如，兩者都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。或者，例如與閘極絕緣膜212接觸的導電膜204及與導電膜204接觸的閘極絕緣膜212也可以採用相同的形成方法。由此，可以在相同的處理室中形成。其結果是，可以防止雜質的混入。
另外，導電膜204或導電膜204的疊層膜中 的至少一個膜、閘極絕緣膜212或閘極絕緣膜212的疊層膜中的至少一個膜、導電膜216a(導電膜216b)或導電膜216a(導電膜216b)的疊層膜中的至少一個膜、氧化物半導體膜206或氧化物半導體膜206的疊層膜中的至少一個膜和絕緣膜172或絕緣膜172的疊層膜中的至少一個膜可以採用相同的形成方法。例如，它們都可以採用ALD法。由此，可以以不接觸於大氣的方式形成。其結果是，可以防止雜質的混入。注意，根據本發明的一個方式的半導體裝置的製造方法不侷限於此。
障壁膜218可以使用與障壁膜171相同的材料及製造方法形成。
作為絕緣膜219，例如使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的絕緣膜形成單層或疊層，即可。或者，也可以使用聚醯亞胺樹脂、丙烯酸樹脂、矽酮樹脂等樹脂。
另外，在以疊層膜形成絕緣膜219時，也可以藉由從CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等形成方法中採用的互不相同的形成方法形成疊層膜的每個層。例如，也可以藉由MOCVD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由MOCVD法形成第二層。或者，也可以藉由ALD法形成第一層，而藉由濺射法形成第二層。或者，也可以藉 由ALD法形成第一層，藉由濺射法形成第二層，而藉由ALD法形成第三層。像這樣，藉由互不相同的形成方法形成每個層的膜，可以使每個層的膜具有不同的功能或性質。而且，藉由層疊這些膜，可以構成作為整個疊層膜更適合的膜。
也就是說，在以疊層膜形成絕緣膜219時，例如藉由CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的膜，而藉由CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的膜，即第n層的膜的形成方法和第n+1層的膜的形成方法也可以不同(n是自然數)。此外，第n層的膜的形成方法和第n+2層的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
<變形例1>
圖2B是圖1B所示的半導體裝置的變形例。
明確而言，圖2B所示的半導體裝置的電晶體200的結構與圖1B所示的半導體裝置不同。
圖2B所示的電晶體200包括在形成用作電晶體100與電晶體200之間的佈線的導電膜的製程中設置的導電膜220。氧化物半導體膜206隔著絕緣膜夾在導電膜220與導電膜204之間。將導電膜220用作電晶體200的 第二閘極電極。藉由設置導電膜220，可以進一步增加通態電流且控制臨界電壓。為了增加通態電流，例如，使導電膜204和導電膜220具有相同的電位來實現雙閘極電晶體即可。此外，也可以將導電膜204與導電膜220電連接而使它們具有相同的電位。另外，為了控制臨界電壓，可以對導電膜204和導電膜220供應不同的恆電位。
<變形例2>
此外，電晶體200不侷限於頂閘極頂接觸結構的電晶體，如圖3A所示也可以是頂閘極底接觸結構的電晶體，如圖3B所示也可以是底閘極頂接觸結構的電晶體。
<變形例3>
如圖4A所示，也可以減少電晶體100與電晶體200之間的絕緣膜或導電膜的數量。圖4A所示的半導體裝置沒有圖1B所示的半導體裝置的導電膜173、與導電膜173在同一製程中形成的導電膜及該導電膜上的絕緣膜。
<變形例4>
也可以採用如圖5所示的半導體裝置的結構。此外，點劃線的左側示出電晶體100、電晶體200的通道長度方向(也稱為長方向或長邊方向)的剖面圖，點劃線的右側示出電晶體100、電晶體200的通道寬度方向(也稱為短方向或短邊方向)的剖面圖。
電晶體200具有上述s-channel結構。在電晶體200中，通道寬度方向的剖面圖中的氧化物半導體膜206的高度(厚度)為氧化物半導體膜206的寬度(通道長度)的0.8倍以上，較佳為1倍以上，更佳為1.2倍以上，進一步較佳為1.5倍以上。當氧化物半導體膜206的高度在上述範圍內時，可以在電晶體200導通時使流過氧化物半導體膜206的側面的汲極電流比流過氧化物半導體膜206的頂面的汲極電流大。因此，電晶體200是對於佔有面積具有較大的通態電流的電晶體。即，可以對於所需要的通態電流縮小電晶體200的佔有面積。此外，在電晶體200中，通道寬度方向的剖面圖的氧化物半導體膜206的寬度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。
電晶體100由於利用半導體基板150的凸部，所以也稱為FIN(鰭)型電晶體。此外，在半導體基板150的凸部上也可以具有絕緣膜。該絕緣膜在形成凸部時用作遮罩。
此外，如圖5所示，使用埋入形成在絕緣膜中的開口的插頭代替電晶體100與電晶體200之間的導電膜。另外，雖然未圖示，但導電膜164與導電膜216a藉由延伸在通道長度方向上的導電膜電連接。
接著，參照圖6A至圖6C說明圖4B所示的電晶體100、電晶體200及電容元件250的製造方法。此外，這裡，假設電晶體100使用矽類半導體材料形成且電 晶體200使用氧化物半導體形成而以下進行說明。
首先，在半導體基板150上形成電晶體100。接著，形成覆蓋電晶體100的絕緣膜170，進行第一加熱處理(參照圖6A)。
包括在絕緣膜170中的氫藉由第一加熱處理移動到電晶體100中，由此可以使電晶體100中的矽的懸空鍵終結。因此，可以提高電晶體100的電特性。
接著，在絕緣膜170上形成用來使電晶體100與電晶體200電連接的導電膜173、導電膜174、導電膜173和導電膜174被埋入的絕緣膜、絕緣膜176，進行第二加熱處理(參照圖6B)。
由於絕緣膜170中的氫超過使矽的懸空鍵終結時所需要的量，所以殘留在絕緣膜(例如絕緣膜176)或導電膜(例如導電膜173、導電膜174)中。為了抑制該殘留的氫或水移動到包括設置在絕緣膜170的上層的氧化物半導體膜的電晶體200一側，進行第二加熱處理，由此進行脫水化或脫氫化。在構成半導體裝置的導電膜等能夠耐熱或電晶體100的電特性不劣化的範圍內，第二加熱處理的溫度越高越較佳。明確而言，第二加熱處理以450℃以上且低於650℃，較佳為490℃以上且低於650℃，更佳為530℃以上且低於650℃進行10小時以下，也可以以650℃以上進行。此外，第二加熱處理例如以與第一加熱處理相同的溫度或低於第一加熱處理的溫度進行即可。由此，可以抑制因第二加熱處理導致電晶體100的電特性 的劣化。此外，第二加熱處理的時間比第一加熱處理長是較佳的。由此，可以提高電晶體200的電特性而不使電晶體100的電特性劣化。或者，例如第二加熱處理的溫度比第一加熱處理高即可。由此，由於完全進行脫氫化或脫水化，進一步提高電晶體200的電特性。另外，藉由進行第二加熱處理，也可以省略第一加熱處理。
此外，也可以多次進行第二加熱處理。第二加熱處理較佳的是在由絕緣膜等覆蓋金屬膜的狀態下進行。
接著，在絕緣膜176上形成障壁膜171(參照圖6C)。
藉由設置障壁膜171，可以抑制包含在電晶體100、電晶體100的上層的絕緣膜或導電膜中的氫擴散到電晶體200一側。
接著，在障壁膜171上形成絕緣膜172、氧化物半導體膜206(參照圖7A)。
接著，在絕緣膜172、障壁膜171及絕緣膜176中設置到達與電晶體100電連接的導電膜的開口，形成與電連接於電晶體100的閘極電極的導電膜藉由開口接觸的導電膜216a、與電連接於用作電晶體100的源極區域或汲極區域的雜質區域166的導電膜藉由開口接觸的導電膜216b(參照圖7B)。
上述第二加熱處理也可以在絕緣膜172、障壁膜171及絕緣膜176中形成開口之後且在形成導電膜 216a及導電膜216b之前進行。
接著，在氧化物半導體膜206、導電膜216a及導電膜216b上形成閘極絕緣膜212、導電膜204。此外，同時在導電膜216a上形成絕緣膜213、導電膜205(參照圖7C)。
如圖11A所示，也可以採用不使閘極絕緣膜212蝕刻為島狀的結構。此時，絕緣膜213與閘極絕緣膜212連接。這裡，圖11B示出採用圖11A的結構且完成裝置的一個例子。
藉由上述製程可以製造電晶體200及電容元件250。
接著，形成覆蓋電晶體200及電容元件250的障壁膜218、絕緣膜219(參照圖8A)。
接著，在障壁膜218、絕緣膜219中設置到達電晶體200及電容元件250的開口，形成藉由開口與電晶體200及電容元件250電連接的佈線CL、佈線WL及佈線BL(參照圖8B)。
藉由上述製程可以製造包括電晶體100、電晶體200及電容元件250的半導體裝置。
在本實施方式中示出使用氧化物半導體膜206的情況的例子，但本發明的實施方式的一個方式不侷限於此。也可以根據情況或狀況使用具有其他材料的半導體膜代替氧化物半導體膜206。例如，在通道區域、源極區域和汲極區域、LDD區域等中，也可以使用具有矽、鍺、 鎵、砷等元素中的一種或多種的半導體膜代替氧化物半導體膜206。
注意，本實施方式所示的結構及方法等可以與其他實施方式及其變形例等適當地組合而使用。
實施方式2
在本實施方式中，參照圖1A至圖1C說明如下半導體裝置(記憶體裝置)，該半導體裝置(記憶體裝置)即使在沒有電力供應的情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。
電晶體200是其通道形成在包含氧化物半導體的半導體層中的電晶體。因為電晶體200的關態電流小，所以藉由使用該電晶體，可以長期保持儲存內容。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖1A至圖1C所示的半導體裝置中，藉由有效地利用能夠保持電晶體100的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將佈線WL的電位設定為使電晶體200成為開啟狀態的電位，使電晶體200成為開啟狀態。由此，佈線BL的電位施加到電晶體100的閘極電極及電容元件250。換言之，對電晶體100的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高 位準電荷)中的任一種。然後，藉由將佈線WL的電位設定為使電晶體200成為關閉狀態的電位，來使電晶體200成為關閉狀態，而保持施加到電晶體100的閘極的電荷(保持)。
因為電晶體200的關態電流極小，所以電晶體100的閘極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對佈線BL施加規定的電位(恆電位)的狀態下對佈線CL施加適當的電位(讀出電位)時，根據保持在電晶體100的閘極中的電荷量，佈線SL具有不同的電位。這是因為如下緣故：一般而言，在電晶體100為n通道電晶體的情況下，對電晶體100的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體100的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體100成為“開啟狀態”所需要的佈線CL的電位。因此，藉由將佈線CL的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體100的閘極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果佈線CL的電位為V0(>Vth_H)，電晶體100則成為“開啟狀態”。當被供應低位準電荷時，即使佈線CL的電位為V0(<Vth_L)，電晶體100還保持“關閉狀態”。因此，藉由辨別佈線SL的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料 時，對佈線CL施加不管閘極的狀態如何都使電晶體100成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對佈線CL施加不管閘極的狀態如何都使電晶體100成為“開啟狀態”的電位，即大於Vth_L的電位，即可。
圖20所示的半導體裝置(記憶體裝置)與圖1A至圖1A所示的半導體裝置之間的不同點是圖20所示的半導體裝置沒有設置電晶體100。在此情況下也可以藉由與上述相同的工作進行資料的寫入及保持工作。
接著，對資料的讀出進行說明。在電晶體200成為開啟狀態時，處於浮動狀態的佈線BL和電容元件250導通，且在佈線BL和電容元件250之間再次分配電荷。其結果是，佈線BL的電位產生變化。佈線BL的電位的變化量根據電容元件250的電極中的一個的電位(或積累在電容元件250中的電荷)而具有不同的值。
例如，在電容元件250的電極中的一個的電位為V，電容元件250的電容為C，佈線BL所具有的電容成分為CB，再次分配電荷之前的佈線BL的電位為VB0時，再次分配電荷之後的佈線BL的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件250的電極中的一個的電位成為兩種狀態，即V1和V0(V1>V0)時，可以知道保持電位V1時的佈線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的佈線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
藉由對佈線BL的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將使用上述矽等半導體材料的電晶體用於用來驅動記憶單元的驅動電路，並在該驅動電路上作為電晶體200層疊使用氧化物半導體的電晶體。
在本實施方式所示的半導體裝置中，藉由使用其通道形成區域包含氧化物半導體的關態電流極小的電晶體，可以極長期地保持儲存內容。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，較佳的是固定電位)，也可以長期保持儲存內容。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不發生如閘極絕緣膜的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的開啟狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式3
在本實施方式中，參照圖21說明包括上述實施方式所說明的電晶體或記憶體裝置的RF標籤。
根據本發明的一個方式的RF標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接受資料。由於具有這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，這些用途要求極高的可靠性。
參照圖21說明RF標籤的結構。圖21是示出RF標籤的結構實例的塊圖。
如圖21所示，RF標籤800包括接收從與通信器801(也稱為詢問器、讀出器/寫入器等)連接的天線802發送的無線信號803的天線804。RF標籤800還包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法； 利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RF標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限幅電路。限幅電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包絡檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、儲存區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置上述各電路。
在此，可以將上述實施方式所示的記憶體裝置用於記憶體電路810。因為根據本發明的一個方式的記憶體裝置即使在關閉電源的狀態下也可以保持資料，所以適用於RF標籤。再者，因為根據本發明的一個方式的記憶體裝置的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個方式的記憶體裝置可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為根據本發明的一個方式的記憶體裝置可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳的是生產者另外準備用來對ROM811寫入資料的指令防止使用者自由地重寫。由於生產者在預先寫入識別號碼後出貨，可以僅使出貨的良品具有識別號碼而不使所製造的所有RF標籤具有識別號碼，由此不發生出貨後的產品的識別號碼不連續的情況而可以容易根據出貨後的產品進行顧客管理。
實施方式4
在本實施方式中，說明至少可以使用上述實施方式所說明的電晶體且包含上述實施方式所說明的記憶體裝置的CPU。
圖22是示出將在上述實施方式中說明的具有常關閉特性的電晶體用於至少其一部分的CPU的結構的一個例子的方塊圖。此外，有時將具有常關閉特性的電晶體用於至少其一部分的CPU稱為常關閉CPU。
圖22所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖22所示的CPU只不過是簡化其結構而表示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖22所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各 種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據參考時脈信號CLK1生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路。
在圖22所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖22所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖23是可以用作暫存器1196的記憶元件的 電路圖的一個例子。記憶元件1200包括當關閉電源時丟失儲存資料的電路1201、當關閉電源時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述實施方式所示的記憶體裝置。在停止對記憶元件1200供應電源電壓時，接地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的開啟狀態或關閉狀態)由輸入到電晶體1213的閘極的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(即，電晶體1214的 開啟狀態或關閉狀態)由輸入到電晶體1214的閘極的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。對電容元件1208的一對電極中的另一個可以輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線 (例如，GND線)。
當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖23示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖23示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號經由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體 1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖23所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用其通道形成在氧化物半導體層中的電晶體。或者，記憶元件1200還可以包括電晶體1209以外的其通道由氧化物半導體層形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖23所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體層中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體層中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓 的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短在再次開始供應電源電壓之後直到電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(開啟狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
在本實施方式中，雖然對將記憶元件1200用於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位訊號 處理器)、定製LSI、PLD(Programmable Logic Device ：可程式邏輯裝置)、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等、RF(Radio Frequency：射頻)裝置。
實施方式5
在本實施方式中，說明本發明的一個方式的顯示裝置的結構實例。
[結構實例]
圖24A是本發明的一個方式的顯示裝置的俯視圖，圖24B是用來說明在將液晶元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖，並且圖24C是用來說明在將有機EL元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部的電晶體。此外，因為該電晶體容易形成為n通道型電晶體，所以將驅動電路中的可以由n通道型電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
圖24A示出主動矩陣型顯示裝置的俯視圖的一個例子。在顯示裝置的基板700上包括：像素部701； 第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路702及第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區中以矩陣狀設置有分別具有顯示元件的像素。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖24A中，在與像素部701同一基板700上形成第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，且佈線之間的連接數量增加。當在同一基板700上設置驅動電路時，可以減少該佈線之間的連接數，從而可以實現提高可靠性或良率。
<液晶顯示裝置>
另外，圖24B示出像素部的電路結構的一個例子。在此，示出可以用於VA方式的液晶顯示裝置的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極層的結構。各像素電極層分別與不同的電晶體連接，以藉由不同閘極信號驅動各電晶體。由此，在以多域 設計的像素中，可以獨立地控制施加到各像素電極層的信號。
電晶體716的閘極佈線712和電晶體717的閘極佈線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用用作資料線的源極電極層或汲極電極層714。作為電晶體716及電晶體717，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的液晶顯示裝置。
以下說明與電晶體716電連接的第一像素電極層及與電晶體717電連接的第二像素電極層的形狀。第一像素電極層和第二像素電極層的形狀被狹縫彼此分離。第一像素電極層呈擴展為V字型的形狀，第二像素電極層以圍繞第一像素電極層的外側的方式形成。
電晶體716的閘極電極連接到閘極佈線712，而電晶體717的閘極電極連接到閘極佈線713。藉由對閘極佈線712和閘極佈線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的閘極絕緣膜以及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
多域結構在一個像素中設置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素電極層、反電極層以及它們之間的液晶層構成，而第二液 晶元件719由第二像素電極層、反電極層以及它們之間的液晶層構成。
此外，圖24B所示的像素電路不侷限於此。例如，也可以還對圖24B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
<有機EL顯示裝置>
另外，圖24C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示裝置的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態恢復到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖24C是示出可以應用的像素電路的一個例子的圖。這裡示出在一個像素中使用兩個n通道型電晶體的例子。本發明的一個方式的金屬氧化物膜可以用於n通道型電晶體的通道形成區域。另外，該像素電路可以採用數位時間灰階級驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階級驅動時的像素的工作。
像素720包括開關電晶體721、驅動電晶體722、發光元件724以及電容元件723。在開關電晶體721 中，閘極電極層與掃描線726連接，第一電極(源極電極層和汲極電極層的一方)與信號線725連接，並且第二電極(源極電極層和汲極電極層的另一方)與驅動電晶體722的閘極電極層連接。在驅動電晶體722中，閘極電極層藉由電容元件723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共同電極728。共同電極728與形成在同一基板上的共用電位線電連接。
作為開關電晶體721及驅動電晶體722，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示裝置。
另外，將發光元件724的第二電極(共同電極728)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線727的高電源電位的電位，例如可以以GND、0V等為低電源電位。將高電源電位與低電源電位的電位差設定為發光元件724的正向臨界電壓以上，將該電位差施加到發光元件724上來使電流流過發光元件724，以使發光元件724發光。發光元件724的正向電壓是指設定為所希望的亮度時的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容元件723而省略電容元件723。至於驅動電晶體722的閘極電容，也可以在通道形成區域和閘極電極層 之間形成電容。
接著，說明輸入到驅動電晶體722的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入使驅動電晶體722充分處於導電或關斷的兩個狀態的視訊信號。為了使驅動電晶體722在線性區中工作，所以將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極層。另外，對信號線725施加電源線電壓+驅動電晶體722的Vth以上的電壓。
當進行類比灰階級驅動時，對驅動電晶體722的閘極電極層施加發光元件724的正向電壓+驅動電晶體722的Vth以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以在發光元件724中使與視訊信號對應的電流流過，而進行類比灰階級驅動。
此外，像素電路的結構不侷限於圖24C所示的像素結構。例如，還可以對圖24C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖24A至圖24C所例示的電路應用上述實施方式所例示的電晶體時，源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以採用能夠由控制電路等控制第一閘極電極 的電位，且對第二閘極電極藉由未圖示的佈線輸入低於供應到源極電極的電位的電位等如上所例示的電位的結構。
例如，在本說明書等中，顯示元件、作為具有顯示元件的裝置的顯示裝置、發光元件以及作為具有發光元件的裝置的發光裝置可以採用各種方式或各種元件。作為顯示元件、顯示裝置、發光元件或發光裝置的一個例子，有對比度、亮度、反射率、透射率等因電磁作用而變化的顯示媒體，如EL(電致發光)元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器(PDP)、MEMS(微機電系統)、數位微鏡裝置(DMD)、DMS(數位微快門)、MIRASOL(在日本註冊的商標)、IMOD(干涉調變)元件、電濕潤(electrowetting)元件、壓電陶瓷顯示器、碳奈米管等。作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透過型液晶顯示器、半透過型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝 置的一個例子，有電子紙等。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式6
在本實施方式中，參照圖25說明應用根據本發明的一個方式的半導體裝置的顯示模組。
在圖25所示的顯示模組8000中，在上蓋8001與下蓋8002之間包括與FPC8003連接的觸控面板8004、與FPC8005連接的顯示面板8006、背光單元8007、框架8009、印刷電路板8010和電池8011。另外，有時不設置背光單元8007、電池8011、觸控面板8004等。
例如，可以將根據本發明的一個方式的半導體裝置用於顯示面板8006。
上蓋8001及下蓋8002根據觸控面板8004及顯示面板8006的尺寸可以適當地改變形狀或尺寸。
觸控面板8004是能夠將電阻膜式或靜電電容式觸控面板重疊在顯示面板8006而使用的。此外，也可以使顯示面板8006的反基板(密封基板)具有觸控面板功能。或者，也可以在顯示面板8006的每個像素中設置光感測器，以製成光觸控面板。或者，也可以在顯示面板8006的每個像素中設置觸摸感測器用電極，以製成靜電容量式觸控面板。
背光單元8007包括光源8008。也可以採用將光源8008設置於背光單元8007的端部，且使用光擴散板的結構。
除了顯示面板8006的保護功能之外，框架8009還具有用來阻擋因印刷電路板8010的工作而產生的電磁波的電磁屏蔽的功能。此外，框架8009也可以具有散熱板的功能。
印刷電路板8010包括電源電路以及用來輸出視訊信號和時脈信號的信號處理電路。作為用來給電源電路供應電力的電源，既可以使用外部的商用電源，又可以使用另外設置的電池8011的電源。在使用商用電源的情況下，可以省略電池8011。
此外，在顯示模組8000中還可以設置偏光板、相位差板、稜鏡片等構件。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式7
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的 遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖26A至圖26F示出這些電子裝置的具體例子。
圖26A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖26A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖26B是可攜式資料終端，該可攜式資料終端包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設 置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖26C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖26D是電冷藏冷凍箱，該電冷藏冷凍箱包括外殼931、冷藏室門932、冷凍室門933等。
圖26E是視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖26F是一般的汽車，該汽車包括車體951、車輪952、儀表板953及燈954等。
實施方式8
在本實施方式中，參照圖27A至圖27F說明根據本發明的一個方式的RF裝置的使用例子。RF裝置的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名證券類、證書類(駕駛證、居民卡等，參照圖27A)、包裝用容器類(包裝紙、瓶子等，參照圖27C)、儲存介質(DVD、錄影帶等，參照圖27B)、車輛類(自行 車等，參照圖27D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖27E和圖27F)等。
當將根據本發明的一個方式的RF裝置4000固定到物品時，將其附著到物品的表面上或者填埋於物品中。例如，當固定到書本時，將RF裝置嵌入在書本的紙張裡，而當固定到有機樹脂的包裝時，將RF裝置填埋於有機樹脂內部。根據本發明的一個方式的RF裝置4000實現了小型、薄型以及輕量，所以即使在固定到物品中也不會影響到該物品的設計性。另外，藉由將根據本發明的一個方式的RF裝置4000設置於鈔票、硬幣、有價證券類、不記名證券類或證書類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中設置根據本發明的一個方式的RF裝置，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個方式的RF裝置，可以防止盜竊等而提高安全性。
如上所述，藉由將根據本發明的一個方式的RF裝置應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等的工作的功耗，因此能夠使最大通信距離長。另外，即使在關閉電力供應的狀態下，也可 以在極長的期間保持資料，所以上述RF裝置適用於寫入或讀出的頻率低的用途。
實施例1
在本實施例中示出利用TDS分析對使用矽類半導體材料的電晶體上的絕緣膜的脫氫化、脫水化效果進行評價的結果。
以下說明在本實施例中使用的樣本。
對矽基板進行熱氧化，在矽基板表面形成100nm的熱氧化膜。以950℃進行4小時的熱氧化，並且該熱氧化的氛圍是包含氧的3vol.%的氯化氫(HCl)的氛圍。
接著，在如下條件下利用CVD法在熱氧化膜上形成厚度為280nm的氮氧化矽膜：以流量為40sccm的矽烷(SiH4)、流量為30sccm的一氧化二氮(N2O)、流量為300sccm的氨(NH3)及流量為900sccm的氫(H2)為源氣體，反應室的壓力為160Pa，基板溫度為325℃，使用27MHz的高頻電源，將250W的高頻功率供應到平行平板電極。
在如下條件下利用熱CVD法形成厚度為300nm的氧氮化矽膜：以流量為40sccm的矽烷(SiH4)及流量為400sccm的二氧化氮(NO2)為源氣體，反應室的壓力為267Pa(2Torr)，基板溫度為400℃。
接著，在如下條件下利用CVD法在氧氮化矽 膜上形成厚度為500nm的氧化矽膜：以流量為15sccm的四乙氧基矽烷(TEOS)及流量為750sccm的氧(O2)為源氣體，基板溫度為300℃，使用27MHz的高頻電源，將300W的高頻功率供應到平行平板電極。
接著，在各條件下進行加熱處理。在條件1中，在氮氛圍下以490℃進行3小時的加熱處理。在條件2中，在氮氛圍下以490℃進行5小時的加熱處理。在條件3中，在氮氛圍下以490℃進行10小時的加熱處理。在條件4中，在氮氛圍下以530℃進行1小時的加熱處理。在條件5中，在氮氛圍下以530℃進行3小時的加熱處理。在條件6中，在氮氛圍下以530℃進行5小時的加熱處理。在條件7中，在氮氛圍下以530℃進行10小時的加熱處理。在條件8中，在氮氛圍下以540℃進行1小時的加熱處理。在條件9中，在氮氛圍下以450℃進行5小時的加熱處理。在條件10中，不進行加熱處理。
接著，對各樣本的釋放氣體的量進行評價。在TDS評價中，使用電子科學株式會社製造的熱脫附裝置EMD-WA1000S/W。測量條件為如下條件：SEM電壓為1000V；基板表面溫度為室溫至530℃；真空度為1.9×10-7Pa以下；Dwell Time為0.2(sec/U)；所設定的升溫速率為32(℃/min)。此外，基板表面溫度的升溫速率大約為18(℃/min)。
圖28及圖29示出利用TDS測量的氫分子：H2(質量電荷比m/z=2)的脫離量、水分子：H2O(質量 電荷比m/z=18)的脫離量。
此外，在條件4、條件5、條件6、條件7下對氫分子及水分子進行定量並評價。氫分子在50℃至450℃的範圍且水分子在200℃至450℃的範圍進行定量。
此外，表1示出各條件下的氫分子及水分子的定量結果。
Figure 108142506-A0202-12-0102-1
從表1、圖28可確認到溫度越高且加熱時間越長，氫脫離量進一步減少。另外，可確認到在條件5、條件6、條件7下450℃下的氫分子的脫離量為350℃下的氫分子的脫離量的130%以下。另外，從表1、圖29可確認到溫度越高且加熱時間越長，水脫離量進一步減少。
實施例2
在本實施例中，製造包括使用單晶矽的電晶體和層疊在該電晶體上的使用氧化物半導體的電晶體的半導體裝置，對每個電晶體的電特性進行評價。
<樣本的說明>
以下，對樣本的製造方法進行說明。
首先，作為基板，製造厚度為52nm的具有單晶矽膜的SOI基板。
接著，藉由光微影法對單晶矽膜的一部分進行蝕刻，形成島狀單晶矽膜。
接著，利用微波CVD法，使單晶矽膜的表面氧化，形成厚度為10nm的氧化矽膜。另外，微波CVD法也被稱為高密度電漿CVD法等。接著，在氮氛圍下，以950℃進行1小時的熱處理，由此形成閘極絕緣膜。
接著，為了形成p通道型電晶體，對單晶矽膜的一部分注入磷離子。注入磷離子時的條件為如下：使用離子植入裝置(具有質量分離功能)，加速電壓為18kV，濃度為6.5×1011ions/cm2。
接著，為了形成n通道型電晶體，對單晶矽膜的一部分注入硼離子。注入硼離子時的條件為如下：使用離子植入裝置，加速電壓為14kV，濃度為3.0×1012ions/cm2。
接著，藉由濺射法依次形成厚度為30nm的氮 化鉭膜和厚度為170nm的鎢膜。接著，藉由光微影法對氮化鉭膜及鎢膜的一部分進行蝕刻，來形成閘極電極。
接著，以閘極電極為遮罩，對成為p通道型電晶體的單晶矽膜的區域注入硼離子。注入硼離子時的條件為如下：使用離子植入裝置，加速電壓為9kV，濃度為1.0×1013ions/cm2。
接著，以閘極電極為遮罩，對成為n通道型電晶體的單晶矽膜的區域注入磷離子。注入磷離子時的條件為如下：使用離子植入裝置，加速電壓為9kV，濃度為1.0×1013ions/cm2。
接著，利用電漿CVD法，形成厚度為300nm的氧氮化矽膜，進行各向異性蝕刻，由此形成接觸於閘極電極的側面的絕緣膜(也稱為側壁絕緣膜)。另外，在對該氧氮化矽膜進行蝕刻的同時，閘極絕緣膜的一部分被蝕刻。其結果，單晶矽膜的一部分被露出。
接著，以閘極電極及側壁絕緣膜為遮罩，對成為p通道型電晶體的單晶矽膜的區域注入硼離子。注入硼離子時的條件為如下：使用離子摻雜裝置(不具有質量分離功能)，加速電壓為10kV，濃度為1.5×1016ions/cm2。被注入硼離子的區域用作p通道型電晶體的源極區域或汲極區域。另外，側壁絕緣膜正下方的單晶矽膜的區域具有藉由上述製程形成的通道形成區域與源極區域或汲極區域之間的載子密度，所以用作LDD(Lightly Doped Drain：輕摻雜漏)區域。
接著，以閘極電極及側壁絕緣膜為遮罩，對成為n通道型電晶體的單晶矽膜的區域注入磷離子。注入磷離子時的條件為如下：使用離子摻雜裝置，加速電壓為10kV，濃度為3.0×1015ions/cm2。被注入磷離子的區域用作n通道型電晶體的源極區域或汲極區域。另外，側壁絕緣膜正下方的單晶矽膜的區域具有藉由上述製程形成的通道形成區域與源極區域或汲極區域之間的載子密度，所以用作LDD區域。
接著，利用電漿CVD法，形成厚度為50nm的氧氮化矽膜。
接著，在氮氛圍下，以550℃進行1小時的熱處理。
接著，利用電漿CVD法，形成厚度為280nm的氮氧化矽膜。該氮氧化矽膜由於包含多量的氫，也被稱為SiNOH膜。
接著，藉由熱CVD法形成厚度為300nm的氧氮化矽膜。
接著，在氮氛圍下，以490℃進行1小時的熱處理。藉由進行該熱處理，從SiNOH膜釋放氫。當被釋放的氫到達單晶矽膜時，使單晶矽膜所具有的懸空鍵終結。將這種熱處理稱為氫化處理。
接著，藉由對厚度為50nm的氧氮化矽膜、厚度為280nm的氮氧化矽膜及厚度為300nm的氧化矽膜的一部分進行蝕刻，形成到達源極區域、汲極區域、閘極電 極等的開口。
接著，藉由濺射法形成厚度為150nm的鎢膜。
接著，藉由光微影法對鎢膜的一部分進行蝕刻，形成第一佈線層。
接著，藉由電漿CVD法，形成厚度為900nm的氧化矽膜。
接著，藉由CMP處理，使氧化矽膜的頂面平坦化，以便使其厚度為400nm至500nm左右。
接著，在氮氛圍下進行熱處理。另外，對樣本1以490℃進行10小時的熱處理。此外，對樣本2以450℃進行5小時的熱處理。該熱處理使不由於上述氫化處理被向外擴散且不被利用於懸空鍵的終結而殘留在各層的氫向外擴散，由此被稱為脫氫化處理。如上述實施例所示，在脫氫化處理中，溫度越高且時間越長，越有效。因此，可以說樣本1是氫的殘留量比樣本2少的樣本。
接著，藉由對厚度為400nm至500nm左右的氧化矽膜的一部分進行蝕刻，形成到達第一佈線層等的開口。
接著，藉由濺射法形成厚度為150nm的鎢膜。
接著，藉由光微影法對鎢膜的一部分進行蝕刻，形成用作第二閘極電極的導電膜220以及用作第二佈線層的導電膜174。
接著，利用電漿CVD法，形成厚度為500nm的氧化矽膜。
接著，藉由CMP處理，使氧化矽膜的頂面平坦化，以便使其厚度為0nm至50nm左右，使鎢膜的頂面露出。
接著，利用電漿CVD法，形成厚度為100nm的氧化矽膜。
接著，在氮氛圍下進行熱處理。另外，對樣本1以490℃進行10小時的熱處理。此外，對樣本2以450℃進行1小時的熱處理。藉由該熱處理，還進行脫氫化處理。
接著，藉由濺射法，形成厚度為50nm的氧化鋁膜。該氧化鋁膜具有阻擋氧、氫等的功能。因此，藉由設置氧化鋁膜，可以防止從使用單晶矽的電晶體、設置在其附近的絕緣膜、導電膜等釋放的氫混入到後面製造的使用氧化物半導體的電晶體。
接著，藉由電漿CVD法，形成厚度為100nm的包含過剩氧的氧氮化矽膜。另外，該氧氮化矽膜是藉由後面的熱處理等釋放氧的氧氮化矽膜。將被釋放的氧用來降低氧化物半導體的氧缺陷，而可以提高電晶體的電特性或可靠性。另一方面，當被釋放的氧到達單晶矽時，有時使電晶體的電特性或可靠性劣化。上述氧化鋁膜具有防止氧混入到單晶矽的功能。因此，即使設置包含過剩氧的氧氮化矽膜，也可以製造電特性或可靠性高的使用單晶矽的 電晶體。
接著，關於樣本1，藉由濺射法依次形成厚度為20nm的第一氧化物半導體膜和厚度為20nm的第二氧化物半導體膜。另外，在樣本2中，藉由濺射法依次形成厚度為20nm的第一氧化物半導體膜和厚度為15nm的第二氧化物半導體膜。當形成第一氧化物半導體膜時，使用In：Ga：Zn=1：3：2[原子數比]的靶材。另外，當形成第二氧化物半導體膜時，使用In：Ga：Zn=1：1：1[原子數比]的靶材。此外，將第一氧化物半導體膜和第二氧化物半導體膜總稱為氧化物半導體膜206。
接著，在氮氛圍下，以450℃進行1小時的熱處理，然後在氧氛圍下，以450℃進行1小時的熱處理。
接著，藉由光微影法對氧化物半導體膜206的一部分進行蝕刻，形成島狀氧化物半導體膜206。
接著，藉由對包含過剩氧的氧氮化矽膜的一部分、氧化鋁膜的一部分及氧化矽膜的一部分進行蝕刻，形成到達導電膜220、導電膜174等的開口。
接著，藉由濺射法，形成厚度為100nm的鎢膜。
接著，藉由光微影法對鎢膜的一部分進行蝕刻，形成使用氧化物半導體的電晶體的用作源極電極或汲極電極的導電膜216a及導電膜216b。
接著，藉由濺射法形成厚度為5nm的第三氧化物半導體膜。當形成第三氧化物半導體膜時，使用In： Ga：Zn=1：3：2[原子數比]的靶材。
接著，藉由電漿CVD法形成厚度為20nm的氧氮化矽膜。
接著，藉由濺射法依次形成厚度為30nm的氮化鈦膜、厚度為135nm的鎢膜。
接著，藉由光微影法對氮化鈦膜及鎢膜的一部分進行蝕刻，形成用作閘極電極的導電膜204。
接著，藉由光微影法對第三氧化物半導體膜及氧氮化矽膜的一部分進行蝕刻。因為氧氮化矽膜配置在作為通道形成區域的第二氧化物半導體膜與用作閘極電極的導電膜204之間，所以用作閘極絕緣膜。
接著，藉由濺射法，形成厚度為150nm的氧化鋁膜。該氧化鋁膜具有阻擋氧、氫等的功能。因此，藉由設置氧化鋁膜，可以防止從使用單晶矽的電晶體、設置在其附近的絕緣膜、導電膜等釋放的氫或從半導體裝置的外部混入的氫混入到使用氧化物半導體的電晶體。另外，也可以防止從包含過剩氧的氧氮化矽膜釋放的氧向外擴散，可以將該氧有效地用來降低氧化物半導體的氧缺陷。
接著，在氧氛圍下，以400℃進行1小時的熱處理。藉由該熱處理，包含過剩氧的氧氮化矽膜所包含的一部分氧被釋放，首先供應到第一氧化物半導體膜。被供應的氧在第一氧化物半導體膜中如撞球那樣移動，在外觀上，對第二氧化物半導體膜也供應氧。換言之，藉由該熱處理，可以降低作為通道形成區域的第二氧化物半導體膜 的氧缺陷。此時，在第二氧化物半導體膜的周圍配置有氧化鋁膜。因此可知，將從包含過剩氧的氧氮化矽膜釋放的氧有效地用來降低第二氧化物半導體膜的氧缺陷。
接著，藉由電漿CVD法形成厚度為300nm的氧氮化矽膜。
接著，藉由對氧氮化矽膜及氧化鋁膜的一部分進行蝕刻，形成到達導電膜216a、導電膜216b等的開口。
接著，藉由濺射法依次形成厚度為50nm的鈦膜、厚度為200nm的鋁膜和厚度為50nm的鈦膜。
接著，藉由光微影法對上述鈦膜、鋁膜及鈦膜的一部分進行蝕刻，形成第二佈線層。
如此，可以製造包括使用單晶矽的電晶體以及使用氧化物半導體的電晶體的半導體裝置的樣本1及樣本2。
<測量>
接著，對所製造的樣本1及樣本2所包括的使用單晶矽的電晶體以及使用氧化物半導體的電晶體的電特性進行測量。
另外，樣本1與樣本2之間的不同之處只在於兩次的脫氫化處理製程的條件。明確而言，在樣本1中，在氮氛圍下以490℃進行10小時的熱處理作為第一次的脫氫化處理，並且在氮氛圍下以490℃進行10小時 的熱處理作為第二次的脫氫化處理。另外，在樣本2中，在氮氛圍下以450℃進行5小時的熱處理作為第一次的脫氫化處理，並且在氮氛圍下以450℃進行1小時的熱處理作為第二次的脫氫化處理。
圖30示出使用單晶矽的電晶體的Vg-Id特性。在Vg-Id特性的測量中，將汲極電壓(Vd)設定為0.1V或1.8V，在n通道型電晶體中，測量按0.1V的間隔將閘極電壓(Vg)從-1.8V掃描到3.3V時的汲極電流(Id)。另外，在p通道型電晶體中，測量按0.1V的間隔將閘極電壓(Vg)從1.8V掃描到-3.3V時的汲極電流(Id)。另外，使用具有0.35μm的通道長度和1.6μm的通道寬度的設計值的電晶體。此外，對均勻地配置在126.6mm平方的基板內的25個電晶體進行測量。
從圖30可知：在樣本1與樣本2之間幾乎觀察不到使用單晶矽的電晶體的電特性的差異。明確而言，在樣本1中的n通道型電晶體中，臨界電壓為0.47V，次臨界擺幅值(也稱為S值)為67.0mV/dec.。另外，在樣本2中的n通道型電晶體中，臨界電壓為0.51V，S值為67.6mV/dec.。此外，在樣本1中的p通道型電晶體中，臨界電壓為-0.59V，S值為69.0mV/dec.。另外，在樣本2中的p通道型電晶體中，臨界電壓為-0.55V，S值為71.6mV/dec.。注意，從汲極電壓為1.8V時的Vg-Id特性導出臨界電壓。此外，從汲極電壓為0.1V時的Vg-Id特性導出S值。
另外，預測到：當使單晶矽的懸空鍵終結的氫脫離時，電晶體的電特性劣化。然而，從圖30可知：因為在樣本1與樣本2之間幾乎觀察不到使用單晶矽的電晶體的電特性的差異，所以即使在如樣本1那樣的氫的脫離更容易產生的條件下，也幾乎不產生使單晶矽的懸空鍵終結的氫的脫離。
接著，對使用氧化物半導體的電晶體的Vg-Id特性進行測量。另外，為了對設置在電晶體附近的各層中的開口的影響進行評價，測量三種結構的Vg-Id特性。圖31A至圖31C是使用氧化物半導體的電晶體及其周圍的俯視圖。
圖31A是在導電膜174與導電膜216a及導電膜216b之間不具有開口的結構(表示為結構1)。另外，圖31B是在導電膜174與導電膜216a及導電膜216b之間分別具有一個開口260的結構(表示為結構2)。此外，圖31C是在導電膜174與導電膜216a之間以及在導電膜174與導電膜216b之間分別具有一個開口260，並且在周圍的佈線層等中也具有開口的結構(表示為結構3)。
圖32示出圖31A至圖31C所示的各結構中的使用氧化物半導體的電晶體的Vg-Id特性。在Vg-Id特性的測量中，將汲極電壓(Vd)設定為0.1V或2.7V，測量按0.1V的間隔將閘極電壓(Vg)從-3V掃描到3V時的汲極電流(Id)。另外，使用具有0.8μm的通道長度和 0.8μm的通道寬度的設計值的電晶體。此外，對均勻地配置在126.6mm平方的基板內的25個電晶體進行測量。
從圖32可知：在結構1中，在樣本1與樣本2之間幾乎觀察不到使用氧化物半導體的電晶體的電特性的差異。明確而言，在樣本1中，漂移值(將汲極電流為1×10-12A時的閘極電壓定義為漂移值。也表示為Shift)為0.44V，S值為90.7mV/dec.。另外，在樣本2中，漂移值為0.34V，S值為98.4mV/dec.。注意，從汲極電壓為2.7V時的Vg-Id特性導出漂移值。此外，從汲極電壓為0.1V時的Vg-Id特性導出S值。
另外，從圖32可知：在結構2中，在樣本1與樣本2之間使用氧化物半導體的電晶體的電特性有差異。明確而言，在樣本1中，漂移值為0.47V，S值為95.3mV/dec.，在樣本2中，漂移值為0.28V，S值為132.1mV/dec.。結構2的樣本2具有比結構1的樣本2大的S值。另一方面，結構2的樣本1具有與結構1大致相同的S值，在結構2中也具有良好的電特性。
另外，從圖32可知：在結構3中，在樣本1與樣本2之間使用氧化物半導體的電晶體的電特性有明顯差異。明確而言，在樣本1中，漂移值為0.24V，S值為98.1mV/dec.，而在樣本2中，不能獲得開關特性。從上述結果可知：結構3中的樣本1具有與結構1及結構2大致相同的S值，在結構3中也具有良好的電特性。
從結構1、結構2、結構3的結構的差異可 知，樣本2中的開口的有無影響到使用氧化物半導體的電晶體的電特性。明確而言，可知：電晶體附近的開口越多，電特性越劣化。另一方面，可知：與樣本2相比，在樣本1中，開口的有無不太影響到電晶體的電特性。這可以認為因為如下緣故：與樣本1相比，在樣本2中脫氫化處理不足夠，氫藉由開口移動到使用氧化物半導體的電晶體；另一方面，在樣本1中，脫氫化處理足夠，所以幾乎不產生起因於氫的劣化。但是，根據結構，在樣本1中也觀察到電特性的微小的劣化，因此，藉由進一步強化脫氫化處理的條件，可以期待進一步的特性的改善。
圖33標繪出從圖32所示的Vg-Id特性導出的所有漂移值。關於樣本1的漂移值的3σ，結構1為0.05V，結構2為0.07V，結構3為0.21V。另一方面，關於樣本2的漂移值的3σ，結構1為0.05V，結構2為0.16V，結構3為不可測量的。
因此可知，與樣本2相比，在樣本1中，結構的差異導致的Vg-Id特性的不均勻也小。
與結構1相比，結構2或結構3具有多的開口而具有近於集成度高的半導體裝置的結構。因此可知，為了以高良率地製造集成度高的半導體裝置，即使採用如結構2或結構3那樣的具有多的開口的結構也可以實現優良的電特性是重要的。
從本實施例可知，藉由強化脫氫化處理的條件，可以抑制具有各種結構的使用氧化物半導體的電晶體 的電特性的劣化而不改變使用單晶矽的電晶體的電特性。另外可知，藉由進一步強化脫氫化處理的條件，有可能進一步抑制使用氧化物半導體的電晶體的電特性的劣化。
實施例3
在本實施例中，對根據脫氫化處理的差異以及包含過剩氧的氧氮化矽膜的厚度的差異而使用氧化物半導體的電晶體的電特性如何變化進行評價。
<樣本的說明>
以下示出樣本3及樣本4的製造方法。
樣本3是在與實施例2所示的樣本1同樣的條件下製造的樣本，將第二氧化物半導體膜的厚度設定為15nm。因為樣本3與樣本1之間的不同之處只在於第二氧化物半導體膜的厚度，所以其他條件參照樣本1的說明。換言之，在強化脫氫化處理的條件下製造樣本3。
樣本4是在與實施例2所示的樣本2同樣的條件下製造的樣本，將包含過剩氧的氧氮化矽膜的厚度設定為300nm。因為樣本4與樣本2之間的不同之處只在於包含過剩氧的氧氮化矽膜的厚度，所以其他條件參照樣本2的說明。另外，樣本3的包含過剩氧的氧氮化矽膜的厚度為100nm。
<測量>
接著，對樣本3及樣本4的Vg-Id特性進行測量。對實施例2所示的結構1進行Vg-Id特性的測量。另外，在Vg-Id特性的測量中，在室溫(25℃)或85℃下，將汲極電壓(Vd)設定為1.8V，測量按0.1V的間隔將閘極電壓(Vg)從-3V掃描到3V時的汲極電流(Id)。在從0V到-20V的範圍改變施加到作為第二閘極電極的導電膜220的電壓(表示為Vbg)，進行多次該測量。另外，使用具有0.8μm的通道長度和0.8μm的通道寬度的設計值的電晶體。此外，對均勻地配置在126.6mm平方的基板內的13個電晶體進行測量。
並且，從所得到的Vg-Id特性算出S值，藉由外推法導出閘極電壓為0V時的汲極電流。圖34A和圖34B示出其結果。圖34A是示出室溫下的施加到導電膜220的電壓與閘極電壓為0V時的汲極電流之間的關係的圖。另外，圖34B是示出85℃下的施加到導電膜220的電壓與閘極電壓為0V時的汲極電流之間的關係的圖。
從圖34A和圖34B可知，強化脫氫化處理的條件的樣本3的汲極電流比樣本4全面低。另外，由於包含過剩氧的氧氮化矽膜的厚度薄，與施加到用作第二閘極電極的導電膜220的電壓相對地降低汲極電流的效果大。
另外，從圖34A和圖34B可知，藉由強化脫氫化處理的條件，可以將不對閘極電極施加電壓的狀態下的汲極電流(有時意味著關態電流)降低到1×10-22A至1×10-35A左右。因此可知，在製造利用使用氧化物半導體 的電晶體的極小的關態電流的半導體裝置的情況下，強化脫氫化處理的條件是重要的。
注意，藉由外推法導出的汲極電流有時與實際上的汲極電流不同。例如，當氫混入到使用氧化物半導體的電晶體時，實際上的汲極電流有時比藉由外推法導出的汲極電流大。由此可知，為了提高使用氧化物半導體的電晶體的電特性，徹底降低可能混入到氧化物半導體的氫是重要的。
實施例4
在本實施例中，對假設沒有閘極絕緣膜的洩漏電流、陷阱能階、寄生電阻等的理想電晶體的關態電流進行計算來評價。
首先，說明電晶體的結構。
圖35是電晶體的通道長度方向的剖面圖。此外，將與源極電極及汲極電極接觸的n型區域(也稱為低電阻區域)設置在與源極電極及汲極電極重疊的氧化物半導體膜S2的整個區域。另外，電晶體的通道長度L為0.8μm，通道寬度W為1μm，閘極電極與源極電極或汲極電極重疊的寬度Lov為0.2μm。
接著，說明計算條件。
使用synopsys公司的Sentaurus，並在表2所示的條件下進行計算。
Figure 108142506-A0202-12-0118-2
在表2中，GI表示閘極絕緣膜，S3表示氧化物半導體膜，S2表示氧化物半導體膜，S1表示氧化物半導體膜，GE表示閘極電極，S/D表示源極電極及汲極電極。此外，GI相當於實施方式1的閘極絕緣膜212，S3相當於實施方式1的氧化物半導體膜206c，S2相當於實施方式1的氧化物半導體膜206b，S1相當於實施方式1的氧化物半導體膜206a，GE相當於實施方式1的第一導電膜204，S/D相當於實施方式1的第一導電膜216a及導電膜216b，絕緣膜相當於實施方式1的絕緣膜172。
接著，圖36示出汲極電壓Vd為1.8V時的Vg-Id特性及S值。
從圖36可確認到將IGZO(111)用於氧化物半導體膜S2的理想電晶體、將IGZO(312)用於氧化物半導體膜S2的理想電晶體的關態電流都降低到能夠計算的限值的1×10-35A/μm左右。此外，各電晶體的S值都估計為66mV/dec.。
實施例5
在本實施例中，說明本發明的一個方式的電晶體的電特性。
[樣本]
以下說明用於評價的樣本5。
在樣本5中，在實施例1所示的樣本1及樣 本2的製造方法中利用與包含過剩氧的氧氮化矽膜的形成製程以後相同的製程在單晶基板上製造使用氧化物半導體的電晶體。
樣本5與實施例1所示的製造方法不同之處在於包含過剩氧的氧氮化矽膜的厚度為300nm；第二氧化物半導體膜的厚度為15nm；用作閘極絕緣膜的氧氮化矽膜的厚度為10nm；以及氧化鋁膜的厚度為70nm。
[關態電流的測量]
接著，參照圖37至圖40B說明上述製造的樣本5的關態電流的測量方法及其結果。
[測量系統]
圖37所示的測量系統包括電容元件400、電晶體401、電晶體402、電晶體403及電晶體404。這裡，電晶體403是用來注入電荷的電晶體，電晶體404是用來評價洩漏電流的電晶體。使用電晶體401及電晶體402構成輸出電路406。另外，將電晶體403的源極端子(或汲極端子)與電晶體404的汲極端子(或源極端子)與電容元件400的第一端子與電晶體401的閘極端子的連接部稱為節點A。
藉由分別設置用來注入電荷的電晶體和用來評價的電晶體，能夠在注入電荷時一直使用來評價的電晶體保持關閉狀態。在未設置用來注入電荷的電晶體時，需 要在電荷注入時使用來評價的電晶體一次成為開啟狀態，但是，在利用從開啟狀態變成關閉狀態的恆定狀態需較長時間的元件進行測量時需較長時間。此外，由於不需要使用來評價的電晶體一次成為開啟狀態，所以也沒有由於通道形成區域的電荷的一部分流到節點A而導致的節點A的電位變動的影響。
此外，較佳的是將用來評價的電晶體的通道寬度W設定為大於用來注入電荷的電晶體的通道寬度W。藉由將用來評價的電晶體的通道寬度W設定為大於用來注入電荷的電晶體的通道寬度W，能夠將用來評價的電晶體的洩漏電流以外的洩漏電流成分抑制為相對小。其結果是，可以以高準確度測量用來評價的電晶體的洩漏電流。
在圖37所示的測量系統中，電晶體403的源極端子(或汲極端子)、電晶體404的汲極端子(或源極端子)、電容元件400的第一端子與電晶體401的閘極端子連接。此外，電容元件400的第二端子與電晶體404的源極端子(或汲極端子)連接。另外，電晶體401的汲極端子(或源極端子)與電源連接，電晶體402的源極端子(或汲極端子)與電源連接，電晶體403的汲極端子(或源極端子)與電源連接。
在圖37所示的測量系統中，對電晶體403的汲極端子(或源極端子)從電源供應電位V3，對電晶體404的源極端子(或汲極端子)從電源供應電位V4。此 外，對電晶體401的汲極端子(或源極端子)從電源供應電位V1，對電晶體402的源極端子(或汲極端子)從電源供應電位V2。另外，從與電晶體401的源極端子(或汲極端子)及電晶體402的汲極端子(或源極端子)連接的相當於輸出電路406的輸出端子的端子輸出輸出電位Vout。
在上述結構中，對電晶體402的閘極端子供應調整輸出電路406的電位Vext_a，對電晶體403的閘極端子供應控制電晶體403的開啟狀態及關閉狀態的電位Vext_c，對電晶體404的閘極端子供應控制用來評價的電晶體的狀態的電位Vext_b。
在圖37中也可以不設置電容元件400。此時，節點A成為電晶體401的閘極端子與電晶體403的源極端子(或汲極端子)與電晶體404的汲極端子(或源極端子)的連接部。
<電流測量方法>
接著，參照圖38A及圖38B說明使用上述測量系統的電流測量方法的一個例子。
首先，參照圖38A說明為了測量關態電流施加電位差的寫入期間的概況。
在寫入期間，在對電晶體403的汲極端子(或源極端子)輸入電位V3之後，對電晶體403的閘極端子輸入使電晶體403處於開啟狀態的電位Vext_c，對與 電晶體404的汲極端子(或源極端子)連接的節點A施加電位V3。此外，藉由對電晶體402輸入使電晶體402處於開啟狀態的電位Vext_a，使電晶體402處於開啟狀態。另外，藉由對電晶體404輸入使電晶體404處於關閉狀態的電位Vext_b，使電晶體404處於關閉狀態。
這裡，將電位V3設定為高電位(H1)，將電位Vext_c設定為高電位(H2)。將電位V1設定為高電位(H3)。將電位Vext_a設定為低電位(L4)，將電位V2設定為低電位(L5)，將電位Vext_b設定為低電位(L2)，將電位V4設定為Vss。
然後，藉由對電晶體402輸入使電晶體402處於關閉狀態的電位Vext_a，使電晶體402處於關閉狀態。此外，將電位V2設定為高電位(H4)，將電位V1設定為低電位(L3)。這裡，將電位V2設定為與電位V1相同的電位。接著，將電位V3設定為低電位(L)。藉由對電晶體403的閘極端子輸入使電晶體403處於關閉狀態的電位Vext_c，使電晶體403處於關閉狀態。
這裡，將電位Vext_c設定為低電位(L2)，將電位Vext_a設定為高電位(H4)，將電位V3設定為低電位(L1)，將電位V1設定為低電位(L3)，將電位V2設定為高電位(H4)。將電位Vext_b設定為低電位(L2)，將電位V4設定為Vss。
由此，寫入期間結束。在寫入期間結束的狀態下，電晶體404處於關閉狀態，由於在節點A與電晶體 404的源極端子(汲極端子)之間產生電位差，所以極小的電流流過電晶體404。換言之，產生關態電流(即，洩漏電流)。
下面，成為讀出期間。在讀出期間，對因節點A所保持的電荷量的變化而發生的節點A的電位變化量進行測量。這裡，參照圖38B說明讀出期間的工作。
當開始讀出期間時，隨時間的經過連接於節點A的電容器所保持的電荷量發生變化，由此節點A的電位也發生變化。這意味著輸出電路406的輸入端子的電位發生變化，所以隨時間的經過輸出電路406的輸出端子的電位也發生變化。
在讀出期間，較佳的是反復測量節點A的電位變化量的期間M及儲存節點A的電荷的期間S。藉由反復進行節點A的電位變化量的測量及電荷的儲存，可以確認到所測量的電壓值為定態下的值。換言之，能夠去除流在節點A的電流IA中的瞬態電流(在開始測量後隨時間經過而減少的電流成分)。其結果是，可以以更高準確度測量洩漏電流。
藉由先求出節點A的電位VA與輸出電位Vout的關係，可以從輸出電位Vout求出節點A的電位VA。一般而言，可藉由以下等式用輸出電位Vout的函數來表達節點A的電位VA。
V A =F(Vout)
使用節點A的電位VA、連接於節點A的電容CA以及常數(const)藉由以下等式來表達連接於節點A的電容的電荷QA。這裡，連接於節點A的電容CA是電容元件400的電容與其它電容(輸出電路406的輸入電容等)之和。
Q A =C A V A +const
節點A的電流IA是流入節點A中的電荷(或者從節點A流出的電荷)的時間導數，因此，由以下等式表達節點A的電流IA。
Figure 108142506-A0202-12-0125-4
如此，可以根據連接於節點A的電容CA、輸出電路406的輸出電位Vout及時間變化△t求出節點A的電流IA。
由於電流IA為流過電晶體404的電流Idev和其他電流成分Ileak之和，所以為了高精確度地求出流過電晶體404的電流Idev，較佳的是利用對於流過電晶體404的Idev充分使其他電流成分Ileak減小的測量系統進行測量。另外，也可以藉由估計電流成分Ileak且從電流IA減去電流成分Ileak，提高流過電晶體404的電流Idev的精度。
這裡，在測量期間M，將電位V2設定為低電位(L5)，將電位Vext_a設定為低電位(L4)，由此使 電晶體402處於開啟狀態。注意，為了使電晶體402處於開啟狀態，電位Vext_a的低電位(L4)高於電位V2的低電位(L5)。另外，將電位V1設定為高電位(H3)。將電位Vext_c設定為低電位(L2)，將電位V3設定為低電位(L1)。另外，將電位Vext_b設定為低電位(L2)，將電位V4設定為Vss。
在儲存期間S，將電位V2設定為高電位(H4)，將電位Vext_a設定為高電位(H4)，由此使電晶體402處於關閉狀態。此外，將電位V1設定為低電位(L3)。注意，電位V1、電位V2及電位Vext_a為同一電位。將電位Vext_c設定為低電位(L2)，將電位V3設定為低電位(L1)。另外，將電位Vext_b設定為低電位(L2)，將電位V4設定為Vss。
藉由上述方法，可以測量流過電晶體404的微小電流。
在本實施例中，電晶體401、電晶體402的通道長度L=3μm且通道寬度W=100μm，電晶體403的通道長度L=10μm且通道寬度W=10μm，電晶體404的通道長度L=0.8μm且通道寬度W=10000μm。此外，各電晶體利用與樣本1相同的製造方法形成。
接著，說明測量序列。作為測量序列使用下述兩種測量序列。
在第一測量序列中，首先，將測量溫度設定為125℃，將用來算出流過電晶體的電流I的△t設定為1 小時，反復進行按△t設定寫入期間的循環10次。接著，將測量溫度設定為85℃，將△t設定為6小時，反復進行按△t設定寫入期間的循環4次。
在第二測量序列中，首先，將測量溫度設定為150℃，將△t設定為1小時，反復進行按△t設定寫入期間的循環10次。接著，將測量溫度設定為125℃，將△t設定為1小時，反復進行按△t設定寫入期間的循環10次。接著，將測量溫度設定為85℃，將△t設定為6小時，反復進行按△t設定寫入期間的循環4次。接著，將測量溫度設定為85℃，將△t設定為12小時，反復進行按△t設定寫入期間的循環3次。接著，將測量溫度設定為60℃，將△t設定為60小時，反復進行按△t設定寫入期間的循環1次。
在本實施例中，在寫入期間，將電位V3的高電位(H1)設定為2V且將電位V3的低電位(L1)設定為1V。將電位Vext_c的高電位(H2)設定為5V且將低電位(L2)設定為-3V。將電位V1的高電位(H3)設定為3V且低電位(L3)設定為1.5V。將電位Vext_a的高電位(H4)設定為1.5V且將低電位(L4)設定為-1V。將電位V2的高電位(H4)設定為1.5V且將低電位(L5)設定為-2V。將電位Vext_b設定為-3V，使電晶體404處於關閉狀態，將電位V4設定為1V。這裡，對節點A施加2V。
此外，在讀出期間，以10秒的測量期間M及 290秒的保持期間S為1循環，反復進行讀出工作，由此測量輸出電位Vout。
在本實施例中，在讀出期間，將電位V1的高電位(H1)設定為5V且將低電位(L1)設定為1.5V。將電位Vext_a的高電位(H4)設定為1.5V且將低電位(L4)設定為-1V。將電位V2的高電位(H4)設定為1.5V且將低電位(L5)設定為-2V。將電位V3的低電位(L2)設定為1V。將電位Vext_c的低電位(L2)設定為-3V。將電位Vext_b設定為-3V，使電晶體404處於關閉狀態，將電位V4設定為1V。
作為測量資料的一個例子，圖39示出第二測量序列中的經過時間與輸出電路406的輸出電位Vout之間的關係。從圖39可確認到電位隨時間發生變化。
圖40A及圖40B示出基於測量輸出電位Vout算出的洩漏電流。圖40A是在第一測量序列中測量的結果，圖40B是在第二測量序列中測量的結果。另外，圖40A及圖40B是經過時間與流過源極電極與汲極電極之間的洩漏電流之間的關係的圖。
從圖40A及圖40B可知有剛開始測量之後所測量的洩漏電流的值逐漸下降且該值收斂於一定值的傾向。在測量溫度最高的條件下，以測量的洩漏電流的最低值為該溫度下的洩漏電流。
在圖40A中，洩漏電流在測量溫度為125℃下小於5×10-21A/μm(5zA/μm)，在測量溫度為85℃下小 於1×10-22A/μm(100yA/μm(yoctoampere：么科托安培，1yA為10-24A))。
在圖40B中，洩漏電流在測量溫度為150℃下小於1.5×10-20A/μm(15zA/μm(zeptoampere：仄普托介安培，1zA為10-21A))，在測量溫度為125℃下小於2×10-21A/μm(2zA/μm)，在測量溫度為85℃下小於5×10-23A/μm(50yA/μm(么科托安培，1yA為10-24A))，在測量溫度為60℃下小於6×10-24A/μm(6yA/μm)。
從上述結果可知，藉由提高開始測量時的測量溫度，可以高效地抑制過渡的電流變化的影響，且可以測量電晶體的原來的洩漏電流。
如上所述，從本實施例可確認到使用被高度純化且氧缺陷被抑制的氧化物半導體的電晶體的關態電流極小。
接著，圖41示出圖40B所示的洩漏電流的阿瑞尼氏曲線圖。從圖41可確認到，由於上述測量的洩漏電流的溫度依賴性表達為直線狀，活化能幾乎一定，所以測量值是合理的。
實施例6
在本實施例中，對使用與實施例1的樣本1相同的方法製造的樣本6的關態電流進行測量。
採用與上述實施例4相同的方法進行關態電流的測量。所使用的測量序列是第一測量序列。
圖42A示出基於測量輸出電位Vout算出的洩漏電流。此外，圖42B示出圖42A所示的洩漏電流的阿瑞尼氏曲線圖。在圖42A及圖42B中，洩漏電流在測量溫度為125℃下小於1×10-20A/μm(10zA/μm)，在測量溫度為85℃下小於2×10-22A/μm(200yA/μm)。
從上述結果可確認到，本發明的一個方式的半導體裝置即使在使用氧化物半導體的電晶體的下層設置包含單晶半導體的電晶體，也可以使使用氧化物半導體的電晶體的關態電流充分小。
<參考例>
作為參考例，說明各裝置的所需的保持年數及85℃下的目標(被要求的)洩漏電流。
參照圖43說明各裝置的所需的保持年數及85℃下的目標洩漏電流。
圖20所示的半導體裝置被稱為DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：氧化物半導體動態隨機存取記憶體)，是將使用氧化物半導體的電晶體用於記憶單元的選擇電晶體(用作切換元件的電晶體)的記憶體裝置。
當將最小加工尺寸設為F時，用於將每個記憶單元的佔有面積設定為8F2的DOSRAM的電晶體的目標電流小於100aA/μm，電位的保持時間為1小時以上，用來保持電位的電容為30fF，允許臨界值變動為0.3V。
在圖22所示的常關閉CPU中，電晶體的目標電流小於3zA/μm，電位的保持時間為1天以上，用來保持電位的電容為184fF，允許臨界值變動為0.1V。
圖1A及圖1B等所示的半導體裝置被稱為NOSRAM(Non-volatile Oxide Semiconductor Random Access Memory：氧化物半導體非揮發性隨機存取記憶體)。規模較小的NOSRAM的電晶體的目標電流小於93yA/μm，電位的保持時間為10年以上，用來保持電位的電容為21fF，允許臨界值變動為0.5V。2值的NOSRAM的電晶體的目標電流小於1.5yA/μm，電位的保持時間為10年以上，用來保持電位的電容為39aF，允許臨界值變動為0.5V。8值的NOSRAM的電晶體的目標電流小於0.02yA/μm，電位的保持時間為10年以上，用來保持電位的電容為39aF，允許臨界值變動為0.1V。
FPGA的電晶體的目標電流小於44yA/μm，電位的保持時間為10年以上，用來保持電位的電容為184fF，允許臨界值變動為0.3V。
100:電晶體
150:半導體基板
160:絕緣膜
162:絕緣膜
164:導電膜
166:雜質區域
170:絕緣膜
171:障壁膜
172:絕緣膜
173:導電膜
174:導電膜
175:空隙
176:絕緣膜
200:電晶體
204:導電膜
205:導電膜
206:氧化物半導體膜
212:閘極絕緣膜
213:絕緣膜
216a;導電膜
216b:導電膜
218:障壁膜
219:絕緣膜
250:電容元件
CL、BL、WL、SL:佈線

Claims (9)

  1. 一種製造半導體裝置的方法，包括下列步驟：形成包括矽的第一電晶體，該第一電晶體包括通道形成區域；在形成該第一電晶體之後，進行第一加熱處理；在該第一電晶體之上形成第一絕緣膜；在形成該第一絕緣膜之後，進行第二加熱處理；在該第二加熱處理之後，在該第一絕緣膜之上形成第二絕緣膜；在該第二絕緣膜之上形成第三絕緣膜；在該第三絕緣膜之上形成氧化物半導體膜；在該第二絕緣膜和該第三絕緣膜中形成開口；以及形成包括該氧化物半導體膜的第二電晶體，其中該第一電晶體經由該開口與該第二電晶體電連接，其中該第一絕緣膜包括氮，其中該第二絕緣膜包括氧化鋁和氧化鉿其中一者；以及其中該第三絕緣膜包含氧。
  2. 一種製造半導體裝置的方法，包括下列步驟：形成包括矽的第一電晶體，該第一電晶體包括通道形成區域； 在形成該第一電晶體之後，進行第一加熱處理；在該第一電晶體之上形成第一絕緣膜；在形成該第一絕緣膜之後，進行第二加熱處理；在該第二加熱處理之後，在該第一絕緣膜之上形成第二絕緣膜；在該第二絕緣膜之上形成第三絕緣膜；在該第三絕緣膜之上形成氧化物半導體膜；在該第二絕緣膜和該第三絕緣膜中形成開口；以及形成包括該氧化物半導體膜的第二電晶體，其中該第一電晶體經由該開口與該第二電晶體電連接，其中該第一絕緣膜包括氮，其中該第二絕緣膜能夠防止氫擴散，以及其中該第三絕緣膜包含氧。
  3. 一種製造半導體裝置的方法，包括下列步驟：形成包括矽的第一電晶體，該第一電晶體包括通道形成區域；在該第一電晶體之上形成第一絕緣膜；在形成該第一絕緣膜之後，進行加熱處理；在該加熱處理之後，在該第一絕緣膜之上形成第二絕緣膜；在該第二絕緣膜之上形成第三絕緣膜；在該第三絕緣膜之上形成氧化物半導體膜； 在該第二絕緣膜和該第三絕緣膜中形成開口；以及形成包括該氧化物半導體膜的第二電晶體，其中該第一電晶體經由該開口與該第二電晶體電連接，其中該第一絕緣膜包括氮，其中該第二絕緣膜包括氧化鋁和氧化鉿其中一者，其中該第三絕緣膜包含氧，以及其中該通道形成區域設置在基板中。
  4. 根據請求項1到3之任一項的方法，其中第一導電膜透過該開口與第二導電膜接觸。
  5. 根據請求項1到3之任一項的方法，其中該第二絕緣膜由原子層沉積法形成。
  6. 根據請求項1到3之任一項的方法，其中該第一絕緣膜為氮化矽膜。
  7. 根據請求項1到3之任一項的方法，其中該第一絕緣膜為氮氧化矽膜。
  8. 根據請求項1到3之任一項的方法，其中該第三絕緣膜包括氧化矽。
  9. 根據請求項1到3之任一項的方法，其中該第三絕緣膜包括氧氮化矽。
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TW103136303A TWI644435B (zh) 2013-10-22 2014-10-21 半導體裝置及半導體裝置的製造方法
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TW107133230A TWI679707B (zh) 2013-10-22 2014-10-21 半導體裝置

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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101266B2 (en) * 2009-10-12 2021-08-24 Monolithic 3D Inc. 3D device and devices with bonding
CN104058363B (zh) * 2013-03-22 2016-01-20 上海丽恒光微电子科技有限公司 基于mems透射光阀的显示装置及其形成方法
WO2016067159A1 (en) * 2014-10-28 2016-05-06 Semiconductor Energy Laboratory Co., Ltd. Functional panel, method for manufacturing the same, module, data processing device
US9917209B2 (en) * 2015-07-03 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including step of forming trench over semiconductor
JP6584196B2 (ja) * 2015-07-31 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
KR20230020008A (ko) * 2015-08-28 2023-02-09 쇼와덴코머티리얼즈가부시끼가이샤 반도체 장치 및 그 제조 방법
CN105185816A (zh) * 2015-10-15 2015-12-23 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
WO2021035414A1 (zh) 2019-08-23 2021-03-04 京东方科技集团股份有限公司 像素电路及驱动方法、显示基板及驱动方法、显示装置
WO2021035416A1 (zh) 2019-08-23 2021-03-04 京东方科技集团股份有限公司 显示装置及其制备方法
US11600234B2 (en) * 2015-10-15 2023-03-07 Ordos Yuansheng Optoelectronics Co., Ltd. Display substrate and driving method thereof
US9564217B1 (en) * 2015-10-19 2017-02-07 United Microelectronics Corp. Semiconductor memory device having integrated DOSRAM and NOSRAM
WO2017081579A1 (en) * 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2017111796A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Fabrication of wrap-around and conducting metal oxide contacts for igzo non-planar devices
US9917207B2 (en) * 2015-12-25 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9793286B2 (en) * 2015-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US9754955B2 (en) 2015-12-30 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. High-K-last manufacturing process for embedded memory with metal-oxide-nitride-oxide-silicon (MONOS) memory cells
US9842850B2 (en) 2015-12-30 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. High-K-last manufacturing process for embedded memory with silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
US9831262B2 (en) 2015-12-30 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
CN108886021B (zh) * 2016-02-12 2023-07-25 株式会社半导体能源研究所 半导体装置及其制造方法
WO2018020350A1 (en) 2016-07-26 2018-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10770792B2 (en) * 2016-07-28 2020-09-08 Sharp Kabushiki Kaisha Scanning antenna
KR102565380B1 (ko) * 2016-12-07 2023-08-10 삼성디스플레이 주식회사 박막 트랜지스터 기판
WO2018167591A1 (ja) * 2017-03-13 2018-09-20 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2018197994A1 (en) 2017-04-28 2018-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR102577900B1 (ko) * 2018-06-12 2023-09-13 삼성디스플레이 주식회사 유기발광 표시장치
US11495601B2 (en) 2018-06-29 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR20200086922A (ko) 2019-01-10 2020-07-20 삼성전자주식회사 반도체 장치
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US10950545B2 (en) * 2019-03-08 2021-03-16 International Business Machines Corporation Circuit wiring techniques for stacked transistor structures
US11018177B2 (en) * 2019-05-29 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Backside illuminated global shutter image sensor
CN112840461A (zh) 2019-08-23 2021-05-25 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
US11930664B2 (en) 2019-08-23 2024-03-12 Boe Technology Group Co., Ltd. Display device with transistors oriented in directions intersecting direction of driving transistor and manufacturing method thereof
US11404451B2 (en) 2019-08-27 2022-08-02 Boe Technology Group Co., Ltd. Electronic device substrate, manufacturing method thereof, and electronic device
CN113674706B (zh) * 2021-08-30 2023-04-07 上海天马微电子有限公司 驱动电路、驱动方法及其微流控面板
US20230061260A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
KR20230097544A (ko) * 2021-12-24 2023-07-03 엘지디스플레이 주식회사 표시 장치
WO2023152588A1 (ja) * 2022-02-10 2023-08-17 株式会社半導体エネルギー研究所 半導体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7674650B2 (en) * 2005-09-29 2010-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20110175646A1 (en) * 2010-01-20 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201145407A (en) * 2008-12-26 2011-12-16 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US20120074399A1 (en) * 2010-09-29 2012-03-29 Guardian Industries Corp. Method of making oxide thin film transistor array, and device incorporating the same
US8237166B2 (en) * 2004-11-10 2012-08-07 Canon Kabushiki Kaisha Display
TW201246548A (en) * 2010-03-08 2012-11-16 Semiconductor Energy Lab Semiconductor device and method for manufacturing semiconductor device
TW201248858A (en) * 2011-04-22 2012-12-01 Semiconductor Energy Lab Semiconductor device and method for manufacturing semiconductor device
CN102832131A (zh) * 2011-06-15 2012-12-19 广东中显科技有限公司 一种柔性igzo薄膜晶体管制造方法
US20130164899A1 (en) * 2011-12-27 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
CN100442532C (zh) * 1992-07-06 2008-12-10 株式会社半导体能源研究所 有源矩阵显示器件
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000174132A (ja) * 1998-12-08 2000-06-23 Matsushita Electronics Industry Corp 半導体装置の製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003077833A (ja) * 2001-08-31 2003-03-14 Sharp Corp 多結晶半導体薄膜の製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003224117A (ja) * 2002-01-31 2003-08-08 Advanced Lcd Technologies Development Center Co Ltd 絶縁膜の製造装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4225249B2 (ja) * 2004-07-21 2009-02-18 セイコーエプソン株式会社 絶縁膜の評価方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4632843B2 (ja) * 2005-04-12 2011-02-16 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置及びその製造方法
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5345328B2 (ja) 2008-02-22 2013-11-20 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011111505A1 (en) 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101812467B1 (ko) 2010-03-08 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105957802A (zh) 2010-05-21 2016-09-21 株式会社半导体能源研究所 半导体装置及其制造方法
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
JP5626978B2 (ja) 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5647860B2 (ja) 2010-10-28 2015-01-07 富士フイルム株式会社 薄膜トランジスタおよびその製造方法
KR101695398B1 (ko) 2010-12-01 2017-01-11 삼성에스디에스 주식회사 서브 단말에서의 홈 오토메이션 구성 기기 제어 장치 및 방법
US9023684B2 (en) * 2011-03-04 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8956944B2 (en) * 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8927329B2 (en) * 2011-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor device with improved electronic properties
US9093539B2 (en) * 2011-05-13 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9117920B2 (en) * 2011-05-19 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor
US8508256B2 (en) * 2011-05-20 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
US20120298998A1 (en) * 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI567985B (zh) * 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2013089115A1 (en) * 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8704221B2 (en) * 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6053490B2 (ja) * 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6091905B2 (ja) * 2012-01-26 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
JP6131060B2 (ja) * 2012-02-09 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP2013182998A (ja) * 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013183001A (ja) * 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
US9287370B2 (en) * 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
US8754693B2 (en) 2012-03-05 2014-06-17 Semiconductor Energy Laboratory Co., Ltd. Latch circuit and semiconductor device
US8981370B2 (en) * 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015060996A (ja) * 2013-09-19 2015-03-30 株式会社東芝 表示装置及び半導体装置
SG10201912585TA (en) * 2014-05-30 2020-02-27 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8237166B2 (en) * 2004-11-10 2012-08-07 Canon Kabushiki Kaisha Display
US7674650B2 (en) * 2005-09-29 2010-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7732819B2 (en) * 2005-09-29 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW201145407A (en) * 2008-12-26 2011-12-16 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US20110175646A1 (en) * 2010-01-20 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201246548A (en) * 2010-03-08 2012-11-16 Semiconductor Energy Lab Semiconductor device and method for manufacturing semiconductor device
US20120074399A1 (en) * 2010-09-29 2012-03-29 Guardian Industries Corp. Method of making oxide thin film transistor array, and device incorporating the same
TW201248858A (en) * 2011-04-22 2012-12-01 Semiconductor Energy Lab Semiconductor device and method for manufacturing semiconductor device
CN102832131A (zh) * 2011-06-15 2012-12-19 广东中显科技有限公司 一种柔性igzo薄膜晶体管制造方法
US20130164899A1 (en) * 2011-12-27 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
KR20210080622A (ko) 2021-06-30
JP2019068079A (ja) 2019-04-25
JP2015109425A (ja) 2015-06-11
CN105659369A (zh) 2016-06-08
US9780201B2 (en) 2017-10-03
CN105659369B (zh) 2019-10-22
TW201523885A (zh) 2015-06-16
KR102436895B1 (ko) 2022-08-26
TWI644435B (zh) 2018-12-11
TW201901814A (zh) 2019-01-01
US20150108475A1 (en) 2015-04-23
TW202029357A (zh) 2020-08-01
KR20160073374A (ko) 2016-06-24
WO2015060318A1 (en) 2015-04-30
US9431435B2 (en) 2016-08-30
US20160336433A1 (en) 2016-11-17
TWI679707B (zh) 2019-12-11
KR102270823B1 (ko) 2021-06-30
CN110571278A (zh) 2019-12-13
US20180102420A1 (en) 2018-04-12
US10186604B2 (en) 2019-01-22
JP6441021B2 (ja) 2018-12-19

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