TWI654761B - 半導體裝置 - Google Patents

半導體裝置

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TWI654761B
TWI654761B TW103134744A TW103134744A TWI654761B TW I654761 B TWI654761 B TW I654761B TW 103134744 A TW103134744 A TW 103134744A TW 103134744 A TW103134744 A TW 103134744A TW I654761 B TWI654761 B TW I654761B
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長塚修平
大貫達也
塩野入豊
加藤清
宮入秀和
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日商半導體能源研究所股份有限公司
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Abstract

本發明的目的之一是提供一種適合於微型化的半導體裝置。半導體裝置包括：第一電晶體；第一電晶體上的第二電晶體；位於第一電晶體與第二電晶體之間的阻擋層；位於第一電晶體與阻擋層之間的第一電極；以及位於阻擋層與第二電晶體之間且夾著阻擋層重疊於第一電極的第二電極。另外，第一電晶體的閘極電極、第一電極及第二電晶體的源極電極和汲極電極中的一個彼此電連接，在第一電晶體中，在包含單晶半導體的第一半導體層中形成通道，在第二電晶體中，在包含氧化物半導體的第二半導體層中形成通道。

Description

半導體裝置
本發明的一個方式係關於一種半導體裝置。本發明的一個方式係關於一種半導體裝置的製造方法。本發明的一個方式係關於一種半導體裝置的驅動方法。
注意，本發明的一個方式不侷限於上述技術領域。本說明書等所公開的發明的一個方式係關於一種物體、方法或製造方法。本發明的一個方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。由此，更具體地，作為本說明書所公開的本發明的一個方式的技術領域的一個例子，可以舉出半導體裝置、顯示裝置、發光裝置、照明設備、它們的驅動方法或它們的製造方法。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。電晶體、半導體電路為半導體裝置的一個方式。另外，算術裝置、記憶體裝置、攝像裝置、電光裝置、發電裝置(包括薄膜太陽能電池、有機薄膜太陽能電池等)及電子裝置有時包括半導體裝置。
使用半導體材料構成電晶體的技術受到關注。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(簡單地記載為顯示裝置)等電子裝置。作為可以用於電晶體的半導體材料，矽類半導體材料被廣泛地周知，而作為其他材料，氧化物半導體受到關注。
例如，公開了作為氧化物半導體使用氧化鋅或In-Ga-Zn類氧化物半導體來製造電晶體的技術(參照專利文獻1及專利文獻2)。
近年來，隨著電子裝置的高功能化、小型化或輕量化，對高密度地集成有被微型化的電晶體等半導體元件的積體電路的要求提高。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
本發明的一個方式的目的之一是提供一種適合於微型化的半導體裝置。
另外，本發明的一個方式的目的之一是使半導體裝置具有良好的電特性。此外，本發明的一個方式的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個方式的目的之一是提供一種具有新穎結構的半導 體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個方式並不一定必須要實現所有上述目的。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述目的以外的目的，可以從說明書、圖式以及申請專利範圍等的記載中獲得上述目的以外的目的。
本發明的一個方式是一種半導體裝置，包括：第一電晶體；第一電晶體上的第二電晶體；位於第一電晶體與第二電晶體之間的阻擋層；位於第一電晶體與阻擋層之間的第一電極；以及位於阻擋層與第二電晶體之間且夾著阻擋層重疊於第一電極的第二電極，其中，在第一電晶體中，在包含單晶半導體的第一半導體層中形成通道，並且，在第二電晶體中，在包含氧化物半導體的第二半導體層中形成通道。
另外，本發明的其他方式是一種半導體裝置，包括：第一電晶體；第一電晶體上的第二電晶體；位於第一電晶體與第二電晶體之間的阻擋層；位於第一電晶體與阻擋層之間的第一電極；以及位於阻擋層與第二電晶體之間且夾著阻擋層重疊於第一電極的第二電極，其中，第一電晶體的閘極電極、第一電極及第二電晶體的源極電極和汲極電極中的一個彼此電連接，在第一電晶體中，在包含單晶半導體的第一半導體層中形成通道，並且，在第二電晶體中，在包含氧化物半導體的第二半導體層中形成通道。
另外，本發明的其他方式是一種半導體裝置，包括：第一電晶體；第一電晶體上的第二電晶體；位於第一電晶體與第二電晶體之間的阻擋層；位於第一電晶體與阻擋層之間的第一電極；以及位於阻擋層與第二電晶體之間且夾著阻擋層重疊於第一電極的第二電極，其中，第一電晶體的閘極電極、第二電極及第二電晶體的源極電極和汲極電極中的一個彼此電連接，在第一電晶體中，在包含單晶半導體的第一半導體層中形成通道，並且，在第二電晶體中，在包含氧化物半導體的第二半導體層中形成通道。
另外，本發明的其他方式是一種半導體裝置，包括：第一電晶體；第一電晶體上的第二電晶體；位於第一電晶體與第二電晶體之間的阻擋層；位於第一電晶體與阻擋層之間的第一電極；以及位於阻擋層與第二電晶體之間且夾著阻擋層重疊於第一電極的第二電極，其中，第一電晶體的閘極電極、第一電極及第二電晶體的源極電極和汲極電極中的一個彼此電連接，第二電極重疊於第二電晶體的通道形成區域，在第一電晶體中，在包含單晶半導體的第一半導體層中形成通道，並且，在第二電晶體中，在包含氧化物半導體的第二半導體層中形成通道。
另外，上述阻擋層較佳為包含氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿中的至少一種。
另外，較佳的是，在上述第二電晶體與阻擋 層之間具有包含氧化物的絕緣層，絕緣層具有包含比滿足化學計量組成的氧多的氧的區域。
此外，該絕緣層所包含的氫的濃度較佳為低於5×1018cm-3。
另外，第二半導體層所包含的氫的濃度較佳為低於5×1018cm-3。
此外，上述第二電晶體的閘極絕緣層所包含的氫的濃度較佳為低於5×1018cm-3。
另外，上述第二電極較佳為包含導電金屬氧化物。
此外，較佳的是，在與上述第二電極相同的平面上具有包含與第二電極相同的材料的第三電極，並且第三電極重疊於第二電晶體的通道形成區域。
另外，上述第二電晶體的S值較佳為60mV/dec.以上且100mV/dec.以下。
根據本發明的一個方式，可以提供一種適合於微型化的半導體裝置。
另外，可以使半導體裝置具有良好的電特性。此外，可以提供一種可靠性高的半導體裝置。另外，可以提供一種具有新穎結構的半導體裝置。注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個方式並不一定必須要具有所有上述效果。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述效果以外的效果，可以從說明書、圖式以及申請專利範圍等的記載中 獲得上述效果以外的效果。
10‧‧‧疊層結構
11‧‧‧層
12‧‧‧層
21‧‧‧絕緣層
22‧‧‧絕緣層
24‧‧‧電子
31‧‧‧佈線層
32‧‧‧佈線層
41‧‧‧阻擋層
100‧‧‧電晶體
101a‧‧‧氧化物層
101b‧‧‧氧化物層
102‧‧‧半導體層
103a‧‧‧電極
103b‧‧‧電極
104‧‧‧閘極絕緣層
105‧‧‧閘極電極
107‧‧‧絕緣層
108‧‧‧絕緣層
110‧‧‧電晶體
111‧‧‧半導體基板
112‧‧‧半導體層
113a‧‧‧低電阻層
113b‧‧‧低電阻層
114‧‧‧閘極絕緣層
115‧‧‧閘極電極
120‧‧‧阻擋層
121‧‧‧絕緣層
122‧‧‧絕緣層
123‧‧‧絕緣層
124‧‧‧絕緣層
125‧‧‧絕緣層
126‧‧‧絕緣層
130‧‧‧電容器
131‧‧‧佈線
132‧‧‧佈線
133‧‧‧佈線
134‧‧‧佈線
140‧‧‧絕緣層
141‧‧‧佈線
142‧‧‧佈線
151‧‧‧佈線
152‧‧‧佈線
160‧‧‧電晶體
161‧‧‧插頭
162‧‧‧插頭
163‧‧‧插頭
164‧‧‧插頭
165‧‧‧插頭
166‧‧‧插頭
167‧‧‧插頭
174‧‧‧導電層
180‧‧‧電晶體
204‧‧‧閘極電極
206‧‧‧氧化物半導體膜
216a‧‧‧導電膜
216b‧‧‧導電膜
220‧‧‧導電膜
260‧‧‧開口部
400‧‧‧電容元件
401‧‧‧電晶體
402‧‧‧電晶體
403‧‧‧電晶體
404‧‧‧電晶體
406‧‧‧輸出電路
610‧‧‧電子槍室
612‧‧‧光學系統
614‧‧‧樣本室
616‧‧‧光學系統
618‧‧‧拍攝裝置
620‧‧‧觀察室
622‧‧‧膠片室
628‧‧‧物質
632‧‧‧螢光板
700‧‧‧基板
701‧‧‧像素部
702‧‧‧掃描線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容佈線
712‧‧‧閘極佈線
713‧‧‧閘極佈線
714‧‧‧汲極電極層
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧液晶元件
719‧‧‧液晶元件
720‧‧‧像素
721‧‧‧開關電晶體
722‧‧‧驅動電晶體
723‧‧‧電容元件
724‧‧‧發光元件
725‧‧‧信號線
726‧‧‧掃描線
727‧‧‧電源線
728‧‧‧共用電極
800‧‧‧RFID標籤
801‧‧‧通信器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧恆壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RFID
在圖式中：圖1是說明根據實施方式的半導體裝置所包括的疊層結構的圖；圖2A和圖2B是根據實施方式的半導體裝置的電路圖及結構例子；圖3A至圖3C是根據實施方式的半導體裝置的結構例子；圖4A和圖4B是根據實施方式的半導體裝置的結構例子；圖5A至圖5C是根據實施方式的半導體裝置的結構例子；圖6A和圖6B是根據實施方式的半導體裝置的結構例子；圖7A和圖7B是根據實施方式的半導體裝置的結構例子；圖8A和圖8B是根據實施方式的半導體裝置的結構例子；圖9A和圖9B是根據實施方式的半導體裝置的結構例子；圖10A和圖10B是根據實施方式的半導體裝置的結 構例子；圖11A和圖11B是根據實施方式的半導體裝置的結構例子；圖12A和圖12B是根據實施方式的半導體裝置的結構例子；圖13是根據實施方式的半導體裝置的結構例子；圖14A和圖14B是根據實施方式的半導體裝置的結構例子；圖15A和圖15B是根據實施方式的半導體裝置的結構例子；圖16是根據實施方式的半導體裝置的結構例子；圖17A和圖17B是根據實施方式的半導體裝置的電路圖及結構例子；圖18是根據實施方式的半導體裝置的結構例子；圖19A和圖19B是根據實施方式的半導體裝置的結構例子；圖20A和圖20B是根據實施方式的半導體裝置的電路圖及結構例子；圖21A至圖21D是說明根據實施方式的半導體裝置的製造方法例子的圖；圖22A至圖22C是說明根據實施方式的半導體裝置的製造方法例子的圖；圖23A和圖23B是說明根據實施方式的半導體裝置的製造方法例子的圖； 圖24A至圖24D是說明根據實施方式的半導體裝置的製造方法例子的圖；圖25A至圖25C是說明根據實施方式的半導體裝置的製造方法例子的圖；圖26A和圖26B是說明根據實施方式的半導體裝置的製造方法例子的圖；圖27A至圖27D是說明根據實施方式的半導體裝置的製造方法例子的圖；圖28A至圖28C是說明根據實施方式的半導體裝置的製造方法例子的圖；圖29A和圖29B是說明根據實施方式的半導體裝置的製造方法例子的圖；圖30A和圖30B是說明根據實施方式的能帶結構的圖；圖31A至圖31C是氧化物半導體的剖面的高解析度TEM影像及局部性的傅立葉變換影像；圖32A至圖32D是示出氧化物半導體膜的奈米束電子繞射圖案的圖以及示出透過電子繞射測量裝置的一個例子的圖；圖33A至圖33C是示出利用透過電子繞射測量的結構分析的一個例子的圖以及平面的高解析度TEM影像；圖34A至圖34D是根據實施方式的電路圖；圖35是根據實施方式的RFID標籤的結構例子；圖36是根據實施方式的CPU的結構例子； 圖37是根據實施方式的記憶元件的電路圖；圖38A至圖38C是根據實施方式的顯示裝置的電路圖；圖39A至圖39F是根據實施方式的電子裝置；圖40A至圖40F是根據實施方式的RFID的使用例子；圖41是示出電晶體的電特性的圖；圖42A至圖42C是示出電晶體的週邊結構的俯視圖；圖43是示出電晶體的電特性的圖；圖44是示出電晶體的電特性的不均勻的圖；圖45A和圖45B是示出第一閘極電極的電壓為0V時的施加到第二閘極電極的電壓與電晶體的理想的汲極電流之間的關係的圖；圖46是實施例電晶體的剖面示意圖；圖47是說明理想電晶體的Vg-Id特性的圖；圖48是示出測量系統的一個例子的電路圖；圖49A和圖49B是示出根據測量系統的工作的電位的圖(時序圖)；圖50是說明關態電流(off-state current)的測量結果的圖；圖51A和圖51B是說明關態電流的測量結果的圖；圖52是用來說明關態電流的阿瑞尼氏曲線的圖；圖53A和圖53B是說明關態電流的測量結果的圖以 及阿瑞尼氏曲線的圖；圖54是各裝置的所需的保持年數和電晶體的目標洩漏電流。
參照圖式對實施方式進行詳細的說明。注意，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限於下面所示的實施方式所記載的內容中。
注意，在下面說明的發明結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
注意，在本說明書所說明的各個圖式中，有時為了明確起見，誇大表示各構成要素的大小、層的厚度、區域。因此，本發明的一個方式並不限於圖式中的比例。
另外，在本說明書等中使用的“第一”、“第二”等序數詞是為了方便識別構成要素而附的，而不是為了在數目方面上進行限定的。
電晶體是半導體元件的一種可以進行電流或 電壓的放大、控制導通或非導通的切換操作等。本說明書中的電晶體包括IGFET(Insulated Gate Field Effect Transistor：絕緣閘場效電晶體)和薄膜電晶體(TFT：Thin Film Transistor)。
實施方式1 [疊層結構的結構例子]
以下，對可以應用於本發明的一個方式的半導體裝置的疊層結構的例子進行說明。圖1是以下所示的疊層結構10的剖面示意圖。
疊層結構10具有依次層疊有包括第一電晶體的第一層11、第一絕緣層21、第一佈線層31、阻擋層41、第二佈線層32、第二絕緣層22及包括第二電晶體的第二層12的疊層結構。
第一層11所包括的第一電晶體包含第一半導體材料。另外，第二層12所包括的第二電晶體包含第二半導體材料。雖然第一半導體材料和第二半導體材料可以為相同的材料，但是較佳為不同的半導體材料。第一電晶體及第二電晶體分別包括半導體層、閘極電極、閘極絕緣層、源極電極及汲極電極(或者除了上述構成要素之外還包括源極區域及汲極區域)。
例如，作為可以用作第一半導體材料或第二半導體材料的半導體，例如可以舉出：矽、鍺等半導體材料；具有矽、鍺、鎵、砷、鋁等的化合物半導體材料；有 機半導體材料；或氧化物半導體材料等。
在此，對作為第一半導體材料使用單晶矽且作為第二半導體材料使用氧化物半導體的情況進行說明。
阻擋層41具有抑制水及氫從阻擋層41的下層擴散到其上層的功能。另外，阻擋層41也可以具有用來將設置在阻擋層41的上方的電極或佈線與設置在其下方的電極或佈線電連接的開口或插頭。例如，阻擋層41具有將第一佈線層31所包括的佈線或電極與第二佈線層32所包括的佈線或電極電連接的插頭。
第一佈線層31和第二佈線層32以夾持阻擋層41的方式設置。第一佈線層31至少包括第一電極，第二佈線層32至少包括重疊於第一電極的第二電極。在此，由第一電極、阻擋層41及第二電極可能形成電容器。
作為用於第一佈線層31及第二佈線層32所包括的佈線或電極的材料，除了金屬或合金材料之外，也可以使用導電金屬氧化物。另外，也可以使用包含這種材料的層的單層或兩層以上的疊層。
第一絕緣層21具有將第一層11與第一佈線層31電絕緣的功能。另外，第一絕緣層21也可以具有用來將第一層11所包括的第一電晶體、電極或佈線與第一佈線層31所包括的電極或佈線電連接的開口或插頭。
第二絕緣層22具有將第二層12與第二佈線層32電絕緣的功能。另外，第二絕緣層22也可以具有用 來將第二層12所包括的第二電晶體、電極或佈線與第二佈線層32所包括的電極或佈線電連接的開口或插頭。
另外，第二絕緣層22較佳為包含氧化物。尤其是，較佳為包含藉由加熱使一部分氧脫離的氧化物材料。較佳為使用包含比滿足化學計量組成的氧多的氧的氧化物。當作為第二半導體材料使用氧化物半導體時，從第二絕緣層22脫離的氧供應到氧化物半導體，可以減少氧化物半導體中的氧缺陷。其結果，可以抑制第二電晶體的電特性變動，而可以提高可靠性。
在此，較佳的是，在阻擋層41的下層中儘量降低氫或水等。氫或水對氧化物半導體來說有可能成為引起電特性變動的主要原因。另外，雖然可以由阻擋層41抑制氫或水從阻擋層41的下層擴散到上層，但是氫或水有時藉由設置在阻擋層41中的開口或插頭等會擴散到上層。
為了降低位於阻擋層41的下層的各層所包含的氫或水，較佳的是，在形成阻擋層41之前，或者剛在阻擋層41中形成用來形成插頭的開口之後，進行用來去除阻擋層41的下層所包含的氫或水的加熱處理。在加熱處理中，考慮到構成半導體裝置的導電膜等的耐熱性，只要電晶體的電特性不發生劣化，加熱處理的溫度越高越好。明確而言，例如可以將其設定為450℃以上，較佳為490℃以上，更佳為530℃以上，但是也可以設定為650℃以上。較佳的是，在惰性氣體氛圍下或減壓氛圍下進行1 小時以上，較佳為5小時以上，更佳為10小時以上的加熱處理。另外，加熱處理的溫度可以考慮到第一層11或第一佈線層31所包括的佈線或電極的材料以及設置在第一絕緣層21中的插頭的材料的耐熱性而決定，例如當該材料的耐熱性低時，可以在550℃以下、600℃以下、650℃以下或800℃以下的溫度下進行加熱處理。另外，只要進行這種加熱處理至少一次以上即可，而較佳為進行多次。
在設置在阻擋層41的下層的絕緣膜中，藉由熱脫附譜分析(也稱為TDS分析)測量的基板表面溫度為400℃下的氫分子的脫離量為基板表面溫度為300℃下的氫分子的脫離量的130%以下，較佳為110%以下。或者，藉由TDS分析測量的基板表面溫度為450℃下的氫分子的脫離量為基板表面溫度為350℃下的氫分子的脫離量的130%以下，較佳為110%以下。
另外，較佳的是，阻擋層41本身所包含的水或氫也得到減少。例如，作為阻擋層41，較佳為使用藉由TDS分析測量的基板表面溫度為20℃至600℃的範圍內的氫分子(M/z=2)的脫離量低於2×1015個/cm2，較佳為低於1×1015個/cm2，更佳為低於5×1014個/cm2的材料。或者，作為阻擋層41，較佳為使用藉由TDS分析測量的基板表面溫度為20℃至600℃的範圍內的水分子(M/z=18)的脫離量低於1×1016個/cm2，較佳為低於5×1015個/cm2，更佳為低於2×1012個/cm2的材料。
另外，在作為第一層11所包括的第一電晶體的半導體層使用單晶矽的情況下，該加熱處理可以兼作由氫終結矽的懸空鍵的處理(也稱為氫化處理)。藉由氫化處理，第一層11及絕緣層21所包含的一部分氫脫離並擴散到第一電晶體的半導體層中，而使矽中的懸空鍵終結，由此可以提高第一電晶體的可靠性。
作為可以用於阻擋層41的材料，可以舉出氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。尤其是，氧化鋁具有對水或氫的優良的阻擋性，所以是較佳的。
作為阻擋層41，除了不容易使水或氫透過的材料的層之外，也可以使用包含其他絕緣材料的層的疊層。例如，也可以使用包含氧化矽或氧氮化矽的層、包含金屬氧化物的層等的疊層。
另外，作為阻擋層41，較佳為使用不容易使氧透過的材料。上述材料是不但對氫、水而且對氧也具有優良的阻擋性的材料。藉由使用這種材料，可以抑制當對第二絕緣層22進行加熱時被釋放的氧擴散到阻擋層41的下層。其結果，可以增大可能從第二絕緣層22被釋放而供應到第二層12中的第二電晶體的半導體層的氧量。
另外，可以將阻擋層41用作電容器的介電層。因此，當作為阻擋層41使用介電常數高的材料(也稱為high-k材料)時，可以增大每單位面積的電容值，所以是較佳的。此外，藉由層疊多個層作為阻擋層41， 可以降低電容器的洩漏電流，所以是較佳的。
如此，在本發明的一個方式中，減少位於阻擋層41的下層的各層所包含的氫或水的濃度，或者去除氫或水且由阻擋層41抑制氫或水擴散到第二層12。因此，可以使第二絕緣層22或構成第二層12所包括的第二電晶體的各層中的氫及水的含量極低。例如，可以使第二絕緣層22、第二電晶體的半導體層或閘極絕緣層所包含的氫的濃度降低到低於5×1018cm-3，較佳為低於1×1018cm-3，更佳為低於3×1017cm-3。
藉由將上述疊層結構10應用於本發明的一個方式的半導體裝置，可以實現第一層11所包括的第一電晶體和第二層12所包括的第二電晶體的高可靠性，而可以實現可靠性極高的半導體裝置。
[結構例子1]
圖2A是本發明的一個方式的半導體裝置的電路圖的一個例子。圖2A所示的半導體裝置包括：第一電晶體110；第二電晶體100；電容器130；佈線BL；佈線WL；佈線CL；以及佈線BG。
在第一電晶體110中，源極和汲極中的一個與佈線BL電連接，另一個與佈線SL電連接，閘極與第二電晶體100的源極和汲極中的一個及電容器130的一個電極電連接。在第二電晶體100中，源極和汲極中的另一個與佈線BL電連接，閘極與佈線WL電連接。電容器 130的另一個電極與佈線CL電連接。另外，佈線BG與第二電晶體100的第二閘極電連接。此外，將第一電晶體110的閘極、第二電晶體100的源極和汲極中的一個與電容器130的一個電極之間的節點稱為節點FN。
在圖2A所示的半導體裝置中，當第二電晶體100處於導通狀態(開啟狀態)時，對應於佈線BL的電位的電位施加到節點FN。另外，當第二電晶體100處於非導通狀態(關閉狀態)時，保持節點FN的電位。就是說，圖2A所示的半導體裝置具有記憶體裝置的記憶單元的功能。另外，當圖2A所示的半導體裝置具有與節點FN電連接的液晶元件或有機EL(Electroluminescence：電致發光)元件等顯示元件時，可以將其用作顯示裝置的像素。
可以根據施加到佈線WL或佈線BG的電位控制第二電晶體100的導通狀態、非導通狀態的選擇。另外，可以根據施加到佈線WL或佈線BG的電位控制第二電晶體100的臨界電壓。藉由作為第二電晶體100使用關態電流小的電晶體，可以長期間地保持非導通狀態下的節點FN的電位。因此，可以降低半導體裝置的更新頻率，所以可以實現耗電量小的半導體裝置。另外，作為關態電流小的電晶體的一個例子，可以舉出使用氧化物半導體的電晶體。
另外，佈線CL被施加參考電位、接地電位或任意的固定電位等恆電位。此時，第二電晶體100的外觀 上的臨界電壓根據節點FN的電位變動。根據外觀上的臨界電壓的變動而第一電晶體110的導通狀態、非導通狀態變化，由此可以讀出保持在節點FN中的電位的資訊作為資料。
另外，為了使保持在節點FN中的電位以85℃保持10年(3.15×108秒)，較佳的是，每電容1μF的關態電流值及電晶體的每通道寬度1μm的關態電流值小於4.3yA(攸安培(yoctoampere)：1yA為10-24A)。此時，節點FN的電位的允許變動較佳為0.5V以內。此外，在95℃下，上述關態電流較佳為小於1.5yA。在本發明的一個方式的半導體裝置中，阻擋層的下層的氫濃度充分得到降低，其結果，其上層的使用氧化物半導體的電晶體可以實現這種極低的關態電流。
另外，使用氧化物半導體的電晶體的S值(次臨界值)為66mV/dec.以上，較佳為60mV/dec.以上，更佳為50mV/dec.以上，並且為200mV/dec.以下，較佳為150mV/dec.以下，更佳為100mV/dec.以下，進一步較佳為80mV/dec.以下。越降低S值，可以越降低使電晶體關閉時的特定電壓下的關態電流。
藉由將圖2A所示的半導體裝置配置為矩陣狀，可以構成記憶體裝置(記憶單元陣列)。
圖2B示出能夠實現圖2A所示的電路的半導體裝置的剖面結構的一個例子。
半導體裝置包括第一電晶體110、第二電晶體 100及電容器130。第二電晶體100設置在第一電晶體110的上方，在第一電晶體110與第二電晶體100之間設置有阻擋層120。
[第一層]
第一電晶體110設置在半導體基板111上，並且包括：半導體基板111的一部分的半導體層112；閘極絕緣層114；閘極電極115；以及用作源極區域或汲極區域的低電阻層113a及低電阻層113b。
第一電晶體110可以為p通道型或n通道型，可以根據電路結構或驅動方法使用適當的電晶體。
半導體層112的形成通道的區域或其附近的區域、用作源極區域或汲極區域的低電阻層113a及低電阻層113b等較佳為包含矽類半導體等半導體，更佳為包含單晶矽。另外，也可以使用包含Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)、GaAlAs(鎵鋁砷)等的材料形成。也可以使用具有晶格畸變的矽。此外，第一電晶體110也可以是使用GaAs和AlGaAs等的HEMT(High Electron Mobility Transistor：高電子移動率電晶體)。
在低電阻層113a及低電阻層113b中，除了應用於半導體層112的半導體材料之外，還包含磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為閘極電極115，可以使用包含磷等賦予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導 體材料、金屬材料、合金材料或金屬氧化物材料等導電材料。尤其是，較佳為使用同時實現耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。
在此，包括第一電晶體110的結構對應於上述疊層結構中的第一層11。
在此，也可以使用如圖3A所示的電晶體160代替第一電晶體110。圖3A的左側示出電晶體160的通道長度方向上的剖面，右側示出通道寬度方向上的剖面。在圖3A所示的電晶體160中，形成通道的半導體層112(半導體基板的一部分)具有凸形狀，沿著其側面及頂面設置有閘極絕緣層114及閘極電極115。因為利用半導體基板的凸部，所以這種電晶體160被稱為FIN型電晶體。另外，也可以以與凸部的上部接觸的方式具有用作用來形成凸部的遮罩的絕緣層。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸形狀的半導體層。
[第一絕緣層]
以覆蓋第一電晶體110的方式依次層疊有絕緣層121、絕緣層122及絕緣層123。
在半導體裝置的製程中，絕緣層121用作用來使添加到低電阻層113a及低電阻層113b的賦予導電性的元素活化的加熱處理中的保護膜。如果不需要則可以不設置絕緣層121。
當將矽類半導體材料用於半導體層112時，絕緣層122較佳為包含含有氫的絕緣材料。藉由將含有氫的絕緣層122設置在第一電晶體110上而進行加熱處理，由絕緣層122中的氫終結半導體層112中的懸空鍵，由此可以提高第一電晶體110的可靠性。
絕緣層123用作使起因於設置在其下層的第一電晶體110等產生的步階平坦化的平坦化層。為了提高絕緣層123的頂面的平坦性，其頂面也可以藉由利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等的平坦化處理被平坦化。
另外，也可以在絕緣層121、絕緣層122、絕緣層123中埋入有與低電阻層113a或低電阻層113b等電連接的插頭161、與第一電晶體110的閘極電極115電連接的插頭162等。
包括絕緣層121、絕緣層122、絕緣層123的結構相當於上述疊層結構中的第一絕緣層21。
[第一佈線層]
在絕緣層123的上部設置有佈線131、佈線132、佈線133及佈線134等。
佈線131與插頭161電連接。另外，佈線133與插頭162電連接，其一部分用作電容器130的第一電極。
此外，在本說明書等中，電極和電連接到該 電極的佈線也可以是一個構成要素。就是說，有時佈線的一部分用作電極，電極的一部分用作佈線。
在此，包括佈線131、佈線132、佈線133及佈線134等的結構相當於上述疊層結構中的第一佈線層31。
作為佈線131、佈線132、佈線133及佈線134等的材料，可以使用金屬材料、合金材料或金屬氧化物材料等導電材料。尤其是，較佳為使用同時實現高耐熱性和高導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。
另外，較佳的是，佈線131、佈線132、佈線133及佈線134等以埋入在絕緣層124中的方式設置，並且絕緣層124、佈線131、佈線132、佈線133及佈線134等的各頂面被平坦化。
[阻擋層]
阻擋層120以覆蓋絕緣層124、佈線131、佈線132、佈線133及佈線134等的頂面的方式設置。阻擋層120相當於上述疊層結構中的阻擋層41。關於阻擋層120的材料可以援用上述阻擋層41的記載。
在佈線133與後面說明的佈線142重疊的區域中，阻擋層120也用作電容器130的介電層。
另外，阻擋層120具有用來將佈線132與後面說明的佈線141電連接的開口以及用來將佈線134與後 面說明的佈線142電連接的開口。
[第二佈線層]
在阻擋層120上設置有佈線141、佈線142等。包括佈線141、佈線142等的結構相當於上述疊層結構中的第二佈線層32。
佈線141隔著設置在阻擋層120中的開口與佈線132電連接。佈線141的一部分以與後面說明的第二電晶體100的通道形成區域重疊的方式設置，並且用作第二電晶體100的第二閘極電極。
另外，如圖4B所示，也可以作為第二電晶體100的第二閘極電極使用佈線132。
佈線142藉由設置在阻擋層120中的開口與佈線134電連接。佈線142的一部分與佈線133重疊，用作電容器130的第二電極。
在此，作為構成佈線141、佈線142等的材料，可以使用金屬材料、合金材料或金屬氧化物材料等導電材料。尤其是，在需要耐熱性的情況下，較佳為使用鎢或鉬等高熔點材料。另外，在考慮到導電性的情況下，較佳為使用低電阻的金屬材料或合金材料，可以使用鋁、鉻、銅、鉭、鈦等金屬材料或包含該金屬材料的合金材料的單層或疊層。
另外，作為構成佈線141、佈線142等的材料，較佳為使用包含磷、硼、碳、氮或過渡金屬元素等主 要成分之外的元素的金屬氧化物。這種金屬氧化物可以實現高導電性。例如，可以使用使In-Ga類氧化物、In-Zn類氧化物、In-M-Zn類氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)等金屬氧化物包含上述元素而提高導電性的材料。再者，因為這種金屬氧化物不容易使氧透過，所以使用包含這種材料的佈線141、佈線142等覆蓋設置在阻擋層120中的開口，可以抑制當對後面說明的絕緣層125進行加熱處理時被釋放的氧擴散到阻擋層120的下方。其結果，可以增大從絕緣層125被釋放而可能供應到第二電晶體100的半導體層的氧量。
另外，如圖4A所示，也可以設置與佈線141、佈線142同時形成且與它們同時被蝕刻的佈線141a、佈線141b。佈線141a、佈線141b與佈線131、佈線133等連接。
此外，佈線142也可以與其他佈線連接，而不與佈線134連接。作為一個例子，如圖4B所示，佈線142也可以連接到與電極103a及電極103b同時形成且與它們同時被蝕刻的佈線103c。
[第二絕緣層]
以覆蓋阻擋層120、佈線141、佈線142等的方式設置有絕緣層125。在此，包括絕緣層125的區域相當於上述疊層結構中的第二絕緣層22。
較佳的是，絕緣層125的頂面藉由上述平坦 化處理被平坦化。
作為絕緣層125，較佳為使用藉由加熱使一部分氧脫離的氧化物材料。
作為藉由加熱使氧脫離的氧化物材料，較佳為使用包含比滿足化學計量組成的氧多的氧的氧化物。在包含比滿足化學計量組成的氧多的氧的氧化物膜中，藉由加熱使一部分氧脫離。包含比滿足化學計量組成的氧多的氧的氧化物膜是在熱脫附譜(TDS：Thermal Desorption Spectroscopy)分析中，換成為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上的氧化物膜。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
例如，作為這種材料，較佳為使用包含氧化矽或氧氮化矽的材料。另外，也可以使用金屬氧化物。注意，在本說明書中，“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。
[第二層]
在絕緣層125的上部，設置有第二電晶體100。包括第二電晶體100的結構相當於上述疊層結構中的第二層12。
第二電晶體100包括：接觸於絕緣層125的頂面的第一氧化物層101a；接觸於第一氧化物層101a的 頂面的半導體層102；接觸於半導體層102的頂面且在重疊於半導體層102的區域彼此分開的電極103a及電極103b；接觸於半導體層102的頂面的第二氧化物層101b；第二氧化物層101b上的閘極絕緣層104；以及隔著閘極絕緣層104及第二氧化物層101b重疊於半導體層102的閘極電極105。另外，以覆蓋第二電晶體100的方式設置有絕緣層107、絕緣層108及絕緣層126。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體層102(及/或第一氧化物層101a)等半導體層的表面、側面、頂面及/或下面的至少一部分(或全部)。
另外，電極103a(及/或電極103b)的至少一部分(或全部)與半導體層102(及/或第一氧化物層101a)等半導體層的表面、側面、上面及/或下面的至少一部分(或全部)接觸。此外，電極103a(及/或電極103b)的至少一部分(或全部)與半導體層102(及/或第一氧化物層101a)等半導體層的至少一部分(或全部)接觸。
另外，電極103a(及/或電極103b)的至少一部分(或全部)與半導體層102(及/或第一氧化物層101a)等半導體層的表面、側面、上面及/或下面的至少一部分(或全部)電連接。此外，電極103a(及/或電極103b)的至少一部分(或全部)與半導體層102(及/或第一氧化物層101a)等半導體層的至少一部分(或全部) 電連接。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體層102(及/或第一氧化物層101a)等半導體層的表面、側面、上面及/或下面的至少一部分(或全部)的附近。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體層102(及/或第一氧化物層101a)等半導體層的至少一部分(或全部)的附近。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體層102(及/或第一氧化物層101a)等半導體層的表面、側面、上面及/或下面的至少一部分(或全部)的橫方向上。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體層102(及/或第一氧化物層101a)等半導體層的至少一部分(或全部)的橫方向上。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體層102(及/或第一氧化物層101a)等半導體層的表面、側面、上面及/或下面的至少一部分(或全部)的斜上方。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體層102(及/或第一氧化物層101a)等半導體層的至少一部分(或全部)的斜上方。
另外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體層102(及/或第一氧化物層 101a)等半導體層的表面、側面、上面及/或下面的至少一部分(或全部)的上方。此外，電極103a(及/或電極103b)的至少一部分(或全部)設置在半導體層102(及/或第一氧化物層101a)等的半導體層的至少一部分(或全部)的上方。
半導體層102也可以在通道形成區域中包含矽類半導體等半導體。尤其是，半導體層102較佳為包含能帶間隙比矽寬的半導體。較佳的是，半導體層102包含氧化物半導體。藉由使用能帶間隙比矽寬且載子密度小的半導體材料，可以降低電晶體的關閉狀態(off-state)時的電流，所以是較佳的。
例如，較佳的是，上述氧化物半導體至少包含銦(In)或鋅(Zn)。更佳的是，氧化物半導體包含以In-M-Zn類氧化物(M是Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)表示的氧化物。
尤其是，作為半導體層，較佳為使用如下氧化物半導體膜：具有多個結晶部，該結晶部的c軸朝向垂直於半導體層的被形成面或半導體層的頂面的方向，並且在相鄰的結晶部間不具有晶界。
藉由作為半導體層使用上述材料，可以實現電特性的變動被抑制的可靠性高的電晶體。
注意，在後面的實施方式中詳細地說明能夠適用於半導體層的氧化物半導體的較佳的方式及其形成方法。
較佳的是，本發明的一個方式的半導體裝置在氧化物半導體層與重疊於該氧化物半導體層的絕緣層之間包括作為構成元素包含構成氧化物半導體層的金屬元素中的至少一種金屬元素的氧化物層。由此，可以抑制氧化物半導體層與重疊於該氧化物半導體層的絕緣層之間的介面形成陷阱能階。
就是說，在本發明的一個方式中，較佳的是，氧化物半導體層中的通道形成區域的至少頂面及底面接觸於被用作防止形成與氧化物半導體層之間的介面態的障壁膜的氧化物層。藉由採用這種結構，可以抑制在氧化物半導體層中及與氧化物半導體層之間的介面生成成為載子的生成要因的氧缺陷並抑制雜質混入，所以可以使氧化物半導體層高純度本質化。高純度本質化是指使氧化物半導體層本質化或實質上本質化。因此，可以抑制包括該氧化物半導體層的電晶體的電特性變動，可以提供一種可靠性高的半導體裝置。
注意，在本說明書等中，實質上本質是指氧化物半導體層的載子密度低於1×1017/cm3、低於1×1015/cm3或低於1×1013/cm3的狀態。藉由使氧化物半導體層高純度本質化，可以對電晶體賦予穩定的電特性。
第一氧化物層101a設置在絕緣層125與半導體層102之間。
第二氧化物層101b設置在半導體層102與閘極絕緣層104之間。更明確而言，第二氧化物層101b以 其頂面與閘極絕緣層104的底面接觸且其底面與第一電極103a及第二電極103b的頂面接觸的方式設置。
第一氧化物層101a及第二氧化物層101b都包含含有與半導體層102相同的金屬元素中的一種以上的氧化物。
注意，有時半導體層102與第一氧化物層101a的邊界或半導體層102與第二氧化物層101b的邊界不明確。
例如，作為第一氧化物層101a及第二氧化物層101b，使用如下材料：包含In或Ga，典型為In-Ga類氧化物、In-Zn類氧化物、In-M-Zn類氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，並且其導帶底能量比半導體層102更近於真空能階。典型的是，第一氧化物層101a或第二氧化物層101b的導帶底的能量與半導體層102的導帶底的能量的差異較佳為0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
藉由將用作穩定劑的Ga的含量比半導體層102多的氧化物用於以夾著半導體層102的方式設置的第一氧化物層101a及第二氧化物層101b，可以抑制氧從半導體層102被釋放。
作為半導體層102，例如當使用原子個數比為In：Ga：Zn=1：1：1或3：1：2的In-Ga-Zn類氧化物時，作為第一氧化物層101a或第二氧化物層101b，例如可以使用原 子個數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4、1：6：8、1：6：10或1：9：6等的In-Ga-Zn類氧化物。此外，半導體層102、第一氧化物層101a及第二氧化物層101b的原子個數比分別包括上述原子個數比的±20%的變動的誤差。此外，第一氧化物層101a及第二氧化物層101b既可以使用相同的組成的材料形成，又可以使用不同的組成的材料形成。
此外，當作為半導體層102使用In-M-Zn類氧化物時，作為用來形成成為半導體層102的半導體膜的靶材，當將該靶材所包含的金屬元素的原子個數比設定為In：M：Zn=x1：y1：z1時，較佳為使用如下原子個數比的氧化物：x1/y1的值為1/3以上且6以下，較佳為1以上且6以下，z1/y1的值為1/3以上且6以下，較佳為1以上且6以下。另外，藉由將z1/y1設定為6以下，可以使後面所述的CAAC-OS膜容易形成。作為靶材的金屬元素的原子個數比的典型例子，可以舉出In：M：Zn=1：1：1、3：1：2等。
此外，當作為第一氧化物層101a、第二氧化物層101b使用In-M-Zn類氧化物時，作為用來形成成為第一氧化物層101a、第二氧化物層101b的氧化物膜的靶材，當將該靶材所包含的金屬元素的原子個數比設定為In：M：Zn=x2：y2：z2時，較佳為使用如下原子個數比的氧化物：x2/y2<x1/y1，z2/y2的值為1/3以上且6以下，較佳為1以上且6以下。另外，藉由將z2/y2設定為6以下，可以使後面所述的CAAC-OS膜容易形成。作為靶材的金屬元 素的原子個數比的典型例子，可以舉出In：M：Zn=1：3：4、1：3：6、1：3：8等。
另外，藉由將導帶底能量比半導體層102離真空能階近的材料用於第一氧化物層101a及第二氧化物層101b，主要在半導體層102中形成通道，半導體層102成為主要的電流路徑。如上所述，藉由將形成有通道的半導體層102夾在包含相同的金屬元素的第一氧化物層101a與第二氧化物層101b之間，介面態的生成得到抑制，而電晶體的電特性的可靠性得到提高。
注意，不侷限於上述記載，可以根據所需的電晶體的半導體特性及電特性(場效移動率、臨界電壓等)使用具有適當的組成的材料。另外，較佳的是，適當地設定半導體層102、第一氧化物層101a、第二氧化物層101b的載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子個數比、原子間距離、密度等，以得到所需的電晶體的半導體特性。
在此，在第一氧化物層101a與半導體層102之間有時存在第一氧化物層101a和半導體層102的混合區域。另外，在半導體層102與第二氧化物層101b之間有時存在半導體層102和第二氧化物層101b的混合區域。混合區域的介面態密度低。因此，在第一氧化物層101a、半導體層102及第二氧化物層101b的疊層體具有各層之間的介面附近的能量連續地變化(也稱為連接結合)的能帶結構。
在此，對能帶結構進行說明。為了容易理解，關於能帶結構，示出絕緣層125、第一氧化物層101a、半導體層102、第二氧化物層101b及閘極絕緣層104的導帶底端的能量(Ec)。
如圖30A、圖30B所示，在第一氧化物層101a、半導體層102、第二氧化物層101b中，導帶底端的能量連續地變化。這從由於第一氧化物層101a、半導體層102、第二氧化物層101b的構成元素相同，氧容易互相擴散上，也可以得到理解。由此可以說，雖然第一氧化物層101a、半導體層102、第二氧化物層101b是組成互不相同的疊層體，但是在物性上是連續的。
主要成分相同而層疊的氧化物膜不是簡單地將各層層疊，而以形成連續結合(在此，尤其是指各層之間的導帶底的能量連續地變化的U字形井結構)的方式形成。換言之，以在各層的介面之間不存在會形成捕獲中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入被層疊的多層膜的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
注意，圖30A示出第一氧化物層101a的Ec與第二氧化物層101b的Ec相同的情況，但是也可以相互不同。例如，當第二氧化物層101b的Ec具有比第一氧化物層101a的Ec高的能量時，能帶結構的一部分表示為圖30B所示的能帶結構。
從圖30A和圖30B可知，半導體層102成為 井(well)，在電晶體100的半導體層102中形成通道。另外，由於在第一氧化物層101a、半導體層102及第二氧化物層101b中導帶底端的能量連續地變化，因此也可以說氧化物疊層中的能量具有U字形井(U-shaped Well)。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，雖然在第一氧化物層101a與氧化矽膜等絕緣膜之間以及第二氧化物層101b與氧化矽膜等絕緣膜之間的介面附近有可能形成起因於雜質或缺陷的陷阱能階，但是藉由設置第一氧化物層101a及第二氧化物層101b，可以使半導體層102和該陷阱能階相隔。注意，當第一氧化物層101a的Ec與半導體層102的Ec之間或第二氧化物層101b的Ec與半導體層102的Ec之間的能量差小時，有時半導體層102的電子越過該能量差到達陷阱能階。當用作負電荷的電子被陷阱能階俘獲時，使得電晶體的臨界電壓向正方向漂移。
因此，為了降低電晶體的臨界電壓的變動，需要使第一氧化物層101a的Ec與半導體層102的Ec之間及第二氧化物層101b的Ec與半導體層102的Ec之間產生能量差。該能量差都較佳為0.1eV以上，更佳為0.15eV以上。
另外，較佳的是，第一氧化物層101a、半導體層102及第二氧化物層101b包含結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。
另外，在圖30B所示的能帶結構中，也可以在半導體層102與閘極絕緣層104之間設置In-Ga氧化物(例如，原子數比為In：Ga=7：93)而不設置第二氧化物層101b。
作為半導體層102，使用電子親和力比第一氧化物層101a及第二氧化物層101b大的氧化物。例如，作為半導體層102，使用電子親和力比第一氧化物層101a及第二氧化物層101b大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是指真空能階與導帶底端的能量之間的差異。
在此，半導體層102的厚度至少比第一氧化物層101a厚是較佳的。半導體層102越厚，可以越提高電晶體的通態電流。另外，第一氧化物層101a只要具有抑制生成與半導體層102之間的介面態的效果的程度的厚度即可。例如，可以將半導體層102的厚度設定為大於第一氧化物層101a的厚度，較佳為第一氧化物層101a的厚度的2倍以上，更佳為4倍以上，進一步較佳為6倍以上。注意，在不需要提高電晶體的通態電流的情況下不侷限於此，也可以將第一氧化物層101a的厚度設定為半導體層102的厚度以上。
另外，與第一氧化物層101a同樣，第二氧化物層101b也只要具有抑制生成與半導體層102之間的介面態的效果不被失去的程度的厚度即可。例如，可以將第 二氧化物層101b的厚度設定為與第一氧化物層101a同等或其以下的厚度。在第二氧化物層101b厚時，有可能來自閘極電極105的電場不容易施加到半導體層102，所以第二氧化物層101b較佳為薄。例如，使第二氧化物層101b的厚度比半導體層102的厚度薄。另外，不侷限於此，考慮閘極絕緣層104的耐壓，根據驅動電晶體的電壓適當地設定第二氧化物層101b的厚度即可。
這裡，例如在半導體層102接觸於其構成要素與半導體層102不同的絕緣層(例如，包含氧化矽膜的絕緣層等)的情況下，在兩層之間的介面會形成介面態，該介面態有可能形成通道。在此情況下，有可能出現具有不同臨界電壓的第二電晶體，而使電晶體的外觀上的臨界電壓發生變動。然而，由於在本結構的電晶體中第一氧化物層101a包含一種以上的構成半導體層102的金屬元素，因此在第一氧化物層101a與半導體層102之間的介面不容易形成介面態。因而，藉由設置第一氧化物層101a，可以降低電晶體的臨界電壓等電特性的不均勻或變動。
另外，當在閘極絕緣層104與半導體層102之間的介面形成通道時，有時在該介面產生介面散射而使電晶體的場效移動率下降。然而，由於在本結構的電晶體中第二氧化物層101b包含一種以上的構成半導體層102的金屬元素，因此在半導體層102與第二氧化物層101b之間的介面不容易產生載子散射，而可以提高電晶體的場 效移動率。
電極103a和電極103b中的一個用作源極電極，另一個用作汲極電極。
電極103a藉由設置在絕緣層125及阻擋層120中的開口與佈線131電連接。另外，電極103b藉由同樣的開口與佈線133電連接。
另外，雖然圖2B示出電極103a與佈線131接觸且電極103b與佈線133接觸的結構，但是圖3B所示，也可以採用藉由埋入在絕緣層125及阻擋層120中的插頭165和插頭166將它們電連接的結構。
電極103a及電極103b使用選自鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭和鎢中的金屬或以這些元素為主要成分的合金以單層結構或疊層結構形成。例如，可以舉出包含矽的鋁膜的單層結構、在鈦膜上層疊鋁膜的兩層結構、在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構、依次層疊鈦膜或氮化鈦膜、鋁膜或銅膜以及鈦膜或氮化鈦膜的三層結構、以及依次層疊鉬膜或氮化鉬膜、鋁膜或銅膜以及鉬膜或氮化鉬膜的三層結構等。另外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。
作為閘極絕緣層104，例如使用氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鎵、Ga-Zn類金屬氧化物、氮化矽等即可，並以單層或疊層的結構設置。
此外，作為閘極絕緣層104也可以使用矽酸鉿(HfSiOx)、添加有氮的矽酸鉿(HfSixOyNz)、添加有氮的鋁酸鉿(HfAlxOyNz)、氧化釔等high-k材料。
另外，與絕緣層125同樣，作為閘極絕緣層104較佳為使用包含比滿足化學計量組成的氧多的氧的氧化物絕緣膜。
此外，藉由將特定的材料用於閘極絕緣層，在特定的條件下閘極絕緣層俘獲電子，由此可以增大臨界電壓。例如，如氧化矽及氧化鉿的疊層膜那樣，作為閘極絕緣層的一部分使用氧化鉿、氧化鋁、氧化鉭等電子俘獲能階多的材料，在更高溫度(比半導體裝置的使用溫度或保管溫度高的溫度、或者125℃以上且450℃以下，典型的是150℃以上且300℃以下)下，將閘極電極的電位保持為高於源極電極或汲極電極的電位的狀態1秒以上，典型的是1分鐘以上，電子從半導體層向閘極電極移動，其一部分被電子俘獲能階俘獲。
像這樣，使電子俘獲能階俘獲所需要的電子的電晶體的臨界電壓向正一側漂移。藉由控制閘極電極的電壓可以控制電子的俘獲量，由此可以控制臨界電壓。另外，俘獲電子的處理在電晶體的製造過程中進行即可。
例如，在形成與電晶體的源極電極或汲極電極連接的佈線金屬之後、前製程(晶圓處理)結束之後、晶圓切割製程之後或者封裝之後等發貨之前的任一個步驟進行俘獲電子的處理即可。不管在上述哪一種情況下，都 在該處理之後不將電晶體放置在125℃以上的溫度下1小時以上是較佳的。
閘極電極105例如可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬、以上述金屬為成分的合金或組合上述金屬元素的合金等而形成。另外，也可以使用選自錳、鋯中的一個或多個的金屬。此外，也可以使用以摻雜磷等雜質元素的多晶矽為代表的半導體、鎳矽化物等矽化物。此外，閘極電極105可以具有單層結構或雙層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的雙層結構、在氮化鈦膜上層疊鈦膜的雙層結構、在氮化鈦膜上層疊鎢膜的雙層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的雙層結構以及依次層疊鈦膜、該鈦膜上的鋁膜和其上的鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種的合金膜或氮化膜。
另外，閘極電極105也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加氧化矽的銦錫氧化物等透光導電材料。此外，也可以採用上述透光導電材料與上述金屬的疊層結構。
另外，可以在閘極電極105和閘極絕緣層104之間設置In-Ga-Zn類氧氮化物半導體膜、In-Sn類氧氮化物半導體膜、In-Ga類氧氮化物半導體膜、In-Zn類氧氮化 物半導體膜、Sn類氧氮化物半導體膜、In類氧氮化物半導體膜、金屬氮化膜(InN、ZnN等)等。由於上述膜具有5eV以上，較佳為5.5eV以上的功函數，且該值比氧化物半導體的電子親和力大，所以可以使使用氧化物半導體的電晶體的臨界電壓向正方向漂移，從而可以實現所謂常閉特性的切換元件。例如，在使用In-Ga-Zn類氧氮化物半導體膜的情況下，使用氮濃度至少高於半導體層102，具體為7at.%以上的In-Ga-Zn類氧氮化物半導體膜。
與阻擋層120同樣，作為絕緣層107較佳為使用水或氫不容易擴散的材料。另外，尤其是，作為絕緣層107較佳為使用不容易使氧透過的材料。
藉由由包含不容易使氧透過的材料的絕緣層107覆蓋半導體層102，可以抑制氧從半導體層102釋放到絕緣層107的上方。再者，可以使從絕緣層125脫離的氧封閉在絕緣層107的下側，所以可以增大可能供應到半導體層102的氧量。
另外，藉由不容易使水或氫透過的絕緣層107，可以抑制從外部混入對氧化物半導體來說是雜質的水或氫，而第二電晶體100的電特性變動得到抑制，因此可以實現可靠性高的電晶體。
另外，也可以在絕緣層107的下側設置與絕緣層125同樣的藉由加熱使氧脫離的絕緣層，藉由閘極絕緣層104從半導體層102的上側也供應氧。
在此，示出可以應用於第二電晶體100的電 晶體的其他結構例子。圖5A是以下所例示的電晶體的頂面示意圖，圖5B、圖5C分別是沿著圖5A中的切斷線A1-A2、B1-B2切斷時的剖面示意圖。另外，圖5B相當於電晶體的通道長度方向上的剖面，圖5C相當於電晶體的通道寬度方向上的剖面。
圖5A至圖5C示出：與圖2B所示的第二電晶體100不同，閘極絕緣層104及第二氧化物層101b以其頂面形狀與閘極電極105的頂面形狀大致一致的方式使用同一光罩被加工的例子。
注意，在本說明書等中，“頂面形狀大致一致”是指層疊的層與層之間至少輪廓的一部分彼此重疊。例如，包括上層與下層由同一遮罩圖案或其一部分相同的遮罩圖案加工而成的情況。但是，有時“頂面形狀大致一致”還包括如下情況：嚴格地說輪廓不重疊，上層位於下層的內側或上層位於下層的外側。
另外，如圖5C所示，藉由在電晶體的通道寬度方向上的剖面中閘極電極105與半導體層102的頂面及側面對置，不但在半導體層102的頂面附近，而且在側面附近也形成通道，增大實效的通道寬度，可以增高開啟狀態下的電流(通態電流)。尤其是，在半導體層102的寬度極小(例如，50nm以下，較佳為30nm以下，更佳為20nm以下)的情況下，形成通道的區域擴散到半導體層102的內部；因此，越進行微型化，越有助於通態電流。
圖6A和圖6B所示的電晶體與圖3A至圖3C 所例示的電晶體之間的不同之處主要在於：在圖6A和圖6B所示的電晶體中，第二氧化物層101b接觸於電極103a及電極103b的下面。
藉由採用這種結構，當形成構成第一氧化物層101a、半導體層102及第二氧化物層101b的各膜時，不接觸於大氣且連續地進行成膜，所以可以降低各介面缺陷。
另外’雖然上面說明以與半導體層102接觸的方式設置第一氧化物層101a及第二氧化物層101b的結構，但是也可以採用不設置第一氧化物層101a和第二氧化物層101b中的一個或兩個的結構。
圖7A和圖7B示出不設置第一氧化物層101a和第二氧化物層101b的例子。另外，圖8A和圖8B示出設置第一氧化物層101a且不設置第二氧化物層101b的例子。此外，圖9A和圖9B示出設置第二氧化物層101b且不設置第一氧化物層101a的例子。
另外，雖然圖5A至圖9B所示的結構都示出閘極絕緣層104以其頂面形狀與閘極電極105的頂面形狀大致一致的方式被加工的情況，但是不侷限於此，閘極絕緣層104及閘極電極105也可以被加工，以便在從頂面一側來看時，至少在半導體層102、閘極絕緣層104與閘極電極105重疊的區域中閘極電極105位於閘極絕緣層104的內側。在具有第二氧化物層101b的情況下，也可以將第二氧化物層101b加工為具有與閘極電極105或閘極絕 緣層104不同的頂面形狀。圖10A和圖10B、圖11A和圖11B以及圖12A和圖12B示出此時的例子。
注意，例如，通道長度是指電晶體的俯視圖中的半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不成為唯一的值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不成為唯一的值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通 道寬度，所以不能忽略其影響。例如，在具有微型且立體的結構的電晶體中，有時形成在半導體的側面上的通道區域的比例大於形成在半導體的頂面上的通道區域的比例。在此情況下，實際上形成通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要預先知道半導體的形狀作為假定。因此，當半導體的形狀不清楚時，難以正確地測量實效的通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將作為半導體和閘極電極重疊的區域中的源極和汲極相對的部分的長度的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對其影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時成為與使用實效的通道寬度進行計算時不同的值。
以上是第二電晶體100的說明。
在圖2B等中覆蓋第二電晶體100的絕緣層126用作覆蓋其下層的凹凸形狀的平坦化層。另外，絕緣層108也可以具有形成絕緣層126時的保護膜的功能。如果不需要，則可以不設置絕緣層108。
在絕緣層107、絕緣層108及絕緣層126中，埋入有與電極103a電連接的插頭163、與閘極電極105電連接的插頭164等。
在絕緣層126的上部設置有與插頭163電連接的佈線151、與插頭164電連接的佈線152等。
在此，在圖2B中，佈線151相當於圖2A所示的佈線BL。同樣地，佈線152相當於佈線WL，佈線134相當於佈線CL，佈線132相當於佈線BG。另外，包括第一電晶體110的閘極電極115、用作電容器130的第一電極的佈線133及第二電晶體100的電極103b的節點相當於圖2A所示的節點FN。
因為本發明的一個方式的半導體裝置包括第一電晶體110以及位於第一電晶體的上方的第二電晶體100，所以藉由層疊它們可以縮小元件所占的面積。再者，藉由設置在第一電晶體110與第二電晶體100之間的阻擋層120，可以抑制存在於其下層的水或氫等雜質擴散到第二電晶體100一側。並且，隔著該阻擋層120設置其一部分用作第一電極的佈線133及其一部分用作第二電極的佈線142來形成電容器130，因此可以容易製造電容器 130而不另行追加用來製造電容器130的製程。
另外，如圖3C所示，也可以在包含氫的絕緣層122上設置包含與阻擋層120同樣的材料的絕緣層140的結構。藉由採用這種結構，可以有效地抑制殘留在包含氫的絕緣層122中的水或氫擴散到上方。此時，較佳的是，在形成絕緣層140之前以及在形成絕緣層140之後且形成阻擋層120之前一共進行用來去除水或氫的加熱處理2次以上。
以上是結構例子1的說明。
[結構例子2]
下面，參照圖式對其結構的一部分與上述結構例子1不同的結構例子進行說明。另外，以下有時省略與上述重複的部分的說明。
圖13示出可以實現圖2A所示的電路的半導體裝置的剖面結構的一個例子。
圖13所示的半導體裝置包括第一電晶體110、第二電晶體100及電容器130。第二電晶體100設置在第一電晶體110的上方，在第一電晶體110與第二電晶體100之間設置有阻擋層120。
圖13所示的半導體裝置與圖2B所例示的半導體裝置之間的不同之處主要在於：電容器130及其附近的結構不同。明確而言，佈線134用作電容器130的一對電極的一個電極代替佈線133。另外，電極103b藉由設置在絕緣層125中的開口與佈線133及佈線142電連接。 佈線134和佈線142具有彼此重疊的區域，這裡形成有電容器130。
就是說，圖2B所例示的結構與圖13所示的結構之間的不同之處主要在於：在圖2B所例示的結構中，電容器130的一對電極的配置在阻擋層120的下側(第一電晶體110一側)的佈線(佈線133)構成節點FN的一部分，而在圖13所示的結構中，配置在阻擋層120的上側(第二電晶體100一側)的佈線(佈線142)構成節點FN的一部分。
另外，如圖14A所示，也可以設置與佈線141、佈線142同時形成且同時被蝕刻的佈線141a、佈線141b。佈線141a、佈線141b與佈線131、佈線133等連接。
另外，如圖14B所示，也可以作為第二電晶體100的第二閘極電極使用佈線132。此外，如圖14B所示，也可以採用電極103b與佈線134連接而不與佈線142連接的結構。
另外，雖然圖13示出電極103a與佈線131接觸，電極103b與佈線133接觸且電極103b與佈線142接觸的結構，但是圖15A所示，也可以採用藉由埋入在絕緣層125及阻擋層120中的插頭165、插頭166和插頭167等將它們電連接的結構。
因為本發明的一個方式的半導體裝置包括第一電晶體110以及位於第一電晶體的上方的第二電晶體 100，所以藉由層疊它們可以縮小元件所占的面積。再者，藉由設置在第一電晶體110與第二電晶體100之間的阻擋層120，可以抑制存在於其下層的水或氫等雜質擴散到第二電晶體100一側。並且，隔著該阻擋層120設置其一部分用作第一電極的佈線134及其一部分用作第二電極的佈線142來形成電容器130，因此可以容易製造電容器130而不另行追加用來製造電容器130的製程。
另外，如圖15B所示，也可以在包含氫的絕緣層122上設置包含與阻擋層120同樣的材料的絕緣層140的結構。藉由採用這種結構，可以有效地抑制殘留在包含氫的絕緣層122中的水或氫擴散到上方。此時，較佳的是，在形成絕緣層140之前以及在形成絕緣層140之後且形成阻擋層120之前一共進行用來去除水或氫的加熱處理2次以上。
圖16示出其結構的一部分與圖13不同的半導體裝置的剖面示意圖。在圖16所示的半導體裝置中，佈線142的一部分藉由設置在阻擋層120中的開口與佈線133電連接。另外，第二電晶體100的電極103b藉由設置在重疊於佈線133的區域中的絕緣層125中的開口與佈線142電連接。就是說，在與設置在絕緣層125中的一個開口重疊的區域中，電極103b、佈線142與佈線133彼此電連接。藉由採用這種結構，可以減少形成在絕緣層125中的開口的個數，可以進一步縮小半導體裝置所占的面積。
以上是結構例子2的說明。
[結構例子3]
下面，參照圖式對其結構的一部分與上述結構例子1及結構例子2不同的半導體裝置的結構例子進行說明。另外，以下有時省略與上述重複的部分的說明。
圖17A是本發明的一個方式的半導體裝置的電路圖的一個例子。圖17A所示的半導體裝置與圖2A所示的半導體裝置之間的不同之處在於：在圖17A所示的半導體裝置中，第二電晶體100的第二閘極與佈線CL電連接而不與佈線BG電連接。
圖17B示出可以實現圖17A所示的電路的半導體裝置的剖面結構的一個例子。
圖17B所示的半導體裝置包括第一電晶體110、第二電晶體100及電容器130。第二電晶體100設置在第一電晶體110的上方，在第一電晶體110與第二電晶體100之間設置有阻擋層120。
圖17B所示的半導體裝置與圖2B所例示的半導體裝置之間的不同之處主要在於：電容器130及其附近的結構不同。明確而言，圖17B所示的半導體裝置不包括佈線142及佈線134等。另外，佈線133和佈線141具有彼此重疊的區域，這裡形成有電容器130。在佈線133與後面說明的佈線141重疊的區域中，阻擋層120還用作電容器130的介電層。
就是說，電容器130與第二電晶體100重疊 且設置在其下方。明確而言，以夾持阻擋層120的方式設置至少與第二電晶體100的半導體層102的通道形成區域重疊且用作電容器130的第一電極的佈線133及用作電容器130的第二電極的佈線141，由此構成電容器130。如此，藉由使電容器130與第二電晶體100重疊，可以有效地縮小半導體裝置所占的面積。
在此，在圖17B中，佈線151相當於圖17A所示的佈線BL。同樣地，佈線152相當於佈線WL，佈線132相當於佈線CL。另外，包括第一電晶體110的閘極電極115、用作電容器130的第一電極的佈線133及第二電晶體100的電極103b的節點相當於圖17A所示的節點FN。
因為本發明的一個方式的半導體裝置包括第一電晶體110以及位於第一電晶體的上方的第二電晶體100，所以藉由層疊它們可以縮小元件所占的面積。再者，藉由設置在第一電晶體110與第二電晶體100之間的阻擋層120，可以抑制存在於其下層的水或氫等雜質擴散到第二電晶體100一側。並且，隔著該阻擋層120設置其一部分用作第一電極的佈線133及其一部分用作第二電極的佈線141來形成電容器130，因此可以容易製造電容器130而不另行追加用來製造電容器130的製程。
另外，如圖18所示，也可以設置與佈線141同時形成且同時被蝕刻的佈線141a、佈線141b。佈線141a、佈線141b與佈線131、佈線133等連接。
另外，雖然圖17B示出電極103a與佈線131接觸且電極103b與佈線133接觸的結構，但是圖19A所示，也可以採用藉由埋入在絕緣層125及阻擋層120中的插頭165和插頭166等將它們電連接的結構。
另外，如圖19B所示，也可以在包含氫的絕緣層122上設置包含與阻擋層120同樣的材料的絕緣層140的結構。藉由採用這種結構，可以有效地抑制殘留在包含氫的絕緣層122中的水或氫擴散到上方。此時，較佳的是，在形成絕緣層140之前以及在形成絕緣層140之後且形成阻擋層120之前一共進行用來去除水或氫的加熱處理2次以上。
圖20A示出其結構的一部分與圖17A不同的半導體裝置的電路圖。
圖20A所示的半導體裝置與圖17A所示的半導體裝置之間的不同之處主要在於：圖20A所示的半導體裝置還包括第三電晶體180、包括佈線BL1和佈線BL2代替佈線BL以及包括佈線WL1和佈線WL2代替佈線WL。
在第三電晶體180中，閘極與佈線WL2電連接，源極和汲極中的一個與第一電晶體110的源極和汲極中的另一個電連接，源極和汲極中的另一個與佈線BL2電連接。在第二電晶體100中，閘極與佈線WL1電連接而不與佈線WL電連接，源極和汲極中的另一個與佈線BL1電連接而不與佈線BL電連接。
圖20B示出可以應用於圖20A的電路的半導體裝置的剖面示意圖。在圖20B中，第三電晶體180可以採用與第一電晶體110同樣的結構。另外，圖20B所示的結構與圖17B所示的結構之間的不同之處在於：在圖20B所示的結構中，第二電晶體100的電極103a不與佈線131電連接。
在圖20B所示的半導體裝置中，佈線152相當於佈線WL1，佈線151相當於佈線BL1，佈線131相當於佈線BL2。另外，第三電晶體180的閘極電極或與該閘極電極電連接的佈線(未圖示)相當於佈線WL2。
藉由採用這種結構，當將佈線141的一部分用作第二電晶體100的第二閘極來對佈線141施加用來控制第二電晶體100的臨界電壓的電位時，可以抑制施加到佈線141的電位影響到用來讀出資訊的佈線BL2的電位。
以上是結構例子3的說明。
[製造方法例子1]
以下，參照圖21A至圖23B說明上述結構例子1所示的半導體裝置的製造方法的一個例子。
首先，準備半導體基板111。作為半導體基板111，例如可以使用單晶矽基板(包括p型半導體基板或n型半導體基板)、以碳化矽或氮化鎵為材料的化合物半導體基板等。另外，作為半導體基板111，也可以使用SOI基板。以下，對作為半導體基板111使用單晶矽的情況進 行說明。
接著，在半導體基板111中形成元件分離層(未圖示)。元件分離層可以利用LOCOS(Local Oxidation of Silicon：矽局部氧化)法或STI(Shallow Trench Isolation：淺溝槽隔離)法等形成。
當在同一基板上形成p型電晶體和n型電晶體時，也可以在半導體基板111的一部分形成n井或p井。例如，也可以對n型半導體基板111添加賦予p型導電性的硼等雜質元素形成p井，在同一基板上形成n型電晶體和p型電晶體。
接著，在半導體基板111上形成成為閘極絕緣層114的絕緣膜。例如，使半導體基板111的表面氧化，形成氧化矽膜。另外，也可以在藉由熱氧化法形成氧化矽之後進行氮化處理而使氧化矽膜的表面氮化，由此形成氧化矽膜和氧氮化矽膜的疊層結構。此外，也可以使用氧化矽、氧氮化矽、高介電常數物質(也稱為high-k材料)的鉭氧化物、氧化鉿、氧化鉿矽酸鹽、氧化鋯、氧化鋁、氧化鈦等金屬氧化物或氧化鑭等稀土氧化物等。
該絕緣膜也可以藉由濺射法、CVD(Chemical Vapor Deposition：化學氣相沉積)法(包括熱CVD法、MOCVD(Metal Organic CVD：有機金屬CVD)法、PECVD(Plasma Enhanced CVD：電漿CVD)法等)、MBE(Molecular Beam Epitaxy：分子束磊晶)法，ALD (Atomic Layer Deposition：原子層沉積)法或PLD(Pulsed Laser Deposition：脈衝雷射沉積)法等形成。
接著，形成成為閘極電極115的導電膜。作為導電膜，較佳為使用選自鉭、鎢、鈦、鉬、鉻、鈮等的金屬或以這些金屬為主要成分的合金材料或化合物材料。另外，還可以使用添加有磷等雜質的多晶矽。此外，還可以使用金屬氮化物膜和上述金屬膜的疊層結構。作為金屬氮化物，可以使用氮化鎢、氮化鉬或氮化鈦。藉由設置金屬氮化物膜，可以提高金屬膜的緊密性，從而能夠防止剝離。
導電膜也可以藉由濺射法、蒸鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)等形成。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
接著，藉由光微影法等在該導電膜上形成光阻遮罩，來去除該導電膜的不需要的部分。然後，去除光阻遮罩，由此可以形成閘極電極115。
在此，對被加工膜的加工方法進行說明。當對被加工膜進行微細加工時，可以使用各種微細加工技術。例如，也可以採用對藉由光微影法等形成的光阻遮罩進行縮小處理的方法。另外，也可以藉由光微影法等形成假圖案，在該假圖案處形成側壁之後去除假圖案，將殘留的側壁用作光阻遮罩，對被加工膜進行蝕刻。此外，為了實現高縱橫比，作為被加工膜的蝕刻較佳為利用各向異性 乾蝕刻。另外，也可以使用由無機膜或金屬膜構成的硬遮罩。
作為用來形成光阻遮罩的光，例如可以使用i線(波長365nm)、g線(波長436nm)、h線(波長405nm)或將這些光混合的光。此外，還可以使用紫外線、KrF雷射或ArF雷射等。此外，也可以利用液浸曝光技術進行曝光。作為用於曝光的光，也可以使用極紫外光(EUV：Extreme Ultra-Violet)或X射線。此外，代替用於曝光的光，也可以使用電子束。當使用極紫外光、X射線或電子束時，可以進行極其精細的加工，所以是較佳的。注意，在藉由掃描電子束等而進行曝光時，不需要光罩。
也可以在形成將成為光阻遮罩的光阻膜之前，形成具有提高被加工膜與光阻膜的密接性的功能的有機樹脂膜。可以利用旋塗法等以覆蓋其下層的步階而使其表面平坦化的方式形成該有機樹脂膜，而可以降低形成在該有機樹脂膜的上層的光阻遮罩的厚度的偏差。尤其是，在進行微細的加工時，作為該有機樹脂膜較佳為使用具有對用於曝光的光的反射防止膜的功能的材料。作為具有這種功能的有機樹脂膜，例如有BARC(Bottom Anti Reflection Coating：底部抗反射塗料)膜等。在去除光阻遮罩的同時或在去除光阻遮罩之後去除該有機樹脂膜即可。
在形成閘極電極115之後，也可以形成覆蓋 閘極電極115的側面的側壁。在形成比閘極電極115的厚度厚的絕緣膜之後，進行各向異性蝕刻，只殘留閘極電極115的側面部分的該絕緣膜，由此可以形成側壁。
在形成側壁的同時，成為閘極絕緣層114的絕緣膜也被蝕刻，由此在閘極電極115及側壁的下部形成閘極絕緣層114。另外，也可以在形成閘極電極115之後以閘極電極115或用來形成閘極電極115的光阻遮罩為蝕刻遮罩對該絕緣膜進行蝕刻，由此形成閘極絕緣層114。此外，也可以將絕緣膜用作閘極絕緣層114而不對該絕緣膜進行蝕刻。
接著，對半導體基板111的不設置閘極電極115(及側壁)的區域添加磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。此時的剖面示意圖相當於圖21A。
接著，在形成絕緣層121之後，進行用來使上述賦予導電性的元素活化的第一加熱處理。
絕緣層121例如可以利用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等，以疊層或單層設置。絕緣層121也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD 法。
可以在稀有氣體或氮氣體等惰性氣體氛圍下或者在減壓氛圍下，例如在400℃以上且低於基板的應變點進行第一加熱處理。
在此步驟形成第一電晶體110。
下面，形成絕緣層122及絕緣層123。
藉由除了能夠用於絕緣層121的材料之外使用包含氧和氫的氮化矽(SiNOH)形成絕緣層122，可以增大藉由加熱脫離的氫量，所以是較佳的。另外，作為絕緣層123，除了能夠用作絕緣層121的材料之外，較佳為使用使TEOS(Tetra-Ethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或一氧化二氮起反應而形成的步階覆蓋性良好的氧化矽。
絕緣層122及絕緣層123例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣層時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
接著，藉由CMP法等使絕緣層123的頂面平坦化。
然後，進行用來由從絕緣層122脫離的氫終結半導體層112中的懸空鍵的第二加熱處理。另外，藉由 第二加熱處理使各層所包含的水或氫脫離，可以減少水或氫的含有量。
可以在上述疊層結構的說明所例示的條件下進行第二加熱處理。
接著，在絕緣層121、絕緣層122及絕緣層123中形成到達低電阻層113a、低電阻層113b及閘極電極115等的開口。然後，以埋入開口的方式形成導電膜，以使絕緣層123的頂面露出的方式對該導電膜進行平坦化處理，由此形成插頭161或插頭162等。例如藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成導電膜。
接著，在絕緣層123上形成導電膜。然後，藉由與上述方法同樣的方法形成光阻遮罩，藉由蝕刻去除導電膜的不需要的部分。然後，去除光阻遮罩，由此可以形成佈線131、佈線132、佈線133及佈線134等。
接著，以覆蓋佈線131、佈線132、佈線133及佈線134等的方式形成絕緣膜，以使各佈線的頂面露出的方式進行平坦化處理，由此形成絕緣層124。此時的剖面示意圖相當於圖21B。
成為絕緣層124的絕緣膜可以藉由使用與絕緣層121等同樣的材料及方法形成。
在形成絕緣層124之後，較佳為進行第三加熱處理。藉由第三加熱處理，使各層所包含的水或氫脫離，由此可以降低水或氫的含量。即將形成後面說明的阻 擋層120之前進行第三加熱處理，徹底去除阻擋層120的下層所包含的氫或水，然後形成阻擋層120，由此可以抑制在後面的製程中水或氫擴散到阻擋層120的下層一側。
可以在上述疊層結構的說明所例示的條件下進行第三加熱處理。
接著，在絕緣層124、佈線131、佈線132、佈線133及佈線134等上形成阻擋層120(圖21C)。
阻擋層120例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
也可以在形成阻擋層120之後進行用來去除阻擋層120所包含的水或氫的加熱處理。
接著，藉由與上述方法同樣的方法在阻擋層120上形成光阻遮罩，藉由蝕刻去除阻擋層120的不需要的部分。然後，去除光阻遮罩，由此形成到達佈線132及佈線134等的開口。
接著，在阻擋層120上形成導電膜，然後藉由與上述同樣的方法形成光阻遮罩，藉由蝕刻去除導電膜的不需要的部分。然後，去除光阻遮罩，由此可以形成佈線141及佈線142等(圖21D)。
在此步驟形成電容器130。電容器130包括：其一部分用作第一電極的佈線133；其一部分用作第二電極的佈線142；以及夾在這些佈線之間的阻擋層120。
接著，形成絕緣層125。
絕緣層125例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣層時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
為了使絕緣層125含有過剩氧，例如，在氧氛圍下進行絕緣層125的形成即可。或者，可以對成膜後的絕緣層125引入氧而形成含有過剩氧的區域。或者，還可以組合上述兩種方法。
例如，對成膜之後的絕緣層125引入氧(至少包含氧自由基、氧原子、氧離子中的任一個)而形成包含過剩氧的區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
引入氧的處理可以使用含有氧的氣體進行。作為含有氧的氣體，可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。此外，在引入氧的處理中，也可以使含有氧的氣體包含稀有氣體。
另外，在形成絕緣層125之後，為了提高頂面的平坦性，也可以進行使用CMP法等的平坦化處理。
接著，依次形成成為第一氧化物層101a的氧化物膜和成為半導體層102的半導體膜。以不接觸於大氣的方式連續地形成該氧化物膜和半導體膜是較佳的。
較佳的是，在形成氧化物膜及半導體膜之後進行第四加熱處理。以250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度，在惰性氣體氛圍下，包含10ppm以上的氧化氣體的氛圍下或者減壓狀態下進行加熱處理，即可。另外，在惰性氣體氛圍下進行加熱處理之後，為了填補脫離的氧，也可以在包含10ppm以上的氧化氣體的氛圍下進行加熱處理。注意，加熱處理既可以在形成半導體膜之後立即進行，又可以在對半導體膜進行加工來形成島狀半導體層102之後進行。藉由加熱處理，氧從絕緣層125或氧化物膜供應到半導體膜，而可以減少半導體膜中的氧缺陷。
然後，藉由與上述方法同樣的方法在半導體膜上形成光阻遮罩，藉由蝕刻去除半導體膜和氧化物膜的不需要的部分。然後，去除光阻遮罩，由此形成島狀第一氧化物層101a和島狀半導體層102的疊層結構(圖22A)。
另外，如圖22A所示，當對氧化物膜及半導體膜進行蝕刻時，絕緣層125的一部分被蝕刻，而絕緣層125中的不被第一氧化物層101a及半導體層102覆蓋的區域有時薄膜化。因此，較佳的是，預先形成厚度較厚的絕緣層125，以便防止該蝕刻導致的絕緣層125的消 失。
接著，藉由與上述方法同樣的方法，在絕緣層125及阻擋層120中形成到達佈線131及佈線133等的開口。
接著，形成導電膜，藉由與上述方法同樣的方法在該導電膜上形成光阻遮罩，藉由蝕刻去除導電膜的不需要的部分。然後，去除光阻遮罩，由此可以形成電極103a及電極103b(圖22B)。
導電膜例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該導電膜時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
在此，當對導電膜進行蝕刻時，半導體層102和絕緣層125的上部的一部分被蝕刻，而半導體層102中的不與電極103a及電極103b重疊的部分有時薄膜化。因此，較佳為考慮到被蝕刻的深度而預先形成厚度較厚的成為半導體層102的半導體膜等。
接著，依次層疊氧化物膜、絕緣膜及導電膜。然後，藉由與上述方法同樣的方法在導電膜上形成光阻遮罩，去除導電膜的不需要的部分。然後，去除光阻遮罩，由此形成閘極電極105。接著，與此同樣，在閘極電極105及絕緣膜上形成光阻遮罩，藉由蝕刻去除絕緣膜及 氧化物膜的不需要的部分，去除光阻遮罩，由此可以同時形成閘極絕緣層104及第二氧化物層101b。
在此，如圖5B及圖5C等所示，當以其頂面形狀與閘極電極105的頂面形狀大致一致的方式形成閘極絕緣層104和第二氧化物層101b時，使用用來形成閘極電極105的光阻遮罩對絕緣膜及氧化物膜進行蝕刻。或者，在形成閘極電極105，去除光阻遮罩之後，以閘極電極105為硬遮罩對絕緣膜及氧化物膜進行蝕刻，即可。
在此步驟形成第二電晶體100。
接著，形成絕緣層107(圖22C)。絕緣層107例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成該絕緣層時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
較佳的是，在形成絕緣層107之後進行第五加熱處理。藉由加熱處理，可以將氧從絕緣層125等供應到半導體層102，而降低半導體層102中的氧缺陷。另外，此時，從絕緣層125脫離的氧被阻擋層120及絕緣層107阻擋，不擴散到阻擋層120的下層及絕緣層107的上層，所以可以有效地封閉該氧。因此，可以增大可能供應到半導體層102的氧量，而可以有效地降低半導體層102中的氧缺陷。
接著，依次形成絕緣層108及絕緣層126(圖23A)。絕緣層108及絕緣層126例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法、較佳為藉由電漿CVD法形成絕緣層107時，可以提高覆蓋性，所以是較佳的。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。另外，當作為絕緣層126使用有機樹脂等有機絕緣材料時，可以利用旋塗法等塗佈法形成絕緣層126。另外，在形成絕緣層126之後對其頂面進行平坦化處理是較佳的。
接著，藉由與上述方法同樣的方法，在絕緣層126、絕緣層108及絕緣層107中形成到達電極103a的插頭163、到達閘極電極105的插頭164等。
接著，在絕緣層126上形成導電膜。然後，藉由與上述方法同樣的方法形成光阻遮罩，藉由蝕刻去除導電膜的不需要的部分。然後，去除光阻遮罩，由此可以形成佈線151、佈線152等(圖23B)。
藉由上述製程，可以製造本發明的一個方式的半導體裝置。
[製造方法例子2]
以下，參照圖24A至圖26B說明上述結構例子2所示的半導體裝置的製造方法的一個例子。另外，有時省略 與上述製造方法例子1重複的部分。
首先，在半導體基板111中形成元件分離層。然後，藉由與上述方法同樣的方法形成半導體層112、閘極絕緣層114、閘極電極115(圖24A)。
接著，藉由在形成絕緣層121之後進行用來活化的第一加熱處理，形成低電阻層113a、低電阻層113b，由此形成第一電晶體110。
接著，形成絕緣層122及絕緣層123，藉由CMP法等對絕緣層123的頂面進行平坦化。然後進行第二加熱處理。
接著，在絕緣層121、絕緣層122及絕緣層123中形成到達低電阻層113a、低電阻層113b及閘極電極115等的開口，然後，形成插頭161或插頭162等。接著，在形成佈線131、佈線132、佈線133及佈線134等之後，形成絕緣層124(圖24B)。在形成絕緣層124之後進行第三加熱處理是較佳的。
接著，在絕緣層124、佈線131、佈線132、佈線133及佈線134等上形成阻擋層120(圖24C)。也可以在形成阻擋層120之後進行用來去除阻擋層120所包含的水或氫的加熱處理。
接著，在阻擋層120中形成到達佈線132等的開口。然後，在阻擋層120上形成佈線141及佈線142等(圖24D)。
在此步驟形成電容器130。電容器130包括： 其一部分用作第一電極的佈線134；其一部分用作第二電極的佈線142；以及夾在這些佈線之間的阻擋層120。
接著，形成絕緣層125。在形成絕緣層125之後，為了提高頂面的平坦性，也可以進行使用CMP法等的平坦化處理。
接著，形成島狀第一氧化物層101a和島狀半導體層102的疊層結構(圖25A)。較佳的是，在形成成為第一氧化物層101a的氧化物膜和成為半導體層102的半導體膜之後進行第四加熱處理。
接著，在絕緣層125及阻擋層120中形成到達佈線131、佈線133及佈線142等的開口。然後，形成電極103a及電極103b(圖25B)。
接著，形成閘極電極105、閘極絕緣層104及第二氧化物層101b。在此步驟形成第二電晶體100。
接著，形成絕緣層107(圖25C)。較佳的是，在形成絕緣層107之後進行第五加熱處理。
接著，依次形成絕緣層108及絕緣層126(圖26A)。另外，在形成絕緣層126之後對其頂面進行平坦化處理是較佳的。然後，在絕緣層126、絕緣層108及絕緣層107中形成到達電極103a的插頭163、到達閘極電極105的插頭164等。
接著，形成佈線151、佈線152等(圖26B)。
藉由上述製程，可以製造本發明的一個方式 的半導體裝置。
[製造方法例子3]
以下，參照圖27A至圖29B說明上述結構例子2所示的半導體裝置的製造方法的一個例子。另外，有時省略與上述製造方法例子1及上述製造方法例子2重複的部分。
首先，在半導體基板111中形成元件分離層。然後，藉由與上述方法同樣的方法形成半導體層112、閘極絕緣層114、閘極電極115(圖27A)。
接著，藉由在形成絕緣層121之後進行用來活化的第一加熱處理，形成低電阻層113a、低電阻層113b，由此形成第一電晶體110。
接著，形成絕緣層122及絕緣層123，藉由CMP法等對絕緣層123的頂面進行平坦化。然後進行第二加熱處理。
接著，在絕緣層121、絕緣層122及絕緣層123中形成到達低電阻層113a、低電阻層113b及閘極電極115等的開口，然後，形成插頭161或插頭162等。接著，在形成佈線131、佈線132及佈線133等之後，形成絕緣層124(圖27B)。較佳的是，在形成絕緣層124之後進行第三加熱處理。
接著，在絕緣層124、佈線131、佈線132及佈線133等上形成阻擋層120(圖27C)。也可以在形成 阻擋層120之後進行用來去除阻擋層120所包含的水或氫的加熱處理。
接著，在阻擋層120中形成到達佈線132等的開口。然後，在阻擋層120上形成佈線141等(圖27D)。
在此步驟形成電容器130。電容器130包括：其一部分用作第一電極的佈線133；其一部分用作第二電極的佈線141；以及夾在這些佈線之間的阻擋層120。
接著，形成絕緣層125。在形成絕緣層125之後，為了提高頂面的平坦性，也可以進行使用CMP法等的平坦化處理。
接著，形成島狀第一氧化物層101a和島狀半導體層102的疊層結構(圖28A)。較佳的是，在形成成為第一氧化物層101a的氧化物膜和成為半導體層102的半導體膜之後進行第四加熱處理。
接著，在絕緣層125及阻擋層120中形成到達佈線131及佈線133等的開口。然後，形成電極103a及電極103b(圖28B)。
接著，形成閘極電極105、閘極絕緣層104及第二氧化物層101b。在此步驟形成第二電晶體100。
接著，形成絕緣層107(圖28C)。在形成絕緣層107之後進行第五加熱處理是較佳的。
接著，依次形成絕緣層108及絕緣層126(圖29A)。另外，較佳的是，在形成絕緣層126之後對其頂 面進行平坦化處理。然後，在絕緣層126、絕緣層108及絕緣層107中形成到達電極103a的插頭163、到達閘極電極105的插頭164等。
接著，形成佈線151、佈線152等(圖29B)。
藉由上述製程，可以製造本發明的一個方式的半導體裝置。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，說明能夠適用於本發明的一個方式的半導體裝置的半導體層的氧化物半導體。
氧化物半導體具有3.0eV以上的高能隙。在包括以適當的條件對氧化物半導體進行加工並充分降低其載子密度而獲得的氧化物半導體膜的電晶體中，可以使關閉狀態下的源極與汲極之間的洩漏電流(關態電流)為比習知的使用矽的電晶體小得多。
較佳的是，能夠應用的氧化物半導體至少含有銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。另外，作為用來減少使用該氧化物半導體的電晶體的電特性不均勻的穩定劑，除了包含上述元素以外，還包含選自鎵(Ga)、錫(Sn)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鈧(Sc)、釔(Y)、鑭系元素(例如，鈰(Ce)、釹 (Nd)、釓(Gd))中的一種或多種是較佳的。
例如，作為氧化物半導體可以使用氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-Zr-Zn類氧化物、In-Ti-Zn類氧化物、In-Sc-Zn類氧化物、In-Y-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
在此，“In-Ga-Zn類氧化物”是指以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比例沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用表示為InMO3(ZnO)m(m>0且m不是整數)的材料。另外，M表示選自Ga、Fe、Mn及Co中的一種或多種金屬元素或 者用作上述穩定劑的元素。另外，作為氧化物半導體，也可以使用表示為In2SnO5(ZnO)n(n>0且n是整數)的材料。
例如，可以使用其原子個數比為In：Ga：Zn=1：1：1、In：Ga：Zn=1：3：2、In：Ga：Zn=1：3：4、In：Ga：Zn=1：3：6、In：Ga：Zn=3：1：2或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或接近於上述組成的氧化物。
當氧化物半導體膜含有多量的氫時，該氫與氧化物半導體鍵合而使該氫的一部分成為施體，因此產生作為載子的電子。其結果是，導致電晶體的臨界電壓向負向漂移。因此，較佳的是，藉由在形成氧化物半導體膜之後進行脫水化處理(脫氫化處理)，從氧化物半導體膜去除氫或水分來進行高度純化以使其儘量不包含雜質。
另外，有時氧化物半導體膜中的氧也因脫水化處理(脫氫化處理)而被減少。因此，為了填補因對氧化物半導體膜的脫水化處理(脫氫化處理)而增加的氧缺陷，將氧添加到氧化物半導體膜是較佳的。在本說明書等中，有時將對氧化物半導體膜供應氧的情況稱為加氧化處理，或者，有時將使氧化物半導體膜的氧含量超過化學計量組成的情況稱為過氧化處理。
如上所述，藉由進行脫水化處理(脫氫化處理)從氧化物半導體膜去除氫或水分，並進行加氧化處理以填補氧缺陷，可以得到被i型(本質)化的氧化物半導體膜或極其接近於i型而實質上呈i型(本質)的氧化物 半導體膜。注意，“實質上本質”是指：在氧化物半導體膜中，來自於施體的載子極少(近於零)，載子密度為1×1017/cm3以下，1×1016/cm3以下，1×1015/cm3以下，1×1014/cm3以下，1×1013/cm3以下。
如此，具備i型或實質上呈i型的氧化物半導體膜的電晶體可以實現極為優良的關態電流特性。例如，可以將使用氧化物半導體膜的電晶體處於關閉狀態時的汲極電流在室溫(25℃左右)下設定為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者，可以將汲極電流在85℃的溫度下設定為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。注意，“電晶體處於關閉狀態”是指：在採用n通道型電晶體的情況下，閘極電壓充分小於臨界電壓的狀態。明確而言，在閘極電壓比臨界電壓小1V以上、2V以上或3V以上時，電晶體成為關閉狀態。
下面，對氧化物半導體膜的結構進行說明。
氧化物半導體膜大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜以及非晶氧化物半導體膜等。
首先，說明CAAC-OS膜。
CAAC-OS膜是包含呈c軸配向的多個結晶部 的氧化物半導體膜之一。
藉由利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以確認到多個結晶部。另一方面，在高解析度TEM影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的剖面的高解析度TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著其上形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凹凸的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的平面的高解析度TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
圖31A是CAAC-OS膜的剖面的高解析度TEM影像。另外，圖31B是進一步放大圖31A的剖面的高解析度TEM影像，為便於理解而強調表示原子排列。
圖31C是圖31A中的A-O-A’之間的由圓圈包圍的區域(直徑大致為4nm)的局部性的傳立葉變換影像。在圖31C所示的各區域中可以確認到c軸配向性。此 外，A-O之間的c軸方向和O-A’之間的c軸方向不同，由此可知A-O之間和O-A’之間具有不同的晶粒。另外，可知：在A-O之間，c軸的角度為14.3°、16.6°、26.4°等而逐漸地連續變化。同樣地，可知：在O-A’之間，c軸的角度為-18.3°、-17.6°、-15.9°等而逐漸地連續變化。
另外，在CAAC-OS膜的電子繞射圖案中，觀察到表示配向性的斑點(亮點)。例如，在使用例如為1nm以上且30nm以下的電子束獲得的CAAC-OS膜的頂面的電子繞射圖案(也稱為奈米束電子繞射圖案)中，觀察到斑點(參照圖32A)。
由剖面的高解析度TEM影像及平面的高解析度TEM影像可知，CAAC-OS膜的結晶部具有配向性。
注意，CAAC-OS膜所包含的結晶部幾乎都是可以被容納在一個邊長小於100nm的立方體內的尺寸。因此，有時CAAC-OS膜所包含的結晶部的尺寸為可以被容納在一邊短於10nm、短於5nm或短於3nm的立方體。但是，有時包含在CAAC-OS膜中的多個結晶部聯結，從而形成一個大結晶區域。例如，在平面的高解析度TEM影像中有時會觀察到2500nm2以上、5μm2以上或1000μm2以上的結晶區域。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源 於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時會出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面的高解析度TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，在CAAC-OS膜中，c軸配向結晶部的分佈不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶成長而形成時，有時頂面附近的c軸配向結晶部的比例高於被形成面附近的c軸配向結晶部的比例。另外，在添加有雜質的CAAC-OS膜中，添加有雜質的區域變質而有時CAAC-OS膜中的c軸配向結晶部所占的比例根據區域不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體膜的金屬元素與氧的結合力更強而成為因從氧化物半導體膜奪取氧而打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體膜內部時成為打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，對多晶氧化物半導體膜進行說明。
在多晶氧化物半導體膜的高解析度TEM影像中，可以觀察到晶粒。例如在高解析度TEM影像中，多晶氧化物半導體膜中含有的晶粒的粒徑尺寸大多為2nm以上且300nm以下、3nm以上且100nm以下或5nm以上且50nm以下。另外，在多晶氧化物半導體膜的高解析度TEM影像中，有時觀察到晶界。
多晶氧化物半導體膜包含多個晶粒，並且，在該多個晶粒之間結晶定向有時不同。另外，使用XRD裝置對多晶氧化物半導體膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的多晶氧化物半導體膜時，有時在2θ為31°或36°等附近時出現峰值。
由於多晶氧化物半導體膜具有高結晶性，因此有時具有高電子移動率。所以，使用多晶氧化物半導體膜的電晶體具有高場效移動率。注意，有時在多晶氧化物半導體膜中，雜質偏析在晶界。另外，多晶氧化物半導體膜的晶界成為缺陷能階。多晶氧化物半導體膜的晶界有可能成為載子陷阱或載子發生源，因此有時與使用CAAC-OS膜的電晶體相比，使用多晶氧化物半導體膜的電晶體的電特性變動大，而成為可靠性低的電晶體。
接下來，說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部及觀察不到明確的結晶部的區域。微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm 以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區域電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點(參照圖32B)。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
因此，nc-OS膜有時具有比CAAC-OS膜高的載子密度。載子密度高的氧化物半導體膜有時具有高電子移動率。所以，使用nc-OS膜的電晶體有時具有較高的場 效移動率。此外，因為nc-OS膜有時具有比CAAC-OS膜高的缺陷態密度，所以有時具有較多的載子陷阱。於是，與使用CAAC-OS膜的電晶體相比，使用nc-OS膜的電晶體的電特性變動大，而成為可靠性低的電晶體。注意，因為nc-OS膜即使包含較多的雜質也可以形成，所以與CAAC-OS膜相比容易形成，從而有時根據用途較佳為使用nc-OS膜。因此，有時能夠高生產率地製造具有使用nc-OS膜的電晶體的半導體裝置。
接著，對非晶氧化物半導體膜進行說明。
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在使用高解析度TEM觀察的非晶氧化物半導體膜的影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體層膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
非晶氧化物半導體膜是以高的濃度包含氫等雜質的氧化物半導體膜。此外，非晶氧化物半導體膜是其缺陷態密度高的氧化物半導體膜。
雜質濃度高且缺陷態密度高的氧化物半導體 膜是載子陷阱或載子發生源多的氧化物半導體膜。
因此，非晶氧化物半導體膜有時具有比nc-OS膜更高的載子密度。所以，使用非晶氧化物半導體膜的電晶體容易具有常導通特性。於是，有時可以將非晶氧化物半導體膜適用於需要常導通特性的電晶體。非晶氧化物半導體膜具有較高的缺陷態密度，因此有時具有較多的載子陷阱。於是，與使用CAAC-OS膜或nc-OS膜的電晶體相比，使用非晶氧化物半導體膜的電晶體的電特性變動大，而成為可靠性低的電晶體。
接著，對單晶氧化物半導體膜進行說明。
單晶氧化物半導體膜是雜質濃度低且缺陷態密度低(氧缺陷少)的氧化物半導體膜。所以，可以降低載子密度。因此，使用單晶氧化物半導體膜的電晶體很少具有常導通特性。另外，由於單晶氧化物半導體膜具有較低的雜質濃度和較低的缺陷態密度，因此有時具有很少的載子陷阱。於是，使用單晶氧化物半導體膜的電晶體的電特性變動小，而成為可靠性高的電晶體。
注意，氧化物半導體膜的缺陷越少其密度越高。此外，氧化物半導體膜的結晶性越高其密度越高。另外，當氧化物半導體膜中的氫等雜質的濃度越低其密度越高。單晶氧化物半導體膜的密度比CAAC-OS膜高。此外，CAAC-OS膜的密度比微晶氧化物半導體膜高。另外，多晶氧化物半導體膜的密度比微晶氧化物半導體膜高。此外，微晶氧化物半導體膜的密度比非晶氧化物半導 體膜高。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(amorphous-like OS：amorphous-like Oxide Semiconductor)膜。
在使用高解析度TEM觀察的amorphous-like OS膜的影像中，有時觀察到空洞(也稱為空隙)。此外，在使用高解析度TEM觀察的amorphous-like OS膜的影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。amorphous-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生晶化。
此外，amorphous-like OS膜及nc-OS膜的結晶部的大小的測量可以使用高解析度TEM影像進行。例如，InGaZnO4的結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4的結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從結晶結構分析求出其值，即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域，每個晶格條紋都被認為是對 應於InGaZnO4的結晶的a-b面。觀察到其晶格條紋的區域的最大長度為amorphous-like OS膜及nc-OS膜的結晶部的大小。注意，關於結晶部的大小選擇性地對0.8nm以上的結晶部進行評價。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
當氧化物半導體膜為具有多個結構的疊層時，有時可以藉由利用奈米束電子繞射來進行結構分析。
圖32C示出一種透過電子繞射測量裝置，包括：電子槍室610；電子槍室610下的光學系統612；光學系統612下的樣本室614；樣本室614下的光學系統616；光學系統616下的觀察室620；設置在觀察室620的拍攝裝置618；以及觀察室620下的膠片室622。以朝向觀察室620的內部的方式設置拍攝裝置618。另外，該透過電子繞射測量裝置也可以不包括膠片室622。
此外，圖32D示出圖32C所示的透過電子繞射測量裝置內部的結構。在透過電子繞射測量裝置內部中，從設置在電子槍室610中的電子槍發射的電子藉由光學系統612照射到配置在樣本室614中的物質628。穿過物質628的電子藉由光學系統616入射到設置在觀察室620內部的螢光板632中。在螢光板632中，藉由呈現對應於所入射的電子的強度的圖案，可以測量透過電子繞射圖案。
因為拍攝裝置618朝向螢光板632地設置，所以可以拍攝呈現在螢光板632的圖案。穿過拍攝裝置618的透鏡的中間部及螢光板632的中間部的直線和螢光板632的頂面所形成的角度例如為15°以上且80°以下，30°以上且75°以下或45°以上且70°以下。該角度越小，由拍攝裝置618拍攝的透過電子繞射圖案的應變越大。但是，如果預先知道該角度，則能夠校正所得到的透過電子繞射圖案的應變。另外，有時也可以將拍攝裝置618設置在膠片室622中。例如，也可以以與電子624的入射方向相對的方式將拍攝裝置618設置在膠片室622中。在此情況下，可以從螢光板632的背面拍攝應變少的透過電子繞射圖案。
樣本室614設置有用來固定樣本的物質628的支架。支架具有使穿過物質628的電子透過的結構。例如，支架也可以具有將物質628移動到X軸、Y軸、Z軸等的功能。支架的移動功能例如具有在1nm以上且10nm以下、5nm以上且50nm以下、10nm以上且100nm以下、50nm以上且500nm以下、100nm以上且1μm以下等的範圍中移動的精度，即可。至於這些範圍，根據物質628的結構設定最適合的範圍，即可。
接著，說明使用上述透過電子繞射測量裝置測量物質的透過電子繞射圖案的方法。
例如，如圖32D所示，藉由改變物質中的奈米束的電子624的照射位置(掃描物質中的奈米束的電子 624)，可以確認到物質的結構逐漸地產生變化的情況。此時，如果物質628是CAAC-OS膜，則可以觀察到圖32A所示的繞射圖案。或者，如果物質628是nc-OS膜，則可以觀察到圖32B所示的繞射圖案。
即使物質628是CAAC-OS膜，也有時部分地觀察到與nc-OS膜等同樣的繞射圖案。因此，有時可以以在一定的範圍中觀察到CAAC-OS膜的繞射圖案的區域的比例(也稱為CAAC化率)表示CAAC-OS膜的優劣。例如，優良的CAAC-OS膜的CAAC化率為50%以上，較佳為80%以上，更佳為90%以上，進一步較佳為95%以上。另外，將觀察到與CAAC-OS膜不同的繞射圖案的區域的比例表示為非CAAC化率。
作為一個例子，至於具有剛進行成膜之後(表示為as-sputtered)的CAAC-OS膜或在包含氧的氛圍中以450℃進行加熱處理之後的CAAC-OS膜的各樣本的頂面，一邊進行掃描一邊得到透過電子繞射圖案。在此，一邊以5nm/秒鐘的速度進行掃描60秒鐘一邊觀察繞射圖案，且在每個0.5秒鐘將觀察到的繞射圖案轉換為靜態影像，從而導出CAAC化率。注意，作為電子線使用束徑為1nm的奈米束電子線。另外，對六個樣本進行同樣的測量。而且，在算出CAAC化率時利用六個樣本中的平均值。
圖33A示出各樣本的CAAC化率。剛進行成膜之後的CAAC-OS膜的CAAC化率為75.7%(非CAAC 化率為24.3%)。此外，進行450℃的加熱處理之後的CAAC-OS膜的CAAC化率為85.3%(非CAAC化率為14.7%)。由此可知，與剛進行成膜之後相比，450℃的加熱處理之後的CAAC化率較高。也就是說，可以知道藉由高溫(例如400℃以上)下的加熱處理，降低非CAAC化率(提高CAAC化率)。此外，在進行低於500℃的加熱處理時也可以得到具有高CAAC化率的CAAC-OS膜。
在此，與CAAC-OS膜不同的繞射圖案的大部分是與nc-OS膜同樣的繞射圖案。此外，在測量區域中觀察不到非晶氧化物半導體膜。由此可知，藉由加熱處理，具有與nc-OS膜同樣的結構的區域受到相鄰的區域的結構的影響而重新排列，並CAAC化。
圖33B及圖33C是剛進行成膜之後及450℃的加熱處理之後的CAAC-OS膜的平面的高解析度TEM影像。藉由對圖33B和圖33C進行比較，可以知道450℃的加熱處理之後的CAAC-OS膜的性質更均勻。也就是說，可以知道藉由高溫的加熱處理提高CAAC-OS膜的性質。
藉由採用這種測量方法，有時可以對具有多種結構的氧化物半導體膜進行結構分析。
CAAC-OS膜例如可以使用以下方法而形成。
CAAC-OS膜例如使用多晶的氧化物半導體濺射靶材且利用濺射法形成。
藉由增高成膜時的基板溫度使濺射粒子在到達基板之後發生遷移。明確而言，在將基板溫度設定為 100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板溫度，使平板狀或顆粒狀的濺射粒子在到達基板時在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。此時，在濺射粒子帶正電時濺射粒子互相排斥而附著到基板上，由此濺射粒子不會不均勻地重疊，從而可以形成厚度均勻的CAAC-OS膜。
藉由減少成膜時的雜質混入，可以抑制因雜質導致的結晶狀態的損壞。例如，降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)的濃度即可。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，較佳的是，藉由增高成膜氣體中的氧比例並使電力最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為設定為100vol.%。
或者，CAAC-OS膜使用以下方法而形成。
首先，形成其厚度為1nm以上且小於10nm的第一氧化物半導體膜。第一氧化物半導體膜使用濺射法形成。明確而言，第一氧化物半導體膜的形成條件如下：基板溫度為100℃以上且500℃以下，較佳為150℃以上且450℃以下；以及成膜氣體中的氧比例為30vol.%以上，較佳為100vol.%。
接著，進行加熱處理，以使第一氧化物半導 體膜形成為高結晶性第一CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為6分鐘以上且4小時以下。加熱處理可以在惰性氛圍或氧化性氛圍中進行。較佳的是，先在惰性氛圍中進行加熱處理，然後在氧化性氛圍中進行加熱處理。藉由在惰性氛圍中進行加熱處理，可以在短時間內降低第一氧化物半導體膜的雜質濃度。另一方面，藉由在惰性氛圍中進行加熱處理，有可能在第一氧化物半導體膜中形成氧缺陷。在此情況下，藉由在氧化性氛圍中進行加熱處理，可以減少該氧缺陷。另外，也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行加熱處理。在減壓下，可以在更短時間內降低第一氧化物半導體膜的雜質濃度。
藉由將第一氧化物半導體膜的厚度設定為1nm以上且低於10nm，與厚度為10nm以上的情況相比可以藉由進行加熱處理而容易地使其結晶化。
接著，以10nm以上且50nm以下的厚度形成其組成與第一氧化物半導體膜相同的第二氧化物半導體膜。使用濺射法形成第二氧化物半導體膜。明確而言，第二氧化物半導體膜的形成條件如下：基板溫度為100℃以上且500℃以下，較佳為150℃以上且450℃以下；以及成膜氣體中的氧比例為30vol.%以上，較佳為100vol.%。
接著，進行加熱處理，以使第二氧化物半導 體膜從第一CAAC-OS膜進行固相成長，來形成高結晶性第二CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為6分鐘以上且4小時以下。加熱處理可以在惰性氛圍或氧化性氛圍中進行。較佳的是，先在惰性氛圍中進行加熱處理，然後在氧化性氛圍中進行加熱處理。藉由在惰性氛圍中進行加熱處理，可以在短時間內降低第二氧化物半導體膜的雜質濃度。另一方面，藉由在惰性氛圍中進行加熱處理，有可能在第二氧化物半導體膜中形成氧缺陷。在此情況下，藉由在氧化性氛圍中進行加熱處理，可以減少該氧缺陷。另外，也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行加熱處理。在減壓下，可以在更短時間內降低第二氧化物半導體膜的雜質濃度。
經上述步驟，可以形成總厚度為10nm以上的CAAC-OS膜。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式3
在本實施方式中，參照圖式對本發明的一個方式的電晶體的電路的一個例子進行說明。
[電路結構例子]
在實施方式1所示的結構中，藉由改變電晶體或佈線、電極的連接結構，可以構成各種電路。下面說明藉由使用本發明的一個方式的半導體裝置來可以實現的電路結構的例子。
[CMOS電路]
圖34A所示的電路圖示出所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。注意，在圖式中，對使用第二半導體材料的電晶體附上“OS”的符號。
[類比開關]
圖34B所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用該結構，可以將其用作所謂的類比開關。
[記憶體裝置的例子]
圖34C示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存內容，並且，對寫入次數也沒有限制。
在圖34C所示的半導體裝置包括：使用第一半導體材料的電晶體3200；使用第二半導體材料的電晶 體3300；以及電容元件3400。作為電晶體3300，可以使用在上述實施方式中例示的電晶體。
電晶體3300是其通道形成在具有氧化物半導體的半導體層中的電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持儲存內容。換言之，因為可以製造不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖34C中，第一佈線3001與電晶體3200的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。此外，第三佈線3003與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。並且，電晶體3200的閘極電極及電晶體3300的源極電極和汲極電極中的另一個與電容元件3400的電極的一個電連接，第五佈線3005與電容元件3400的電極的另一個電連接。
在圖34C所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極的電位的特徵，可以像如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為開啟狀態的電位，使電晶體3300成為開啟狀態。由此，第三佈線3003的電位供應到電晶體3200的閘極電極及電容元件3400。換言之，對電晶體3200的閘極電極供應規定的電荷(寫入)。這裡，供應賦予兩種不同電位位準的電荷 (以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持供應到電晶體3200的閘極電極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001供應規定的電位(恆電位)的狀態下對第五佈線3005供應適當的電位(讀出電位)時，根據保持在電晶體3200的閘極電極中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極供應高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極供應低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“開啟狀態”所需要的第五佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別供應到電晶體3200的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200成為“開啟狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200依然是“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線3005供應不管閘極電極的狀態如何都使電晶體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005供應不管閘極電極的狀態如何都使電晶體3200成為“開啟狀態”的電位，即大於Vth_L的電位，即可。
圖34D所示的半導體裝置與圖34C所示的半導體裝置之間的主要不同點是圖34D所示的半導體裝置沒有設置電晶體3200。在此情況下也可以藉由與上述相同的工作進行資料的寫入及保持工作。
接著，對資料的讀出進行說明。在電晶體3300成為開啟狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的一個電極的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的一個電極的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的一個電極的電位成為兩種 狀態，即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將使用上述第一半導體材料的電晶體用於用來驅動記憶單元的驅動電路，並在該驅動電路上作為電晶體3300層疊使用第二半導體材料的電晶體。
在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區域的關態電流極小的電晶體，可以在極長的期間內保持儲存內容。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率極低，所以可以充分降低功耗。另外，即使在沒有電力供應的情況下(注意，固定電位是較佳的)，也可以長期保持儲存內容。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，由於不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此根本不會發生如閘極絕緣層的劣化等問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大 提高。再者，根據電晶體的開啟狀態或關閉狀態而進行資料寫入，因此可以容易地實現高速的工作。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，參照圖35說明包括上述實施方式所例示的電晶體或記憶體裝置的RFID標籤。
根據本發明的一個方式的RFID標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接受資料。由於具有這種特徵，RFID標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，這些用途要求極高的可靠性。
參照圖35說明RFID標籤的結構。圖35是示出RFID標籤的結構實例的塊圖。
如圖35所示，RFID標籤800包括接收從與通信器801(也稱為詢問器、讀取器/寫入器等)連接的天線802發送的無線信號803的天線804。RFID標籤800還包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流 的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RFID標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限幅電路。限幅電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包絡檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、儲存區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置上述各電路。
在此，可以將上述實施方式所示的記憶體電路用於記憶體電路810。因為根據本發明的一個方式的記憶體電路即使在關閉電源的狀態下也可以保持資料，所以適用於RFID標籤。再者，因為根據本發明的一個方式的記憶體電路的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個方式的記憶體電路可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為根據本發明的一個方式的記憶體裝置可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳的是，生產者另外準備用來對ROM811寫入資料的指令防止使用者自由地重寫。由於生產者在預先寫入識別號碼後出貨，可以僅使出貨的良品具有識別號碼而不使所製造的所有RFID標籤具有識別號碼，由此不發生出貨後的產品的識別號碼不連續的情況而可以容易根據出貨後的產品進行顧客管理。
本實施方式的至少一部分可以與本說明書所 記載的其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，說明至少可以使用上述實施方式所說明的電晶體且包含上述實施方式所說明的記憶體裝置的CPU。
圖36是示出將在上述實施方式中說明的電晶體用於至少其一部分的CPU的結構的一個例子的塊圖。
圖36所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖36所示的CPU只不過是簡化其結構而表示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖36所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器 1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據參考時脈信號CLK1生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路。
在圖36所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖36所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196 中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖37是可以用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件1200包括當關閉電源時丟失儲存資料的電路1201、當關閉電源時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述實施方式所示的記憶體裝置。在停止對記憶元件1200供應電源電壓時，接地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的開啟狀態或關閉狀態)由輸入到電晶體1213的閘極的控制信號 RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(即，電晶體1214的開啟狀態或關閉狀態)由輸入到電晶體1214的閘極的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線 (例如，GND線)。對電容元件1208的一對電極中的另一個可以輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖37示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖37示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號經由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端 子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖37所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用其通道形成在氧化物半導體層中的電晶體。或者，記憶元件1200還可以包括電晶體1209以外的其通道由氧化物半導體層形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖37所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體層中的電 晶體的關態電流極小。例如，其通道形成在氧化物半導體層中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短在再次開始供應電源電壓之後直到電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(開啟狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以 抑制功耗。
在本實施方式中，雖然對將記憶元件1200用於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RFID(Radio Frequency Identification：射頻識別)。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式6
在本實施方式中說明本發明的一個方式的顯示面板的結構實例。
[結構實例]
圖38A是本發明的一個方式的顯示面板的俯視圖，圖38B是在將液晶元件用於本發明的一個方式的顯示面板的像素時可以使用的像素電路的電路圖。圖38C是在將有機EL元件用於本發明的一個方式的顯示面板的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部中的電晶體。此外，因為該電晶體容易形成為n通道電晶體，所以將驅動電路中的可以由n通道電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上 所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
圖38A示出主動矩陣型顯示裝置的方塊圖的一個例子。在顯示裝置的基板700上設置有：像素部701；第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路702及第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區域中具有顯示元件的像素配置為矩陣狀。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖38A中，在設置有像素部701的基板700上形成有第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，佈線之間的連接數增加。當在基板700上設置驅動電路時，可以減少該佈線之間的連接數，從而可以實現可靠性或良率的提高。
(液晶面板)
圖38B示出像素部的電路結構的一個例子。在此，示出可以用於VA方式的液晶顯示面板的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極層的結構。各像素電極層分別與不同的電晶體連接，以藉由不同閘極信號驅動各電晶體。由此，可以獨立地控制施加到多域像素中的各像素電極層的信號。
電晶體716的閘極佈線712和電晶體717的閘極佈線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用用作資料線的源極電極層或汲極電極層714。作為電晶體716及電晶體717，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的液晶顯示面板。
以下說明與電晶體716電連接的第一像素電極層及與電晶體717電連接的第二像素電極層的形狀。第一像素電極層和第二像素電極層被狹縫彼此分離。第一像素電極層呈擴展為V字型的形狀，第二像素電極層以圍繞第一像素電極層的方式形成。
電晶體716的閘極電極連接到閘極佈線712，而電晶體717的閘極電極連接到閘極佈線713。藉由對閘極佈線712和閘極佈線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的閘極絕緣膜以及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
多域結構在一個像素中設置有第一液晶元件 718和第二液晶元件719。第一液晶元件718由第一像素電極層、反電極層以及它們之間的液晶層構成，而第二液晶元件719由第二像素電極層、反電極層以及它們之間的液晶層構成。
此外，圖38B所示的像素電路不侷限於此。例如，也可以還對圖38B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
(有機EL面板)
圖38C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示面板的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態恢復到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖38C是示出可以應用的像素電路的一個例子的圖。這裡示出一個像素包括兩個n通道電晶體的例子。本發明的一個方式的金屬氧化物膜可以用於n通道電晶體的通道形成區域。另外，該像素電路可以採用數位時間灰階級驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階級驅動時的像素的工作。
像素720包括開關電晶體721、驅動電晶體722、發光元件724以及電容元件723。在開關電晶體721中，閘極電極層與掃描線726連接，第一電極(源極電極層和汲極電極層中的一個)與信號線725連接，並且第二電極(源極電極層和汲極電極層中的另一個)與驅動電晶體722的閘極電極層連接。在驅動電晶體722中，閘極電極層藉由電容元件723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共同電極728。共同電極728與形成在同一基板上的共用電位線電連接。
作為開關電晶體721及驅動電晶體722，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示面板。
將發光元件724的第二電極(共同電極728)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線727的高電源電位的電位，例如，低電源電位可以為GND、0V等。將高電源電位與低電源電位的電位差設定為發光元件724的正向臨界電壓以上，將該電位差施加到發光元件724來使電流流過發光元件724，以獲得發光。發光元件724的正向電壓是指獲得所希望的亮度的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容元件723。作為驅動電晶體722的閘極電容， 也可以利用在通道形成區域和閘極電極層之間的電容。
接著，說明輸入到驅動電晶體722的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入使驅動電晶體722充分處於開啟狀態或關閉狀態的兩個狀態的視訊信號。為了使驅動電晶體722在線性區域中工作，將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極層。另外，對信號線725施加電源線電壓加驅動電晶體722的臨界電壓Vth的值以上的電壓。
當進行類比灰階級驅動時，對驅動電晶體722的閘極電極層施加發光元件724的正向電壓加驅動電晶體722臨界電壓的Vth的值以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件724，而進行類比灰階級驅動。
注意，像素電路的結構不侷限於圖38C所示的像素結構。例如，還可以對圖38C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖38A至圖38C所示的電路應用上述實施方式所示的電晶體時，使源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以由控制電路等控制第一閘極電極的電位， 且由未圖示的佈線將比源極電極低的電位等如上所示的電位輸入第二閘極電極。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式7
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖39A至圖39F示出這些電子裝置的具體例子。
圖39A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖39A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖39B是可攜式資料終端，該可攜式資料終端包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖39C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖39D是電冷藏冷凍箱，該電冷藏冷凍箱包括外殼931、冷藏室門932、冷凍室門933等。
圖39E是視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的 角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖39F是一般的汽車，該汽車包括車體951、車輪952、儀表板953及燈954等。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式8
在本實施方式中，參照圖40A至圖40F說明根據本發明的一個方式的RFID的使用例子。RFID的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名證券類、證書類(駕駛證、居民卡等，參照圖40A)、包裝用容器類(包裝紙、瓶子等，參照圖40C)、儲存介質(DVD軟體、錄影帶等，參照圖40B)、車輛類(自行車等，參照圖40D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖40E和圖40F)等。
當將根據本發明的一個方式的RFID4000固定到物品時，將其附著到物品的表面上或者填埋於物品中。例如，當固定到書本時，將RFID嵌入在書本的紙張裡，而當固定到有機樹脂的包裝時，將RFID填埋於有機樹脂內部。根據本發明的一個方式的RFID4000實現了小型、 薄型以及輕量，所以即使在固定到物品中也不會影響到該物品的設計性。另外，藉由將根據本發明的一個方式的RFID4000設置於鈔票、硬幣、有價證券類、不記名證券類或證書類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中設置根據本發明的一個方式的RFID，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個方式的RFID，可以防止盜竊等而提高安全性。
如上所述，藉由將根據本發明的一個方式的RFID應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等的工作的功耗，因此能夠使最大通信距離長。另外，即使在關閉電力供應的狀態下，也可以在極長的期間保持資料，所以上述RFID適用於寫入或讀出的頻率低的用途。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施例1
在本實施例中，製造包括使用單晶矽的電晶體和層疊在該電晶體上的使用氧化物半導體的電晶體的半導體裝置，對每個電晶體的電特性進行評價。
[樣本的說明]
以下，對樣本的製造方法進行說明。
首先，作為基板，製造厚度為52nm的具有單晶矽膜的SOI基板。
接著，藉由光微影法對單晶矽膜的一部分進行蝕刻，形成島狀單晶矽膜。
接著，利用微波CVD法，使單晶矽膜的表面氧化，形成厚度為10nm的氧化矽膜。另外，微波CVD法也被稱為高密度電漿CVD法等。接著，在氮氛圍下，以950℃進行1小時的熱處理，由此形成閘極絕緣膜。
接著，為了形成p通道型電晶體，對單晶矽膜的一部分注入磷離子。注入磷離子時的條件為如下：使用離子植入裝置(具有質量分離功能)，加速電壓為18kV，濃度為6.5×1011ions/cm2。
接著，為了形成n通道型電晶體，對單晶矽膜的一部分注入硼離子。注入硼離子時的條件為如下：使用離子植入裝置，加速電壓為14kV，濃度為3.0×1012ions/cm2。
接著，藉由濺射法依次形成厚度為30nm的氮化鉭膜和厚度為170nm的鎢膜。接著，藉由光微影法對氮化鉭膜及鎢膜的一部分進行蝕刻，來形成閘極電極。
接著，以閘極電極為遮罩，對成為p通道型電晶體的單晶矽膜的區域注入硼離子。注入硼離子時的條件為如下：使用離子植入裝置，加速電壓為9kV，濃度為 1.0×1013ions/cm2。
接著，以閘極電極為遮罩，對成為n通道型電晶體的單晶矽膜的區域注入磷離子。注入磷離子時的條件為如下：使用離子植入裝置，加速電壓為9kV，濃度為1.0×1013ions/cm2。
接著，利用電漿CVD法，形成厚度為300nm的氧氮化矽膜，進行各向異性蝕刻，由此形成接觸於閘極電極的側面的絕緣膜(也稱為側壁絕緣膜)。另外，在對該氧氮化矽膜進行蝕刻的同時，閘極絕緣膜的一部分被蝕刻。其結果，單晶矽膜的一部分被露出。
接著，以閘極電極及側壁絕緣膜為遮罩，對成為p通道型電晶體的單晶矽膜的區域注入硼離子。注入硼離子時的條件為如下：使用離子摻雜裝置(不具有質量分離功能)，加速電壓為10kV，濃度為1.5×1016ions/cm2。被注入硼離子的區域用作p通道型電晶體的源極區域或汲極區域。另外，側壁絕緣膜正下方的單晶矽膜的區域具有藉由上述製程形成的通道形成區域與源極區域或汲極區域之間的載子密度，所以用作LDD(Lightly Doped Drain：輕摻雜漏)區域。
接著，以閘極電極及側壁絕緣膜為遮罩，對成為n通道型電晶體的單晶矽膜的區域注入磷離子。注入磷離子時的條件為如下：使用離子摻雜裝置，加速電壓為10kV，濃度為3.0×1015ions/cm2。被注入磷離子的區域用作n通道型電晶體的源極區域或汲極區域。另外，側壁絕 緣膜正下方的單晶矽膜的區域具有藉由上述製程形成的通道形成區域與源極區域或汲極區域之間的載子密度，所以用作LDD區域。
接著，利用電漿CVD法，形成厚度為50nm的氧氮化矽膜。
接著，在氮氛圍下，以550℃進行1小時的熱處理。
接著，利用電漿CVD法，形成厚度為280nm的氮氧化矽膜。該氮氧化矽膜由於包含多量的氫，也被稱為SiNOH膜。
接著，藉由熱CVD法形成厚度為300nm的氧氮化矽膜。
接著，在氮氛圍下，以490℃進行1小時的熱處理。藉由進行該熱處理，從SiNOH膜釋放氫。當被釋放的氫到達單晶矽膜時，使單晶矽膜所具有的懸空鍵終結。將這種熱處理稱為氫化處理。
接著，藉由對厚度為50nm的氧氮化矽膜、厚度為280nm的氮氧化矽膜及厚度為300nm的氧化矽膜的一部分進行蝕刻，形成到達源極區域、汲極區域、閘極電極等的開口部。
接著，藉由濺射法形成厚度為150nm的鎢膜。
接著，藉由光微影法對鎢膜的一部分進行蝕刻，形成第一佈線層。
接著，藉由電漿CVD法，形成厚度為900nm的氧化矽膜。
接著，藉由CMP處理，使氧化矽膜的頂面平坦化，以便使其厚度為400nm至500nm左右。
接著，在氮氛圍下進行熱處理。另外，對樣本1以490℃進行10小時的熱處理。此外，對樣本2以450℃進行5小時的熱處理。該熱處理使不由於上述氫化處理被向外擴散且不被利用於懸空鍵的終結而殘留在各層的氫向外擴散，由此被稱為脫氫化處理。在脫氫化處理中，溫度越高且時間越長，越有效。因此，可以說樣本1是氫的殘留量比樣本2少的樣本。
接著，藉由對厚度為400nm至500nm左右的氧化矽膜的一部分進行蝕刻，形成到達第一佈線層等的開口部。
接著，藉由濺射法形成厚度為150nm的鎢膜。
接著，藉由光微影法對鎢膜的一部分進行蝕刻，形成用作第二閘極電極的導電膜220以及用作第二佈線層的導電膜174。
接著，利用電漿CVD法，形成厚度為500nm的氧化矽膜。
接著，藉由CMP處理，使氧化矽膜的頂面平坦化，以便使其厚度為0nm至50nm左右，使鎢膜的頂面露出。
接著，利用電漿CVD法，形成厚度為100nm的氧化矽膜。
接著，在氮氛圍下進行熱處理。另外，對樣本1以490℃進行10小時的熱處理。此外，對樣本2以450℃進行1小時的熱處理。藉由該熱處理，還進行脫氫化處理。
接著，藉由濺射法，形成厚度為50nm的氧化鋁膜。該氧化鋁膜具有阻擋氧、氫等的功能。因此，藉由設置氧化鋁膜，可以防止從使用單晶矽的電晶體、設置在其附近的絕緣膜、導電膜等釋放的氫混入到後面製造的使用氧化物半導體的電晶體。
接著，藉由電漿CVD法，形成厚度為100nm的包含過剩氧的氧氮化矽膜。另外，該氧氮化矽膜是藉由後面的熱處理等釋放氧的氧氮化矽膜。將被釋放的氧用來降低氧化物半導體的氧缺陷，而可以提高電晶體的電特性或可靠性。另一方面，當被釋放的氧到達單晶矽時，有時使電晶體的電特性或可靠性劣化。上述氧化鋁膜具有防止氧混入到單晶矽的功能。因此，即使設置包含過剩氧的氧氮化矽膜，也可以製造電特性或可靠性高的使用單晶矽的電晶體。
接著，關於樣本1，藉由濺射法依次形成厚度為20nm的第一氧化物半導體膜和厚度為20nm的第二氧化物半導體膜。另外，在樣本2中，藉由濺射法依次形成厚度為20nm的第一氧化物半導體膜和厚度為15nm的第 二氧化物半導體膜。當形成第一氧化物半導體膜時，使用In：Ga：Zn=1：3：2[原子數比]的靶材。另外，當形成第二氧化物半導體膜時，使用In：Ga：Zn=1：1：1[原子數比]的靶材。此外，將第一氧化物半導體膜和第二氧化物半導體膜總稱為氧化物半導體膜206。
接著，在氮氛圍下，以450℃進行1小時的熱處理，然後在氧氛圍下，以450℃進行1小時的熱處理。
接著，藉由光微影法對氧化物半導體膜206的一部分進行蝕刻，形成島狀氧化物半導體膜206。
接著，藉由對包含過剩氧的氧氮化矽膜的一部分、氧化鋁膜的一部分及氧化矽膜的一部分進行蝕刻，形成到達導電膜220、導電膜174等的開口部(開口部260等)。
接著，藉由濺射法，形成厚度為100nm的鎢膜。
接著，藉由光微影法對鎢膜的一部分進行蝕刻，形成使用氧化物半導體的電晶體的用作源極電極或汲極電極的導電膜216a及導電膜216b。
接著，藉由濺射法形成厚度為5nm的第三氧化物半導體膜。當形成第三氧化物半導體膜時，使用In：Ga：Zn=1：3：2[原子數比]的靶材。
接著，藉由電漿CVD法形成厚度為20nm的氧氮化矽膜。
接著，藉由濺射法依次形成厚度為30nm的氮 化鈦膜、厚度為135nm的鎢膜。
接著，藉由光微影法對氮化鈦膜及鎢膜的一部分進行蝕刻，形成閘極電極204。
接著，藉由光微影法對第三氧化物半導體膜及氧氮化矽膜的一部分進行蝕刻。因為氧氮化矽膜配置在作為通道形成區域的第二氧化物半導體膜與閘極電極204之間，所以用作閘極絕緣膜。
接著，藉由濺射法，形成厚度為150nm的氧化鋁膜。該氧化鋁膜具有阻擋氧、氫等的功能。因此，藉由設置氧化鋁膜，可以防止從使用單晶矽的電晶體、設置在其附近的絕緣膜、導電膜等釋放的氫或從半導體裝置的外部混入的氫混入到使用氧化物半導體的電晶體。另外，也可以防止從包含過剩氧的氧氮化矽膜釋放的氧向外擴散，可以將該氧有效地用來降低氧化物半導體的氧缺陷。
接著，在氧氛圍下，以400℃進行1小時的熱處理。藉由該熱處理，包含過剩氧的氧氮化矽膜所包含的一部分氧被釋放，首先供應到第一氧化物半導體膜。被供應的氧在第一氧化物半導體膜中如撞球那樣移動，在外觀上，對第二氧化物半導體膜也供應氧。換言之，藉由該熱處理，可以降低作為通道形成區域的第二氧化物半導體膜的氧缺陷。此時，在第二氧化物半導體膜的周圍配置有氧化鋁膜。因此可知，將從包含過剩氧的氧氮化矽膜釋放的氧有效地用來降低第二氧化物半導體膜的氧缺陷。
接著，藉由電漿CVD法形成厚度為300nm的 氧氮化矽膜。
接著，藉由對氧氮化矽膜及氧化鋁膜的一部分進行蝕刻，形成到達導電膜216a、導電膜216b等的開口部。
接著，藉由濺射法依次形成厚度為50nm的鈦膜、厚度為200nm的鋁膜和厚度為50nm的鈦膜。
接著，藉由光微影法對上述鈦膜、鋁膜及鈦膜的一部分進行蝕刻，形成第二佈線層。
如此，製造包括使用單晶矽的電晶體以及使用氧化物半導體的電晶體的半導體裝置的樣本1及樣本2。
[測量]
接著，對所製造的樣本1及樣本2所包括的使用單晶矽的電晶體以及使用氧化物半導體的電晶體的電特性進行測量。
另外，樣本1與樣本2之間的不同之處只在於兩次的脫氫化處理製程的條件。明確而言，在樣本1中，在氮氛圍下以490℃進行10小時的熱處理作為第一次的脫氫化處理，並且在氮氛圍下以490℃進行10小時的熱處理作為第二次的脫氫化處理。另外，在樣本2中，在氮氛圍下以450℃進行5小時的熱處理作為第一次的脫氫化處理，並且在氮氛圍下以450℃進行1小時的熱處理作為第二次的脫氫化處理。
圖41示出使用單晶矽的電晶體的Vg-Id特性。在Vg-Id特性的測量中，將汲極電壓(Vd)設定為0.1V或1.8V，在n通道型電晶體中，測量按0.1V的間隔將閘極電壓(Vg)從-1.8V掃描到3.3V時的汲極電流(Id)。另外，在p通道型電晶體中，測量按0.1V的間隔將閘極電壓(Vg)從1.8V掃描到-3.3V時的汲極電流(Id)。另外，使用具有0.35μm的通道長度和1.6μm的通道寬度的設計值的電晶體。此外，對均勻地配置在126.6mm平方的基板內的25個電晶體進行測量。
從圖41可知：在樣本1與樣本2之間幾乎觀察不到使用單晶矽的電晶體的電特性的差異。明確而言，在樣本1中的n通道型電晶體中，臨界電壓為0.47V，次臨界擺幅值(也稱為S值)為67.0mV/dec。另外，在樣本2中的n通道型電晶體中，臨界電壓為0.51V，S值為67.6mV/dec。此外，在樣本1中的p通道型電晶體中，臨界電壓為-0.59V，S值為69.0mV/dec。另外，在樣本2中的p通道型電晶體中，臨界電壓為-0.55V，S值為71.6mV/dec。注意，從汲極電壓為1.8V時的Vg-Id特性導出臨界電壓。此外，從汲極電壓為0.1V時的Vg-Id特性導出S值。
另外，預測到：當使單晶矽的懸空鍵終結的氫脫離時，電晶體的電特性劣化。然而，從圖41可知：因為在樣本1與樣本2之間幾乎觀察不到使用單晶矽的電晶體的電特性的差異，所以即使在如樣本1那樣的氫的脫 離更容易產生的條件下，在本實施例中也幾乎不產生使單晶矽的懸空鍵終結的氫的脫離。
接著，對使用氧化物半導體的電晶體的Vg-Id特性進行測量。另外，為了對設置在電晶體附近的各層中的開口部的影響進行評價，測量三種結構的Vg-Id特性。圖42A至圖42C是使用氧化物半導體的電晶體及其周圍的俯視圖。
圖42A是不具有導電膜174和開口部260的結構(表示為結構1)。另外，圖42B是在導電膜174與導電膜216a及導電膜216b之間分別具有一個開口部260的結構(表示為結構2)。此外，圖42C是在導電膜174與導電膜216a之間以及在導電膜174與導電膜216b之間分別具有一個開口部260，並且在周圍的佈線層等中也具有開口部的結構(表示為結構3)。
圖43示出圖42A至圖42C所示的各結構中的使用氧化物半導體的電晶體的Vg-Id特性。在Vg-Id特性的測量中，將汲極電壓(Vd)設定為0.1V或2.7V，測量按0.1V的間隔將閘極電壓(Vg)從-3V掃描到3V時的汲極電流(Id)。另外，使用具有0.8μm的通道長度和0.8μm的通道寬度的設計值的電晶體。此外，對均勻地配置在126.6mm平方的基板內的25個電晶體進行測量。
從圖43可知：在結構1中，在樣本1與樣本2之間幾乎觀察不到使用氧化物半導體的電晶體的電特性的差異。明確而言，在樣本1中，漂移值(將汲極電流為 1×10-12A時的閘極電壓定義為漂移值。也表示為Shift)為0.44V，S值為90.7mV/dec。另外，在樣本2中，漂移值為0.34V，S值為98.4mV/dec。注意，從汲極電壓為2.7V時的Vg-Id特性導出漂移值。此外，從汲極電壓為0.1V時的Vg-Id特性導出S值。
另外，從圖43可知：在結構2中，在樣本1與樣本2之間使用氧化物半導體的電晶體的電特性有差異。明確而言，在樣本1中，漂移值為0.47V，S值為95.3mV/dec，在樣本2中，漂移值為0.28V，S值為132.1mV/dec。結構2的樣本2具有比結構1的樣本2大的S值。另一方面，結構2的樣本1具有與結構1大致相同的S值，在結構2中也具有良好的電特性。
另外，從圖43可知：在結構3中，在樣本1與樣本2之間使用氧化物半導體的電晶體的電特性有明顯差異。明確而言，在樣本1中，漂移值為0.24V，S值為98.1mV/dec，而在樣本2中，不能獲得開關特性。從上述結果可知：結構3中的樣本1具有與結構1及結構2大致相同的S值，在結構3中也具有良好的電特性。
從結構1、結構2、結構3的結構的差異可知，樣本2中的開口部的有無影響到使用氧化物半導體的電晶體的電特性。明確而言，可知：電晶體附近的開口部越多，電特性越劣化。另一方面，可知：與樣本2相比，在樣本1中，開口部的有無不太影響到電晶體的電特性。這可以認為因為如下緣故：與樣本1相比，在樣本2中脫 氫化處理不足夠，氫藉由開口部移動到使用氧化物半導體的電晶體；另一方面，在樣本1中，脫氫化處理足夠，所以幾乎不產生起因於氫的劣化。但是，根據結構，在樣本1中也觀察到電特性的微小的劣化，因此，藉由進一步強化脫氫化處理的條件，可以期待進一步的特性的改善。
圖44標繪出從圖43所示的Vg-Id特性導出的所有漂移值。關於樣本1的漂移值的3σ，結構1為0.05V，結構2為0.07V，結構3為0.21V。另一方面，關於樣本2的漂移值的3σ，結構1為0.05V，結構2為0.16V，結構3為不可測量的。
因此可知，與樣本2相比，在樣本1中，結構的差異導致的Vg-Id特性的不均勻也小。
與結構1相比，結構2或結構3具有多的開口部而具有近於集成度高的半導體裝置的結構。因此可知，為了以高良率地製造集成度高的半導體裝置，即使採用如結構2或結構3那樣的具有多的開口部的結構也可以實現優良的電特性是重要的。
從本實施例可知，藉由強化脫氫化處理的條件，可以抑制具有各種結構的使用氧化物半導體的電晶體的電特性的劣化而不改變使用單晶矽的電晶體的電特性。另外可知，藉由進一步強化脫氫化處理的條件，有可能進一步抑制使用氧化物半導體的電晶體的電特性的劣化。
實施例2
在本實施例中，對根據脫氫化處理的差異以及包含過剩氧的氧氮化矽膜的厚度的差異而使用氧化物半導體的電晶體的電特性如何變化進行評價。
[樣本的說明]
以下示出樣本3及樣本4的製造方法。
樣本3是除了將第二氧化物半導體膜的厚度設定為15nm之外，在與實施例1所示的樣本1同樣的條件下製造的樣本。因為樣本3與樣本1之間的不同之處只在於第二氧化物半導體膜的厚度，所以其他條件參照樣本1的說明。換言之，在強化脫氫化處理的條件下製造樣本3。
樣本4是除了將包含過剩氧的氧氮化矽膜的厚度設定為300nm之外，在與實施例1所示的樣本2同樣的條件下製造的樣本。因為樣本4與樣本2之間的不同之處只在於包含過剩氧的氧氮化矽膜的厚度，所以其他條件參照樣本2的說明。另外，樣本3的包含過剩氧的氧氮化矽膜的厚度為100nm。
[測量]
接著，對樣本3及樣本4的Vg-Id特性進行測量。對實施例1所示的結構1進行Vg-Id特性的測量。另外，在Vg-Id特性的測量中，在室溫(25℃)或85℃下，將汲極電壓(Vd)設定為1.8V，測量按0.1V的間隔將閘極電壓 (Vg)從-3V掃描到3V時的汲極電流(Id)。在從0V到-20V的範圍改變施加到作為第二閘極電極的導電膜220的電壓(表示為Vbg)，進行多次該測量。另外，使用具有0.8μm的通道長度和0.8μm的通道寬度的設計值的電晶體。此外，對均勻地配置在126.6mm平方的基板內的13個電晶體進行測量。
並且，從所得到的Vg-Id特性算出S值，藉由外推法導出閘極電壓為0V時的汲極電流。圖45A和圖45B示出其結果。圖45A是示出室溫下的施加到導電膜220的電壓與閘極電壓為0V時的汲極電流之間的關係的圖。另外，圖45B是示出85℃下的施加到導電膜220的電壓與閘極電壓為0V時的汲極電流之間的關係的圖。
從圖45A和圖45B可知，強化脫氫化處理的條件的樣本3的汲極電流比樣本4全面低。另外，由於包含過剩氧的氧氮化矽膜的厚度薄，與施加到用作第二閘極電極的導電膜220的電壓相對地降低汲極電流的效果大。換言之，即使施加到導電膜220的電壓的絕對值小，也可以更有效地降低汲極電流。
另外，從圖45A和圖45B可知，藉由強化脫氫化處理的條件，可以將不對閘極電極施加電壓的狀態下的汲極電流(有時意味著關態電流)降低到1×10-22A至1×10-35A左右。因此可知，在製造利用使用氧化物半導體的電晶體的極小的關態電流的半導體裝置的情況下，強化脫氫化處理的條件是重要的。
注意，藉由外推法導出的汲極電流有時與實際上的汲極電流不同。例如，當氫混入到使用氧化物半導體的電晶體時，實際上的汲極電流有時比藉由外推法導出的汲極電流大。由此可知，為了提高使用氧化物半導體的電晶體的電特性，徹底降低可能混入到氧化物半導體的氫是重要的。
實施例3
在本實施例中，對假設沒有閘極絕緣膜的洩漏電流、陷阱能階、寄生電阻等的理想電晶體的關態電流進行計算來評價。
首先，說明電晶體的結構。
圖46是電晶體的通道長度方向的剖面圖。此外，將與源極電極及汲極電極接觸的n型區域(也稱為低電阻區域)設置在與源極電極及汲極電極重疊的氧化物半導體膜S2的整個區域。另外，電晶體的通道長度L為0.8μm，通道寬度W為1nm，閘極電極與源極電極或汲極電極重疊的寬度Lov為0.2μm。
接著，說明計算條件。
使用synopsys公司的Sentaurus，並在表1所示的條件下進行計算。
在表1中，GI表示閘極絕緣膜，S3表示氧化物膜，S2表示氧化物半導體膜，S1表示氧化物膜，GE表示閘極電極，S/D表示源極電極及汲極電極。
接著，圖47示出汲極電壓Vd為1.8V時的Vg-Id特性及S值。
從圖47可確認到將IGZO(111)用於氧化物半導體膜S2的理想電晶體、將IGZO(312)用於氧化物半導體膜S2的理想電晶體的關態電流都降低到能夠計算的限值的1×10-35A/μm左右。此外，各電晶體的S值都估計為66mV/dec.。
實施例4
在本實施例中，說明本發明的一個方式的電晶體的電特性。
[樣本]
以下說明用於評價的樣本5。
在樣本5中，在實施例1所示的樣本1及樣本2的製造方法中利用與包含過剩氧的氧氮化矽膜的形成製程以後相同的製程在單晶基板上製造使用氧化物半導體的電晶體。
樣本5與實施例1所示的製造方法不同之處在於包含過剩氧的氧氮化矽膜的厚度為300nm；第二氧化物半導體膜的厚度為15nm；用作閘極絕緣膜的氧氮化矽 膜的厚度為10nm；以及氧化鋁膜的厚度為70nm。
[關態電流的測量]
接著，參照圖48至圖51B說明上述製造的樣本5的關態電流的測量方法及其結果。
[測量系統]
圖48所示的測量系統包括電容元件400、電晶體401、電晶體402、電晶體403及電晶體404。這裡，電晶體403是用來注入電荷的電晶體，電晶體404是用來評價洩漏電流的電晶體。使用電晶體401及電晶體402構成輸出電路406。另外，將電晶體403的源極端子(或汲極端子)與電晶體404的汲極端子(或源極端子)與電容元件400的第一端子與電晶體401的閘極端子的連接部稱為節點A。
藉由分別設置用來注入電荷的電晶體和用來評價的電晶體，能夠在注入電荷時一直使用來評價的電晶體保持關閉狀態。在未設置用來注入電荷的電晶體時，需要在電荷注入時使用來評價的電晶體一次成為開啟狀態，但是，在利用從開啟狀態變成關閉狀態的恆定狀態需較長時間的元件進行測量時需較長時間。此外，由於不需要使用來評價的電晶體一次成為開啟狀態，所以也沒有由於通道形成區域的電荷的一部分流到節點A而導致的節點A的電位變動的影響。
此外，將用來評價的電晶體的通道寬度W設定為大於用來注入電荷的電晶體的通道寬度W是較佳的。藉由將用來評價的電晶體的通道寬度W設定為大於用來注入電荷的電晶體的通道寬度W，能夠將用來評價的電晶體的洩漏電流以外的洩漏電流成分抑制為相對小。其結果是，可以以高準確度測量用來評價的電晶體的洩漏電流。
在圖48所示的測量系統中，電晶體403的源極端子(或汲極端子)、電晶體404的汲極端子(或源極端子)、電容元件400的第一端子與電晶體401的閘極端子連接。此外，電容元件400的第二端子與電晶體404的源極端子(或汲極端子)連接。另外，電晶體401的汲極端子(或源極端子)與電源連接，電晶體402的源極端子(或汲極端子)與電源連接，電晶體403的汲極端子(或源極端子)與電源連接。
在圖48所示的測量系統中，對電晶體403的汲極端子(或源極端子)從電源供應電位V3，對電晶體404的源極端子(或汲極端子)從電源供應電位V4。此外，對電晶體401的汲極端子(或源極端子)從電源供應電位V1，對電晶體402的源極端子(或汲極端子)從電源供應電位V2。另外，從與電晶體401的源極端子(或汲極端子)及電晶體402的汲極端子(或源極端子)連接的相當於輸出電路406的輸出端子的端子輸出輸出電位Vout。
在上述結構中，對電晶體402的閘極端子供應調整輸出電路406的電位Vext_a，對電晶體403的閘極端子供應控制電晶體403的開啟狀態及關閉狀態的電位Vext_c，對電晶體404的閘極端子供應控制用來評價的電晶體的狀態的電位Vext_b。
在圖48中也可以不設置電容元件400。此時，節點A成為電晶體401的閘極端子與電晶體403的源極端子(或汲極端子)與電晶體404的汲極端子(或源極端子)的連接部。
<電流測量方法>
接著，參照圖49A及圖49B說明使用上述測量系統的電流測量方法的一個例子。
首先，參照圖49A說明為了測量關態電流施加電位差的寫入期間的概況。
在寫入期間，在對電晶體403的汲極端子(或源極端子)輸入電位V3之後，對電晶體403的閘極端子輸入使電晶體403處於開啟狀態的電位Vext_c，對與電晶體404的汲極端子(或源極端子)連接的節點A施加電位V3。此外，藉由對電晶體402輸入使電晶體402處於開啟狀態的電位Vext_a，使電晶體402處於開啟狀態。另外，藉由對電晶體404輸入使電晶體404處於關閉狀態的電位Vext_b，使電晶體404處於關閉狀態。
這裡，將電位V3設定為高電位(H1)，將電 位Vext_c設定為高電位(H2)。將電位V1設定為高電位(H3)。將電位Vext_a設定為低電位(L4)，將電位V2設定為低電位(L5)，將電位Vext_b設定為低電位(L2)，將電位V4設定為Vss。
然後，藉由對電晶體402輸入使電晶體402處於關閉狀態的電位Vext_a，使電晶體402處於關閉狀態。此外，將電位V2設定為高電位(H4)，將電位V1設定為低電位(L3)。這裡，將電位V2設定為與電位V1相同的電位。接著，將電位V3設定為低電位(L)。藉由對電晶體403的閘極端子輸入使電晶體403處於關閉狀態的電位Vext_c，使電晶體403處於關閉狀態。
這裡，將電位Vext_c設定為低電位(L2)，將電位Vext_a設定為高電位(H4)，將電位V3設定為低電位(L1)，將電位V1設定為低電位(L3)，將電位V2設定為高電位(H4)。將電位Vext_b設定為低電位(L2)，將電位V4設定為Vss。
由此，寫入期間結束。在寫入期間結束的狀態下，電晶體404處於關閉狀態，由於在節點A與電晶體404的源極端子(汲極端子)之間產生電位差，所以極小的電流流過電晶體404。換言之，產生關態電流(即，洩漏電流)。
下面，成為讀出期間。在讀出期間，對因節點A所保持的電荷量的變化而發生的節點A的電位變化量進行測量。這裡，參照圖49B說明讀出期間的工作。
當開始讀出期間時，隨時間的經過連接於節點A的電容器所保持的電荷量發生變化，由此節點A的電位也發生變化。這意味著輸出電路406的輸入端子的電位發生變化，所以隨時間的經過輸出電路406的輸出端子的電位也發生變化。
在讀出期間，較佳為反復測量節點A的電位變化量的期間M及儲存節點A的電荷的期間S。藉由反復進行節點A的電位變化量的測量及電荷的儲存，可以確認到所測量的電壓值為定態下的值。換言之，能夠去除流在節點A的電流IA中的暫態電流(在開始測量後隨時間經過而減少的電流成分)。其結果是，可以以更高準確度測量洩漏電流。
藉由先求出節點A的電位VA與輸出電位Vout的關係，可以從輸出電位Vout求出節點A的電位VA。一般而言，可藉由以下等式用輸出電位Vout的函數來表達節點A的電位VA。
V A =F(Vout)
使用節點A的電位VA、連接於節點A的電容CA以及常數(const)藉由以下等式來表達連接於節點A的電容的電荷QA。這裡，連接於節點A的電容CA是電容元件400的電容與其它電容(輸出電路406的輸入電容等)之和。
Q A =C A V A +const
節點A的電流IA是流入節點A中的電荷(或者從節點A流出的電荷)的時間導數，因此，由以下等式表達節點A的電流IA。
如此，可以根據連接於節點A的電容CA、輸出電路406的輸出電位Vout及時間變化△t求出節點A的電流IA。
由於電流IA為流過電晶體404的電流Idev和其他電流成分Ileak之和，所以為了高精確度地求出流過電晶體404的電流Idev，較佳為利用對於流過電晶體404的Idev充分使其他電流成分Ileak減小的測量系統進行測量。另外，也可以藉由估計電流成分Ileak且從電流IA減去電流成分Ileak，提高流過電晶體404的電流Idev的精度。
這裡，在測量期間M，將電位V2設定為低電位(L5)，將電位Vext_a設定為低電位(L4)，由此使電晶體402處於開啟狀態。注意，為了使電晶體402處於開啟狀態，電位Vext_a的低電位(L4)高於電位V2的低電位(L5)。另外，將電位V1設定為高電位(H3)。將電位Vext_c設定為低電位(L2)，將電位V3設定為低電位(L1)。另外，將電位Vext_b設定為低電位(L2)，將電位V4設定為Vss。
在儲存期間S，將電位V2設定為高電位 (H4)，將電位Vext_a設定為高電位(H4)，由此使電晶體402處於關閉狀態。此外，將電位V1設定為低電位(L3)。注意，電位V1、電位V2及電位Vext_a為同一電位。將電位Vext_c設定為低電位(L2)，將電位V3設定為低電位(L1)。另外，將電位Vext_b設定為低電位(L2)，將電位V4設定為Vss。
藉由上述方法，可以測量流過電晶體404的微小電流。
在本實施例中，電晶體401、電晶體402的通道長度L=3μm且通道寬度W=100μm，電晶體403的通道長度L=10μm且通道寬度W=10μm，電晶體404的通道長度L=0.8μm且通道寬度W=10000μm。此外，各電晶體利用與樣本1相同的製造方法形成。
接著，說明測量序列。作為測量序列使用下述兩種測量序列。
在第一測量序列中，首先，將測量溫度設定為125℃，將用來算出流過電晶體的電流I的△t設定為1小時，反復進行按△t設定寫入期間的循環10次。接著，將測量溫度設定為85℃，將△t設定為6小時，反復進行按△t設定寫入期間的循環4次。
在第二測量序列中，首先，將測量溫度設定為150℃，將△t設定為1小時，反復進行按△t設定寫入期間的循環10次。接著，將測量溫度設定為125℃，將△t設定為1小時，反復進行按△t設定寫入期間的循環10 次。接著，將測量溫度設定為85℃，將△t設定為6小時，反復進行按△t設定寫入期間的循環4次。接著，將測量溫度設定為85℃，將△t設定為12小時，反復進行按△t設定寫入期間的循環3次。接著，將測量溫度設定為60℃，將△t設定為60小時，反復進行按△t設定寫入期間的循環1次。
在本實施例中，在寫入期間，將電位V3的高電位(H1)設定為2V且將電位V3的低電位(L1)設定為1V。將電位Vext_c的高電位(H2)設定為5V且將低電位(L2)設定為-3V。將電位V1的高電位(H3)設定為3V且低電位(L3)設定為1.5V。將電位Vext_a的高電位(H4)設定為1.5V且將低電位(L4)設定為-1V。將電位V2的高電位(H4)設定為1.5V且將低電位(L5)設定為-2V。將電位Vext_b設定為-3V，使電晶體404處於關閉狀態，將電位V4設定為1V。這裡，對節點A施加2V。
此外，在讀出期間，以10秒的測量期間M及290秒的保持期間S為1循環，反復進行讀出工作，由此測量輸出電位Vout。
在本實施例中，在讀出期間，將電位V1的高電位(H1)設定為5V且將低電位(L1)設定為1.5V。將電位Vext_a的高電位(H4)設定為1.5V且將低電位(L4)設定為-1V。將電位V2的高電位(H4)設定為1.5V且將低電位(L5)設定為-2V。將電位V3的低電位 (L2)設定為1V。將電位Vext_c的低電位(L2)設定為-3V。將電位Vext_b設定為-3V，使電晶體404處於關閉狀態，將電位V4設定為1V。
作為測量資料的一個例子，圖50示出第二測量序列中的經過時間與輸出電路406的輸出電位Vout之間的關係。從圖50可確認到電位隨時間發生變化。
圖51A及圖51B示出基於測量輸出電位Vout算出的洩漏電流。圖51A是在第一測量序列中測量的結果，圖51B是在第二測量序列中測量的結果。另外，圖51A及圖51B是經過時間與流過源極電極與汲極電極之間的洩漏電流之間的關係的圖。
從圖51A及圖51B可知有剛開始測量之後所測量的洩漏電流的值逐漸下降且該值收斂於一定值的傾向。在測量溫度最高的條件下，以測量的洩漏電流的最低值為該溫度下的洩漏電流。
在圖51A中，洩漏電流在測量溫度為125℃下小於5×10-21A/μm(5zA/μm)，在測量溫度為85℃下小於1×10-22A/μm(100yA/μm(yoctoampere：攸安培，1yA為10-24A))。
在圖51B中，洩漏電流在測量溫度為150℃下小於1.5×10-20A/μm(15zA/μm(zeptoampere：介安培，1zA為10-21A))，在測量溫度為125℃下小於2×10-21A/μm(2zA/μm)，在測量溫度為85℃下小於5×10-23A/μm(50yA/μm(攸安培，1yA為10-24A))，在測 量溫度為60℃下小於6×10-24A/μm(6yA/μm)。
從上述結果可知，藉由提高開始測量時的測量溫度，可以高效地抑制過渡的電流變化的影響，且可以測量電晶體的原來的洩漏電流。
如上所述，從本實施例可確認到使用被高度純化且氧缺陷被抑制的氧化物半導體的電晶體的關態電流極小。
接著，圖52示出圖51B所示的洩漏電流的阿瑞尼氏曲線圖。從圖52可確認到，由於上述測量的洩漏電流的溫度依賴性表達為直線狀，活化能幾乎一定，所以測量值是合理的。
實施例5
在本實施例中，對使用與實施例1的樣本1相同的方法製造的樣本6的關態電流進行測量。
採用與上述實施例4相同的方法進行關態電流的測量。所使用的測量序列是第一測量序列。
圖53A示出基於測量輸出電位Vout算出的洩漏電流。此外，圖53B示出圖53A所示的洩漏電流的阿瑞尼氏曲線圖。在圖53A及圖53B中，洩漏電流在測量溫度為125℃下小於1×10-20A/μm(10zA/μm)，在測量溫度為85℃下小於2×10-22A/μm(200yA/μm)。
從上述結果可確認到，本發明的一個方式的半導體裝置即使在使用氧化物半導體的電晶體的下層設置 包含單晶半導體的電晶體，也可以使使用氧化物半導體的電晶體的關態電流充分小。
<參考例>
作為參考例，說明各裝置的所需的保持年數及85℃下的目標(被要求的)洩漏電流。
參照圖54說明各裝置的所需的保持年數及85℃下的目標洩漏電流。
圖34B所示的半導體裝置被稱為DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：氧化物半導體動態隨機存取記憶體)，是將使用氧化物半導體的電晶體用於記憶單元的選擇電晶體(用作切換元件的電晶體)的記憶體裝置。
當將最小加工尺寸設為F時，將每個記憶單元的佔有面積設定為8F2，DOSRAM的電晶體的目標電流小於100aA/μm，電位的保持時間為1小時以上，用來保持電位的電容為30fF，允許臨界值變動為0.3V。
在圖36及圖37所示的常關閉CPU中，電晶體的目標電流小於3zA/μm，電位的保持時間為1天以上，用來保持電位的電容為184fF，允許臨界值變動為0.1V。
圖2A及圖2B等所示的半導體裝置被稱為NOSRAM(Non-volatile Oxide Semiconductor Random Access Memory：氧化物半導體非揮發性隨機存取記憶 體)。規模較小的NOSRAM的電晶體的目標電流小於93yA/μm，電位的保持時間為10年以上，用來保持電位的電容為21fF，允許臨界值變動為0.5V。2值的NOSRAM的電晶體的目標電流小於1.5yA/μm，電位的保持時間為10年以上，用來保持電位的電容為39aF，允許臨界值變動為0.5V。8值的NOSRAM的電晶體的目標電流小於0.02yA/μm，電位的保持時間為10年以上，用來保持電位的電容為39aF，允許臨界值變動為0.1V。
FPGA的電晶體的目標電流小於44yA/μm，電位的保持時間為10年以上，用來保持電位的電容為184fF，允許臨界值變動為0.3V。

Claims (15)

  1. 一種半導體裝置，包括：第一電晶體；該第一電晶體上的第二電晶體；電容器；該第一電晶體與該第二電晶體之間的阻擋層；該第一電晶體與該阻擋層之間的第一佈線；以及位於該阻擋層與該第二電晶體之間且隔著該阻擋層與該第一佈線重疊的第二佈線，其中，該第一佈線、該阻擋層及該第二佈線形成該電容器，其中，該第一電晶體所包括的第一半導體層使用單晶半導體形成並包括該第一電晶體的通道形成區域，其中，該第二電晶體所包括的第二半導體層包括氧化物半導體和該第二電晶體的通道形成區域，並且其中，該第二電晶體的該通道形成區域與該第二佈線重疊。
  2. 一種半導體裝置，包括：第一電晶體；該第一電晶體上的第二電晶體；電容器；該第一電晶體與該第二電晶體之間的阻擋層；該第一電晶體與該阻擋層之間的第一佈線；以及位於該阻擋層與該第二電晶體之間且隔著該阻擋層與該第一佈線重疊的第二佈線，其中，該第二佈線電連接於該第二電晶體的源極電極和汲極電極中的一個及該第一電晶體的閘極電極，其中，該第一佈線、該阻擋層及該第二佈線形成該電容器，其中，該第一電晶體所包括的第一半導體層使用單晶半導體形成並包括該第一電晶體的通道形成區域，並且其中，該第二電晶體所包括的第二半導體層包括氧化物半導體和該第二電晶體的通道形成區域。
  3. 一種半導體裝置，包括：第一電晶體；該第一電晶體上的第二電晶體；電容器；該第一電晶體與該第二電晶體之間的阻擋層；該第一電晶體與該阻擋層之間的第一佈線；以及位於該阻擋層與該第二電晶體之間且隔著該阻擋層與該第一佈線重疊的第二佈線，其中，該第一電晶體的閘極電極、該第一佈線、該第二電晶體的源極電極和汲極電極中的一個彼此電連接，其中，該第一佈線、該阻擋層及該第二佈線形成該電容器，其中，該第一電晶體所包括的第一半導體層使用單晶半導體形成並包括該第一電晶體的通道形成區域，其中，該第二電晶體所包括的第二半導體層包括氧化物半導體和該第二電晶體的通道形成區域，並且其中，該第二電晶體的該通道形成區域與該第二佈線重疊。
  4. 根據申請專利範圍第1至3項中之任一項之半導體裝置，其中該阻擋層至少包含氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿中的一個。
  5. 根據申請專利範圍第1至3項中之任一項之半導體裝置，還包括：該第二電晶體與該阻擋層之間的包含氧化物的絕緣層，其中，該絕緣層包括區域，該區域具有比構成該絕緣層的該區域的材料的化學計量組成高的氧比率。
  6. 根據申請專利範圍第1或2項之半導體裝置，還包括：包含與該第二佈線相同的材料且在與該第二佈線相同的表面上接觸於與該第二佈線相同的表面的第三電極，其中該第二電晶體的該通道形成區域與該第三電極重疊。
  7. 根據申請專利範圍第1至3項中之任一項之半導體裝置，還包括：該第一電晶體與該阻擋層之間的第一絕緣層；以及該第二電晶體與該阻擋層之間的第二絕緣層。
  8. 一種電子裝置，包括根據申請專利範圍第1至3項中之任一項之半導體裝置。
  9. 一種半導體裝置，包括：第一電晶體；該第一電晶體上的第二電晶體；電容器；夾著該第二電晶體的第一層及第二層，該第一層及該第二層的各者包括鋁及氧；以及夾著該第一層與該第二層中的一個的第一佈線及第二佈線，該第一佈線與該第二佈線重疊使得該第一佈線、該第二佈線及該第一層與該第二層中的一個形成該電容器，其中，該第一電晶體所包括的第一半導體層使用單晶半導體形成並包括該第一電晶體的通道形成區域，並且其中，該第二電晶體所包括的第二半導體層包括氧化物半導體和該第二電晶體的通道形成區域。
  10. 根據申請專利範圍第9項之半導體裝置，其中當表示於電路圖時，該第一電晶體的閘極電極、該第二電晶體的源極電極和汲極電極中的一個及該第一佈線形成電結點。
  11. 根據申請專利範圍第10項之半導體裝置，其中該第一佈線設置於該第二佈線下。
  12. 根據申請專利範圍第10項之半導體裝置，其中該第一電晶體的該閘極電極、該第二電晶體的該源極電極和該汲極電極中的該一個及該第一佈線重疊。
  13. 根據申請專利範圍第9項之半導體裝置，其中該第一層及該第二層中的該一個設置於該第一電晶體及該第二電晶體之間的水平面中。
  14. 根據申請專利範圍第9項之半導體裝置，其中該第一層及該第二層中的該一個為氧化鋁層。
  15. 根據申請專利範圍第9項之半導體裝置，其中該第一層及該第二層中的該一個為與該第一佈線及該第二佈線的各者直接接觸的氧化鋁層。
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