JP2021103798A - 半導体装置 - Google Patents
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Abstract
Description
する。本発明の一態様は半導体装置の駆動方法に関する。
の一態様は、物、方法、又は、製造方法に関する。本発明の一態様は、プロセス、マシン
、マニュファクチャ、又は、組成物(コンポジション・オブ・マター)に関する。そのた
め、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、
表示装置、発光装置、照明装置、それらの駆動方法、又は、それらの製造方法、を一例と
して挙げることができる。
装置全般を指す。トランジスタ、半導体回路は、半導体装置の一態様である。また、演算
装置、記憶装置、撮像装置、電気光学装置、発電装置(薄膜太陽電池、有機薄膜太陽電池
等を含む)、及び電子機器は半導体装置を有している場合がある。
集積回路(IC)や画像表示装置(単に表示装置とも表記する)のような電子デバイスに
広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料
が広く知られているが、その他の材料として酸化物半導体が注目されている。
てトランジスタを作製する技術が開示されている(特許文献1及び特許文献2参照)。
ンジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
性の高い半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置
を提供することを課題の一とする。
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
のトランジスタと、第1のトランジスタと第2のトランジスタとの間に位置するバリア層
と、第1のトランジスタとバリア層との間に位置する第1の電極と、バリア層と第2のト
ランジスタとの間に位置し、バリア層を挟んで第1の電極と重畳する第2の電極と、を備
え、第1のトランジスタは、単結晶半導体を含む第1の半導体層にチャネルが形成され、
第2のトランジスタは、酸化物半導体を含む第2の半導体層にチャネルが形成される、半
導体装置である。
置する第2のトランジスタと、第1のトランジスタと第2のトランジスタとの間に位置す
るバリア層と、第1のトランジスタとバリア層との間に位置する第1の電極と、バリア層
と第2のトランジスタとの間に位置し、バリア層を挟んで第1の電極と重畳する第2の電
極と、を備え、第1のトランジスタのゲート電極、第1の電極、及び第2のトランジスタ
のソース電極またはドレイン電極の一方は、互いに電気的に接続し、第1のトランジスタ
は、単結晶半導体を含む第1の半導体層にチャネルが形成され、第2のトランジスタは、
酸化物半導体を含む第2の半導体層にチャネルが形成される、半導体装置である。
置する第2のトランジスタと、第1のトランジスタと第2のトランジスタとの間に位置す
るバリア層と、第1のトランジスタとバリア層との間に位置する第1の電極と、バリア層
と第2のトランジスタとの間に位置し、バリア層を挟んで第1の電極と重畳する第2の電
極と、を備え、第1のトランジスタのゲート電極、第2の電極、及び第2のトランジスタ
のソース電極またはドレイン電極の一方は、互いに電気的に接続し、第1のトランジスタ
は、単結晶半導体を含む第1の半導体層にチャネルが形成され、第2のトランジスタは、
酸化物半導体を含む第2の半導体層にチャネルが形成される、半導体装置である。
置する第2のトランジスタと、第1のトランジスタと第2のトランジスタとの間に位置す
るバリア層と、第1のトランジスタとバリア層との間に位置する第1の電極と、バリア層
と第2のトランジスタとの間に位置し、バリア層を挟んで第1の電極と重畳する第2の電
極と、を備え、第1のトランジスタのゲート電極、第1の電極、及び第2のトランジスタ
のソース電極またはドレイン電極の一方は、互いに電気的に接続し、第2の電極は、第2
のトランジスタのチャネル形成領域と重畳し、第1のトランジスタは、単結晶半導体を含
む第1の半導体層にチャネルが形成され、第2のトランジスタは、酸化物半導体を含む第
2の半導体層にチャネルが形成される、半導体装置である。
化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イット
リウム、酸化ハフニウム、酸化窒化ハフニウムのうち、少なくとも一を含むことが好まし
い。
層は、化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有することが好ましい
。
好ましい。
とが好ましい。
8cm−3未満であることが好ましい。
ることが好ましく、第3の電極は、第2のトランジスタのチャネル形成領域と重畳するこ
とが好ましい。
c.以下であることが好ましい。
半導体装置を提供することができる。または、新規な構成の半導体装置を提供することが
できる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本
発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外
の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細
書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
ために付すものであり、数的に限定するものではない。
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、IGFET(Insulated Gate Field Effect Trans
istor)や薄膜トランジスタ(TFT:Thin Film Transistor
)を含む。
[積層構造の構成例]
以下では、本発明の一態様の半導体装置に適用することのできる積層構造の例について
説明する。図1は、以下で示す積層構造10の断面概略図である。
配線層31、バリア層41、第2の配線層32、第2の絶縁層22、及び第2のトランジ
スタを含む第2の層12が、順に積層された積層構造を有している。
。また、第2の層12に含まれる第2のトランジスタは、第2の半導体材料を含んで構成
される。第1の半導体材料と第2の半導体材料は、同一の材料であってもよいが、異なる
半導体材料とすることが好ましい。第1のトランジスタ及び第2のトランジスタは、それ
ぞれ半導体層、ゲート電極、ゲート絶縁層、ソース電極及びドレイン電極(またはこれに
加えてソース領域及びドレイン領域)を有する。
としては、例えばシリコン、ゲルマニウムなどの半導体材料、シリコン、ゲルマニウム、
ガリウム、ヒ素、アルミニウムなどを有する化合物半導体材料、有機半導体材料、または
酸化物半導体材料などが挙げられる。
半導体を用いた場合について説明する。
を有する層である。なお、バリア層41はこの上方に設けられる電極または配線と、下方
に設けられる電極または配線とを電気的に接続するための開口やプラグを有していてもよ
い。例えば、第1の配線層31に含まれる配線または電極と、第2の配線層32に含まれ
る配線または電極とを電気的に接続するプラグを有する。
第1の配線層31は少なくとも第1の電極を有し、第2の配線層32は少なくとも第1の
電極と重畳する第2の電極を有する。ここで第1の電極、バリア層41及び第2の電極に
より容量が形成されうる。
は、金属または合金材料のほか、導電性の金属酸化物を用いることができる。またこのよ
うな材料を含む層を単層で、若しくは2層以上積層して用いてもよい。
る。また、第1の絶縁層21には、第1の層11に含まれる第1のトランジスタ、電極ま
たは配線と、第1の配線層31に含まれる電極または配線とを電気的に接続するための開
口やプラグを有していてもよい。
する。また、第2の絶縁層22には、第2の層12に含まれる第2のトランジスタ、電極
または配線と、第2の配線層32に含まれる電極または配線とを電気的に接続するための
開口やプラグを有していてもよい。
が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よ
りも多くの酸素を含む酸化物を用いることが好ましい。第2の半導体材料として酸化物半
導体を用いた場合、第2の絶縁層22から脱離した酸素が酸化物半導体に供給され、酸化
物半導体中の酸素欠損を低減することが可能となる。その結果、第2のトランジスタの電
気特性の変動を抑制し、信頼性を高めることができる。
が好ましい。水素や水は酸化物半導体にとって電気特性の変動を引き起こす要因となりう
る。またバリア層41の下層から上層へ拡散する水素や水は、バリア層41により抑制す
ることができるが、バリア層41に設けられる開口やプラグ等を介して水素や水が上層に
拡散してしまう場合がある。
層41を形成する前、またはバリア層41にプラグを形成するための開口を形成した直後
に、バリア層41よりも下層に含まれる水素や水を除去するための加熱処理を施すことが
好ましい。加熱処理において、半導体装置を構成する導電膜などの耐熱性を考慮しつつ、
トランジスタの電気特性が劣化しない程度であれば、加熱処理の温度は高いほど好ましい
。具体的には、例えば450℃以上、好ましくは490℃以上、より好ましくは530℃
以上の温度とすればよいが、650℃以上で行ってもよい。不活性ガス雰囲気下または減
圧雰囲気下で1時間以上、好ましくは5時間以上、より好ましくは10時間以上の加熱処
理を行うことが好ましい。また加熱処理の温度は第1の層11や第1の配線層31に含ま
れる配線または電極の材料、及び第1の絶縁層21に設けられるプラグの材料の耐熱性を
考慮して決定すればよいが、例えば当該材料の耐熱性が低い場合には、550℃以下、ま
たは600℃以下、または650以下、または800℃以下の温度で行えばよい。またこ
のような加熱処理は、少なくとも1回以上行えばよいが、複数回行うとより好ましい。
もよぶ)によって測定される、基板表面温度が400℃での水素分子の脱離量が、300
℃で水素分子の脱離量の130%以下、好ましくは110%以下であることが好ましい。
または、TDS分析によって測定される、基板表面温度が450℃での水素分子の脱離量
が、350℃での脱離量の130%以下、好ましくは110%以下であることが好ましい
。
バリア層41として、TDS分析によって測定される、基板表面温度が20℃から600
℃の範囲における水素分子(M/z=2)の脱離量が、2×1015個/cm2未満、好
ましくは1×1015個/cm2未満、より好ましくは5×1014個/cm2未満であ
る材料をバリア層41に用いることが好ましい。または、TDS分析によって測定される
、基板表面温度が20℃から600℃の範囲における水分子(M/z=18)の脱離量が
、1×1016個/cm2未満、好ましくは5×1015個/cm2未満、より好ましく
は2×1012個/cm2未満である材料をバリア層41に用いることが好ましい。
た場合では、当該加熱処理は、シリコンの不対結合手(ダングリングボンドともいう)を
水素によって終端化する処理(水素化処理とも呼ぶ)を兼ねることができる。水素化処理
により第1の層11及び絶縁層21に含まれる水素の一部が脱離して第1のトランジスタ
の半導体層に拡散し、シリコン中のダングリングボンドを終端させることで、第1のトラ
ンジスタの信頼性を向上させることができる。
酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イッ
トリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどが挙げられ
る。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好ましい。
層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属酸
化物を含む層などを積層させて用いてもよい。
料は、水素、水に加え酸素に対してもバリア性に優れた材料である。このような材料を用
いることで、第2の絶縁層22を加熱した時に放出される酸素がバリア層41よりも下層
に拡散することを抑制することができる。その結果、第2の絶縁層22から放出され、第
2の層12中の第2のトランジスタの半導体層に供給されうる酸素の量を増大させること
ができる。
41として誘電率の高い材料(high−k材料ともいう)を用いると、単位面積当たり
の容量値を大きくすることができるため好ましい。また、複数の層を積層することにより
、容量のリーク電流を低減させることができるため好ましい。
水素や水の濃度を減少する、または水素や水を除去し、さらにバリア層41により水素や
水が第2の層12へ拡散することを抑制する。そのため、第2の絶縁層22や、第2の層
12に含まれる第2のトランジスタを構成する各層における水素及び水の含有量を、極め
て低いものとすることができる。例えば、第2の絶縁層22、第2のトランジスタの半導
体層、またはゲート絶縁層に含まれる水素濃度を5×1018cm−3未満、好ましくは
1×1018cm−3未満、さらに好ましくは3×1017cm−3未満にまで低減する
ことができる。
1に含まれる第1のトランジスタと、第2の層12に含まれる第2のトランジスタのいず
れにおいても、高い信頼性を両立することが可能となり、極めて信頼性の高い半導体装置
を実現できる。
図2(A)は、本発明の一態様の半導体装置の回路図の一例である。図2(A)に示す
半導体装置は、第1のトランジスタ110と、第2のトランジスタ100と、容量130
と、配線BLと、配線WLと、配線CLと、配線BGとを有する。
し、他方が配線SLと電気的に接続し、ゲートが第2のトランジスタ100のソースまた
はドレインの一方及び容量130の一方の電極と電気的に接続する。第2のトランジスタ
100は、ソースまたはドレインの他方が配線BLと電気的に接続し、ゲートが配線WL
と電気的に接続する。容量130は、他方の電極が配線CLと電気的に接続する。また配
線BGは第2のトランジスタ100の第2のゲートと電気的に接続する。なお、第1のト
ランジスタ110のゲートと、第2のトランジスタ100のソースまたはドレインの一方
と、容量130の一方の電極の間のノードをノードFNと呼ぶ。
時に配線BLの電位に応じた電位を、ノードFNに与える。また、第2のトランジスタ1
00が非導通状態(オフ状態)のときに、ノードFNの電位を保持する機能を有する。す
なわち、図2(A)に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。
なお、ノードFNと電気的に接続する液晶素子や有機EL(Electrolumine
scence)素子などの表示素子を有する場合、図2(A)の半導体装置は表示装置の
画素として機能させることもできる。
に与える電位によって制御することができる。また配線WLまたは配線BGに与える電位
によって第2のトランジスタ100のしきい値電圧を制御することができる。第2のトラ
ンジスタ100として、オフ電流の小さいトランジスタを用いることによって、非導通状
態におけるノードFNの電位を長期間に渡って保持することができる。したがって、半導
体装置のリフレッシュ頻度を低減することができるため、消費電力の小さい半導体装置を
実現することができる。なお、オフ電流の小さいトランジスタの一例として、酸化物半導
体を用いたトランジスタが挙げられる。
れる。このとき、ノードFNの電位によって、第2のトランジスタ100の見かけ上のし
きい値電圧が変動する。見かけ上のしきい値電圧の変動により、第1のトランジスタ11
0の導通状態、非導通状態が変化することを利用し、ノードFNに保持された電位の情報
をデータとして読み出すことができる。
保持するためには、容量1μFあたり、トランジスタのチャネル幅1μmあたりのオフ電
流の値が4.3yA(ヨクトアンペア:1yAは10−24A)未満であることが好まし
い。このとき、許容されるノードFNの電位の変動が0.5V以内であることが好ましい
。または、95℃において、上記オフ電流が1.5yA未満であることが好ましい。本発
明の一態様の半導体装置は、バリア層よりも下層の水素濃度が十分に低減されているため
、その結果、その上層の酸化物半導体を用いたトランジスタは、このように極めて低いオ
フ電流を実現することができる。
V/dec.以上、好ましくは60mV/dec.以上、より好ましくは50mV/de
c.以上であり、200mV/dec.以下、好ましくは150mV/dec.以下、よ
り好ましくは100mV/dec.以下、さらに好ましくは80mV/dec.以下であ
ることが好ましい。S値が小さいほど、トランジスタをオフする特定の電圧におけるオフ
電流を小さくすることができる。
アレイ)を構成することができる。
す。
0を有する。第2のトランジスタ100は第1のトランジスタ110の上方に設けられ、
第1のトランジスタ110と第2のトランジスタ100の間にはバリア層120が設けら
れている。
第1のトランジスタ110は、半導体基板111上に設けられ、半導体基板111の一
部からなる半導体層112、ゲート絶縁層114、ゲート電極115、及びソース領域ま
たはドレイン領域として機能する低抵抗層113a及び低抵抗層113bを有する。
構成や駆動方法に応じて適切なトランジスタを用いればよい。
レイン領域となる低抵抗層113a及び低抵抗層113b等において、シリコン系半導体
などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、G
e(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、
GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格
子に歪みを有するシリコンを用いた構成としてもよい。またはGaAsとAlGaAs等
を用いることで、第1のトランジスタ110をHEMT(High Electron
Mobility Transistor)としてもよい。
加え、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与
する元素を含む。
型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、また
は金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立
するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングス
テンを用いることが好ましい。
に対応する。
0を用いてもよい。図3(A)の左側にトランジスタ160のチャネル長方向の断面を、
右側にチャネル幅方向の断面を示す。図3(A)に示すトランジスタ160はチャネルが
形成される半導体層112(半導体基板の一部)が凸形状を有し、その側面及び上面に沿
ってゲート絶縁層114及びゲート電極115が設けられている。このようなトランジス
タ160は半導体基板の凸部を利用していることからFIN型トランジスタとも呼ばれる
。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有し
ていてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示した
が、SOI基板を加工して凸形状を有する半導体層を形成してもよい。
第1のトランジスタ110を覆って、絶縁層121、絶縁層122、及び絶縁層123
が順に積層して設けられている。
bに添加された導電性を付与する元素の活性化のための熱処理の際の保護膜として機能す
る。絶縁層121は不要であれば設けなくてもよい。
材料を含むことが好ましい。水素を含む絶縁層122を第1のトランジスタ110上に設
け、加熱処理を行うことで絶縁層122中の水素により半導体層112中のダングリング
ボンドが終端され、第1のトランジスタ110の信頼性を向上させることができる。
差を平坦化する平坦化層として機能する。絶縁層123の上面は、その上面の平坦性を高
めるためにCMP(Chemical Mechanical Polishing)法
等を用いた平坦化処理により平坦化されていてもよい。
13b等と電気的に接続するプラグ161、第1のトランジスタ110のゲート電極11
5と電気的に接続するプラグ162等が埋め込まれている。
の絶縁層21に相当する。
絶縁層123の上部には、配線131、配線132、配線133及び配線134等が設
けられている。
的に接続し、その一部は容量130の第1の電極としても機能する。
もよい。すなわち、配線の一部が電極として機能する場合や、電極の一部が配線として機
能する場合もある。
層構造における第1の配線層31に相当する。
金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、高い耐熱
性と高い導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好
ましく、特にタングステンを用いることが好ましい。
まれるように設けられ、絶縁層124と配線131、配線132、配線133及び配線1
34等の各々の上面は平坦化されていることが好ましい。
バリア層120は、絶縁層124、配線131、配線132、配線133及び配線13
4等の上面を覆って設けられている。バリア層120は、上記積層構造におけるバリア層
41に相当する。バリア層120の材料としては、上記バリア層41についての記載を援
用できる。
130の誘電層としても機能する。
口、及び配線134と後述する配線142とを電気的に接続するための開口を有している
。
バリア層120上に、配線141、配線142等が設けられている。配線141、配線
142等を含む構成が、上記積層構造における第2の配線層32に相当する。
る。配線141の一部は後述する第2のトランジスタ100のチャネル形成領域に重畳し
て設けられ、第2のトランジスタ100の第2のゲート電極としての機能を有する。
、配線132を用いる構成としてもよい。
る。配線142は、その一部が配線133と重畳し、容量130の第2の電極として機能
する。
たは金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性を要する場合
にはタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、導電性
を考慮すると、低抵抗な金属材料または合金材料を用いることが好ましく、アルミニウム
、クロム、銅、タンタル、チタンなどの金属材料、または当該金属材料を含む合金材料を
単層で、または積層して用いてもよい。
または遷移金属元素などの主成分以外の元素を含む金属酸化物を用いることが好ましい。
このような金属酸化物は、高い導電性を実現できる。例えば、In−Ga系酸化物、In
−Zn系酸化物、In−M−Zn系酸化物(MはAl、Ti、Ga、Y、Zr、La、C
e、NdまたはHf)などの金属酸化物に、上述の元素を含ませて導電性を高めた材料を
用いることができる。さらに、このような金属酸化物は酸素を透過しにくいため、バリア
層120に設けられる開口をこのような材料を含む配線141、配線142等で覆うこと
で、後述する絶縁層125を加熱処理したときに放出される酸素が、バリア層120より
も下方へ拡散することを抑制することができる。その結果、絶縁層125から放出され、
第2のトランジスタ100の半導体層へ供給されうる酸素の量を増大させることができる
。
エッチングされる配線141a、配線141bを設けてもよい。配線141a、配線14
1bは、配線131、配線133などと接続されている。
一例として、図4(B)に示すように、配線142は、電極103a及び電極103bと
同時に成膜されて、同時にエッチングされる配線103cと接続されてもよい。
バリア層120、配線141、配線142等を覆って、絶縁層125が設けられている
。ここで絶縁層125を含む領域が上記積層構造における第2の絶縁層22に相当する。
。
の酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの
酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素
よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法(TDS:Thermal D
esorption Spectroscopy)分析にて、酸素原子に換算しての酸素
の脱離量が1.0×1018atoms/cm3以上、好ましくは3.0×1020at
oms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温
度としては100℃以上700℃以下、または100℃以上500℃以下の範囲が好まし
い。
ることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中におい
て、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、
窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁層125の上部には、第2のトランジスタ100が設けられている。第2のトラン
ジスタ100を含む構成が、上記積層構造における第2の層12に相当する。
、第1の酸化物層101aの上面に接する半導体層102と、半導体層102の上面と接
し、半導体層102と重なる領域で離間する電極103a及び電極103bと、半導体層
102の上面に接する第2の酸化物層101bと、第2の酸化物層101b上にゲート絶
縁層104と、ゲート絶縁層104及び第2の酸化物層101bを介して半導体層102
と重なるゲート電極105と、を有する。また第2のトランジスタ100を覆って、絶縁
層107、絶縁層108、及び絶縁層126が設けられている。
、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の、表面、側
面、上面、及び/又は、下面の少なくとも一部(又は全部)に設けられている。
は、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の、表面、
側面、上面、及び/又は、下面の少なくとも一部(又は全部)と、接触している。または
、電極103a(及び/又は、電極103b)の、少なくとも一部(又は全部)は、半導
体層102(及び/又は、第1の酸化物層101a)などの半導体層の少なくとも一部(
又は全部)と、接触している。
は、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の、表面、
側面、上面、及び/又は、下面の少なくとも一部(又は全部)と、電気的に接続されてい
る。または、電極103a(及び/又は、電極103b)の、少なくとも一部(又は全部
)は、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の一部(
又は全部)と、電気的に接続されている。
は、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の、表面、
側面、上面、及び/又は、下面の少なくとも一部(又は全部)に、近接して配置されてい
る。または、電極103a(及び/又は、電極103b)の、少なくとも一部(又は全部
)は、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の一部(
又は全部)に、近接して配置されている。
は、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の、表面、
側面、上面、及び/又は、下面の少なくとも一部(又は全部)の横側に配置されている。
または、電極103a(及び/又は、電極103b)の、少なくとも一部(又は全部)は
、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の一部(又は
全部)の横側に配置されている。
は、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の、表面、
側面、上面、及び/又は、下面の少なくとも一部(又は全部)の斜め上側に配置されてい
る。または、電極103a(及び/又は、電極103b)の、少なくとも一部(又は全部
)は、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の一部(
又は全部)の斜め上側に配置されている。
は、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の、表面、
側面、上面、及び/又は、下面の少なくとも一部(又は全部)の上側に配置されている。
または、電極103a(及び/又は、電極103b)の、少なくとも一部(又は全部)は
、半導体層102(及び/又は、第1の酸化物層101a)などの半導体層の一部(又は
全部)の上側に配置されている。
体を含んでいてもよい。特に、半導体層102は、シリコンよりもバンドギャップの大き
な半導体を含むことが好ましい。好適には、半導体層102は酸化物半導体を含んで構成
される。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を
用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
)を含むことが好ましい。より好ましくは、In−M−Zn系酸化物(MはAl、Ti、
Ga、Ge、Y、Zr、Sn、La、CeまたはHf等の金属)で表記される酸化物を含
む。
、または半導体層の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さない
酸化物半導体膜を用いることが好ましい。
高いトランジスタを実現できる。
後の実施の形態で詳細に説明する。
との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元
素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と、該酸化
物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することがで
きる。
上面および底面が、酸化物半導体層の界面準位形成防止のためのバリア膜として機能する
酸化物層に接する構成とすることが好ましい。このような構成とすることにより、酸化物
半導体層中および界面においてキャリアの生成要因となる酸素欠損の生成および不純物の
混入を抑制することが可能となるため、酸化物半導体層を高純度真性化することができる
。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。よっ
て、当該酸化物半導体層を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半
導体装置を提供することが可能となる。
、1×1017/cm3未満、1×1015/cm3未満、または1×1013/cm3
未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特
性を付与することができる。
る。より具体的には、第2の酸化物層101bは、その上面がゲート絶縁層104の下面
に接して設けられ、その下面が第1の電極103a及び第2の電極103bの上面に接し
て設けられている。
一の金属元素を一種以上含む酸化物を含む。
酸化物層101bの境界は不明瞭である場合がある。
を含み、代表的には、In−Ga系酸化物、In−Zn系酸化物、In−M−Zn系酸化
物(MはAl、Ti、Ga、Y、Zr、La、Ce、NdまたはHf)であり、且つ半導
体層102よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には
、第1の酸化物層101aまたは第2の酸化物層101bの伝導帯の下端のエネルギーと
、半導体層102の伝導帯の下端のエネルギーとの差が、0.05eV以上、0.07e
V以上、0.1eV以上、または0.15eV以上、且つ2eV以下、1eV以下、0.
5eV以下、または0.4eV以下とすることが好ましい。
101bに、半導体層102に比べてスタビライザとして機能するGaの含有量の多い酸
化物を用いることにより、半導体層102からの酸素の放出を抑制することができる。
数比のIn−Ga−Zn系酸化物を用いた場合、第1の酸化物層101aまたは第2の酸
化物層101bとして、例えばIn:Ga:Zn=1:3:2、1:3:4、1:3:6
、1:6:4、1:6:8、1:6:10、または1:9:6などの原子数比のIn−G
a−Zn系酸化物を用いることができる。なお、半導体層102、第1の酸化物層101
aおよび第2の酸化物層101bの原子数比はそれぞれ、誤差として上記の原子数比のプ
ラスマイナス20%の変動を含む。また、第1の酸化物層101aと第2の酸化物層10
1bは、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
なる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の
原子数比をIn:M:Zn=x1:y1:z1としたときに、x1/y1の値が1/3以
上6以下、好ましくは1以上6以下であり、z1/y1が1/3以上6以下、好ましくは
1以上6以下の原子数比の酸化物を用いることが好ましい。なお、z1/y1を6以下と
することで、後述するCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の
原子数比の代表例としては、In:M:Zn=1:1:1、3:1:2などがある。
物を用いた場合、第1の酸化物層101a、第2の酸化物層101bとなる酸化物膜を成
膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をIn:
M:Zn=x2:y2:z2としたときに、x2/y2<x1/y1であり、z2/y2
の値が1/3以上6以下、好ましくは1以上6以下の原子数比の酸化物を用いることが好
ましい。なお、z2/y2を6以下とすることで、後述するCAAC−OS膜が形成され
やすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:
3:4、1:3:6、1:3:8などがある。
べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層10
2に主としてチャネルが形成され、半導体層102が主な電流経路となる。このように、
チャネルが形成される半導体層102を、同じ金属元素を含む第1の酸化物層101aお
よび第2の酸化物層101bで挟持することにより、これらの界面準位の生成が抑制され
、トランジスタの電気特性における信頼性が向上する。
移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とする
トランジスタの半導体特性を得るために、半導体層102、第1の酸化物層101a、第
2の酸化物層101bのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数
比、原子間距離、密度等を適切なものとすることが好ましい。
aと半導体層102との混合領域を有する場合がある。また、半導体層102と第2の酸
化物層101bとの間には、半導体層102と第2の酸化物層101bとの混合領域を有
する場合がある。混合領域は、界面準位密度が低くなる。そのため、第1の酸化物層10
1a、半導体層102および第2の酸化物層101bの積層体は、それぞれの界面近傍に
おいて、エネルギーが連続的に変化する(連続接合ともいう。)バンド構造となる。
25、第1の酸化物層101a、半導体層102、第2の酸化物層101bおよびゲート
絶縁層104の伝導帯下端のエネルギー(Ec)を示す。
、第2の酸化物層101bにおいて、伝導帯下端のエネルギーが連続的に変化する。これ
は、第1の酸化物層101a、半導体層102、第2の酸化物層101bを構成する元素
が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第
1の酸化物層101a、半導体層102、第2の酸化物層101bは組成が異なる層の積
層体ではあるが、物性的に連続であるということもできる。
ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するU字型の井戸構造)
が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のよう
な欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層
された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界
面でキャリアがトラップあるいは再結合により消滅してしまう。
同様である場合について示したが、それぞれが異なっていてもよい。例えば、第1の酸化
物層101aよりも第2の酸化物層101bのEcが高いエネルギーを有する場合、バン
ド構造の一部は、図30(B)のように示される。
スタ100において、チャネルが半導体層102に形成されることがわかる。なお、第1
の酸化物層101a、半導体層102、第2の酸化物層101bは伝導帯下端のエネルギ
ーが連続的に変化しているため、U字型井戸(U Shape Well)とも呼ぶこと
ができる。また、このような構成で形成されたチャネルを埋め込みチャネルということも
できる。
の絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第1
の酸化物層101aおよび第2の酸化物層101bがあることにより、半導体層102と
当該トラップ準位とを遠ざけることができる。ただし、第1の酸化物層101aまたは第
2の酸化物層101bのEcと、半導体層102のEcとのエネルギー差が小さい場合、
半導体層102の電子が該エネルギー差を越えてトラップ準位に達することがある。マイ
ナスの電荷となる電子がトラップ準位に捕獲されることで、トランジスタのしきい値電圧
はプラス方向にシフトしてしまう。
1aおよび第2の酸化物層101bのEcと、半導体層102との間にエネルギー差を設
けることが必要となる。それぞれの当該エネルギー差は、0.1eV以上が好ましく、0
.15eV以上がより好ましい。
部が含まれることが好ましい。特にc軸に配向した結晶を用いることでトランジスタに安
定した電気特性を付与することができる。
ず、半導体層102とゲート絶縁層104の間にIn−Ga酸化物(たとえば、原子数比
でIn:Ga=7:93)を設けてもよい。
親和力の大きい酸化物を用いる。例えば、半導体層102として、第1の酸化物層101
aおよび第2の酸化物層101bよりも電子親和力の0.07eV以上1.3eV以下、
好ましくは0.1eV以上0.7eV以下、さらに好ましくは0.15eV以上0.4e
V以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギー
との差である。
することが好ましい。半導体層102が厚いほど、トランジスタのオン電流を高めること
ができる。また、第1の酸化物層101aは、半導体層102の界面準位の生成を抑制す
る効果が失われない程度の厚さであればよい。例えば、半導体層102の厚さは、第1の
酸化物層101aの厚さに対して、1倍よりも大きく、好ましくは2倍以上、より好まし
くは4倍以上、より好ましくは6倍以上とすればよい。なお、トランジスタのオン電流を
高める必要のない場合にはその限りではなく、第1の酸化物層101aの厚さを半導体層
102の厚さ以上としてもよい。
界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、第1の酸
化物層101aと同等またはそれ以下の厚さとすればよい。第2の酸化物層101bが厚
いと、ゲート電極105による電界が半導体層102に届きにくくなる恐れがあるため、
第2の酸化物層101bは薄く形成することが好ましい。例えば、半導体層102の厚さ
よりも薄くすればよい。なおこれに限られず、第2の酸化物層101bの厚さはゲート絶
縁層104の耐圧を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよ
い。
含む絶縁層など)と接する場合、これらの界面に界面準位が形成され、該界面準位はチャ
ネルを形成することがある。このような場合、しきい値電圧の異なる第2のトランジスタ
が出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら
、本構成のトランジスタにおいては、半導体層102を構成する金属元素を一種以上含ん
で第1の酸化物層101aを有しているため、第1の酸化物層101aと半導体層102
との界面に界面準位を形成しにくくなる。よって第1の酸化物層101aを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することがで
きる。
界面で界面散乱がおこり、トランジスタの電界効果移動度が低下する場合がある。しかし
ながら、本構成のトランジスタにおいては、半導体層102を構成する金属元素を一種以
上含んで第2の酸化物層101bを有しているため、半導体層102と第2の酸化物層1
01bとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高
くすることができる。
極として機能する。
1と電気的に接続する。また電極103bは、同様の開口を介して配線133と電気的に
接続する。
れぞれ接する構成を示したが、図3(B)に示すように、絶縁層125及びバリア層12
0中に埋め込まれたプラグ165やプラグ166を用いて、これらが電気的に接続する構
成としてもよい。
ットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単
体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば
、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二
層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−ア
ルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、
タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタ
ン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上に
チタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜
と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積
層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある
。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn系金属酸化物、窒化
シリコンなどを用いればよく、積層または単層で設ける。
加されたハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムア
ルミネート(HfAlxOyNz)、酸化イットリウムなどのhigh−k材料を用いて
もよい。
素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニ
ウムの積層膜のように、ゲート絶縁層の一部に酸化ハフニウム、酸化アルミニウム、酸化
タンタルのような電子捕獲準位の多い材料を用い、より高い温度(半導体装置の使用温度
あるいは保管温度よりも高い温度、あるいは、125℃以上450℃以下、代表的には1
50℃以上300℃以下)の下で、ゲート電極の電位をソース電極やドレイン電極の電位
より高い状態を、1秒以上、代表的には1分以上維持することで、半導体層からゲート電
極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御する
ことができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せし
める処理は、トランジスタの作製過程におこなえばよい。
後、あるいは、前工程(ウェハー処理)の終了後、あるいは、ウェハーダイシング工程後
、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その
後に125℃以上の温度に1時間以上さらされないことが好ましい。
ン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した
金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウ
ムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元
素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサ
イドを用いてもよい。また、ゲート電極105は、単層構造でも、二層以上の積層構造と
してもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチ
タン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン
膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上
にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を
積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、
チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選
ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添
加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
導体膜、In−Sn系酸窒化物半導体膜、In−Ga系酸窒化物半導体膜、In−Zn系
酸窒化物半導体膜、Sn系酸窒化物半導体膜、In系酸窒化物半導体膜、金属窒化膜(I
nN、ZnN等)等を設けてもよい。これらの膜は5eV以上、好ましくは5.5eV以
上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導
体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリ
ーオフ特性のスイッチング素子を実現できる。例えば、In−Ga−Zn系酸窒化物半導
体膜を用いる場合、少なくとも半導体層102より高い窒素濃度、具体的には7原子%以
上のIn−Ga−Zn系酸窒化物半導体膜を用いる。
好ましい。また、特に、絶縁層107として酸素を透過しにくい材料を用いることが好ま
しい。
102から絶縁層107よりも上方に酸素が放出されることを抑制することができる。さ
らに、絶縁層125から脱離した酸素を絶縁層107よりも下側に閉じ込めることができ
るため、半導体層102に供給しうる酸素の量を増大させることができる。
不純物である水や水素が混入することを抑制でき、第2のトランジスタ100の電気特性
の変動が抑制され、信頼性の高いトランジスタを実現できる。
絶縁層を設け、ゲート絶縁層104を介して半導体層102の上側からも酸素を供給する
構成としてもよい。
す。図5(A)は以下で例示するトランジスタの上面概略図であり、図5(B)、図5(
C)はそれぞれ、図5(A)中の切断線A1−A2、B1−B2で切断したときの断面概
略図である。なお、図5(B)はトランジスタのチャネル長方向の断面に相当し、図5(
C)はトランジスタのチャネル幅方向の断面に相当する。
04及び第2の酸化物層101bの上面形状が、ゲート電極105の上面形状と概略一致
するように、同一のフォトマスクを用いて加工されている例を示している。
くとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン
、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪
郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置するこ
ともあり、この場合も「上面形状が概略一致」という。
ト電極105が半導体層102の上面及び側面に面して設けられることで、半導体層10
2の上面近傍だけでなく側面近傍にまでチャネルが形成され、実効的なチャネル幅が増大
し、オン状態における電流(オン電流)を高めることができる。特に、半導体層102の
幅が極めて小さい(例えば50nm以下、好ましくは30nm以下、より好ましくは20
nm以下)場合には、半導体層102の内部にまでチャネルが形成される領域が広がるた
め、微細化するほどオン電流に対する寄与が高まる。
第2の酸化物層101bが電極103a及び電極103bの下面に接して設けられている
点で主に相違している。
化物層101bを構成するそれぞれの膜の成膜時において、大気に触れさせることなく連
続的に成膜することができるため、各々の界面欠陥を低減することができる。
101bを設ける構成を説明したが、第1の酸化物層101aまたは第2の酸化物層10
1bの一方、またはその両方を設けない構成としてもよい。
い場合の例を示している。また図8(A)、(B)では、第1の酸化物層101aを設け
、第2の酸化物層101bを設けない場合の例を示している。また図9(A)、(B)で
は、第2の酸化物層101bを設け、第1の酸化物層101aを設けない場合の例を示し
ている。
105と概略一致するように加工された場合を示すがこれに限られず、上面側からみて少
なくとも半導体層102と重なる領域ではゲート絶縁層104よりも内側にゲート電極1
05が位置するように加工してもよい。第2の酸化物層101bを有する場合においても
、第2の酸化物層101bはゲート電極105やゲート絶縁層104とは異なる上面形状
となるように加工してもよい。その場合の例を、図10、図11、図12に示す。
ンジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領
域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)
とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトラ
ンジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトラン
ジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
ネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示され
るチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
る領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチ
ャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel
Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合
には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明
細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。
なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込み
チャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって
、値を決定することができる。
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
凸形状を被覆する平坦化層として機能する。また絶縁層108は、絶縁層126を成膜す
る際の保護膜としての機能を有していてもよい。絶縁層108は不要であれば設けなくて
もよい。
プラグ163、ゲート電極105と電気的に接続するプラグ164等が埋め込まれている
。
と電気的に接続する配線152等が設けられている。
様に配線152が配線WLに相当し、配線134が配線CLに相当し、配線132が配線
BGに相当する。また第1のトランジスタ110のゲート電極115、容量130の第1
の電極として機能する配線133、及び第2のトランジスタ100の電極103bを含む
ノードが、図2(A)に示すノードFNに相当する。
上方に位置する第2のトランジスタ100とを有するため、これらを積層して設けること
により素子の占有面積を縮小することができる。さらに、第1のトランジスタ110と第
2のトランジスタ100との間に設けられたバリア層120により、これよりも下層に存
在する水や水素等の不純物が第2のトランジスタ100側に拡散することを抑制できる。
さらに、当該バリア層120を挟んで、一部が第1の電極として機能する配線133と、
一部が第2の電極として機能する配線142が設けられ、容量130を形成するため、容
量130を作製するための工程を別途追加することなく容量130を容易に作製すること
ができる。
の材料を含む絶縁層140を設ける構成としてもよい。このような構成とすることで、水
素を含む絶縁層122中に残存した水や水素が上方に拡散することを効果的に抑制するこ
とができる。この場合、絶縁層140を形成する前と、絶縁層140を形成した後であっ
てバリア層120を形成するよりも前に、水や水素を除去するための加熱処理を合計2回
以上行うことが好ましい。
以下では、上記構成例1とは構成の一部が異なる構成例について、図面を参照して説明
する。なお以下では、上記と重複する部分については説明を省略する場合がある。
及び容量130を有する。第2のトランジスタ100は第1のトランジスタ110の上方
に設けられ、第1のトランジスタ110と第2のトランジスタ100の間にはバリア層1
20が設けられている。
およびその周辺の構成が異なる点で主に相違している。具体的には、配線133に代えて
配線134が容量130の一対の電極の一方として機能する。また電極103bが、絶縁
層125に設けられた開口を介して、配線133及び配線142の各々と電気的に接続さ
れている。配線134と配線142とは互いに重なる領域を有し、容量130が形成され
ている。
120よりも下側(第1のトランジスタ110側)に配置された配線(配線133)がノ
ードFNの一部を構成していたのに対し、図13に示す構成では、バリア層120よりも
上側(第2のトランジスタ100側)に配置された配線(配線142)がノードFNの一
部を構成している点で、両者は主に相違している。
にエッチングされる配線141a、配線141bを設けてもよい。配線141a、配線1
41bは、配線131、配線133などと接続されている。
て、配線132を用いる構成としてもよい。また図14(B)に示すように、電極103
bは配線142ではなく、配線134と接続された構成とすることもできる。
103bと配線142とがそれぞれ接する構成を示したが、図15(A)に示すように、
絶縁層125及びバリア層120中に埋め込まれたプラグ165やプラグ166、プラグ
167等を用いて、これらが電気的に接続する構成としてもよい。
上方に位置する第2のトランジスタ100とを有するため、これらを積層して設けること
により素子の占有面積を縮小することができる。さらに、第1のトランジスタ110と第
2のトランジスタ100との間に設けられたバリア層120により、これよりも下層に存
在する水や水素等の不純物が第2のトランジスタ100側に拡散することを抑制できる。
さらに、当該バリア層120を挟んで、一部が第1の電極として機能する配線134と、
一部が第2の電極として機能する配線142が設けられ、容量130を形成するため、容
量130を作製するための工程を別途追加することなく容量130を容易に作製すること
ができる。
様の材料を含む絶縁層140を設ける構成としてもよい。このような構成とすることで、
水素を含む絶縁層122中に残存した水や水素が上方に拡散することを効果的に抑制する
ことができる。この場合、絶縁層140を形成する前と、絶縁層140を形成した後であ
ってバリア層120を形成するよりも前に、水や水素を除去するための加熱処理を合計2
回以上行うことが好ましい。
す半導体装置は、配線142の一部がバリア層120に設けられた開口を介して配線13
3と電気的に接続している。また第2のトランジスタ100の電極103bが配線133
と重なる領域に設けられた絶縁層125の開口を介して配線142と電気的に接続してい
る。すなわち、絶縁層125に設けられた一つの開口と重なる領域で、電極103b、配
線142及び配線133がそれぞれ電気的に接続する構成となっている。このような構成
とすることで、絶縁層125に形成する開口の数を減らすことができ、半導体装置の占有
面積をより縮小することができる。
以下では、上記構成例1及び構成例2とは構成の一部の異なる半導体装置の構成例につ
いて、図面を参照して説明する。なお以下では、上記と重複する部分については説明を省
略する場合がある。
示す半導体装置は、図2(A)に示した半導体装置と比較して、第2のトランジスタ10
0の第2のゲートが、配線BGに代えて配線CLと電気的に接続している点で相違してい
る。
を示す。
00、及び容量130を有する。第2のトランジスタ100は第1のトランジスタ110
の上方に設けられ、第1のトランジスタ110と第2のトランジスタ100の間にはバリ
ア層120が設けられている。
130およびその周辺の構成が異なる点で主に相違している。具体的には、配線142及
び配線134等を有していない点が挙げられる。また配線133と配線141とは互いに
重なる領域を有し、容量130が形成されている。バリア層120は、配線133と後述
する配線141とが重畳する領域において、容量130の誘電層としても機能する。
る。具体的には、第2のトランジスタ100の半導体層102の少なくともチャネル形成
領域と重畳して、容量130の第1の電極としての機能を有する配線133と、容量13
0の第2の電極としての機能を有する配線141とがバリア層120を挟持するように設
けられ、容量130を構成している。このように、容量130と第2のトランジスタ10
0を重ねて設けることにより、半導体装置の占有面積を効果的に縮小することが可能とな
る。
。同様に配線152が配線WLに相当し、配線132が配線CLに相当する。また第1の
トランジスタ110のゲート電極115、容量130の第1の電極として機能する配線1
33、及び第2のトランジスタ100の電極103bを含むノードが、図17(A)に示
すノードFNに相当する。
上方に位置する第2のトランジスタ100とを有するため、これらを積層して設けること
により素子の占有面積を縮小することができる。さらに、第1のトランジスタ110と第
2のトランジスタ100との間に設けられたバリア層120により、これよりも下層に存
在する水や水素等の不純物が第2のトランジスタ100側に拡散することを抑制できる。
さらに、当該バリア層120を挟んで、一部が第1の電極として機能する配線133と、
一部が第2の電極として機能する配線141が設けられ、容量130を形成するため、容
量130を作製するための工程を別途追加することなく容量130を容易に作製すること
ができる。
配線141a、配線141bを設けてもよい。配線141a、配線141bは、配線13
1、配線133などと接続されている。
それぞれ接する構成を示したが、図19(A)に示すように、絶縁層125及びバリア層
120中に埋め込まれたプラグ165やプラグ166等を用いて、これらが電気的に接続
する構成としてもよい。
様の材料を含む絶縁層140を設ける構成としてもよい。このような構成とすることで、
水素を含む絶縁層122中に残存した水や水素が上方に拡散することを効果的に抑制する
ことができる。この場合、絶縁層140を形成する前と、絶縁層140を形成した後であ
ってバリア層120を形成するよりも前に、水や水素を除去するための加熱処理を合計2
回以上行うことが好ましい。
配線BLに換えて配線BL1と配線BL2を有している点、及び配線WLに換えて配線W
L1、配線WL2を有している点で主に相違している。
レインの一方が第1のトランジスタ110のソースまたはドレインの他方と電気的に接続
し、ソースまたはドレインの他方が配線BL2と電気的に接続する。第2のトランジスタ
100はゲートが配線WLに換えて配線WL1と電気的に接続し、ソースまたはドレイン
の他方は配線BLに換えて配線BL1と電気的に接続する。
を示す。図20(B)において、第3のトランジスタ180は第1のトランジスタ110
と同様の構成を用いることができる。また、図17(B)の構成と比較して、第2のトラ
ンジスタ100の電極103aが配線131と電気的に接続していない点が相違している
。
1が配線BL1に相当し、配線131が配線BL2に相当する。また第3のトランジスタ
180のゲート電極、または当該ゲート電極と電気的に接続する配線(図示しない)が配
線WL2に相当する。
ゲートとして用いて第2のトランジスタ100のしきい値電圧を制御するための電位を与
える場合に、配線141に与える電位の影響が、情報の読み出しのための配線BL2の電
位に影響を及ぼすことを抑制することができる。
以下では、上記構成例1で示した半導体装置の作製方法の一例について、図21乃至図
23を用いて説明する。
ン基板(p型の半導体基板、またはn型の半導体基板を含む)、炭化シリコンや窒化ガリ
ウムを材料とした化合物半導体基板などを用いることができる。また、半導体基板111
として、SOI基板を用いてもよい。以下では、半導体基板111として単結晶シリコン
を用いた場合について説明する。
OS(Local Oxidation of Silicon)法またはSTI(Sh
allow Trench Isolation)法等を用いて形成すればよい。
11の一部にnウェルまたはpウェルを形成してもよい。例えば、n型の半導体基板11
1にp型の導電性を付与するホウ素などの不純物元素を添加してpウェルを形成し、同一
基板上にn型のトランジスタとp型のトランジスタを形成してもよい。
半導体基板111の表面を酸化し酸化シリコン膜を形成する。または、熱酸化法により酸
化シリコンを形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化す
ることにより、酸化シリコン膜と、酸化窒化シリコン膜の積層構造を形成してもよい。ま
たは、酸化シリコン、酸化窒化シリコン、高誘電率物質(high−k材料ともいう)で
あるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、
酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化
物等を用いてもよい。
sition)法(熱CVD法、MOCVD(Metal Organic CVD)法
、PECVD(Plasma Enhanced CVD)法等を含む)、MBE(Mo
lecular Beam Epitaxy)法、ALD(Atomic Layer
Deposition)法、またはPLD(Pulsed Laser Deposit
ion)法等で成膜することにより形成してもよい。
グステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの
金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等
の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の
金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブ
デン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密
着性を向上させることができ、剥離を防止することができる。
VD法等を含む)などにより成膜することができる。またプラズマによるダメージを減ら
すには、熱CVD法、MOCVD法あるいはALD法が好ましい。
該導電膜の不要な部分を除去する。その後、レジストマスクを除去することにより、ゲー
ト電極115を形成することができる。
様々な微細加工技術を用いることができる。例えば、フォトリソグラフィ法等で形成した
レジストマスクに対してスリミング処理を施す方法を用いてもよい。また、フォトリソグ
ラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した
後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、
被加工膜をエッチングしてもよい。また被加工膜のエッチングとして、高いアスペクト比
を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜ま
たは金属膜からなるハードマスクを用いてもよい。
6nm)、h線(波長405nm)、またはこれらを混合させた光を用いることができる
。そのほか、紫外線やKrFレーザ光、またはArFレーザ光等を用いることもできる。
また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外
光(EUV:Extreme Ultra−violet)やX線を用いてもよい。また
、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、X線または
電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム
などのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばス
ピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成するこ
とができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減で
きる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対
する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有
機樹脂膜としては、例えばBARC(Bottom Anti−Reflection
Coating)膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去
するか、レジストマスクを除去した後に除去すればよい。
もよい。サイドウォールは、ゲート電極115の厚さよりも厚い絶縁膜を成膜した後に、
異方性エッチングを施し、ゲート電極115の側面部分のみ当該絶縁膜を残存させること
により形成できる。
ことにより、ゲート電極115及びサイドウォールの下部にゲート絶縁層114が形成さ
れる。または、ゲート電極115を形成した後にゲート電極115またはゲート電極11
5を加工するためのレジストマスクをエッチングマスクとして当該絶縁膜をエッチングす
ることによりゲート絶縁層114を形成してもよい。または、当該絶縁膜に対してエッチ
ングによる加工を行わずに、そのままゲート絶縁層114として用いることもできる。
ない領域にリンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を
付与する元素を添加する。この段階における断面概略図が図21(A)に相当する。
第1の加熱処理を行う。
リコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミ
ニウムなどを用いればよく、積層または単層で設ける。絶縁層121はスパッタリング法
、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法、ALD法
またはPLD法などを用いて形成することができる。特に、当該絶縁膜をCVD法、好ま
しくはプラズマCVD法によって成膜すると、被覆性を向上させることができるため好ま
しい。またプラズマによるダメージを減らすには、熱CVD法、MOCVD法あるいはA
LD法が好ましい。
にて、例えば400℃以上基板の歪み点未満で行うことができる。
化シリコン(SiNOH)を用いると、加熱によって脱離する水素の量を大きくすること
ができるため好ましい。また、絶縁層123は、絶縁層121に用いることのできる材料
のほか、TEOS(Tetra−Ethyl−Ortho−Silicate)若しくは
シラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化珪
素を用いることが好ましい。
MOCVD法、PECVD法等を含む)、MBE法、ALD法またはPLD法などを用い
て形成することができる。特に、当該絶縁層をCVD法、好ましくはプラズマCVD法に
よって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによる
ダメージを減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。
って終端するための第2の加熱処理を行う。また、第2の加熱処理によって各々の層に含
まれる水や水素を脱離させることにより、水や水素の含有量を低減することができる。
層113b及びゲート電極115等に達する開口を形成する。その後、開口を埋めるよう
に導電膜を形成し、絶縁層123の上面が露出するように、該導電膜に平坦化処理を施す
ことにより、プラグ161やプラグ162等を形成する。導電膜の形成は、例えばスパッ
タリング法、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法
、ALD法またはPLD法などを用いて形成することができる。
マスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマス
クを除去することにより、配線131、配線132、配線133及び配線134等を形成
することができる。
し、各配線の上面が露出するように平坦化処理を施すことにより、絶縁層124を形成す
る。この段階における断面概略図が図21(B)に相当する。
とができる。
より、各層に含まれる水や水素を脱離させることにより、水や水素の含有量を低減するこ
とができる。後述するバリア層120を形成する直前に第3の加熱処理を施し、バリア層
120よりも下層に含まれる水素や水を徹底的に除去した後に、バリア層120を形成す
ることで、後の工程でバリア層120よりも下層側に水や水素が再度拡散してしまうこと
を抑制することができる。
リア層120を形成する(図21(C))。
PECVD法等を含む)、MBE法、ALD法またはPLD法などを用いて形成すること
ができる。特に、当該絶縁膜をCVD法、好ましくはプラズマCVD法によって成膜する
と、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減ら
すには、熱CVD法、MOCVD法あるいはALD法が好ましい。
加熱処理を行ってもよい。
ア層120の不要な部分をエッチングにより除去する。その後レジストマスクを除去する
ことにより、配線132及び配線134等に達する開口を形成する。
スクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスク
を除去することにより、配線141及び配線142等を形成することができる(図21(
D))。
る配線133と、一部が第2の電極として機能する配線142と、これらに挟持されたバ
リア層120によって構成されている。
ECVD法等を含む)、MBE法、ALD法またはPLD法などを用いて形成することが
できる。特に、当該絶縁層をCVD法、好ましくはプラズマCVD法によって成膜すると
、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らす
には、熱CVD法、MOCVD法あるいはALD法が好ましい。
5の成膜を行えばよい。または、成膜後の絶縁層125に酸素を導入して酸素を過剰に含
有する領域を形成してもよく、双方の手段を組み合わせてもよい。
ンのいずれかを含む)を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プ
ラズマ処理などを用いることができる。
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
た平坦化処理を行ってもよい。
順に成膜する。当該酸化物膜と半導体膜は、大気に触れさせることなく連続して成膜する
ことが好ましい。
250℃以上650℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス
雰囲気、酸化性ガスを10ppm以上含む雰囲気、または減圧状態で行えばよい。また、
加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために
酸化性ガスを10ppm以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜し
た直後に行ってもよいし、半導体膜を加工して島状の半導体層102を形成した後に行っ
てもよい。加熱処理により、絶縁層125や酸化物膜から半導体膜に酸素が供給され、半
導体膜中の酸素欠損を低減することができる。
化物膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去すること
により、島状の第1の酸化物層101aと島状の半導体層102の積層構造を形成するこ
とができる(図22(A))。
125の一部がエッチングされ、第1の酸化物層101a及び半導体層102に覆われて
いない領域における絶縁層125が薄膜化することがある。したがって、当該エッチング
により絶縁層125が消失しないよう、絶縁層125を予め厚く形成しておくことが好ま
しい。
配線133等に達する開口を形成する。
し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去する
ことにより、電極103a及び電極103bを形成することができる(図22(B))。
ECVD法等を含む)、MBE法、ALD法またはPLD法などを用いて形成することが
できる。特に、当該導電膜をCVD法、好ましくはプラズマCVD法によって成膜すると
、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らす
には、熱CVD法、MOCVD法あるいはALD法が好ましい。
ッチングされ、電極103a及び電極103bと重ならない部分が薄膜化することがある
。したがって、半導体層102となる半導体膜等の厚さを、エッチングされる深さを考慮
して予め厚く形成しておくことが好ましい。
方法により導電膜上にレジストマスクを形成し、導電膜の不要な部分を除去する。その後
レジストマスクを除去することにより、ゲート電極105を形成することができる。続い
て、ゲート電極105及び絶縁膜上に同様にレジストマスクを形成し、絶縁膜及び酸化物
膜の不要な部分をエッチングにより除去し、レジストマスクを除去することで、ゲート絶
縁層104及び第2の酸化物層101bを同時に形成することができる。
形状が、ゲート電極105の上面形状と概略一致するように形成する場合には、ゲート電
極105を形成するためのレジストマスクを用いて絶縁膜及び酸化物膜をエッチングする
。若しくは、ゲート電極105を形成し、レジストマスクを除去した後に、ゲート電極1
05をハードマスクとして用いて絶縁膜及び酸化物膜をエッチングすればよい。
リング法、CVD法(熱CVD法、MOCVD法、PECVD法等を含む)、MBE法、
ALD法またはPLD法などを用いて形成することができる。特に、当該絶縁膜をCVD
法、好ましくはプラズマCVD法によって成膜すると、被覆性を向上させることができる
ため好ましい。またプラズマによるダメージを減らすには、熱CVD法、MOCVD法あ
るいはALD法が好ましい。
層125等から半導体層102に対して酸素を供給し、半導体層102中の酸素欠損を低
減することができる。またこのとき、絶縁層125から脱離した酸素は、バリア層120
及び絶縁層107によってブロックされ、バリア層120よりも下層及び絶縁層107よ
りも上層には拡散しないため、当該酸素を効果的に閉じ込めることができる。そのため半
導体層102に供給しうる酸素の量を増大させることができ、半導体層102中の酸素欠
損を効果的に低減することができる。
8及び絶縁層126は、例えばスパッタリング法、CVD法(熱CVD法、MOCVD法
、PECVD法等を含む)、MBE法、ALD法またはPLD法などを用いて形成するこ
とができる。特に、絶縁層107をCVD法、好ましくはプラズマCVD法によって成膜
すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメ
ージを減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。また絶縁層
126として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布
法を用いて形成してもよい。また、絶縁層126を形成した後にその上面に対して平坦化
処理を行うことが好ましい。
電極103aに達するプラグ163、ゲート電極105に達するプラグ164等を形成す
る。
マスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマス
クを除去することにより、配線151、配線152等を形成することができる(図23(
B))。
以下では、上記構成例2で示した半導体装置の作製方法の一例について、図24乃至図
26を用いて説明する。なお、上記作製方法例1と重複する部分については、説明を省略
する場合がある。
半導体層112、ゲート絶縁層114、ゲート電極115を形成する(図24(A))。
、低抵抗層113a、低抵抗層113bが形成されることにより、第1のトランジスタ1
10が形成される。
用いて平坦化する。その後第2の加熱処理を行う。
層113b及びゲート電極115等に達する開口を形成し、その後、プラグ161やプラ
グ162等を形成する。続いて、配線131、配線132、配線133及び配線134等
を形成した後に、絶縁層124を形成する(図24(B))。絶縁層124の形成後、第
3の加熱処理を行うことが好ましい。
リア層120を形成する(図24(C))。バリア層120を形成した後に、バリア層1
20に含まれる水や水素を除去するための加熱処理を行ってもよい。
0上に配線141及び配線142等を形成する。(図24(D))。
る配線134と、一部が第2の電極として機能する配線142と、これらに挟持されたバ
リア層120によって構成されている。
めるためにCMP法等を用いた平坦化処理を行ってもよい。
(図25(A))。第1の酸化物層101aとなる酸化物膜と、半導体層102となる半
導体膜の成膜後、第4の加熱処理を行うことが好ましい。
2等に達する開口を形成する。その後、電極103a及び電極103bを形成する(図2
5(B))。
れ形成する。この段階で第2のトランジスタ100が形成される。
熱処理を行うことが好ましい。
層126を形成した後にその上面に対して平坦化処理を行うことが好ましい。その後、絶
縁層126、絶縁層108及び絶縁層107に、電極103aに達するプラグ163、ゲ
ート電極105に達するプラグ164等を形成する。
以下では、上記構成例2で示した半導体装置の作製方法の一例について、図27乃至図
29を用いて説明する。なお、上記作製方法例1及び作製方法例2と重複する部分につい
ては、説明を省略する場合がある。
半導体層112、ゲート絶縁層114、ゲート電極115を形成する(図27(A))。
、低抵抗層113a、低抵抗層113bが形成されることにより、第1のトランジスタ1
10が形成される。
用いて平坦化する。その後第2の加熱処理を行う。
層113b及びゲート電極115等に達する開口を形成し、その後、プラグ161やプラ
グ162等を形成する。続いて、配線131、配線132、及び配線133等を形成した
後に、絶縁層124を形成する(図27(B))。絶縁層124の形成後、第3の加熱処
理を行うことが好ましい。
0を形成する(図27(C))。バリア層120を形成した後に、バリア層120に含ま
れる水や水素を除去するための加熱処理を行ってもよい。
0上に配線141等を形成する。(図27(D))。
る配線133と、一部が第2の電極として機能する配線141と、これらに挟持されたバ
リア層120によって構成されている。
めるためにCMP法等を用いた平坦化処理を行ってもよい。
(図28(A))。第1の酸化物層101aとなる酸化物膜と、半導体層102となる半
導体膜の成膜後、第4の加熱処理を行うことが好ましい。
開口を形成する。その後、電極103a及び電極103bを形成する(図28(B))。
れ形成する。この段階で第2のトランジスタ100が形成される。
熱処理を行うことが好ましい。
層126を形成した後にその上面に対して平坦化処理を行うことが好ましい。その後、絶
縁層126、絶縁層108及び絶縁層107に、電極103aに達するプラグ163、ゲ
ート電極105に達するプラグ164等を形成する。
み合わせて実施することができる。
本実施の形態では、本発明の一態様の半導体装置の半導体層に好適に用いることのでき
る酸化物半導体について説明する。
な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用され
たトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流(オフ電流)
を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる
。
)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それら
に加えてガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)、ジルコニウム(Zr)
、チタン(Ti)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(例えば
、セリウム(Ce)、ネオジム(Nd)、ガドリニウム(Gd))から選ばれた一種、ま
たは複数種が含まれていることが好ましい。
化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸
化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZO
とも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−
Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Z
n系酸化物、In−Zr−Zn系酸化物、In−Ti−Zn系酸化物、In−Sc−Zn
系酸化物、In−Y−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸
化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化
物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物
、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、
In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、I
n−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−
Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、I
n−Hf−Al−Zn系酸化物を用いることができる。
物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外
の金属元素が入っていてもよい。
)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれ
た一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す
。また、酸化物半導体として、In2SnO5(ZnO)n(n>0、且つ、nは整数)
で表記される材料を用いてもよい。
:Zn=1:3:4、In:Ga:Zn=1:3:6、In:Ga:Zn=3:1:2あ
るいはIn:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成
の近傍の酸化物を用いるとよい。
素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジス
タのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成
後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜から、水素、又は水分を
除去して不純物が極力含まれないように高純度化することが好ましい。
酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理(脱水
素化処理)によって増加した酸素欠損を補填するため酸素を酸化物半導体に加える処理を
行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加
酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よ
りも多くする場合を過酸素化処理と記す場合がある。
が除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化また
はi型に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。
なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく
(ゼロに近く)、キャリア密度が1×1017/cm3以下、1×1016/cm3以下
、1×1015/cm3以下、1×1014/cm3以下、1×1013/cm3以下で
あることをいう。
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのドレイン電流を、室温(25℃程度)にて1×10−18A以下、
好ましくは1×10−21A以下、さらに好ましくは1×10−24A以下、または85
℃にて1×10−15A以下、好ましくは1×10−18A以下、さらに好ましくは1×
10−21A以下とすることができる。なお、トランジスタがオフ状態とは、nチャネル
型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体
的には、ゲート電圧がしきい値電圧よりも1V以上、2V以上または3V以上小さければ
、トランジスタはオフ状態となる。
非単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Cry
stalline Oxide Semiconductor)膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
。
oscope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像
(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる
。一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレイン
バウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、
結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
と、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層
は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映
した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確
認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
b)は、図31(a)をさらに拡大した断面の高分解能TEM像であり、理解を容易にす
るために原子配列を強調表示している。
nm)の局所的なフーリエ変換像である。図31(c)より、各領域においてc軸配向性
が確認できる。また、A−O間とO−A’間とでは、c軸の向きが異なるため、異なるグ
レインであることが示唆される。また、A−O間では、c軸の角度が14.3°、16.
6°、26.4°のように少しずつ連続的に変化していることがわかる。同様に、O−A
’間では、c軸の角度が−18.3°、−17.6°、−15.9°と少しずつ連続的に
変化していることがわかる。
観測される。例えば、CAAC−OS膜の上面に対し、例えば1nm以上30nm以下の
電子線を用いる電子回折(ナノビーム電子回折ともいう。)を行うと、スポットが観測さ
れる(図32(A)参照。)。
部は配向性を有していることがわかる。
体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10
nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。た
だし、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領
域を形成する場合がある。例えば、平面の高分解能TEM像において、2500nm2以
上、5μm2以上または1000μm2以上となる結晶領域が観察される場合がある。
装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS
膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
が現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属され
ることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
lane法による解析では、2θが56°近傍にピークが現れる場合がある。このピーク
は、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸
化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)
として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面
に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを
56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面の高分解能TEM観察で確認さ
れた層状に配列した金属原子の各層は、結晶のab面に平行な面である。
行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の
形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長に
よって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶
部の割合が高くなることがある。また、不純物の添加されたCAAC−OS膜は、不純物
が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成され
ることもある。
法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現
れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向
性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍
にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノ
ーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
性の変動が小さい。
多結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能TEM像で、2nm以上3
00nm以下、3nm以上100nm以下または5nm以上50nm以下の粒径であるこ
とが多い。また、多結晶酸化物半導体膜は、高分解能TEM像で、結晶粒界を確認できる
場合がある。
位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、XRD装置を用いて
構造解析を行うと、例えばInGaZnO4の結晶を有する多結晶酸化物半導体膜のou
t−of−plane法による解析では、2θが31°近傍のピーク、2θが36°近傍
のピーク、またはそのほかのピークが現れる場合がある。
る。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有す
る。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、
多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界
がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用
いたトランジスタは、CAAC−OS膜を用いたトランジスタと比べて、電気特性の変動
が大きく、信頼性の低いトランジスタとなる場合がある。
領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体
膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大
きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の
微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、n
c−OS(nanocrystalline Oxide Semiconductor
)膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に
確認できない場合がある。
上3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD
装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を
示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径
(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行
うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、
結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回
折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行
うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、n
c−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観
測される場合がある(図32(B)参照。)。
のため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−
OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
ある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って
、nc−OS膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また
、nc−OS膜は、CAAC−OS膜と比べて、欠陥準位密度が高いため、キャリアトラ
ップが多くなる場合がある。従って、nc−OS膜を用いたトランジスタは、CAAC−
OS膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジ
スタとなる。ただし、nc−OS膜は、比較的不純物が多く含まれていても形成すること
ができるため、CAAC−OS膜よりも形成が容易となり、用途によっては好適に用いる
ことができる場合がある。そのため、nc−OS膜を用いたトランジスタを有する半導体
装置は、生産性高く作製することができる場合がある。
化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
。
plane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターン
が観測される。
また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
ア発生源が多い酸化物半導体膜である。
なる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリー
オンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジ
スタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が
高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用
いたトランジスタは、CAAC−OS膜やnc−OS膜を用いたトランジスタと比べて、
電気特性の変動が大きく、信頼性の低いトランジスタとなる。
)酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単
結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少
ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キ
ャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトラン
ジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低い
と密度が高くなる。単結晶酸化物半導体膜は、CAAC−OS膜よりも密度が高い。また
、CAAC−OS膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半
導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非
晶質酸化物半導体膜よりも密度が高い。
造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸
化物半導体(amorphous−like OS:amorphous−like O
xide Semiconductor)膜と呼ぶ。
いう。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確
認することのできる領域と、結晶部を確認することのできない領域と、を有する。amo
rphous−like OS膜は、TEMによる観察程度の微量な電子照射によって、
結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OS膜であれ
ば、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。
計測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶
は層状構造を有し、In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO
4の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計
9層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔
は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からそ
の値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着
目し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞ
れの格子縞がInGaZnO4の結晶のa−b面に対応すると見なした。その格子縞の観
察される領域の最大長を、amorphous−like OS膜およびnc−OS膜の
結晶部の大きさとする。なお、結晶部の大きさは、0.8nm以上のものを選択的に評価
する。
AAC−OS膜のうち、二種以上を有する積層膜であってもよい。
析が可能となる場合がある。
12の下の試料室614と、試料室614の下の光学系616と、光学系616の下の観
察室620と、観察室620に設置されたカメラ618と、観察室620の下のフィルム
室622と、を有する透過電子回折測定装置を示す。カメラ618は、観察室620内部
に向けて設置される。なお、フィルム室622を有さなくても構わない。
。透過電子回折測定装置内部では、電子銃室610に設置された電子銃から放出された電
子が、光学系612を介して試料室614に配置された物質628に照射される。物質6
28を通過した電子は、光学系616を介して観察室620内部に設置された蛍光板63
2に入射する。蛍光板632では、入射した電子の強度に応じたパターンが現れることで
透過電子回折パターンを測定することができる。
ンを撮影することが可能である。カメラ618のレンズの中央、および蛍光板632の中
央を通る直線と、蛍光板632の上面と、の為す角度は、例えば、15°以上80°以下
、30°以上75°以下、または45°以上70°以下とする。該角度が小さいほど、カ
メラ618で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ
該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能で
ある。なお、カメラ618をフィルム室622に設置しても構わない場合がある。例えば
、カメラ618をフィルム室622に、電子624の入射方向と対向するように設置して
もよい。この場合、蛍光板632の裏面から歪みの少ない透過電子回折パターンを撮影す
ることができる。
ホルダは、物質628を通過する電子を透過するような構造をしている。ホルダは、例え
ば、物質628をX軸、Y軸、Z軸などに移動させる機能を有していてもよい。ホルダの
移動機能は、例えば、1nm以上10nm以下、5nm以上50nm以下、10nm以上
100nm以下、50nm以上500nm以下、100nm以上1μm以下などの範囲で
移動させる精度を有すればよい。これらの範囲は、物質628の構造によって最適な範囲
を設定すればよい。
る方法について説明する。
置を変化させる(スキャンする)ことで、物質の構造が変化していく様子を確認すること
ができる。このとき、物質628がCAAC−OS膜であれば、図32(A)に示したよ
うな回折パターンが観測される。または、物質628がnc−OS膜であれば、図32(
B)に示したような回折パターンが観測される。
どと同様の回折パターンが観測される場合がある。したがって、CAAC−OS膜の良否
は、一定の範囲におけるCAAC−OS膜の回折パターンが観測される領域の割合(CA
AC化率ともいう。)で表すことができる場合がある。例えば、良質なCAAC−OS膜
であれば、CAAC化率は、50%以上、好ましくは80%以上、さらに好ましくは90
%以上、より好ましくは95%以上となる。なお、CAAC−OS膜と異なる回折パター
ンが観測される領域を非CAAC化率と表記する。
気における450℃加熱処理後のCAAC−OS膜を有する各試料の上面に対し、スキャ
ンしながら透過電子回折パターンを取得した。ここでは、5nm/秒の速度で60秒間ス
キャンしながら回折パターンを観測し、観測された回折パターンを0.5秒ごとに静止画
に変換することで、CAAC化率を導出した。なお、電子線としては、プローブ径が1n
mのナノビーム電子線を用いた。なお、同様の測定は6試料に対して行った。そしてCA
AC化率の算出には、6試料における平均値を用いた。
AAC化率は75.7%(非CAAC化率は24.3%)であった。また、450℃加熱
処理後のCAAC−OS膜のCAAC化率は85.3%(非CAAC化率は14.7%)
であった。成膜直後と比べて、450℃加熱処理後のCAAC化率が高いことがわかる。
即ち、高い温度(例えば400℃以上)における加熱処理によって、非CAAC化率が低
くなる(CAAC化率が高くなる)ことがわかる。また、500℃未満の加熱処理におい
ても高いCAAC化率を有するCAAC−OS膜が得られることがわかる。
折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することが
できなかった。したがって、加熱処理によって、nc−OS膜と同様の構造を有する領域
が、隣接する領域の構造の影響を受けて再配列し、CAAC化していることが示唆される
。
OS膜の平面の高分解能TEM像である。図33(B)と図33(C)とを比較すること
により、450℃加熱処理後のCAAC−OS膜は、膜質がより均質であることがわかる
。即ち、高い温度における加熱処理によって、CAAC−OS膜の膜質が向上することが
わかる。
となる場合がある。
を用い、スパッタリング法によって成膜する。
ンが起こる。具体的には、基板温度を100℃以上740℃以下、好ましくは200℃以
上500℃以下として成膜する。成膜時の基板温度を高めることで、平板状又はペレット
状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、ス
パッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯
電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリ
ング粒子が偏って不均一に重なることがなく、厚さの均一なCAAC−OS膜を成膜する
ことができる。
きる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素及び窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
ジを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100
体積%とする。
物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を100℃以上
500℃以下、好ましくは150℃以上450℃以下とし、成膜ガス中の酸素割合を30
体積%以上、好ましくは100体積%として成膜する。
とする。加熱処理の温度は、350℃以上740℃以下、好ましくは450℃以上650
℃以下とする。また、加熱処理の時間は1分以上24時間以下、好ましくは6分以上4時
間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ま
しくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰
囲気での加熱処理により、第1の酸化物半導体膜の不純物濃度を短時間で低減することが
できる。一方、不活性雰囲気での加熱処理により第1の酸化物半導体膜に酸素欠損が生成
されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減する
ことができる。なお、加熱処理は1000Pa以下、100Pa以下、10Pa以下また
は1Pa以下の減圧下で行ってもよい。減圧下では、第1の酸化物半導体膜の不純物濃度
をさらに短時間で低減することができる。
0nm以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
0nm以下の厚さで成膜する。第2の酸化物半導体膜はスパッタリング法を用いて成膜す
る。具体的には、基板温度を100℃以上500℃以下、好ましくは150℃以上450
℃以下とし、成膜ガス中の酸素割合を30体積%以上、好ましくは100体積%として成
膜する。
させることで、結晶性の高い第2のCAAC−OS膜とする。加熱処理の温度は、350
℃以上740℃以下、好ましくは450℃以上650℃以下とする。また、加熱処理の時
間は1分以上24時間以下、好ましくは6分以上4時間以下とする。また、加熱処理は、
不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を
行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第2の酸
化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加
熱処理により第2の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化
性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は1
000Pa以下、100Pa以下、10Pa以下または1Pa以下の減圧下で行ってもよ
い。減圧下では、第2の酸化物半導体膜の不純物濃度をさらに短時間で低減することがで
きる。
ができる。
み合わせて実施することができる。
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面
を参照して説明する。
実施の形態1に示した構成において、トランジスタや配線、電極の接続構成を異ならせ
ることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体
装置を用いることにより実現できる回路構成の例を説明する。
図34(A)に示す回路図は、pチャネル型のトランジスタ2200とnチャネル型の
トランジスタ2100を直列に接続し、且つそれぞれのゲートを接続した、いわゆるCM
OS回路の構成を示している。なお図中、第2の半導体材料が適用されたトランジスタに
は「OS」の記号を付して示している。
また図34(B)に示す回路図は、トランジスタ2100とトランジスタ2200のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるアナログスイッチとして機能させることができる。
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の
保持が可能で、且つ、書き込み回数にも制限が無い半導体装置(記憶装置)の一例を図3
4(C)に示す。
第2の半導体材料を用いたトランジスタ3300、及び容量素子3400を有している。
なお、トランジスタ3300としては、上記実施の形態で例示したトランジスタを用いる
ことができる。
ンジスタである。トランジスタ3300は、オフ電流が小さいため、これを用いることに
より長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必
要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすること
が可能となるため、消費電力を十分に低減することができる。
気的に接続され、第2の配線3002はトランジスタ3200のドレイン電極と電気的に
接続されている。また、第3の配線3003はトランジスタ3300のソース電極または
ドレイン電極の一方と電気的に接続され、第4の配線3004はトランジスタ3300の
ゲート電極と電気的に接続されている。そして、トランジスタ3200のゲート電極、お
よびトランジスタ3300のソース電極またはドレイン電極の他方は、容量素子3400
の電極の一方と電気的に接続され、第5の配線3005は容量素子3400の電極の他方
と電気的に接続されている。
可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
ランジスタ3300がオン状態となる電位にして、トランジスタ3300をオン状態とす
る。これにより、第3の配線3003の電位が、トランジスタ3200のゲート電極、お
よび容量素子3400に与えられる。すなわち、トランジスタ3200のゲート電極には
、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電
荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものと
する。その後、第4の配線3004の電位を、トランジスタ3300がオフ状態となる電
位にして、トランジスタ3300をオフ状態とすることにより、トランジスタ3200の
ゲート電極に与えられた電荷が保持される(保持)。
電極の電荷は長時間にわたって保持される。
与えた状態で、第5の配線3005に適切な電位(読み出し電位)を与えると、トランジ
スタ3200のゲート電極に保持された電荷量に応じて、第2の配線3002は異なる電
位をとる。一般に、トランジスタ3200をnチャネル型とすると、トランジスタ320
0のゲート電極にHighレベル電荷が与えられている場合の見かけのしきい値Vth_
Hは、トランジスタ3200のゲート電極にLowレベル電荷が与えられている場合の見
かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは
、トランジスタ3200を「オン状態」とするために必要な第5の配線3005の電位を
いうものとする。したがって、第5の配線3005の電位をVth_HとVth_Lの間
の電位V0とすることにより、トランジスタ3200のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、
第5の配線3005の電位がV0(>Vth_H)となれば、トランジスタ3200は「
オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線3005の
電位がV0(<Vth_L)となっても、トランジスタ3200は「オフ状態」のままで
ある。このため、第2の配線3002の電位を判別することで、保持されている情報を読
み出すことができる。
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ3200が「オフ状態」となるような電位、つまり、Vth_
Hより小さい電位を第5の配線3005に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ3200が「オン状態」となるような電位、つまり、Vth_Lよ
り大きい電位を第5の配線3005に与えればよい。
4(C)と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動
作が可能である。
浮遊状態である第3の配線3003と容量素子3400とが導通し、第3の配線3003
と容量素子3400の間で電荷が再分配される。その結果、第3の配線3003の電位が
変化する。第3の配線3003の電位の変化量は、容量素子3400の一方の電極の電位
(あるいは容量素子3400に蓄積された電荷)によって、異なる値をとる。
3の配線3003が有する容量成分をCB、電荷が再分配される前の第3の配線3003
の電位をVB0とすると、電荷が再分配された後の第3の配線3003の電位は、(CB
×VB0+C×V)/(CB+C)となる。したがって、メモリセルの状態として、容量
素子3400の一方の電極の電位がV1とV0(V1>V0)の2状態をとるとすると、
電位V1を保持している場合の第3の配線3003の電位(=(CB×VB0+C×V1
)/(CB+C))は、電位V0を保持している場合の第3の配線3003の電位(=(
CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
とができる。
たトランジスタを用い、トランジスタ3300として第2の半導体材料が適用されたトラ
ンジスタを駆動回路上に積層して設ける構成とすればよい。
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)で
あっても、長期にわたって記憶内容を保持することが可能である。
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
み合わせて実施することができる。
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むR
FIDタグについて、図35を用いて説明する。
を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。こ
のような特徴から、RFIDタグは、物品などの個体情報を読み取ることにより物品の識
別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いる
ためには極めて高い信頼性が要求される。
例を示すブロック図である。
どともいう)に接続されたアンテナ802から送信される無線信号803を受信するアン
テナ804を有する。またRFIDタグ800は、整流回路805、定電圧回路806、
復調回路807、変調回路808、論理回路809、記憶回路810、ROM811を有
している。なお、復調回路807に含まれる整流作用を示すトランジスタに逆方向電流を
十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよ
い。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和
することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけ
ることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によ
って交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用し
て交信する電波方式の3つに大別される。本実施の形態に示すRFIDタグ800は、そ
のいずれの方式に用いることも可能である。
ンテナ802との間で無線信号803の送受信を行うためのものである。また、整流回路
805は、アンテナ804で無線信号を受信することにより生成される入力交流信号を整
流、例えば、半波2倍圧整流し、後段に設けられた容量素子により、整流された信号を平
滑化することで入力電位を生成するための回路である。なお、整流回路805の入力側ま
たは出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅
が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しない
ように制御するための回路である。
の回路である。なお、定電圧回路806は、内部にリセット信号生成回路を有していても
よい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路8
09のリセット信号を生成するための回路である。
するための回路である。また、変調回路808は、アンテナ804より出力するデータに
応じて変調をおこなうための回路である。
、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域など
を有する。また、ROM811は、固有番号(ID)などを格納し、処理に応じて出力を
行うための回路である。
。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため
、RFIDタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、デー
タの書き込みに必要な電力(電圧)が従来の不揮発性メモリに比べて著しく小さいため、
データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さ
らに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制す
ることができる。
ため、ROM811に適用することもできる。その場合には、生産者がROM811にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したRFIDタグすべてについて固有番号を付与するのではなく、出荷する良品
にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になる
ことがなく出荷後の製品に対応した顧客管理が容易となる。
み合わせて実施することができる。
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ
、先の実施の形態で説明した記憶装置を含むCPUについて説明する。
一例の構成を示すブロック図である。
tic logic unit、演算回路)、ALUコントローラ1192、インストラ
クションデコーダ1193、インタラプトコントローラ1194、タイミングコントロー
ラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース
1198(Bus I/F)、書き換え可能なROM1199、およびROMインターフ
ェース1189(ROM I/F)を有している。基板1190は、半導体基板、SOI
基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189
は、別チップに設けてもよい。もちろん、図36に示すCPUは、その構成を簡略化して
示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例
えば、図36に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数
含み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演
算回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、6
4ビットなどとすることができる。
ンデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、イン
タラプトコントローラ1194、レジスタコントローラ1197、タイミングコントロー
ラ1195に入力される。
ーラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種
制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御す
るための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のア
ドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう
。
92、インストラクションデコーダ1193、インタラプトコントローラ1194、およ
びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信
号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上
記各種回路に供給する。
タ1196のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。
の指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1
196が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができ
る。
。記憶素子1200は、電源遮断で記憶データが揮発する回路1201と、電源遮断で記
憶データが揮発しない回路1202と、スイッチ1203と、スイッチ1204と、論理
素子1206と、容量素子1207と、選択機能を有する回路1220と、を有する。回
路1202は、容量素子1208と、トランジスタ1209と、トランジスタ1210と
、を有する。なお、記憶素子1200は、必要に応じて、ダイオード、抵抗素子、インダ
クタなどのその他の素子をさらに有していても良い。
。記憶素子1200への電源電圧の供給が停止した際、回路1202のトランジスタ12
09のゲートには接地電位(0V)、またはトランジスタ1209がオフする電位が入力
され続ける構成とする。例えば、トランジスタ1209のゲートが抵抗等の負荷を介して
接地される構成とする。
いて構成され、スイッチ1204は、一導電型とは逆の導電型(例えば、pチャネル型)
のトランジスタ1214を用いて構成した例を示す。ここで、スイッチ1203の第1の
端子はトランジスタ1213のソースとドレインの一方に対応し、スイッチ1203の第
2の端子はトランジスタ1213のソースとドレインの他方に対応し、スイッチ1203
はトランジスタ1213のゲートに入力される制御信号RDによって、第1の端子と第2
の端子の間の導通または非導通(つまり、トランジスタ1213のオン状態またはオフ状
態)が選択される。スイッチ1204の第1の端子はトランジスタ1214のソースとド
レインの一方に対応し、スイッチ1204の第2の端子はトランジスタ1214のソース
とドレインの他方に対応し、スイッチ1204はトランジスタ1214のゲートに入力さ
れる制御信号RDによって、第1の端子と第2の端子の間の導通または非導通(つまり、
トランジスタ1214のオン状態またはオフ状態)が選択される。
うちの一方、およびトランジスタ1210のゲートと電気的に接続される。ここで、接続
部分をノードM2とする。トランジスタ1210のソースとドレインの一方は、低電源電
位を供給することのできる配線(例えばGND線)に電気的に接続され、他方は、スイッ
チ1203の第1の端子(トランジスタ1213のソースとドレインの一方)と電気的に
接続される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレイン
の他方)はスイッチ1204の第1の端子(トランジスタ1214のソースとドレインの
一方)と電気的に接続される。スイッチ1204の第2の端子(トランジスタ1214の
ソースとドレインの他方)は電源電位VDDを供給することのできる配線と電気的に接続
される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他
方)と、スイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一
方)と、論理素子1206の入力端子と、容量素子1207の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードM1とする。容量素子1207の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位(GND等)または高電源電位(VDD等)が入力される構成とすることができ
る。容量素子1207の一対の電極のうちの他方は、低電源電位を供給することのできる
配線(例えばGND線)と電気的に接続される。容量素子1208の一対の電極のうちの
他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位(GND
等)または高電源電位(VDD等)が入力される構成とすることができる。容量素子12
08の一対の電極のうちの他方は、低電源電位を供給することのできる配線(例えばGN
D線)と電気的に接続される。
を積極的に利用することによって省略することも可能である。
れる。スイッチ1203およびスイッチ1204は、制御信号WEとは異なる制御信号R
Dによって第1の端子と第2の端子の間の導通状態または非導通状態を選択され、一方の
スイッチの第1の端子と第2の端子の間が導通状態のとき他方のスイッチの第1の端子と
第2の端子の間は非導通状態となる。
タに対応する信号が入力される。図37では、回路1201から出力された信号が、トラ
ンジスタ1209のソースとドレインの他方に入力される例を示した。スイッチ1203
の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号は
、論理素子1206によってその論理値が反転された反転信号となり、回路1220を介
して回路1201に入力される。
ドレインの他方)から出力される信号は、論理素子1206および回路1220を介して
回路1201に入力する例を示したがこれに限定されない。スイッチ1203の第2の端
子(トランジスタ1213のソースとドレインの他方)から出力される信号が、論理値を
反転させられることなく、回路1201に入力されてもよい。例えば、回路1201内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方
)から出力される信号を当該ノードに入力することができる。
スタ1209以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板11
90にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子1200に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるト
ランジスタとすることもできる。または、記憶素子1200は、トランジスタ1209以
外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残り
のトランジスタは酸化物半導体以外の半導体でなる層または基板1190にチャネルが形
成されるトランジスタとすることもできる。
。また、論理素子1206としては、例えばインバータやクロックドインバータ等を用い
ることができる。
間は、回路1201に記憶されていたデータを、回路1202に設けられた容量素子12
08によって保持することができる。
。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ1209として用いることによって、記憶素子
1200に電源電圧が供給されない間も容量素子1208に保持された信号は長期間にわ
たり保たれる。こうして、記憶素子1200は電源電圧の供給が停止した間も記憶内容(
データ)を保持することが可能である。
動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路1201
が元のデータを保持しなおすまでの時間を短くすることができる。
タ1210のゲートに入力される。そのため、記憶素子1200への電源電圧の供給が再
開された後、容量素子1208によって保持された信号を、トランジスタ1210の状態
(オン状態、またはオフ状態)に変換して、回路1202から読み出すことができる。そ
れ故、容量素子1208に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。
1200は、DSP(Digital Signal Processor)、カスタム
LSI、PLD(Programmable Logic Device)等のLSI、
RFID(Radio Frequency Identification)にも応用
可能である。
み合わせて実施することができる。
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
図38(A)は、本発明の一態様の表示パネルの上面図であり、図38(B)は、本発
明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路
を説明するための回路図である。また、図38(C)は、本発明の一態様の表示パネルの
画素に有機EL素子を適用する場合に用いることができる画素回路を説明するための回路
図である。
た、当該トランジスタはnチャネル型とすることが容易なので、駆動回路のうち、nチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
の基板700上には、画素部701、第1の走査線駆動回路702、第2の走査線駆動回
路703、信号線駆動回路704を有する。画素部701には、複数の信号線が信号線駆
動回路704から延伸して配置され、複数の走査線が第1の走査線駆動回路702、及び
第2の走査線駆動回路703から延伸して配置されている。なお走査線と信号線との交差
領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装
置の基板700はFPC(Flexible Printed Circuit)等の接
続部を介して、タイミング制御回路(コントローラ、制御ICともいう)に接続されてい
る。
線駆動回路704は、画素部701と同じ基板700上に形成される。そのため、外部に
設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板
700外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板700上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素の回路構成の一例を図38(B)に示す。ここでは、VA型液晶表示パネル
の画素に適用することができる画素回路を示す。
の画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆
動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画
素電極層に印加する信号を、独立して制御できる。
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極層又はドレイン電極層714は、トランジスタ716とトランジス
タ717で共通に用いられている。トランジスタ716とトランジスタ717は上記実施
の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液
晶表示パネルを提供することができる。
気的に接続する第2の画素電極層の形状について説明する。第1の画素電極層と第2の画
素電極層の形状は、スリットによって分離されている。第1の画素電極層はV字型に広が
る形状を有し、第2の画素電極層は第1の画素電極層の外側を囲むように形成される。
のゲート電極はゲート配線713と接続されている。ゲート配線712とゲート配線71
3に異なるゲート信号を与えてトランジスタ716とトランジスタ717の動作タイミン
グを異ならせ、液晶の配向を制御できる。
たは第2の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
る。第1の液晶素子718は第1の画素電極層と対向電極層とその間の液晶層とで構成さ
れ、第2の液晶素子719は第2の画素電極層と対向電極層とその間の液晶層とで構成さ
れる。
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路
などを追加してもよい。
画素の回路構成の他の一例を図38(C)に示す。ここでは、有機EL素子を用いた表
示パネルの画素構造を示す。
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
トランジスタを1つの画素に2つ用いる例を示す。なお、本発明の一態様の金属酸化物膜
は、nチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該
画素回路は、デジタル時間階調駆動を適用することができる。
いて説明する。
素子724及び容量素子723を有している。スイッチング用トランジスタ721は、ゲ
ート電極層が走査線726に接続され、第1電極(ソース電極層及びドレイン電極層の一
方)が信号線725に接続され、第2電極(ソース電極層及びドレイン電極層の他方)が
駆動用トランジスタ722のゲート電極層に接続されている。駆動用トランジスタ722
は、ゲート電極層が容量素子723を介して電源線727に接続され、第1電極が電源線
727に接続され、第2電極が発光素子724の第1電極(画素電極)に接続されている
。発光素子724の第2電極は共通電極728に相当する。共通電極728は、同一基板
上に形成される共通電位線と電気的に接続される。
で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機EL
表示パネルを提供することができる。
低電源電位とは、電源線727に供給される高電源電位より低い電位であり、例えばGN
D、0Vなどを低電源電位として設定することができる。発光素子724の順方向のしき
い値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子72
4に印加することにより、発光素子724に電流を流して発光させる。なお、発光素子7
24の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。
省略できる。駆動用トランジスタ722のゲート容量については、チャネル形成領域とゲ
ート電極層との間で容量が形成されていてもよい。
方式の場合、駆動用トランジスタ722が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ722に入力する。なお、駆動用トランジ
スタ722を線形領域で動作させるために、電源線727の電圧よりも高い電圧を駆動用
トランジスタ722のゲート電極層にかける。また、信号線725には、電源線電圧に駆
動用トランジスタ722の閾値電圧Vthを加えた値以上の電圧をかける。
24の順方向電圧に駆動用トランジスタ722の閾値電圧Vthを加えた値以上の電圧を
かける。なお、駆動用トランジスタ722が飽和領域で動作するようにビデオ信号を入力
し、発光素子724に電流を流す。また、駆動用トランジスタ722を飽和領域で動作さ
せるために、電源線727の電位を、駆動用トランジスタ722のゲート電位より高くす
る。ビデオ信号をアナログとすることで、発光素子724にビデオ信号に応じた電流を流
し、アナログ階調駆動を行うことができる。
8(C)に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論
理回路などを追加してもよい。
位側にソース電極(第1の電極)、高電位側にドレイン電極(第2の電極)がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第1のゲート電極の電位を制御
し、第2のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位
など、上記で例示した電位を入力可能な構成とすればよい。
み合わせて実施することができる。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置(代表的にはDVD:Digital Versatile Dis
c等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレ
イ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプ
レイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図39に示す
。
部904、マイクロフォン905、スピーカー906、操作キー907、スタイラス90
8等を有する。なお、図39(A)に示した携帯型ゲーム機は、2つの表示部903と表
示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
913、第2表示部914、接続部915、操作キー916等を有する。第1表示部91
3は第1筐体911に設けられており、第2表示部914は第2筐体912に設けられて
いる。そして、第1筐体911と第2筐体912とは、接続部915により接続されてお
り、第1筐体911と第2筐体912の間の角度は、接続部915により変更が可能であ
る。第1表示部913における映像を、接続部915における第1筐体911と第2筐体
912との間の角度に従って、切り替える構成としても良い。また、第1表示部913お
よび第2表示部914の少なくとも一方に、位置入力装置としての機能が付加された表示
装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
パネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フ
ォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加するこ
とができる。
キーボード923、ポインティングデバイス924等を有する。
33等を有する。
、操作キー944、レンズ945、接続部946等を有する。操作キー944およびレン
ズ945は第1筐体941に設けられており、表示部943は第2筐体942に設けられ
ている。そして、第1筐体941と第2筐体942とは、接続部946により接続されて
おり、第1筐体941と第2筐体942の間の角度は、接続部946により変更が可能で
ある。表示部943における映像を、接続部946における第1筐体941と第2筐体9
42との間の角度に従って切り替える構成としても良い。
ライト954等を有する。
み合わせて実施することができる。
本実施の形態では、本発明の一態様に係るRFIDの使用例について図40を用いなが
ら説明する。RFIDの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記
名債券類、証書類(運転免許証や住民票等、図40(A)参照)、包装用容器類(包装紙
やボトル等、図40(C)参照)、記録媒体(DVDソフトやビデオテープ等、図40(
B)参照)、乗り物類(自転車等、図40(D)参照)、身の回り品(鞄や眼鏡等)、食
品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子
機器(液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若
しくは各物品に取り付ける荷札(図40(E)、図40(F)参照)等に設けて使用する
ことができる。
物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであ
れば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るRFI
D4000は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデ
ザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証
書類等に本発明の一態様に係るRFID4000を設けることにより、認証機能を設ける
ことができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容
器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の
一態様に係るRFIDを取り付けることにより、検品システム等のシステムの効率化を図
ることができる。また、乗り物類であっても、本発明の一態様に係るRFIDを取り付け
ることにより、盗難などに対するセキュリティ性を高めることができる。
ることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離
を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い
期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることが
できる。
み合わせて実施することができる。
酸化物半導体を用いたトランジスタと、を有する半導体装置を作製し、それぞれのトラン
ジスタの電気特性を評価した。
以下に、試料の作製方法を説明する。
。
シリコン膜を島状に形成した。
0nmの酸化シリコン膜を形成した。なお、マイクロ波CVD法は、高密度プラズマCV
D法などとも呼ばれる。次に、窒素雰囲気下において、950℃で1時間の熱処理を行う
ことで、ゲート絶縁膜を形成した。
オンを注入した。リンイオンの注入は、イオン注入装置(質量分離機能を有する。)を用
い、加速電圧を18kVとして、6.5×1011ions/cm2の濃度で行った。
イオンを注入した。ホウ素イオンの注入は、イオン注入装置を用い、加速電圧を14kV
として、3.0×1012ions/cm2の濃度で行った。
nmのタングステン膜を、順に成膜した。次に、フォトリソグラフィ法によって窒化タン
タル膜およびタングステン膜の一部をエッチングし、ゲート電極を形成した。
をマスクに、ホウ素イオンを注入した。ホウ素イオンの注入は、イオン注入装置を用い、
加速電圧を9kVとして、1.0×1013ions/cm2の濃度で行った。
をマスクに、リンイオンを注入した。リンイオンの注入は、イオン注入装置を用い、加速
電圧を9kVとして、1.0×1013ions/cm2の濃度で行った。
異方性エッチングを行うことで、ゲート電極の側面に接する絶縁膜(側壁絶縁膜またはサ
イドウォール絶縁膜ともいう。)を形成した。なお、ゲート絶縁膜の一部は、この酸化窒
化シリコン膜のエッチングと同時にエッチングされる。その結果、単結晶シリコン膜の一
部が露出される。
および側壁絶縁膜をマスクに、ホウ素イオンを注入した。ホウ素イオンの注入は、イオン
ドーピング装置(質量分離機能を有さない。)を用い、加速電圧を10kVとして、1.
5×1016ions/cm2の濃度で行った。ホウ素イオンが注入された領域は、pチ
ャネル型トランジスタのソース領域またはドレイン領域として機能する。また、側壁絶縁
膜の直下の単結晶シリコン膜の領域は、上述した工程により形成されたチャネル形成領域
、およびソース領域またはドレイン領域の中間のキャリア密度を有するため、LDD(L
ightly Doped Drain)領域として機能する。
および側壁絶縁膜をマスクに、リンイオンを注入した。リンイオンの注入は、イオンドー
ピング装置を用い、加速電圧を10kVとして、3.0×1015ions/cm2の濃
度で行った。リンイオンが注入された領域は、nチャネル型トランジスタのソース領域ま
たはドレイン領域として機能する。また、側壁絶縁膜の直下の単結晶シリコン膜の領域は
、上述した工程により形成されたチャネル形成領域、およびソース領域またはドレイン領
域の中間のキャリア密度を有するため、LDD領域として機能する。
。該窒化酸化シリコン膜は、水素を多量に含有することから、SiNOH膜とも呼ばれる
。
とで、SiNOH膜から水素が放出される。放出された水素は、単結晶シリコン膜に到達
すると、単結晶シリコン膜が有するダングリングボンドを終端する。このような熱処理を
水素化処理と呼ぶ。
および厚さが300nmの酸化シリコン膜の一部をエッチングすることで、ソース領域、
ドレイン領域、ゲート電極などに達する開口部を形成した。
線層を形成した。
nmから500nm程度になるまで平坦化した。
の熱処理を行った。また、試料2は、450℃で5時間の熱処理を行った。該熱処理は、
上記水素化処理により外方拡散されずに、またはダングリングボンドの終端に利用されず
に、各層に残存した水素を外方拡散させるため、脱水素化処理と呼ばれる。脱水素化処理
は温度が高く、時間が長いほど効果的である。したがって、試料1は、試料2と比べて、
水素の残存量の少ない試料といえる。
ことで、第1の配線層などに達する開口部を形成した。
ート電極としての機能を有する導電膜220、および第2の配線層としての機能を有する
導電膜174を形成した。
から50nm程度になるまで平坦化し、タングステン膜の上面を露出させた。
の熱処理を行った。また、試料2は、450℃で1時間の熱処理を行った。該熱処理によ
って、さらに脱水素化処理を行った。
該酸化アルミニウム膜は、酸素、水素などをブロックする機能を有する。したがって、酸
化アルミニウム膜を設けることによって、単結晶シリコンを用いたトランジスタや、その
周辺に設けられた絶縁膜、導電膜などから放出される水素が、この後作製する酸化物半導
体を用いたトランジスタに混入することを防ぐことができる。
コン膜を成膜した。なお、該酸化窒化シリコン膜は、後の熱処理などによって酸素を放出
する酸化窒化シリコン膜である。放出される酸素は、酸化物半導体の酸素欠損を低減する
ために利用され、トランジスタの電気特性や信頼性を向上させることができる。一方、放
出される酸素が単結晶シリコンに達すると、トランジスタの電気特性や信頼性を劣化させ
る場合がある。上述した酸化アルミニウム膜は、単結晶シリコンへの酸素の混入を防ぐ機
能を有する。そのため、過剰酸素を有する酸化窒化シリコン膜を設けても、電気特性や信
頼性を高い単結晶シリコンを用いたトランジスタを作製することができる。
と、厚さが20nmの第2の酸化物半導体膜と、を順に成膜した。また、試料2は、スパ
ッタリング法を用いて、厚さが20nmの第1の酸化物半導体膜と、厚さが15nmの第
2の酸化物半導体膜と、を順に成膜した。第1の酸化物半導体膜の成膜には、In:Ga
:Zn=1:3:2[原子数比]であるターゲットを用いた。また、第2の酸化物半導体
膜の成膜には、In:Ga:Zn=1:1:1[原子数比]であるターゲットを用いた。
なお、第1の酸化物半導体膜および第2の酸化物半導体膜を合わせて、酸化物半導体膜2
06と呼ぶ。
て、450℃で1時間の熱処理を行った。
化物半導体膜206を島状に形成した。
び酸化シリコン膜の一部をエッチングすることで、導電膜220、導電膜174などに達
する開口部(開口部260など)を形成した。
導体を用いたトランジスタのソース電極またはドレイン電極としての機能を有する導電膜
216aおよび導電膜216bを形成した。
第3の酸化物半導体膜の成膜には、In:Ga:Zn=1:3:2[原子数比]であるタ
ーゲットを用いた。
mのタングステン膜を順に成膜した。
チングし、ゲート電極204を形成した。
の一部をエッチングした。酸化窒化シリコン膜は、チャネル形成領域である第2の酸化物
半導体膜と、ゲート電極204との間に配置されるため、ゲート絶縁膜としての機能を有
する。
該酸化アルミニウム膜は、酸素、水素などをブロックする機能を有する。したがって、酸
化アルミニウム膜を設けることによって、単結晶シリコンを用いたトランジスタや、その
周辺に設けられた絶縁膜、導電膜などから放出される水素や半導体装置の外部から混入す
る水素が、酸化物半導体を用いたトランジスタに混入することを防ぐことができる。また
、過剰酸素を有する酸化窒化シリコン膜から放出した酸素が外方拡散することを防ぎ、該
酸素を酸化物半導体の酸素欠損を低減するために効率的に用いることができるようになる
。
、過剰酸素を有する酸化窒化シリコン膜に含まれる酸素の一部が放出され、まずは第1の
酸化物半導体膜に供給される。供給された酸素は、第1の酸化物半導体膜中を玉突き的に
移動するために、見かけ上、第2の酸化物半導体膜にも酸素が供給される。即ち、該熱処
理によって、チャネル形成領域である第2の酸化物半導体膜の酸素欠損を低減することが
できる。このとき、第2の酸化物半導体膜の周囲には、酸化アルミニウム膜が配置されて
いる。したがって、過剰酸素を有する酸化窒化シリコン膜から放出された酸素は、第2の
酸化物半導体膜の酸素欠損を低減するために効率的に用いられることがわかる。
導電膜216a、導電膜216bなどに達する開口部を形成した。
ルミニウム膜と、厚さが50nmのチタン膜と、を順に成膜した。
の一部をエッチングし、第2の配線層を形成した。
ランジスタと、を有する半導体装置である、試料1および試料2を作製した。
次に、作製した試料1および試料2に含まれる単結晶シリコンを用いたトランジスタ、
および酸化物半導体を用いたトランジスタの電気特性を測定した。
は、試料1は、1回目の脱水素化処理として、窒素雰囲気下において490℃で10時間
の熱処理を行い、2回目の脱水素化処理として、窒素雰囲気下において490℃で10時
間の熱処理を行った。また、試料2は、1回目の脱水素化処理として、窒素雰囲気下にお
いて450℃で5時間の熱処理を行い、2回目の脱水素化処理として、窒素雰囲気下にお
いて450℃で1時間の熱処理を行った。
特性の測定は、ドレイン電圧(Vd)を0.1Vまたは1.8Vとし、nチャネル型トラ
ンジスタにおいては、ゲート電圧(Vg)を−1.8Vから3.3Vまで、0.1V間隔
で掃引したときの、ドレイン電流(Id)を測定することで行った。また、pチャネル型
トランジスタにおいては、ゲート電圧(Vg)を1.8Vから−3.3Vまで、0.1V
間隔で掃引したときの、ドレイン電流(Id)を測定することで行った。なお、トランジ
スタは、設計値がチャネル長0.35μm、チャネル幅1.6μmのものを用いた。また
、126.6mm角の基板内に均等に配置した25個のトランジスタに対して測定を行っ
た。
ほとんど差は見られなかった。具体的には、試料1におけるnチャネル型のトランジスタ
は、しきい値電圧が0.47V、サブスレッショルドスイング値(S値ともいう。)が6
7.0mV/decであった。また、試料2におけるnチャネル型のトランジスタは、し
きい値電圧が0.51V、S値が67.6mV/decであった。また、試料1における
pチャネル型のトランジスタは、しきい値電圧が−0.59V、S値が69.0mV/d
ecであった。また、試料2におけるpチャネル型のトランジスタは、しきい値電圧が−
0.55V、S値が71.6mV/decであった。なお、しきい値電圧の導出は、ドレ
イン電圧が1.8VのVg−Id特性から行った。また、S値の導出は、ドレイン電圧が
0.1VのVg−Id特性から行った。
ンジスタの電気特性は劣化すると推測される。しかしながら、図41より、試料1と試料
2とで、単結晶シリコンを用いたトランジスタの電気特性にほとんど差は見られなかった
ため、試料1のように、より水素の脱離が起こりやすい条件であっても、本実施例では単
結晶シリコンのダングリングボンドを終端している水素の脱離はほとんど起こっていない
ことがわかる。
ジスタ周辺の各層に設けられた開口部の影響を評価するため、3種類の構造のVg−Id
特性を測定している。図42は、酸化物半導体を用いたトランジスタ、およびその周囲の
上面図である。
)である。また、図42(B)は、導電膜174と、導電膜216aおよび導電膜216
bと、の間にそれぞれ一つの開口部260を有する構造(構造2と表記する。)である。
また、図42(C)は、導電膜174と導電膜216aの間、および導電膜174と導電
膜216bの間にそれぞれ一つの開口部260を有し、さらに、周囲の配線層などにおい
ても開口部を有する構造(構造3と表記する。)である。
Id特性を示す。Vg−Id特性の測定は、ドレイン電圧(Vd)を0.1Vまたは2.
7Vとし、ゲート電圧(Vg)を−3Vから3Vまで、0.1V間隔で掃引したときの、
ドレイン電流(Id)を測定することで行った。なお、トランジスタは、設計値がチャネ
ル長0.8μm、チャネル幅0.8μmのものを用いた。また、126.6mm角の基板
内に均等に配置した25個のトランジスタに対して測定を行った。
スタの電気特性にほとんど差は見られなかった。具体的には、試料1は、シフト値(ドレ
イン電流が1×10−12Aにおけるゲート電圧をシフト値と定義する。Shiftとも
表記する。)が0.44V、S値が90.7mV/decであった。また、試料2は、シ
フト値が0.34V、S値が98.4mV/decであった。なお、シフト値の導出は、
ドレイン電圧が2.7VのVg−Id特性から行った。また、S値の導出は、ドレイン電
圧が0.1VのVg−Id特性から行った。
ランジスタの電気特性に差が見られた。具体的には、試料1はシフト値が0.47V、S
値が95.3mV/decであったが、試料2はシフト値が0.28V、S値が132.
1mV/decであった。構造2においては、試料2は構造1と比べてS値が大きい。一
方、試料1は構造1と比べて同程度のS値となり、構造2においても良好な電気特性を有
することがわかった。
ランジスタの電気特性に顕著な差が見られた。具体的には、試料1はシフト値が0.24
V、S値が98.1mV/decであったが、試料2はスイッチング特性が得られなかっ
た。以上の結果から、試料1は構造1および構造2と同程度のS値となり、構造3におい
ても良好な電気特性を有することがわかった。
導体を用いたトランジスタの電気特性の優劣に寄与することが示唆された。具体的にはト
ランジスタ周辺に開口部を多く有するほど電気特性は劣化していくことがわかった。一方
、試料1においては、トランジスタの電気特性が、開口部の有無によって試料2ほど大き
く変化しないことがわかった。これは、試料2においては、試料1に比べて脱水素化処理
が十分でなく、水素が開口部を介して酸化物半導体を用いたトランジスタまで移動したた
めと考えられる。一方、試料1では、脱水素化処理が十分であったため、水素に起因した
劣化がほとんど起こらなかったためと考えられる。ただし、試料1においても、構造によ
って電気特性の僅かには劣化が見られることから、脱水素化処理の条件をさらに強化する
ことで、さらなる特性改善が期待できる。
料1のシフト値の3σは、構造1が0.05V、構造2が0.07V、構造3が0.21
Vであった。一方、試料2のシフト値の3σは、構造1が0.05V、構造2が0.16
V、構造3が測定不可であった。
さくなることがわかった。
ある。したがって、構造2や構造3のような開口部を多く有する構造であっても優れた電
気特性を実現できることが、集積度の高い半導体装置を歩留まり高く製造するために重要
であることがわかる。
ランジスタの電気特性はそのままに、種々の構造を有する酸化物半導体を用いたトランジ
スタの電気特性の劣化を抑制できることがわかった。また、さらに脱水素化処理の条件を
強化することによって、さらに酸化物半導体を用いたトランジスタの電気特性の劣化を抑
制できる可能性が示唆された。
さの違いによって、酸化物半導体を用いたトランジスタの電気特性がどのように変化する
かについて評価した。
以下に試料3および試料4の作製方法を示す。
とした以外は同様の条件で作製した試料である。試料3と試料1とは、第2の酸化物半導
体膜の厚さが異なるのみであるため、そのほかの条件については試料1についての説明を
参照する。即ち、試料3は、脱水素化処理の条件を強化した条件である。
厚さを300nmとした以外は同様の条件で作製した試料である。試料4と試料2とは、
過剰酸素を有する酸化窒化シリコン膜の厚さが異なるのみであるため、そのほかの条件に
ついては試料2についての説明を参照する。なお、試料3の過剰酸素を有する酸化窒化シ
リコン膜の厚さは100nmである。
次に、試料3および試料4のVg−Id特性を測定した。Vg−Id特性の測定は、実
施例1に示した構造1に対して行った。また、Vg−Id特性の測定は、室温(25℃)
または85℃において、ドレイン電圧(Vd)を1.8Vとし、ゲート電圧(Vg)を−
3Vから3Vまで、0.1V間隔で掃引したときの、ドレイン電流(Id)を測定するこ
とで行った。この測定を、第2のゲート電極である導電膜220に印加する電圧(Vbg
と表記する。)を0Vから−20Vの範囲で変化させて複数回行った。なお、トランジス
タは、設計値がチャネル長0.8μm、チャネル幅0.8μmのものを用いた。また、1
26.6mm角の基板内に均等に配置した13個のトランジスタに対して測定を行った。
イン電流を外挿によって導出した。結果を図45に示す。図45(A)は、室温における
導電膜220に印加した電圧と、ゲート電圧が0Vにおけるドレイン電流と、の関係を示
す図である。また、図45(B)は、85℃における導電膜220に印加した電圧と、ゲ
ート電圧が0Vにおけるドレイン電流と、の関係を示す図である。
レイン電流となることがわかった。また、過剰酸素を有する酸化窒化シリコン膜の厚さが
薄いことによって、第2のゲート電極としての機能を有する導電膜220に印加する電圧
に対して、ドレイン電流の低減効果が大きいことがわかった。すなわち、導電膜220に
印加する電圧の絶対値が小さくても、より効果的にドレイン電流を低減できることが分か
った。
ない状態におけるドレイン電流(オフ電流と同じ意味で用いる場合がある。)を1×10
−22Aから1×10−35A程度にまで低減できることが示唆された。したがって、酸
化物半導体を用いたトランジスタの極小オフ電流を利用する半導体装置を作製する場合に
おいて、脱水素化処理の条件を強化することが重要であることがわかる。
物半導体を用いたトランジスタに水素が混入した場合、外挿で求めたドレイン電流よりも
実際のドレイン電流が大きくなることがある。このことからも、酸化物半導体に混入する
可能性のある水素を徹底的に低減することが、酸化物半導体を用いたトランジスタの電気
特性を向上させるために重要であることがわかる。
想定したトランジスタのオフ電流について、計算を行い、評価した。
レイン電極に接するn型領域(低抵抗領域ともいう)がソース電極およびドレイン電極が
重畳している酸化物半導体膜S2の全域に設けられている。また、トランジスタのチャネ
ル長Lは0.8μm、チャネル幅Wは1nm、ゲート電極とソース電極またはドレイン電
極とが重畳する幅Lovは0.2μmとした。
行った。
し、S1は酸化物膜を表し、GEはゲート電極を表し、S/Dはソース電極およびドレイ
ン電極を表す。
半導体膜S2にIGZO(312)を用いたトランジスタ共に理想系ではオフ電流は計算
可能な限界値である1×10−35A/μm程度まで低下することが確認できた。また、
S値は、各トランジスタ共に66mV/dec.であると見積もることができた。
以下に評価に用いた試料5について説明する。
酸化窒化シリコン膜の成膜工程以降の同様の工程を用いて、単結晶基板上に酸化物半導体
を用いたトランジスタを作製した。
る酸化窒化シリコン膜の厚さが300nmである点、第2の酸化物半導体膜の厚さが15
nmである点、ゲート絶縁膜として機能する酸化窒化シリコン膜の厚さが10nmである
点、酸化アルミニウム膜の厚さが70nmである点で相違している。
次に、上記で作製した試料5のオフ電流の測定方法及びその結果について、図48乃至
図51を用いて説明する。
図48に示す測定系は、容量素子400、トランジスタ401、トランジスタ402、
トランジスタ403、及びトランジスタ404を有する。ここで、トランジスタ403は
電荷注入用のトランジスタであり、トランジスタ404はリーク電流の評価用のトランジ
スタである。トランジスタ401及びトランジスタ402で出力回路406を構成する。
また、トランジスタ403のソース端子(またはドレイン端子)と、トランジスタ404
のドレイン端子(またはソース端子)と、容量素子400の第1端子と、トランジスタ4
01のゲート端子との接続部をノードAとする。
荷注入の際に、評価用のトランジスタを常にオフ状態に保つことが可能である。電荷注入
用のトランジスタを設けない場合には、電荷注入の際に、評価用トランジスタを一度オン
状態にする必要があるが、オン状態からオフ状態の定常状態に到るまでに時間を要するよ
うな素子では、測定に時間を要してしまう。また、評価用トランジスタを一度オン状態と
する必要がないため、チャネル形成領域の電荷の一部がノードAに流れ込むことによるノ
ードAの電位変動の影響もない。
よりも大きくすることが好ましい。評価用トランジスタのチャネル幅Wを、電荷注入用の
トランジスタのチャネル幅Wよりも大きくすることにより、評価用トランジスタのリーク
電流以外のリーク電流成分を相対的に小さくすることができる。その結果、評価用トラン
ジスタのリーク電流を高い精度で測定することができる。
トランジスタ404のドレイン端子(またはソース端子)と、容量素子400の第1端子
とは、トランジスタ401のゲート端子に接続されている。また、容量素子400の第2
端子と、トランジスタ404のソース端子(またはドレイン端子)とは、接続されている
。また、トランジスタ401のドレイン端子(またはソース端子)は電源に接続されてお
り、トランジスタ402のソース端子(またはドレイン端子)は電源に接続されおり、ト
ランジスタ403のドレイン端子(またはソース端子)は電源に接続されている。
)には、電源からV3が与えられ、トランジスタ404のソース端子(またはドレイン端
子)には、電源から電位V4が与えられる。また、トランジスタ401のドレイン端子(
またはソース端子)には、電源からV1が与えられ、トランジスタ402のソース端子(
またはドレイン端子)には、電源からV2が与えられる。また、トランジスタ401のソ
ース端子(またはドレイン端子)及びトランジスタ402のドレイン端子(またはソース
端子)が接続された、出力回路406の出力端子に相当する端子から、出力電位Vout
が出力される。
位Vext_aが供給され、トランジスタ403のゲート端子には、トランジスタ403
のオン状態とオフ状態を制御する電位Vext_cが供給され、トランジスタ404のゲ
ート端子には、評価用トランジスタの状態を制御する電位Vext_bが供給される。
ランジスタ401のゲート端子と、トランジスタ403のソース端子(またはドレイン端
子)と、トランジスタ404のドレイン端子(またはソース端子)との接続部となる。
次に、上記の測定系を用いた電流測定方法の一例について図49を参照して説明する。
(A)を用いて説明する。
位V3を入力した後、トランジスタ403のゲート端子に、トランジスタ403をオン状
態とする電位Vext_cを入力して、トランジスタ404のドレイン端子(またはソー
ス端子)と接続されるノードAに電位V3を与える。また、トランジスタ402をオン状
態とする電位Vext_aを入力し、トランジスタ402をオン状態とする。また、トラ
ンジスタ404をオフ状態とする電位Vext_bを入力し、トランジスタ404をオフ
状態とする。
位V1を高電位(H3)とする。電位Vext_aを低電位(L4)、電位V2を低電位
(L5)、電位Vext_bを低電位(L2)、電位V4をVssとする。
スタ402をオフ状態とする。また、電位V2を高電位(H4)、電位V1を低電位(L
3)とする。ここで、電位V2は電位V1と同じ電位とする。次に、電位V3を低電位(
L)とする。トランジスタ403のゲート端子に、トランジスタ403をオフ状態とする
電位Vext_cを入力して、トランジスタ403をオフ状態とする。
電位V3を低電位(L1)、電位V1を低電位(L3)、電位V2を高電位(H4)とす
る。電位Vext_bを低電位(L2)、電位V4をVssとする。
04はオフ状態であるが、ノードAとトランジスタ404のソース端子(ドレイン端子)
との間に電位差が生じているため、トランジスタ404には電流が僅かに流れる。つまり
、オフ電流(即ち、リーク電流)が発生する。
起因して生じるノードAの電位の変化量の測定を行う。ここでは、読出し期間の動作に関
し、図49(B)を用いて説明する。
電荷量が変動し、これに従ってノードAの電位が変動する。これは、出力回路406の入
力端子の電位が変動することを意味するから、時間の経過と共に、出力回路406の出力
端子の電位も変動することになる。
蓄積期間Sとを繰り返すことが好ましい。ノードAの電位の変化量の測定とノードAの電
荷の蓄積とを繰り返し行うことにより、測定した電圧値が、定常状態における値であるこ
とを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流
(測定開始後から時間経過とともに減少していく電流成分)を除くことができる。その結
果、より高い精度でリーク電流を測定することができる。
力電位VoutからノードAの電位VAを求めることが可能である。一般に、ノードAの
電位VAは、出力電位Voutの関数として次式のように表すことができる。
される容量CA、定数(const)を用いて、次式のように表される。ここで、ノード
Aに接続される容量CAは、容量素子400の容量と他の容量(出力回路406の入力容
量など)の和である。
の時間微分であるから、ノードAの電流IAは次式のように表現される。
時間変化Δtから、ノードAの電流IAを求めることができる。
akの和であるから、トランジスタ404を流れる電流Idevを精度良く求めるには、
トランジスタ404を流れる電流Idevに対して他の電流成分Ileakを十分に小さ
くした測定系を用いて測定を行うことが望ましい。また、電流成分Ileakを見積もり
、電流IAから減ずることでトランジスタ404を流れる電流Idevの精度を高めても
良い。
位(L4)としてトランジスタ402をオン状態とする。但し、トランジスタ402をオ
ン状態とするため、電位Vext_aの低電位(L4)は、電位V2の低電位(L5)よ
り高い。また、電位V1を高電位(H3)とする。電位Vext_cを低電位(L2)、
電位V3を低電位(L1)とする。また、電位Vext_bを低電位(L2)、電位V4
をVssとする。
H4)としてトランジスタ402をオフ状態とする。また、電位V1を低電位(L3)と
する。但し、電位V1、電位V2、及び電位Vext_aは同電位である。電位Vext
_cを低電位(L2)、電位V3を低電位(L1)とする。また、電位Vext_bを低
電位(L2)、電位V4をVssとする。
る。
ャネル幅W=100μm、トランジスタ403はチャネル長L=10μm、チャネル幅W
=10μm、トランジスタ404はチャネル長L=0.8μm、チャネル幅W=1000
0μmである。なお、各トランジスタは、試料1と同様の作製条件により形成した。
定シーケンスを用いた。
Iの算出に用いられるΔtを1時間とし、Δtごとに書込み期間を設けるサイクルを10
回繰り返した。次に、測定温度を85℃とし、Δtを6時間とし、Δtごとに書込み期間
を設けるサイクルを4回繰り返した。
とに書込み期間を設けるサイクルを10回繰り返した。続いて測定温度を125℃とし、
Δtを1時間とし、Δtごとに書込み期間を設けるサイクルを10回繰り返した。続いて
、測定温度を85℃とし、Δtを6時間とし、Δtごとに書込み期間を設けるサイクルを
4回繰り返した。続いて、測定温度を85℃とし、Δtを12時間とし、Δtごとに書込
み期間を設けるサイクルを3回繰り返した。続いて、測定温度を60℃とし、Δtを60
時間とし、Δtごとに書込み期間を設けるサイクルを1回行った。
3の低電位(L1)を1Vとした。電位Vext_cの高電位(H2)を5V、低電位(
L2)を−3Vとした。電位V1の高電位(H3)を3V、低電位(L3)を1.5Vと
した。電位Vext_aの高電位(H4)を1.5V、低電位(L4)を−1Vとした。
電位V2の高電位(H4)を1.5V、低電位(L5)を−2Vとした。電位Vext_
bを−3Vとし、トランジスタ404をオフ状態とし、電位V4を1Vとした。ここでは
、ノードAに2Vを印加した。
セットとし、読出し動作を繰り返して、出力電位Voutを測定した。
位(L1)を1.5Vとした。電位Vext_aの高電位(H4)を1.5V、低電位(
L4)を−1Vとした。電位V2の高電位(H4)を1.5V、低電位(L5)を−2V
とした。電位V3の低電位(L2)を1Vとした。電位Vext_cの低電位(L2)を
−3Vとした。電位Vext_bを−3Vとし、トランジスタ404をオフ状態とし、電
位V4を1Vとした。
回路406の出力電位Voutとの関係を示す。図50より、時間の経過にしたがって、
電位が変化している様子が確認できる。
第1の測定シーケンスで測定した結果であり、図51(B)は第2の測定シーケンスで測
定した結果である。なお、図51(A)、(B)は、経過時間と、ソース電極及びドレイ
ン電極の間に流れるリーク電流との関係を表す図である。
低下する傾向がみられ、ある一定の値に収束する傾向があることが分かった。測定温度の
最も高い条件では、測定されたリーク電流の最も低い値をその温度におけるリーク電流と
した。
μm(5zA/μm)未満、測定温度が85℃の場合では1×10−22A/μm(10
0yA/μm(ヨクトアンペア:1yAは10−24A))未満であった。
−20A/μm(15zA/μm(ゼプトアンペア:1zAは10−21A))未満、測
定温度が125℃の場合では2×10−21A/μm(2zA/μm)未満、測定温度が
85℃の場合では5×10−23A/μm(50yA/μm(ヨクトアンペア:1yAは
10−24A))未満、測定温度が60℃の場合では6×10−24A/μm(6yA/
μm)未満であった。
を効果的に抑え、トランジスタ本来のリーク電流を測定することができることが分かった
。
ランジスタはオフ電流が十分に小さくなることが確認された。
示すように、上記で測定したリーク電流の温度依存性は直線状となり、活性化エネルギー
はほぼ一定となっているため、測定値に不自然な点は見られないことが確認できた。
測定した。
第1の測定シーケンスである。
53(B)に、図53(A)に示すリーク電流のアレニウスプロットを示す。図53(A
)、(B)より、リーク電流は、測定温度が125℃の場合では1×10−20A/μm
(10zA/μm)未満、測定温度が85℃の場合では2×10−22A/μm(200
yA/μm)未満であった。
に単結晶半導体を含むトランジスタを設けた構成であっても、酸化物半導体を用いたトラ
ンジスタのオフ電流が十分に小さくなることが確認できた。
参考例として、各デバイスの必要保持年数と85℃での目標の(要求される)リーク電
流について付記する。
する。
miconductor Random Access Memory)と呼ばれ、酸化
物半導体を用いたトランジスタをメモリセルの選択トランジスタ(スイッチング素子とし
てのトランジスタ)に用いた記憶装置である。
OSRAMは、当該トランジスタの目標電流は、100aA/μm未満、保持時間は1時
間以上、保持容量は30fF、許容閾値変動は0.3Vである。
zA/μm未満、保持時間は1日以上、保持容量は184fF、許容閾値変動は0.1V
である。
Semiconductor Random Access Memory)と呼ばれる
。小規模なNOSRAMのトランジスタの目標電流は、93yA/μm未満、保持時間は
10年以上、保持容量は21fF、許容閾値変動は0.5Vである。また、2値のNOS
RAMのトランジスタの目標電流は、1.5yA/μm未満、保持時間は10年以上、保
持容量は39aF、許容閾値変動は0.5Vである。また、8値のNOSRAMのトラン
ジスタの目標電流は、0.02yA/μm未満、保持時間は10年以上、保持容量は39
aF、許容閾値変動は0.1Vである。
保持容量は184fF、許容閾値変動は0.3Vである。
11 層
12 層
21 絶縁層
22 絶縁層
24 電子
31 配線層
32 配線層
41 バリア層
100 トランジスタ
101a 酸化物層
101b 酸化物層
102 半導体層
103a 電極
103b 電極
104 ゲート絶縁層
105 ゲート電極
107 絶縁層
108 絶縁層
110 トランジスタ
111 半導体基板
112 半導体層
113a 低抵抗層
113b 低抵抗層
114 ゲート絶縁層
115 ゲート電極
120 バリア層
121 絶縁層
122 絶縁層
123 絶縁層
124 絶縁層
125 絶縁層
126 絶縁層
130 容量
131 配線
132 配線
133 配線
134 配線
140 絶縁層
141 配線
142 配線
151 配線
152 配線
160 トランジスタ
161 プラグ
162 プラグ
163 プラグ
164 プラグ
165 プラグ
166 プラグ
167 プラグ
174 導電膜
180 トランジスタ
204 ゲート電極
206 酸化物半導体膜
216a 導電膜
216b 導電膜
220 導電膜
260 開口部
400 容量素子
401 トランジスタ
402 トランジスタ
403 トランジスタ
404 トランジスタ
406 出力回路
610 電子銃室
612 光学系
614 試料室
616 光学系
618 カメラ
620 観察室
622 フィルム室
624 電子
628 物質
632 蛍光板
700 基板
701 画素部
702 走査線駆動回路
703 走査線駆動回路
704 信号線駆動回路
710 容量配線
712 ゲート配線
713 ゲート配線
714 ドレイン電極層
716 トランジスタ
717 トランジスタ
718 液晶素子
719 液晶素子
720 画素
721 スイッチング用トランジスタ
722 駆動用トランジスタ
723 容量素子
724 発光素子
725 信号線
726 走査線
727 電源線
728 共通電極
800 RFIDタグ
801 通信器
802 アンテナ
803 無線信号
804 アンテナ
805 整流回路
806 定電圧回路
807 復調回路
808 変調回路
809 論理回路
810 記憶回路
811 ROM
901 筐体
902 筐体
903 表示部
904 表示部
905 マイクロフォン
906 スピーカー
907 操作キー
908 スタイラス
911 筐体
912 筐体
913 表示部
914 表示部
915 接続部
916 操作キー
921 筐体
922 表示部
923 キーボード
924 ポインティングデバイス
931 筐体
932 冷蔵室用扉
933 冷凍室用扉
941 筐体
942 筐体
943 表示部
944 操作キー
945 レンズ
946 接続部
951 車体
952 車輪
953 ダッシュボード
954 ライト
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
1200 記憶素子
1201 回路
1202 回路
1203 スイッチ
1204 スイッチ
1206 論理素子
1207 容量素子
1208 容量素子
1209 トランジスタ
1210 トランジスタ
1213 トランジスタ
1214 トランジスタ
1220 回路
2100 トランジスタ
2200 トランジスタ
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線
3200 トランジスタ
3300 トランジスタ
3400 容量素子
4000 RFID
Claims (12)
- 第1のトランジスタと、
前記第1のトランジスタの上方に位置する第2のトランジスタと、
前記第1のトランジスタと前記第2のトランジスタとの間に位置するバリア層と、
前記第1のトランジスタと前記バリア層との間に位置する第1の電極と、
前記バリア層と前記第2のトランジスタとの間に位置し、前記バリア層を挟んで前記第1の電極と重畳する第2の電極と、を備え、
前記第1のトランジスタは、単結晶半導体を含む第1の半導体層にチャネルが形成され、
前記第2のトランジスタは、酸化物半導体を含む第2の半導体層にチャネルが形成される、半導体装置。 - 第1のトランジスタと、
前記第1のトランジスタの上方に位置する第2のトランジスタと、
前記第1のトランジスタと前記第2のトランジスタとの間に位置するバリア層と、
前記第1のトランジスタと前記バリア層との間に位置する第1の電極と、
前記バリア層と前記第2のトランジスタとの間に位置し、前記バリア層を挟んで前記第1の電極と重畳する第2の電極と、を備え、
前記第1のトランジスタのゲート電極、前記第1の電極、及び前記第2のトランジスタのソース電極またはドレイン電極の一方は、互いに電気的に接続し、
前記第1のトランジスタは、単結晶半導体を含む第1の半導体層にチャネルが形成され、
前記第2のトランジスタは、酸化物半導体を含む第2の半導体層にチャネルが形成される、半導体装置。 - 第1のトランジスタと、
前記第1のトランジスタの上方に位置する第2のトランジスタと、
前記第1のトランジスタと前記第2のトランジスタとの間に位置するバリア層と、
前記第1のトランジスタと前記バリア層との間に位置する第1の電極と、
前記バリア層と前記第2のトランジスタとの間に位置し、前記バリア層を挟んで前記第1の電極と重畳する第2の電極と、を備え、
前記第1のトランジスタのゲート電極、前記第2の電極、及び前記第2のトランジスタのソース電極またはドレイン電極の一方は、互いに電気的に接続し、
前記第1のトランジスタは、単結晶半導体を含む第1の半導体層にチャネルが形成され、
前記第2のトランジスタは、酸化物半導体を含む第2の半導体層にチャネルが形成される、半導体装置。 - 第1のトランジスタと、
前記第1のトランジスタの上方に位置する第2のトランジスタと、
前記第1のトランジスタと前記第2のトランジスタとの間に位置するバリア層と、
前記第1のトランジスタと前記バリア層との間に位置する第1の電極と、
前記バリア層と前記第2のトランジスタとの間に位置し、前記バリア層を挟んで前記第1の電極と重畳する第2の電極と、を備え、
前記第1のトランジスタのゲート電極、前記第1の電極、及び前記第2のトランジスタのソース電極またはドレイン電極の一方は、互いに電気的に接続し、
前記第2の電極は、前記第2のトランジスタのチャネル形成領域と重畳し、
前記第1のトランジスタは、単結晶半導体を含む第1の半導体層にチャネルが形成され、
前記第2のトランジスタは、酸化物半導体を含む第2の半導体層にチャネルが形成される、半導体装置。 - 前記バリア層は、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムのうち、少なくとも一を含む、
請求項1乃至請求項4のいずれか一に記載の、半導体装置。 - 前記第2のトランジスタと前記バリア層との間に、酸化物を含む絶縁層を有し、
前記絶縁層は、化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有する、
請求項1乃至請求項5のいずれか一に記載の、半導体装置。 - 前記絶縁層は、含有する水素の濃度が、5×1018cm−3未満である、
請求項6に記載の、半導体装置。 - 前記第2の半導体層は、含有する水素の濃度が、5×1018cm−3未満である、
請求項1乃至請求項7のいずれか一に記載の、半導体装置。 - 前記第2のトランジスタのゲート絶縁層は、含有する水素の濃度が、5×1018cm−3未満である、
請求項1乃至請求項8のいずれか一に記載の、半導体装置。 - 前記第2の電極は、導電性の金属酸化物を含む、
請求項1乃至請求項9のいずれか一に記載の、半導体装置。 - 前記第2の電極と同一平面上に、前記第2の電極と同一材料を含む第3の電極を有し、
前記第3の電極は、前記第2のトランジスタのチャネル形成領域と重畳する、
請求項1乃至請求項10のいずれか一に記載の、半導体装置。 - 前記第2のトランジスタは、S値が60mV/dec.以上、100mV/dec.以下である、
請求項1乃至請求項11のいずれか一に記載の、半導体装置。
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