JP6422730B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置に関する。本発明の一態様は半導体装置の作製方法に関する。本発明の一態様は半導体装置の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、又は、製造方法に関する。本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、照明装置、それらの駆動方法、又は、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は、半導体装置の一態様である。また、演算装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、微細化に適した半導体装置を提供することを課題の一とする。
または、半導体装置に良好な電気特性を付与することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のトランジスタと、第１のトランジスタの上方に位置する第２のトランジスタと、第１のトランジスタと第２のトランジスタとの間に位置するバリア層と、第１のトランジスタとバリア層との間に位置する第１の電極と、バリア層と第２のトランジスタとの間に位置し、バリア層を挟んで第１の電極と重畳する第２の電極と、を備え、第１のトランジスタは、単結晶半導体を含む第１の半導体層にチャネルが形成され、第２のトランジスタは、酸化物半導体を含む第２の半導体層にチャネルが形成される、半導体装置である。
また、本発明の他の一態様は、第１のトランジスタと、第１のトランジスタの上方に位置する第２のトランジスタと、第１のトランジスタと第２のトランジスタとの間に位置するバリア層と、第１のトランジスタとバリア層との間に位置する第１の電極と、バリア層と第２のトランジスタとの間に位置し、バリア層を挟んで第１の電極と重畳する第２の電極と、を備え、第１のトランジスタのゲート電極、第１の電極、及び第２のトランジスタのソース電極またはドレイン電極の一方は、互いに電気的に接続し、第１のトランジスタは、単結晶半導体を含む第１の半導体層にチャネルが形成され、第２のトランジスタは、酸化物半導体を含む第２の半導体層にチャネルが形成される、半導体装置である。
また、本発明の他の一態様は、第１のトランジスタと、第１のトランジスタの上方に位置する第２のトランジスタと、第１のトランジスタと第２のトランジスタとの間に位置するバリア層と、第１のトランジスタとバリア層との間に位置する第１の電極と、バリア層と第２のトランジスタとの間に位置し、バリア層を挟んで第１の電極と重畳する第２の電極と、を備え、第１のトランジスタのゲート電極、第２の電極、及び第２のトランジスタのソース電極またはドレイン電極の一方は、互いに電気的に接続し、第１のトランジスタは、単結晶半導体を含む第１の半導体層にチャネルが形成され、第２のトランジスタは、酸化物半導体を含む第２の半導体層にチャネルが形成される、半導体装置である。
また、本発明の他の一態様は、第１のトランジスタと、第１のトランジスタの上方に位置する第２のトランジスタと、第１のトランジスタと第２のトランジスタとの間に位置するバリア層と、第１のトランジスタとバリア層との間に位置する第１の電極と、バリア層と第２のトランジスタとの間に位置し、バリア層を挟んで第１の電極と重畳する第２の電極と、を備え、第１のトランジスタのゲート電極、第１の電極、及び第２のトランジスタのソース電極またはドレイン電極の一方は、互いに電気的に接続し、第２の電極は、第２のトランジスタのチャネル形成領域と重畳し、第１のトランジスタは、単結晶半導体を含む第１の半導体層にチャネルが形成され、第２のトランジスタは、酸化物半導体を含む第２の半導体層にチャネルが形成される、半導体装置である。
また、上記バリア層は、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムのうち、少なくとも一を含むことが好ましい。
また、上記第２のトランジスタとバリア層との間に、酸化物を含む絶縁層を有し、絶縁層は、化学量論的組成を満たす酸素よりも多くの酸素を含む領域を有することが好ましい。
また、当該絶縁層は、含有する水素の濃度が、５×１０１８ｃｍ−３未満であることが好ましい。
また、第２の半導体層は、含有する水素の濃度が、５×１０１８ｃｍ−３未満であることが好ましい。
また、上記第２のトランジスタのゲート絶縁層は、含有する水素の濃度が、５×１０１８ｃｍ−３未満であることが好ましい。
また、上記第２の電極は、導電性の金属酸化物を含むことが好ましい。
また、上記第２の電極と同一平面上に、第２の電極と同一材料を含む第３の電極を有することが好ましく、第３の電極は、第２のトランジスタのチャネル形成領域と重畳することが好ましい。
また、上記第２のトランジスタは、Ｓ値が６０ｍＶ／ｄｅｃ．以上、１００ｍＶ／ｄｅｃ．以下であることが好ましい。
本発明の一態様によれば、微細化に適した半導体装置を提供することができる。
または、半導体装置に良好な電気特性を付与することができる。または、信頼性の高い半導体装置を提供することができる。または、新規な構成の半導体装置を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
実施の形態に係る、半導体装置に含まれる積層構造を説明する図。 実施の形態に係る、半導体装置の回路図及び構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の回路図及び構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の回路図及び構成例。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、バンド構造を説明する図。 酸化物半導体の断面における高分解能ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面における高分解能ＴＥＭ像。 実施の形態に係る、回路図。 実施の形態に係る、ＲＦＩＤタグの構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、表示装置の回路図。 実施の形態に係る、電子機器。 実施の形態に係る、ＲＦＩＤの使用例。 トランジスタの電気特性を示す図。 トランジスタの周辺構造を示す上面図。 トランジスタの電気特性を示す図。 トランジスタの電気特性のばらつきを示す図。 第１のゲート電極の電圧が０Ｖのときにおける、第２のゲート電極に印加する電圧とトランジスタの理想的なドレイン電流との関係を示す図。 実施例トランジスタの断面模式図。 理想状態のトランジスタのＶｇ−Ｉｄ特性を説明する図。 測定系の一例を示す回路図。 測定系の動作に係る電位を示す図（タイミングチャート）。 オフ電流の測定結果を説明する図。 オフ電流の測定結果を説明する図。 オフ電流を説明するためのアレニウスプロット図。 オフ電流の測定結果を説明する図及びアレニウスプロット図。 各デバイスの必要保持年数とトランジスタの目標のリーク電流。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
（実施の形態１）
［積層構造の構成例］
以下では、本発明の一態様の半導体装置に適用することのできる積層構造の例について説明する。図１は、以下で示す積層構造１０の断面概略図である。
積層構造１０は、第１のトランジスタを含む第１の層１１、第１の絶縁層２１、第１の配線層３１、バリア層４１、第２の配線層３２、第２の絶縁層２２、及び第２のトランジスタを含む第２の層１２が、順に積層された積層構造を有している。
第１の層１１に含まれる第１のトランジスタは、第１の半導体材料を含んで構成される。また、第２の層１２に含まれる第２のトランジスタは、第２の半導体材料を含んで構成される。第１の半導体材料と第２の半導体材料は、同一の材料であってもよいが、異なる半導体材料とすることが好ましい。第１のトランジスタ及び第２のトランジスタは、それぞれ半導体層、ゲート電極、ゲート絶縁層、ソース電極及びドレイン電極（またはこれに加えてソース領域及びドレイン領域）を有する。
例えば、第１の半導体材料、または第２の半導体材料として用いることのできる半導体としては、例えばシリコン、ゲルマニウムなどの半導体材料、シリコン、ゲルマニウム、ガリウム、ヒ素、アルミニウムなどを有する化合物半導体材料、有機半導体材料、または酸化物半導体材料などが挙げられる。
ここでは、第１の半導体材料として単結晶シリコンを、第２の半導体材料として酸化物半導体を用いた場合について説明する。
バリア層４１は、これよりも下層から水及び水素が上層に拡散することを抑制する機能を有する層である。なお、バリア層４１はこの上方に設けられる電極または配線と、下方に設けられる電極または配線とを電気的に接続するための開口やプラグを有していてもよい。例えば、第１の配線層３１に含まれる配線または電極と、第２の配線層３２に含まれる配線または電極とを電気的に接続するプラグを有する。
第１の配線層３１と第２の配線層３２は、バリア層４１を挟持するように設けられる。第１の配線層３１は少なくとも第１の電極を有し、第２の配線層３２は少なくとも第１の電極と重畳する第２の電極を有する。ここで第１の電極、バリア層４１及び第２の電極により容量が形成されうる。
第１の配線層３１及び第２の配線層３２に含まれる配線または電極に用いる材料としては、金属または合金材料のほか、導電性の金属酸化物を用いることができる。またこのような材料を含む層を単層で、若しくは２層以上積層して用いてもよい。
第１の絶縁層２１は第１の層１１と第１の配線層３１とを電気的に絶縁する機能を有する。また、第１の絶縁層２１には、第１の層１１に含まれる第１のトランジスタ、電極または配線と、第１の配線層３１に含まれる電極または配線とを電気的に接続するための開口やプラグを有していてもよい。
第２の絶縁層２２は、第２の層１２と第２の配線層３２とを電気的に絶縁する機能を有する。また、第２の絶縁層２２には、第２の層１２に含まれる第２のトランジスタ、電極または配線と、第２の配線層３２に含まれる電極または配線とを電気的に接続するための開口やプラグを有していてもよい。
また、第２の絶縁層２２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。第２の半導体材料として酸化物半導体を用いた場合、第２の絶縁層２２から脱離した酸素が酸化物半導体に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、第２のトランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
ここで、バリア層４１よりも下層では、水素や水などを出来る限り低減させておくことが好ましい。水素や水は酸化物半導体にとって電気特性の変動を引き起こす要因となりうる。またバリア層４１の下層から上層へ拡散する水素や水は、バリア層４１により抑制することができるが、バリア層４１に設けられる開口やプラグ等を介して水素や水が上層に拡散してしまう場合がある。
バリア層４１よりも下層に位置する各層に含まれる水素や水を低減させるため、バリア層４１を形成する前、またはバリア層４１にプラグを形成するための開口を形成した直後に、バリア層４１よりも下層に含まれる水素や水を除去するための加熱処理を施すことが好ましい。加熱処理において、半導体装置を構成する導電膜などの耐熱性を考慮しつつ、トランジスタの電気特性が劣化しない程度であれば、加熱処理の温度は高いほど好ましい。具体的には、例えば４５０℃以上、好ましくは４９０℃以上、より好ましくは５３０℃以上の温度とすればよいが、６５０℃以上で行ってもよい。不活性ガス雰囲気下または減圧雰囲気下で１時間以上、好ましくは５時間以上、より好ましくは１０時間以上の加熱処理を行うことが好ましい。また加熱処理の温度は第１の層１１や第１の配線層３１に含まれる配線または電極の材料、及び第１の絶縁層２１に設けられるプラグの材料の耐熱性を考慮して決定すればよいが、例えば当該材料の耐熱性が低い場合には、５５０℃以下、または６００℃以下、または６５０以下、または８００℃以下の温度で行えばよい。またこのような加熱処理は、少なくとも１回以上行えばよいが、複数回行うとより好ましい。
バリア層４１より下層に設けられる絶縁膜は、昇温脱離ガス分光法分析（ＴＤＳ分析ともよぶ）によって測定される、基板表面温度が４００℃での水素分子の脱離量が、３００℃で水素分子の脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい。または、ＴＤＳ分析によって測定される、基板表面温度が４５０℃での水素分子の脱離量が、３５０℃での脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい。
また、バリア層４１自体に含まれる水や水素も低減されていることが好ましい。例えばバリア層４１として、ＴＤＳ分析によって測定される、基板表面温度が２０℃から６００℃の範囲における水素分子（Ｍ／ｚ＝２）の脱離量が、２×１０１５個／ｃｍ２未満、好ましくは１×１０１５個／ｃｍ２未満、より好ましくは５×１０１４個／ｃｍ２未満である材料をバリア層４１に用いることが好ましい。または、ＴＤＳ分析によって測定される、基板表面温度が２０℃から６００℃の範囲における水分子（Ｍ／ｚ＝１８）の脱離量が、１×１０１６個／ｃｍ２未満、好ましくは５×１０１５個／ｃｍ２未満、より好ましくは２×１０１２個／ｃｍ２未満である材料をバリア層４１に用いることが好ましい。
また、第１の層１１に含まれる第１のトランジスタの半導体層に単結晶シリコンを用いた場合では、当該加熱処理は、シリコンの不対結合手（ダングリングボンドともいう）を水素によって終端化する処理（水素化処理とも呼ぶ）を兼ねることができる。水素化処理により第１の層１１及び絶縁層２１に含まれる水素の一部が脱離して第１のトランジスタの半導体層に拡散し、シリコン中のダングリングボンドを終端させることで、第１のトランジスタの信頼性を向上させることができる。
バリア層４１に用いることのできる材料としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどが挙げられる。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好ましい。
バリア層４１は水や水素を透過しにくい材料の層のほかに、他の絶縁材料を含む層を積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属酸化物を含む層などを積層させて用いてもよい。
また、バリア層４１は、酸素を透過しにくい材料を用いることが好ましい。上述した材料は、水素、水に加え酸素に対してもバリア性に優れた材料である。このような材料を用いることで、第２の絶縁層２２を加熱した時に放出される酸素がバリア層４１よりも下層に拡散することを抑制することができる。その結果、第２の絶縁層２２から放出され、第２の層１２中の第２のトランジスタの半導体層に供給されうる酸素の量を増大させることができる。
またバリア層４１は容量の誘電層としても機能させることができる。そのためバリア層４１として誘電率の高い材料（ｈｉｇｈ−ｋ材料ともいう）を用いると、単位面積当たりの容量値を大きくすることができるため好ましい。また、複数の層を積層することにより、容量のリーク電流を低減させることができるため好ましい。
このように、本発明の一態様では、バリア層４１よりも下層に位置する各層に含まれる水素や水の濃度を減少する、または水素や水を除去し、さらにバリア層４１により水素や水が第２の層１２へ拡散することを抑制する。そのため、第２の絶縁層２２や、第２の層１２に含まれる第２のトランジスタを構成する各層における水素及び水の含有量を、極めて低いものとすることができる。例えば、第２の絶縁層２２、第２のトランジスタの半導体層、またはゲート絶縁層に含まれる水素濃度を５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３未満、さらに好ましくは３×１０１７ｃｍ−３未満にまで低減することができる。
本発明の一態様の半導体装置に、上記積層構造１０を適用することにより、第１の層１１に含まれる第１のトランジスタと、第２の層１２に含まれる第２のトランジスタのいずれにおいても、高い信頼性を両立することが可能となり、極めて信頼性の高い半導体装置を実現できる。
［構成例１］
図２（Ａ）は、本発明の一態様の半導体装置の回路図の一例である。図２（Ａ）に示す半導体装置は、第１のトランジスタ１１０と、第２のトランジスタ１００と、容量１３０と、配線ＢＬと、配線ＷＬと、配線ＣＬと、配線ＢＧとを有する。
第１のトランジスタ１１０は、ソースまたはドレインの一方が配線ＢＬと電気的に接続し、他方が配線ＳＬと電気的に接続し、ゲートが第２のトランジスタ１００のソースまたはドレインの一方及び容量１３０の一方の電極と電気的に接続する。第２のトランジスタ１００は、ソースまたはドレインの他方が配線ＢＬと電気的に接続し、ゲートが配線ＷＬと電気的に接続する。容量１３０は、他方の電極が配線ＣＬと電気的に接続する。また配線ＢＧは第２のトランジスタ１００の第２のゲートと電気的に接続する。なお、第１のトランジスタ１１０のゲートと、第２のトランジスタ１００のソースまたはドレインの一方と、容量１３０の一方の電極の間のノードをノードＦＮと呼ぶ。
図２（Ａ）に示す半導体装置は、第２のトランジスタ１００が導通状態（オン状態）の時に配線ＢＬの電位に応じた電位を、ノードＦＮに与える。また、第２のトランジスタ１００が非導通状態（オフ状態）のときに、ノードＦＮの電位を保持する機能を有する。すなわち、図２（Ａ）に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノードＦＮと電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの表示素子を有する場合、図２（Ａ）の半導体装置は表示装置の画素として機能させることもできる。
第２のトランジスタ１００の導通状態、非導通状態の選択は、配線ＷＬまたは配線ＢＧに与える電位によって制御することができる。また配線ＷＬまたは配線ＢＧに与える電位によって第２のトランジスタ１００のしきい値電圧を制御することができる。第２のトランジスタ１００として、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるノードＦＮの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができる。なお、オフ電流の小さいトランジスタの一例として、酸化物半導体を用いたトランジスタが挙げられる。
なお、配線ＣＬには基準電位や接地電位、または任意の固定電位などの定電位が与えられる。このとき、ノードＦＮの電位によって、第２のトランジスタ１００の見かけ上のしきい値電圧が変動する。見かけ上のしきい値電圧の変動により、第１のトランジスタ１１０の導通状態、非導通状態が変化することを利用し、ノードＦＮに保持された電位の情報をデータとして読み出すことができる。
なお、ノードＦＮに保持された電位を８５℃において１０年間（３．１５×１０８秒）保持するためには、容量１μＦあたり、トランジスタのチャネル幅１μｍあたりのオフ電流の値が４．３ｙＡ（ヨクトアンペア：１ｙＡは１０−２４Ａ）未満であることが好ましい。このとき、許容されるノードＦＮの電位の変動が０．５Ｖ以内であることが好ましい。または、９５℃において、上記オフ電流が１．５ｙＡ未満であることが好ましい。本発明の一態様の半導体装置は、バリア層よりも下層の水素濃度が十分に低減されているため、その結果、その上層の酸化物半導体を用いたトランジスタは、このように極めて低いオフ電流を実現することができる。
また、酸化物半導体を用いたトランジスタのＳ値（サブスレッショルド値）は、６６ｍＶ／ｄｅｃ．以上、好ましくは６０ｍＶ／ｄｅｃ．以上、より好ましくは５０ｍＶ／ｄｅｃ．以上であり、２００ｍＶ／ｄｅｃ．以下、好ましくは１５０ｍＶ／ｄｅｃ．以下、より好ましくは１００ｍＶ／ｄｅｃ．以下、さらに好ましくは８０ｍＶ／ｄｅｃ．以下であることが好ましい。Ｓ値が小さいほど、トランジスタをオフする特定の電圧におけるオフ電流を小さくすることができる。
図２（Ａ）に示す半導体装置をマトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
図２（Ｂ）に、図２（Ａ）で示した回路を実現可能な半導体装置の断面構成の一例を示す。
半導体装置は、第１のトランジスタ１１０、第２のトランジスタ１００、及び容量１３０を有する。第２のトランジスタ１００は第１のトランジスタ１１０の上方に設けられ、第１のトランジスタ１１０と第２のトランジスタ１００の間にはバリア層１２０が設けられている。
〔第１の層〕
第１のトランジスタ１１０は、半導体基板１１１上に設けられ、半導体基板１１１の一部からなる半導体層１１２、ゲート絶縁層１１４、ゲート電極１１５、及びソース領域またはドレイン領域として機能する低抵抗層１１３ａ及び低抵抗層１１３ｂを有する。
第１のトランジスタ１１０は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
半導体層１１２のチャネルが形成される領域やその近傍の領域や、ソース領域またはドレイン領域となる低抵抗層１１３ａ及び低抵抗層１１３ｂ等において、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に歪みを有するシリコンを用いた構成としてもよい。またはＧａＡｓとＡｌＧａＡｓ等を用いることで、第１のトランジスタ１１０をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗層１１３ａ及び低抵抗層１１３ｂは、半導体層１１２に適用される半導体材料に加え、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極１１５は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。
ここで、第１のトランジスタ１１０を含む構成が、上記積層構造における第１の層１１に対応する。
ここで、第１のトランジスタ１１０に換えて図３（Ａ）に示すようなトランジスタ１６０を用いてもよい。図３（Ａ）の左側にトランジスタ１６０のチャネル長方向の断面を、右側にチャネル幅方向の断面を示す。図３（Ａ）に示すトランジスタ１６０はチャネルが形成される半導体層１１２（半導体基板の一部）が凸形状を有し、その側面及び上面に沿ってゲート絶縁層１１４及びゲート電極１１５が設けられている。このようなトランジスタ１６０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
〔第１の絶縁層〕
第１のトランジスタ１１０を覆って、絶縁層１２１、絶縁層１２２、及び絶縁層１２３が順に積層して設けられている。
絶縁層１２１は半導体装置の作製工程において、低抵抗層１１３ａ及び低抵抗層１１３ｂに添加された導電性を付与する元素の活性化のための熱処理の際の保護膜として機能する。絶縁層１２１は不要であれば設けなくてもよい。
半導体層１１２にシリコン系半導体材料を用いた場合、絶縁層１２２は水素を含む絶縁材料を含むことが好ましい。水素を含む絶縁層１２２を第１のトランジスタ１１０上に設け、加熱処理を行うことで絶縁層１２２中の水素により半導体層１１２中のダングリングボンドが終端され、第１のトランジスタ１１０の信頼性を向上させることができる。
絶縁層１２３はその下層に設けられる第１のトランジスタ１１０などによって生じる段差を平坦化する平坦化層として機能する。絶縁層１２３の上面は、その上面の平坦性を高めるためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁層１２１、絶縁層１２２、絶縁層１２３には低抵抗層１１３ａや低抵抗層１１３ｂ等と電気的に接続するプラグ１６１、第１のトランジスタ１１０のゲート電極１１５と電気的に接続するプラグ１６２等が埋め込まれている。
絶縁層１２１、絶縁層１２２、絶縁層１２３を含む構成が、上記積層構造における第１の絶縁層２１に相当する。
〔第１の配線層〕
絶縁層１２３の上部には、配線１３１、配線１３２、配線１３３及び配線１３４等が設けられている。
配線１３１はプラグ１６１と電気的に接続する。また配線１３３はプラグ１６２と電気的に接続し、その一部は容量１３０の第１の電極としても機能する。
なお、本明細書等において、電極と、電極と電気的に接続する配線とが一体物であってもよい。すなわち、配線の一部が電極として機能する場合や、電極の一部が配線として機能する場合もある。
ここで、配線１３１、配線１３２、配線１３３及び配線１３４等を含む構成が、上記積層構造における第１の配線層３１に相当する。
配線１３１、配線１３２、配線１３３及び配線１３４等の材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、高い耐熱性と高い導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。
また配線１３１、配線１３２、配線１３３及び配線１３４等は、絶縁層１２４に埋め込まれるように設けられ、絶縁層１２４と配線１３１、配線１３２、配線１３３及び配線１３４等の各々の上面は平坦化されていることが好ましい。
〔バリア層〕
バリア層１２０は、絶縁層１２４、配線１３１、配線１３２、配線１３３及び配線１３４等の上面を覆って設けられている。バリア層１２０は、上記積層構造におけるバリア層４１に相当する。バリア層１２０の材料としては、上記バリア層４１についての記載を援用できる。
バリア層１２０は、配線１３３と後述する配線１４２とが重畳する領域において、容量１３０の誘電層としても機能する。
またバリア層１２０は配線１３２と後述する配線１４１とを電気的に接続するための開口、及び配線１３４と後述する配線１４２とを電気的に接続するための開口を有している。
〔第２の配線層〕
バリア層１２０上に、配線１４１、配線１４２等が設けられている。配線１４１、配線１４２等を含む構成が、上記積層構造における第２の配線層３２に相当する。
配線１４１は、バリア層１２０に設けられた開口を介して配線１３２と電気的に接続する。配線１４１の一部は後述する第２のトランジスタ１００のチャネル形成領域に重畳して設けられ、第２のトランジスタ１００の第２のゲート電極としての機能を有する。
なお、図４（Ｂ）に示すように、第２のトランジスタ１００の第２のゲート電極として、配線１３２を用いる構成としてもよい。
配線１４２は、バリア層１２０に設けられた開口を介して配線１３４と電気的に接続する。配線１４２は、その一部が配線１３３と重畳し、容量１３０の第２の電極として機能する。
ここで、配線１４１、配線１４２等を構成する材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性を要する場合にはタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、導電性を考慮すると、低抵抗な金属材料または合金材料を用いることが好ましく、アルミニウム、クロム、銅、タンタル、チタンなどの金属材料、または当該金属材料を含む合金材料を単層で、または積層して用いてもよい。
また、配線１４１、配線１４２等を構成する材料として、リン、ホウ素、炭素、窒素、または遷移金属元素などの主成分以外の元素を含む金属酸化物を用いることが好ましい。このような金属酸化物は、高い導電性を実現できる。例えば、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）などの金属酸化物に、上述の元素を含ませて導電性を高めた材料を用いることができる。さらに、このような金属酸化物は酸素を透過しにくいため、バリア層１２０に設けられる開口をこのような材料を含む配線１４１、配線１４２等で覆うことで、後述する絶縁層１２５を加熱処理したときに放出される酸素が、バリア層１２０よりも下方へ拡散することを抑制することができる。その結果、絶縁層１２５から放出され、第２のトランジスタ１００の半導体層へ供給されうる酸素の量を増大させることができる。
なお、図４（Ａ）に示すように、配線１４１、配線１４２と同時に成膜されて、同時にエッチングされる配線１４１ａ、配線１４１ｂを設けてもよい。配線１４１ａ、配線１４１ｂは、配線１３１、配線１３３などと接続されている。
なお、配線１４２は、配線１３４とは接続されず、別の配線と接続されていてもよい。一例として、図４（Ｂ）に示すように、配線１４２は、電極１０３ａ及び電極１０３ｂと同時に成膜されて、同時にエッチングされる配線１０３ｃと接続されてもよい。
〔第２の絶縁層〕
バリア層１２０、配線１４１、配線１４２等を覆って、絶縁層１２５が設けられている。ここで絶縁層１２５を含む領域が上記積層構造における第２の絶縁層２２に相当する。
絶縁層１２５の上面は上述した平坦化処理によって平坦化されていることが好ましい。
絶縁層１２５は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。
加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
〔第２の層〕
絶縁層１２５の上部には、第２のトランジスタ１００が設けられている。第２のトランジスタ１００を含む構成が、上記積層構造における第２の層１２に相当する。
第２のトランジスタ１００は、絶縁層１２５の上面に接する第１の酸化物層１０１ａと、第１の酸化物層１０１ａの上面に接する半導体層１０２と、半導体層１０２の上面と接し、半導体層１０２と重なる領域で離間する電極１０３ａ及び電極１０３ｂと、半導体層１０２の上面に接する第２の酸化物層１０１ｂと、第２の酸化物層１０１ｂ上にゲート絶縁層１０４と、ゲート絶縁層１０４及び第２の酸化物層１０１ｂを介して半導体層１０２と重なるゲート電極１０５と、を有する。また第２のトランジスタ１００を覆って、絶縁層１０７、絶縁層１０８、及び絶縁層１２６が設けられている。
なお、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）に設けられている。
または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）と、接触している。または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の少なくとも一部（又は全部）と、接触している。
または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）と、電気的に接続されている。または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の一部（又は全部）と、電気的に接続されている。
または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）に、近接して配置されている。または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の一部（又は全部）に、近接して配置されている。
または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）の横側に配置されている。または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の一部（又は全部）の横側に配置されている。
または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）の斜め上側に配置されている。または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の一部（又は全部）の斜め上側に配置されている。
または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の、表面、側面、上面、及び／又は、下面の少なくとも一部（又は全部）の上側に配置されている。または、電極１０３ａ（及び／又は、電極１０３ｂ）の、少なくとも一部（又は全部）は、半導体層１０２（及び／又は、第１の酸化物層１０１ａ）などの半導体層の一部（又は全部）の上側に配置されている。
半導体層１０２は、チャネルが形成される領域において、シリコン系半導体などの半導体を含んでいてもよい。特に、半導体層１０２は、シリコンよりもバンドギャップの大きな半導体を含むことが好ましい。好適には、半導体層１０２は酸化物半導体を含んで構成される。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。
特に、半導体層として、複数の結晶部を有し、当該結晶部はｃ軸が半導体層の被形成面、または半導体層の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さない酸化物半導体膜を用いることが好ましい。
半導体層としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
なお、半導体層に適用可能な酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。
本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することができる。
すなわち、本発明の一態様は、酸化物半導体層の少なくともチャネル形成領域における上面および底面が、酸化物半導体層の界面準位形成防止のためのバリア膜として機能する酸化物層に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体層中および界面においてキャリアの生成要因となる酸素欠損の生成および不純物の混入を抑制することが可能となるため、酸化物半導体層を高純度真性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。よって、当該酸化物半導体層を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
第１の酸化物層１０１ａは、絶縁層１２５と半導体層１０２との間に設けられている。
第２の酸化物層１０１ｂは、半導体層１０２とゲート絶縁層１０４の間に設けられている。より具体的には、第２の酸化物層１０１ｂは、その上面がゲート絶縁層１０４の下面に接して設けられ、その下面が第１の電極１０３ａ及び第２の電極１０３ｂの上面に接して設けられている。
第１の酸化物層１０１ａ及び第２の酸化物層１０１ｂは、それぞれ半導体層１０２と同一の金属元素を一種以上含む酸化物を含む。
なお、半導体層１０２と第１の酸化物層１０１ａの境界、及び半導体層１０２と第２の酸化物層１０１ｂの境界は不明瞭である場合がある。
例えば、第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂは、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体層１０２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、第１の酸化物層１０１ａまたは第２の酸化物層１０１ｂの伝導帯の下端のエネルギーと、半導体層１０２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
半導体層１０２を挟むように設けられる第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂに、半導体層１０２に比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、半導体層１０２からの酸素の放出を抑制することができる。
半導体層１０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１０１ａまたは第２の酸化物層１０１ｂとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、半導体層１０２、第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、第１の酸化物層１０１ａと第２の酸化物層１０１ｂは、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
また、半導体層１０２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０２となる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
また、第１の酸化物層１０１ａ、第２の酸化物層１０１ｂとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１０１ａ、第２の酸化物層１０１ｂとなる酸化物膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。
また、第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂに、半導体層１０２に比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層１０２に主としてチャネルが形成され、半導体層１０２が主な電流経路となる。このように、チャネルが形成される半導体層１０２を、同じ金属元素を含む第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂで挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。
なお、これに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層１０２、第１の酸化物層１０１ａ、第２の酸化物層１０１ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
ここで、第１の酸化物層１０１ａと半導体層１０２との間には、第１の酸化物層１０１ａと半導体層１０２との混合領域を有する場合がある。また、半導体層１０２と第２の酸化物層１０１ｂとの間には、半導体層１０２と第２の酸化物層１０１ｂとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、第１の酸化物層１０１ａ、半導体層１０２および第２の酸化物層１０１ｂの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
ここで、バンド構造について説明する。バンド構造は、理解を容易にするため絶縁層１２５、第１の酸化物層１０１ａ、半導体層１０２、第２の酸化物層１０１ｂおよびゲート絶縁層１０４の伝導帯下端のエネルギー（Ｅｃ）を示す。
図３０（Ａ）、図３０（Ｂ）に示すように、第１の酸化物層１０１ａ、半導体層１０２、第２の酸化物層１０１ｂにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物層１０１ａ、半導体層１０２、第２の酸化物層１０１ｂを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化物層１０１ａ、半導体層１０２、第２の酸化物層１０１ｂは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された酸化物膜は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
なお、図３０（Ａ）では、第１の酸化物層１０１ａと第２の酸化物層１０１ｂのＥｃが同様である場合について示したが、それぞれが異なっていてもよい。例えば、第１の酸化物層１０１ａよりも第２の酸化物層１０１ｂのＥｃが高いエネルギーを有する場合、バンド構造の一部は、図３０（Ｂ）のように示される。
図３０（Ａ）、図３０（Ｂ）より、半導体層１０２がウェル（井戸）となり、トランジスタ１００において、チャネルが半導体層１０２に形成されることがわかる。なお、第１の酸化物層１０１ａ、半導体層１０２、第２の酸化物層１０１ｂは伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
なお、第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂがあることにより、半導体層１０２と当該トラップ準位とを遠ざけることができる。ただし、第１の酸化物層１０１ａまたは第２の酸化物層１０１ｂのＥｃと、半導体層１０２のＥｃとのエネルギー差が小さい場合、半導体層１０２の電子が該エネルギー差を越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂのＥｃと、半導体層１０２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
なお、第１の酸化物層１０１ａ、半導体層１０２、第２の酸化物層１０１ｂには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
また、図３０（Ｂ）に示すようなバンド構造において、第２の酸化物層１０１ｂを設けず、半導体層１０２とゲート絶縁層１０４の間にＩｎ−Ｇａ酸化物（たとえば、原子数比でＩｎ：Ｇａ＝７：９３）を設けてもよい。
半導体層１０２は、第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂよりも電子親和力の大きい酸化物を用いる。例えば、半導体層１０２として、第１の酸化物層１０１ａおよび第２の酸化物層１０１ｂよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
ここで、半導体層１０２の厚さは、少なくとも第１の酸化物層１０１ａよりも厚く形成することが好ましい。半導体層１０２が厚いほど、トランジスタのオン電流を高めることができる。また、第１の酸化物層１０１ａは、半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体層１０２の厚さは、第１の酸化物層１０１ａの厚さに対して、１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合にはその限りではなく、第１の酸化物層１０１ａの厚さを半導体層１０２の厚さ以上としてもよい。
また、第２の酸化物層１０１ｂも第１の酸化物層１０１ａと同様に、半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、第１の酸化物層１０１ａと同等またはそれ以下の厚さとすればよい。第２の酸化物層１０１ｂが厚いと、ゲート電極１０５による電界が半導体層１０２に届きにくくなる恐れがあるため、第２の酸化物層１０１ｂは薄く形成することが好ましい。例えば、半導体層１０２の厚さよりも薄くすればよい。なおこれに限られず、第２の酸化物層１０１ｂの厚さはゲート絶縁層１０４の耐圧を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。
ここで、例えば半導体層１０２が、構成元素の異なる絶縁層（例えば酸化シリコン膜を含む絶縁層など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本構成のトランジスタにおいては、半導体層１０２を構成する金属元素を一種以上含んで第１の酸化物層１０１ａを有しているため、第１の酸化物層１０１ａと半導体層１０２との界面に界面準位を形成しにくくなる。よって第１の酸化物層１０１ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
また、ゲート絶縁層１０４と半導体層１０２との界面にチャネルが形成される場合、該界面で界面散乱がおこり、トランジスタの電界効果移動度が低下する場合がある。しかしながら、本構成のトランジスタにおいては、半導体層１０２を構成する金属元素を一種以上含んで第２の酸化物層１０１ｂを有しているため、半導体層１０２と第２の酸化物層１０１ｂとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
電極１０３ａ及び電極１０３ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
電極１０３ａは、絶縁層１２５及びバリア層１２０に設けられた開口を介して配線１３１と電気的に接続する。また電極１０３ｂは、同様の開口を介して配線１３３と電気的に接続する。
なお、図２（Ｂ）では、電極１０３ａと配線１３１、電極１０３ｂと配線１３３とがそれぞれ接する構成を示したが、図３（Ｂ）に示すように、絶縁層１２５及びバリア層１２０中に埋め込まれたプラグ１６５やプラグ１６６を用いて、これらが電気的に接続する構成としてもよい。
電極１０３ａ及び電極１０３ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
ゲート絶縁層１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
また、ゲート絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。
また、ゲート絶縁層１０４として、絶縁層１２５と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
なお、特定の材料をゲート絶縁層に用いると、特定の条件でゲート絶縁層に電子を捕獲せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、ゲート絶縁層の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程におこなえばよい。
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
ゲート電極１０５は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１０５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、ゲート電極１０５とゲート絶縁層１０４の間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０２より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
絶縁層１０７は、バリア層１２０と同様、水や水素が拡散しにくい材料を用いることが好ましい。また、特に、絶縁層１０７として酸素を透過しにくい材料を用いることが好ましい。
酸素を透過しにくい材料を含む絶縁層１０７で半導体層１０２を覆うことで、半導体層１０２から絶縁層１０７よりも上方に酸素が放出されることを抑制することができる。さらに、絶縁層１２５から脱離した酸素を絶縁層１０７よりも下側に閉じ込めることができるため、半導体層１０２に供給しうる酸素の量を増大させることができる。
また、水や水素を透過しにくい絶縁層１０７により、外部から酸化物半導体にとっての不純物である水や水素が混入することを抑制でき、第２のトランジスタ１００の電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
なお、絶縁層１０７よりも下側に、絶縁層１２５と同様の、加熱により酸素が脱離する絶縁層を設け、ゲート絶縁層１０４を介して半導体層１０２の上側からも酸素を供給する構成としてもよい。
ここで、第２のトランジスタ１００に適用可能なトランジスタの他の構成例について示す。図５（Ａ）は以下で例示するトランジスタの上面概略図であり、図５（Ｂ）、図５（Ｃ）はそれぞれ、図５（Ａ）中の切断線Ａ１−Ａ２、Ｂ１−Ｂ２で切断したときの断面概略図である。なお、図５（Ｂ）はトランジスタのチャネル長方向の断面に相当し、図５（Ｃ）はトランジスタのチャネル幅方向の断面に相当する。
図５では、図２（Ｂ）に示した第２のトランジスタ１００と比較して、ゲート絶縁層１０４及び第２の酸化物層１０１ｂの上面形状が、ゲート電極１０５の上面形状と概略一致するように、同一のフォトマスクを用いて加工されている例を示している。
なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
また、図５（Ｃ）に示すように、トランジスタのチャネル幅方向の断面において、ゲート電極１０５が半導体層１０２の上面及び側面に面して設けられることで、半導体層１０２の上面近傍だけでなく側面近傍にまでチャネルが形成され、実効的なチャネル幅が増大し、オン状態における電流（オン電流）を高めることができる。特に、半導体層１０２の幅が極めて小さい（例えば５０ｎｍ以下、好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下）場合には、半導体層１０２の内部にまでチャネルが形成される領域が広がるため、微細化するほどオン電流に対する寄与が高まる。
図６（Ａ）、（Ｂ）に示すトランジスタは、図３で例示したトランジスタと比較して、第２の酸化物層１０１ｂが電極１０３ａ及び電極１０３ｂの下面に接して設けられている点で主に相違している。
このような構成とすることで、第１の酸化物層１０１ａ、半導体層１０２及び第２の酸化物層１０１ｂを構成するそれぞれの膜の成膜時において、大気に触れさせることなく連続的に成膜することができるため、各々の界面欠陥を低減することができる。
また、上記では、半導体層１０２に接して第１の酸化物層１０１ａ及び第２の酸化物層１０１ｂを設ける構成を説明したが、第１の酸化物層１０１ａまたは第２の酸化物層１０１ｂの一方、またはその両方を設けない構成としてもよい。
図７（Ａ）、（Ｂ）では、第１の酸化物層１０１ａと第２の酸化物層１０１ｂを設けない場合の例を示している。また図８（Ａ）、（Ｂ）では、第１の酸化物層１０１ａを設け、第２の酸化物層１０１ｂを設けない場合の例を示している。また図９（Ａ）、（Ｂ）では、第２の酸化物層１０１ｂを設け、第１の酸化物層１０１ａを設けない場合の例を示している。
なお、図５乃至図９に示す構成はいずれもゲート絶縁層１０４の上面形状がゲート電極１０５と概略一致するように加工された場合を示すがこれに限られず、上面側からみて少なくとも半導体層１０２と重なる領域ではゲート絶縁層１０４よりも内側にゲート電極１０５が位置するように加工してもよい。第２の酸化物層１０１ｂを有する場合においても、第２の酸化物層１０１ｂはゲート電極１０５やゲート絶縁層１０４とは異なる上面形状となるように加工してもよい。その場合の例を、図１０、図１１、図１２に示す。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
以上が第２のトランジスタ１００についての説明である。
図２（Ｂ）等において第２のトランジスタ１００を覆う絶縁層１２６は、その下層の凹凸形状を被覆する平坦化層として機能する。また絶縁層１０８は、絶縁層１２６を成膜する際の保護膜としての機能を有していてもよい。絶縁層１０８は不要であれば設けなくてもよい。
絶縁層１０７、絶縁層１０８及び絶縁層１２６には、電極１０３ａと電気的に接続するプラグ１６３、ゲート電極１０５と電気的に接続するプラグ１６４等が埋め込まれている。
絶縁層１２６の上部には、プラグ１６３と電気的に接続する配線１５１、プラグ１６４と電気的に接続する配線１５２等が設けられている。
ここで、図２（Ｂ）において、配線１５１が図２（Ａ）に示す配線ＢＬに相当する。同様に配線１５２が配線ＷＬに相当し、配線１３４が配線ＣＬに相当し、配線１３２が配線ＢＧに相当する。また第１のトランジスタ１１０のゲート電極１１５、容量１３０の第１の電極として機能する配線１３３、及び第２のトランジスタ１００の電極１０３ｂを含むノードが、図２（Ａ）に示すノードＦＮに相当する。
本発明の一態様の半導体装置は、第１のトランジスタ１１０と、第１のトランジスタの上方に位置する第２のトランジスタ１００とを有するため、これらを積層して設けることにより素子の占有面積を縮小することができる。さらに、第１のトランジスタ１１０と第２のトランジスタ１００との間に設けられたバリア層１２０により、これよりも下層に存在する水や水素等の不純物が第２のトランジスタ１００側に拡散することを抑制できる。さらに、当該バリア層１２０を挟んで、一部が第１の電極として機能する配線１３３と、一部が第２の電極として機能する配線１４２が設けられ、容量１３０を形成するため、容量１３０を作製するための工程を別途追加することなく容量１３０を容易に作製することができる。
また、図３（Ｃ）に示すように、水素を含む絶縁層１２２上に、バリア層１２０と同様の材料を含む絶縁層１４０を設ける構成としてもよい。このような構成とすることで、水素を含む絶縁層１２２中に残存した水や水素が上方に拡散することを効果的に抑制することができる。この場合、絶縁層１４０を形成する前と、絶縁層１４０を形成した後であってバリア層１２０を形成するよりも前に、水や水素を除去するための加熱処理を合計２回以上行うことが好ましい。
以上が構成例１についての説明である。
［構成例２］
以下では、上記構成例１とは構成の一部が異なる構成例について、図面を参照して説明する。なお以下では、上記と重複する部分については説明を省略する場合がある。
図１３に、図２（Ａ）で示した回路を実現可能な半導体装置の断面構成の一例を示す。
図１３に示す半導体装置は、第１のトランジスタ１１０、第２のトランジスタ１００、及び容量１３０を有する。第２のトランジスタ１００は第１のトランジスタ１１０の上方に設けられ、第１のトランジスタ１１０と第２のトランジスタ１００の間にはバリア層１２０が設けられている。
図１３に示す半導体装置は、図２（Ｂ）で例示した半導体装置と比較して、容量１３０およびその周辺の構成が異なる点で主に相違している。具体的には、配線１３３に代えて配線１３４が容量１３０の一対の電極の一方として機能する。また電極１０３ｂが、絶縁層１２５に設けられた開口を介して、配線１３３及び配線１４２の各々と電気的に接続されている。配線１３４と配線１４２とは互いに重なる領域を有し、容量１３０が形成されている。
すなわち、図２（Ｂ）で例示した構成では、容量１３０の一対の電極のうち、バリア層１２０よりも下側（第１のトランジスタ１１０側）に配置された配線（配線１３３）がノードＦＮの一部を構成していたのに対し、図１３に示す構成では、バリア層１２０よりも上側（第２のトランジスタ１００側）に配置された配線（配線１４２）がノードＦＮの一部を構成している点で、両者は主に相違している。
なお、図１４（Ａ）に示すように、配線１４１、配線１４２と同時に成膜されて、同時にエッチングされる配線１４１ａ、配線１４１ｂを設けてもよい。配線１４１ａ、配線１４１ｂは、配線１３１、配線１３３などと接続されている。
なお、図１４（Ｂ）に示すように、第２のトランジスタ１００の第２のゲート電極として、配線１３２を用いる構成としてもよい。また図１４（Ｂ）に示すように、電極１０３ｂは配線１４２ではなく、配線１３４と接続された構成とすることもできる。
なお、図１３では、電極１０３ａと配線１３１、電極１０３ｂと配線１３３、及び電極１０３ｂと配線１４２とがそれぞれ接する構成を示したが、図１５（Ａ）に示すように、絶縁層１２５及びバリア層１２０中に埋め込まれたプラグ１６５やプラグ１６６、プラグ１６７等を用いて、これらが電気的に接続する構成としてもよい。
本発明の一態様の半導体装置は、第１のトランジスタ１１０と、第１のトランジスタの上方に位置する第２のトランジスタ１００とを有するため、これらを積層して設けることにより素子の占有面積を縮小することができる。さらに、第１のトランジスタ１１０と第２のトランジスタ１００との間に設けられたバリア層１２０により、これよりも下層に存在する水や水素等の不純物が第２のトランジスタ１００側に拡散することを抑制できる。さらに、当該バリア層１２０を挟んで、一部が第１の電極として機能する配線１３４と、一部が第２の電極として機能する配線１４２が設けられ、容量１３０を形成するため、容量１３０を作製するための工程を別途追加することなく容量１３０を容易に作製することができる。
また、図１５（Ｂ）に示すように、水素を含む絶縁層１２２上に、バリア層１２０と同様の材料を含む絶縁層１４０を設ける構成としてもよい。このような構成とすることで、水素を含む絶縁層１２２中に残存した水や水素が上方に拡散することを効果的に抑制することができる。この場合、絶縁層１４０を形成する前と、絶縁層１４０を形成した後であってバリア層１２０を形成するよりも前に、水や水素を除去するための加熱処理を合計２回以上行うことが好ましい。
図１６に、図１３とは構成の一部が異なる半導体装置の断面概略図を示す。図１６に示す半導体装置は、配線１４２の一部がバリア層１２０に設けられた開口を介して配線１３３と電気的に接続している。また第２のトランジスタ１００の電極１０３ｂが配線１３３と重なる領域に設けられた絶縁層１２５の開口を介して配線１４２と電気的に接続している。すなわち、絶縁層１２５に設けられた一つの開口と重なる領域で、電極１０３ｂ、配線１４２及び配線１３３がそれぞれ電気的に接続する構成となっている。このような構成とすることで、絶縁層１２５に形成する開口の数を減らすことができ、半導体装置の占有面積をより縮小することができる。
以上が構成例２についての説明である。
［構成例３］
以下では、上記構成例１及び構成例２とは構成の一部の異なる半導体装置の構成例について、図面を参照して説明する。なお以下では、上記と重複する部分については説明を省略する場合がある。
図１７（Ａ）は、本発明の一態様の半導体装置の回路図の一例である。図１７（Ａ）に示す半導体装置は、図２（Ａ）に示した半導体装置と比較して、第２のトランジスタ１００の第２のゲートが、配線ＢＧに代えて配線ＣＬと電気的に接続している点で相違している。
図１７（Ｂ）に、図１７（Ａ）で示した回路を実現可能な半導体装置の断面構成の一例を示す。
図１７（Ｂ）に示す半導体装置は、第１のトランジスタ１１０、第２のトランジスタ１００、及び容量１３０を有する。第２のトランジスタ１００は第１のトランジスタ１１０の上方に設けられ、第１のトランジスタ１１０と第２のトランジスタ１００の間にはバリア層１２０が設けられている。
図１７（Ｂ）に示す半導体装置は、図２（Ｂ）で例示した半導体装置と比較して、容量１３０およびその周辺の構成が異なる点で主に相違している。具体的には、配線１４２及び配線１３４等を有していない点が挙げられる。また配線１３３と配線１４１とは互いに重なる領域を有し、容量１３０が形成されている。バリア層１２０は、配線１３３と後述する配線１４１とが重畳する領域において、容量１３０の誘電層としても機能する。
すなわち、容量１３０は第２のトランジスタ１００と重畳し、その下方に設けられている。具体的には、第２のトランジスタ１００の半導体層１０２の少なくともチャネル形成領域と重畳して、容量１３０の第１の電極としての機能を有する配線１３３と、容量１３０の第２の電極としての機能を有する配線１４１とがバリア層１２０を挟持するように設けられ、容量１３０を構成している。このように、容量１３０と第２のトランジスタ１００を重ねて設けることにより、半導体装置の占有面積を効果的に縮小することが可能となる。
ここで、図１７（Ｂ）において、配線１５１が図１７（Ａ）に示す配線ＢＬに相当する。同様に配線１５２が配線ＷＬに相当し、配線１３２が配線ＣＬに相当する。また第１のトランジスタ１１０のゲート電極１１５、容量１３０の第１の電極として機能する配線１３３、及び第２のトランジスタ１００の電極１０３ｂを含むノードが、図１７（Ａ）に示すノードＦＮに相当する。
本発明の一態様の半導体装置は、第１のトランジスタ１１０と、第１のトランジスタの上方に位置する第２のトランジスタ１００とを有するため、これらを積層して設けることにより素子の占有面積を縮小することができる。さらに、第１のトランジスタ１１０と第２のトランジスタ１００との間に設けられたバリア層１２０により、これよりも下層に存在する水や水素等の不純物が第２のトランジスタ１００側に拡散することを抑制できる。さらに、当該バリア層１２０を挟んで、一部が第１の電極として機能する配線１３３と、一部が第２の電極として機能する配線１４１が設けられ、容量１３０を形成するため、容量１３０を作製するための工程を別途追加することなく容量１３０を容易に作製することができる。
なお、図１８に示すように、配線１４１と同時に成膜されて、同時にエッチングされる配線１４１ａ、配線１４１ｂを設けてもよい。配線１４１ａ、配線１４１ｂは、配線１３１、配線１３３などと接続されている。
なお、図１７（Ｂ）では、電極１０３ａと配線１３１、電極１０３ｂと配線１３３とがそれぞれ接する構成を示したが、図１９（Ａ）に示すように、絶縁層１２５及びバリア層１２０中に埋め込まれたプラグ１６５やプラグ１６６等を用いて、これらが電気的に接続する構成としてもよい。
また、図１９（Ｂ）に示すように、水素を含む絶縁層１２２上に、バリア層１２０と同様の材料を含む絶縁層１４０を設ける構成としてもよい。このような構成とすることで、水素を含む絶縁層１２２中に残存した水や水素が上方に拡散することを効果的に抑制することができる。この場合、絶縁層１４０を形成する前と、絶縁層１４０を形成した後であってバリア層１２０を形成するよりも前に、水や水素を除去するための加熱処理を合計２回以上行うことが好ましい。
図２０（Ａ）に図１７（Ａ）とは構成の一部が異なる半導体装置の回路図を示す。
図２０（Ａ）に示す半導体装置は、新たに第３のトランジスタ１８０を有している点、配線ＢＬに換えて配線ＢＬ１と配線ＢＬ２を有している点、及び配線ＷＬに換えて配線ＷＬ１、配線ＷＬ２を有している点で主に相違している。
第３のトランジスタ１８０は、ゲートが配線ＷＬ２と電気的に接続し、ソースまたはドレインの一方が第１のトランジスタ１１０のソースまたはドレインの他方と電気的に接続し、ソースまたはドレインの他方が配線ＢＬ２と電気的に接続する。第２のトランジスタ１００はゲートが配線ＷＬに換えて配線ＷＬ１と電気的に接続し、ソースまたはドレインの他方は配線ＢＬに換えて配線ＢＬ１と電気的に接続する。
図２０（Ｂ）に、図２０（Ａ）の回路に適用することのできる半導体装置の断面概略図を示す。図２０（Ｂ）において、第３のトランジスタ１８０は第１のトランジスタ１１０と同様の構成を用いることができる。また、図１７（Ｂ）の構成と比較して、第２のトランジスタ１００の電極１０３ａが配線１３１と電気的に接続していない点が相違している。
図２０（Ｂ）に示す半導体装置において、配線１５２が配線ＷＬ１に相当し、配線１５１が配線ＢＬ１に相当し、配線１３１が配線ＢＬ２に相当する。また第３のトランジスタ１８０のゲート電極、または当該ゲート電極と電気的に接続する配線（図示しない）が配線ＷＬ２に相当する。
このような構成とすることで、配線１４１の一部を第２のトランジスタ１００の第２のゲートとして用いて第２のトランジスタ１００のしきい値電圧を制御するための電位を与える場合に、配線１４１に与える電位の影響が、情報の読み出しのための配線ＢＬ２の電位に影響を及ぼすことを抑制することができる。
以上が構成例３についての説明である。
［作製方法例１］
以下では、上記構成例１で示した半導体装置の作製方法の一例について、図２１乃至図２３を用いて説明する。
まず、半導体基板１１１を準備する。半導体基板１１１としては、例えば単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板などを用いることができる。また、半導体基板１１１として、ＳＯＩ基板を用いてもよい。以下では、半導体基板１１１として単結晶シリコンを用いた場合について説明する。
続いて、半導体基板１１１に素子分離層（図示せず）を形成する。素子分離層はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成すればよい。
同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、半導体基板１１１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の半導体基板１１１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。
続いて、半導体基板１１１上にゲート絶縁層１１４となる絶縁膜を形成する。例えば、半導体基板１１１の表面を酸化し酸化シリコン膜を形成する。または、熱酸化法により酸化シリコンを形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化することにより、酸化シリコン膜と、酸化窒化シリコン膜の積層構造を形成してもよい。または、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を用いてもよい。
当該絶縁膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜することにより形成してもよい。
続いて、ゲート電極１１５となる導電膜を成膜する。導電膜としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、当該導電膜上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該導電膜の不要な部分を除去する。その後、レジストマスクを除去することにより、ゲート電極１１５を形成することができる。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、フォトリソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、フォトリソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
ゲート電極１１５の形成後、ゲート電極１１５の側面を覆うサイドウォールを形成してもよい。サイドウォールは、ゲート電極１１５の厚さよりも厚い絶縁膜を成膜した後に、異方性エッチングを施し、ゲート電極１１５の側面部分のみ当該絶縁膜を残存させることにより形成できる。
サイドウォールの形成時にゲート絶縁層１１４となる絶縁膜も同時にエッチングされることにより、ゲート電極１１５及びサイドウォールの下部にゲート絶縁層１１４が形成される。または、ゲート電極１１５を形成した後にゲート電極１１５またはゲート電極１１５を加工するためのレジストマスクをエッチングマスクとして当該絶縁膜をエッチングすることによりゲート絶縁層１１４を形成してもよい。または、当該絶縁膜に対してエッチングによる加工を行わずに、そのままゲート絶縁層１１４として用いることもできる。
続いて、半導体基板１１１のゲート電極１１５（及びサイドウォール）が設けられていない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を添加する。この段階における断面概略図が図２１（Ａ）に相当する。
続いて、絶縁層１２１を形成した後、上述した導電性を付与する元素の活性化のための第１の加熱処理を行う。
絶縁層１２１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。絶縁層１２１はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
第１の加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下にて、例えば４００℃以上基板の歪み点未満で行うことができる。
この段階で第１のトランジスタ１１０が形成される。
続いて、絶縁層１２２及び絶縁層１２３を形成する。
絶縁層１２２は、絶縁層１２１に用いることのできる材料のほか、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を大きくすることができるため好ましい。また、絶縁層１２３は、絶縁層１２１に用いることのできる材料のほか、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化珪素を用いることが好ましい。
絶縁層１２２及び絶縁層１２３は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁層をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて絶縁層１２３の上面をＣＭＰ法等を用いて平坦化する。
その後、半導体層１１２中のダングリングボンドを絶縁層１２２から脱離する水素によって終端するための第２の加熱処理を行う。また、第２の加熱処理によって各々の層に含まれる水や水素を脱離させることにより、水や水素の含有量を低減することができる。
第２の加熱処理は、上記積層構造の説明で例示した条件で行うことができる。
続いて、絶縁層１２１、絶縁層１２２、及び絶縁層１２３に低抵抗層１１３ａ、低抵抗層１１３ｂ及びゲート電極１１５等に達する開口を形成する。その後、開口を埋めるように導電膜を形成し、絶縁層１２３の上面が露出するように、該導電膜に平坦化処理を施すことにより、プラグ１６１やプラグ１６２等を形成する。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
続いて、絶縁層１２３上に導電膜を成膜する。その後上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、配線１３１、配線１３２、配線１３３及び配線１３４等を形成することができる。
続いて、配線１３１、配線１３２、配線１３３及び配線１３４等を覆って絶縁膜を成膜し、各配線の上面が露出するように平坦化処理を施すことにより、絶縁層１２４を形成する。この段階における断面概略図が図２１（Ｂ）に相当する。
絶縁層１２４となる絶縁膜は、絶縁層１２１等と同様の材料及び方法により形成することができる。
絶縁層１２４を形成した後、第３の加熱処理を行うことが好ましい。第３の加熱処理により、各層に含まれる水や水素を脱離させることにより、水や水素の含有量を低減することができる。後述するバリア層１２０を形成する直前に第３の加熱処理を施し、バリア層１２０よりも下層に含まれる水素や水を徹底的に除去した後に、バリア層１２０を形成することで、後の工程でバリア層１２０よりも下層側に水や水素が再度拡散してしまうことを抑制することができる。
第３の加熱処理は、上記積層構造の説明で例示した条件で行うことができる。
続いて、絶縁層１２４、配線１３１、配線１３２、配線１３３及び配線１３４等上にバリア層１２０を形成する（図２１（Ｃ））。
バリア層１２０は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
バリア層１２０を形成した後に、バリア層１２０に含まれる水や水素を除去するための加熱処理を行ってもよい。
続いて、バリア層１２０上に、上記と同様の方法によりレジストマスクを形成し、バリア層１２０の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、配線１３２及び配線１３４等に達する開口を形成する。
続いて、バリア層１２０上に導電膜を形成した後、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、配線１４１及び配線１４２等を形成することができる（図２１（Ｄ））。
この段階で、容量１３０が形成される。容量１３０は、一部が第１の電極として機能する配線１３３と、一部が第２の電極として機能する配線１４２と、これらに挟持されたバリア層１２０によって構成されている。
続いて、絶縁層１２５を成膜する。
絶縁層１２５は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁層をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
絶縁層１２５に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁層１２５の成膜を行えばよい。または、成膜後の絶縁層１２５に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁層１２５に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
また、絶縁層１２５を形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
続いて、第１の酸化物層１０１ａとなる酸化物膜と、半導体層１０２となる半導体膜を順に成膜する。当該酸化物膜と半導体膜は、大気に触れさせることなく連続して成膜することが好ましい。
酸化物膜及び半導体膜を成膜後、第４の加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体層１０２を形成した後に行ってもよい。加熱処理により、絶縁層１２５や酸化物膜から半導体膜に酸素が供給され、半導体膜中の酸素欠損を低減することができる。
その後、半導体膜上に上記と同様の方法によりレジストマスクを形成し、半導体膜と酸化物膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の第１の酸化物層１０１ａと島状の半導体層１０２の積層構造を形成することができる（図２２（Ａ））。
なお、図２２（Ａ）に示すように、酸化物膜及び半導体膜のエッチングの際に、絶縁層１２５の一部がエッチングされ、第１の酸化物層１０１ａ及び半導体層１０２に覆われていない領域における絶縁層１２５が薄膜化することがある。したがって、当該エッチングにより絶縁層１２５が消失しないよう、絶縁層１２５を予め厚く形成しておくことが好ましい。
続いて、上記と同様の方法により絶縁層１２５及びバリア層１２０に、配線１３１及び配線１３３等に達する開口を形成する。
続いて、導電膜を成膜し、該導電膜上に上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、電極１０３ａ及び電極１０３ｂを形成することができる（図２２（Ｂ））。
導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該導電膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
ここで、導電膜のエッチングの際に、半導体層１０２や絶縁層１２５の上部の一部がエッチングされ、電極１０３ａ及び電極１０３ｂと重ならない部分が薄膜化することがある。したがって、半導体層１０２となる半導体膜等の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
続いて、酸化物膜、絶縁膜、及び導電膜を順に積層して成膜する。その後上記と同様の方法により導電膜上にレジストマスクを形成し、導電膜の不要な部分を除去する。その後レジストマスクを除去することにより、ゲート電極１０５を形成することができる。続いて、ゲート電極１０５及び絶縁膜上に同様にレジストマスクを形成し、絶縁膜及び酸化物膜の不要な部分をエッチングにより除去し、レジストマスクを除去することで、ゲート絶縁層１０４及び第２の酸化物層１０１ｂを同時に形成することができる。
ここで、図５等に示したように、ゲート絶縁層１０４と第２の酸化物層１０１ｂの上面形状が、ゲート電極１０５の上面形状と概略一致するように形成する場合には、ゲート電極１０５を形成するためのレジストマスクを用いて絶縁膜及び酸化物膜をエッチングする。若しくは、ゲート電極１０５を形成し、レジストマスクを除去した後に、ゲート電極１０５をハードマスクとして用いて絶縁膜及び酸化物膜をエッチングすればよい。
この段階で第２のトランジスタ１００が形成される。
続いて、絶縁層１０７を形成する（図２２（Ｃ））。絶縁層１０７は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
絶縁層１０７の成膜後、第５の加熱処理を行うことが好ましい。加熱処理により、絶縁層１２５等から半導体層１０２に対して酸素を供給し、半導体層１０２中の酸素欠損を低減することができる。またこのとき、絶縁層１２５から脱離した酸素は、バリア層１２０及び絶縁層１０７によってブロックされ、バリア層１２０よりも下層及び絶縁層１０７よりも上層には拡散しないため、当該酸素を効果的に閉じ込めることができる。そのため半導体層１０２に供給しうる酸素の量を増大させることができ、半導体層１０２中の酸素欠損を効果的に低減することができる。
続いて、絶縁層１０８及び絶縁層１２６を順に形成する（図２３（Ａ））。絶縁層１０８及び絶縁層１２６は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０７をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また絶縁層１２６として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁層１２６を形成した後にその上面に対して平坦化処理を行うことが好ましい。
続いて、上記と同様の方法により、絶縁層１２６、絶縁層１０８及び絶縁層１０７に、電極１０３ａに達するプラグ１６３、ゲート電極１０５に達するプラグ１６４等を形成する。
続いて、絶縁層１２６上に導電膜を成膜する。その後上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、配線１５１、配線１５２等を形成することができる（図２３（Ｂ））。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
［作製方法例２］
以下では、上記構成例２で示した半導体装置の作製方法の一例について、図２４乃至図２６を用いて説明する。なお、上記作製方法例１と重複する部分については、説明を省略する場合がある。
まず、半導体基板１１１に、素子分離層を形成する。その後、上記と同様の方法により半導体層１１２、ゲート絶縁層１１４、ゲート電極１１５を形成する（図２４（Ａ））。
続いて、絶縁層１２１を形成した後、活性化のための第１の加熱処理を行うことにより、低抵抗層１１３ａ、低抵抗層１１３ｂが形成されることにより、第１のトランジスタ１１０が形成される。
続いて、絶縁層１２２及び絶縁層１２３を形成し、絶縁層１２３の上面をＣＭＰ法等を用いて平坦化する。その後第２の加熱処理を行う。
続いて、絶縁層１２１、絶縁層１２２、及び絶縁層１２３に低抵抗層１１３ａ、低抵抗層１１３ｂ及びゲート電極１１５等に達する開口を形成し、その後、プラグ１６１やプラグ１６２等を形成する。続いて、配線１３１、配線１３２、配線１３３及び配線１３４等を形成した後に、絶縁層１２４を形成する（図２４（Ｂ））。絶縁層１２４の形成後、第３の加熱処理を行うことが好ましい。
続いて、絶縁層１２４、配線１３１、配線１３２、配線１３３及び配線１３４等上にバリア層１２０を形成する（図２４（Ｃ））。バリア層１２０を形成した後に、バリア層１２０に含まれる水や水素を除去するための加熱処理を行ってもよい。
続いて、バリア層１２０に配線１３２等に達する開口を形成する。その後バリア層１２０上に配線１４１及び配線１４２等を形成する。（図２４（Ｄ））。
この段階で、容量１３０が形成される。容量１３０は、一部が第１の電極として機能する配線１３４と、一部が第２の電極として機能する配線１４２と、これらに挟持されたバリア層１２０によって構成されている。
続いて、絶縁層１２５を成膜する。絶縁層１２５を形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
続いて、島状の第１の酸化物層１０１ａと島状の半導体層１０２の積層構造を形成する（図２５（Ａ））。第１の酸化物層１０１ａとなる酸化物膜と、半導体層１０２となる半導体膜の成膜後、第４の加熱処理を行うことが好ましい。
続いて、絶縁層１２５及びバリア層１２０に、配線１３１、配線１３３、及び配線１４２等に達する開口を形成する。その後、電極１０３ａ及び電極１０３ｂを形成する（図２５（Ｂ））。
続いて、ゲート電極１０５、ゲート絶縁層１０４及び第２の酸化物層１０１ｂをそれぞれ形成する。この段階で第２のトランジスタ１００が形成される。
続いて、絶縁層１０７を形成する（図２５（Ｃ））。絶縁層１０７の成膜後、第５の加熱処理を行うことが好ましい。
続いて、絶縁層１０８及び絶縁層１２６を順に形成する（図２６（Ａ））。また、絶縁層１２６を形成した後にその上面に対して平坦化処理を行うことが好ましい。その後、絶縁層１２６、絶縁層１０８及び絶縁層１０７に、電極１０３ａに達するプラグ１６３、ゲート電極１０５に達するプラグ１６４等を形成する。
続いて、配線１５１、配線１５２等を形成する（図２６（Ｂ））。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
［作製方法例３］
以下では、上記構成例２で示した半導体装置の作製方法の一例について、図２７乃至図２９を用いて説明する。なお、上記作製方法例１及び作製方法例２と重複する部分については、説明を省略する場合がある。
まず、半導体基板１１１に、素子分離層を形成する。その後、上記と同様の方法により半導体層１１２、ゲート絶縁層１１４、ゲート電極１１５を形成する（図２７（Ａ））。
続いて、絶縁層１２１を形成した後、活性化のための第１の加熱処理を行うことにより、低抵抗層１１３ａ、低抵抗層１１３ｂが形成されることにより、第１のトランジスタ１１０が形成される。
続いて、絶縁層１２２及び絶縁層１２３を形成し、絶縁層１２３の上面をＣＭＰ法等を用いて平坦化する。その後第２の加熱処理を行う。
続いて、絶縁層１２１、絶縁層１２２、及び絶縁層１２３に低抵抗層１１３ａ、低抵抗層１１３ｂ及びゲート電極１１５等に達する開口を形成し、その後、プラグ１６１やプラグ１６２等を形成する。続いて、配線１３１、配線１３２、及び配線１３３等を形成した後に、絶縁層１２４を形成する（図２７（Ｂ））。絶縁層１２４の形成後、第３の加熱処理を行うことが好ましい。
続いて、絶縁層１２４、配線１３１、配線１３２、及び配線１３３等上にバリア層１２０を形成する（図２７（Ｃ））。バリア層１２０を形成した後に、バリア層１２０に含まれる水や水素を除去するための加熱処理を行ってもよい。
続いて、バリア層１２０に配線１３２等に達する開口を形成する。その後バリア層１２０上に配線１４１等を形成する。（図２７（Ｄ））。
この段階で、容量１３０が形成される。容量１３０は、一部が第１の電極として機能する配線１３３と、一部が第２の電極として機能する配線１４１と、これらに挟持されたバリア層１２０によって構成されている。
続いて、絶縁層１２５を成膜する。絶縁層１２５を形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
続いて、島状の第１の酸化物層１０１ａと島状の半導体層１０２の積層構造を形成する（図２８（Ａ））。第１の酸化物層１０１ａとなる酸化物膜と、半導体層１０２となる半導体膜の成膜後、第４の加熱処理を行うことが好ましい。
続いて、絶縁層１２５及びバリア層１２０に、配線１３１、及び配線１３３等に達する開口を形成する。その後、電極１０３ａ及び電極１０３ｂを形成する（図２８（Ｂ））。
続いて、ゲート電極１０５、ゲート絶縁層１０４及び第２の酸化物層１０１ｂをそれぞれ形成する。この段階で第２のトランジスタ１００が形成される。
続いて、絶縁層１０７を形成する（図２８（Ｃ））。絶縁層１０７の成膜後、第５の加熱処理を行うことが好ましい。
続いて、絶縁層１０８及び絶縁層１２６を順に形成する（図２９（Ａ））。また、絶縁層１２６を形成した後にその上面に対して平坦化処理を行うことが好ましい。その後、絶縁層１２６、絶縁層１０８及び絶縁層１０７に、電極１０３ａに達するプラグ１６３、ゲート電極１０５に達するプラグ１６４等を形成する。
続いて、配線１５１、配線１５２等を形成する（図２９（Ｂ））。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の半導体層に好適に用いることのできる酸化物半導体について説明する。
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図３１（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図３１（ｂ）は、図３１（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図３１（ｃ）は、図３１（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図３１（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図３２（Ａ）参照。）。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、多結晶酸化物半導体膜について説明する。
多結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、高分解能ＴＥＭ像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、高分解能ＴＥＭ像で、結晶粒界を確認できる場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図３２（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
次に、単結晶酸化物半導体膜について説明する。
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域の最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図３２（Ｃ）に、電子銃室６１０と、電子銃室６１０の下の光学系６１２と、光学系６１２の下の試料室６１４と、試料室６１４の下の光学系６１６と、光学系６１６の下の観察室６２０と、観察室６２０に設置されたカメラ６１８と、観察室６２０の下のフィルム室６２２と、を有する透過電子回折測定装置を示す。カメラ６１８は、観察室６２０内部に向けて設置される。なお、フィルム室６２２を有さなくても構わない。
また、図３２（Ｄ）に、図３２（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室６１０に設置された電子銃から放出された電子が、光学系６１２を介して試料室６１４に配置された物質６２８に照射される。物質６２８を通過した電子は、光学系６１６を介して観察室６２０内部に設置された蛍光板６３２に入射する。蛍光板６３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ６１８は、蛍光板６３２を向いて設置されており、蛍光板６３２に現れたパターンを撮影することが可能である。カメラ６１８のレンズの中央、および蛍光板６３２の中央を通る直線と、蛍光板６３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ６１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ６１８をフィルム室６２２に設置しても構わない場合がある。例えば、カメラ６１８をフィルム室６２２に、電子６２４の入射方向と対向するように設置してもよい。この場合、蛍光板６３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室６１４には、試料である物質６２８を固定するためのホルダが設置されている。ホルダは、物質６２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質６２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質６２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図３２（Ｄ）に示すように物質におけるナノビームである電子６２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質６２８がＣＡＡＣ−ＯＳ膜であれば、図３２（Ａ）に示したような回折パターンが観測される。または、物質６２８がｎｃ−ＯＳ膜であれば、図３２（Ｂ）に示したような回折パターンが観測される。
ところで、物質６２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図３３（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図３３（Ｂ）および図３３（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図３３（Ｂ）と図３３（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
ＣＡＡＣ−ＯＳ膜は、例えば以下の方法により形成することができる。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
［回路構成例］
実施の形態１に示した構成において、トランジスタや配線、電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図３４（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。なお図中、第２の半導体材料が適用されたトランジスタには「ＯＳ」の記号を付して示している。
〔アナログスイッチ〕
また図３４（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、且つ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図３４（Ｃ）に示す。
図３４（Ｃ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、及び容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で例示したトランジスタを用いることができる。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図３４（Ｃ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図３４（Ｃ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
図３４（Ｄ）に示す半導体装置は、トランジスタ３２００を設けていない点で主に図３４（Ｃ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動作が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の一方の電極の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の一方の電極の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の一方の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲＦＩＤタグについて、図３５を用いて説明する。
本実施の形態におけるＲＦＩＤタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＤタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦＩＤタグの構成について図３５を用いて説明する。図３５は、ＲＦＩＤタグの構成例を示すブロック図である。
図３５に示すようにＲＦＩＤタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦＩＤタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦＩＤタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦＩＤタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦＩＤタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図３６は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図３６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図３６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３７は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３７では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図３７では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３７において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図３７における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
［構成例］
図３８（Ａ）は、本発明の一態様の表示パネルの上面図であり、図３８（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図３８（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図３８（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図３８（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図３８（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図３８（Ｂ）に示す画素回路は、これに限定されない。例えば、図３８（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図３８（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図３８（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図３８（Ｃ）に示す画素構成に限定されない。例えば、図３８（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
図３８で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３９に示す。
図３９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３９（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３９（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３９（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図３９（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図３９（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
本実施の形態では、本発明の一態様に係るＲＦＩＤの使用例について図４０を用いながら説明する。ＲＦＩＤの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図４０（Ａ）参照）、包装用容器類（包装紙やボトル等、図４０（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図４０（Ｂ）参照）、乗り物類（自転車等、図４０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図４０（Ｅ）、図４０（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦＩＤ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦＩＤ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦＩＤ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦＩＤを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦＩＤを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦＩＤを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、単結晶シリコンを用いたトランジスタと、該トランジスタ上に積層する酸化物半導体を用いたトランジスタと、を有する半導体装置を作製し、それぞれのトランジスタの電気特性を評価した。
［試料の説明］
以下に、試料の作製方法を説明する。
まず、基板として、厚さが５２ｎｍの単結晶シリコン膜を有するＳＯＩ基板を準備した。
次に、フォトリソグラフィ法によって単結晶シリコン膜の一部をエッチングし、単結晶シリコン膜を島状に形成した。
次に、マイクロ波ＣＶＤ法を用いて、単結晶シリコン膜を表面から酸化させ、厚さが１０ｎｍの酸化シリコン膜を形成した。なお、マイクロ波ＣＶＤ法は、高密度プラズマＣＶＤ法などとも呼ばれる。次に、窒素雰囲気下において、９５０℃で１時間の熱処理を行うことで、ゲート絶縁膜を形成した。
次に、ｐチャネル型トランジスタを形成するために、単結晶シリコン膜の一部にリンイオンを注入した。リンイオンの注入は、イオン注入装置（質量分離機能を有する。）を用い、加速電圧を１８ｋＶとして、６．５×１０１１ｉｏｎｓ／ｃｍ２の濃度で行った。
次に、ｎチャネル型トランジスタを形成するために、単結晶シリコン膜の一部にホウ素イオンを注入した。ホウ素イオンの注入は、イオン注入装置を用い、加速電圧を１４ｋＶとして、３．０×１０１２ｉｏｎｓ／ｃｍ２の濃度で行った。
次に、スパッタリング法を用いて、厚さが３０ｎｍの窒化タンタル膜と、厚さが１７０ｎｍのタングステン膜を、順に成膜した。次に、フォトリソグラフィ法によって窒化タンタル膜およびタングステン膜の一部をエッチングし、ゲート電極を形成した。
次に、ｐチャネル型トランジスタとなる単結晶シリコン膜の領域に対して、ゲート電極をマスクに、ホウ素イオンを注入した。ホウ素イオンの注入は、イオン注入装置を用い、加速電圧を９ｋＶとして、１．０×１０１３ｉｏｎｓ／ｃｍ２の濃度で行った。
次に、ｎチャネル型トランジスタとなる単結晶シリコン膜の領域に対して、ゲート電極をマスクに、リンイオンを注入した。リンイオンの注入は、イオン注入装置を用い、加速電圧を９ｋＶとして、１．０×１０１３ｉｏｎｓ／ｃｍ２の濃度で行った。
次に、プラズマＣＶＤ法を用いて、厚さが３００ｎｍの酸化窒化シリコン膜を成膜し、異方性エッチングを行うことで、ゲート電極の側面に接する絶縁膜（側壁絶縁膜またはサイドウォール絶縁膜ともいう。）を形成した。なお、ゲート絶縁膜の一部は、この酸化窒化シリコン膜のエッチングと同時にエッチングされる。その結果、単結晶シリコン膜の一部が露出される。
次に、ｐチャネル型トランジスタとなる単結晶シリコン膜の領域に対して、ゲート電極および側壁絶縁膜をマスクに、ホウ素イオンを注入した。ホウ素イオンの注入は、イオンドーピング装置（質量分離機能を有さない。）を用い、加速電圧を１０ｋＶとして、１．５×１０１６ｉｏｎｓ／ｃｍ２の濃度で行った。ホウ素イオンが注入された領域は、ｐチャネル型トランジスタのソース領域またはドレイン領域として機能する。また、側壁絶縁膜の直下の単結晶シリコン膜の領域は、上述した工程により形成されたチャネル形成領域、およびソース領域またはドレイン領域の中間のキャリア密度を有するため、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
次に、ｎチャネル型トランジスタとなる単結晶シリコン膜の領域に対して、ゲート電極および側壁絶縁膜をマスクに、リンイオンを注入した。リンイオンの注入は、イオンドーピング装置を用い、加速電圧を１０ｋＶとして、３．０×１０１５ｉｏｎｓ／ｃｍ２の濃度で行った。リンイオンが注入された領域は、ｎチャネル型トランジスタのソース領域またはドレイン領域として機能する。また、側壁絶縁膜の直下の単結晶シリコン膜の領域は、上述した工程により形成されたチャネル形成領域、およびソース領域またはドレイン領域の中間のキャリア密度を有するため、ＬＤＤ領域として機能する。
次に、プラズマＣＶＤ法を用いて、厚さが５０ｎｍの酸化窒化シリコン膜を成膜した。
次に、窒素雰囲気下において、５５０℃で１時間の熱処理を行った。
次に、プラズマＣＶＤ法を用いて、厚さが２８０ｎｍの窒化酸化シリコン膜を成膜した。該窒化酸化シリコン膜は、水素を多量に含有することから、ＳｉＮＯＨ膜とも呼ばれる。
次に、熱ＣＶＤ法により、厚さが３００ｎｍの酸化窒化シリコン膜を成膜した。
次に、窒素雰囲気下において、４９０℃で１時間の熱処理を行った。該熱処理を行うことで、ＳｉＮＯＨ膜から水素が放出される。放出された水素は、単結晶シリコン膜に到達すると、単結晶シリコン膜が有するダングリングボンドを終端する。このような熱処理を水素化処理と呼ぶ。
次に、厚さが５０ｎｍの酸化窒化シリコン膜、厚さが２８０ｎｍの窒化酸化シリコン膜および厚さが３００ｎｍの酸化シリコン膜の一部をエッチングすることで、ソース領域、ドレイン領域、ゲート電極などに達する開口部を形成した。
次に、スパッタリング法を用いて、厚さが１５０ｎｍのタングステン膜を成膜した。
次に、フォトリソグラフィ法によってタングステン膜の一部をエッチングし、第１の配線層を形成した。
次に、プラズマＣＶＤ法を用いて、厚さが９００ｎｍの酸化シリコン膜を成膜した。
次に、酸化シリコン膜の上面からＣＭＰ処理によって、酸化シリコン膜の厚さが４００ｎｍから５００ｎｍ程度になるまで平坦化した。
次に、窒素雰囲気下において、熱処理を行った。なお、試料１は、４９０℃で１０時間の熱処理を行った。また、試料２は、４５０℃で５時間の熱処理を行った。該熱処理は、上記水素化処理により外方拡散されずに、またはダングリングボンドの終端に利用されずに、各層に残存した水素を外方拡散させるため、脱水素化処理と呼ばれる。脱水素化処理は温度が高く、時間が長いほど効果的である。したがって、試料１は、試料２と比べて、水素の残存量の少ない試料といえる。
次に、厚さが４００ｎｍから５００ｎｍ程度の酸化シリコン膜の一部をエッチングすることで、第１の配線層などに達する開口部を形成した。
次に、スパッタリング法を用いて、厚さが１５０ｎｍのタングステン膜を成膜した。
次に、フォトリソグラフィ法によってタングステン膜の一部をエッチングし、第２のゲート電極としての機能を有する導電膜２２０、および第２の配線層としての機能を有する導電膜１７４を形成した。
次に、プラズマＣＶＤ法を用いて、厚さが５００ｎｍの酸化シリコン膜を成膜した。
次に、酸化シリコン膜の上面からＣＭＰ処理によって、酸化シリコン膜の厚さが０ｎｍから５０ｎｍ程度になるまで平坦化し、タングステン膜の上面を露出させた。
次に、プラズマＣＶＤ法を用いて、厚さが１００ｎｍの酸化シリコン膜を成膜した。
次に、窒素雰囲気下において、熱処理を行った。なお、試料１は、４９０℃で１０時間の熱処理を行った。また、試料２は、４５０℃で１時間の熱処理を行った。該熱処理によって、さらに脱水素化処理を行った。
次に、スパッタリング法を用いて、厚さが５０ｎｍの酸化アルミニウム膜を成膜した。該酸化アルミニウム膜は、酸素、水素などをブロックする機能を有する。したがって、酸化アルミニウム膜を設けることによって、単結晶シリコンを用いたトランジスタや、その周辺に設けられた絶縁膜、導電膜などから放出される水素が、この後作製する酸化物半導体を用いたトランジスタに混入することを防ぐことができる。
次に、プラズマＣＶＤ法を用いて、厚さが１００ｎｍの過剰酸素を有する酸化窒化シリコン膜を成膜した。なお、該酸化窒化シリコン膜は、後の熱処理などによって酸素を放出する酸化窒化シリコン膜である。放出される酸素は、酸化物半導体の酸素欠損を低減するために利用され、トランジスタの電気特性や信頼性を向上させることができる。一方、放出される酸素が単結晶シリコンに達すると、トランジスタの電気特性や信頼性を劣化させる場合がある。上述した酸化アルミニウム膜は、単結晶シリコンへの酸素の混入を防ぐ機能を有する。そのため、過剰酸素を有する酸化窒化シリコン膜を設けても、電気特性や信頼性を高い単結晶シリコンを用いたトランジスタを作製することができる。
次に、試料１は、スパッタリング法を用いて、厚さが２０ｎｍの第１の酸化物半導体膜と、厚さが２０ｎｍの第２の酸化物半導体膜と、を順に成膜した。また、試料２は、スパッタリング法を用いて、厚さが２０ｎｍの第１の酸化物半導体膜と、厚さが１５ｎｍの第２の酸化物半導体膜と、を順に成膜した。第１の酸化物半導体膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］であるターゲットを用いた。また、第２の酸化物半導体膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］であるターゲットを用いた。なお、第１の酸化物半導体膜および第２の酸化物半導体膜を合わせて、酸化物半導体膜２０６と呼ぶ。
次に、窒素雰囲気において、４５０℃で１時間の熱処理を行った後、酸素雰囲気において、４５０℃で１時間の熱処理を行った。
次に、フォトリソグラフィ法によって酸化物半導体膜２０６の一部をエッチングし、酸化物半導体膜２０６を島状に形成した。
次に、過剰酸素を有する酸化窒化シリコン膜の一部、酸化アルミニウム膜の一部、および酸化シリコン膜の一部をエッチングすることで、導電膜２２０、導電膜１７４などに達する開口部（開口部２６０など）を形成した。
次に、スパッタリング法を用いて、厚さが１００ｎｍのタングステン膜を成膜した。
次に、フォトリソグラフィ法によってタングステン膜の一部をエッチングし、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極としての機能を有する導電膜２１６ａおよび導電膜２１６ｂを形成した。
次に、スパッタリング法を用いて、厚さが５ｎｍの第３の酸化物半導体膜を成膜した。第３の酸化物半導体膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］であるターゲットを用いた。
次に、プラズマＣＶＤ法を用いて、厚さが２０ｎｍの酸化窒化シリコン膜を成膜した。
次に、スパッタリング法を用いて、厚さが３０ｎｍの窒化チタン膜と、厚さが１３５ｎｍのタングステン膜を順に成膜した。
次に、フォトリソグラフィ法によって窒化チタン膜およびタングステン膜の一部をエッチングし、ゲート電極２０４を形成した。
次に、フォトリソグラフィ法によって第３の酸化物半導体膜および酸化窒化シリコン膜の一部をエッチングした。酸化窒化シリコン膜は、チャネル形成領域である第２の酸化物半導体膜と、ゲート電極２０４との間に配置されるため、ゲート絶縁膜としての機能を有する。
次に、スパッタリング法を用いて厚さが１５０ｎｍの酸化アルミニウム膜を成膜した。該酸化アルミニウム膜は、酸素、水素などをブロックする機能を有する。したがって、酸化アルミニウム膜を設けることによって、単結晶シリコンを用いたトランジスタや、その周辺に設けられた絶縁膜、導電膜などから放出される水素や半導体装置の外部から混入する水素が、酸化物半導体を用いたトランジスタに混入することを防ぐことができる。また、過剰酸素を有する酸化窒化シリコン膜から放出した酸素が外方拡散することを防ぎ、該酸素を酸化物半導体の酸素欠損を低減するために効率的に用いることができるようになる。
次に、酸素雰囲気下において、４００℃で１時間の熱処理を行った。該熱処理によって、過剰酸素を有する酸化窒化シリコン膜に含まれる酸素の一部が放出され、まずは第１の酸化物半導体膜に供給される。供給された酸素は、第１の酸化物半導体膜中を玉突き的に移動するために、見かけ上、第２の酸化物半導体膜にも酸素が供給される。即ち、該熱処理によって、チャネル形成領域である第２の酸化物半導体膜の酸素欠損を低減することができる。このとき、第２の酸化物半導体膜の周囲には、酸化アルミニウム膜が配置されている。したがって、過剰酸素を有する酸化窒化シリコン膜から放出された酸素は、第２の酸化物半導体膜の酸素欠損を低減するために効率的に用いられることがわかる。
次に、プラズマＣＶＤ法を用いて厚さが３００ｎｍの酸化窒化シリコン膜を成膜した。
次に、酸化窒化シリコン膜および酸化アルミニウム膜の一部をエッチングすることで、導電膜２１６ａ、導電膜２１６ｂなどに達する開口部を形成した。
次に、スパッタリング法を用いて厚さが５０ｎｍのチタン膜と、厚さが２００ｎｍのアルミニウム膜と、厚さが５０ｎｍのチタン膜と、を順に成膜した。
次に、フォトリソグラフィ法によって上述のチタン膜、アルミニウム膜およびチタン膜の一部をエッチングし、第２の配線層を形成した。
以上のようにして、単結晶シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を有する半導体装置である、試料１および試料２を作製した。
［測定］
次に、作製した試料１および試料２に含まれる単結晶シリコンを用いたトランジスタ、および酸化物半導体を用いたトランジスタの電気特性を測定した。
なお、試料１と試料２とは、２回の脱水素化処理の条件が異なるのみである。具体的には、試料１は、１回目の脱水素化処理として、窒素雰囲気下において４９０℃で１０時間の熱処理を行い、２回目の脱水素化処理として、窒素雰囲気下において４９０℃で１０時間の熱処理を行った。また、試料２は、１回目の脱水素化処理として、窒素雰囲気下において４５０℃で５時間の熱処理を行い、２回目の脱水素化処理として、窒素雰囲気下において４５０℃で１時間の熱処理を行った。
図４１に、単結晶シリコンを用いたトランジスタのＶｇ−Ｉｄ特性を示す。Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を０．１Ｖまたは１．８Ｖとし、ｎチャネル型トランジスタにおいては、ゲート電圧（Ｖｇ）を−１．８Ｖから３．３Ｖまで、０．１Ｖ間隔で掃引したときの、ドレイン電流（Ｉｄ）を測定することで行った。また、ｐチャネル型トランジスタにおいては、ゲート電圧（Ｖｇ）を１．８Ｖから−３．３Ｖまで、０．１Ｖ間隔で掃引したときの、ドレイン電流（Ｉｄ）を測定することで行った。なお、トランジスタは、設計値がチャネル長０．３５μｍ、チャネル幅１．６μｍのものを用いた。また、１２６．６ｍｍ角の基板内に均等に配置した２５個のトランジスタに対して測定を行った。
図４１より、試料１と試料２とで、単結晶シリコンを用いたトランジスタの電気特性にほとんど差は見られなかった。具体的には、試料１におけるｎチャネル型のトランジスタは、しきい値電圧が０．４７Ｖ、サブスレッショルドスイング値（Ｓ値ともいう。）が６７．０ｍＶ／ｄｅｃであった。また、試料２におけるｎチャネル型のトランジスタは、しきい値電圧が０．５１Ｖ、Ｓ値が６７．６ｍＶ／ｄｅｃであった。また、試料１におけるｐチャネル型のトランジスタは、しきい値電圧が−０．５９Ｖ、Ｓ値が６９．０ｍＶ／ｄｅｃであった。また、試料２におけるｐチャネル型のトランジスタは、しきい値電圧が−０．５５Ｖ、Ｓ値が７１．６ｍＶ／ｄｅｃであった。なお、しきい値電圧の導出は、ドレイン電圧が１．８ＶのＶｇ−Ｉｄ特性から行った。また、Ｓ値の導出は、ドレイン電圧が０．１ＶのＶｇ−Ｉｄ特性から行った。
なお、単結晶シリコンのダングリングボンドを終端している水素が脱離した場合、トランジスタの電気特性は劣化すると推測される。しかしながら、図４１より、試料１と試料２とで、単結晶シリコンを用いたトランジスタの電気特性にほとんど差は見られなかったため、試料１のように、より水素の脱離が起こりやすい条件であっても、本実施例では単結晶シリコンのダングリングボンドを終端している水素の脱離はほとんど起こっていないことがわかる。
次に、酸化物半導体を用いたトランジスタのＶｇ−Ｉｄ特性を測定した。なお、トランジスタ周辺の各層に設けられた開口部の影響を評価するため、３種類の構造のＶｇ−Ｉｄ特性を測定している。図４２は、酸化物半導体を用いたトランジスタ、およびその周囲の上面図である。
図４２（Ａ）は、導電膜１７４と、開口部２６０を有さない構造（構造１と表記する。）である。また、図４２（Ｂ）は、導電膜１７４と、導電膜２１６ａおよび導電膜２１６ｂと、の間にそれぞれ一つの開口部２６０を有する構造（構造２と表記する。）である。また、図４２（Ｃ）は、導電膜１７４と導電膜２１６ａの間、および導電膜１７４と導電膜２１６ｂの間にそれぞれ一つの開口部２６０を有し、さらに、周囲の配線層などにおいても開口部を有する構造（構造３と表記する。）である。
図４３に、図４２に示した各構造における酸化物半導体を用いたトランジスタのＶｇ−Ｉｄ特性を示す。Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を０．１Ｖまたは２．７Ｖとし、ゲート電圧（Ｖｇ）を−３Ｖから３Ｖまで、０．１Ｖ間隔で掃引したときの、ドレイン電流（Ｉｄ）を測定することで行った。なお、トランジスタは、設計値がチャネル長０．８μｍ、チャネル幅０．８μｍのものを用いた。また、１２６．６ｍｍ角の基板内に均等に配置した２５個のトランジスタに対して測定を行った。
図４３より、構造１においては、試料１と試料２とで、酸化物半導体を用いたトランジスタの電気特性にほとんど差は見られなかった。具体的には、試料１は、シフト値（ドレイン電流が１×１０−１２Ａにおけるゲート電圧をシフト値と定義する。Ｓｈｉｆｔとも表記する。）が０．４４Ｖ、Ｓ値が９０．７ｍＶ／ｄｅｃであった。また、試料２は、シフト値が０．３４Ｖ、Ｓ値が９８．４ｍＶ／ｄｅｃであった。なお、シフト値の導出は、ドレイン電圧が２．７ＶのＶｇ−Ｉｄ特性から行った。また、Ｓ値の導出は、ドレイン電圧が０．１ＶのＶｇ−Ｉｄ特性から行った。
また、図４３より、構造２においては、試料１と試料２とで、酸化物半導体を用いたトランジスタの電気特性に差が見られた。具体的には、試料１はシフト値が０．４７Ｖ、Ｓ値が９５．３ｍＶ／ｄｅｃであったが、試料２はシフト値が０．２８Ｖ、Ｓ値が１３２．１ｍＶ／ｄｅｃであった。構造２においては、試料２は構造１と比べてＳ値が大きい。一方、試料１は構造１と比べて同程度のＳ値となり、構造２においても良好な電気特性を有することがわかった。
また、図４３より、構造３においては、試料１と試料２とで、酸化物半導体を用いたトランジスタの電気特性に顕著な差が見られた。具体的には、試料１はシフト値が０．２４Ｖ、Ｓ値が９８．１ｍＶ／ｄｅｃであったが、試料２はスイッチング特性が得られなかった。以上の結果から、試料１は構造１および構造２と同程度のＳ値となり、構造３においても良好な電気特性を有することがわかった。
構造１、構造２、構造３の構造の違いから、試料２における開口部の有無が、酸化物半導体を用いたトランジスタの電気特性の優劣に寄与することが示唆された。具体的にはトランジスタ周辺に開口部を多く有するほど電気特性は劣化していくことがわかった。一方、試料１においては、トランジスタの電気特性が、開口部の有無によって試料２ほど大きく変化しないことがわかった。これは、試料２においては、試料１に比べて脱水素化処理が十分でなく、水素が開口部を介して酸化物半導体を用いたトランジスタまで移動したためと考えられる。一方、試料１では、脱水素化処理が十分であったため、水素に起因した劣化がほとんど起こらなかったためと考えられる。ただし、試料１においても、構造によって電気特性の僅かには劣化が見られることから、脱水素化処理の条件をさらに強化することで、さらなる特性改善が期待できる。
図４３に示したＶｇ−Ｉｄ特性から導出した全シフト値を、図４４にプロットした。試料１のシフト値の３σは、構造１が０．０５Ｖ、構造２が０．０７Ｖ、構造３が０．２１Ｖであった。一方、試料２のシフト値の３σは、構造１が０．０５Ｖ、構造２が０．１６Ｖ、構造３が測定不可であった。
したがって、試料１は、試料２と比べて構造の差によるＶｇ−Ｉｄ特性のばらつきも小さくなることがわかった。
構造１と比べ、構造２や構造３は開口部が多く、集積度の高い半導体装置に近い構造である。したがって、構造２や構造３のような開口部を多く有する構造であっても優れた電気特性を実現できることが、集積度の高い半導体装置を歩留まり高く製造するために重要であることがわかる。
本実施例より、脱水素化処理の条件を強化することにより、単結晶シリコンを用いたトランジスタの電気特性はそのままに、種々の構造を有する酸化物半導体を用いたトランジスタの電気特性の劣化を抑制できることがわかった。また、さらに脱水素化処理の条件を強化することによって、さらに酸化物半導体を用いたトランジスタの電気特性の劣化を抑制できる可能性が示唆された。
本実施例では、脱水素化処理の違い、および過剰酸素を有する酸化窒化シリコン膜の厚さの違いによって、酸化物半導体を用いたトランジスタの電気特性がどのように変化するかについて評価した。
［試料の説明］
以下に試料３および試料４の作製方法を示す。
試料３は、実施例１に示した試料１と比較して第２の酸化物半導体膜の厚さを１５ｎｍとした以外は同様の条件で作製した試料である。試料３と試料１とは、第２の酸化物半導体膜の厚さが異なるのみであるため、そのほかの条件については試料１についての説明を参照する。即ち、試料３は、脱水素化処理の条件を強化した条件である。
試料４は、実施例１に示した試料２と比較して過剰酸素を有する酸化窒化シリコン膜の厚さを３００ｎｍとした以外は同様の条件で作製した試料である。試料４と試料２とは、過剰酸素を有する酸化窒化シリコン膜の厚さが異なるのみであるため、そのほかの条件については試料２についての説明を参照する。なお、試料３の過剰酸素を有する酸化窒化シリコン膜の厚さは１００ｎｍである。
［測定］
次に、試料３および試料４のＶｇ−Ｉｄ特性を測定した。Ｖｇ−Ｉｄ特性の測定は、実施例１に示した構造１に対して行った。また、Ｖｇ−Ｉｄ特性の測定は、室温（２５℃）または８５℃において、ドレイン電圧（Ｖｄ）を１．８Ｖとし、ゲート電圧（Ｖｇ）を−３Ｖから３Ｖまで、０．１Ｖ間隔で掃引したときの、ドレイン電流（Ｉｄ）を測定することで行った。この測定を、第２のゲート電極である導電膜２２０に印加する電圧（Ｖｂｇと表記する。）を０Ｖから−２０Ｖの範囲で変化させて複数回行った。なお、トランジスタは、設計値がチャネル長０．８μｍ、チャネル幅０．８μｍのものを用いた。また、１２６．６ｍｍ角の基板内に均等に配置した１３個のトランジスタに対して測定を行った。
そして、得られたＶｇ−Ｉｄ特性より、Ｓ値を算出し、ゲート電圧が０Ｖにおけるドレイン電流を外挿によって導出した。結果を図４５に示す。図４５（Ａ）は、室温における導電膜２２０に印加した電圧と、ゲート電圧が０Ｖにおけるドレイン電流と、の関係を示す図である。また、図４５（Ｂ）は、８５℃における導電膜２２０に印加した電圧と、ゲート電圧が０Ｖにおけるドレイン電流と、の関係を示す図である。
図４５より、脱水素化処理の条件を強化した試料３は、試料４と比べて全体的に低いドレイン電流となることがわかった。また、過剰酸素を有する酸化窒化シリコン膜の厚さが薄いことによって、第２のゲート電極としての機能を有する導電膜２２０に印加する電圧に対して、ドレイン電流の低減効果が大きいことがわかった。すなわち、導電膜２２０に印加する電圧の絶対値が小さくても、より効果的にドレイン電流を低減できることが分かった。
また、図４５より、脱水素化処理の条件を強化することで、ゲート電極に電圧を印加しない状態におけるドレイン電流（オフ電流と同じ意味で用いる場合がある。）を１×１０−２２Ａから１×１０−３５Ａ程度にまで低減できることが示唆された。したがって、酸化物半導体を用いたトランジスタの極小オフ電流を利用する半導体装置を作製する場合において、脱水素化処理の条件を強化することが重要であることがわかる。
なお、外挿によって導出したドレイン電流は実際とは異なる場合がある。例えば、酸化物半導体を用いたトランジスタに水素が混入した場合、外挿で求めたドレイン電流よりも実際のドレイン電流が大きくなることがある。このことからも、酸化物半導体に混入する可能性のある水素を徹底的に低減することが、酸化物半導体を用いたトランジスタの電気特性を向上させるために重要であることがわかる。
本実施例では、ゲート絶縁膜のリーク電流、トラップ準位、寄生抵抗等がない理想系を想定したトランジスタのオフ電流について、計算を行い、評価した。
まず、トランジスタの構造について説明する。
図４６は、トランジスタのチャネル長方向の断面図である。また、ソース電極およびドレイン電極に接するｎ型領域（低抵抗領域ともいう）がソース電極およびドレイン電極が重畳している酸化物半導体膜Ｓ２の全域に設けられている。また、トランジスタのチャネル長Ｌは０．８μｍ、チャネル幅Ｗは１ｎｍ、ゲート電極とソース電極またはドレイン電極とが重畳する幅Ｌｏｖは０．２μｍとした。
次に、計算条件について説明する。
計算には、ｓｙｎｏｐｓｙｓのＳｅｎｔａｕｒｕｓを用い、表１に示す条件にて計算を行った。
表中、ＧＩはゲート絶縁膜を表し、Ｓ３は酸化物膜を表し、Ｓ２は酸化物半導体膜を表し、Ｓ１は酸化物膜を表し、ＧＥはゲート電極を表し、Ｓ／Ｄはソース電極およびドレイン電極を表す。
次に、図４７にドレイン電圧Ｖｄが１．８ＶのときのＶｇ−Ｉｄ特性とＳ値を示す。
図４７より、酸化物半導体膜Ｓ２にＩＧＺＯ（１１１）を用いたトランジスタ、酸化物半導体膜Ｓ２にＩＧＺＯ（３１２）を用いたトランジスタ共に理想系ではオフ電流は計算可能な限界値である１×１０−３５Ａ／μｍ程度まで低下することが確認できた。また、Ｓ値は、各トランジスタ共に６６ｍＶ／ｄｅｃ．であると見積もることができた。
本実施例では、本発明の一態様であるトランジスタの電気特性について説明する。
［試料］
以下に評価に用いた試料５について説明する。
試料５は、実施例１に示した試料１及び試料２の作製方法における、過剰酸素を有する酸化窒化シリコン膜の成膜工程以降の同様の工程を用いて、単結晶基板上に酸化物半導体を用いたトランジスタを作製した。
また実施例１に示した作製方法と相違している点として、試料５では、過剰酸素を有する酸化窒化シリコン膜の厚さが３００ｎｍである点、第２の酸化物半導体膜の厚さが１５ｎｍである点、ゲート絶縁膜として機能する酸化窒化シリコン膜の厚さが１０ｎｍである点、酸化アルミニウム膜の厚さが７０ｎｍである点で相違している。
［オフ電流の測定］
次に、上記で作製した試料５のオフ電流の測定方法及びその結果について、図４８乃至図５１を用いて説明する。
〔測定系〕
図４８に示す測定系は、容量素子４００、トランジスタ４０１、トランジスタ４０２、トランジスタ４０３、及びトランジスタ４０４を有する。ここで、トランジスタ４０３は電荷注入用のトランジスタであり、トランジスタ４０４はリーク電流の評価用のトランジスタである。トランジスタ４０１及びトランジスタ４０２で出力回路４０６を構成する。また、トランジスタ４０３のソース端子（またはドレイン端子）と、トランジスタ４０４のドレイン端子（またはソース端子）と、容量素子４００の第１端子と、トランジスタ４０１のゲート端子との接続部をノードＡとする。
電荷注入用のトランジスタと、評価用のトランジスタとを別々に設けることにより、電荷注入の際に、評価用のトランジスタを常にオフ状態に保つことが可能である。電荷注入用のトランジスタを設けない場合には、電荷注入の際に、評価用トランジスタを一度オン状態にする必要があるが、オン状態からオフ状態の定常状態に到るまでに時間を要するような素子では、測定に時間を要してしまう。また、評価用トランジスタを一度オン状態とする必要がないため、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響もない。
また、評価用トランジスタのチャネル幅Ｗを、電荷注入用トランジスタのチャネル幅Ｗよりも大きくすることが好ましい。評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、評価用トランジスタのリーク電流以外のリーク電流成分を相対的に小さくすることができる。その結果、評価用トランジスタのリーク電流を高い精度で測定することができる。
図４８に示す測定系は、トランジスタ４０３のソース端子（またはドレイン端子）と、トランジスタ４０４のドレイン端子（またはソース端子）と、容量素子４００の第１端子とは、トランジスタ４０１のゲート端子に接続されている。また、容量素子４００の第２端子と、トランジスタ４０４のソース端子（またはドレイン端子）とは、接続されている。また、トランジスタ４０１のドレイン端子（またはソース端子）は電源に接続されており、トランジスタ４０２のソース端子（またはドレイン端子）は電源に接続されおり、トランジスタ４０３のドレイン端子（またはソース端子）は電源に接続されている。
また、図４８に示す測定系は、トランジスタ４０３のドレイン端子（またはソース端子）には、電源からＶ３が与えられ、トランジスタ４０４のソース端子（またはドレイン端子）には、電源から電位Ｖ４が与えられる。また、トランジスタ４０１のドレイン端子（またはソース端子）には、電源からＶ１が与えられ、トランジスタ４０２のソース端子（またはドレイン端子）には、電源からＶ２が与えられる。また、トランジスタ４０１のソース端子（またはドレイン端子）及びトランジスタ４０２のドレイン端子（またはソース端子）が接続された、出力回路４０６の出力端子に相当する端子から、出力電位Ｖｏｕｔが出力される。
上記において、トランジスタ４０２のゲート端子には、出力回路４０６の調整を行う電位Ｖｅｘｔ＿ａが供給され、トランジスタ４０３のゲート端子には、トランジスタ４０３のオン状態とオフ状態を制御する電位Ｖｅｘｔ＿ｃが供給され、トランジスタ４０４のゲート端子には、評価用トランジスタの状態を制御する電位Ｖｅｘｔ＿ｂが供給される。
なお、図４８において、容量素子４００を設けずともよい。この場合、ノードＡは、トランジスタ４０１のゲート端子と、トランジスタ４０３のソース端子（またはドレイン端子）と、トランジスタ４０４のドレイン端子（またはソース端子）との接続部となる。
＜電流測定方法＞
次に、上記の測定系を用いた電流測定方法の一例について図４９を参照して説明する。
まず、オフ電流を測定するために電位差を付与する書込み期間の概略について、図４９（Ａ）を用いて説明する。
書込み期間においては、トランジスタ４０３のドレイン端子（またはソース端子）に電位Ｖ３を入力した後、トランジスタ４０３のゲート端子に、トランジスタ４０３をオン状態とする電位Ｖｅｘｔ＿ｃを入力して、トランジスタ４０４のドレイン端子（またはソース端子）と接続されるノードＡに電位Ｖ３を与える。また、トランジスタ４０２をオン状態とする電位Ｖｅｘｔ＿ａを入力し、トランジスタ４０２をオン状態とする。また、トランジスタ４０４をオフ状態とする電位Ｖｅｘｔ＿ｂを入力し、トランジスタ４０４をオフ状態とする。
ここでは、電位Ｖ３を高電位（Ｈ１）、電位Ｖｅｘｔ＿ｃを高電位（Ｈ２）とする。電位Ｖ１を高電位（Ｈ３）とする。電位Ｖｅｘｔ＿ａを低電位（Ｌ４）、電位Ｖ２を低電位（Ｌ５）、電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
その後、トランジスタ４０２をオフ状態とする電位Ｖｅｘｔ＿ａを入力して、トランジスタ４０２をオフ状態とする。また、電位Ｖ２を高電位（Ｈ４）、電位Ｖ１を低電位（Ｌ３）とする。ここで、電位Ｖ２は電位Ｖ１と同じ電位とする。次に、電位Ｖ３を低電位（Ｌ）とする。トランジスタ４０３のゲート端子に、トランジスタ４０３をオフ状態とする電位Ｖｅｘｔ＿ｃを入力して、トランジスタ４０３をオフ状態とする。
ここでは、電位Ｖｅｘｔ＿ｃを低電位（Ｌ２）、電位Ｖｅｘｔ＿ａを高電位（Ｈ４）、電位Ｖ３を低電位（Ｌ１）、電位Ｖ１を低電位（Ｌ３）、電位Ｖ２を高電位（Ｈ４）とする。電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
以上により、書込み期間が終了する。書込み期間が終了した状態では、トランジスタ４０４はオフ状態であるが、ノードＡとトランジスタ４０４のソース端子（ドレイン端子）との間に電位差が生じているため、トランジスタ４０４には電流が僅かに流れる。つまり、オフ電流（即ち、リーク電流）が発生する。
次に、読出し期間となる。読出し期間中において、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電位の変化量の測定を行う。ここでは、読出し期間の動作に関し、図４９（Ｂ）を用いて説明する。
読出し期間が開始されると、時間の経過と共にノードＡに接続される容量に保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、出力回路４０６の入力端子の電位が変動することを意味するから、時間の経過と共に、出力回路４０６の出力端子の電位も変動することになる。
なお、読出し期間において、ノードＡの電位の変化量の測定期間ＭとノードＡの電荷の蓄積期間Ｓとを繰り返すことが好ましい。ノードＡの電位の変化量の測定とノードＡの電荷の蓄積とを繰り返し行うことにより、測定した電圧値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
あらかじめ、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔの関係を求めておくことで、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることが可能である。一般に、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
また、ノードＡに接続される容量の電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子４００の容量と他の容量（出力回路４０６の入力容量など）の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表現される。
このように、ノードＡに接続される容量ＣＡと、出力回路４０６の出力電位Ｖｏｕｔと時間変化Δｔから、ノードＡの電流ＩＡを求めることができる。
なお、電流ＩＡは、トランジスタ４０４を流れる電流Ｉｄｅｖと、他の電流成分Ｉｌｅａｋの和であるから、トランジスタ４０４を流れる電流Ｉｄｅｖを精度良く求めるには、トランジスタ４０４を流れる電流Ｉｄｅｖに対して他の電流成分Ｉｌｅａｋを十分に小さくした測定系を用いて測定を行うことが望ましい。また、電流成分Ｉｌｅａｋを見積もり、電流ＩＡから減ずることでトランジスタ４０４を流れる電流Ｉｄｅｖの精度を高めても良い。
ここでは、測定期間Ｍにおいて、電位Ｖ２を低電位（Ｌ５）、電位Ｖｅｘｔ＿ａを低電位（Ｌ４）としてトランジスタ４０２をオン状態とする。但し、トランジスタ４０２をオン状態とするため、電位Ｖｅｘｔ＿ａの低電位（Ｌ４）は、電位Ｖ２の低電位（Ｌ５）より高い。また、電位Ｖ１を高電位（Ｈ３）とする。電位Ｖｅｘｔ＿ｃを低電位（Ｌ２）、電位Ｖ３を低電位（Ｌ１）とする。また、電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
また、蓄積期間Ｓにおいて、電位Ｖ２を高電位（Ｈ４）、電位Ｖｅｘｔ＿ａを高電位（Ｈ４）としてトランジスタ４０２をオフ状態とする。また、電位Ｖ１を低電位（Ｌ３）とする。但し、電位Ｖ１、電位Ｖ２、及び電位Ｖｅｘｔ＿ａは同電位である。電位Ｖｅｘｔ＿ｃを低電位（Ｌ２）、電位Ｖ３を低電位（Ｌ１）とする。また、電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
以上に示す方法により、トランジスタ４０４を流れる微小な電流を測定することができる。
本実施例では、トランジスタ４０１、トランジスタ４０２はチャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍ、トランジスタ４０３はチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍ、トランジスタ４０４はチャネル長Ｌ＝０．８μｍ、チャネル幅Ｗ＝１００００μｍである。なお、各トランジスタは、試料１と同様の作製条件により形成した。
続いて、測定シーケンスについて説明する。測定シーケンスとしては下記の２種類の測定シーケンスを用いた。
第１の測定シーケンスは、初めに測定温度を１２５℃とし、トランジスタに流れる電流Ｉの算出に用いられるΔｔを１時間とし、Δｔごとに書込み期間を設けるサイクルを１０回繰り返した。次に、測定温度を８５℃とし、Δｔを６時間とし、Δｔごとに書込み期間を設けるサイクルを４回繰り返した。
第２の測定シーケンスは、初めに測定温度を１５０℃とし、Δｔを１時間とし、Δｔごとに書込み期間を設けるサイクルを１０回繰り返した。続いて測定温度を１２５℃とし、Δｔを１時間とし、Δｔごとに書込み期間を設けるサイクルを１０回繰り返した。続いて、測定温度を８５℃とし、Δｔを６時間とし、Δｔごとに書込み期間を設けるサイクルを４回繰り返した。続いて、測定温度を８５℃とし、Δｔを１２時間とし、Δｔごとに書込み期間を設けるサイクルを３回繰り返した。続いて、測定温度を６０℃とし、Δｔを６０時間とし、Δｔごとに書込み期間を設けるサイクルを１回行った。
なお、本実施例では、書込み期間において、電位Ｖ３の高電位（Ｈ１）を２Ｖと電位Ｖ３の低電位（Ｌ１）を１Ｖとした。電位Ｖｅｘｔ＿ｃの高電位（Ｈ２）を５Ｖ、低電位（Ｌ２）を−３Ｖとした。電位Ｖ１の高電位（Ｈ３）を３Ｖ、低電位（Ｌ３）を１．５Ｖとした。電位Ｖｅｘｔ＿ａの高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ４）を−１Ｖとした。電位Ｖ２の高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ５）を−２Ｖとした。電位Ｖｅｘｔ＿ｂを−３Ｖとし、トランジスタ４０４をオフ状態とし、電位Ｖ４を１Ｖとした。ここでは、ノードＡに２Ｖを印加した。
また、読み出し期間においては、１０秒の測定期間Ｍ、及び２９０秒の保持期間Ｓを１セットとし、読出し動作を繰り返して、出力電位Ｖｏｕｔを測定した。
なお、本実施例では、読み出し期間において、電位Ｖ１の高電位（Ｈ１）を５Ｖ、低電位（Ｌ１）を１．５Ｖとした。電位Ｖｅｘｔ＿ａの高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ４）を−１Ｖとした。電位Ｖ２の高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ５）を−２Ｖとした。電位Ｖ３の低電位（Ｌ２）を１Ｖとした。電位Ｖｅｘｔ＿ｃの低電位（Ｌ２）を−３Ｖとした。電位Ｖｅｘｔ＿ｂを−３Ｖとし、トランジスタ４０４をオフ状態とし、電位Ｖ４を１Ｖとした。
測定データの一例として図５０に、第２の測定シーケンスにおける、経過時間と、出力回路４０６の出力電位Ｖｏｕｔとの関係を示す。図５０より、時間の経過にしたがって、電位が変化している様子が確認できる。
図５１に出力電位Ｖｏｕｔ測定によって算出されたリーク電流を示す。図５１（Ａ）は第１の測定シーケンスで測定した結果であり、図５１（Ｂ）は第２の測定シーケンスで測定した結果である。なお、図５１（Ａ）、（Ｂ）は、経過時間と、ソース電極及びドレイン電極の間に流れるリーク電流との関係を表す図である。
図５１（Ａ）、（Ｂ）において、測定開始直後では測定されるリーク電流の値が徐々に低下する傾向がみられ、ある一定の値に収束する傾向があることが分かった。測定温度の最も高い条件では、測定されたリーク電流の最も低い値をその温度におけるリーク電流とした。
図５１（Ａ）から、リーク電流は、測定温度が１２５℃の場合では５×１０−２１Ａ／μｍ（５ｚＡ／μｍ）未満、測定温度が８５℃の場合では１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ（ヨクトアンペア：１ｙＡは１０−２４Ａ））未満であった。
また、図５１（Ｂ）から、リーク電流は、測定温度が１５０℃の場合では１．５×１０−２０Ａ／μｍ（１５ｚＡ／μｍ（ゼプトアンペア：１ｚＡは１０−２１Ａ））未満、測定温度が１２５℃の場合では２×１０−２１Ａ／μｍ（２ｚＡ／μｍ）未満、測定温度が８５℃の場合では５×１０−２３Ａ／μｍ（５０ｙＡ／μｍ（ヨクトアンペア：１ｙＡは１０−２４Ａ））未満、測定温度が６０℃の場合では６×１０−２４Ａ／μｍ（６ｙＡ／μｍ）未満であった。
以上の結果から、測定開始時の測定温度を高めることにより、過渡的な電流変化の影響を効果的に抑え、トランジスタ本来のリーク電流を測定することができることが分かった。
以上、本実施例により、高純度化され、酸素欠損が抑制された酸化物半導体を用いたトランジスタはオフ電流が十分に小さくなることが確認された。
次に、図５１（Ｂ）に示すリーク電流のアレニウスプロットを図５２に示す。図５２に示すように、上記で測定したリーク電流の温度依存性は直線状となり、活性化エネルギーはほぼ一定となっているため、測定値に不自然な点は見られないことが確認できた。
本実施例では、実施例１の試料１と同様の方法で作製した試料６について、オフ電流を測定した。
オフ電流の測定は上記実施例４と同様の方法により行った。用いた測定シーケンスは、第１の測定シーケンスである。
図５３（Ａ）に、出力電位Ｖｏｕｔ測定によって算出されたリーク電流を示す。また図５３（Ｂ）に、図５３（Ａ）に示すリーク電流のアレニウスプロットを示す。図５３（Ａ）、（Ｂ）より、リーク電流は、測定温度が１２５℃の場合では１×１０−２０Ａ／μｍ（１０ｚＡ／μｍ）未満、測定温度が８５℃の場合では２×１０−２２Ａ／μｍ（２００ｙＡ／μｍ）未満であった。
上記より、本発明の一態様の半導体装置は、酸化物半導体を用いたトランジスタの下層に単結晶半導体を含むトランジスタを設けた構成であっても、酸化物半導体を用いたトランジスタのオフ電流が十分に小さくなることが確認できた。
＜参考例＞
参考例として、各デバイスの必要保持年数と８５℃での目標の（要求される）リーク電流について付記する。
図５４を用いて各デバイスの必要保持年数と８５℃での目標のリーク電流について説明する。
図３４（Ｂ）に示す半導体装置は、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれ、酸化物半導体を用いたトランジスタをメモリセルの選択トランジスタ（スイッチング素子としてのトランジスタ）に用いた記憶装置である。
最小加工寸法をＦとしたときに、メモリセルひとつあたりの占有面積を８Ｆ２としてＤＯＳＲＡＭは、当該トランジスタの目標電流は、１００ａＡ／μｍ未満、保持時間は１時間以上、保持容量は３０ｆＦ、許容閾値変動は０．３Ｖである。
図３６及び図３７に示すノーマリーオフＣＰＵは、当該トランジスタの目標電流は、３ｚＡ／μｍ未満、保持時間は１日以上、保持容量は１８４ｆＦ、許容閾値変動は０．１Ｖである。
図２等に示す半導体装置は、ＮＯＳＲＡＭ（Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれる。小規模なＮＯＳＲＡＭのトランジスタの目標電流は、９３ｙＡ／μｍ未満、保持時間は１０年以上、保持容量は２１ｆＦ、許容閾値変動は０．５Ｖである。また、２値のＮＯＳＲＡＭのトランジスタの目標電流は、１．５ｙＡ／μｍ未満、保持時間は１０年以上、保持容量は３９ａＦ、許容閾値変動は０．５Ｖである。また、８値のＮＯＳＲＡＭのトランジスタの目標電流は、０．０２ｙＡ／μｍ未満、保持時間は１０年以上、保持容量は３９ａＦ、許容閾値変動は０．１Ｖである。
ＦＰＧＡのトランジスタの目標電流は、４４ｙＡ／μｍ未満、保持時間は１０年以上、保持容量は１８４ｆＦ、許容閾値変動は０．３Ｖである。
１０ 積層構造
１１ 層
１２ 層
２１ 絶縁層
２２ 絶縁層
２４ 電子
３１ 配線層
３２ 配線層
４１ バリア層
１００ トランジスタ
１０１ａ 酸化物層
１０１ｂ 酸化物層
１０２ 半導体層
１０３ａ 電極
１０３ｂ 電極
１０４ ゲート絶縁層
１０５ ゲート電極
１０７ 絶縁層
１０８ 絶縁層
１１０ トランジスタ
１１１ 半導体基板
１１２ 半導体層
１１３ａ 低抵抗層
１１３ｂ 低抵抗層
１１４ ゲート絶縁層
１１５ ゲート電極
１２０ バリア層
１２１ 絶縁層
１２２ 絶縁層
１２３ 絶縁層
１２４ 絶縁層
１２５ 絶縁層
１２６ 絶縁層
１３０ 容量
１３１ 配線
１３２ 配線
１３３ 配線
１３４ 配線
１４０ 絶縁層
１４１ 配線
１４２ 配線
１５１ 配線
１５２ 配線
１６０ トランジスタ
１６１ プラグ
１６２ プラグ
１６３ プラグ
１６４ プラグ
１６５ プラグ
１６６ プラグ
１６７ プラグ
１７４ 導電膜
１８０ トランジスタ
２０４ ゲート電極
２０６ 酸化物半導体膜
２１６ａ 導電膜
２１６ｂ 導電膜
２２０ 導電膜
２６０ 開口部
４００ 容量素子
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０６ 出力回路
６１０ 電子銃室
６１２ 光学系
６１４ 試料室
６１６ 光学系
６１８ カメラ
６２０ 観察室
６２２ フィルム室
６２４ 電子
６２８ 物質
６３２ 蛍光板
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦＩＤタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦＩＤ

Claims (6)

  1. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記容量素子の他方の電極は、第２の配線と電気的に接続された半導体装置であって、
    前記第１のトランジスタは、単結晶半導体を含む第１の半導体層を有し、
    前記第２のトランジスタは、第１の酸化物層と、前記第１の酸化物層上の酸化物半導体を含む第２の半導体層と、前記第２の半導体層上の第１の電極及び第２の電極と、前記第１の電極上及び前記第２の電極上の第２の酸化物層と、前記第２の酸化物層上の絶縁膜と、前記絶縁膜上の第３の電極と、を有し、
    前記第１の電極は、前記第２のトランジスタのソース又はドレインの一方として機能する領域を有し、
    前記第２の電極は、前記第２のトランジスタのソース又はドレインの他方として機能する領域を有し、
    前記絶縁膜は、前記第２のトランジスタのゲート絶縁膜として機能する領域を有し、
    前記第３の電極は、前記第２のトランジスタの第１のゲートとして機能する領域を有し、
    前記第２のトランジスタのチャネル幅方向において、前記第３の電極は、前記第２の半導体層の上面と面する領域と、前記第２の半導体層の側面と面する領域と、を有し、
    前記第１の半導体層上に、前記第１のトランジスタのゲートと電気的に接続された、第１の導電層を有し、
    前記第１の導電層上に、バリア層を有し、
    前記バリア層上に、第２の導電層を有し、
    前記第２の導電層上に、前記第２の半導体層を有し、
    前記第１の導電層は、前記バリア層を介して、前記第２の導電層と重なる第１の領域を有し、
    前記第１の領域は、前記容量素子の一方の電極として機能する領域を有することを特徴とする半導体装置。
  2. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記容量素子の他方の電極は、第２の配線と電気的に接続された半導体装置であって、
    前記第１のトランジスタは、単結晶半導体を含む第１の半導体層を有し、
    前記第２のトランジスタは、第１の酸化物層と、前記第１の酸化物層上の酸化物半導体を含む第２の半導体層と、前記第２の半導体層上の第１の電極及び第２の電極と、前記第１の電極上及び前記第２の電極上の第２の酸化物層と、前記第２の酸化物層上の絶縁膜と、前記絶縁膜上の第３の電極と、を有し、
    前記第１の電極は、前記第２のトランジスタのソース又はドレインの一方として機能する領域を有し、
    前記第２の電極は、前記第２のトランジスタのソース又はドレインの他方として機能する領域を有し、
    前記絶縁膜は、前記第２のトランジスタのゲート絶縁膜として機能する領域を有し、
    前記第３の電極は、前記第２のトランジスタの第１のゲートとして機能する領域を有し、
    前記第２のトランジスタのチャネル方向において、前記第３の電極は、前記第２の半導体層の上面と面する領域と、前記第２の半導体層の側面と面する領域と、を有し、
    前記第１の半導体層上に、前記第１のトランジスタのゲートと電気的に接続された、第１の導電層を有し、
    前記第１の導電層上に、バリア層を有し、
    前記バリア層上に、第２の導電層を有し、
    前記第２の導電層上に、前記第２の半導体層を有し、
    前記第１の導電層は、前記バリア層を介して、前記第２の導電層と重なる第１の領域を有し、
    前記第１の領域は、前記容量素子の一方の電極として機能する領域を有し、
    前記第２の電極は、前記バリア層のコンタクトホールを介して、前記第１のトランジスタのゲートと電気的に接続されたことを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第２のトランジスタは、前記第２の導電層と同一層上に設けられ、且つ前記第２の導電層と同一材料を有する第４の電極を有し、
    前記第４の電極は、前記第２のトランジスタの第２のゲートとして機能する領域を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記バリア層は、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、又は酸化窒化ハフニウムを有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記絶縁膜の上面形状及び前記第２の酸化物層の上面形状の各々は、前記第３の電極の上面形状と概略一致することを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第２の半導体層と、第１の酸化物膜と、前記第２の酸化物膜の各々は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であることを特徴とする半導体装置。
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