JPH05275613A - 積層型半導体装置 - Google Patents
積層型半導体装置Info
- Publication number
- JPH05275613A JPH05275613A JP10071292A JP10071292A JPH05275613A JP H05275613 A JPH05275613 A JP H05275613A JP 10071292 A JP10071292 A JP 10071292A JP 10071292 A JP10071292 A JP 10071292A JP H05275613 A JPH05275613 A JP H05275613A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- layers
- semiconductor device
- conductive layer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【構成】 互いに所定の間隔を有して形成されたストラ
イプ状の第１の導電層１，２，３と、第１の導電層の下
に所定の距離を隔て、該第１の導電層の間隔部に相当す
る位置に配置され、該間隔部の幅と同等あるいはそれ以
上の幅を有する第２の導電層４，５，６と、第１および
第２の導電層の所定の部位に開口部を設けるようにし
た。 【効果】 シールド効果が増加し、クロストークの低減
が図れるとともに、回路レイアウトの自由度を向上する
ことができ、高集積化に対応することが可能となる。
イプ状の第１の導電層１，２，３と、第１の導電層の下
に所定の距離を隔て、該第１の導電層の間隔部に相当す
る位置に配置され、該間隔部の幅と同等あるいはそれ以
上の幅を有する第２の導電層４，５，６と、第１および
第２の導電層の所定の部位に開口部を設けるようにし
た。 【効果】 シールド効果が増加し、クロストークの低減
が図れるとともに、回路レイアウトの自由度を向上する
ことができ、高集積化に対応することが可能となる。
Description
【０００１】
【産業上の利用分野】この発明は積層型半導体装置に関
し、特に、隣接層間のクロストーク防止のためのシール
ド層を備えた積層型半導体装置に関するものである。
し、特に、隣接層間のクロストーク防止のためのシール
ド層を備えた積層型半導体装置に関するものである。
【０００２】
【従来の技術】図５は従来の積層型半導体装置の１例と
して示す４層構造３次元回路素子の断面構造模式図であ
り、図において、１１は該積層型半導体装置の基板であ
るｐ型シリコン基板、１２はこのｐ型シリコン基板１１
に形成されるＭＯＳトランジスタを相互に分離するため
のフィールド酸化膜、１３，１４はＭＯＳトランジスタ
のソース・ドレイン領域となるｎ型シリコン領域、１５
はＭＯＳトランジスタのゲート電極、１６はＭＯＳトラ
ンジスタ上を覆う絶縁膜、１７は信号を伝える配線、１
８は隣合う層を分離する層間絶縁膜、１９は再結晶化さ
れたｐ型シリコンである。
して示す４層構造３次元回路素子の断面構造模式図であ
り、図において、１１は該積層型半導体装置の基板であ
るｐ型シリコン基板、１２はこのｐ型シリコン基板１１
に形成されるＭＯＳトランジスタを相互に分離するため
のフィールド酸化膜、１３，１４はＭＯＳトランジスタ
のソース・ドレイン領域となるｎ型シリコン領域、１５
はＭＯＳトランジスタのゲート電極、１６はＭＯＳトラ
ンジスタ上を覆う絶縁膜、１７は信号を伝える配線、１
８は隣合う層を分離する層間絶縁膜、１９は再結晶化さ
れたｐ型シリコンである。
【０００３】また、２０，２１，２２，２３はそれぞれ
第１，第２，第３，第４層回路、１，２，３はそれぞれ
第１−第２層間，第２−第３層間，第３−第４層間に配
置されたポリシリコン等からなる平板状の導電層であ
り、これら導電層１，２，３のうち、導電層１，３は電
源電位を、導電層２は接地電位をそれぞれ供給する配線
となっている。
第１，第２，第３，第４層回路、１，２，３はそれぞれ
第１−第２層間，第２−第３層間，第３−第４層間に配
置されたポリシリコン等からなる平板状の導電層であ
り、これら導電層１，２，３のうち、導電層１，３は電
源電位を、導電層２は接地電位をそれぞれ供給する配線
となっている。
【０００４】図６は図５に示すような４層構造３次元回
路素子の構造の１例を示す回路図であり、図中、図５と
同一符号は相当部分を示す。図６において、３１，３３
はそれぞれｐ型シリコン基板１１，導電層２に対応する
配線に電位を供給する接地電位、３２，３４はそれぞれ
導電層１，３に対応する配線に電位を供給する電源電位
である。図に示すように、第１，第３層回路２０，２２
はそれぞれ２つのトランジスタからなるインバータを３
段接続した回路、第２層回路２１はそれぞれ３つのトラ
ンジスタからなるＮＡＮＤ及びＮＯＲを並列接続した回
路、第４層回路２３はフォトダイオードとそのスイッチ
ングトランジスタを２つ接続した回路で構成されてい
る。
路素子の構造の１例を示す回路図であり、図中、図５と
同一符号は相当部分を示す。図６において、３１，３３
はそれぞれｐ型シリコン基板１１，導電層２に対応する
配線に電位を供給する接地電位、３２，３４はそれぞれ
導電層１，３に対応する配線に電位を供給する電源電位
である。図に示すように、第１，第３層回路２０，２２
はそれぞれ２つのトランジスタからなるインバータを３
段接続した回路、第２層回路２１はそれぞれ３つのトラ
ンジスタからなるＮＡＮＤ及びＮＯＲを並列接続した回
路、第４層回路２３はフォトダイオードとそのスイッチ
ングトランジスタを２つ接続した回路で構成されてい
る。
【０００５】次に動作について説明する。図５及び図６
に示す４層構造３次元回路素子では、各層の回路素子
が、独立または相互に信号を授受しつつ、機能的な動作
を行う。ここで、導電層１，２，３は平板状に構成さ
れ、上下に隣接した各層回路２０−２１，２１−２２，
２２−２３間で、各層間絶縁膜１８の容量を介して生じ
る信号のクロストーク防止のためのシールド層の役目を
担っている。
に示す４層構造３次元回路素子では、各層の回路素子
が、独立または相互に信号を授受しつつ、機能的な動作
を行う。ここで、導電層１，２，３は平板状に構成さ
れ、上下に隣接した各層回路２０−２１，２１−２２，
２２−２３間で、各層間絶縁膜１８の容量を介して生じ
る信号のクロストーク防止のためのシールド層の役目を
担っている。
【０００６】
【発明が解決しようとする課題】従来の積層型半導体装
置は以上のように構成されているので、導電層１，２，
３はシールド層として形成されているが、隣接する上下
層で共通の電圧供給配線ともなっており、不要なクロス
トークが生じる原因となっている。また、信号線である
配線とシールド層である導電層との電気的な接続はでき
ず、かつ、導電層１，２，３の構造が平板状のため、該
導電層１，２，３の上下に隣接する各層回路間での接続
が困難であり、回路のレイアウトが制限されるので、半
導体装置の高集積化が図れないなどの問題点があった。
置は以上のように構成されているので、導電層１，２，
３はシールド層として形成されているが、隣接する上下
層で共通の電圧供給配線ともなっており、不要なクロス
トークが生じる原因となっている。また、信号線である
配線とシールド層である導電層との電気的な接続はでき
ず、かつ、導電層１，２，３の構造が平板状のため、該
導電層１，２，３の上下に隣接する各層回路間での接続
が困難であり、回路のレイアウトが制限されるので、半
導体装置の高集積化が図れないなどの問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、複数の回路ブロックを積層した
積層型半導体装置において、各層間の不要なクロストー
クが防止でき、かつ、高集積化が可能な積層型半導体装
置を得ることを目的とする。
ためになされたもので、複数の回路ブロックを積層した
積層型半導体装置において、各層間の不要なクロストー
クが防止でき、かつ、高集積化が可能な積層型半導体装
置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る積層型半
導体装置は、複数の半導体回路ブロックを上下層の半導
体回路に分離する各々の絶縁膜中に、互いに所定の間隔
を有して形成されたストライプ状の第１の導電層と、上
記絶縁膜中の上記第１の導電層の下方に所定の距離を隔
て、該第１の導電層の間隔部に相当する位置に配置され
た、該間隔部の幅と同等もしくはそれ以上の幅を有する
ストライプ状の第２の導電層と、上記第１および第２の
導電層の所望の部位に形成された開口部とを有するもの
である。
導体装置は、複数の半導体回路ブロックを上下層の半導
体回路に分離する各々の絶縁膜中に、互いに所定の間隔
を有して形成されたストライプ状の第１の導電層と、上
記絶縁膜中の上記第１の導電層の下方に所定の距離を隔
て、該第１の導電層の間隔部に相当する位置に配置され
た、該間隔部の幅と同等もしくはそれ以上の幅を有する
ストライプ状の第２の導電層と、上記第１および第２の
導電層の所望の部位に形成された開口部とを有するもの
である。
【０００９】また、この発明に係る積層型半導体装置
は、上記積層型半導体装置において、第１の導電層，第
２の導電層のうち、一方が電源電位に、他方が接地電位
に接続されたものである。
は、上記積層型半導体装置において、第１の導電層，第
２の導電層のうち、一方が電源電位に、他方が接地電位
に接続されたものである。
【００１０】
【作用】この発明における積層型半導体装置は、シール
ド層となる導電層を２層に分け、かつ、その形状をスト
ライプ状としたので、シールド層を厚くしてそのシール
ド効果を増すこととなり、また、導電層の所要箇所に開
口部を設けて該導電層の上下に形成された素子層間の電
気的接続を容易としたので、シールド効果が増加してク
ロストークの低減が図れるとともに、回路レイアウトの
自由度を向上することができ、高集積化に対応すること
が可能となる。
ド層となる導電層を２層に分け、かつ、その形状をスト
ライプ状としたので、シールド層を厚くしてそのシール
ド効果を増すこととなり、また、導電層の所要箇所に開
口部を設けて該導電層の上下に形成された素子層間の電
気的接続を容易としたので、シールド効果が増加してク
ロストークの低減が図れるとともに、回路レイアウトの
自由度を向上することができ、高集積化に対応すること
が可能となる。
【００１１】また、この発明における積層型半導体装置
は、２層に分けた導電層をそれぞれ電源電位，接地電位
に固定したことにより、両者間でコンデンサーを形成す
ることとなり、また、それぞれ上下に隣接する回路に対
して接地及び電源電位の配線として用いられることによ
り、電位が安定し、クロストークの低減が図れる。
は、２層に分けた導電層をそれぞれ電源電位，接地電位
に固定したことにより、両者間でコンデンサーを形成す
ることとなり、また、それぞれ上下に隣接する回路に対
して接地及び電源電位の配線として用いられることによ
り、電位が安定し、クロストークの低減が図れる。
【００１２】
【実施例】以下、本発明の一実施例を図について説明す
る。図１はこの発明の一実施例による積層型半導体装置
の１例として示す４層構造３次元回路素子の断面構造模
式図であり、図において、図５と同一符号は同一または
相当部分を示す。図１において、１および４，２および
５，３および６は、それぞれ第１−第２，第２−第３，
第３−第４層回路間に互いに半周期隔ててストライプ状
に配置され、不純物を添加して低抵抗化したポリシリコ
ン等からなる上側導電層および下側導電層であり、それ
ぞれ所望の位置に開口部を備え、また、それぞれの上下
層から配線１７が接続されている。隣接する各層の回路
の配線１７は、これら導電層１，２，３，４，５，６の
所定の位置に設けられれた開口部を通して接続され、隣
接する層間での回路の接続を可能としている。
る。図１はこの発明の一実施例による積層型半導体装置
の１例として示す４層構造３次元回路素子の断面構造模
式図であり、図において、図５と同一符号は同一または
相当部分を示す。図１において、１および４，２および
５，３および６は、それぞれ第１−第２，第２−第３，
第３−第４層回路間に互いに半周期隔ててストライプ状
に配置され、不純物を添加して低抵抗化したポリシリコ
ン等からなる上側導電層および下側導電層であり、それ
ぞれ所望の位置に開口部を備え、また、それぞれの上下
層から配線１７が接続されている。隣接する各層の回路
の配線１７は、これら導電層１，２，３，４，５，６の
所定の位置に設けられれた開口部を通して接続され、隣
接する層間での回路の接続を可能としている。
【００１３】図２はこの発明の一実施例における積層型
半導体装置のストライプ状の導電層１，２，３，４，
５，６の構造を示す上面図であり、図において、４０は
該導電層１，２，３，４，５，６の上下層の配線１７を
通す開口部であり、該積層型半導体装置の回路レイアウ
トに対応して所望の位置に形成される。また、図３はこ
の発明の一実施例における積層型半導体装置のストライ
プ状の導電層１，２，３，４，５，６の側面構造を示す
断面図である。これらの図に示すように、上側導電層
１，２，３、下側導電層４，５，６とも、互いに所定の
距離を隔ててストライプ状に形成されており、その距離
は、真上から見た場合、図２に示すように、その下にあ
るデバイス層が見通せない、すなわち、導電層の隙間が
無い構造になるよう設定されている。
半導体装置のストライプ状の導電層１，２，３，４，
５，６の構造を示す上面図であり、図において、４０は
該導電層１，２，３，４，５，６の上下層の配線１７を
通す開口部であり、該積層型半導体装置の回路レイアウ
トに対応して所望の位置に形成される。また、図３はこ
の発明の一実施例における積層型半導体装置のストライ
プ状の導電層１，２，３，４，５，６の側面構造を示す
断面図である。これらの図に示すように、上側導電層
１，２，３、下側導電層４，５，６とも、互いに所定の
距離を隔ててストライプ状に形成されており、その距離
は、真上から見た場合、図２に示すように、その下にあ
るデバイス層が見通せない、すなわち、導電層の隙間が
無い構造になるよう設定されている。
【００１４】図４は図１に示すような４層構造３次元回
路素子の構造の１例を示す回路図であり、図中、図１と
同一符号は相当部分を示す。図４において、３２ａ，３
３ａ，３４ａは導電層１，２，３に対応する配線に電位
を供給する電源電位、３１，３２ｂ，３３ｂ，３４ｂは
それぞれｐ型シリコン基板１１，導電層４，５，６に対
応する配線に電位を供給する接地電位である。
路素子の構造の１例を示す回路図であり、図中、図１と
同一符号は相当部分を示す。図４において、３２ａ，３
３ａ，３４ａは導電層１，２，３に対応する配線に電位
を供給する電源電位、３１，３２ｂ，３３ｂ，３４ｂは
それぞれｐ型シリコン基板１１，導電層４，５，６に対
応する配線に電位を供給する接地電位である。
【００１５】第１，第３層回路２０，２２はそれぞれト
ランジスタ２つからなるインバータを３段接続した回
路、第２層回路２１はそれぞれ３つのトランジスタから
なるＮＡＮＤ及びＮＯＲで構成される回路、第４層回路
２３はフォトダイオードとそのスイッチングトランジス
タ２つとからなる回路である。第２層回路２１中のＮＯ
Ｒ回路は、第１層回路２０に含まれるトランジスタ５１
および第２層回路２１に含まれるトランジスタ５２，５
３より構成されている。
ランジスタ２つからなるインバータを３段接続した回
路、第２層回路２１はそれぞれ３つのトランジスタから
なるＮＡＮＤ及びＮＯＲで構成される回路、第４層回路
２３はフォトダイオードとそのスイッチングトランジス
タ２つとからなる回路である。第２層回路２１中のＮＯ
Ｒ回路は、第１層回路２０に含まれるトランジスタ５１
および第２層回路２１に含まれるトランジスタ５２，５
３より構成されている。
【００１６】次に作用，効果について説明する。導電層
１，２，３，４，５，６は各層間のクロストークを防ぐ
ためのシールド層となるが、上側層１，２，３，下側層
４，５，６の２層構造としたことにより、シールド層の
厚さを増すことになり、また、一方を電源電位に、他方
を接地電位に固定したことにより、コンデンサーが形成
されて電位が安定するとともに、それぞれ上下に隣接す
る回路に対して接地及び電源電位を供給する配線として
も用いられる。これらのことにより、シールド効果が向
上し、クロストークの低減が図れる。また、これらのス
トライプ状の導電層は開口部４０を備え、この開口部４
０を通る配線により隣接する層の回路を接続するので、
導電層の上下に形成された各層間での電気的接続を容易
にし、回路レイアウトの自由度を向上させることによ
り、トランジスタ５１，５２，５３より構成されるＮＯ
Ｒ回路のように、隣接する層間での回路や素子の接続が
可能となる。
１，２，３，４，５，６は各層間のクロストークを防ぐ
ためのシールド層となるが、上側層１，２，３，下側層
４，５，６の２層構造としたことにより、シールド層の
厚さを増すことになり、また、一方を電源電位に、他方
を接地電位に固定したことにより、コンデンサーが形成
されて電位が安定するとともに、それぞれ上下に隣接す
る回路に対して接地及び電源電位を供給する配線として
も用いられる。これらのことにより、シールド効果が向
上し、クロストークの低減が図れる。また、これらのス
トライプ状の導電層は開口部４０を備え、この開口部４
０を通る配線により隣接する層の回路を接続するので、
導電層の上下に形成された各層間での電気的接続を容易
にし、回路レイアウトの自由度を向上させることによ
り、トランジスタ５１，５２，５３より構成されるＮＯ
Ｒ回路のように、隣接する層間での回路や素子の接続が
可能となる。
【００１７】このように上記実施例では、各層間に配置
され、それぞれ接地電位，電源電位に固定された２つの
導電層により、各層の半導体回路の接地及び電源電位が
供給されるので、各層間での信号の不要なクロストーク
が防止され、さらに、導電層に設けられた開口部を通し
て、上下層の回路間での電気的接続を可能とすることが
できる。
され、それぞれ接地電位，電源電位に固定された２つの
導電層により、各層の半導体回路の接地及び電源電位が
供給されるので、各層間での信号の不要なクロストーク
が防止され、さらに、導電層に設けられた開口部を通し
て、上下層の回路間での電気的接続を可能とすることが
できる。
【００１８】なお、上記実施例では第２の導電層の幅を
第１の導電層の間隔部の幅と同様としたが、それ以上て
あってもよく上記実施例と同様の効果を奏する。
第１の導電層の間隔部の幅と同様としたが、それ以上て
あってもよく上記実施例と同様の効果を奏する。
【００１９】
【発明の効果】以上のように、この発明に係る積層型半
導体装置によれば、複数の半導体回路ブロックを上下層
の半導体回路に分離する各々の絶縁膜中に、互いに所定
の間隔を有して形成されたストライプ状の第１の導電層
と、上記絶縁膜中の上記第１の導電層の下方に所定の距
離を隔て、該第１の導電層の間隔部に相当する位置に配
置された、該間隔部の幅と同等もしくはそれ以上の幅を
有するストライプ状の第２の導電層と、上記第１，第２
の導電層の所望の位置に形成された開口部とを設けるよ
うにしたので、上記第１，第２の導電層の上下の形成さ
れた素子層間の電気的接続が容易となり、シールド効果
が増大してクロストークの低減が図れるとともに、回路
レイアウトの自由度を向上することかでき、高集積化に
対応することが可能となる効果がある。
導体装置によれば、複数の半導体回路ブロックを上下層
の半導体回路に分離する各々の絶縁膜中に、互いに所定
の間隔を有して形成されたストライプ状の第１の導電層
と、上記絶縁膜中の上記第１の導電層の下方に所定の距
離を隔て、該第１の導電層の間隔部に相当する位置に配
置された、該間隔部の幅と同等もしくはそれ以上の幅を
有するストライプ状の第２の導電層と、上記第１，第２
の導電層の所望の位置に形成された開口部とを設けるよ
うにしたので、上記第１，第２の導電層の上下の形成さ
れた素子層間の電気的接続が容易となり、シールド効果
が増大してクロストークの低減が図れるとともに、回路
レイアウトの自由度を向上することかでき、高集積化に
対応することが可能となる効果がある。
【００２０】またこの発明にかかる積層型半導体装置に
よれば、上記第１及び第２の導電層のうち、一方を電源
電位に、他方を接地電位に接続することにより、２層に
分けた導電層をそれぞれ電源電位，接地電位に固定する
ようにしたので、両導電層間でコンデンサーを形成する
こととなり、またそれぞれ上下に隣接する回路に対して
接地及び電源電位間の配線としても用いられることによ
り、電位が安定し、クロストークの低減が図れる効果が
ある。
よれば、上記第１及び第２の導電層のうち、一方を電源
電位に、他方を接地電位に接続することにより、２層に
分けた導電層をそれぞれ電源電位，接地電位に固定する
ようにしたので、両導電層間でコンデンサーを形成する
こととなり、またそれぞれ上下に隣接する回路に対して
接地及び電源電位間の配線としても用いられることによ
り、電位が安定し、クロストークの低減が図れる効果が
ある。
【図１】この発明の一実施例による積層型半導体装置の
構造を示す断面模式図である。
構造を示す断面模式図である。
【図２】この発明の一実施例による積層型半導体装置の
導電層の構造を示す上面図である。
導電層の構造を示す上面図である。
【図３】この発明の一実施例による積層型半導体装置の
導電層の構造を示す側面の断面図である。
導電層の構造を示す側面の断面図である。
【図４】この発明の一実施例による積層型半導体装置の
構造の１例を示す回路図である。
構造の１例を示す回路図である。
【図５】従来の積層型半導体装置の構造を示す断面模式
図である。
図である。
【図６】従来の積層型半導体装置の構造の１例を示す回
路図である。
路図である。
１〜６ 導電層 １１ ｐ型シリコン基板 １２ フィールド酸化膜 １３，１４ ｎ型シリコン領域 １５ ゲート電極 １６ 絶縁膜 １７ 配線 １８ 層間絶縁膜 １９ 再結晶化されたｐ型シリコン ２０ 第１層回路 ２１ 第２層回路 ２２ 第３層回路 ２３ 第４層回路 ３１ 接地電位 ３２ａ 電源電位 ３２ｂ 接地電位 ３３ａ 電源電位 ３３ｂ 接地電位 ３４ａ 電源電位 ３４ｂ 接地電位 ４０ 開口部 ５１〜５３ トランジスタ
Claims (2)
- 【請求項１】 複数の半導体回路ブロックを立体的に配
置してなる積層型半導体装置において、 上記複数の半導体回路ブロックを上下層の半導体回路に
分離する各々の絶縁膜中に、互いに所定の間隔を有して
形成されたストライプ状の第１の導電層と、 上記絶縁膜中の上記第１の導電層の下方に所定の距離を
隔て、該第１の導電層の間隔部に相当する位置に配置さ
れた、該間隔部の幅と同等もしくはそれ以上の幅を有す
るストライプ状の第２の導電層と、 上記第１および第２の導電層の所望の部位に形成された
開口部とを備えたことを特徴とする積層型半導体装置。 - 【請求項２】 請求項１記載の積層型半導体装置におい
て、 上記第１の導電層，第２の導電層のうち、一方を電源電
位に、他方を接地電位に接続してなることを特徴とする
積層型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10071292A JPH05275613A (ja) | 1992-03-25 | 1992-03-25 | 積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10071292A JPH05275613A (ja) | 1992-03-25 | 1992-03-25 | 積層型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275613A true JPH05275613A (ja) | 1993-10-22 |
Family
ID=14281280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10071292A Pending JPH05275613A (ja) | 1992-03-25 | 1992-03-25 | 積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275613A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833250B1 (ko) * | 2006-12-08 | 2008-05-28 | (주)실리콘화일 | 적층구조를 갖는 집적회로의 제조방법 및 그 집적회로 |
| JP2012089739A (ja) * | 2010-10-21 | 2012-05-10 | Sony Corp | 固体撮像装置及び電子機器 |
| WO2015060133A1 (en) * | 2013-10-22 | 2015-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2015097593A1 (en) * | 2013-12-27 | 2015-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9653479B2 (en) | 2015-03-19 | 2017-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| US9728559B2 (en) | 2015-02-06 | 2017-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Device, manufacturing method thereof, and electronic device |
| JP2017157859A (ja) * | 2017-05-22 | 2017-09-07 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1992
- 1992-03-25 JP JP10071292A patent/JPH05275613A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833250B1 (ko) * | 2006-12-08 | 2008-05-28 | (주)실리콘화일 | 적층구조를 갖는 집적회로의 제조방법 및 그 집적회로 |
| JP2012089739A (ja) * | 2010-10-21 | 2012-05-10 | Sony Corp | 固体撮像装置及び電子機器 |
| WO2015060133A1 (en) * | 2013-10-22 | 2015-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9673224B2 (en) | 2013-10-22 | 2017-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2015097593A1 (en) * | 2013-12-27 | 2015-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2015144267A (ja) * | 2013-12-27 | 2015-08-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9356054B2 (en) | 2013-12-27 | 2016-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2019208030A (ja) * | 2013-12-27 | 2019-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9704868B2 (en) | 2013-12-27 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9728559B2 (en) | 2015-02-06 | 2017-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Device, manufacturing method thereof, and electronic device |
| US10074672B2 (en) | 2015-02-06 | 2018-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Device, manufacturing method thereof, and electronic device |
| US10707239B2 (en) | 2015-02-06 | 2020-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Device, manufacturing method thereof, and electronic device |
| US10050060B2 (en) | 2015-03-19 | 2018-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| US9653479B2 (en) | 2015-03-19 | 2017-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| JP2017157859A (ja) * | 2017-05-22 | 2017-09-07 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920004179B1 (ko) | 반도체집적회로 | |
| US6084255A (en) | Gate array semiconductor device | |
| JP2703970B2 (ja) | Ｍｏｓ型半導体装置 | |
| US5656834A (en) | IC standard cell designed with embedded capacitors | |
| EP0203025B1 (en) | Gate array with reduced isolation | |
| US7999333B2 (en) | Semiconductor device | |
| US7923809B2 (en) | Semiconductor device having shield structure | |
| US20110204477A1 (en) | Semiconductor integrated circuit device | |
| US8050066B2 (en) | MISFET with capacitors | |
| JP2002124681A (ja) | 半導体装置 | |
| JPH04233756A (ja) | 共有電極を有する複数のトランジスタ構造から成る集積回路 | |
| US5111271A (en) | Semiconductor device using standard cell system | |
| US4524377A (en) | Integrated circuit | |
| JPH05275613A (ja) | 積層型半導体装置 | |
| US6121645A (en) | Noise-reducing circuit | |
| EP0193172A2 (en) | Vertical MOS transistor with peripheral circuit | |
| US4750026A (en) | C MOS IC and method of making the same | |
| JPS61180466A (ja) | 積層型半導体装置 | |
| JPH04360570A (ja) | 積層型半導体装置 | |
| US6441448B1 (en) | Semiconductor storage device | |
| JPS61158162A (ja) | 半導体集積回路 | |
| JPH0442830B2 (ja) | ||
| US5457348A (en) | High-current integrated circuit with wiring for minimized on-resistance | |
| JPH0473960A (ja) | 半導体集積回路 | |
| JP2700365B2 (ja) | 半導体集積回路装置 |