CN105659369B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

在使用氧化物半导体的半导体装置中提高电特性，并且提供一种电特性变动少且可靠性高的半导体装置。一种半导体装置，包括：进行热脱附谱分析时的400℃以上的任意温度下的氢分子的脱离量为300℃下的氢分子的脱离量的130％以下的第一绝缘膜；第一绝缘膜上的第一阻挡膜；第一阻挡膜上的具有包含超过化学计量组成的氧的区域的第二绝缘膜；以及第二绝缘膜上的包括第一氧化物半导体膜的第一晶体管。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种物体、方法或者制造方法。另外，本发明涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。本发明的一个实施方式尤其涉及一种半导体装置、显示装置、发光装置、存储装置、上述装置的驱动方法或者上述装置的制造方法。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。电光装置、图像显示装置(也简单地称为显示装置)、半导体电路、发光装置、蓄电装置、存储装置以及电子设备有时包括半导体装置。
背景技术
作为用作晶体管的半导体的硅，根据用途分别使用非晶硅或多晶硅。例如，当应用于构成大型的显示装置的晶体管时，优选使用已确立了在大面积衬底上形成的技术的非晶硅。另一方面，当应用于构成一体地形成有驱动电路的高功能的显示装置的晶体管时，优选使用可以制造具有高场效应迁移率的晶体管的多晶硅。作为多晶硅的形成方法，已知通过对非晶硅进行高温下的加热处理或激光处理来形成的方法。
近年来氧化物半导体受到关注。例如，已公开了使用包含铟、镓及锌的非晶氧化物半导体的晶体管(参照专利文献1)。
因为氧化物半导体可以利用溅射法等形成，所以可以应用于构成大型的显示装置的晶体管的沟道形成区域。另外，使用氧化物半导体的晶体管具有高场效应迁移率，因而可以实现一体地形成有驱动电路的高性能的显示装置。此外，因为可以改良使用非晶硅的晶体管的生产装置的一部分而利用，所以该晶体管在可以抑制资本投资的方面上占优势。
已知使用氧化物半导体的晶体管的非导通状态下的泄漏电流极小。例如，已公开了应用包括氧化物半导体的晶体管的泄漏电流小的特性的低功耗的CPU等(参照专利文献2)。
此外，还公开了通过使用由半导体而成的活性层构成阱型电势可以得到具有高场效应迁移率的晶体管(参照专利文献3)。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开2006-165528号公报
[专利文献2]日本专利申请公开2012-257187号公报
[专利文献3]日本专利申请公开2012-59860号公报
发明内容
本发明的一个实施方式的目的之一是提高使用氧化物半导体的半导体装置的电特性。此外，本发明的一个实施方式的目的之一是制造电特性变动少且可靠性高的半导体装置。另外，本发明的一个实施方式的目的之一是提供一种新颖的半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。此外，本说明书的一个实施方式并不需要实现所有上述目的。另外，这些目的以外的目的从说明书、附图、权利要求书等的记载是显然且可以衍生的。
本发明的一个实施方式是一种半导体装置，包括：进行热脱附谱分析时的400℃以上的任意温度下的氢分子的脱离量为300℃下的氢分子的脱离量的130％以下的第一绝缘膜；第一绝缘膜上的第一阻挡膜；第一阻挡膜上的具有包含超过化学计量组成的氧的区域的第二绝缘膜；以及第二绝缘膜上的包括第一氧化物半导体膜的第一晶体管。
在上述结构中，第一绝缘膜的利用热脱附谱分析检测出的对于温度的质量电荷比为2的检测强度在400℃下为4×10-11A以下。
本发明的一个实施方式是一种半导体装置，包括：进行热脱附谱分析时的450℃下的氢分子的脱离量为350℃下的氢分子的脱离量的130％以下的第一绝缘膜；第一绝缘膜上的第一阻挡膜；第一阻挡膜上的具有包含超过化学计量组成的氧的区域的第二绝缘膜；以及第二绝缘膜上的包括第一氧化物半导体膜的第一晶体管。
本发明的一个实施方式是一种半导体装置，包括：进行热脱附谱分析时的400℃以上的任意温度下的氢分子的脱离量为300℃下的氢分子的脱离量的130％以下的第一绝缘膜；第一绝缘膜上的第一阻挡膜；第一阻挡膜上的具有包含超过化学计量组成的氧的区域的第二绝缘膜；以及第二绝缘膜上的包括第一氧化物半导体膜的第一晶体管，其中，第一晶体管包括：第二绝缘膜上的第一氧化物半导体膜；与第一氧化物半导体膜接触的源电极及漏电极；第一氧化物半导体膜、源电极及漏电极上的栅极绝缘膜；以及栅极绝缘膜上的栅电极，并且，栅极绝缘膜、第二绝缘膜及第一氧化物半导体膜的每一个的氢浓度低于5×1018atoms/cm3。
在上述结构中，栅电极隔着栅极绝缘膜与第一氧化物半导体膜的顶面及侧面对置。
在上述结构中，第一阻挡膜包含氧化铝，并且进行热脱附谱分析时的20℃以上且600℃以下的温度下的氢分子的脱离量小于2×1015个/cm2。
在上述结构中，优选包括覆盖第一晶体管的第二阻挡膜。
在上述结构中，第二阻挡膜包含氧化铝，并且进行热脱附谱分析时的20℃以上且600℃以下的温度下的氢分子的脱离量小于2×1015个/cm2。
在上述结构中，包括夹着第一氧化物半导体膜的第二氧化物半导体膜及第三氧化物半导体膜，其中第二氧化物半导体膜及第三氧化物半导体膜包含第一氧化物半导体膜所包含的金属元素中的一种以上。
在上述结构中，包括与第一晶体管的源电极或漏电极电连接的电容器，其中每电容1μF的第一晶体管的每沟道宽度1μm的关态电流(off-state current)在85℃下小于4.3yA。
在上述结构中，包括与第一晶体管的源电极或漏电极电连接的电容器，其中每电容1μF的第一晶体管的每沟道宽度1μm的关态电流在95℃下小于1.5yA。
在上述结构中，包括第一绝缘膜的下方的与第一晶体管电连接的设置在包含半导体材料的衬底上的第二晶体管。
在上述结构中，第一晶体管的S值为60mV/dec.以上且100mV/dec.以下。
本发明的一个实施方式是一种半导体装置的制造方法，包括如下步骤：在包含半导体材料的衬底中形成第一晶体管；在形成第一晶体管之后进行第一加热处理；在第一晶体管上形成第一绝缘膜；在形成第一绝缘膜之后进行第二加热处理；在第一绝缘膜上形成第一阻挡膜；在第一阻挡膜上形成第二绝缘膜；在第二绝缘膜、第一阻挡膜及第一绝缘膜中形成开口；以及在第二绝缘膜上形成通过开口与第一晶体管电连接的包括氧化物半导体膜的第二晶体管。
本发明的一个实施方式是一种半导体装置的制造方法，包括如下步骤：在包含半导体材料的衬底中形成第一晶体管；在形成第一晶体管之后进行第一加热处理；在第一晶体管上形成第一绝缘膜；在第一绝缘膜上形成第一阻挡膜；在第一阻挡膜上形成第二绝缘膜；在第二绝缘膜、第一阻挡膜及第一绝缘膜中形成开口；在形成开口之后进行第二加热处理；以及在第二绝缘膜上形成通过开口与第一晶体管电连接的包括氧化物半导体膜的第二晶体管。
在上述制造方法中，第二加热处理在450℃以上且低于650℃下进行10小时以下。
在上述制造方法中，第一阻挡膜利用DC溅射法形成。
在上述制造方法中，在第二晶体管上形成第二阻挡膜。
在上述制造方法中，第二阻挡膜利用DC溅射法形成。
在上述制造方法中，在形成第一晶体管之后且在进行第一加热处理之前形成含氢的第三绝缘膜。
在使用氧化物半导体的半导体装置中，可以提高电特性。此外，可以制造一种电特性的变动少的可靠性高的半导体装置。此外，可以提供一种新颖的半导体装置。注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个实施方式并不需要具有所有上述效果。另外，除这些效果外的效果从说明书、附图、权利要求书等的记载看来是显然且可以衍生的。
附图说明
在附图中：
图1A至图1C是示出根据本发明的一个实施方式的半导体装置的一个例子的电路图及截面图；
图2A及图2B是示出根据本发明的一个实施方式的半导体装置的例子的截面图；
图3A及图3B是示出根据本发明的一个实施方式的半导体装置的例子的截面图；
图4A及图4B是示出根据本发明的一个实施方式的半导体装置的例子的截面图；
图5是示出根据本发明的一个实施方式的半导体装置的例子的截面图；
图6A至图6C是示出根据本发明的一个实施方式的半导体装置的制造方法的一个例子的截面图；
图7A至图7C是示出根据本发明的一个实施方式的半导体装置的制造方法的一个例子的截面图；
图8A及图8B是示出根据本发明的一个实施方式的半导体装置的制造方法的一个例子的截面图；
图9A及图9B是能带图；
图10示出氧化物半导体膜内部及其界面附近的DOS的带结构；
图11A及图11B是示出根据本发明的一个实施方式的半导体装置的一个例子的截面图；
图12A至图12C是CAAC-OS的截面中的Cs校正高分辨率TEM图像，图12D是CAAC-OS的截面示意图；
图13A至图13D是CAAC-OS的平面中的Cs校正高分辨率TEM图像；
图14A至图14C是说明利用XRD得到的CAAC-OS及单晶氧化物半导体的结构解析的图；
图15A及图15B是示出CAAC-OS的电子衍射图案的图；
图16是示出电子照射而发生的In-Ga-Zn氧化物的结晶部的变化的图；
图17A及图17B是说明CAAC-OS及nc-OS的成膜模型的示意图；
图18A至图18C是说明InGaZnO4的结晶及颗粒的图；
图19A至图19D是说明CAAC-OS的成膜模型的示意图；
图20是存储装置的结构实例；
图21是根据实施方式的RF标签的结构实例；
图22是根据实施方式的CPU的结构实例；
图23是根据实施方式的存储元件的电路图；
图24A至图24C是根据实施方式的显示装置；
图25是说明显示模块的图；
图26A至图26F是根据实施方式的电子设备；
图27A至图27F是根据实施方式的RF装置的使用实例；
图28是说明TDS的测量结果的图；
图29是说明TDS的测量结果的图；
图30是示出晶体管的电特性的图；
图31A至图31C是示出晶体管的周边结构的俯视图；
图32是示出晶体管的电特性的图；
图33是示出晶体管的电特性的偏差的图；
图34A及图34B是示出第一栅电极的电压为0V时的施加到第二栅电极的电压与晶体管的理想的漏电流之间的关系的图；
图35是实施例的晶体管的截面示意图；
图36是说明理想晶体管的Vg-Id特性的图；
图37是示出测量系统的一个例子的电路图；
图38A及图38B是示出根据测量系统的工作的电位的图(时序图)；
图39是说明关态电流的测量结果的图；
图40A及图40B是说明关态电流的测量结果的图；
图41是用来说明关态电流的阿累尼乌斯曲线图；
图42A是说明关态电流的测量结果的图，而图42B是用来说明关态电流的阿累尼乌斯曲线图；
图43是示出各装置的所需的保持年数及晶体管的目标泄漏电流。
具体实施方式
将参照附图详细地说明本发明的实施方式。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种形式。此外，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。注意，当利用附图说明发明结构时，表示相同对象的附图标记在不同的附图中共同使用。另外，有时使用相同的阴影图案表示同样的部分，而不特别附加附图标记。
注意，在附图中，有时为了清楚了解而夸大尺寸、膜(层)的厚度或区域。
另外，电压大多指某个电位与标准电位(例如，接地电位(GND)或源电位)之间的电位差。由此，可以将电压改称为电位。
另外，为方便起见，在说明书中附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词不一定与用来指定本发明的一个实施方式的序数词一致。
注意，例如，沟道长度是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域或者形成沟道的区域中的源极或漏极的宽度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时实际上形成沟道的区域中的沟道宽度(下面称为实效的沟道宽度)和晶体管的俯视图所示的沟道宽度(下面称为外观上的沟道宽度)不同。例如，在具有立体结构的晶体管中，因为实效的沟道宽度大于晶体管的俯视图所示的外观上的沟道宽度，所以有时不能忽略其影响。例如，在具有微型且立体的结构的晶体管中，有时形成在半导体的顶面上的沟道区域的比例大于形成在半导体的侧面上的沟道区域的比例。在此情况下，实际上形成沟道的实效的沟道宽度大于俯视图所示的外观上的沟道宽度。
在具有立体结构的晶体管中，有时难以测量实效的沟道宽度。例如，为了根据设计值估计实效的沟道宽度，需要预先知道半导体的形状的假定。因此，当半导体的形状不清楚时，难以正确地测量实效的沟道宽度。
于是，在本说明书中，有时在晶体管的俯视图中将作为半导体和栅电极重叠的区域中的源极和漏极对置的部分的长度的外观上的沟道宽度称为“围绕沟道宽度(SCW：Surrounded Channel Width)”。此外，在本说明书中，在简单地表示“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示实效的沟道宽度。注意，通过取得截面TEM图像等并对其图像进行分析等，可以决定沟道长度、沟道宽度、实效的沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
另外，在通过计算求得晶体管的场效应迁移率和每个沟道宽度的电流值等时，有时使用围绕沟道宽度进行计算。在此情况下，上述值有时与使用实效的沟道宽度进行计算的值不同。
在本说明书中，“平行”是指两条直线所形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。另外，“大致平行”是指两条直线所形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线所形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。另外，“大致垂直”是指两条直线所形成的角度为60°以上且120°以下的状态。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
实施方式1
在本实施方式中，将参照附图说明本发明的一个实施方式的半导体装置的结构及制造方法。
<半导体装置的结构>
图1A是根据本发明的一个实施方式的半导体装置的电路图的一个例子。图1A所示的半导体装置包括晶体管100、晶体管200、电容器250、布线SL、布线BL、布线WL及布线CL。
晶体管100的源极和漏极中的一个与布线BL电连接，源极和漏极中的另一个与布线SL电连接，栅极与晶体管200的源极和漏极中的一个及电容器250的一个电极电连接。晶体管200的源极和漏极中的另一个与布线BL电连接，栅极与布线WL电连接。此外，电容器250的另一个电极与布线CL电连接。另外，将使晶体管100的栅极、晶体管200的源极和漏极中的一个以及电容器250的一个电极连接的节点称为节点FN。
因此，图1A所示的半导体装置在晶体管200处于导通状态(开启状态)时将对应于布线BL的电位的电位施加到节点FN。此外，半导体装置具有在晶体管200处于非导通状态(关闭状态)时保持节点FN的电位的功能。即，图1A所示的半导体装置具有存储装置的存储单元的功能。此外，当液晶元件或有机EL(Electroluminescence)元件等显示元件电连接于节点FN时，图1A的半导体装置也可以具有显示装置的像素的功能。
晶体管200的导通状态、非导通状态的选择可以根据供应给布线WL的电位控制。通过作为晶体管200使用关态电流小的晶体管，可以长期保持非导通状态时的节点FN的电位。因此，由于可以降低半导体装置的刷新工作的频度，所以可以实现耗电量低的半导体装置。此外，作为关态电流小的晶体管的一个例子，可以举出使用氧化物半导体的晶体管。
作为包括氧化物半导体膜的晶体管有n型导电性、p型导电性晶体管，以下假设n型晶体管。在本说明书中，将可认为在栅电压为0V的情况下没有流过漏电流的晶体管定义为具有常关闭(normally-off)特性的晶体管。
对布线CL施加接地电位等恒电位。此时，因节点FN的电位而晶体管100的外观上的阈值电压变动。通过因外观上的阈值电压的变动而晶体管100的导通状态、非导通状态变化，可以读出数据。
为了使保持在节点FN中的电位以85℃保持10年(3.15×108秒)，优选的是，每电容1μF的晶体管的每沟道宽度1μm的关态电流值小于4.3yA(幺科托安培(yoctoampere)：1yA为10-24A)。此时，节点FN的电位的容许的变动优选为0.5V以内。此外，在95℃下，上述关态电流优选小于1.5yA。后面说明以下内容，由于在本发明的一个实施方式的半导体装置中充分降低阻挡膜的下方的层的氢浓度，所以可以抑制来自阻挡膜的下方的层的氢扩散到阻挡膜的上方的氧化物半导体中，由此可以实现上述那样具有极小的关态电流的使用氧化物半导体的晶体管。
此外，使用氧化物半导体的晶体管的S值(亚阈值)为66mV/dec.以上，优选为60mV/dec.以上，更优选为50mV/dec.以上，且200mV/dec.以下，优选为150mV/dec.以下，更优选为100mV/dec.以下，进一步优选为80mV/dec.以下。S值越小可以使晶体管关闭的特定的电压的关态电流越小。
通过将图1A所示的半导体装置配置为矩阵状，可以构成存储装置(存储单元阵列)。
图1B示出对应于图1A的半导体装置的截面图的一个例子。
图1B所示的半导体装置包括晶体管100、晶体管200及电容器250。
晶体管100使用半导体衬底150制造。晶体管100包括半导体衬底150的凸部、凸部内的杂质区域166、具有与凸部的顶面及侧面接触的区域的绝缘膜162、隔着绝缘膜162与凸部的顶面及侧面对置的导电膜164以及与导电膜164的侧壁接触的绝缘膜160。此外，导电膜164用作晶体管100的栅电极。另外，杂质区域166用作晶体管100的源区域及漏区域。另外，晶体管100也可以不具有绝缘膜160。此外，在半导体衬底150的凸部上也可以具有绝缘膜。该绝缘膜在形成凸部时用作掩模。
这里，示出半导体衬底150具有凸部的例子，但根据本发明的一个实施方式的半导体装置不局限于此。例如，也可以对SOI(Silicon On Insulator：绝缘体上硅)衬底进行加工形成具有凸部的半导体。
晶体管100可以是n沟道型或p沟道型，并且根据电路使用适当的晶体管。
半导体衬底150例如可以使用单晶硅。当使用单晶硅时，可以实现能够高速工作的晶体管100。
图1B所示的半导体装置隔着绝缘膜(例如，绝缘膜176)在晶体管100的上部包括晶体管200。此外，在晶体管100与晶体管200之间配置有用作布线的多个导电膜(例如，导电膜173、导电膜174)。此外，通过嵌入各种绝缘膜中的多个导电膜使设置在上层和下层的布线和电极电连接。
例如，图1B所示的绝缘膜170优选为含氢的绝缘膜。在设置在含氢的绝缘膜170的下方的晶体管100使用硅类半导体材料的情况下，当进行第一加热处理时，绝缘膜170中的氢使硅的悬空键终结，可以提高晶体管100的电特性。
但是，由于绝缘膜170中的氢超过使硅的悬空键终结时所需要的量，所以残留在绝缘膜或用作布线的导电膜中。该残留的氢给设置在绝缘膜170的上方的包括氧化物半导体膜的晶体管200带来不良影响。具体而言，因制造晶体管200的工序或该工序后的长期工作而氢移动到晶体管200一侧。因为氢成为在氧化物半导体膜中生成载流子的原因之一，所以有时还成为降低晶体管200的电特性的原因。
因此，当在使用硅类半导体材料的晶体管100的上方层叠使用氧化物半导体的晶体管200时，在它们之间设置具有阻挡氢的扩散的功能的阻挡膜171是优选的。
但是，当电连接晶体管200与晶体管100时，在阻挡膜171中形成开口，通过导电膜电连接它们，此时氢通过开口移动到晶体管200一侧，并混入到氧化物半导体膜中。
因此，通过在形成阻挡膜171之前进行第二加热处理，进行脱氢化或脱水化。在构成半导体装置的导电膜等能够耐热或晶体管100的电特性不劣化的范围内，第二加热处理的温度越高越优选。具体而言，第二加热处理以450℃以上且低于650℃，优选为490℃以上且低于650℃，更优选为530℃以上且低于650℃进行10小时以下，也可以以650℃以上进行。此外，第二加热处理优选以与第一加热处理相同的温度或低于第一加热处理的温度进行。由此，可以抑制因第二加热处理导致晶体管100的电特性的劣化。此外，第二加热处理的时间优选比第一加热处理长。由此，可以提高晶体管200的电特性而不使晶体管100的电特性劣化。或者，第二加热处理的温度也可以比第一加热处理高。由此，由于完全进行脱氢化或脱水化，进一步提高晶体管200的电特性。另外，通过将第二加热处理兼用作第一加热处理，也可以省略第一加热处理。
此外，也可以多次进行第二加热处理。第二加热处理优选在由绝缘膜等覆盖金属膜的状态下进行。
在400℃以上，优选为450℃以上的任意温度下利用热脱附谱分析(以下称为TDS分析)检测出阻挡膜171的下方的绝缘膜的氢分子的脱离量，该脱离量为300℃下的脱离量的130％以下，优选为110％以下。此外，利用TDS分析检测出的450℃下的氢分子的脱离量为350℃下的脱离量的130％以下，优选为110％以下。另外，优选的是，对于温度的质量电荷比为2的检测强度在400℃下为4×10-11A以下。
优选也减少阻挡膜171本身所包含的水或氢。例如，阻挡膜171优选使用进行TDS分析时的衬底表面温度为20℃至600℃的范围内的氢分子(质量电荷比m/z＝2)的脱离量小于2×1015个/cm2，优选小于1×1015个/cm2，更优选小于5×1014个/cm2的材料而形成。或者，阻挡膜171优选使用进行TDS分析时的衬底表面温度为20℃至600℃的范围内的水分子(质量电荷比m/z＝18)的脱离量小于1×1016个/cm2，优选小于5×1015个/cm2，更优选小于2×1012个/cm2的材料而形成。此外，优选以与绝缘膜170接触的方式设置阻挡膜(图1B的与绝缘膜170的顶面接触的绝缘膜)。另外，不一定需要设置与绝缘膜170接触的阻挡膜，如图4B所示，也可以不设置与绝缘膜170接触的阻挡膜。
通过采用这种结构，可以提高晶体管100的电特性，此外，由于从下方到上方的氢的扩散得到抑制，所以同时可以提高晶体管200的电特性。
通过采用层叠多个晶体管的结构，可以提高半导体装置的集成度。
也可以在绝缘膜中形成开口且在嵌入该开口的导电膜(例如图1B所示的导电膜173)与覆盖该导电膜的绝缘膜之间形成空隙175，也可以在绝缘膜中形成开口且在嵌入该开口的导电膜(例如图1B所示的导电膜174)与经过平坦化处理的绝缘膜之间形成空隙，也可以在空隙中或经过处理的膜表面残留当进行平坦化处理时使用的浆料。通过有空隙或浆料缓和膜的应力，可以抑制剥离，由此可以高成品率地制造半导体装置。
晶体管200包括：阻挡膜171上的具有凸部的绝缘膜172；绝缘膜172的凸部上的氧化物半导体膜206；与氧化物半导体膜206接触的导电膜216a及导电膜216b；氧化物半导体膜206上、导电膜216a上及导电膜216b上的栅极绝缘膜212；以及与栅极绝缘膜212的顶面接触且与氧化物半导体膜206的顶面及侧面对置的导电膜204。另外，绝缘膜172不一定包括凸部。导电膜204用作晶体管200的栅电极。导电膜216a及导电膜216b用作晶体管200的源电极及漏电极。
此外，优选在晶体管200上以覆盖晶体管200的方式形成具有阻挡氢的功能的阻挡膜218。再者，也可以在阻挡膜218上还设置绝缘膜219。
此外，晶体管200也可以采用通过绝缘膜172具有凸部，可以由导电膜204的电场电围绕氧化物半导体膜206的结构(将由导电膜的电场电围绕半导体的晶体管结构称为surrounded channel(s-channel)结构)。因此，有时在氧化物半导体膜206的整体(块体)形成沟道。在s-channel结构中可以使晶体管的漏电流增大，来可以得到更高的通态电流(on-state current)。此外，也可以由导电膜204的电场使氧化物半导体膜206的沟道形成区域的整个区域耗尽化。因此，s-channel结构可以进一步降低晶体管的关态电流。在后面的变形例4中说明s-channel结构的半导体装置。
另外，导电膜216a(或/及导电膜216b)的至少一部分(或全部)设置在氧化物半导体膜206等半导体的表面、侧面、顶面或/及底面的至少一部分(或全部)。
或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)与氧化物半导体膜206等半导体的表面、侧面、顶面或/及底面的至少一部分(或全部)接触。或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)与氧化物半导体膜206等半导体的至少一部分(或全部)接触。
或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)与氧化物半导体膜206等半导体的表面、侧面、顶面或/及底面的至少一部分(或全部)电连接。或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)与氧化物半导体膜206等半导体的至少一部分(或全部)电连接。
或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)设置在氧化物半导体膜206等半导体的表面、侧面、顶面或/及底面的至少一部分(或全部)的附近。或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)设置在氧化物半导体膜206等半导体的至少一部分(或全部)的附近。
或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)设置在氧化物半导体膜206等半导体的表面、侧面、顶面或/及底面的至少一部分(或全部)的侧边。或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)设置在氧化物半导体膜206等半导体的至少一部分(或全部)的侧边。
或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)设置在氧化物半导体膜206等半导体的表面、侧面、顶面或/及底面的至少一部分(或全部)的斜上方。或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)设置在氧化物半导体膜206等半导体的至少一部分(或全部)的斜上方。
或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)设置在氧化物半导体膜206等半导体的表面、侧面、顶面或/及底面的至少一部分(或全部)的上方。或者，导电膜216a(或/及导电膜216b)的至少一部分(或全部)设置在氧化物半导体膜206等半导体的至少一部分(或全部)的上方。
图1B所示的电容器250包括导电膜216a、与导电膜216a接触且与栅极绝缘膜212在同一工序中形成的绝缘膜213以及与绝缘膜213接触且与导电膜204在同一工序中形成的导电膜205。此外，导电膜216a用作电容器250的一个电极。另外，导电膜205用作电容器250的另一个电极。
此外，导电膜216b与布线BL电连接。另外，导电膜205与布线CL电连接。此外，导电膜204与布线WL电连接。
以下详细说明晶体管100、晶体管200及电容器250的构成要素及所述各构成要素间的绝缘膜及导电膜。
对半导体衬底150没有很大的限制。例如，也可以使用以硅、碳化硅、砷化镓等为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化合物半导体衬底、SOI衬底等，并且也可以将在这些衬底上设置有半导体元件的衬底用作半导体衬底150。此外，也可以使用具有晶格畸变的硅。另外，也可以作为晶体管100使用包括GaAs及GaAlAs的高电子迁移率晶体管(HEMT：High Electron Mobility Transistor)。
杂质区域166通过对半导体衬底150添加磷(P)或砷(As)等来形成。这里，为了形成n型晶体管添加了磷或砷，但是当形成p型晶体管时，添加硼(B)或铝(Al)等杂质元素即可。
作为绝缘膜162，例如使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽的绝缘膜形成单层或叠层，即可。
绝缘膜160可以使用与绝缘膜162相同的材料形成。
作为导电膜164，例如使用包含铝、钛、铬、钴、镍、铜、钇、锆、钼、钌、银、钽及钨中的一种以上的导电膜形成单层或叠层，即可。可以通过溅射法、化学气相成长(CVD：ChemicalVapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、原子层沉积法(ALD：Atomic Layer Deposition)法等形成导电膜164。
此外，可以将CVD法分类为利用等离子体的等离子体增强CVD(PECVD：PlasmaEnhanced CVD)法及利用热的热CVD(TCVD：Thermal CVD)法等。再者，可以根据使用的源气体分类为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
等离子体增强CVD法以较低的温度得到高品质的膜。热CVD法由于不使用等离子体，所以不产生等离子体损伤，而可以得到缺陷较少的膜。
CVD法可以根据源气体的流量比控制所得到的膜的组成。例如，MCVD法及MOCVD法可以根据源气体的流量比形成任意组成的膜。此外，例如，MCVD法及MOCVD法可以通过一边形成膜一边改变源气体的流量比，来形成其组成被连续地变换的膜。在一边改变源气体的流量比一边形成膜时，因为可以省略传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以使其成膜时所需的时间缩短。因此，可以提高晶体管的生产率。
绝缘膜170优选是含有氢的绝缘膜，即，是能够释放氢的绝缘膜。作为绝缘膜170可以使用氮化硅膜、氮氧化硅膜等。因此，在晶体管100使用硅类半导体材料时，绝缘膜170中的氢使半导体衬底150的硅的悬空键终结，可以提高晶体管100的电特性。
阻挡膜171具有防止从晶体管100一侧扩散杂质的功能。作为阻挡膜171，例如可以使用包含氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氧化钇稳定氧化锆(YSZ)等的绝缘膜形成单层或叠层。此外，阻挡膜171利用溅射法、CVD法、MBE法、PLD法或ALD法等形成即可，尤其优选使用DC溅射法，因为其可以降低成膜时产生的尘屑并可以使厚度分布均匀。
作为绝缘膜172，例如使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽的绝缘膜形成单层或叠层，即可。
绝缘膜172优选具有包含超过化学计量组成的氧的区域。通过具有包含超过化学计量组成的氧的区域，绝缘膜172可以具有对氧化物半导体膜206供应氧的功能。
可以通过溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘膜172。
另外，在以叠层形成绝缘膜172时，也可以从上述形成方法中采用互不相同的形成方法而形成每个膜。例如，也可以通过CVD法形成第一层，而通过ALD法形成第二层。或者，也可以通过溅射法形成第一层，而通过ALD法形成第二层。像这样，通过利用互不相同的形成方法形成每个膜，可以使每个膜具有不同的功能或性质。而且，通过层叠这些膜，可以构成作为整个叠层膜更适合的膜。
也就是说，通过溅射法、CVD法、MBE法、PLD法、ALD法等中的至少一个方法形成第n层的膜，而通过溅射法、CVD法、MBE法、PLD法、ALD法等中的至少一个方法形成第n+1层的膜(n是自然数)。另外，第n层的膜的形成方法和第n+1层的膜的形成方法可以相同或不同。此外，第n层的膜的形成方法和第n+2层的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
为了使成为绝缘膜172的绝缘膜的表面平坦化，也可以进行化学机械抛光(CMP：Chemical Mechanical Polishing)处理。通过进行CMP处理，将成为绝缘膜172的绝缘膜的平均表面粗糙度(Ra)设定为1nm以下，优选设定为0.3nm以下，更优选设定为0.1nm以下。通过将其设定为上述数值以下的Ra，有时提高氧化物半导体膜206的结晶性。可以利用原子力显微镜(AFM：Atomic Force Microscope)测量Ra。
构成氧化物半导体膜206的氧化物半导体是包含铟的氧化物。例如，在氧化物包含铟时，其载流子迁移率(电子迁移率)提高。此外，氧化物半导体优选包含元素M。元素M优选是铝、镓、钇或锡等。作为可以应用于元素M的其他元素，有硼、硅、钛、铁、镍、锗、钇、锆、钼、镧、铈、钕、铪、钽、钨等。注意，作为元素M有时也可以组合多个上述元素。元素M例如是与氧的键合能高的元素。元素M例如是具有增大氧化物的能隙的功能的元素。此外，氧化物半导体优选包含锌。当氧化物包含锌时，例如容易使氧化物晶化。
注意，氧化物半导体不局限于包含铟的氧化物。氧化物半导体例如也可以是锌锡氧化物或镓锡氧化物。
此外，作为氧化物半导体例如使用能隙大的氧化物。氧化物半导体的能隙例如是2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。
下面，说明氧化物半导体中的杂质的影响。为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度而实现低载流子密度化及高纯度化是有效的。氧化物半导体的载流子密度低于1×1017个/cm3、低于1×1015个/cm3或低于1×1013个/cm3。为了降低氧化物半导体中的杂质浓度，优选还降低附近的膜中的杂质浓度。
此外，半导体膜的杂质例如是指构成半导体膜的主要成分以外的元素。例如，浓度小于0.1atomic％的元素是杂质。由于半导体膜包含杂质，而有时导致半导体膜的DOS(Density of State：态密度)的形成、载流子迁移率的降低或结晶性的降低等。当半导体膜是氧化物半导体膜时，作为改变半导体膜的特性的杂质，例如有第1族元素、第2族元素、第14族元素、第15族元素、主要成分以外的过渡金属等。尤其是，例如有氢(也包含于水)、锂、钠、硅、硼、磷、碳、氮等。当作为半导体膜采用氧化物半导体时，由于杂质混入，而有可能形成氧空位。
当在氧化物半导体膜内部以及氧化物半导体膜与外部之间的界面附近存在有DOS时，在具有氧化物半导体膜的晶体管中，DOS成为劣化等的主要原因。可以根据氧(O)、氧空位(Vo)和氢(H)的位置或键合关系说明氧化物半导体膜内部以及其界面附近的DOS。以下，说明本发明人的模型概要以理解特性。
总结来说，为了对晶体管赋予稳定的电特性，减少氧化物半导体膜内部以及其界面附近的DOS(高纯度本征化)是重要的。为了降低该DOS，需要降低氧空位及氢。以下，使用模型说明为了降低氧化物半导体膜内部及其界面附近的DOS需要降低氧空位及氢的理由。
图10示出氧化物半导体膜内部以及其界面附近的DOS的带结构。以下，说明氧化物半导体膜是包含铟、镓及锌的氧化物半导体膜的情况。
首先，一般而言，DOS包括位于浅能级的DOS(shallow level DOS)和位于深能级的DOS(deep level DOS)。注意，在本说明书中，位于浅能级的DOS是指导带底的能量(Ec)与带隙中心(mid gap)之间的DOS。因此，例如位于浅能级的DOS位于导带底的能量附近。注意，在本说明书中，位于深能级的DOS是指价带顶的能量(Ev)与带隙中心之间的DOS。因此，例如位于深能级的DOS位于离带隙中心比离价带顶的能量近的位置。
于是，当考虑氧化物半导体膜中的DOS时，位于浅能级的DOS包括两种DOS。第一个位于浅能级的DOS是氧化物半导体膜的表面附近(与绝缘膜(Insulator)之间的界面或其附近)的DOS(表面浅DOS(surface shallow DOS))。第二个位于浅能级的DOS是氧化物半导体膜内部的DOS(体浅DOS(bulk shallow DOS))。另一方面，作为位于深能级的DOS，有氧化物半导体膜内部的DOS(体深DOS(bulk deep DOS))。
这些DOS有可能起到如下作用。首先，因为氧化物半导体膜的表面附近的surfaceshallow DOS位于离导带底浅的能级上，所以容易俘获电荷或导致电荷的消失。接着，因为与氧化物半导体膜的表面附近的surface shallow DOS相比，氧化物半导体膜内部的bulkshallow DOS位于离导带底深的能级上，所以不容易导致电荷的消失。
以下，说明在氧化物半导体膜中形成DOS的原因元素。
例如，在氧化物半导体膜上形成氧化硅膜时，氧化物半导体膜所包含的铟进入氧化硅膜中，该铟取代硅，由此形成位于浅能级的DOS。
例如，在氧化物半导体膜与氧化硅膜之间的界面，氧化物半导体膜所包含的铟与氧的键合断开，而硅与该氧键合。这起因于硅和氧的键合能量比铟和氧的键合能量高，并且硅(4价)的化合价比铟(3价)大。而且，由于氧化物半导体膜所包含的氧被硅夺取，而与铟键合了的氧的位点(site)成为氧空位。除了在表面上以外，在硅进入氧化物半导体膜内部时也同样地发生该现象。这些氧空位形成位于深能级的DOS。
除了由于硅以外，有时由于其他原因而铟和氧的键合断开。例如，在包含铟、镓及锌的氧化物半导体膜中，铟和氧的键合比镓或锌和氧的键合弱，所以容易断开。因此，例如，由于等离子体所造成的损伤或溅射粒子所造成的损伤等而铟和氧的键合断开，而会产生氧空位。该氧空位形成位于深能级的DOS。该位于深能级的DOS可以俘获空穴，由此成为空穴陷阱(空穴俘获中心)。就是说，该氧空位形成氧化物半导体膜内部的bulk deep DOS。
这些氧空位所形成的位于深能级的DOS由于氢而成为形成氧化物半导体膜的表面附近的surface shallow DOS、氧化物半导体膜内部的bulk shallow DOS的主要原因之一。
因为这些氧空位形成DOS，所以成为氧化物半导体膜不稳定的主要原因。此外，氧化物半导体膜中的氧空位通过俘获氢处于准稳定状态。就是说，当形成位于深能级的DOS且为可以俘获空穴的空穴陷阱的氧空位俘获氢时，形成位于浅能级的DOS。其结果是，位于浅能级的DOS可以成为能够俘获电子的电子陷阱，也可以成为电子的发生源。如此，氧空位俘获氢。但是，根据氧化物半导体膜中的氢的位置，氧空位有可能带正(中性或正)电，也带负(中性或负)电。因此，氢有可能给具有氧化物半导体膜的晶体管带来负面影响。
利用SIMS测量的氧化物半导体的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下。另外，当在氧化物半导体中包含氮时有可能使载流子密度增大。利用SIMS测量的氧化物半导体的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
另外，为了降低氧化物半导体中的氢浓度，优选降低绝缘膜172中的氢浓度。利用SIMS测量的绝缘膜172的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下。此外，为了降低氧化物半导体中的氮浓度，优选降低绝缘膜172中的氮浓度。利用SIMS测量的绝缘膜172的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
另外，为了降低氧化物半导体中的氢浓度，优选降低栅极绝缘膜212中的氢浓度。利用SIMS测量的栅极绝缘膜212的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选低于5×1018atoms/cm3。此外，为了降低氧化物半导体中的氮浓度，优选降低栅极绝缘膜212中的氮浓度。利用SIMS测量的栅极绝缘膜212的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
氧化物半导体中的硅有时成为载流子陷阱或载流子发生源。因此，氧化物半导体与绝缘膜172之间的区域的利用二次离子质谱(SIMS：Secondary Ion Mass Spectrometry)分析测量的硅浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于2×1018atoms/cm3。此外，氧化物半导体与绝缘膜172之间的区域的利用SIMS分析测量的硅浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于2×1018atoms/cm3。
<氧化物半导体膜的结构>
以下说明氧化物半导体膜的结构。
氧化物半导体膜被分为单晶氧化物半导体膜和非单晶氧化物半导体膜。作为非单晶氧化物半导体膜有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)膜、多晶氧化物半导体膜、微晶氧化物半导体膜以及非晶氧化物半导体膜等。
从其他观点看来，氧化物半导体膜被分为非晶氧化物半导体膜和结晶氧化物半导体膜。作为结晶氧化物半导体膜有单晶氧化物半导体膜、CAAC-OS膜、多晶氧化物半导体膜以及微晶氧化物半导体膜等。
<CAAC-OS膜>
首先，对CAAC-OS膜进行说明。注意，也可以将CAAC-OS膜称为具有CANC(C-AxisAligned nanocrystals：c轴取向纳米晶)的氧化物半导体膜。
CAAC-OS膜是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半导体膜之一。
在利用透射电子显微镜(TEM：Transmission Electron Microscope)观察所得到的CAAC-OS膜的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，观察到多个颗粒。然而，在高分辨率TEM图像中，观察不到颗粒与颗粒之间的明确的边界，即晶界(grain boundary)。因此，可以说在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。
下面，对利用TEM观察的CAAC-OS膜进行说明。图12A示出从大致平行于样品面的方向观察所得到的CAAC-OS膜的截面的高分辨率TEM图像。利用球面像差校正(SphericalAberration Corrector)功能得到高分辨率TEM图像。将利用球面像差校正功能所得到的高分辨率TEM图像特别称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式会社制造的原子分辨率分析型电子显微镜JEM-ARM200F等得到Cs校正高分辨率TEM图像。
图12B示出将图12A中的区域(1)放大的Cs校正高分辨率TEM图像。由图12B可以确认到在颗粒中金属原子排列为层状。各金属原子层具有反映了形成CAAC-OS膜的面(也称为被形成面)或CAAC-OS膜的顶面的凸凹的配置并以平行于CAAC-OS膜的被形成面或顶面的方式排列。
如图12B所示，CAAC-OS膜具有特有的原子排列。图12C是以辅助线示出特有的原子排列的图。由图12B和图12C可知，一个颗粒的尺寸为1nm以上且3nm以下左右，由颗粒与颗粒之间的倾斜产生的空隙的尺寸为0.8nm左右。因此，也可以将颗粒称为纳米晶(nc：nanocrystal)。
在此，根据Cs校正高分辨率TEM图像，将衬底5120上的CAAC-OS膜的颗粒5100的配置示意性地表示为堆积砖块或块体的结构(参照图12D)。在图12C中观察到的在颗粒与颗粒之间产生倾斜的部分相当于图12D所示的区域5121。
图13A示出从大致垂直于样品面的方向观察所得到的CAAC-OS膜的平面的Cs校正高分辨率TEM图像。图13B、图13C和图13D分别示出将图13A中的区域(1)、区域(2)和区域(3)放大的Cs校正高分辨率TEM图像。由图13B、图13C和图13D可知在颗粒中金属原子排列为三角形状、四角形状或六角形状。但是，在不同的颗粒之间金属原子的排列没有规律性。
接着，说明使用X射线衍射(XRD：X-Ray Diffraction)进行分析的CAAC-OS膜。例如，当利用out-of-plane法分析包含InGaZnO4结晶的CAAC-OS膜的结构时，如图14A所示，在衍射角(2θ)为31°附近时出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。
注意，当利用out-of-plane法分析CAAC-OS膜的结构时，除了2θ为31°附近的峰值以外，有时在2θ为36°附近时也出现峰值。2θ为36°附近的峰值表示CAAC-OS膜中的一部分包含不具有c轴取向性的结晶。优选的是，在利用out-of-plane法分析的CAAC-OS膜的结构中，在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
另一方面，当利用从大致垂直于c轴的方向使X射线入射到样品的in-plane法分析CAAC-OS膜的结构时，在2θ为56°附近时出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在CAAC-OS膜中，即使将2θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)，也如图14B所示的那样观察不到明确的峰值。相比之下，在InGaZnO4的单晶氧化物半导体中，在将2θ固定为56°附近来进行φ扫描时，如图14C所示的那样观察到来源于相等于(110)面的结晶面的六个峰值。因此，由使用XRD的结构分析可以确认到CAAC-OS膜中的a轴和b轴的取向没有规律性。
接着，说明利用电子衍射进行分析的CAAC-OS膜。例如，当对包含InGaZnO4结晶的CAAC-OS膜在平行于样品面的方向上入射束径为300nm的电子线时，可能会获得图15A所示的衍射图案(也称为选区透射电子衍射图案)。在该衍射图案中包含起因于InGaZnO4结晶的(009)面的斑点。因此，由电子衍射也可知CAAC-OS膜所包含的颗粒具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。另一方面，图15B示出对相同的样品在垂直于样品面的方向上入射束径为300nm的电子线时的衍射图案。由图15B观察到环状的衍射图案。因此，由电子衍射也可知CAAC-OS膜所包含的颗粒的a轴和b轴不具有取向性。可以认为图15B中的第一环起因于InGaZnO4结晶的(010)面和(100)面等。另外，可以认为图15B中的第二环起因于(110)面等。
另外，CAAC-OS膜是缺陷态密度低的氧化物半导体膜。氧化物半导体膜的缺陷例如有起因于杂质的缺陷、氧空位等。因此，可以将CAAC-OS膜称为杂质浓度低的氧化物半导体膜或者氧空位少的氧化物半导体膜。
包含于氧化物半导体膜的杂质有时会成为载流子陷阱或载流子发生源。另外，氧化物半导体膜中的氧空位会成为载流子陷阱或因俘获氢而成为载流子发生源。
此外，杂质是指氧化物半导体膜的主要成分以外的元素，诸如氢、碳、硅和过渡金属元素等。例如，与氧的键合力比构成氧化物半导体膜的金属元素强的硅等元素会夺取氧化物半导体膜中的氧，由此打乱氧化物半导体膜的原子排列，导致结晶性下降。另外，由于铁或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体膜的原子排列，导致结晶性下降。
缺陷态密度低(氧空位少)的氧化物半导体膜可以具有低载流子密度。将这样的氧化物半导体膜称为高纯度本征或实质上高纯度本征的氧化物半导体膜。CAAC-OS膜的杂质浓度和缺陷态密度低。也就是说，CAAC-OS膜容易成为高纯度本征或实质上高纯度本征的氧化物半导体膜。因此，使用CAAC-OS膜的晶体管很少具有负阈值电压的电特性(很少成为常开启)。高纯度本征或实质上高纯度本征的氧化物半导体膜的载流子陷阱少。被氧化物半导体膜的载流子陷阱俘获的电荷需要很长时间才能被释放，并且有时像固定电荷那样动作。因此，使用杂质浓度高且缺陷态密度高的氧化物半导体膜的晶体管有时电特性不稳定。但是，使用CAAC-OS膜的晶体管的电特性变动小且可靠性高。
由于CAAC-OS膜的缺陷态密度低，所以因光照射等而生成的载流子很少被缺陷态俘获。因此，在使用CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。
<微晶氧化物半导体膜>
接着说明微晶氧化物半导体膜。
在微晶氧化物半导体膜的高分辨率TEM图像中有能够观察到结晶部的区域和观察不到明确的结晶部的区域。微晶氧化物半导体膜所包含的结晶部的尺寸大多为1nm以上且100nm以下或1nm以上且10nm以下。尤其是，将包含作为尺寸为1nm以上且10nm以下或1nm以上且3nm以下的微晶的纳米晶的氧化物半导体膜称为nc-OS(nanocrystalline OxideSemiconductor：纳米晶氧化物半导体)膜。例如，在nc-OS膜的高分辨率TEM图像中，有时无法明确地观察到晶界。注意，纳米晶的来源有可能与CAAC-OS膜中的颗粒相同。因此，下面有时将nc-OS膜的结晶部称为颗粒。
在nc-OS膜中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS膜在不同的颗粒之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS膜在某些分析方法中与非晶氧化物半导体没有差别。例如，当利用使用其束径比颗粒大的X射线的XRD装置通过out-of-plane法对nc-OS膜进行结构分析时，检测不到表示结晶面的峰值。在使用其束径比颗粒大(例如，50nm以上)的电子射线对nc-OS膜进行电子衍射(选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在使用其束径近于颗粒或者比颗粒小的电子射线对nc-OS膜进行纳米束电子衍射时，观察到斑点。另外，在nc-OS膜的纳米束电子衍射图案中，有时观察到如圆圈那样的(环状的)亮度高的区域。而且，在nc-OS膜的纳米束电子衍射图案中，有时还观察到环状的区域内的多个斑点。
如此，由于在颗粒(纳米晶)之间结晶取向都没有规律性，所以也可以将nc-OS膜称为包含RANC(Random Aligned nanocrystals：无规取向纳米晶)的氧化物半导体膜或包含NANC(Non-Aligned nanocrystals：无取向纳米晶)的氧化物半导体膜。
nc-OS膜是规律性比非晶氧化物半导体膜高的氧化物半导体膜。因此，nc-OS膜的缺陷态密度比非晶氧化物半导体膜低。但是，在nc-OS膜中的不同的颗粒之间观察不到晶体取向的规律性。所以，nc-OS膜的缺陷态密度比CAAC-OS膜高。
<非晶氧化物半导体膜>
接着，说明非晶氧化物半导体膜。
非晶氧化物半导体膜是膜中的原子排列没有规律且不具有结晶部的氧化物半导体膜。其一个例子为具有如石英那样的无定形状态的氧化物半导体膜。
在非晶氧化物半导体膜的高分辨率TEM图像中无法发现结晶部。
在使用XRD装置通过out-of-plane法对非晶氧化物半导体膜进行结构分析时，检测不到表示结晶面的峰值。在对非晶氧化物半导体膜进行电子衍射时，观察到光晕图案。在对非晶氧化物半导体膜进行纳米束电子衍射时，观察不到斑点而只观察到光晕图案。
关于非晶结构有各种见解。例如，有时将原子排列完全没有规律性的结构称为完全的非晶结构(completely amorphous structure)。也有时将到最接近原子间距或到第二接近原子间距具有规律性，并且不是长程有序的结构称为非晶结构。因此，根据最严格的定义，即使是略微也具有原子排列的规律性的氧化物半导体膜不能被称为非晶氧化物半导体膜。至少不能将长程有序的氧化物半导体膜称为非晶氧化物半导体膜。因此，由于具有结晶部，例如不能将CAAC-OS膜和nc-OS膜称为非晶氧化物半导体膜或完全的非晶氧化物半导体膜。
<amorphous-like氧化物半导体膜>
注意，氧化物半导体膜有时具有介于nc-OS膜与非晶氧化物半导体膜之间的结构。将具有这样的结构的氧化物半导体膜特别称为amorphous-like氧化物半导体(a-like OS：amorphous-like Oxide Semiconductor)膜。
在a-like OS膜的高分辨率TEM图像中有时观察到空洞(void)。另外，在高分辨率TEM图像中，有能够明确地观察到结晶部的区域和不能观察到结晶部的区域。
由于a-like OS膜包含空洞，所以其结构不稳定。为了证明与CAAC-OS膜及nc-OS膜相比a-like OS膜具有不稳定的结构，下面示出电子照射所导致的结构变化。
作为进行电子照射的样品，准备a-like OS膜(样品A)、nc-OS膜(样品B)和CAAC-OS膜(样品C)。每个样品都是In-Ga-Zn氧化物。
首先，取得各样品的高分辨率截面TEM图像。由高分辨率截面TEM图像可知，每个样品都具有结晶部。
注意，如下那样决定将哪个部分作为一个结晶部。例如，已知InGaZnO4结晶的单位晶格具有包括三个In-O层和六个Ga-Zn-O层的9个层在c轴方向上以层状层叠的结构。这些彼此靠近的层的间隔与(009)面的晶面间距(也称为d值)是几乎相等的，由结晶结构分析求出其值为0.29nm。由此，可以将晶格条纹的间隔为0.28nm以上且0.30nm以下的部分作为InGaZnO4结晶部。每个晶格条纹对应于InGaZnO4结晶的a-b面。
图16示出调查了各样品的结晶部(22个部分至45个部分)的平均尺寸的变化的例子。注意，结晶部尺寸对应于上述晶格条纹的长度。由图16可知，在a-like OS膜中，结晶部根据电子的累积照射量逐渐变大。具体而言，如图16中的(1)所示，可知在利用TEM的观察初期尺寸为1.2nm左右的结晶部(也称为初始晶核)在累积照射量为4.2×108e-/nm2时生长到2.6nm左右。另一方面，可知nc-OS膜和CAAC-OS膜在开始电子照射时到电子的累积照射量为4.2×108e-/nm2的范围内，结晶部的尺寸都没有变化。具体而言，如图16中的(2)及(3)所示，可知无论电子的累积照射量如何，nc-OS膜及CAAC-OS膜的平均结晶部尺寸都分别为1.4nm左右及2.1nm左右。
如此，有时电子照射引起a-like OS膜中的结晶部的生长。另一方面，可知在nc-OS膜和CAAC-OS膜中，几乎没有电子照射所引起的结晶部的生长。也就是说，a-like OS膜与CAAC-OS膜及nc-OS膜相比具有不稳定的结构。
此外，由于a-like OS膜包含空洞，所以其密度比nc-OS膜及CAAC-OS膜低。具体地，a-like OS膜的密度为具有相同组成的单晶氧化物半导体的78.6％以上且小于92.3％。nc-OS膜的密度及CAAC-OS膜的密度为具有相同组成的单晶氧化物半导体的92.3％以上且小于100％。注意，难以形成其密度小于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体膜中，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体膜中，a-like OS膜的密度为5.0g/cm3以上且小于5.9g/cm3。另外，例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体中，nc-OS膜的密度和CAAC-OS膜的密度为5.9g/cm3以上且小于6.3g/cm3。
注意，有时不存在某一组成的单晶氧化物半导体。此时，通过以任意比例组合组成不同的单晶氧化物半导体，可以计算出相当于所希望的组成的单晶氧化物半导体的密度。根据组成不同的单晶氧化物半导体的组合比例使用加权平均计算出具有所希望的组成的单晶氧化物半导体的密度即可。注意，优选尽可能减少所组合的单晶氧化物半导体的种类来计算密度。
如上所述，氧化物半导体膜具有各种结构及各种特性。注意，氧化物半导体膜例如可以是包括非晶氧化物半导体膜、a-like OS膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
<成膜模型>
下面对CAAC-OS膜和nc-OS膜的成膜模型的一个例子进行说明。
图17A是示出利用溅射法形成CAAC-OS膜的状况的成膜室内的示意图。
靶材5130被粘合到垫板上。在隔着垫板与靶材5130相对的位置配置多个磁铁。由该多个磁铁产生磁场。利用磁铁的磁场提高成膜速度的溅射法被称为磁控溅射法。
衬底5120以与靶材5130相对的方式配置，其距离d(也称为靶材与衬底之间的距离(T-S间距离))为0.01m以上且1m以下，优选为0.02m以上且0.5m以下。成膜室内几乎被成膜气体(例如，氧、氩或包含5vol％以上的氧的混合气体)充满，并且成膜室内的压力被控制为0.01Pa以上且100Pa以下，优选为0.1Pa以上且10Pa以下。在此，通过对靶材5130施加一定程度以上的电压，开始放电且确认到等离子体。由磁场在靶材5130附近形成高密度等离子体区域。在高密度等离子体区域中，因成膜气体的离子化而产生离子5101。离子5101例如是氧的阳离子(O+)或氩的阳离子(Ar+)等。
这里，靶材5130具有包括多个晶粒的多晶结构，其中至少一个晶粒包括劈开面。作为一个例子，图18A示出靶材5130所包含的InGaZnO4结晶的结构。注意，图18A示出从平行于b轴的方向观察InGaZnO4结晶时的结构。由图18A可知，在靠近的两个Ga-Zn-O层中，每个层中的氧原子彼此配置得很近。并且，通过氧原子具有负电荷，在靠近的两个Ga-Zn-O层之间产生斥力。其结果，InGaZnO4结晶在靠近的两个Ga-Zn-O层之间具有劈开面。
在高密度等离子体区域产生的离子5101由电场向靶材5130一侧被加速而碰撞到靶材5130。此时，平板状或颗粒状的溅射粒子的颗粒5100a和颗粒5100b从劈开面剥离而溅出。注意，颗粒5100a和颗粒5100b的结构有时会因离子5101碰撞的冲击而产生畸变。
颗粒5100a是具有三角形(例如正三角形)的平面的平板状或颗粒状的溅射粒子。颗粒5100b是具有六角形(例如正六角形)的平面的平板状或颗粒状的溅射粒子。注意，将颗粒5100a和颗粒5100b等平板状或颗粒状的溅射粒子总称为颗粒5100。颗粒5100的平面的形状不局限于三角形或六角形。例如，有时为组合多个三角形的形状。例如，还有时为组合两个三角形(例如正三角形)的四角形(例如菱形)。
颗粒5100的厚度取决于成膜气体的种类等。颗粒5100的厚度优选为均匀的，其理由在后面说明。另外，与厚度大的色子状相比，溅射粒子优选为厚度小的颗粒状。例如，颗粒5100的厚度为0.4nm以上且1nm以下，优选为0.6nm以上且0.8nm以下。另外，例如，颗粒5100的宽度为1nm以上且3nm以下，优选为1.2nm以上且2.5nm以下。颗粒5100相当于在上述图16中的(1)所说明的初始晶核。例如，在使离子5101碰撞包含In-Ga-Zn氧化物的靶材5130的情况下，如图18B所示，包含Ga-Zn-O层、In-O层和Ga-Zn-O层的三个层的颗粒5100剥离。图18C示出从平行于c轴的方向观察剥离的颗粒5100时的结构。可以将颗粒5100的结构称为包含两个Ga-Zn-O层(面包片)和In-O层(馅)的纳米尺寸的三明治结构。
有时颗粒5100在穿过等离子体时，其侧面带负电或带正电。例如，在颗粒5100中，位于其侧面的氧原子有可能带负电。因侧面带相同极性的电荷而电荷相互排斥，从而可以维持平板形状或颗粒形状。当CAAC-OS膜是In-Ga-Zn氧化物时，与铟原子键合的氧原子有可能带负电。或者，与铟原子、镓原子或锌原子键合的氧原子有可能带负电。另外，有时颗粒5100在穿过等离子体时与铟原子、镓原子、锌原子和氧原子等键合而生长。上述图16中的(2)和(1)的尺寸的差异相当于等离子体中的生长程度。在此，当衬底5120的温度为室温左右时，不容易产生衬底5120上的颗粒5100的生长，因此成为nc-OS膜(参照图17B)。由于能够在室温左右的温度下进行成膜，即使衬底5120的面积大也能够形成nc-OS膜。注意，为了使颗粒5100在等离子体中生长，提高溅射法中的成膜功率是有效的。通过提高成膜功率，可以使颗粒5100的结构稳定。
如图17A和图17B所示，例如颗粒5100像风筝那样在等离子体中飞着，并轻飘飘地飞到衬底5120上。由于颗粒5100带有电荷，所以在它靠近其他颗粒5100已沉积的区域时产生斥力。在此，在衬底5120的顶面产生平行于衬底5120顶面的磁场(也称为水平磁场)。另外，由于在衬底5120与靶材5130之间有电位差，所以电流从衬底5120向靶材5130流过。因此，颗粒5100在衬底5120顶面受到由磁场和电流的作用引起的力量(洛伦兹力)。这可以由弗莱明左手定则得到解释。
颗粒5100的质量比一个原子大。因此，为了在衬底5120顶面移动，重要的是从外部施加某些力量。该力量之一有可能是由磁场和电流的作用产生的力量。为了对颗粒5100施加充分的力量以便颗粒5100在衬底5120顶面移动，优选在衬底5120顶面设置平行于衬底5120顶面的磁场为10G以上，优选为20G以上，更优选为30G以上，进一步优选为50G以上的区域。或者，优选在衬底5120顶面设置平行于衬底5120顶面的磁场为垂直于衬底5120顶面的磁场的1.5倍以上，优选为2倍以上，更优选为3倍以上，进一步优选为5倍以上的区域。
此时，通过磁铁与衬底5120相对地移动或旋转，衬底5120顶面的水平磁场的方向不断地变化。因此，在衬底5120顶面，颗粒5100受到各种方向的力量而可以向各种方向移动。
另外，如图17A所示，当衬底5120被加热时，颗粒5100与衬底5120之间的由摩擦等引起的电阻小。其结果，颗粒5100在衬底5120顶面下滑。颗粒5100的移动发生在使其平板面朝向衬底5120的状态下。然后，当颗粒5100到达已沉积的其他颗粒5100的侧面时，它们的侧面彼此键合。此时，颗粒5100的侧面的氧原子脱离。CAAC-OS膜中的氧空位有时被所脱离的氧原子填补，因此形成缺陷态密度低的CAAC-OS膜。注意，衬底5120的顶面温度例如为100℃以上且小于500℃、150℃以上且小于450℃或170℃以上且小于400℃即可。因此，即使衬底5120的面积大也能够形成CAAC-OS膜。
另外，通过在衬底5120上加热颗粒5100，原子重新排列，从而离子5101的碰撞所引起的结构畸变得到缓和。畸变得到缓和的颗粒5100几乎成为单晶。由于颗粒5100几乎成为单晶，即使颗粒5100在彼此键合之后被加热也几乎不会发生颗粒5100本身的伸缩。因此，不会发生颗粒5100之间的空隙扩大导致晶界等缺陷的形成而成为裂缝(crevasse)的情况。
CAAC-OS膜不是如一张平板的单晶氧化物半导体，而是具有如砖块或块体堆积起来那样的颗粒5100(纳米晶)的集合体的排列的结构。另外，颗粒5100之间没有晶界。因此，即使因成膜时的加热、成膜后的加热或弯曲等而发生CAAC-OS膜的收缩等变形，也能够缓和局部应力或解除畸变。因此，这是适合用于具有柔性的半导体装置的结构。注意，nc-OS膜具有颗粒5100(纳米晶)无序地堆积起来那样的排列。
当使离子5101碰撞靶材5130时，有时不仅是颗粒5100，氧化锌等也剥离。氧化锌比颗粒5100轻，因此先到达衬底5120的顶面。并且形成0.1nm以上且10nm以下、0.2nm以上且5nm以下或0.5nm以上且2nm以下的氧化锌层5102。图19A至图19D示出截面示意图。
如图19A所示，在氧化锌层5102上沉积颗粒5105a和颗粒5105b。在此，颗粒5105a和颗粒5105b的侧面彼此接触。另外，颗粒5105c在沉积到颗粒5105b上后，在颗粒5105b上滑动。此外，在颗粒5105a的其他侧面上，与氧化锌一起从靶材剥离的多个粒子5103因来自衬底5120的热量而晶化，由此形成区域5105a1。注意，多个粒子5103有可能包含氧、锌、铟和镓等。
然后，如图19B所示，区域5105a1与颗粒5105a变为一体而成为颗粒5105a2。另外，颗粒5105c的侧面与颗粒5105b的其他侧面接触。
接着，如图19C所示，颗粒5105d在沉积到颗粒5105a2上和颗粒5105b上后，在颗粒5105a2上和颗粒5105b上滑动。另外，颗粒5105e在氧化锌层5102上向颗粒5105c的其他侧面滑动。
然后，如图19D所示，颗粒5105d的侧面与颗粒5105a2的侧面接触。另外，颗粒5105e的侧面与颗粒5105c的其他侧面接触。此外，在颗粒5105d的其他侧面上，与氧化锌一起从靶材5130剥离的多个粒子5103因来自衬底5120的热量而晶化，由此形成区域5105d1。
如上所述，通过所沉积的颗粒彼此接触，并且在颗粒的侧面发生晶体生长，在衬底5120上形成CAAC-OS膜。因此，CAAC-OS膜的颗粒的每一个都比nc-OS膜的颗粒大。上述图16中的(3)和(2)的尺寸的差异相当于沉积之后的生长程度。
当颗粒彼此之间的空隙极小时，有时形成有一个大颗粒。一个大颗粒具有单晶结构。例如，从顶面看来颗粒的尺寸有时为10nm以上且200nm以下、15nm以上且100nm以下或20nm以上且50nm以下。此时，有时在用于微细的晶体管的氧化物半导体膜中，沟道形成区域容纳在一个大颗粒中。也就是说，可以将具有单晶结构的区域用作沟道形成区域。另外，当颗粒变大时，有时可以将具有单晶结构的区域用作晶体管的沟道形成区域、源区域和漏区域。
如此，通过晶体管的沟道形成区域等形成在具有单晶结构的区域中，有时可以提高晶体管的频率特性。
如上述模型那样，可以认为颗粒5100沉积到衬底5120上。因此，可知即使被形成面不具有结晶结构，也能够形成CAAC-OS膜，这是与外延生长不同的。此外，CAAC-OS膜不需要激光晶化，并且在大面积的玻璃衬底等上也能够均匀地进行成膜。例如，即使衬底5120的顶面(被形成面)结构为非晶结构(例如非晶氧化硅)，也能够形成CAAC-OS膜。
另外，可知即使作为被形成面的衬底5120顶面具有凹凸，在形成CAAC-OS膜时颗粒5100也根据衬底5120顶面的形状排列。例如，当衬底5120的顶面在原子级别上平坦时，颗粒5100以使其平行于a-b面的平板面朝下的方式排列。当颗粒5100的厚度均匀时，形成厚度均匀、平坦且结晶性高的层。并且，通过层叠n个(n是自然数)该层，可以得到CAAC-OS膜。
另一方面，在衬底5120的顶面具有凹凸的情况下，CAAC-OS膜也具有颗粒5100沿凹凸排列的层层叠为n个(n是自然数)层的结构。由于衬底5120具有凹凸，在CAAC-OS膜中有时容易在颗粒5100之间产生空隙。注意，此时，由于在颗粒5100之间产生分子间力，所以即使有凹凸，颗粒也以尽可能地减小它们之间的空隙的方式排列。因此，即使有凹凸也可以得到结晶性高的CAAC-OS膜。
因为根据这样的模型形成CAAC-OS膜，所以溅射粒子优选为厚度小的颗粒状。注意，当溅射粒子为厚度大的色子状时，朝向衬底5120的面不固定，所以有时不能使厚度或结晶的取向均匀。
根据上述成膜模型，即使在具有非晶结构的被形成面上也可以形成结晶性高的CAAC-OS膜。
这里，参照图1C说明氧化物半导体具有三层结构的情况。
氧化物半导体膜206b(中层)参照关于上述氧化物半导体的记载。氧化物半导体膜206a(下层)及氧化物半导体膜206c(上层)是包含构成氧化物半导体膜206b的氧之外的元素中的一种以上或两种以上的氧化物半导体。因为氧化物半导体膜206a及氧化物半导体膜206c是包含构成氧化物半导体膜206b的氧之外的元素中的一种以上或两种以上的氧化物半导体，所以不容易在氧化物半导体膜206a和氧化物半导体膜206b之间的界面以及氧化物半导体膜206b和氧化物半导体膜206c之间的界面形成界面态。
另外，在氧化物半导体膜206a是In-M-Zn氧化物时，除了Zn和O以外的In和M的原子个数百分比优选为：In低于50atomic％，M为50atomic％以上，更优选的是：In低于25atomic％，M为75atomic％以上。此外，在氧化物半导体膜206b是In-M-Zn氧化物时，除了Zn和O以外的In和M的原子个数百分比优选为：In为25atomic％以上，M低于75atomic％，更优选的是：In为34atomic％以上，M低于66atomic％。此外，在氧化物半导体膜206c是In-M-Zn氧化物时，除了Zn和O以外的In和M的原子个数百分比优选为：In低于50atomic％，M为50atomic％以上，更优选的是：In低于25atomic％，M为75atomic％以上。另外，氧化物半导体膜206c也可以使用与氧化物半导体膜206a相同的种类的氧化物。
在此，有时在氧化物半导体膜206a和氧化物半导体膜206b之间具有氧化物半导体膜206a和氧化物半导体膜206b的混合区域。此外，有时在氧化物半导体膜206b和氧化物半导体膜206c之间具有氧化物半导体膜206b和氧化物半导体膜206c的混合区域。混合区域的界面态密度较低。因此，氧化物半导体膜206a、氧化物半导体膜206b和氧化物半导体膜206c的叠层体具有其能量分别在各界面附近连续地改变(也称为连续接合)的带结构。
这里，说明带结构。关于带结构为了容易理解示出绝缘膜172、氧化物半导体膜206a、氧化物半导体膜206b、氧化物半导体膜206c及栅极绝缘膜212的导带底的能量(Ec)。
如图9A及图9B所示，氧化物半导体膜206a、氧化物半导体膜206b及氧化物半导体膜206c的导带底的能量连续地变化。这是可以理解的，因为：由于氧化物半导体膜206a、氧化物半导体膜206b及氧化物半导体膜206c的构成元素相同，氧容易互相扩散。由此可以说，虽然氧化物半导体膜206a、氧化物半导体膜206b及氧化物半导体膜206c是组成互不相同的叠层体，但是在物性上是连续的。
主要成分相同而层叠的氧化物半导体膜不是简单地将各层层叠，而以形成连续接合(在此，尤其是指各层之间的导带底的能量连续地变化的U字形阱(U shape well)结构)的方式形成。换言之，以在各层的界面之间不存在会形成陷阱中心或再结合中心等缺陷能级的杂质的方式形成叠层结构。如果杂质存在于被层叠的多层膜的层间，能带则失去连续性，因此载流子在界面被俘获或者再结合而消失。
注意，图9A示出氧化物半导体膜206a与氧化物半导体膜206c的Ec相同的情况，但是也可以相互不同。例如，图9B示出氧化物半导体膜206c的Ec高于氧化物半导体膜206a时的带结构的一部分。
从图9A及图9B可知，氧化物半导体膜206b成为阱(well)，在晶体管200中沟道形成在氧化物半导体膜206b中。另外，氧化物半导体膜206a、氧化物半导体膜206b、氧化物半导体膜206c的导带底的能量连续地变化，因此也可以将其称为U字形阱(U Shape Well)。另外，也可以将具有上述结构的沟道称为埋入沟道。
另外，在氧化物半导体膜206a及氧化物半导体膜206c与氧化硅膜等绝缘膜之间的界面附近，可能会形成起因于杂质或缺陷的陷阱能级。通过氧化物半导体膜206a及氧化物半导体膜206c，可以使氧化物半导体膜206b和该陷阱能级彼此远离。然而，当氧化物半导体膜206a或氧化物半导体膜206c的Ec与氧化物半导体膜206b的Ec之间的能量差小时，有时氧化物半导体膜206b的电子越过该能量差到达陷阱能级。因成为负的电荷的电子在陷阱能级中被俘获，在绝缘膜界面产生负的电荷，导致晶体管的阈值电压向正方向漂移。
因此，为了降低晶体管的阈值电压的变动，需要使氧化物半导体膜206a与氧化物半导体膜206b的Ec之间及氧化物半导体膜206c与氧化物半导体膜206b的Ec之间产生能量差。该能量差都优选为0.1eV以上，更优选为0.15eV以上。
另外，优选的是，氧化物半导体膜206a、氧化物半导体膜206b及氧化物半导体膜206c包含结晶部。尤其是，通过使用c轴取向结晶，能够对晶体管赋予稳定的电特性。
此外，在如图9B所示的带结构中，也可以在氧化物半导体膜206b与栅极绝缘膜212之间设置In-Ga氧化物(例如，原子个数比为In：Ga＝7：93)代替氧化物半导体膜206c。
作为氧化物半导体膜206b使用其电子亲和势大于氧化物半导体膜206a及氧化物半导体膜206c的氧化物。例如，作为氧化物半导体膜206b使用一种氧化物，其中电子亲和势比氧化物半导体膜206a及氧化物半导体膜206c大0.07eV以上且1.3eV以下，优选大0.1eV以上且0.7eV以下，更优选大0.15eV以上且0.4eV以下。注意，电子亲和势是真空能级和导带底端之间的能量差。
例如，当作为氧化物半导体膜206a及氧化物半导体膜206c使用In-Ga-Zn氧化物时，例如通过使用In、Ga、Zn的原子个数比为In:Ga:Zn＝1:1:1、In:Ga:Zn＝2:2:1、In:Ga:Zn＝3:1:2、In:Ga:Zn＝1:3:2、In:Ga:Zn＝1:3:4、In:Ga:Zn＝1:4:3、In:Ga:Zn＝1:5:4、In:Ga:Zn＝1:6:6、In:Ga:Zn＝2:1:3、In:Ga:Zn＝1:6:4、In:Ga:Zn＝1:9:6、In:Ga:Zn＝1:1:4、In:Ga:Zn＝1:1:2中的任一个的材料，来使氧化物半导体膜206a及氧化物半导体膜206c的电子亲和势小于氧化物半导体膜206b即可。
此时，通过对栅电极施加电场，在氧化物半导体膜206a和氧化物半导体膜206c中的电子亲和势最大的氧化物半导体膜206b中形成沟道。
此外，为了提高晶体管的通态电流而氧化物半导体膜206c的厚度越小越优选。例如，将氧化物半导体膜206c的厚度设定为低于10nm，优选设定为5nm以下，更优选为3nm以下。另一方面，氧化物半导体膜206c具有阻挡构成相邻的绝缘膜的氧之外的元素(硅等)侵入形成沟道的氧化物半导体膜206b中的功能。因此，氧化物半导体膜206c优选具有一定程度的厚度。例如，氧化物半导体膜206c的厚度为0.3nm以上，优选为1nm以上，更优选为2nm以上。
此外，为了提高可靠性，优选的是：氧化物半导体膜206a较厚，而氧化物半导体膜206c较薄。具体而言，氧化物半导体膜206a的厚度为20nm以上，优选为30nm以上，更优选为40nm以上，进一步优选为60nm以上。通过将氧化物半导体膜206a的厚度设定为20nm以上，优选为30nm以上，更优选为40nm以上，进一步优选为60nm以上，可以将从相邻的绝缘膜和氧化物半导体膜206a之间的界面到形成沟道的氧化物半导体膜206b的距离设定为20nm以上，优选为30nm以上，更优选为40nm以上，进一步优选为60nm以上。注意，因为半导体装置的生产率可能降低，所以将氧化物半导体膜206a的厚度设定为200nm以下，优选为120nm以下，更优选为80nm以下。
例如，利用SIMS测量的氧化物半导体膜206b和氧化物半导体膜206a之间的区域的硅浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于2×1018atoms/cm3。此外，利用SIMS测量的氧化物半导体膜206b和氧化物半导体膜206c之间的区域的硅浓度低于1×1019atoms/cm3，优选低于5×1018atoms/cm3，更优选低于2×1018atoms/cm3。
此外，为了降低氧化物半导体膜206b的氢浓度，优选降低氧化物半导体膜206a及氧化物半导体膜206c的氢浓度。利用SIMS测量的氧化物半导体膜206a及氧化物半导体膜206c的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下。此外，为了降低氧化物半导体膜206b的氮浓度，优选降低氧化物半导体膜206a及氧化物半导体膜206c的氮浓度。利用SIMS测量的氧化物半导体膜206a及氧化物半导体膜206c的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
上述三层结构是一个例子。例如，也可以采用不包括氧化物半导体膜206a或氧化物半导体膜206c的两层结构。
如图2A所示，也可以在氧化物半导体膜206与栅极绝缘膜212之间配置氧化物半导体膜215。就是说，氧化物半导体膜215包括与氧化物半导体膜206的沟道宽度方向的顶面及侧面接触的区域。通过氧化物半导体膜215包括与氧化物半导体膜206的侧面接触的区域，可以保护氧化物半导体膜206的侧面。此时，与没有氧化物半导体膜215的情况相比，可以降低氧化物半导体膜206的侧面的界面态密度。因此，通过具有氧化物半导体膜215，可以抑制晶体管的电特性的变动，由此可以实现可靠性高的半导体装置。关于氧化物半导体膜215参照氧化物半导体膜206c的说明。
作为导电膜216a及导电膜216b，例如使用包含铝、钛、铬、钴、镍、铜、钇、锆、钼、钌、银、钽及钨中的一种以上的导电膜形成单层或叠层，即可。
可以通过溅射法、CVD法、MBE法、PLD法、ALD法等形成成为导电膜216a及导电膜216b的导电膜。
通过在形成成为导电膜216a及导电膜216b的导电膜之后对该导电膜的一部分进行蚀刻，形成导电膜216a及导电膜216b。因此，优选采用在形成该导电膜时不使氧化物半导体膜206受到损伤的形成方法。也就是说，对于该导电膜的形成优选采用MCVD法等。
另外，在以叠层膜形成导电膜216a及导电膜216b时，也可以通过从CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等形成方法中采用的互不相同的形成方法形成叠层膜的每个层。例如，也可以通过MOCVD法形成第一层，而通过溅射法形成第二层。或者，也可以通过ALD法形成第一层，而通过MOCVD法形成第二层。或者，也可以通过ALD法形成第一层，而通过溅射法形成第二层。或者，也可以通过ALD法形成第一层，通过溅射法形成第二层，而通过ALD法形成第三层。像这样，通过不同的形成方法形成每个层的膜，可以使每个层的膜具有不同的功能或性质。而且，通过层叠这些膜，可以构成作为整个叠层膜更适合的膜。
也就是说，在以叠层膜形成导电膜216a及导电膜216b时，例如通过CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一个方法形成第n层的膜，而通过CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一个方法形成第n+1层的膜，即第n层的膜的形成方法和第n+1层的膜的形成方法也可以不同(n是自然数)。此外，第n层的膜的形成方法和第n+2层的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
另外，导电膜216a(导电膜216b)或导电膜216a(导电膜216b)的叠层膜中的至少一个膜和氧化物半导体膜206或氧化物半导体膜206的叠层膜中的至少一个膜可以采用相同的形成方法。例如，两者都可以采用ALD法。由此，可以以不接触于大气的方式形成。其结果是，可以防止杂质的混入。或者，例如与氧化物半导体膜206接触的导电膜216a(导电膜216b)及与导电膜216a(导电膜216b)接触的氧化物半导体膜206也可以采用相同的形成方法。由此，可以在相同的处理室中形成。其结果是，可以防止杂质的混入。像这样，不仅在氧化物半导体膜206和导电膜216a(导电膜216b)中，而且还可以在设置为接近的不同膜中采用相同的形成方法。注意，根据本发明的一个实施方式的半导体装置的制造方法不局限于此。
另外，导电膜216a(导电膜216b)或导电膜216a(导电膜216b)的叠层膜中的至少一个膜、氧化物半导体膜206或氧化物半导体膜206的叠层膜中的至少一个膜和绝缘膜172或绝缘膜172的叠层膜中的至少一个膜可以采用相同的形成方法。例如，它们都可以采用ALD法。由此，可以以不接触于大气的方式形成。其结果是，可以防止杂质的混入。注意，根据本发明的一个实施方式的半导体装置的制造方法不局限于此。
作为栅极绝缘膜212，例如使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽的绝缘膜形成单层或叠层，即可。
另外，在以叠层膜形成栅极绝缘膜212时，也可以通过从CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等形成方法中采用的互不相同的形成方法形成每个膜。例如，也可以通过MOCVD法形成第一层，而通过溅射法形成第二层。或者，也可以通过ALD法形成第一层，而通过MOCVD法形成第二层。或者，也可以通过ALD法形成第一层，而通过溅射法形成第二层。或者，也可以通过ALD法形成第一层，通过溅射法形成第二层，而通过ALD法形成第三层。像这样，通过互不相同的形成方法形成每个膜，可以使每个膜具有不同的功能或性质。而且，通过层叠这些膜，可以构成作为整个叠层膜更适合的膜。
也就是说，在以叠层膜形成栅极绝缘膜212时，例如通过CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一个方法形成第n层的膜，而通过CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一个方法形成第n+1层的膜，即第n层的膜的形成方法和第n+1层的膜的形成方法也可以不同(n是自然数)。此外，第n层的膜的形成方法和第n+2层的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
另外，栅极绝缘膜212或栅极绝缘膜212的叠层膜中的至少一个膜和导电膜216a(导电膜216b)或导电膜216a(导电膜216b)的叠层膜中的至少一个膜也可以采用相同的形成方法。例如，两者都可以采用ALD法。由此，可以以不接触于大气的方式形成。其结果是，可以防止杂质的混入。或者，例如与栅极绝缘膜212接触的导电膜216a(导电膜216b)及与导电膜216a(导电膜216b)接触的栅极绝缘膜212也可以采用相同的形成方法。由此，可以在相同的处理室中形成。其结果是，可以防止杂质的混入。
另外，栅极绝缘膜212或栅极绝缘膜212的叠层膜中的至少一个膜、导电膜216a(导电膜216b)或导电膜216a(导电膜216b)的叠层膜中的至少一个膜、氧化物半导体膜206或氧化物半导体膜206的叠层膜中的至少一个膜和绝缘膜172或绝缘膜172的叠层膜中的至少一个膜也可以采用相同的形成方法。例如，它们都可以采用ALD法。由此，可以以不接触于大气的方式形成。其结果是，可以防止杂质的混入。注意，根据本发明的一个实施方式的半导体装置的制造方法不局限于此。
另外，说明栅极绝缘膜212的叠层结构的一个例子。栅极绝缘膜212例如包含氧、氮、硅、铪等。具体地，优选包含氧化铪及氧化硅或者氧化铪及氧氮化硅。
氧化铪的相对介电常数比氧化硅或氧氮化硅高。因此，通过使用氧化铪，可以使物理厚度比等效氧化物厚度(equivalent oxide thickness)大，即使将等效氧化物厚度设定为10nm以下或5nm以下也可以减少隧道电流引起的泄漏电流。就是说，可以实现关态电流小的晶体管。再者，与包括非晶结构的氧化铪相比，包括结晶结构的氧化铪具有的相对介电常数高。因此，为了形成关态电流小的晶体管，优选使用包括结晶结构的氧化铪。作为结晶结构的例子，可以举出单斜晶结构、正方晶结构或立方体晶结构。但是，本发明的一个实施方式不局限于此。
另外，在包括结晶结构的氧化铪的被形成面中有时具有起因于缺陷的界面态。该界面态有时用作陷阱中心。由此，当氧化铪邻近地设置在晶体管的沟道区域时，有时该界面态引起晶体管的电特性的劣化。于是，为了减少界面态的影响，有时优选在晶体管的沟道区域与氧化铪之间设置其他层而使它们互相离开。该层具有缓冲功能。具有缓冲功能的层可以为包含于栅极绝缘膜212的层或者包含于氧化物半导体膜206的层。就是说，作为具有缓冲功能的层，可以使用氧化硅、氧氮化硅、氧化物半导体等。另外，作为具有缓冲功能的层，例如使用其能隙比成为沟道区域的半导体大的半导体或绝缘体。另外，作为具有缓冲功能的层，例如使用其电子亲和势比成为沟道区域的半导体小的半导体或绝缘体。另外，作为具有缓冲功能的层，例如使用其电离能比成为沟道区域的半导体大的半导体或绝缘体。
另一方面，通过使上述包括结晶结构的氧化铪的界面态(陷阱中心)俘获电荷，有时可以调整晶体管的阈值电压。为了稳定地存在该电荷，例如在沟道区域与氧化铪之间可以设置其能隙比氧化铪大的绝缘体。或者，可以设置其电子亲和势比氧化铪小的半导体或绝缘体。此外，可以设置其电离能比氧化铪大的半导体或绝缘体。通过使用这种半导体或绝缘体，可以不容易释放被界面态俘获的电荷，从而可以长期间保持电荷。
作为上述绝缘体，例如可以举出氧化硅、氧氮化硅。通过使电子从氧化物半导体膜206移到用作栅电极的导电膜204，可以使栅极绝缘膜212的界面态俘获电荷。作为具体例子，可以举出如下条件：以高温度(例如，125℃以上且450℃以下，典型的是150℃以上且300℃以下)在使导电膜204的电位处于比用作源电极或漏电极的导电膜216a或导电膜216b高的状态下保持1秒以上，典型的是1分钟以上。
如此，在使栅极绝缘膜212等的界面态俘获所希望的量的电子的晶体管中，阈值电压向正方向漂移。通过调整导电膜204的电压或施加电压的时间，可以控制电子的俘获量(阈值电压的变动量)。另外，用来俘获电荷的膜只要能够俘获电荷就可以不设置在栅极绝缘膜212中。也可以将具有相同的结构的叠层膜用于绝缘膜172。
作为导电膜204，例如使用包含铝、钛、铬、钴、镍、铜、钇、锆、钼、钌、银、钽及钨中的一种以上的导电膜形成单层或叠层，即可。
可以通过溅射法、CVD法、MBE法、PLD法、ALD法等形成成为导电膜204的导电膜。导电膜204优选采用在形成成为导电膜204的导电膜时不使栅极绝缘膜212受到损伤的形成方法。也就是说，在形成该导电膜时优选使用MCVD法等。
另外，在以叠层膜形成导电膜204时，也可以通过从CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中采用的互不相同的形成方法形成叠层膜的每个层。例如，也可以通过MOCVD法形成第一层，而通过溅射法形成第二层。或者，也可以通过ALD法形成第一层，而通过MOCVD法形成第二层。或者，也可以通过ALD法形成第一层，而通过溅射法形成第二层。或者，也可以通过ALD法形成第一层，通过溅射法形成第二层，而通过ALD法形成第三层。像这样，通过不同的形成方法形成每个层的膜，可以使每个层的膜具有不同的功能或性质。而且，通过层叠这些膜，可以构成作为整个叠层膜更适合的膜。
也就是说，在以叠层膜形成导电膜204时，例如通过CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一个方法形成第n层的膜，而通过CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一个方法形成第n+1层的膜，并且第n层的膜的形成方法和第n+1层的膜的形成方法也可以不同(n是自然数)。此外，第n层的膜的形成方法和第n+2层的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
另外，导电膜204或导电膜204的叠层膜中的至少一个膜和栅极绝缘膜212或栅极绝缘膜212的叠层膜中的至少一个膜也可以采用相同的形成方法。例如，两者都可以采用ALD法。由此，可以以不接触于大气的方式形成。其结果是，可以防止杂质的混入。或者，例如与栅极绝缘膜212接触的导电膜204及与导电膜204接触的栅极绝缘膜212也可以采用相同的形成方法。由此，可以在相同的处理室中形成。其结果是，可以防止杂质的混入。
另外，导电膜204或导电膜204的叠层膜中的至少一个膜、栅极绝缘膜212或栅极绝缘膜212的叠层膜中的至少一个膜、导电膜216a(导电膜216b)或导电膜216a(导电膜216b)的叠层膜中的至少一个膜、氧化物半导体膜206或氧化物半导体膜206的叠层膜中的至少一个膜和绝缘膜172或绝缘膜172的叠层膜中的至少一个膜可以采用相同的形成方法。例如，它们都可以采用ALD法。由此，可以以不接触于大气的方式形成。其结果是，可以防止杂质的混入。注意，根据本发明的一个实施方式的半导体装置的制造方法不局限于此。
阻挡膜218可以使用与阻挡膜171相同的材料及制造方法形成。
作为绝缘膜219，例如使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽的绝缘膜形成单层或叠层，即可。或者，也可以使用聚酰亚胺树脂、丙烯酸树脂、硅酮树脂等树脂。
另外，在以叠层膜形成绝缘膜219时，也可以通过从CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等形成方法中采用的互不相同的形成方法形成叠层膜的每个层。例如，也可以通过MOCVD法形成第一层，而通过溅射法形成第二层。或者，也可以通过ALD法形成第一层，而通过MOCVD法形成第二层。或者，也可以通过ALD法形成第一层，而通过溅射法形成第二层。或者，也可以通过ALD法形成第一层，通过溅射法形成第二层，而通过ALD法形成第三层。像这样，通过互不相同的形成方法形成每个层的膜，可以使每个层的膜具有不同的功能或性质。而且，通过层叠这些膜，可以构成作为整个叠层膜更适合的膜。
也就是说，在以叠层膜形成绝缘膜219时，例如通过CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一个方法形成第n层的膜，而通过CVD法(等离子体CVD法、热CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一个方法形成第n+1层的膜，即第n层的膜的形成方法和第n+1层的膜的形成方法也可以不同(n是自然数)。此外，第n层的膜的形成方法和第n+2层的膜的形成方法也可以相同。或者，所有膜的形成方法也可以都相同。
<变形例1>
图2B是图1B所示的半导体装置的变形例。
具体而言，图2B所示的半导体装置的晶体管200的结构与图1B所示的半导体装置不同。
图2B所示的晶体管200包括在形成用作晶体管100与晶体管200之间的布线的导电膜的工序中设置的导电膜220。氧化物半导体膜206隔着绝缘膜夹在导电膜220与导电膜204之间。将导电膜220用作晶体管200的第二栅电极。通过设置导电膜220，可以进一步增加通态电流且控制阈值电压。为了增加通态电流，例如，使导电膜204和导电膜220具有相同的电位来实现双栅晶体管即可。此外，也可以将导电膜204与导电膜220电连接而使它们具有相同的电位。另外，为了控制阈值电压，可以对导电膜204和导电膜220供应不同的恒电位。
<变形例2>
此外，晶体管200不局限于顶栅顶接触结构的晶体管，如图3A所示也可以是顶栅底接触结构的晶体管，如图3B所示也可以是底栅顶接触结构的晶体管。
<变形例3>
如图4A所示，也可以减少晶体管100与晶体管200之间的绝缘膜或导电膜的数量。图4A所示的半导体装置没有图1B所示的半导体装置的导电膜173、与导电膜173在同一工序中形成的导电膜及该导电膜上的绝缘膜。
<变形例4>
也可以采用如图5所示的半导体装置的结构。此外，点划线的左侧示出晶体管100、晶体管200的沟道长度方向(也称为长方向或长边方向)的截面图，点划线的右侧示出晶体管100、晶体管200的沟道宽度方向(也称为短方向或短边方向)的截面图。
晶体管200具有上述s-channel结构。在晶体管200中，沟道宽度方向的截面图中的氧化物半导体膜206的高度(厚度)为氧化物半导体膜206的宽度(沟道长度)的0.8倍以上，优选为1倍以上，更优选为1.2倍以上，进一步优选为1.5倍以上。当氧化物半导体膜206的高度在上述范围内时，可以在晶体管200导通时使流过氧化物半导体膜206的侧面的漏电流比流过氧化物半导体膜206的顶面的漏电流大。因此，晶体管200是对于占有面积具有较大的通态电流的晶体管。即，可以对于所需要的通态电流缩小晶体管200的占有面积。此外，在晶体管200中，沟道宽度方向的截面图的氧化物半导体膜206的宽度优选为40nm以下，更优选为30nm以下，进一步优选为20nm以下。
晶体管100由于利用半导体衬底150的凸部，所以也称为FIN(鳍)型晶体管。此外，在半导体衬底150的凸部上也可以具有绝缘膜。该绝缘膜在形成凸部时用作掩模。
此外，如图5所示，使用嵌入形成在绝缘膜中的开口的插头代替晶体管100与晶体管200之间的导电膜。另外，虽然未图示，但导电膜164与导电膜216a通过延伸在沟道宽度方向上的导电膜电连接。
接着，参照图6A至图6C说明图4B所示的晶体管100、晶体管200及电容器250的制造方法。此外，这里，假设晶体管100使用硅类半导体材料形成且晶体管200使用氧化物半导体形成而以下进行说明。
首先，在半导体衬底150上形成晶体管100。接着，形成覆盖晶体管100的绝缘膜170，进行第一加热处理(参照图6A)。
包括在绝缘膜170中的氢通过第一加热处理移动到晶体管100中，由此可以使晶体管100中的硅的悬空键终结。因此，可以提高晶体管100的电特性。
接着，在绝缘膜170上形成用来使晶体管100与晶体管200电连接的导电膜173、导电膜174、导电膜173和导电膜174被嵌入的绝缘膜、绝缘膜176，进行第二加热处理(参照图6B)。
由于绝缘膜170中的氢超过使硅的悬空键终结时所需要的量，所以残留在绝缘膜(例如绝缘膜176)或导电膜(例如导电膜173、导电膜174)中。为了抑制该残留的氢或水移动到包括设置在绝缘膜170的上方的氧化物半导体膜的晶体管200一侧，进行第二加热处理，由此进行脱水化或脱氢化。在不给构成半导体装置的导电膜的耐热性或晶体管100的电特性负面影响的范围内，第二加热处理的温度越高越优选。具体而言，第二加热处理以450℃以上且低于650℃，优选为490℃以上且低于650℃，更优选为530℃以上且低于650℃进行10小时以下，也可以以650℃以上进行。此外，第二加热处理优选以与第一加热处理相同的温度或低于第一加热处理的温度进行。由此，可以抑制因第二加热处理导致晶体管100的电特性的劣化。此外，第二加热处理的时间优选比第一加热处理长。由此，可以提高晶体管200的电特性而不使晶体管100的电特性劣化。或者，第二加热处理的温度也可以比第一加热处理高。由此，由于完全进行脱氢化或脱水化，进一步提高晶体管200的电特性。另外，通过将第二加热处理兼用作第一加热处理，也可以省略第一加热处理。
此外，也可以多次进行第二加热处理。第二加热处理优选在由绝缘膜等覆盖金属膜等的状态下进行。
接着，在绝缘膜176上形成阻挡膜171(参照图6C)。
通过设置阻挡膜171，可以抑制包含在晶体管100、晶体管100的上方的绝缘膜或导电膜中的氢扩散到晶体管200一侧。
接着，在阻挡膜171上形成绝缘膜172、氧化物半导体膜206(参照图7A)。
接着，在绝缘膜172、阻挡膜171及绝缘膜176中形成到达与晶体管100电连接的导电膜的开口，形成导电膜216a和导电膜216b。导电膜216a和导电膜216b分别通过开口接触电连接于晶体管100的栅电极的导电膜和电连接于用作晶体管100的源区域或漏区域的杂质区域166的导电膜(参照图7B)。
上述第二加热处理也可以在绝缘膜172、阻挡膜171及绝缘膜176中形成开口之后且在形成导电膜216a及导电膜216b之前进行。
接着，在氧化物半导体膜206、导电膜216a及导电膜216b上形成栅极绝缘膜212、导电膜204。此外，同时在导电膜216a上形成绝缘膜213、导电膜205(参照图7C)。
如图11A所示，也可以采用不使栅极绝缘膜212蚀刻为岛状的结构。此时，绝缘膜213与栅极绝缘膜212连接。这里，图11B示出采用图11A的结构且完成装置的一个例子。
通过上述工序可以制造晶体管200及电容器250。
接着，形成覆盖晶体管200及电容器250的阻挡膜218、绝缘膜219(参照图8A)。
接着，在阻挡膜218、绝缘膜219中设置到达晶体管200及电容器250的开口，形成通过开口与晶体管200及电容器250电连接的布线CL、布线WL及布线BL(参照图8B)。
通过上述工序可以制造包括晶体管100、晶体管200及电容器250的半导体装置。
在本实施方式中示出使用氧化物半导体膜206的情况的例子，但不局限于此。也可以根据情况或状况使用具有其他材料的半导体膜代替氧化物半导体膜206。例如，在沟道区域、源区域和漏区域、LDD区域等中，也可以使用具有硅、锗、镓、砷等元素中的一种或多种的半导体膜代替氧化物半导体膜206。
注意，本实施方式所示的结构及方法等可以与其他实施方式及其变形例等适当地组合而使用。
实施方式2
在本实施方式中，参照图1A至图1C说明如下半导体装置(存储装置)，该半导体装置(存储装置)即使在没有电力供应的情况下也能够保持存储内容，并且对写入次数也没有限制。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以可以长期保持存储内容。换言之，因为可以形成不需要刷新工作或刷新工作的频度极低的半导体存储装置，所以可以充分降低功耗。
在图1A至图1C所示的半导体装置中，通过有效地利用能够保持晶体管100的栅电极的电位的特征，可以如下所示那样进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将布线WL的电位设定为使晶体管200成为开启状态的电位，使晶体管200成为开启状态。由此，布线BL的电位施加到晶体管100的栅电极及电容器250。换言之，对晶体管100的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一种。然后，通过将布线WL的电位设定为使晶体管200成为关闭状态的电位，来使晶体管200成为关闭状态，而保持施加到晶体管100的栅极的电荷(保持)。
因为晶体管200的关态电流极小，所以晶体管100的栅极的电荷被长时间地保持。
接着，对数据的读出进行说明。当在对布线BL施加规定的电位(恒电位)的状态下对布线CL施加适当的电位(读出电位)时，根据保持在晶体管100的栅极中的电荷量，布线SL具有不同的电位。这是因为如下缘故：一般而言，在晶体管100为n沟道晶体管的情况下，对晶体管100的栅电极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管100的栅电极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管100成为“开启状态”所需要的布线CL的电位。因此，通过将布线CL的电位设定为Vth_L与Vth_H之间的电位V0，可以辨别施加到晶体管100的栅极的电荷。例如，在写入时被供应高电平电荷的情况下，如果布线CL的电位为V0(>Vth_H)，晶体管100则成为“开启状态”。在写入时晶体管100被供应低电平电荷的情况下，即使布线CL的电位为V0(<Vth_L)，晶体管100还保持“关闭状态”。因此，通过辨别布线SL的电位，可以读出所保持的数据。
注意，当将存储单元配置为阵列状时，需要仅读出所希望的存储单元的数据。如此，当不读出数据时，对布线CL施加不管栅极的状态如何都使晶体管100成为“关闭状态”的电位，即小于Vth_H的电位，即可。或者，对布线CL施加不管栅极的状态如何都使晶体管100成为“开启状态”的电位，即大于Vth_L的电位，即可。
图20所示的半导体装置(存储装置)与图1A至图1C所示的半导体装置之间的不同点是图20所示的半导体装置没有设置晶体管100。在此情况下也可以通过与上述相同的工作进行数据的写入及保持工作。
接着，对数据的读出进行说明。在晶体管200成为开启状态时，处于浮动状态的布线BL和电容器250导通，且在布线BL和电容器250之间再次分配电荷。其结果是，布线BL的电位产生变化。布线BL的电位的变化量根据电容器250的电极中的一个的电位(或积累在电容器250中的电荷)而具有不同的值。
例如，在电容器250的电极中的一个的电位为V，电容器250的电容为C，布线BL所具有的电容成分为CB，再次分配电荷之前的布线BL的电位为VB0时，再次分配电荷之后的布线BL的电位为(CB×VB0+C×V)/(CB+C)。因此，在假定作为存储单元的状态，电容器250的电极中的一个的电位成为两种状态，即V1和V0(V1>V0)时，可以知道保持电位V1时的布线BL的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的布线BL的电位(＝(CB×VB0+C×V0)/(CB+C))。
通过对布线BL的电位和规定的电位进行比较，可以读出数据。
在此情况下，可以将使用上述硅等半导体材料的晶体管用于用来驱动存储单元的驱动电路，并在该驱动电路上作为晶体管200层叠使用氧化物半导体的晶体管。
在本实施方式所示的半导体装置中，通过使用其沟道形成区域包含氧化物半导体的关态电流极小的晶体管，可以极长期地保持存储内容。换言之，因为不需要进行刷新工作，或者，可以使刷新工作的频度变得极低，所以可以充分降低功耗。另外，即使在没有电力供给的情况下(注意，优选固定电位)，也可以长期保持存储内容。
另外，在本实施方式所示的半导体装置中，数据的写入不需要高电压，而且也没有元件劣化的问题。由于例如不需要如现有的非易失性存储器那样地对浮动栅极注入电子或从浮动栅极抽出电子，因此不发生如栅极绝缘膜的劣化等的问题。换言之，在根据所公开的发明的半导体装置中，对重写的次数没有限制，这限制是现有的非易失性存储器所具有的问题，所以可靠性得到极大提高。再者，根据晶体管的开启状态或关闭状态而进行数据写入，而可以容易实现高速工作。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
实施方式3
在本实施方式中，参照图21说明包括上述实施方式所说明的晶体管或存储装置的RF标签。
根据本发明的一个实施方式的RF标签在其内部包括存储电路，在该存储电路中储存所需要的数据，并使用非接触单元诸如无线通信向外部发送数据和/或从外部接受数据。由于具有这种特征，RF标签可以被用于通过读取物品等的个体信息来识别物品的个体识别系统等。注意，这些用途要求极高的可靠性。
参照图21说明RF标签的结构。图21是示出RF标签的结构实例的框图。
如图21所示，RF标签800包括接收从与通信器801(也称为询问器、读出器/写入器等)连接的天线802发送的无线信号803的天线804。RF标签800还包括整流电路805、恒压电路806、解调电路807、调制电路808、逻辑电路809、存储电路810、ROM811。另外，在包括在解调电路807中的具有整流作用的晶体管中，也可以使用充分地抑制反向电流的材料，诸如氧化物半导体。由此，可以抑制起因于反向电流的整流作用的降低并防止解调电路的输出饱和，也就是说，可以使解调电路的输入和解调电路的输出之间的关系靠近于线性关系。注意，数据传输方法大致分成如下三种方法：将一对线圈相对地设置并利用互感进行通信的电磁耦合方法；利用感应场进行通信的电磁感应方法；以及利用电波进行通信的电波方法。在本实施方式所示的RF标签800中可以使用上述任何方法。
接着，说明各电路的结构。天线804与连接于通信器801的天线802之间进行无线信号803的发送及接受。在整流电路805中，对通过由天线804接收无线信号来生成的输入交流信号进行整流，例如进行半波倍压整流，并由设置在后级的电容器使被整流的信号平滑化，由此生成输入电位。另外，整流电路805的输入一侧或输出一侧也可以设置限幅电路。限幅电路是在输入交流信号的振幅大且内部生成电压大时进行控制以不使一定以上的电力输入到后级的电路中的电路。
恒压电路806是由输入电位生成稳定的电源电压而供应到各电路的电路。恒压电路806也可以在其内部包括复位信号生成电路。复位信号生成电路是利用稳定的电源电压的上升而生成逻辑电路809的复位信号的电路。
解调电路807是通过包络检测对输入交流信号进行解调并生成解调信号的电路。此外，调制电路808是根据从天线804输出的数据进行调制的电路。
逻辑电路809是分析解调信号并进行处理的电路。存储电路810是保持被输入的数据的电路，并包括行译码器、列译码器、存储区域等。此外，ROM811是保持识别号码(ID)等并根据处理进行输出的电路。
注意，根据需要可以适当地设置上述各电路。
在此，可以将上述实施方式所示的存储装置用于存储电路810。因为根据本发明的一个实施方式的存储装置即使在关闭电源的状态下也可以保持数据，所以适用于RF标签。再者，因为根据本发明的一个实施方式的存储装置的数据写入所需要的电力(电压)低于现有的非易失性存储器，所以也可以防止产生数据读出时和数据写入时的最大通信距离的差异。再者，根据本发明的一个实施方式的存储装置可以抑制由于数据写入时的电力不足引起误动作或误写入的情况。
此外，因为根据本发明的一个实施方式的存储装置可以用作非易失性存储器，所以还可以应用于ROM811。在此情况下，优选生产者另外准备用来对ROM811写入数据的指令防止使用者自由地重写。由于生产者在出货之前写入识别号码后出货，可以仅使出货的良品具有识别号码而不使所制造的所有RF标签具有识别号码，由此不发生出货后的产品的识别号码不连续的情况而可以容易根据出货后的产品进行顾客管理。
实施方式4
在本实施方式中，说明至少可以使用上述实施方式所说明的晶体管且包含上述实施方式所说明的存储装置的CPU。
图22是示出将在上述实施方式中说明的具有常关闭特性的晶体管用于至少其一部分的CPU的结构的一个例子的方框图。此外，有时将具有常关闭特性的晶体管用于至少其一部分的CPU称为常关闭CPU。
图22所示的CPU在衬底1190上具有：ALU1191(ALU：Arithmetic logic unit：算术逻辑单元)、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198(Bus I/F)、能够重写的ROM1199以及ROM接口1189(ROM I/F)。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图22所示的CPU只不过是简化其结构而表示的一个例子，所以实际上的CPU根据其用途具有各种各样的结构。例如，也可以以包括图22所示的CPU或运算电路的结构为核心，设置多个该核心并使其同时工作。另外，在CPU的内部运算电路或数据总线中能够处理的位数例如可以为8位、16位、32位、64位等。
通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码之后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。在CPU执行程序时，中断控制器1194根据其优先度或掩码的状态来判断来自外部的输入/输出装置或外围电路的中断要求而对该要求进行处理。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态来进行寄存器1196的读出或写入。
另外，时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据参考时钟信号CLK1生成内部时钟信号CLK2的内部时钟发生器，并将内部时钟信号CLK2供应到上述各种电路。
在图22所示的CPU中，在寄存器1196中设置有存储单元。作为寄存器1196的存储单元，可以使用上述实施方式所示的晶体管。
在图22所示的CPU中，寄存器控制器1197根据ALU1191的指令选择寄存器1196中的数据保持工作。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择由触发器保持数据还是由电容器保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容器保持数据的情况下，对电容器进行数据的重写，而可以停止对寄存器1196中的存储单元供应电源电压。
图23是可以用作寄存器1196的存储元件的电路图的一个例子。存储元件1200包括当关闭电源时丢失存储数据的电路1201、当关闭电源时不丢失存储数据的电路1202、开关1203、开关1204、逻辑元件1206、电容器1207以及具有选择功能的电路1220。电路1202包括电容器1208、晶体管1209及晶体管1210。另外，存储元件1200根据需要还可以包括其他元件诸如二极管、电阻元件或电感器等。
在此，电路1202可以使用上述实施方式所示的存储装置。在停止对存储元件1200供应电源电压时，接地电位(0V)或使晶体管1209关闭的电位继续输入到电路1202中的晶体管1209的栅极。例如，晶体管1209的栅极通过电阻器等负载接地。
在此示出开关1203为具有一导电型(例如，n沟道型)的晶体管1213，而开关1204为具有与此相反的导电型(例如，p沟道型)的晶体管1214的例子。这里，开关1203的第一端子对应于晶体管1213的源极和漏极中的一个，开关1203的第二端子对应于晶体管1213的源极和漏极中的另一个，并且开关1203的第一端子与第二端子之间的导通或非导通(即，晶体管1213的开启状态或关闭状态)由输入到晶体管1213的栅极的控制信号RD选择。开关1204的第一端子对应于晶体管1214的源极和漏极中的一个，开关1204的第二端子对应于晶体管1214的源极和漏极中的另一个，并且开关1204的第一端子与第二端子之间的导通或非导通(即，晶体管1214的开启状态或关闭状态)由输入到晶体管1214的栅极的控制信号RD选择。
晶体管1209的源极和漏极中的一个电连接到电容器1208的一对电极中的一个及晶体管1210的栅极。在此，将连接部分称为节点M2。晶体管1210的源极和漏极中的一个电连接到能够供应低电源电位的布线(例如，GND线)，而另一个电连接到开关1203的第一端子(晶体管1213的源极和漏极中的一个)。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)电连接到开关1204的第一端子(晶体管1214的源极和漏极中的一个)。开关1204的第二端子(晶体管1214的源极和漏极中的另一个)电连接到能够供应电源电位VDD的布线。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)、开关1204的第一端子(晶体管1214的源极和漏极中的一个)、逻辑元件1206的输入端子和电容器1207的一对电极中的一个是电连接着的。在此，将连接部分称为节点M1。可以对电容器1207的一对电极中的另一个输入固定电位。例如，可以输入低电源电位(GND等)或高电源电位(VDD等)。电容器1207的一对电极中的另一个电连接到能够供应低电源电位的布线(例如，GND线)。对电容器1208的一对电极中的另一个可以输入固定电位。例如，可以输入低电源电位(GND等)或高电源电位(VDD等)。电容器1208的一对电极中的另一个电连接到能够供应低电源电位的布线(例如，GND线)。
当积极地利用晶体管或布线的寄生电容等时，可以不设置电容器1207及电容器1208。
控制信号WE输入到晶体管1209的第一栅极(第一栅电极)。开关1203及开关1204的第一端子与第二端子之间的导通状态或非导通状态由与控制信号WE不同的控制信号RD选择，当一个开关的第一端子与第二端子之间处于导通状态时，另一个开关的第一端子与第二端子之间处于非导通状态。
对应于保持在电路1201中的数据的信号被输入到晶体管1209的源极和漏极中的另一个。图23示出从电路1201输出的信号输入到晶体管1209的源极和漏极中的另一个的例子。由逻辑元件1206使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转而成为反转信号，将其经由电路1220输入到电路1201。
另外，虽然图23示出从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号经由逻辑元件1206及电路1220输入到电路1201的例子，但是不局限于此。也可以不使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转而输入到电路1201。例如，当在电路1201内存在其中保持使从输入端子输入的信号的逻辑值反转的信号的节点时，可以将从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号输入到该节点。
在图23所示的用于存储元件1200的晶体管中，晶体管1209以外的晶体管也可以使用其沟道形成在由氧化物半导体以外的半导体构成的层或衬底1190中的晶体管。例如，可以使用其沟道形成在硅层或硅衬底中的晶体管。此外，也可以作为用于存储元件1200的所有的晶体管使用其沟道形成在氧化物半导体层中的晶体管。或者，存储元件1200还可以包括晶体管1209以外的其沟道形成在氧化物半导体层中的晶体管，并且作为剩下的晶体管可以使用其沟道形成在由氧化物半导体以外的半导体构成的层或衬底1190中的晶体管。
图23所示的电路1201例如可以使用触发器电路。另外，作为逻辑元件1206例如可以使用反相器或时钟反相器等。
在根据本发明的一个实施方式的半导体装置中，在不向存储元件1200供应电源电压的期间，可以由设置在电路1202中的电容器1208保持储存在电路1201中的数据。
另外，其沟道形成在氧化物半导体层中的晶体管的关态电流极小。例如，其沟道形成在氧化物半导体层中的晶体管的关态电流比其沟道形成在具有结晶性的硅中的晶体管的关态电流低得多。因此，通过将该晶体管用作晶体管1209，即使在不向存储元件1200供应电源电压的期间也可以长期间地保持电容器1208所保持的信号。因此，存储元件1200在停止供应电源电压的期间也可以保持存储内容(数据)。
另外，由于该存储元件是以通过设置开关1203及开关1204进行预充电工作为特征的存储元件，因此它可以缩短在再次开始供应电源电压之后直到电路1201再次保持原来的数据为止的时间。
另外，在电路1202中，由电容器1208保持的信号被输入到晶体管1210的栅极。因此，在再次开始向存储元件1200供应电源电压之后，可以将由电容器1208保持的信号转换为晶体管1210的状态(开启状态或关闭状态)，并从电路1202读出。因此，即使对应于保持在电容器1208中的信号的电位有些变动，也可以准确地读出原来的信号。
通过将这种存储元件1200用于处理器所具有的寄存器或高速缓冲存储器等存储装置，可以防止存储装置内的数据因停止电源电压的供应而消失。另外，可以在再次开始供应电源电压之后在短时间内恢复到停止供应电源之前的状态。因此，在整个处理器或构成处理器的一个或多个逻辑电路中在短时间内也可以停止电源，从而可以抑制功耗。
在本实施方式中，虽然对将存储元件1200用于CPU的例子进行说明，但是也可以将存储元件1200应用于LSI诸如DSP(Digital Signal Processor：数字信号处理器)、定制LSI、PLD(Programmable Logic Device：可编程逻辑器件)、FPGA(Field ProgrammableGate Array：现场可编程门阵列)等、RF(Radio Frequency：射频)装置。
实施方式5
在本实施方式中，说明本发明的一个实施方式的显示装置的结构实例。
[结构实例]
图24A是本发明的一个实施方式的显示装置的俯视图，图24B是用来说明在将液晶元件用于本发明的一个实施方式的显示装置的像素时可以使用的像素电路的电路图，并且图24C是用来说明在将有机EL元件用于本发明的一个实施方式的显示装置的像素时可以使用的像素电路的电路图。
可以根据上述实施方式形成配置在像素部的晶体管。此外，因为该晶体管容易形成为n沟道型晶体管，所以将驱动电路中的可以由n沟道型晶体管构成的驱动电路的一部分与像素部的晶体管形成在同一衬底上。如上所述，通过将上述实施方式所示的晶体管用于像素部或驱动电路，可以提供可靠性高的显示装置。
图24A示出有源矩阵型显示装置的俯视图的一个例子。在显示装置的衬底700上包括：像素部701；第一扫描线驱动电路702；第二扫描线驱动电路703；以及信号线驱动电路704。在像素部701中配置有从信号线驱动电路704延伸的多个信号线以及从第一扫描线驱动电路702及第二扫描线驱动电路703延伸的多个扫描线。此外，在扫描线与信号线的交叉区域中以矩阵状分别设置有具有显示元件的像素。另外，显示装置的衬底700通过FPC(Flexible Printed Circuit：柔性印刷电路)等的连接部连接到时序控制电路(也称为控制器、控制IC)。
在图24A中，在与像素部701同一衬底700上形成第一扫描线驱动电路702、第二扫描线驱动电路703、信号线驱动电路704。由此，设置在外部的驱动电路等的构件的数量减少，从而能够实现成本的降低。另外，当在衬底700的外部设置驱动电路时，需要使布线延伸，且布线之间的连接数量增加。当在同一衬底700上设置驱动电路时，可以减少该布线之间的连接数，从而可以实现提高可靠性或成品率。
<液晶显示装置>
另外，图24B示出像素部的电路结构的一个例子。在此，示出可以用于VA方式的液晶显示装置的像素的像素电路。
可以将该像素电路应用于一个像素具有多个像素电极层的结构。各像素电极层分别与不同的晶体管连接，以通过不同栅极信号驱动各晶体管。由此，在以多畴设计的像素中，可以独立地控制施加到各像素电极层的信号。
晶体管716的栅极布线712和晶体管717的栅极布线713彼此分离，以便能够被提供不同的栅极信号。另一方面，晶体管716和晶体管717共同使用用作数据线的源电极层或漏电极层714。作为晶体管716及晶体管717，可以适当地利用上述实施方式所示的晶体管。由此可以提供可靠性高的液晶显示装置。
以下说明与晶体管716电连接的第一像素电极层及与晶体管717电连接的第二像素电极层的形状。第一像素电极层和第二像素电极层的形状被狭缝彼此分离。第一像素电极层呈扩展为V字型的形状，第二像素电极层以围绕第一像素电极层的外侧的方式形成。
晶体管716的栅电极连接到栅极布线712，而晶体管717的栅电极连接到栅极布线713。通过对栅极布线712和栅极布线713施加不同的栅极信号，可以使晶体管716及晶体管717的工作时序互不相同来控制液晶取向。
另外，也可以由电容布线710、用作电介质的栅极绝缘膜以及与第一像素电极层或第二像素电极层电连接的电容电极形成存储电容器。
在以多畴设计的像素中设置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素电极层、对置电极层以及它们之间的液晶层构成，而第二液晶元件719由第二像素电极层、对置电极层以及它们之间的液晶层构成。
此外，本发明的像素电路不局限于图24B所示的像素电路。例如，也可以还对图24B所示的像素追加开关、电阻元件、电容器、晶体管、传感器或逻辑电路等。
<有机EL显示装置>
另外，图24C示出像素的电路结构的其他例子。在此，示出使用有机EL元件的显示装置的像素结构。
在有机EL元件中，通过对发光元件施加电压，电子和空穴从一对电极分别注入到包含发光有机化合物的层，而产生电流。然后，通过使电子和空穴重新结合，发光有机化合物达到激发态，并且当该激发态恢复到基态时，获得发光。根据这种机理，该发光元件被称为电流激发型发光元件。
图24C是示出可以应用的像素电路的一个例子的图。这里示出在一个像素中使用两个n沟道型晶体管的例子。本发明的一个实施方式的金属氧化物膜可以用于n沟道型晶体管的沟道形成区域。另外，该像素电路可以采用数字时间灰度级驱动。
以下说明可以应用的像素电路的结构及采用数字时间灰度级驱动时的像素的工作。
像素720包括开关晶体管721、驱动晶体管722、发光元件724以及电容器723。在开关晶体管721中，栅电极层与扫描线726连接，第一电极(源电极层和漏电极层的一方)与信号线725连接，并且第二电极(源电极层和漏电极层的另一方)与驱动晶体管722的栅电极层连接。在驱动晶体管722中，栅电极层通过电容器723与电源线727连接，第一电极与电源线727连接，第二电极与发光元件724的第一电极(像素电极)连接。发光元件724的第二电极相当于共同电极728。共同电极728与形成在同一衬底上的共同电位线电连接。
作为开关晶体管721及驱动晶体管722，可以适当地利用上述实施方式所示的晶体管。由此可以提供可靠性高的有机EL显示装置。
另外，将发光元件724的第二电极(共同电极728)的电位设定为低电源电位。注意，低电源电位是指低于供应到电源线727的高电源电位的电位，例如可以以GND、0V等为低电源电位。将高电源电位与低电源电位的电位差设定为发光元件724的正向阈值电压以上，将该电位差施加到发光元件724上来使电流流过发光元件724，以使发光元件724发光。发光元件724的正向电压是指设定为所希望的亮度时的电压，至少包含正向阈值电压。
另外，还可以使用驱动晶体管722的栅极电容代替电容器723而省略电容器723。驱动晶体管722的栅极电容也可以形成在沟道形成区域和栅电极层之间。
接着，说明输入到驱动晶体管722的信号。当采用电压输入电压驱动方式时，对驱动晶体管722输入使驱动晶体管722充分处于导电或关断的两个状态的视频信号。为了使驱动晶体管722在线性区中工作，将比电源线727的电压高的电压施加到驱动晶体管722的栅电极层。另外，对信号线725施加电源线电压和驱动晶体管722的阈值电压Vth的总和以上的电压。
当进行模拟灰度级驱动时，对驱动晶体管722的栅电极层施加发光元件724的正向电压和驱动晶体管722的阈值电压Vth的总和以上的电压。另外，通过输入使驱动晶体管722在饱和区域中工作的视频信号，使电流流过发光元件724。为了使驱动晶体管722在饱和区域中工作，使电源线727的电位高于驱动晶体管722的栅极电位。通过采用模拟方式的视频信号，可以在发光元件724中使与视频信号对应的电流流过，而进行模拟灰度级驱动。
此外，本发明的像素电路的结构不局限于图24C所示的像素结构。例如，还可以对图24C所示的像素电路追加开关、电阻元件、电容器、传感器、晶体管或逻辑电路等。
当对图24A至图24C所例示的电路应用上述实施方式所例示的晶体管时，源电极(第一电极)及漏电极(第二电极)分别电连接到低电位一侧及高电位一侧。再者，可以采用能够由控制电路等控制第一栅电极的电位，且对第二栅电极通过未图示的布线输入低于供应到源电极的电位的电位等如上所例示的电位的结构。
例如，在本说明书等中，显示元件、作为具有显示元件的装置的显示装置、发光元件以及作为具有发光元件的装置的发光装置可以采用各种方式或各种元件。作为显示元件、显示装置、发光元件或发光装置的一个例子，有对比度、亮度、反射率、透射率等因电磁作用而变化的显示媒体，如EL(电致发光)元件(包含有机物及无机物的EL元件、有机EL元件、无机EL元件)、LED(白色LED、红色LED、绿色LED、蓝色LED等)、晶体管(根据电流发光的晶体管)、电子发射元件、液晶元件、电子墨水、电泳元件、光栅光阀(GLV)、等离子体显示器(PDP)、MEMS(微电子机械系统)、数字微镜设备(DMD)、DMS(数码微快门)、MIRASOL(注册商标)、IMOD(干涉调制)元件、电湿润(electrowetting)元件、压电陶瓷显示器、碳纳米管等。作为使用EL元件的显示装置的一个例子，有EL显示器等。作为使用电子发射元件的显示装置的一个例子，有场致发射显示器(FED)或SED方式平面型显示器(SED：Surface-conduction Electron-emitter Display：表面传导电子发射显示器)等。作为使用液晶元件的显示装置的一个例子，有液晶显示器(透过型液晶显示器、半透过型液晶显示器、反射型液晶显示器、直观型液晶显示器、投射型液晶显示器)等。作为使用电子墨水或电泳元件的显示装置的一个例子，有电子纸等。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式6
在本实施方式中，参照图25说明应用根据本发明的一个实施方式的半导体装置的显示模块。
在图25所示的显示模块8000中，在上盖8001与下盖8002之间包括与FPC8003连接的触摸屏8004、与FPC8005连接的显示面板8006、背光单元8007、框架8009、印刷电路板8010和电池8011。另外，有时不设置背光灯单元8007、电池8011、触摸屏8004等。
例如，可以将根据本发明的一个实施方式的半导体装置用于显示面板8006。
上盖8001及下盖8002根据触摸屏8004及显示面板8006的尺寸可以适当地改变形状或尺寸。
触摸屏8004是能够将电阻膜式或静电电容式触摸屏重叠在显示面板8006而使用的。此外，也可以使显示面板8006的对置衬底(密封衬底)具有触摸屏功能。或者，也可以在显示面板8006的每个像素中设置光传感器，以制成光触摸屏。或者，也可以在显示面板8006的每个像素中设置触摸传感器用电极，以制成静电容量式触摸屏。
背光单元8007包括光源8008。也可以采用将光源8008设置于背光单元8007的端部，且使用光扩散板的结构。
除了显示面板8006的保护功能之外，框架8009还具有用来阻挡因印刷电路板8010的工作而产生的电磁波的电磁屏蔽的功能。此外，框架8009也可以具有散热板的功能。
印刷电路板8010包括电源电路以及用来输出视频信号和时钟信号的信号处理电路。作为用来给电源电路供应电力的电源，既可以使用外部的商用电源，又可以使用另外设置的电池8011的电源。在使用商用电源的情况下，可以省略电池8011。
此外，在显示模块8000中还可以设置偏振片、相位差板、棱镜片等构件。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施方式7
根据本发明的一个实施方式的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，能够再现记录媒体如数字通用磁盘(DVD：DigitalVersatile Disc)等的内容并具有可以显示该图像的显示器的装置)中。另外，作为可以使用根据本发明的一个实施方式的半导体装置的电子设备，可以举出移动电话、包括便携式的游戏机、便携式数据终端、电子书阅读器、拍摄装置诸如视频摄像机或数码相机等、护目镜型显示器(头部安装显示器)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机等。图26A至图26F示出这些电子设备的具体例子。
图26A是便携式游戏机，该便携式游戏机包括框体901、框体902、显示部903、显示部904、麦克风905、扬声器906、操作键907以及触屏笔908等。注意，虽然图26A所示的便携式游戏机包括两个显示部903和显示部904，但是便携式游戏机所包括的显示部的个数不限于此。
图26B是便携式数据终端，该便携式数据终端包括第一框体911、第二框体912、第一显示部913、第二显示部914、连接部915、操作键916等。第一显示部913设置在第一框体911中，第二显示部914设置在第二框体912中。而且，第一框体911和第二框体912由连接部915连接，由连接部915可以改变第一框体911和第二框体912之间的角度。第一显示部913的影像也可以根据连接部915所形成的第一框体911和第二框体912之间的角度切换。另外，也可以对第一显示部913和第二显示部914中的至少一个使用附加有位置输入功能的显示装置。另外，可以通过在显示装置中设置触摸屏来附加位置输入功能。或者，也可以通过在显示装置的像素部中设置被称为光电传感器的光电转换元件来附加位置输入功能。
图26C是笔记本型个人计算机，该笔记本型个人计算机包括框体921、显示部922、键盘923以及指向装置924等。
图26D是电冷藏冷冻箱，该电冷藏冷冻箱包括框体931、冷藏室门932、冷冻室门933等。
图26E是视频摄像机，该视频摄像机包括第一框体941、第二框体942、显示部943、操作键944、透镜945、连接部946等。操作键944及透镜945设置在第一框体941中，显示部943设置在第二框体942中。而且，第一框体941和第二框体942由连接部946连接，由连接部946可以改变第一框体941和第二框体942之间的角度。显示部943的影像也可以根据连接部946所形成的第一框体941和第二框体942之间的角度切换。
图26F是一般的汽车，该汽车包括车体951、车轮952、仪表盘953及灯954等。
实施方式8
在本实施方式中，参照图27A至图27F说明根据本发明的一个实施方式的RF装置的使用例子。RF装置的用途广泛，例如可以设置于物品诸如钞票、硬币、有价证券类、不记名证券类、证书类(驾驶证、居民卡等，参照图27A)、包装用容器类(包装纸、瓶子等，参照图27C)、记录媒体(DVD、录像带等，参照图27B)、车辆类(自行车等，参照图27D)、个人物品(包、眼镜等)、食物类、植物类、动物类、人体、衣服、生活用品类、包括药品或药剂的医疗品、电子设备(液晶显示装置、EL显示装置、电视装置或移动电话)等或者各物品的标签(参照图27E和图27F)等。
当将根据本发明的一个实施方式的RF装置4000固定到物品时，将其附着到物品的表面上或者填埋于物品中。例如，将RF装置4000填埋于书本的纸张里或包装的有机树脂内部，以将其固定到物品。根据本发明的一个实施方式的RF装置4000实现了小型、薄型以及轻量，所以即使在固定到物品中也不会影响到该物品的设计性。另外，通过将根据本发明的一个实施方式的RF装置4000设置于钞票、硬币、有价证券类、不记名债券类或证书类等，可以赋予识别功能。通过利用该识别功能可以防止伪造。另外，可以通过在包装用容器类、记录媒体、个人物品、食物类、衣服、生活用品类或电子设备等中设置根据本发明的一个实施方式的RF装置，可以提高检品系统等系统的效率。另外，通过在车辆类中安装根据本发明的一个实施方式的RF装置，可以防止盗窃等而提高安全性。
如上所述，通过将根据本发明的一个实施方式的RF装置应用于在本实施方式中列举的各用途，可以降低包括数据的写入或读出等的工作的功耗，因此能够使最大通信距离长。另外，即使在关闭电力供应的状态下，也可以在极长的期间保持数据，所以上述RF装置适用于写入或读出的频率低的用途。
实施例1
在本实施例中示出对使用硅类半导体材料的晶体管上的绝缘膜的脱氢化、脱水化效果进行TDS分析的结果。
以下说明在本实施例中使用的样品。
对硅衬底进行热氧化，在硅衬底表面形成厚度为100nm的热氧化膜。以950℃进行4小时的热氧化，并且该热氧化的气氛是包含相对于氧的3vol.％的氯化氢(HCl)的气氛。
接着，在如下条件下利用CVD法在热氧化膜上形成厚度为280nm的氮氧化硅膜：以流量为40sccm的硅烷(SiH4)、流量为30sccm的一氧化二氮(N2O)、流量为300sccm的氨(NH3)及流量为900sccm的氢(H2)为源气体，反应室的压力为160Pa，衬底温度为325℃，使用27MHz的高频电源，将250W的高频功率供应到平行平板电极。
在如下条件下利用热CVD法形成厚度为300nm的氧氮化硅膜：以流量为40sccm的硅烷(SiH4)及流量为400sccm的一氧化二氮(N2O)为源气体，反应室的压力为267Pa(2Torr)，衬底温度为400℃。
接着，在如下条件下利用CVD法在氧氮化硅膜上形成厚度为500nm的氧化硅膜：以流量为15sccm的四乙氧基硅烷(TEOS)及流量为750sccm的氧(O2)为源气体，衬底温度为300℃，使用27MHz的高频电源，将300W的高频功率供应到平行平板电极。
接着，在各条件下进行加热处理。在条件1中，在氮气氛下以490℃进行3小时的加热处理。在条件2中，在氮气氛下以490℃进行5小时的加热处理。在条件3中，在氮气氛下以490℃进行10小时的加热处理。在条件4中，在氮气氛下以530℃进行1小时的加热处理。在条件5中，在氮气氛下以530℃进行3小时的加热处理。在条件6中，在氮气氛下以530℃进行5小时的加热处理。在条件7中，在氮气氛下以530℃进行10小时的加热处理。在条件8中，在氮气氛下以540℃进行1小时的加热处理。在条件9中，在氮气氛下以450℃进行5小时的加热处理。在条件10中，不进行加热处理。
接着，对各样品的释放气体的量进行评价。在TDS评价中，使用电子科学株式会社制造的热脱附谱仪EMD-WA1000S/W。测量条件为如下条件：SEM电压为1000V；衬底表面温度为室温至530℃；真空度为1.9×10-7Pa以下；Dwell Time为0.2(sec/U)；所设定的升温速率为32(℃/min)。此外，衬底表面温度的升温速率大约为18(℃/min)。
图28及图29示出利用TDS测量的氢分子：H2(质量电荷比m/z＝2)的脱离量、水分子：H2O(质量电荷比m/z＝18)的脱离量。
此外，在条件4、条件5、条件6、条件7下对氢分子及水分子进行定量并评价。氢分子在50℃至450℃的范围且水分子在200℃至450℃的范围进行定量。
此外，表1示出各条件下的氢分子及水分子的定量结果。
[表1]
从表1、图28可确认到温度越高且加热时间越长，氢脱离量进一步减少。另外，可确认到在条件5、条件6、条件7下450℃下的氢分子的脱离量为350℃下的氢分子的脱离量的130％以下。另外，从表1、图29可确认到温度越高且加热时间越长，水脱离量进一步减少。
实施例2
在本实施例中，制造包括使用单晶硅的晶体管和层叠在该晶体管上的使用氧化物半导体的晶体管的半导体装置，对每个晶体管的电特性进行评价。
<样品>
以下，对样品的制造方法进行说明。
首先，作为衬底，准备厚度为52nm的具有单晶硅膜的SOI衬底。
接着，通过光刻法对单晶硅膜的一部分进行蚀刻，形成岛状单晶硅膜。
接着，利用微波CVD法，使单晶硅膜的表面氧化，形成厚度为10nm的氧化硅膜。另外，微波CVD法也被称为高密度等离子体CVD法等。接着，在氮气氛下，以950℃进行1小时的热处理，由此形成栅极绝缘膜。
接着，为了形成p沟道型晶体管，对单晶硅膜的一部分注入磷离子。注入磷离子时的条件为如下：使用离子注入装置(具有质量分离功能)，加速电压为18kV，浓度为6.5×1011ions/cm2。
接着，为了形成n沟道型晶体管，对单晶硅膜的一部分注入硼离子。注入硼离子时的条件为如下：使用离子注入装置，加速电压为14kV，浓度为3.0×1012ions/cm2。
接着，通过溅射法依次形成厚度为30nm的氮化钽膜和厚度为170nm的钨膜。接着，通过光刻法对氮化钽膜及钨膜的一部分进行蚀刻，来形成栅电极。
接着，以栅电极为掩模，对成为p沟道型晶体管的单晶硅膜的区域注入硼离子。注入硼离子时的条件为如下：使用离子注入装置，加速电压为9kV，浓度为1.0×1013ions/cm2。
接着，以栅电极为掩模，对成为n沟道型晶体管的单晶硅膜的区域注入磷离子。注入磷离子时的条件为如下：使用离子注入装置，加速电压为9kV，浓度为1.0×1013ions/cm2。
接着，利用等离子体CVD法，形成厚度为300nm的氧氮化硅膜，进行各向异性蚀刻，由此形成接触于栅电极的侧面的绝缘膜(也称为侧壁绝缘膜)。另外，在对该氧氮化硅膜进行蚀刻的同时，栅极绝缘膜的一部分被蚀刻。其结果，单晶硅膜的一部分被露出。
接着，以栅电极及侧壁绝缘膜为掩模，对成为p沟道型晶体管的单晶硅膜的区域掺杂硼离子。掺杂硼离子时的条件为如下：使用离子掺杂装置(不具有质量分离功能)，加速电压为10kV，浓度为1.5×1016ions/cm2。被掺杂硼离子的区域用作p沟道型晶体管的源区域或漏区域。另外，侧壁绝缘膜正下方的单晶硅膜的区域具有通过上述工序形成的沟道形成区域与源区域或漏区域之间的载流子密度，所以用作LDD(Lightly Doped Drain：轻掺杂漏)区域。
接着，以栅电极及侧壁绝缘膜为掩模，对成为n沟道型晶体管的单晶硅膜的区域掺杂磷离子。掺杂磷离子时的条件为如下：使用离子掺杂装置，加速电压为10kV，浓度为3.0×1015ions/cm2。被掺杂磷离子的区域用作n沟道型晶体管的源区域或漏区域。另外，侧壁绝缘膜正下方的单晶硅膜的区域具有通过上述工序形成的沟道形成区域与源区域或漏区域之间的载流子密度，所以用作LDD区域。
接着，利用等离子体CVD法，形成厚度为50nm的氧氮化硅膜。
接着，在氮气氛下，以550℃进行1小时的热处理。
接着，利用等离子体CVD法，形成厚度为280nm的氮氧化硅膜。该氮氧化硅膜由于包含多量的氢，也被称为SiNOH膜。
接着，通过热CVD法形成厚度为300nm的氧氮化硅膜。
接着，在氮气氛下，以490℃进行1小时的热处理。通过进行该热处理，从SiNOH膜释放氢。当被释放的氢到达单晶硅膜时，使单晶硅膜所具有的悬空键终结。将这种热处理称为氢化处理。
接着，通过对厚度为50nm的氧氮化硅膜、厚度为280nm的氮氧化硅膜及厚度为300nm的氧化硅膜的一部分进行蚀刻，形成到达源区域、漏区域、栅电极等的开口。
接着，通过溅射法形成厚度为150nm的钨膜。
接着，通过光刻法对钨膜的一部分进行蚀刻，形成第一布线层。
接着，通过等离子体CVD法，形成厚度为900nm的氧化硅膜。
接着，通过CMP处理，使氧化硅膜的顶面平坦化，以便使其厚度为400nm至500nm左右。
接着，在氮气氛下进行热处理。另外，对样品1以490℃进行10小时的热处理。此外，对样品2以450℃进行5小时的热处理。该热处理使不由于上述氢化处理被向外扩散且不被利用于悬空键的终结而残留在各层的氢向外扩散，由此被称为脱氢化处理。在脱氢化处理中，温度越高且时间越长，越有效。因此，可以说样品1是氢的残留量比样品2少的样品。
接着，通过对厚度为400nm至500nm左右的氧化硅膜的一部分进行蚀刻，形成到达第一布线层等的开口。
接着，通过溅射法形成厚度为150nm的钨膜。
接着，通过光刻法对钨膜的一部分进行蚀刻，形成用作第二栅电极的导电膜220以及用作第二布线层的导电膜174。
接着，利用等离子体CVD法，形成厚度为500nm的氧化硅膜。
接着，通过CMP处理，使氧化硅膜的顶面平坦化，以便使其厚度为0nm至50nm左右，使钨膜的顶面露出。
接着，利用等离子体CVD法，形成厚度为100nm的氧化硅膜。
接着，在氮气氛下进行热处理。另外，对样品1以490℃进行10小时的热处理。此外，对样品2以450℃进行1小时的热处理。通过该热处理，还进行脱氢化处理。
接着，通过溅射法，形成厚度为50nm的氧化铝膜。该氧化铝膜具有阻挡氧、氢等的功能。因此，通过设置氧化铝膜，可以防止从使用单晶硅的晶体管、设置在其附近的绝缘膜、导电膜等释放的氢混入到后面制造的使用氧化物半导体的晶体管。
接着，通过等离子体CVD法，形成厚度为100nm的包含过剩氧的氧氮化硅膜。另外，该氧氮化硅膜是通过后面的热处理等释放氧的氧氮化硅膜。将被释放的氧用来降低氧化物半导体的氧空位，而可以提高晶体管的电特性或可靠性。另一方面，当被释放的氧到达单晶硅时，有时使晶体管的电特性或可靠性劣化。上述氧化铝膜具有防止氧混入到单晶硅的功能。因此，即使设置包含过剩氧的氧氮化硅膜，也可以制造电特性或可靠性高的使用单晶硅的晶体管。
接着，关于样品1，通过溅射法依次形成厚度为20nm的第一氧化物半导体膜和厚度为20nm的第二氧化物半导体膜。另外，在样品2中，通过溅射法依次形成厚度为20nm的第一氧化物半导体膜和厚度为15nm的第二氧化物半导体膜。当形成第一氧化物半导体膜时，使用In：Ga：Zn＝1：3：2[原子数比]的靶材。另外，当形成第二氧化物半导体膜时，使用In：Ga：Zn＝1：1：1[原子数比]的靶材。此外，将第一氧化物半导体膜和第二氧化物半导体膜总称为氧化物半导体膜206。
接着，在氮气氛下，以450℃进行1小时的热处理，然后在氧气氛下，以450℃进行1小时的热处理。
接着，通过光刻法对氧化物半导体膜206的一部分进行蚀刻，形成岛状氧化物半导体膜206。
接着，通过对包含过剩氧的氧氮化硅膜的一部分、氧化铝膜的一部分及氧化硅膜的一部分进行蚀刻，形成到达导电膜220、导电膜174等的开口。
接着，通过溅射法，形成厚度为100nm的钨膜。
接着，通过光刻法对钨膜的一部分进行蚀刻，形成使用氧化物半导体的晶体管的用作源电极或漏电极的导电膜216a及导电膜216b。
接着，通过溅射法形成厚度为5nm的第三氧化物半导体膜。当形成第三氧化物半导体膜时，使用In：Ga：Zn＝1：3：2[原子数比]的靶材。
接着，通过等离子体CVD法形成厚度为20nm的氧氮化硅膜。
接着，通过溅射法依次形成厚度为30nm的氮化钛膜、厚度为135nm的钨膜。
接着，通过光刻法对氮化钛膜及钨膜的一部分进行蚀刻，形成用作栅电极的导电膜204。
接着，通过光刻法对第三氧化物半导体膜及氧氮化硅膜的一部分进行蚀刻。因为氧氮化硅膜配置在作为沟道形成区域的第二氧化物半导体膜与用作栅电极的导电膜204之间，所以用作栅极绝缘膜。
接着，通过溅射法，形成厚度为150nm的氧化铝膜。该氧化铝膜具有阻挡氧、氢等的功能。因此，通过设置氧化铝膜，可以防止从使用单晶硅的晶体管、设置在其附近的绝缘膜、导电膜等释放的氢或从半导体装置的外部混入的氢混入到使用氧化物半导体的晶体管。另外，也可以防止从包含过剩氧的氧氮化硅膜释放的氧向外扩散，可以将该氧有效地用来降低氧化物半导体的氧空位。
接着，在氧气氛下，以400℃进行1小时的热处理。通过该热处理，包含过剩氧的氧氮化硅膜所包含的一部分氧被释放，首先供应到第一氧化物半导体膜。被供应的氧在第一氧化物半导体膜中如台球那样移动，在外观上，对第二氧化物半导体膜也供应氧。换言之，通过该热处理，可以降低作为沟道形成区域的第二氧化物半导体膜的氧空位。此时，在第二氧化物半导体膜的周围配置有氧化铝膜。因此可知，将从包含过剩氧的氧氮化硅膜释放的氧有效地用来降低第二氧化物半导体膜的氧空位。
接着，通过等离子体CVD法形成厚度为300nm的氧氮化硅膜。
接着，通过对氧氮化硅膜及氧化铝膜的一部分进行蚀刻，形成到达导电膜216a、导电膜216b等的开口。
接着，通过溅射法依次形成厚度为50nm的钛膜、厚度为200nm的铝膜和厚度为50nm的钛膜。
接着，通过光刻法对上述钛膜、铝膜及钛膜的一部分进行蚀刻，形成第二布线层。
如此，可以制造包括使用单晶硅的晶体管以及使用氧化物半导体的晶体管的半导体装置的样品1及样品2。
<测量>
接着，对所制造的样品1及样品2所包括的使用单晶硅的晶体管以及使用氧化物半导体的晶体管的电特性进行测量。
另外，样品1与样品2之间的不同之处只在于两次的脱氢化处理工序的条件。具体而言，在样品1中，在氮气氛下以490℃进行10小时的热处理作为第一次的脱氢化处理，并且在氮气氛下以490℃进行10小时的热处理作为第二次的脱氢化处理。另外，在样品2中，在氮气氛下以450℃进行5小时的热处理作为第一次的脱氢化处理，并且在氮气氛下以450℃进行1小时的热处理作为第二次的脱氢化处理。
图30示出使用单晶硅的晶体管的Vg-Id特性。在Vg-Id特性的测量中，将漏极电压(Vd)设定为0.1V或1.8V，在n沟道型晶体管中，测量按0.1V的间隔将栅极电压(Vg)从-1.8V扫描到3.3V时的漏电流(Id)。另外，在p沟道型晶体管中，测量按0.1V的间隔将栅极电压(Vg)从1.8V扫描到-3.3V时的漏电流(Id)。另外，使用具有0.35μm的沟道长度和1.6μm的沟道宽度的设计值的晶体管。此外，对均匀地配置在126.6毫米平方的衬底内的25个晶体管进行测量。
从图30可知：在样品1与样品2之间几乎观察不到使用单晶硅的晶体管的电特性的差异。具体而言，在样品1中的n沟道型晶体管中，阈值电压为0.47V，亚阈值摆幅值(也称为S值)为67.0mV/dec.。另外，在样品2中的n沟道型晶体管中，阈值电压为0.51V，S值为67.6mV/dec.。此外，在样品1中的p沟道型晶体管中，阈值电压为-0.59V，S值为69.0mV/dec.。另外，在样品2中的p沟道型晶体管中，阈值电压为-0.55V，S值为71.6mV/dec.。注意，从漏极电压为1.8V时的Vg-Id特性导出阈值电压。此外，从漏极电压为0.1V时的Vg-Id特性导出S值。
另外，预测到：当使单晶硅的悬空键终结的氢脱离时，晶体管的电特性劣化。然而，从图30可知：因为在样品1与样品2之间几乎观察不到使用单晶硅的晶体管的电特性的差异，所以即使在如样品1那样的氢的脱离更容易产生的条件下，也几乎不产生使单晶硅的悬空键终结的氢的脱离。
接着，对使用氧化物半导体的晶体管的Vg-Id特性进行测量。另外，为了对设置在晶体管附近的各层中的开口的影响进行评价，测量三种结构的Vg-Id特性。图31A至图31C是使用氧化物半导体的晶体管及其周围的俯视图。
图31A是在导电膜174与导电膜216a及导电膜216b之间不具有开口的结构(表示为结构1)。另外，图31B是在导电膜174与导电膜216a及导电膜216b之间分别具有一个开口260的结构(表示为结构2)。此外，图31C是在导电膜174与导电膜216a之间以及在导电膜174与导电膜216b之间分别具有一个开口260，并且在周围的布线层等中也具有开口的结构(表示为结构3)。
图32示出图31A至图31C所示的各结构中的使用氧化物半导体的晶体管的Vg-Id特性。在Vg-Id特性的测量中，将漏极电压(Vd)设定为0.1V或2.7V，测量按0.1V的间隔将栅极电压(Vg)从-3V扫描到3V时的漏电流(Id)。另外，使用具有0.8μm的沟道长度和0.8μm的沟道宽度的设计值的晶体管。此外，对均匀地配置在126.6毫米平方的衬底内的25个晶体管进行测量。
从图32可知：在结构1中，在样品1与样品2之间几乎观察不到使用氧化物半导体的晶体管的电特性的差异。具体而言，在样品1中，漂移值(将漏电流为1×10-12A时的栅极电压定义为漂移值。也表示为Shift)为0.44V，S值为90.7mV/dec.。另外，在样品2中，漂移值为0.34V，S值为98.4mV/dec.。注意，从漏极电压为2.7V时的Vg-Id特性导出漂移值。此外，从漏极电压为0.1V时的Vg-Id特性导出S值。
另外，从图32可知：在结构2中，在样品1与样品2之间使用氧化物半导体的晶体管的电特性有差异。具体而言，在样品1中，漂移值为0.47V，S值为95.3mV/dec.，在样品2中，漂移值为0.28V，S值为132.1mV/dec.。结构2的样品2具有比结构1的样品2大的S值。另一方面，结构2的样品1具有与结构1大致相同的S值，在结构2中也具有良好的电特性。
另外，从图32可知：在结构3中，在样品1与样品2之间使用氧化物半导体的晶体管的电特性有明显差异。具体而言，在样品1中，漂移值为0.24V，S值为98.1mV/dec.，而在样品2中，不能获得开关特性。从上述结果可知：结构3中的样品1具有与结构1及结构2大致相同的S值，在结构3中也具有良好的电特性。
从结构1、结构2、结构3的结构的差异可知，样品2中的开口的有无影响到使用氧化物半导体的晶体管的电特性。具体而言，可知：晶体管附近的开口越多，电特性越劣化。另一方面，可知：与样品2相比，在样品1中，开口的有无不太影响到晶体管的电特性。这可以认为因为如下缘故：与样品1相比，在样品2中脱氢化处理不足够，氢通过开口移动到使用氧化物半导体的晶体管；另一方面，在样品1中，脱氢化处理足够，所以几乎不产生起因于氢的劣化。但是，根据结构，在样品1中也观察到电特性的微小的劣化，因此，通过进一步强化脱氢化处理的条件，可以期待进一步的特性的改善。
图33标绘出从图32所示的Vg-Id特性导出的所有漂移值。关于样品1的漂移值的3σ，结构1为0.05V，结构2为0.07V，结构3为0.21V。另一方面，关于样品2的漂移值的3σ，结构1为0.05V，结构2为0.16V，结构3为不可测量的。
因此可知，与样品2相比，在样品1中，结构的差异导致的Vg-Id特性的不均匀也小。
与结构1相比，结构2或结构3具有多的开口而具有近于集成度高的半导体装置的结构。因此可知，为了以高成品率地制造集成度高的半导体装置，即使采用如结构2或结构3那样的具有多的开口的结构也可以实现优良的电特性是重要的。
从本实施例可知，通过强化脱氢化处理的条件，可以抑制具有各种结构的使用氧化物半导体的晶体管的电特性的劣化而不改变使用单晶硅的晶体管的电特性。另外可知，通过进一步强化脱氢化处理的条件，有可能进一步抑制使用氧化物半导体的晶体管的电特性的劣化。
实施例3
在本实施例中，对根据脱氢化处理的差异以及包含过剩氧的氧氮化硅膜的厚度的差异而使用氧化物半导体的晶体管的电特性如何变化进行评价。
<样品>
以下示出样品3及样品4的制造方法。
样品3是在与实施例2所示的样品1同样的条件下制造的样品，将第二氧化物半导体膜的厚度设定为15nm。因为样品3与样品1之间的不同之处只在于第二氧化物半导体膜的厚度，所以其他条件参照样品1的说明。换言之，在强化脱氢化处理的条件下制造样品3。
样品4是在与实施例2所示的样品2同样的条件下制造的样品，将包含过剩氧的氧氮化硅膜的厚度设定为300nm。因为样品4与样品2之间的不同之处只在于包含过剩氧的氧氮化硅膜的厚度，所以其他条件参照样品2的说明。另外，样品3的包含过剩氧的氧氮化硅膜的厚度为100nm。
<测量>
接着，对样品3及样品4的Vg-Id特性进行测量。对实施例2所示的结构1进行Vg-Id特性的测量。另外，在Vg-Id特性的测量中，在室温(25℃)或85℃下，将漏极电压(Vd)设定为1.8V，测量按0.1V的间隔将栅极电压(Vg)从-3V扫描到3V时的漏电流(Id)。在从0V到-20V的范围改变施加到作为第二栅电极的导电膜220的电压(表示为Vbg)，进行多次该测量。另外，使用具有0.8μm的沟道长度和0.8μm的沟道宽度的设计值的晶体管。此外，对均匀地配置在126.6毫米平方的衬底内的13个晶体管进行测量。
并且，从所得到的Vg-Id特性算出S值，通过外推法导出栅极电压为0V时的漏电流。图34A和图34B示出其结果。图34A是示出室温下的施加到导电膜220的电压与栅极电压为0V时的漏电流之间的关系的图。另外，图34B是示出85℃下的施加到导电膜220的电压与栅极电压为0V时的漏电流之间的关系的图。
从图34A和图34B可知，强化脱氢化处理的条件的样品3的漏电流比样品4全面低。另外，由于包含过剩氧的氧氮化硅膜的厚度薄，与施加到用作第二栅电极的导电膜220的电压相对地降低漏电流的效果大。
另外，从图34A和图34B可知，通过强化脱氢化处理的条件，可以将不对栅电极施加电压的状态下的漏电流(有时意味着关态电流)降低到1×10-22A至1×10-35A左右。因此可知，在制造利用使用氧化物半导体的晶体管的极小的关态电流的半导体装置的情况下，强化脱氢化处理的条件是重要的。
注意，通过外推法导出的漏电流有时与实际上的漏电流不同。例如，当氢混入到使用氧化物半导体的晶体管时，实际上的漏电流有时比通过外推法导出的漏电流大。由此可知，为了提高使用氧化物半导体的晶体管的电特性，彻底降低可能混入到氧化物半导体的氢是重要的。
实施例4
在本实施例中，对假设没有栅极绝缘膜的泄漏电流、陷阱能级、寄生电阻等的理想晶体管的关态电流进行计算来评价。
首先，说明晶体管的结构。
图35是晶体管的沟道长度方向的截面图。此外，将与源电极及漏电极接触的n型区域(也称为低电阻区域)设置在与源电极及漏电极重叠的氧化物半导体膜S2的整个区域。另外，晶体管的沟道长度L为0.8μm，沟道宽度W为1nm，栅电极与源电极或漏电极重叠的宽度Lov为0.2μm。
接着，说明计算条件。
使用synopsys公司的Sentaurus，并在表2所示的条件下进行计算。
[表2]
*IGZO(111)…In:Ga:Zn＝1:1:1(组成比)的氧化物靶材
*IGZO(132)…In:Ga:Zn＝1:3:2(组成比)的氧化物靶材
*IGZO(312)…In:Ga:Zn＝3:1:2(组成比)的氧化物靶材
在表2中，GI表示栅极绝缘膜，S3表示氧化物半导体膜，S2表示氧化物膜，S1表示氧化物半导体膜，GE表示栅电极，S/D表示源电极及漏电极。此外，GI相当于实施方式1的栅极绝缘膜212，S3相当于实施方式1的氧化物半导体膜206c，S2相当于实施方式1的氧化物半导体膜206b，S1相当于实施方式1的氧化物半导体膜206a，GE相当于实施方式1的导电膜204，S/D相当于实施方式1的第一导电膜216a及导电膜216b，绝缘膜相当于实施方式1的绝缘膜172。
接着，图36示出漏电压Vd为1.8V时的Vg-Id特性及S值。
从图36可确认到将IGZO(111)用于氧化物半导体膜S2的理想晶体管、将IGZO(312)用于氧化物半导体膜S2的理想晶体管的关态电流都降低到能够计算的限值的1×10-35A/μm左右。此外，各晶体管的S值都估计为66mV/dec.。
实施例5
在本实施例中，说明本发明的一个实施方式的晶体管的电特性。
[样品]
以下说明用于评价的样品5。
在样品5中，在实施例2所示的样品1及样品2的制造方法中利用与包含过剩氧的氧氮化硅膜的形成工序以后相同的工序在单晶衬底上制造使用氧化物半导体的晶体管。
样品5与实施例2所示的制造方法不同之处在于包含过剩氧的氧氮化硅膜的厚度为300nm；第二氧化物半导体膜的厚度为15nm；用作栅极绝缘膜的氧氮化硅膜的厚度为10nm；以及氧化铝膜的厚度为70nm。
[关态电流的测量]
接着，参照图37至图40B说明上述制造的样品5的关态电流的测量方法及其结果。
[测量系统]
图37所示的测量系统包括电容器400、晶体管401、晶体管402、晶体管403及晶体管404。这里，晶体管403是用来注入电荷的晶体管，晶体管404是用来评价泄漏电流的晶体管。使用晶体管401及晶体管402构成输出电路406。另外，将晶体管403的源极端子(或漏极端子)与晶体管404的漏极端子(或源极端子)与电容器400的第一端子与晶体管401的栅极端子的连接部称为节点A。
通过分别设置用来注入电荷的晶体管和用来评价的晶体管，能够在注入电荷时一直使用来评价的晶体管保持关闭状态。在未设置用来注入电荷的晶体管时，需要在电荷注入时使用来评价的晶体管一次成为开启状态，但是，在利用从开启状态变成关闭状态的恒定状态需较长时间的元件进行测量时需较长时间。此外，由于不需要使用来评价的晶体管一次成为开启状态，所以也没有由于沟道形成区域的电荷的一部分流到节点A而导致的节点A的电位变动的影响。
此外，优选将用来评价的晶体管的沟道宽度W设定为大于用来注入电荷的晶体管的沟道宽度W。通过将用来评价的晶体管的沟道宽度W设定为大于用来注入电荷的晶体管的沟道宽度W，能够将用来评价的晶体管的泄漏电流以外的泄漏电流成分抑制为相对小。其结果是，可以以高准确度测量用来评价的晶体管的泄漏电流。
在图37所示的测量系统中，晶体管403的源极端子(或漏极端子)、晶体管404的漏极端子(或源极端子)、电容器400的第一端子与晶体管401的栅极端子连接。此外，电容器400的第二端子与晶体管404的源极端子(或漏极端子)连接。另外，晶体管401的漏极端子(或源极端子)与电源连接，晶体管402的源极端子(或漏极端子)与电源连接，晶体管403的漏极端子(或源极端子)与电源连接。
在图37所示的测量系统中，对晶体管403的漏极端子(或源极端子)从电源供应电位V3，对晶体管404的源极端子(或漏极端子)从电源供应电位V4。此外，对晶体管401的漏极端子(或源极端子)从电源供应电位V1，对晶体管402的源极端子(或漏极端子)从电源供应电位V2。另外，从与晶体管401的源极端子(或漏极端子)及晶体管402的漏极端子(或源极端子)连接的相当于输出电路406的输出端子的端子输出输出电位Vout。
在上述结构中，对晶体管402的栅极端子供应调整输出电路406的电位Vext_a，对晶体管403的栅极端子供应控制晶体管403的开启状态及关闭状态的电位Vext_c，对晶体管404的栅极端子供应控制用来评价的晶体管的状态的电位Vext_b。
在图37中也可以不设置电容器400。此时，节点A成为晶体管401的栅极端子与晶体管403的源极端子(或漏极端子)与晶体管404的漏极端子(或源极端子)的连接部。
<电流测量方法>
接着，参照图38A及图38B说明使用上述测量系统的电流测量方法的一个例子。
首先，参照图38A说明为了测量关态电流施加电位差的写入期间的概况。
在写入期间，在对晶体管403的漏极端子(或源极端子)输入电位V3之后，对晶体管403的栅极端子输入使晶体管403处于开启状态的电位Vext_c，对与晶体管404的漏极端子(或源极端子)连接的节点A施加电位V3。此外，通过对晶体管402输入使晶体管402处于开启状态的电位Vext_a，使晶体管402处于开启状态。另外，通过对晶体管404输入使晶体管404处于关闭状态的电位Vext_b，使晶体管404处于关闭状态。
这里，将电位V3设定为高电位(H1)，将电位Vext_c设定为高电位(H2)。将电位V1设定为高电位(H3)。将电位Vext_a设定为低电位(L4)，将电位V2设定为低电位(L5)，将电位Vext_b设定为低电位(L2)，将电位V4设定为Vss。
然后，通过对晶体管402输入使晶体管402处于关闭状态的电位Vext_a，使晶体管402处于关闭状态。此外，将电位V2设定为高电位(H4)，将电位V1设定为低电位(L3)。这里，将电位V2设定为与电位V1相同的电位。接着，将电位V3设定为低电位(L)。通过对晶体管403的栅极端子输入使晶体管403处于关闭状态的电位Vext_c，使晶体管403处于关闭状态。
这里，将电位Vext_c设定为低电位(L2)，将电位Vext_a设定为高电位(H4)，将电位V3设定为低电位(L1)，将电位V1设定为低电位(L3)，将电位V2设定为高电位(H4)。将电位Vext_b设定为低电位(L2)，将电位V4设定为Vss。
由此，写入期间结束。在写入期间结束的状态下，晶体管404处于关闭状态，由于在节点A与晶体管404的源极端子(漏极端子)之间产生电位差，所以极小的电流流过晶体管404。换言之，产生关态电流(即，泄漏电流)。
下面，成为读出期间。在读出期间，对因节点A所保持的电荷量的变化而发生的节点A的电位变化量进行测量。这里，参照图38B说明读出期间的工作。
当开始读出期间时，随时间的经过连接于节点A的电容器所保持的电荷量发生变化，由此节点A的电位也发生变化。这意味着输出电路406的输入端子的电位发生变化，所以随时间的经过输出电路406的输出端子的电位也发生变化。
在读出期间，优选反复测量节点A的电位变化量的期间M及储存节点A的电荷的期间S。通过反复进行节点A的电位变化量的测量及电荷的储存，可以确认到所测量的电压值为定态下的值。换言之，能够去除流在节点A的电流IA中的瞬态电流(在开始测量后随时间经过而减少的电流成分)。其结果是，可以以更高准确度测量泄漏电流。
通过先求出节点A的电位VA与输出电位Vout的关系，可以从输出电位Vout求出节点A的电位VA。一般而言，可通过以下等式用输出电位Vout的函数来表达节点A的电位VA。
VA＝F(Vout)
使用节点A的电位VA、连接于节点A的电容CA以及常数(const)通过以下等式来表达连接于节点A的电容的电荷QA。这里，连接于节点A的电容CA是电容器400的电容与其它电容(输出电路406的输入电容等)之和。
QA＝CAVA+const
节点A的电流IA是流入节点A中的电荷(或者从节点A流出的电荷)的时间导数，因此，由以下等式表达节点A的电流IA。
如此，可以根据连接于节点A的电容CA、输出电路406的输出电位Vout及时间变化Δt求出节点A的电流IA。
由于电流IA为流过晶体管404的电流Idev和其他电流成分Ileak之和，所以为了高精确度地求出流过晶体管404的电流Idev，优选利用对于流过晶体管404的Idev充分使其他电流成分Ileak减小的测量系统进行测量。另外，也可以通过估计电流成分Ileak且从电流IA减去电流成分Ileak，提高流过晶体管404的电流Idev的精度。
这里，在测量期间M，将电位V2设定为低电位(L5)，将电位Vext_a设定为低电位(L4)，由此使晶体管402处于开启状态。注意，为了使晶体管402处于开启状态，电位Vext_a的低电位(L4)高于电位V2的低电位(L5)。另外，将电位V1设定为高电位(H3)。将电位Vext_c设定为低电位(L2)，将电位V3设定为低电位(L1)。另外，将电位Vext_b设定为低电位(L2)，将电位V4设定为Vss。
在储存期间S，将电位V2设定为高电位(H4)，将电位Vext_a设定为高电位(H4)，由此使晶体管402处于关闭状态。此外，将电位V1设定为低电位(L3)。注意，电位V1、电位V2及电位Vext_a为同一电位。将电位Vext_c设定为低电位(L2)，将电位V3设定为低电位(L1)。另外，将电位Vext_b设定为低电位(L2)，将电位V4设定为Vss。
通过上述方法，可以测量流过晶体管404的微小电流。
在本实施例中，晶体管401、晶体管402的沟道长度L＝3μm且沟道宽度W＝100μm，晶体管403的沟道长度L＝10μm且沟道宽度W＝10μm，晶体管404的沟道长度L＝0.8μm且沟道宽度W＝10000μm。此外，各晶体管利用与样品1相同的制造方法形成。
接着，说明测量序列。作为测量序列使用下述两种测量序列。
在第一测量序列中，首先，反复进行如下循环10次：将测量温度设定为125℃，将用来算出流过晶体管的电流I的Δt设定为1小时，按Δt设定写入期间。接着，反复进行如下循环4次：将测量温度设定为85℃，将Δt设定为6小时，按Δt设定写入期间。
在第二测量序列中，首先，反复进行如下循环10次：将测量温度设定为150℃，将Δt设定为1小时，按Δt设定写入期间。接着，反复进行如下循环10次：将测量温度设定为125℃，将Δt设定为1小时，按Δt设定写入期间。接着，反复进行如下循环4次：将测量温度设定为85℃，将Δt设定为6小时，按Δt设定写入期间。接着，反复进行如下循环3次：将测量温度设定为85℃，将Δt设定为12小时，按Δt设定写入期间。接着，进行如下循环1次：将测量温度设定为60℃，将Δt设定为60小时，按Δt设定写入期间。
在本实施例中，在写入期间，将电位V3的高电位(H1)设定为2V且将电位V3的低电位(L1)设定为1V。将电位Vext_c的高电位(H2)设定为5V且将低电位(L2)设定为-3V。将电位V1的高电位(H3)设定为3V且低电位(L3)设定为1.5V。将电位Vext_a的高电位(H4)设定为1.5V且将低电位(L4)设定为-1V。将电位V2的高电位(H4)设定为1.5V且将低电位(L5)设定为-2V。将电位Vext_b设定为-3V，使晶体管404处于关闭状态，将电位V4设定为1V。这里，对节点A施加2V。
此外，在读出期间，以10秒的测量期间M及290秒的保持期间S为1循环，反复进行读出工作，由此测量输出电位Vout。
在本实施例中，在读出期间，将电位V1的高电位(H1)设定为5V且将低电位(L1)设定为1.5V。将电位Vext_a的高电位(H4)设定为1.5V且将低电位(L4)设定为-1V。将电位V2的高电位(H4)设定为1.5V且将低电位(L5)设定为-2V。将电位V3的低电位(L2)设定为1V。将电位Vext_c的低电位(L2)设定为-3V。将电位Vext_b设定为-3V，使晶体管404处于关闭状态，将电位V4设定为1V。
作为测量数据的一个例子，图39示出第二测量序列中的经过时间与输出电路406的输出电位Vout之间的关系。从图39可确认到电位随时间发生变化。
图40A及图40B示出基于测量输出电位Vout算出的泄漏电流。图40A是在第一测量序列中测量的结果，图40B是在第二测量序列中测量的结果。另外，图40A及图40B是经过时间与流过源电极与漏电极之间的泄漏电流之间的关系的图。
从图40A及图40B可知有刚开始测量之后所测量的泄漏电流的值逐渐下降且该值收敛于一定值的倾向。在测量温度最高的条件下，以测量的泄漏电流的最低值为该温度下的泄漏电流。
在图40A中，泄漏电流在测量温度为125℃下小于5×10-21A/μm(5zA/μm)，在测量温度为85℃下小于1×10-22A/μm(100yA/μm(yoctoampere：幺科托安培，1yA为10-24A))。
在图40B中，泄漏电流在测量温度为150℃下小于1.5×10-20A/μm(15zA/μm(zeptoampere：仄普托安培，1zA为10-21A))，在测量温度为125℃下小于2×10-21A/μm(2zA/μm)，在测量温度为85℃下小于5×10-23A/μm(50yA/μm)，在测量温度为60℃下小于6×10-24A/μm(6yA/μm)。
从上述结果可知，通过提高开始测量时的测量温度，可以高效地抑制过渡的电流变化的影响，且可以测量晶体管的原来的泄漏电流。
如上所述，从本实施例可确认到使用被高纯度化且氧空位被抑制的氧化物半导体的晶体管的关态电流极小。
接着，图41示出图40B所示的泄漏电流的阿累尼乌斯曲线图。从图41可确认到，由于上述测量的泄漏电流的温度依赖性表达为直线状，活化能几乎一定，所以测量值是合理的。
实施例6
在本实施例中，对使用与实施例2的样品1相同的方法制造的样品6的关态电流进行测量。
采用与上述实施例5相同的方法进行关态电流的测量。所使用的测量序列是第一测量序列。
图42A示出基于测量输出电位Vout算出的泄漏电流。此外，图42B示出图42A所示的泄漏电流的阿累尼乌斯曲线图。在图42A及图42B中，泄漏电流在测量温度为125℃下小于1×10-20A/μm(10zA/μm)，在测量温度为85℃下小于2×10-22A/μm(200yA/μm)。
从上述结果可确认到，本发明的一个实施方式的半导体装置即使在使用氧化物半导体的晶体管的下方设置包含单晶半导体的晶体管，也可以使使用氧化物半导体的晶体管的关态电流充分小。
<参考例>
作为参考例，说明各装置的所需的保持年数及85℃下的目标(被要求的)泄漏电流。
参照图43说明各装置的所需的保持年数及85℃下的目标泄漏电流。
图20所示的半导体装置被称为DOSRAM(Dynamic Oxide Semiconductor RandomAccess Memory：氧化物半导体动态随机存取存储器)，是将使用氧化物半导体的晶体管用于存储单元的选择晶体管(用作开关元件的晶体管)的存储装置。
在将每个存储单元的占有面积设定为8F2(F是指最小特征尺寸)的DOSRAM中，晶体管的目标电流小于100aA/μm，电位的保持时间为1小时以上，用来保持电位的电容为30fF，允许阈值电压变动为0.3V。
在图22所示的常关闭CPU中，晶体管的目标电流小于3zA/μm，电位的保持时间为1天以上，用来保持电位的电容为184fF，允许阈值电压变动为0.1V。
图1A至图1C所示的半导体装置被称为NOSRAM(Non-volatile OxideSemiconductor Random Access Memory：氧化物半导体非易失性随机存取存储器)。规模较小的NOSRAM的晶体管的目标电流小于93yA/μm，电位的保持时间为10年以上，用来保持电位的电容为21fF，允许阈值电压变动为0.5V。2值的NOSRAM的晶体管的目标电流小于1.5yA/μm，电位的保持时间为10年以上，用来保持电位的电容为39aF，允许阈值电压变动为0.5V。8值的NOSRAM的晶体管的目标电流小于0.02yA/μm，电位的保持时间为10年以上，用来保持电位的电容为39aF，允许阈值电压变动为0.1V。
FPGA的晶体管的目标电流小于44yA/μm，电位的保持时间为10年以上，用来保持电位的电容为184fF，允许阈值电压变动为0.3V。
符号说明
100：晶体管，150：半导体衬底，160：绝缘膜，162：绝缘膜，164：导电膜，166：杂质区域，170：绝缘膜，171：阻挡膜，172：绝缘膜，173：导电膜，174：导电膜，175：空隙，176：绝缘膜，200：晶体管，204：导电膜，205：导电膜，206：氧化物半导体膜，206a：氧化物半导体膜，206b：氧化物半导体膜，206c：氧化物半导体膜，212：栅极绝缘膜，213：绝缘膜，215：氧化物半导体膜，216a：导电膜，216b：导电膜，218：阻挡膜，219：绝缘膜，220：导电膜，250：电容器，400：电容器，401：晶体管，402：晶体管，403：晶体管，404：晶体管，406：输出电路，700：衬底，701：像素部，702：扫描线驱动电路，703：扫描线驱动电路，704：信号线驱动电路，710：电容布线，712：栅极布线，713：栅极布线，714：漏电极层，716：晶体管，717：晶体管，718：液晶元件，719：液晶元件，720：像素，721：开关晶体管，722：驱动晶体管，723：电容器，724：发光元件，725：信号线，726：扫描线，727：电源线，728：共同电极，800：RF标签，801：通信器，802：天线，803：无线信号，804：天线，805：整流电路，806：恒压电路，807：解调电路，808：调制电路，809：逻辑电路，810：存储电路，811：ROM，901：框体，902：框体，903：显示部，904：显示部，905：麦克风，906：扬声器，907：操作键，908：触屏笔，911：框体，912：框体，913：显示部，914：显示部，915：连接部，916：操作键，921：框体，922：显示部，923：键盘，924：指向装置，931：框体，932：冷藏室门，933：冷冻室门，941：框体，942：框体，943：显示部，944：操作键，945：透镜，946：连接部，951：车体，952：车轮，953：仪表盘，954：灯，1189：ROM接口，1190：衬底，1191：ALU，1192：ALU控制器，1193：指令译码器，1194：中断控制器，1195：时序控制器，1196：寄存器，1197：寄存器控制器，1198：总线接口，1199：ROM，1200：存储元件，1201：电路，1202：电路，1203：开关，1204：开关，1206：逻辑元件，1207：电容器，1208：电容器，1209：晶体管，1210：晶体管，1213：晶体管，1214：晶体管，1220：电路，5100：颗粒，5100a：颗粒，5100b：颗粒，5101：离子，5102：氧化锌层，5103：粒子，5105a：颗粒，5105a1：区域，5105a2：颗粒，5105b：颗粒，5105c：颗粒，5105d：颗粒，5105d1：区域，5105e：颗粒，5120：衬底，5130：靶材，5161：区域，8000：显示模块，8001：上盖，8002：下盖，8003：FPC，8006：显示面板，8007：背光灯单元，8008：光源，8009：框架，8010：印刷电路板，8011：电池
本申请基于2013年10月22日提交到日本专利局的日本专利申请No.2013-219682，通过引用将其完整内容并入在此。

Claims (13)

1.一种半导体装置，包括：
第一绝缘膜；
所述第一绝缘膜上的第一阻挡膜；
所述第一阻挡膜上的第二绝缘膜，该第二绝缘膜包括包含超过化学计量组成的氧的区域；以及
所述第二绝缘膜上的包括第一氧化物半导体膜的第一晶体管，
其中，通过热脱附谱分析测量的400℃以上的温度下的从所述第一绝缘膜脱离的氢分子的量为300℃下的氢分子的脱离量的130％以下。
2.根据权利要求1所述的半导体装置，
其中在所述第一绝缘膜中通过热脱附谱分析测量的对于温度的质量电荷比为2的检测强度在400℃下为4×10-11A以下。
3.根据权利要求1所述的半导体装置，
其中所述第一晶体管还包括：
与所述第一氧化物半导体膜接触的源电极及漏电极；
所述第一氧化物半导体膜、所述源电极及所述漏电极上的栅极绝缘膜；以及
所述栅极绝缘膜上的栅电极，
并且所述栅极绝缘膜、所述第二绝缘膜及所述第一氧化物半导体膜的每一个的氢浓度低于5×1018atoms/cm3。
4.根据权利要求3所述的半导体装置，
其中所述栅电极隔着所述栅极绝缘膜与所述第一氧化物半导体膜的顶面及侧面对置。
5.根据权利要求1所述的半导体装置，
其中所述第一阻挡膜包含氧化铝，
并且通过热脱附谱分析测量的20℃以上且600℃以下的温度下的从所述第一阻挡膜脱离的氢分子的量小于2×1015个/cm2。
6.根据权利要求1所述的半导体装置，还包括所述第一晶体管上的第二阻挡膜。
7.根据权利要求6所述的半导体装置，
其中所述第二阻挡膜包含氧化铝，
并且通过热脱附谱分析测量的20℃以上且600℃以下的温度下的从所述第二阻挡膜脱离的氢分子的量小于2×1015个/cm2。
8.根据权利要求1所述的半导体装置，
其中以夹着所述第一氧化物半导体膜的方式设置第二氧化物半导体膜及第三氧化物半导体膜，
并且所述第二氧化物半导体膜及所述第三氧化物半导体膜都包含所述第一氧化物半导体膜所包含的金属元素中的一种或多种。
9.根据权利要求3所述的半导体装置，
其中以与所述第一晶体管的所述源电极或所述漏电极电连接的方式设置电容器，
并且每电容1μF的所述第一晶体管的每沟道宽度1μm的关态电流在85℃下低于4.3yA。
10.根据权利要求3所述的半导体装置，
其中以与所述第一晶体管的所述源电极或所述漏电极电连接的方式设置电容器，
并且每电容1μF的所述第一晶体管的每沟道宽度1μm的关态电流在95℃下低于1.5yA。
11.根据权利要求1所述的半导体装置，
其中在所述第一绝缘膜的下方以与所述第一晶体管电连接的方式设置使用半导体衬底形成的第二晶体管。
12.根据权利要求1所述的半导体装置，
其中所述第一晶体管的S值为60mV/dec.以上且100mV/dec.以下。
13.一种半导体装置，包括：
第一绝缘膜；
所述第一绝缘膜上的第一阻挡膜；
所述第一阻挡膜上的第二绝缘膜，该第二绝缘膜包括包含超过化学计量组成的氧的区域；以及
所述第二绝缘膜上的包括第一氧化物半导体膜的第一晶体管，
其中，通过热脱附谱分析测量的450℃下的从所述第一绝缘膜脱离的氢分子的量为350℃下的氢分子的脱离量的130％以下。
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