JP6453002B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法またはそれらの製造方法に関する。特に、本発明の一態様は、半導体装置、または半導体装置の製造方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路および電気機器は、半導体装置を有している場合がある。
半導体膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜の材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体膜を用いたトランジスタが特許文献１に開示されている。
また、酸化物半導体膜を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。
ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流（オフ電流）が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。
特開２００６−１６５５２８号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報 特開２０１２−２５７１８７号公報
オフ電流を小さくするためには、酸化物半導体の性質だけでなく、他の構成のリーク源についても細心の注意を払う必要がある。
たとえば、ゲート絶縁膜を薄くしていくとゲート絶縁膜に起因したリーク電流が増大する。また、Ｆｉｎ型のような立体的な構造を有する電界効果トランジスタ（ＦＥＴ）においては、段差被覆性の低下によるゲート絶縁膜起因のリーク電流が発生しやすい。一方で、特に微細化されたトランジスタにおいては、ゲート絶縁膜の薄膜化は重要である。
そこで、ゲート絶縁膜に起因したリーク電流を低減することができるゲート絶縁膜を提供する。具体的には酸化ハフニウムなどの高誘電率（Ｈｉｇｈ−ｋ）絶縁膜を用いることで等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）を厚くする。なお、等価酸化膜厚とは、物理的な膜厚を酸化シリコンと等価な電気的膜厚に換算した値をいう。
また、本発明の一態様は、オン電流が高く、オフ電流が低い半導体装置を提供することを課題の一とする。または、安定な電気特性をもつ半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、絶縁表面上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第１の酸化物半導体膜の側面、第２の酸化物半導体膜の側面および第２の酸化物半導体膜の上面と接するソース電極およびドレイン電極と、第２の酸化物半導体膜上の第３の酸化物半導体膜と、第３の酸化物半導体膜上の第１のゲート絶縁膜と、第１のゲート絶縁膜上の第２のゲート絶縁膜と、第２のゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、第１のゲート絶縁膜は、ハフニウムを含み、第２のゲート絶縁膜は、シリコンを含むことを特徴とする半導体装置である。
また、本発明の他の一態様は、絶縁表面上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第２の酸化物半導体膜上の第３の酸化物半導体膜と、第３の酸化物半導体膜上の第１のゲート絶縁膜と、第１の酸化物半導体膜、第２の酸化物半導体膜、第３の酸化物半導体膜および第１のゲート絶縁膜の側面、第１のゲート絶縁膜の上面と接するソース電極およびドレイン電極と、第１のゲート絶縁膜、ソース電極およびドレイン電極上の第２のゲート絶縁膜と、第２のゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、第１のゲート絶縁膜は、ハフニウムを含み、第２のゲート絶縁膜は、シリコンを含むことを特徴とする半導体装置である。
また、上記構成において、第１の酸化物半導体膜および第３の酸化物半導体膜は、第２の酸化物半導体膜に含まれる金属元素を一種以上含む。
また、上記構成において、第１のゲート絶縁膜は、Ｘ線回折によって測定した回折角２θ＝２８°近傍にピークが観測される。
また、上記構成において、第２の酸化物半導体膜のバンドギャップは、第１のゲート絶縁膜のバンドギャップよりも小さく、第１のゲート絶縁膜のバンドギャップは、第２のゲート絶縁膜のバンドギャップよりも小さい。
また、本発明の他の一態様は、第１の酸化物半導体膜と、第１の酸化物半導体膜と重なるゲート電極と、第１の酸化物半導体膜およびゲート電極の間に位置する第１のゲート絶縁膜と、第１のゲート絶縁膜およびゲート電極との間に位置する第２のゲート絶縁膜と、を有し、第１のゲート絶縁膜は、Ｘ線回折によって測定した回折角２θ＝２８°近傍にピークが観測されることを特徴とする半導体装置である。
また、上記構成において、第１のゲート絶縁膜は、ハフニウムを含む。
また、上記構成において、第２のゲート絶縁膜は、シリコンを含む。
また、上記構成において、第１の酸化物半導体膜は、第２の酸化物半導体膜と、第１の酸化物半導体膜と第１のゲート絶縁膜との間に位置する第３の酸化物半導体膜と、に挟持され、第２の酸化物半導体膜および第３の酸化物半導体膜は、第１の酸化物半導体膜に含まれる金属元素を一種以上含む。
また、上記構成において、第１の酸化物半導体膜のバンドギャップは、第１のゲート絶縁膜のバンドギャップよりも小さく、第１のゲート絶縁膜のバンドギャップは、第２のゲート絶縁膜のバンドギャップよりも小さい。
また、上記構成において、第１のゲート絶縁膜の膜密度は、８．３ｇ／ｃｍ３以上９．０ｇ／ｃｍ３以下であると好ましい。
また、上記構成において、第１のゲート絶縁膜は、電子スピン共鳴法によって計測される信号において、ｇ値が１．９２乃至１．９８に現れるスピン密度が３．０×１０１７ｓｐｉｎｓ／ｃｍ３以下であり、ｇ値が２．００乃至２．０１に現れるスピン密度が４．４×１０１６ｓｐｉｎｓ／ｃｍ３以上３．５×１０１８ｓｐｉｎｓ／ｃｍ３以下であると好ましい。
また、上記構成において、第１のゲート絶縁膜の電子スピン共鳴法によって計測される信号において、ｇ値が２．００乃至２．０１に現れるシグナルの形状は非対称である。
本発明の一態様を用いることにより、オン電流が高く、オフ電流が低い半導体装置を提供することができる。または、安定な電気特性をもつ半導体装置を提供することができる。または、本発明の一態様を用いることにより、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様の半導体装置に含まれる積層構造のバンド図。 本発明の一態様の半導体装置に含まれる積層構造の概念図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 実施の形態に係る、半導体装置の断面図および回路図。 実施の形態に係る、記憶装置の構成例。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、表示装置。 表示モジュールを説明する図。 実施の形態に係る、電子機器。 実施の形態に係る、ＲＦデバイスの使用例。 ＸＲＤスペクトルの測定結果を説明する図。 ＥＳＲの測定結果を説明する図。 ＥＳＲの測定結果を説明する図。 ＴＤＳの測定結果を説明する図。 トランジスタの電気特性評価を説明する図。 トランジスタの電気特性評価を説明する図。 トランジスタの電気特性評価を説明する図。 トランジスタの電気特性評価を説明する図。 トランジスタの電気特性評価を説明する図。 酸化物半導体膜のナノビーム電子回折パターンを示す図。 透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図。 ＥＳＲシグナルを説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置に含まれる積層構造について図２を参照して説明する。
本発明の一態様は、ゲート絶縁膜に起因したリーク電流を低減するためＨｉｇｈ−ｋ絶縁膜を用いることで等価酸化膜厚を厚くする。
図２（Ａ１）および図２（Ａ２）に、本発明の一態様の半導体装置に含まれる積層構造の概念図を示す。
図２（Ａ１）および図２（Ａ２）は酸化物半導体膜１０４と、酸化物半導体膜１０４上のゲート絶縁膜１０８と、ゲート絶縁膜１０８を介して酸化物半導体膜１０４と重なるゲート電極１１０を有する半導体装置である。
図２（Ａ１）の半導体装置のゲート絶縁膜１０８にはＨｉｇｈ−ｋ絶縁膜（ここでは酸化ハフニウム：誘電率１６）を用い、図２（Ａ２）の半導体装置のゲート絶縁膜１０８には通常の絶縁膜（ここでは酸化シリコン：誘電率３．９）を用いている。
ゲート絶縁膜１０８に用いる材料を誘電率が大きいものにすると、ゲート絶縁膜１０８を厚くすることができる。たとえば、誘電率が１６の酸化ハフニウムを用いることにより、誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能である。そのため、異物（ゴミなど）によるショートを防止することや、段差被覆性の低下を抑制することができ好ましい。
しかし、Ｈｉｇｈ−ｋ絶縁膜は、物理的膜厚を厚くすることが可能であるものの、多結晶化しやすく、結晶粒界に起因したリーク電流が流れる場合がある。また、ゲート電極との密着性が低下することもある。なお、Ｈｉｇｈ−ｋ絶縁膜は非晶質状態では誘電率が低く、物理的膜厚を厚くできる効果が小さい。また、非晶質状態で使用することで、成膜時の温度や後のベーク温度を低くせざるを得ず、膜質が悪くなる場合がある。
そのため、図２（Ｂ）に示すようにＨｉｇｈ−ｋ絶縁膜であるゲート絶縁膜１０８ａとゲート電極１１０との間に酸化シリコン膜や酸化窒化シリコン膜などで構成されたゲート絶縁膜１０８ｂを形成することで、物理的膜厚を確保しつつ、結晶粒界に起因したリーク電流も低減し、かつゲート電極との密着性を確保することができる。
また、酸化物半導体膜１０４と接するゲート絶縁膜１０８ａは成膜時に酸化物半導体膜１０４に酸素を供給する絶縁膜であると好ましい。なお、ゲート絶縁膜１０８ａの成膜時にゲート絶縁膜１０８ａの下の膜（酸化物半導体膜１０４）に酸素を導入するには、成膜時に酸素を含む雰囲気下で成膜を行えばよく、酸素割合が大きい方が酸素を多く導入することができるため好ましい。また、ゲート絶縁膜１０８ａは、酸素、水素、水等のブロッキング機能を有する絶縁膜であると好ましい。
上記のような機能を有する絶縁膜を設けることで、ゲート絶縁膜成膜時に酸化物半導体膜に酸素を供給することができ、かつ酸化物半導体膜中の酸素の外部への拡散を防ぐことによって酸化物半導体膜中の酸素欠損を低減でき、また、外部から酸化物半導体膜への水素、水等の混入を防ぐことができる。
なお、ゲート絶縁膜１０８ａのＸ線回折によって測定した回折角２θは２８°近傍にピークを有することが好ましい。２θ＝２８°近傍に見られるピークは、酸化ハフニウム（ＨｆＯ２）の単斜晶系の結晶の（−１１１）面における回折に起因するものである。また、ゲート絶縁膜１０８ａの酸素欠損に起因するＥＳＲ信号は、ｇ値が１．９２乃至１．９８に現れるが、この値が検出下限以下（ここでは３．０×１０１７ｓｐｉｎｓ／ｃｍ３以下）であると好ましい。また、ゲート絶縁膜１０８ａの過剰な酸素に起因するＥＳＲ信号は、ｇ値が２．００乃至２．０１に現れるが、この値が４．４×１０１６ｓｐｉｎｓ／ｃｍ３以上３．５×１０１８ｓｐｉｎｓ／ｃｍ３以下であると好ましく、１．８×１０１７ｓｐｉｎｓ／ｃｍ３以上１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下であるとさらに好ましい。また、ゲート絶縁膜１０８ａの膜密度は、８．３ｇ／ｃｍ３以上９．０ｇ／ｃｍ３以下であると好ましい。
なお、ゲート絶縁膜１０８ａは、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁膜を適用することができる。好ましくは、酸化ハフニウムを含んで構成される絶縁膜、酸化アルミニウムを含んで構成される絶縁膜、ハフニウムシリケートを含んで構成される絶縁膜、またはアルミニウムシリケートを含んで構成される絶縁膜を適用することができる。なお、酸化ハフニウム等の高誘電率（ｈｉｇｈ−ｋ）材料をゲート絶縁膜に用いると、ゲートリークを抑制するために膜厚を大きくすることが可能である点も好適である。本実施の形態では、ゲート絶縁膜１０８ａとして、酸化ハフニウムを含んで構成される絶縁膜を形成する。また、ゲート絶縁膜１０８ａの成膜方法としては、スパッタリング法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を適用することができる。
ゲート絶縁膜１０８ｂとしては、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
ゲート絶縁膜１０８ｂの成膜方法としては、スパッタリング法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を適用することができる。
また、ゲート絶縁膜１０８ａの成膜温度は１００℃以上とすることが好ましく、１５０℃以上とすることがより好ましい。ゲート絶縁膜１０８ａを上述の温度範囲にて成膜することで、ゲート絶縁膜１０８ａの下層に設けられた酸化物半導体膜１０４への水素または水素化合物の付着（例えば、吸着水など）を防止することができ、酸化物半導体膜１０４への水素、または水素化合物の混入を低減することができる。水素は酸化物半導体と結合することによって一部がドナーとなり、キャリアである電子を生じさせてトランジスタのしきい値電圧をマイナス方向に変動させる要因となるため、酸化物半導体膜１０４への水素または水素化合物の混入を低減しながらゲート絶縁膜１０８ａを成膜することで、トランジスタの電気特性をより安定化させることができる。ゲート絶縁膜１０８ａ上に形成されるゲート絶縁膜１０８ｂの成膜温度についても同様である。
次に、図２（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図１に示す。図中、Ｅｖａｃは真空準位のエネルギー、Ｅｃは伝導帯下端のエネルギー、Ｅｖは価電子帯上端のエネルギーを示す。
この例では、酸化物半導体膜１０４にＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（原子数比）の酸化物半導体膜を、ゲート絶縁膜１０８ａに酸化ハフニウム膜を、ゲート絶縁膜１０８ｂに酸化窒化シリコン膜を用いている。
図１に示すように酸化物半導体膜１０４のバンドギャップ（３．２ｅＶ）はゲート絶縁膜１０８ａのバンドギャップ（５．５ｅＶ）よりも小さく、ゲート絶縁膜１０８ａのバンドギャップ（５．５ｅＶ）はゲート絶縁膜１０８ｂのバンドギャップ（８．７ｅＶ）よりも小さい。また、酸化物半導体膜１０４の電子親和力（４．７ｅＶ）はゲート絶縁膜１０８ａの電子親和力（２．８ｅＶ）よりも大きく、ゲート絶縁膜１０８ａの電子親和力（２．８ｅＶ）はゲート絶縁膜１０８ｂの電子親和力（１．１ｅＶ）よりも大きい。
図１に示すように酸化物半導体膜１０４、ゲート絶縁膜１０８ａおよびゲート絶縁膜１０８ｂにおいて、伝導帯下端のエネルギーはゲート絶縁膜１０８ｂが最も高く、酸化物半導体膜１０４が最も低い。
このようなバンド構造をとることにより、ＦＥＴの導通時における、ゲート絶縁膜１０８ａ（Ｈｉｇｈ−ｋ絶縁膜）とゲート絶縁膜１０８ｂ（酸化シリコン膜や酸化窒化シリコン膜）との界面のキャリア密度を低減できるため、該界面の界面準位密度によらず、オン電流の向上やＳ値の減少等の安定した電気特性を得ることができる。
また、詳細は次の実施の形態で説明するが、酸化物半導体膜１０４の上下に別の酸化物半導体膜を設けた構成（実施の形態２の酸化物半導体層４０４に相当）にすると好ましい。チャネルが形成される酸化物半導体膜１０４とゲート絶縁膜１０８ａの間に別の酸化物半導体膜を設けることでチャネルとなる領域をゲート絶縁膜１０８ａから離すことができ、酸化物半導体膜１０４の上側の酸化物半導体膜（実施の形態２の酸化物半導体膜４０４ｃに相当）とゲート絶縁膜１０８ａとの界面で起こるキャリアの散乱の影響を小さくすることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
＜トランジスタ構造１＞
図３（Ａ）および図３（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図３（Ａ）は上面図であり、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図３（Ｂ）の酸化物半導体層４０４の拡大図を図３（Ｃ）に示す。
図３に示すトランジスタは、基板４００上の凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の酸化物半導体膜４０４ａと、酸化物半導体膜４０４ａ上の酸化物半導体膜４０４ｂと、酸化物半導体膜４０４ｂの上面および側面と接するソース電極４０６ａおよびドレイン電極４０６ｂと、酸化物半導体膜４０４ｂ、ソース電極４０６ａ上およびドレイン電極４０６ｂ上の酸化物半導体膜４０４ｃと、酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８ａと、ゲート絶縁膜４０８ａ上のゲート絶縁膜４０８ｂと、ゲート絶縁膜４０８ｂの上面に接し、酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂおよびゲート電極４１０上の絶縁膜４１２と、を有する。なお、下地絶縁膜４０２が凸部を有さなくても構わない。なお、図３（Ｃ）示すように酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および酸化物半導体膜４０４ｃをまとめて酸化物半導体層４０４と呼ぶことがある。
なお、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）に設けられている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、接している。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の少なくとも一部（または全部）と、接している。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）と、電気的に接続されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）と、電気的に接続されている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）に、近接して配置されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）に、近接して配置されている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の横側に配置されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）の横側に配置されている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の斜め上側に配置されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）の斜め上側に配置されている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、上面、および／または、下面の少なくとも一部（または全部）の上側に配置されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）の上側に配置されている。
図３（Ｂ）に示すように、ソース電極４０６ａおよびドレイン電極４０６ｂの側面が酸化物半導体層４０４の側面と接する。また、ゲート電極４１０の電界によって、酸化物半導体層４０４を電気的に取り囲むことができる（ゲート電極の電界によって、酸化物半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、酸化物半導体層４０４の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、高いオン電流を得ることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
なお、チャネル長とは、上面図において、半導体層とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図３（Ａ）では、チャネル長は、酸化物半導体層４０４とゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体層とゲート電極とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図３（Ａ）では、チャネル幅は、酸化物半導体層４０４とゲート電極４１０とが重なる領域における、ソース電極４０６ａまたはドレイン電極４０６ｂの幅をいう。
ゲート絶縁膜４０８ａは、ゲート絶縁膜１０８ａについての記載を参照する。なお、ゲート絶縁膜４０８ａは単層であっても積層であっても構わない。
ゲート絶縁膜４０８ｂは、ゲート絶縁膜１０８ｂについての記載を参照する。なお、ゲート絶縁膜４０８ｂは単層であっても積層であっても構わない。
基板４００は、単なる支持体に限らず、他のトランジスタやキャパシタなどの素子が形成された基板であってもよい。この場合、トランジスタのゲート電極４１０、ソース電極４０６ａ、ドレイン電極４０６ｂの少なくとも一つが、上記の他の素子と電気的に接続されていてもよい。
下地絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、酸化物半導体層４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁膜４０２は酸素を含む絶縁膜であることが好ましい。例えば、化学量論的組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板４００が他の素子が形成された基板である場合、下地絶縁膜４０２は、層間絶縁膜としての機能も有する。その場合、下地絶縁膜４０２の表面が平坦化されていてもよい。例えば、下地絶縁膜４０２にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行えばよい。
以下では、酸化物半導体膜４０４ｂについて詳細に説明する。
酸化物半導体膜４０４ｂは、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜４０４ｂは、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のバンドギャップを大きくする機能を有する元素である。また、酸化物半導体膜４０４ｂは、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。
ただし、酸化物半導体膜４０４ｂは、インジウムを含む酸化物に限定されない。酸化物半導体膜４０４ｂは、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
また、酸化物半導体膜４０４ｂは、バンドギャップが大きい酸化物を用いる。酸化物半導体膜４０４ｂのバンドギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３．０ｅＶ以上３．５ｅＶ以下とする。
なお、酸化物半導体膜４０４ｂをスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
酸化物半導体膜４０４ｂをスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、などとすればよい。
酸化物半導体膜４０４ｂをスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
以下では、酸化物半導体膜４０４ｂ中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜４０４ｂ中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体膜４０４ｂのキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体膜４０４ｂ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体膜４０４ｂ中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体膜４０４ｂと下地絶縁膜４０２との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体膜４０４ｂとゲート絶縁膜４０８ａとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体膜４０４ｂ中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜４０４ｂの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０４ｂ中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜４０４ｂの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜４０４ｂの水素濃度を低減するために、下地絶縁膜４０２の水素濃度を低減すると好ましい。下地絶縁膜４０２の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０４ｂの窒素濃度を低減するために、下地絶縁膜４０２の窒素濃度を低減すると好ましい。下地絶縁膜４０２の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜４０４ｂの水素濃度を低減するために、ゲート絶縁膜４０８ａの水素濃度を低減すると好ましい。ゲート絶縁膜４０８ａの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０４ｂの窒素濃度を低減するために、ゲート絶縁膜４０８ａの窒素濃度を低減すると好ましい。ゲート絶縁膜４０８ａの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
以下では、酸化物半導体膜４０４ｂに適用可能な酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図３０（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図３０（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有してもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図３１（Ａ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図３１（Ｂ）に、図３１（Ａ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図３１（Ｂ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図３０（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図３０（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、６０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｄｅｐｏと表記。）、３５０℃加熱処理後または４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。
各試料におけるＣＡＡＣ化率を図３２に示す。成膜直後および３５０℃加熱処理後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、３５０℃より高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域は、隣接する領域の構造の影響を受けてＣＡＡＣ化していることが示唆される。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。酸化物半導体膜４０４ｂを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃが構成されるため、酸化物半導体膜４０４ａと酸化物半導体膜４０４ｂとの界面、および酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの界面において、界面準位が形成されにくい。
なお、酸化物半導体膜４０４ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体膜４０４ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ａと同種の酸化物を用いても構わない。
ここで、酸化物半導体膜４０４ａと酸化物半導体膜４０４ｂとの間には、酸化物半導体膜４０４ａと酸化物半導体膜４０４ｂとの混合領域を有する場合がある。また、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの間には、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂおよび酸化物半導体膜４０４ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
酸化物半導体膜４０４ｂは、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜４０４ｂとして、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
このとき、ゲート電極４１０に電界を印加すると、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃのうち、電子親和力の大きい酸化物半導体膜４０４ｂにチャネルが形成される。
また、トランジスタのオン電流のためには、酸化物半導体膜４０４ｃの厚さは小さいほど好ましい。例えば、酸化物半導体膜４０４ｃは、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体膜４０４ｃは、チャネルの形成される酸化物半導体膜４０４ｂへ、ゲート絶縁膜４０８ａを構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体膜４０４ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体膜４０４ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
また、信頼性を高めるためには、酸化物半導体膜４０４ａは厚く、酸化物半導体膜４０４ｃは薄いことが好ましい。具体的には、酸化物半導体膜４０４ａの厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体膜４０４ａの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、下地絶縁膜４０２と酸化物半導体膜４０４ａとの界面からチャネルの形成される酸化物半導体膜４０４ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体膜４０４ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。
例えば、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ａとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体膜４０４ｂの水素濃度を低減するために、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの水素濃度を低減すると好ましい。酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０４ｂの窒素濃度を低減するために、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの窒素濃度を低減すると好ましい。酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
上述の３層構造は一例である。例えば、酸化物半導体膜４０４ａまたは酸化物半導体膜４０４ｃのない２層構造としても構わない。
ソース電極４０６ａおよびドレイン電極４０６ｂには、酸化物半導体膜から酸素を引き抜く性質を有する導電膜を用いると好ましい。例えば、酸化物半導体膜から酸素を引き抜く性質を有する導電膜として、アルミニウム、チタン、クロム、ニッケル、モリブデン、タンタル、タングステンなどを含む導電膜が挙げられる。
酸化物半導体膜から酸素を引き抜く性質を有する導電膜の作用により、酸化物半導体膜中の酸素が脱離し、酸化物半導体膜中に酸素欠損を形成する場合がある。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、酸化物半導体膜のソース電極またはドレイン電極と接触した近傍の領域には酸素欠損が形成される可能性が高い。また、加熱により該酸素欠損のサイトに水素が入りこみ、酸化物半導体膜がｎ型化する場合がある。したがって、ソース電極およびドレイン電極の作用により、酸化物半導体膜と、ソース電極またはドレイン電極と、が接する領域を低抵抗化させ、トランジスタのオン抵抗を低減することができる。
なお、チャネル長が小さい（例えば２００ｎｍ以下、または１００ｎｍ以下）トランジスタを作製する場合、ｎ型化領域の形成によってソースードレイン間が短絡してしまうことがある。そのため、チャネル長が小さいトランジスタを形成する場合は、ソース電極およびドレイン電極に酸化物半導体膜から適度に酸素を引き抜く性質を有する導電膜を用いればよい。適度に酸素を引き抜く性質を有する導電膜としては、例えば、ニッケル、モリブデンまたはタングステンを含む導電膜などがある。
また、チャネル長がごく小さい（４０ｎｍ以下、または３０ｎｍ以下）トランジスタを作製する場合、ソース電極４０６ａおよびドレイン電極４０６ｂとして、酸化物半導体膜からほとんど酸素を引き抜くことのない導電膜を用いればよい。酸化物半導体膜からほとんど酸素を引き抜くことのない導電膜としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む導電膜などがある。なお、複数種の導電膜を積層しても構わない。
ゲート電極４１０は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステンなどから選ばれた一種以上を含む導電膜を用いればよい。
絶縁膜４１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁膜を用いることができる。
次に、トランジスタの作製方法について、図４および図５を用いて説明する。
まず、基板４００上に下地絶縁膜４０２を成膜する（図４（Ａ）参照）。
下地絶縁膜４０２は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ ＣＶＤ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、下地絶縁膜４０２の表面を平坦化するために、ＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことで、下地絶縁膜４０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、酸化物半導体層４０４の結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
次に、下地絶縁膜４０２に酸素を添加することにより、過剰な酸素を含む絶縁膜を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
次に、下地絶縁膜４０２上に酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂをスパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜する（図４（Ｂ）参照）。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また、下地絶縁膜４０２を適度にエッチングしてもよい。下地絶縁膜４０２を適度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体層４０４を覆いやすくすることができる。なお、トランジスタを微細化するために、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂの加工時にハードマスクを用いてもよい。
また、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂを形成する場合、各層を大気に触れさせることなく連続して成膜すると好ましい。
不純物の混入を低減し、結晶性の高い酸化物半導体層とするために、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂは、基板温度を１００℃以上、好ましくは１５０℃以上、さらに好ましくは２００℃以上として成膜する。また、成膜ガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いる。なお、不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂの結晶性を高め、さらに下地絶縁膜４０２から水素や水などの不純物を除去することができる。
次に、酸化物半導体膜４０４ａの側面、酸化物半導体膜４０４ｂの上面および側面に接するソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜４０５を成膜する（図４（Ｃ）参照）。導電膜４０５は、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、導電膜４０５を分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図５（Ａ）参照）。なお、導電膜４０５をエッチングする際、ソース電極４０６ａおよびドレイン電極４０６ｂの端部が丸みを帯びる（曲面を有する）場合がある。また、導電膜４０５をエッチングする際、下地絶縁膜４０２が適度にエッチングされていてもよい。
次に、酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、酸化物半導体膜４０４ｃを形成する。
次に、酸化物半導体膜４０４ｃ上に、ゲート絶縁膜４０８ａを形成する。ゲート絶縁膜４０８ａは、スパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、ゲート絶縁膜４０８ａ上に、ゲート絶縁膜４０８ｂを形成する。ゲート絶縁膜４０８ｂは、スパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、５００℃未満、好ましくは４００℃未満の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第２の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第２の加熱処理によって、ゲート絶縁膜４０８ｂから水素や水などの不純物を除去することができる。
次に、ゲート絶縁膜４０８ｂ上にゲート電極４１０を形成する（図５（Ｂ）参照）。ゲート電極４１０は、スパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート絶縁膜４０８ａ、ゲート絶縁膜４０８ｂおよびゲート電極４１０上に絶縁膜４１２を形成する（図５（Ｃ）参照）。絶縁膜４１２は、スパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、酸化物半導体層４０４の酸素欠損を低減することができる場合がある。
以上の工程で、図３に示すトランジスタを作製することができる。
＜変形例１＞
また、図６に示すトランジスタのように下地絶縁膜４０２と酸化物半導体層４０４の間に絶縁膜４０１を配置してもよい。絶縁膜４０１としては、ゲート絶縁膜４０８ａに用いる絶縁膜を用いればよい。なお、そのほかの構成については、図３に示したトランジスタについての記載を参照する。
＜変形例２＞
また、図７に示すトランジスタのように基板４００と下地絶縁膜４０２の間に導電膜４２０を配置してもよい。導電膜４２０を第２のゲート電極として用いることで、さらなるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、たとえば、ゲート電極４１０と導電膜４２０を同電位とし、デュアルゲートトランジスタとして駆動させればよい。なお、ゲート電極４１０と導電膜４２０を電気的に接続して同電位としてもよい。また、しきい値電圧の制御を行うには、ゲート電極４１０と導電膜４２０に異なる定電位を供給すればよい。
＜トランジスタ構造２＞
図８（Ａ）および図８（Ｂ）は、トランジスタの上面図および断面図である。図８（Ａ）は上面図であり、図８（Ｂ）は、図８（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図８（Ａ）および図８（Ｂ）に示すトランジスタは、基板４００上の凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の酸化物半導体層４０４と、酸化物半導体層４０４上のゲート絶縁膜４０８ａと、酸化物半導体層４０４およびゲート絶縁膜４０８ａの側面およびゲート絶縁膜４０８ａの上面と接するソース電極４０６ａおよびドレイン電極４０６ｂと、ゲート絶縁膜４０８ａ、ソース電極４０６ａおよびドレイン電極４０６ｂ上のゲート絶縁膜４０８ｂと、ゲート絶縁膜４０８ｂの上面に接し、酸化物半導体層４０４の酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂおよびゲート電極４１０上の絶縁膜４１２と、を有する。なお、下地絶縁膜４０２が凸部を有さなくても構わない。なお、図８（Ｃ）示すように酸化物半導体層４０４は、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および酸化物半導体膜４０４ｃを含む。
図８に示すトランジスタにおいて、ソース電極４０６ａまたはドレイン電極４０６ｂは、主に酸化物半導体層４０４の側面と接するよう配置される。したがって、ゲート電極４１０から酸化物半導体層４０４へ印加される電界が、ソース電極４０６ａおよびドレイン電極４０６ｂによって妨げられることがほとんどない。そのため、図３、図６および図７に示したトランジスタと比べ、酸化物半導体層中の電流経路を広くとることが可能となり、さらに高いオン電流を得ることができる。
＜トランジスタ構造３＞
図９（Ａ）および図９（Ｂ）は、トランジスタの上面図および断面図である。図９（Ａ）は上面図であり、図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図９（Ａ）および図９（Ｂ）に示すトランジスタは、基板４００上の凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の酸化物半導体層４０４と、酸化物半導体層４０４の側面と接するソース電極４０６ａおよびドレイン電極４０６ｂと、ソース電極４０６ａおよびドレイン電極４０６ｂ上にあり、酸化物半導体層４０４と上面の高さの揃った絶縁膜４１８ａおよび絶縁膜４１８ｂと、酸化物半導体層４０４、ソース電極４０６ａおよびドレイン電極４０６ｂ上のゲート絶縁膜４０８ａと、ゲート絶縁膜４０８ａ上のゲート絶縁膜４０８ｂと、ゲート絶縁膜４０８ｂの上面に接し、酸化物半導体層４０４の上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の絶縁膜４１２と、を有する。なお、下地絶縁膜４０２が凸部を有さなくても構わない。なお、酸化物半導体層４０４は、トランジスタ構造２と同様の構成である。
図９に示すトランジスタにおいて、ソース電極４０６ａまたはドレイン電極４０６ｂは、主に酸化物半導体層４０４の側面と接するよう配置される。したがって、ゲート電極４１０から酸化物半導体層４０４へ印加される電界が、ソース電極４０６ａおよびドレイン電極４０６ｂによって妨げられることがほとんどない。そのため、図３、図６および図７に示したトランジスタと比べ、酸化物半導体層中の電流経路を広くとることが可能となり、さらに高いオン電流を得ることができる。
また、酸化物半導体層４０４と、絶縁膜４１８ａおよび絶縁膜４１８ｂと、の上面の高さが揃っていることで、形状不良を起こしにくい構造である。したがって、該トランジスタを有する半導体装置は、歩留り高く作製することができる。
なお、絶縁膜４１８ａおよび絶縁膜４１８ｂは、下地絶縁膜４０２についての記載を参照する。
＜トランジスタ構造４＞
トランジスタ構造１乃至トランジスタ構造３に記載のトランジスタ構造はすべてトップゲート構造であったが、ボトムゲート構造でも構わない。図１０（Ａ）および図１０（Ｂ）は、ボトムゲート構造のトランジスタの上面図および断面図である。図１０（Ａ）は上面図であり、図１０（Ｂ）は、図１０（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１０（Ａ）および図１０（Ｂ）に示すトランジスタは、基板４００上の下地絶縁膜４０２と、下地絶縁膜４０２上のゲート電極４１０と、下地絶縁膜４０２およびゲート電極４１０上のゲート絶縁膜４０８ｂと、ゲート絶縁膜４０８ｂ上のゲート絶縁膜４０８ａと、ゲート絶縁膜４０８ａ上の酸化物半導体層４０４と、ゲート絶縁膜４０８ａの上面、酸化物半導体層４０４の上面および側面に接するソース電極４０６ａおよびドレイン電極４０６ｂと、酸化物半導体層４０４、ソース電極４０６ａおよびドレイン電極４０６ｂ上の絶縁膜４１２と、を有する。なお、酸化物半導体層４０４は、トランジスタ構造２と同様の構成である。
なお、図１１（Ａ）、図１１（Ｂ）に示すように、ソース電極４０６ａおよびドレイン電極４０６ｂと、酸化物半導体層４０４との間に、絶縁膜４１３を設けてもよい。その場合には、絶縁膜４１３に設けられた開口部を介して、ソース電極４０６ａおよびドレイン電極４０６ｂと、酸化物半導体層４０４とが接続される。なお、絶縁膜４１２の上に、さらに、図１１（Ｃ）に示すように導電膜４１４を設けてもよい。導電膜４１４は、バックゲートとして機能させることが出来る。導電膜４１４は、ゲート電極４１０と接続されてもよい。または、導電膜４１４には、ゲート電極４１０とは異なる信号や電位が供給されていてもよい。なお、絶縁膜４１３は、酸化物半導体層４０４の外側にも設けられているが、本発明の実施形態の一態様は、これに限定されない。絶縁膜４１３は、酸化物半導体層４０４の上にのみ設けてもよい。
なお、本実施の形態において、チャネルなどにおいて、酸化物半導体層を用いた場合の例を示したが、本発明の一態様は、これに限定されない。例えば、チャネルやその近傍、ソース領域、ドレイン領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
［断面構造］
図１２（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１２（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図１２（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で例示したトランジスタを適用した例を示している。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１２（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電膜を加工して得られた配線２２０６と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体層を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有する絶縁膜２２０８を形成することが好ましい。絶縁膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆う絶縁膜２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体層からの酸素の脱離を防止するとともに、酸化物半導体層への水および水素の混入を防止することができる。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図１２（Ｄ）に示す。半導体基板２２１１の上に、絶縁層２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう。）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図１２（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
〔アナログスイッチ〕
また、図１２（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１３に示す。
図１３（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができる。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図１３（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図１３（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
図１３（Ｂ）に示す半導体装置は、トランジスタ３２００を設けていない点で図１３（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦタグについて、図１４を参照して説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図１４を用いて説明する。図１４は、ＲＦタグの構成例を示すブロック図である。
図１４に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
（実施の形態５）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図１５は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図１５に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１５に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１５に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１５に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図１５に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図１６は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図１６では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図１６では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図１６において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図１６における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
（実施の形態６）
本実施の形態では、本発明の一態様の表示装置の構成例について説明する。
［構成例］
図１７（Ａ）は、本発明の一態様の表示装置の上面図であり、図１７（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図１７（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図１７（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図１７（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図１７（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層またはドレイン電極層７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図１７（Ｂ）に示す画素回路は、これに限定されない。例えば、図１７（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図１７（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図１７（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図１７（Ｃ）に示す画素構成に限定されない。例えば、図１７（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
図１７で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図１８を用いて説明を行う。
図１８に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１９（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図１９（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図１９（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図１９（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
（実施の形態９）
本実施の形態では、本発明の一態様に係るＲＦデバイスの使用例について図２０を用いながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照）、包装用容器類（包装紙やボトル等、図２０（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２０（Ｂ）参照）、乗り物類（自転車等、図２０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２０（Ｅ）、図２０（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦデバイス４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施例では、ゲート絶縁膜に用いることができる酸化ハフニウムのＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った。
まず、測定試料について説明する。
シリコンウェハ上に、流量１ｓｃｃｍのシラン（ＳｉＨ４）および流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を３５０℃、６０ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、酸化窒化シリコン膜を５ｎｍ成膜した。
次に、酸化窒化シリコン膜上に、酸化ハフニウムターゲットを用い、成膜ガスとしてアルゴン（Ａｒ）ガス、酸素（Ｏ２）ガス（酸素割合０％：流量５０ｓｃｃｍのアルゴンガス、または酸素割合５０％：流量２５ｓｃｃｍのアルゴンガスおよび流量２５ｓｃｃｍの酸素ガス、または酸素割合１００％：流量５０ｓｃｃｍの酸素ガス）を用いて、圧力を０．６Ｐａ、基板温度を１００℃、または２００℃、または３５０℃とし、ＲＦ電力を２．５ｋＷ印加する条件を用いたスパッタリング法により、酸化ハフニウム膜を３０ｎｍ成膜した。
次に、上記試料についてｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を図２１に示す。図２１は、縦軸にＸ線回折強度（任意単位）をとり、横軸に回折角２θ（ｄｅｇ．）をとる。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いた。
図２１より、基板温度３５０℃の試料、または酸素割合５０％以上の試料では、２θ＝２８°近傍にピークが見られており、これは、酸化ハフニウム（ＨｆＯ２）の単斜晶系の結晶の（−１１１）面における回折に起因するものである。また、一部の試料ではシリコンウェハ起因であるシリコン（Ｓｉ）のピークも見られた。
酸化ハフニウム膜の基板温度を比較すると、基板温度が高くなるにつれてピークの強度が大きくなっている。また、酸化ハフニウム膜の成膜時の酸素の比率が大きいほどピークの強度が大きくなっている。当該ピークがみられることにより、酸化ハフニウム膜が結晶化していることが分かった。
本実施例では、ゲート絶縁膜に用いることができる酸化ハフニウムの電子スピン（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）測定を行った。
まず、測定試料について説明する。
石英基板上に、酸化ハフニウムターゲットを用い、成膜ガスとしてアルゴン（Ａｒ）ガス、酸素（Ｏ２）ガス（酸素割合０％：流量５０ｓｃｃｍのアルゴンガス、または酸素割合５０％：流量２５ｓｃｃｍのアルゴンガスおよび流量２５ｓｃｃｍの酸素ガス）を用いて、圧力を０．６Ｐａ、基板温度を１００℃、または２００℃、または３５０℃とし、ＲＦ電力を２．５ｋＷ印加する条件を用いたスパッタリング法により、酸化ハフニウム膜を１００ｎｍ成膜した。また、一部は、成膜後、酸素雰囲気下で３００℃、または３５０℃、または４００℃のいずれかの温度で１時間ベーク処理を施した。
なお、測定は、温度１０Ｋで、マイクロ波（周波数９．４７ＧＨｚ、パワー０．１ｍＷ）を酸化ハフニウム膜に垂直に照射した。
酸化ハフニウムの酸素欠損に起因するＥＳＲ信号は、ｇ値が１．９２乃至１．９８に現れると推定される。図２２に示すように、酸素割合０％の条件で成膜された酸化ハフニウム膜では、ｇ値が１．９２近傍であるスピン密度が大きくなり、また、その後の酸素雰囲気下でのベークにより減少することから酸素欠損によるものであることが示唆された。
なお、表１に示すように、ラザフォード後方散乱分光法（ＲＢＳ）による分析の結果、酸素割合０％の条件で成膜された酸化ハフニウム膜では、酸素がより多く存在する条件（酸素割合５０％）で成膜された酸化ハフニウム膜より、酸素の比率が少なく、成膜時に混入したと見られるアルゴンの比率が大きい。また、酸化ハフニウム膜の膜密度は、８．３ｇ／ｃｍ３以上９．０ｇ／ｃｍ３以下であると好ましい。
一方、酸素がより多く存在する条件（酸素割合５０％）で成膜された酸化ハフニウム膜では、ｇ値が１．９２近傍であるスピンの密度はほとんど観測されず、図２３に示すように、ｇ値が２．００近傍（ｇ値が２．００乃至２．０１）であるスピンの密度が、酸素割合０％の条件で成膜された酸化ハフニウム膜より大きくなっている。これは過剰な酸素に起因すると推定される。また、ｇ値が２．００近傍のシグナルの形状は、図３３に示すように非対称になっていることが分かった。
本実施例では、熱酸化膜上に酸化ハフニウム膜を形成することによる熱酸化膜の酸素放出を昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により評価した。
まず、測定試料について説明する。
シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの熱酸化膜を形成した。熱酸化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
次に、熱酸化膜上に、酸化ハフニウムターゲットを用い、成膜ガスとしてアルゴン（Ａｒ）ガス、酸素（Ｏ２）ガス（酸素割合５０％：流量２５ｓｃｃｍのアルゴンガスおよび流量２５ｓｃｃｍの酸素ガス）を用いて、圧力を０．６Ｐａ、基板温度を２００℃、ＲＦ電力を２．５ｋＷ印加する条件を用いたスパッタリング法により、酸化ハフニウム膜を２０ｎｍ成膜した。
次に、成膜した酸化ハフニウム膜をすべてエッチングした。エッチング条件は、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法により、流量８０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａ、基板温度７０℃においてエッチングし、実施例試料を作成した。また、シリコンウェハに熱酸化膜を形成し、酸化ハフニウム膜を形成しない構成を比較例試料とした。
図２４（Ａ）に、実施例試料のＴＤＳによる基板温度と質量電荷比（ｍ／ｚ）が３２のイオン強度を示し、図２４（Ｂ）に、比較例試料の、ＴＤＳによる基板温度と質量電荷比（ｍ／ｚ）が３２のイオン強度を示す。なお、ｍ／ｚが３２で検出されるガスには酸素ガス（Ｏ２）がある。本実施例では、ｍ／ｚが３２で検出されるガスは、すべて酸素ガスとみなす。
図２４（Ｂ）より、比較例試料は、基板温度を変化させても酸素ガスの放出は少ない。一方、図２４（Ａ）により、酸化ハフニウム膜が一度形成された実施例試料は、基板温度が１５０℃以上３５０℃以下程度の範囲で酸素ガスを放出したことが分かった。
よって、酸化物半導体層に接して酸化ハフニウム膜を設けることで酸化物半導体層に酸素を供給することができ、酸化物半導体層中の酸素欠損を低減できることが示唆された。
本実施例では、実施例試料として、図３に示すトランジスタと同様の構成のトランジスタについて作製し、電気特性の評価を行った。
まず、実施例試料の作製方法について説明する。
まず、シリコンウェハをＨＣｌ雰囲気下で熱酸化し、シリコンウェハ表面に１００ｎｍの熱酸化膜を形成した。熱酸化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
次に、熱酸化膜上に、流量２．３ｓｃｃｍのシラン（ＳｉＨ４）および流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を４０Ｐａ、基板温度を４００℃、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、下地絶縁膜となる酸化窒化シリコン膜を３００ｎｍ成膜した。
酸化窒化シリコン膜表面を研磨処理し、その後、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用い、成膜ガスとして流量３０ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量１５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を２００℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、第１の酸化物半導体膜を２０ｎｍ成膜した。
次に、第１の酸化物半導体膜上に、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の酸化物ターゲットを用い、成膜ガスとして流量３０ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量１５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を３００℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、第２の酸化物半導体膜を１５ｎｍ成膜した。なお、第１の酸化物半導体膜および第２の酸化物半導体膜は、大気曝露せずに連続形成を行った。
次に、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸素雰囲気下、４５０℃１時間で行った。
次に、第１の酸化物半導体膜および第２の酸化物半導体膜を、ＩＣＰエッチング法により、流量６０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）および流量２０ｓｃｃｍの塩素（Ｃｌ２）の混合雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、基板温度７０℃においてエッチングして島状の第１の酸化物半導体膜および第２の酸化物半導体膜に加工した。
次に、第１の酸化物半導体膜および第２の酸化物半導体膜上に、タングステンターゲットを用い、成膜ガスとして流量８０ｓｃｃｍのアルゴン（Ａｒ）ガス雰囲気下において、圧力０．８Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を１．０ｋＷ印加する条件を用いたスパッタリング法により、タングステン膜を１００ｎｍ成膜した。
次に、タングステン膜をＩＣＰエッチング法により、流量４５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガスおよび流量５５ｓｃｃｍの酸素（Ｏ２）ガス混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、さらにＩＣＰエッチング法により、流量１００ｓｃｃｍの酸素（Ｏ２）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．００Ｐａにて第２のエッチングを行い、さらにＩＣＰエッチング法により、流量４５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガスおよび流量５５ｓｃｃｍの酸素（Ｏ２）ガス混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第３のエッチングを行い、ソース電極およびドレイン電極を形成した。
次に、第２の酸化物半導体膜、ソース電極およびドレイン電極上に、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用い、成膜ガスとして流量３０ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量１５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を２００℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、第３の酸化物半導体膜を５ｎｍ成膜した。
次に、第３の酸化物半導体膜上に、酸化ハフニウムターゲットを用い、成膜ガスとして流量２５ｓｃｃｍのアルゴンガスおよび流量２５ｓｃｃｍの酸素ガスを用いて、圧力を０．６Ｐａ、基板温度を２００℃、ＲＦ電力を２．５ｋＷ印加する条件を用いたスパッタリング法により、第１のゲート絶縁膜となる酸化ハフニウム膜を２０ｎｍ成膜した。
次に、酸化ハフニウム膜上に、流量１ｓｃｃｍのシラン（ＳｉＨ４）および流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を３５０℃、６０ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、第２のゲート絶縁膜となる酸化窒化シリコン膜を１５ｎｍ成膜した。
次に、酸化窒化シリコン膜上に、窒化タンタルターゲットを用い、成膜ガスとして流量５０ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量１０ｓｃｃｍの窒素（Ｎ２）ガスを用いて、圧力を０．６Ｐａ、基板温度を室温、ＤＣ電力を１．０ｋＷ印加する条件を用いたスパッタリング法により、窒化タンタル膜を３０ｎｍ成膜し、その上に、タングステンターゲットを用い、成膜ガスとして流量１００ｓｃｃｍのアルゴンガスを用いて、圧力を２．０Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を４．０ｋＷ印加する条件を用いたスパッタリング法により、タングステン膜を１３５ｎｍ成膜した。
次に、窒化タンタル膜およびタングステン膜をＩＣＰエッチング法により、流量５５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガスおよび流量５５ｓｃｃｍの酸素（Ｏ２）ガス混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、さらにＩＣＰエッチング法により、流量１００ｓｃｃｍの塩素（Ｃｌ２）雰囲気下、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにて第２のエッチングを行い、ゲート電極を形成した。
次に、ゲート電極をマスクとして、第１のゲート絶縁膜、第２のゲート絶縁膜、第３の酸化物半導体膜をＩＣＰエッチング法により、流量８０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）ガス雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａにてエッチングして島状の第１のゲート絶縁膜、第２のゲート絶縁膜、第３の酸化物半導体膜に加工した。
次に、ゲート電極、ソース電極およびドレイン電極上に、酸化アルミニウムターゲットを用い、成膜ガスとして流量２５ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量２５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を２５０℃、ターゲットと基板の間の距離を６０ｍｍ、ＲＦ電力を２．５ｋＷ印加する条件を用いたスパッタリング法により、酸化アルミニウム膜を７０ｎｍ成膜した。
次に、酸化アルミニウム膜上に流量５ｓｃｃｍのシラン（ＳｉＨ４）および流量１０００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を１３３Ｐａ、基板温度を３２５℃、１３．５６ＭＨｚの高周波電源を用いて３５Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、酸化窒化シリコン膜を３００ｎｍ成膜した。
以上の工程を経て、実施例試料のトランジスタを作製した。なお、作製したトランジスタのチャネル長が０．４８μｍ、チャネル幅が０．８０μｍのものを実施例試料Ａとし、作製したトランジスタのチャネル長が０．８３μｍ、チャネル幅が０．８０μｍのものを実施例試料Ｂとした。
次に作製した２種類のトランジスタにおいて、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖまたは３．０Ｖとし、ゲート電圧（Ｖｇ：［Ｖ］）を−３Ｖから３Ｖまで掃引した際の、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。測定結果を図２５に示す。図２５において、実線はドレイン電圧（Ｖｄ：［Ｖ］）が３Ｖのときの測定結果であり、点線はドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖのときの測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、左の縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。また、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖのときの移動度の測定結果も示し、右の縦軸は移動度（μＦＥ：ｃｍ２／Ｖｓ）を表す。なお、「ドレイン電圧（Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。また、図２５（Ａ）に実施例試料Ａのトランジスタの測定結果、図２５（Ｂ）に実施例試料Ｂのトランジスタの測定結果を示す。
図２５（Ａ）より、実施例試料Ａのトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が０．１ＶのときのＳ値は７７．２ｍＶ／ｄｅｃ．、移動度は６．２ｃｍ２／Ｖｓであった。また、図２５（Ｂ）より、実施例試料Ｂのトランジスタのドレイン電圧（Ｖｄ：［Ｖ］）が０．１ＶのときのＳ値は７１．８ｍＶ／ｄｅｃ．、移動度は７．４ｃｍ２／Ｖｓであった。
次に作製した実施例試料Ａのトランジスタにおいて、ストレス試験の条件としてソース電圧（Ｖｓ：［Ｖ］）およびドレイン電圧（Ｖｄ：［Ｖ］）を０Ｖとし、１５０℃で１時間、ゲート電圧（Ｖｇ：［Ｖ］）を３．３Ｖとした。測定結果を図２６（Ａ）に示す。図２６（Ａ）において、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖおよび３．０Ｖのときの測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、図中の実線は、ゲート電圧が０Ｖ側から順にＶｄ＝３Ｖのストレス試験前、Ｖｄ＝０．１Ｖのストレス試験前、Ｖｄ＝３Ｖのストレス試験後、Ｖｄ＝０．１Ｖのストレス試験後の測定結果を示している。
また、実施例試料Ａのトランジスタにおいて、ストレス試験の条件としてソース電圧（Ｖｓ：［Ｖ］）およびドレイン電圧（Ｖｄ：［Ｖ］）を０Ｖとし、１５０℃で１時間、ゲート電圧（Ｖｇ：［Ｖ］）を‐３．３Ｖとした。測定結果を図２６（Ｂ）に示す。図２６（Ｂ）において、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖおよび３．０Ｖのときの測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、図中の実線は、ゲート電圧が０Ｖ側から順にＶｄ＝３Ｖのストレス試験後、Ｖｄ＝３Ｖのストレス試験前、Ｖｄ＝０．１Ｖのストレス試験後、Ｖｄ＝０．１Ｖのストレス試験前の測定結果を示している。
図２６（Ａ）に示すようにドレイン電圧（Ｖｄ：［Ｖ］）が３．０Ｖのときのしきい値電圧の変化量ΔＶｔｈは、０．３４Ｖであった。また、図２６（Ｂ）に示すようにドレイン電圧（Ｖｄ：［Ｖ］）が３．０Ｖのときのしきい値電圧の変化量ΔＶｔｈは、０．０３Ｖであった。図２６（Ａ）、図２６（Ｂ）よりしきい値電圧の変化量が小さく、信頼性が高いことが確認できた。
本実施例では、ゲート絶縁膜の積層および第３の酸化物半導体膜の有無による電気特性の違いの評価を行った。
まず、実施例試料の作製方法について説明する。
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの熱酸化膜を形成した。熱酸化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
次に、熱酸化膜上に、流量２．３ｓｃｃｍのシラン（ＳｉＨ４）および流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を４０Ｐａ、基板温度を４００℃、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、下地絶縁膜となる酸化窒化シリコン膜を３００ｎｍ成膜した。
酸化窒化シリコン膜表面を研磨処理し、その後、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）の酸化物ターゲットを用い、成膜ガスとして流量３０ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量１５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を２００℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、第１の酸化物半導体膜を２０ｎｍ成膜した。
次に、第１の酸化物半導体膜上に、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の酸化物ターゲットを用い、成膜ガスとして流量３０ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量１５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を３００℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、第２の酸化物半導体膜を１５ｎｍ成膜した。なお、第１の酸化物半導体膜および第２の酸化物半導体膜は、大気曝露せずに連続形成を行った。
次に、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸素雰囲気下、４５０℃で行った。
次に、第１の酸化物半導体膜および第２の酸化物半導体膜を、ＩＣＰエッチング法により、流量６０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）および流量２０ｓｃｃｍの塩素（Ｃｌ２）の混合雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、基板温度７０℃においてエッチングして島状の第１の酸化物半導体膜および第２の酸化物半導体膜に加工した。
次に、第１の酸化物半導体膜および第２の酸化物半導体膜上に、タングステンターゲットを用い、成膜ガスとして流量８０ｓｃｃｍのアルゴン（Ａｒ）ガス雰囲気下において、圧力０．８Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を１．０ｋＷ印加する条件を用いたスパッタリング法により、タングステン膜を１００ｎｍ成膜した。
次に、タングステン膜をＩＣＰエッチング法により、流量４５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガスおよび流量５５ｓｃｃｍの酸素（Ｏ２）ガス混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、さらにＩＣＰエッチング法により、流量１００ｓｃｃｍの酸素（Ｏ２）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．００Ｐａにて第２のエッチングを行い、さらにＩＣＰエッチング法により、流量４５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガスおよび流量５５ｓｃｃｍの酸素（Ｏ２）ガス混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第３のエッチングを行い、ソース電極およびドレイン電極を形成した。
次に、第２の酸化物半導体膜、ソース電極およびドレイン電極上に、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の酸化物ターゲットを用い、成膜ガスとして流量３０ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量１５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を２００℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を０．５ｋＷ印加する条件を用いたスパッタリング法により、第３の酸化物半導体膜を５ｎｍ成膜した。
次に、第３の酸化物半導体膜上に、酸化ハフニウムターゲットを用い、成膜ガスとして流量２５ｓｃｃｍのアルゴンガスおよび流量２５ｓｃｃｍの酸素ガスを用いて、圧力を０．６Ｐａ、基板温度を２００℃、ＲＦ電力を２．５ｋＷ印加する条件を用いたスパッタリング法により、第１のゲート絶縁膜となる酸化ハフニウム膜を２０ｎｍ成膜した。
次に、酸化ハフニウム膜上に、流量１ｓｃｃｍのシラン（ＳｉＨ４）および流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を３５０℃、６０ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、第２のゲート絶縁膜となる酸化窒化シリコン膜を１５ｎｍ成膜した。
次に、酸化窒化シリコン膜上に、窒化タンタルターゲットを用い、成膜ガスとして流量５０ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量１０ｓｃｃｍの窒素（Ｎ２）ガスを用いて、圧力を０．６Ｐａ、基板温度を室温、ＤＣ電力を１．０ｋＷ印加する条件を用いたスパッタリング法により、窒化タンタル膜を３０ｎｍ成膜し、その上に、タングステンターゲットを用い、成膜ガスとして流量１００ｓｃｃｍのアルゴンガスを用いて、圧力を２．０Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を４．０ｋＷ印加する条件を用いたスパッタリング法により、タングステン膜を１３５ｎｍ成膜した。
次に、窒化タンタル膜およびタングステン膜をＩＣＰエッチング法により、流量５５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガスおよび流量５５ｓｃｃｍの酸素（Ｏ２）ガス混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、さらにＩＣＰエッチング法により、流量１００ｓｃｃｍの塩素（Ｃｌ２）雰囲気下、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにて第２のエッチングを行い、ゲート電極を形成した。
次に、マスクを用いて、第１のゲート絶縁膜、第２のゲート絶縁膜、第３の酸化物半導体膜をＩＣＰエッチング法により、流量８０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）ガス雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａにてエッチングして島状の第１のゲート絶縁膜、第２のゲート絶縁膜、第３の酸化物半導体膜に加工した。
次に、ゲート電極、ソース電極およびドレイン電極上に、酸化アルミニウムターゲットを用い、成膜ガスとして流量２５ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量２５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を２５０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を２．５ｋＷ印加する条件を用いたスパッタリング法により、酸化アルミニウム膜を７０ｎｍ成膜した。
次に、酸化アルミニウム膜上に流量５ｓｃｃｍのシラン（ＳｉＨ４）および流量１０００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を１３３Ｐａ、基板温度を３２５℃、１３．５６ＭＨｚの高周波電源を用いて３５Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、酸化窒化シリコン膜を３００ｎｍ成膜した。
以上の工程を経て、実施例試料のトランジスタを作製した。なお、作製したトランジスタのチャネル長が０．４７μｍ、チャネル幅が１．０μｍのものを実施例試料Ｃとした。また、実施例試料Ｃのゲート絶縁膜が第１のゲート絶縁膜のみ（第２のゲート絶縁膜を設けない）、その他の構成は実施例試料Ｃと同じものを比較例試料Ｄとし、実施例試料Ｃの第３の酸化物半導体膜を設けず、その他の構成は実施例試料Ｃと同じものを比較例試料Ｅとした。
次に作製した３種類のトランジスタにおいて、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖまたは３．０Ｖとし、ゲート電圧（Ｖｇ：［Ｖ］）を−３Ｖから３Ｖまで掃引した際の、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。測定結果を図２７乃至図２９に示す。図２７乃至図２９において、実線はドレイン電圧（Ｖｄ：［Ｖ］）が３Ｖのときの測定結果であり、点線はドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖのときの測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、左の縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。また、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖのときの移動度の測定結果も示し、右の縦軸は移動度（μＦＥ：ｃｍ２／Ｖｓ）を表す。また、図２７に実施例試料Ｃのトランジスタの測定結果、図２８に比較例試料Ｄのトランジスタの測定結果、図２９に比較例試料Ｅのトランジスタの測定結果を示す。
図２７乃至図２９より、実施例試料Ｃのみトランジスタのスイッチング特性を有することが確認できた。また、ゲート絶縁膜が酸化ハフニウム膜のみの場合、第３の酸化物半導体膜を設けない場合において、トランジスタのスイッチング特性が得られないことが分かった。
１０ 電子銃室
１２ 光学系
１４ 試料室
１６ 光学系
１８ カメラ
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３２ 蛍光板
１０４ 酸化物半導体膜
１０８ ゲート絶縁膜
１０８ａ ゲート絶縁膜
１０８ｂ ゲート絶縁膜
１１０ ゲート電極
４００ 基板
４０１ 絶縁膜
４０２ 下地絶縁膜
４０４ 酸化物半導体層
４０４ａ 酸化物半導体膜
４０４ｂ 酸化物半導体膜
４０４ｃ 酸化物半導体膜
４０５ 導電膜
４０６ａ ソース電極
４０６ｂ ドレイン電極
４０８ａ ゲート絶縁膜
４０８ｂ ゲート絶縁膜
４１０ ゲート電極
４１２ 絶縁膜
４１３ 絶縁膜
４１４ 導電膜
４１８ａ 絶縁膜
４１８ｂ 絶縁膜
４２０ 導電膜
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁膜
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁膜
２２０５ 配線
２２０６ 配線
２２０７ 絶縁膜
２２０８ 絶縁膜
２２１１ 半導体基板
２２１３ ゲート電極
２２１４ ゲート絶縁膜
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦデバイス
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (5)

  1. 基板上の第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
    前記第１の酸化物半導体膜の側面と接する領域、前記第２の酸化物半導体膜の側面と接する領域、および前記第２の酸化物半導体膜の上面と接する領域を有する、ソース電極およびドレイン電極と、
    前記第２の酸化物半導体膜上、前記ソース電極上、および前記ドレイン電極上に設けられ、且つ前記第１の酸化物半導体膜の側面と接する領域および前記第２の酸化物半導体膜の側面と接する領域を有する、第３の酸化物半導体膜と、
    前記第３の酸化物半導体膜上の第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上の第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上面に接する領域を有し、且つ前記第２の酸化物半導体膜の上面に面する領域および前記第２の酸化物半導体膜の側面に面する領域を有するゲート電極と、を有し、
    前記第１のゲート絶縁膜は、ハフニウムを含み、
    前記第２のゲート絶縁膜は、シリコンを含むことを特徴とする半導体装置。
  2. 基板上の第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
    前記第２の酸化物半導体膜上の第３の酸化物半導体膜と、
    前記第３の酸化物半導体膜上の第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上の第２のゲート絶縁膜と、
    前記第１の酸化物半導体膜の側面と接する領域、前記第２の酸化物半導体膜の側面と接する領域、および前記第３の酸化物半導体膜の側面と接する領域を有する、ソース電極およびドレイン電極と、
    前記ソース電極上および前記ドレイン電極上の、前記第３の酸化物半導体膜と上面の高さの揃った絶縁膜と、
    前記第２のゲート絶縁膜上面に接する領域を有し、且つ前記第２の酸化物半導体膜の上面に面する領域および前記第２の酸化物半導体膜の側面に面する領域を有するゲート電極と、を有し、
    前記第１のゲート絶縁膜は、ハフニウムを含み、
    前記第２のゲート絶縁膜は、シリコンを含むことを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１のゲート絶縁膜は、酸化ハフニウムを含み、
    前記第２のゲート絶縁膜は、酸化シリコンまたは窒化シリコンを含むことを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１の酸化物半導体膜および前記第３の酸化物半導体膜は、前記第２の酸化物半導体膜に含まれる金属元素を一種以上含むことを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記基板上に、凸部を有する下地絶縁膜を有し、
    前記凸部上に前記第１の酸化物半導体膜が設けられていることを特徴とする半導体装置。
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