JP2019062230A - 半導体装置 - Google Patents

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山崎　舜平
Shunpei Yamazaki
舜平 山崎
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Abstract

【課題】良好な電気特性を有する構成の半導体装置を提供する。【解決手段】半導体層のチャネル幅方向の断面において、半導体層は、一方の側部に位置し、一方の端部が絶縁層と接する第１の領域と、上部に位置し、第１の領域の他方の端部と一方の端部が接する第２の領域と、他方の側部に位置し、第２の領域の他方の端部と一方の端部が接し、他方の端部が絶縁層に接する第３の領域をそれぞれゲート絶縁膜と接して有し、第２の領域のゲート絶縁膜との界面側が、一方の端部から他方の端部まで曲率半径がＲ１、曲率半径がＲ２、曲率半径がＲ３である領域が順につながる凸型の形状でなり、Ｒ２は、Ｒ１およびＲ３よりも大きい構成とする。【選択図】図１

Description

本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、
マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本
発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、演算装置、撮像装置、そ
れらの駆動方法、または、それらの作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置と
も表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半
導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化
物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて
トランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラン
ジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、半導体装置に良好な電気特性を付与することを課題の一つとする。ま
たは、微細化に適した半導体装置を提供することを課題の一つとする。または、集積度の
高い半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を
提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目
的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供する
ことを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする
。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体層をチャネル形成領域に有し、当該酸化物半導体層のチ
ャネル幅（Ｗ）方向の断面形状に特徴を有するトランジスタに関する。
本発明の一態様は、絶縁層と、絶縁層上の半導体層と、半導体層と電気的に接続するソー
ス電極層およびドレイン電極層と、半導体層、ソース電極層およびドレイン電極層上のゲ
ート絶縁膜と、半導体層、ソース電極層の一部およびドレイン電極層の一部とゲート絶縁
膜を介して重なるゲート電極層と、を有し、半導体層のチャネル幅方向の断面において、
半導体層は、一方の側部に位置し、一方の端部が絶縁層と接する第１の領域と、上部に位
置し、第１の領域の他方の端部と一方の端部が接する第２の領域と、他方の側部に位置し
、第２の領域の他方の端部と一方の端部が接し、他方の端部が絶縁層に接する第３の領域
をそれぞれゲート絶縁膜と接して有し、第２の領域のゲート絶縁膜との界面側が、一方の
端部から他方の端部まで曲率半径がＲ１、曲率半径がＲ２、曲率半径がＲ３である領域が
順につながる凸型の形状でなり、Ｒ２は、Ｒ１およびＲ３よりも大きいことを特徴とする
半導体装置である。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるた
めに付すものであり、数的に限定するものではない。
また、本発明の他の一態様は、絶縁層と、絶縁層上の半導体層と、半導体層と電気的に接
続するソース電極層およびドレイン電極層と、半導体層、ソース電極層およびドレイン電
極層上のゲート絶縁膜と、半導体層、ソース電極層の一部およびドレイン電極層の一部と
ゲート絶縁膜を介して重なるゲート電極層と、を有し、半導体層のチャネル幅方向の断面
において、半導体層は、一方の側部に位置し、一方の端部が絶縁層と接する第１の領域と
、上部に位置し、第１の領域の他方の端部と一方の端部が接する第２の領域と、他方の側
部に位置し、第２の領域の他方の端部と一方の端部が接し、他方の端部が絶縁層に接する
第３の領域をそれぞれゲート絶縁膜と接して有し、第２の領域のゲート絶縁膜との界面側
が、一方の端部から他方の端部まで曲率半径がＲ１、曲率半径がＲ２、曲率半径がＲ３で
ある領域が順につながる凸型の形状でなり、第１の領域の一方の端部におけるゲート絶縁
膜との界面側は、曲率半径がＲ４である凹型の形状でなり、第３の領域の他方の端部にお
けるゲート絶縁膜との界面側は、曲率半径がＲ５である凹型の形状でなり、Ｒ２は、Ｒ１
およびＲ３よりも大きく、Ｒ１およびＲ３は、Ｒ４およびＲ５よりも大きいことを特徴と
する半導体装置である。
上記半導体装置において、Ｒ２は、Ｒ１またはＲ３の小さい方の２倍以上であることが好
ましい。
また、Ｒ１およびＲ３は、Ｒ４またはＲ５の小さい方の３倍以上であることが好ましい。
また、Ｒ１をＲ３で除した値およびＲ４をＲ５で除した値は、０．７以上１．３以下であ
ることが好ましい。
また、第１の領域におけるゲート絶縁膜との界面と重なる線をゲート電極層側に延長する
線および第３の領域におけるゲート絶縁膜との界面と重なる線をゲート電極層側に延長す
る線がなす角度は５°以上４５°以下であることが好ましい。
また、半導体層のチャネル幅方向の断面における高さは、３０ｎｍ以上３０００ｎｍ以下
であることが好ましい。
また、半導体層のチャネル幅方向の断面における高さをチャネル幅で除した値は、０．５
以上であることが好ましい。
また、上記半導体装置は、絶縁層を介して半導体層と重なる導電層が形成された構成とし
てもよい。
また、半導体層には酸化物半導体層を用いることができる。
上記酸化物半導体層は、絶縁層側から第１の酸化物半導体層、第２の酸化物半導体層、第
３の酸化物半導体層の順で形成された積層としてもよい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは
Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化
物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第２の酸化物半
導体層よりも大きいことが好ましい。
また、酸化物半導体層は、ｃ軸に配向する結晶を有することが好ましい。
また、本発明の他の一態様は、絶縁層と、絶縁層上の第１の半導体層、第２の半導体層の
順で形成された積層と、積層の一部と電気的に接続するソース電極層およびドレイン電極
層と、積層の一部、ソース電極層の一部、およびドレイン電極層の一部を覆う第３の半導
体層と、積層の一部、ソース電極層の一部、ドレイン電極層の一部、第３の半導体層と重
なるゲート絶縁膜およびゲート電極層と、を有し、積層を第３の半導体層が覆う領域のチ
ャネル幅方向の断面において、第３の半導体層は、積層の一方の側部および絶縁層の一部
を覆う第１の領域と、第２の半導体層の上部を覆う第２の領域と、積層の他方の側部およ
び絶縁層の一部を覆う第３の領域と、を有し、第２の領域は、ゲート絶縁膜との界面側が
、一方の端部から他方の端部まで曲率半径がＲ１、曲率半径がＲ２、曲率半径がＲ３であ
る領域が順につながる凸型の形状でなり、Ｒ２は、Ｒ１およびＲ３よりも大きいことを特
徴とする半導体装置である。
また、本発明の他の一態様は、絶縁層と、絶縁層上の第１の半導体層、第２の半導体層の
順で形成された積層と、積層の一部と電気的に接続するソース電極層およびドレイン電極
層と、積層の一部、ソース電極層の一部、およびドレイン電極層の一部を覆う第３の半導
体層と、積層の一部、ソース電極層の一部、ドレイン電極層の一部、第３の半導体層と重
なるゲート絶縁膜およびゲート電極層と、を有し、積層を第３の半導体層が覆う領域のチ
ャネル幅方向の断面において、第３の半導体層は、積層の一方の側部および絶縁層の一部
を覆う第１の領域と、第２の半導体層の上部を覆う第２の領域と、積層の他方の側部およ
び絶縁層の一部を覆う第３の領域と、を有し、第２の領域は、ゲート絶縁膜との界面側が
、一方の端部から他方の端部まで曲率半径がＲ１、曲率半径がＲ２、曲率半径がＲ３であ
る領域が順につながる凸型の形状でなり、第１の領域の絶縁層の一部を覆う部位における
ゲート絶縁膜との界面側は、曲率半径がＲ４である凹型の形状でなり、第３の領域の絶縁
層の一部を覆う部位におけるゲート絶縁膜との界面側は、曲率半径がＲ５である凹型の形
状でなり、Ｒ２は、Ｒ１およびＲ３よりも大きく、Ｒ１およびＲ３は、Ｒ４およびＲ５よ
りも大きいことを特徴とする半導体装置である。
上記半導体装置において、Ｒ２は、Ｒ１またはＲ３の小さい方の２倍以上であることが好
ましい。
また、Ｒ１およびＲ３は、Ｒ４またはＲ５の小さい方の３倍以上であることが好ましい。
また、Ｒ１をＲ３で除した値およびＲ４をＲ５で除した値は、０．７以上１．３以下であ
ることが好ましい。
また、第１の領域におけるゲート絶縁膜との界面と重なる線をゲート電極層側に延長する
線および第３の領域におけるゲート絶縁膜との界面と重なる線をゲート電極層側に延長す
る線がなす角度は５°以上４５°以下であることが好ましい。
また、チャネル幅方向の断面における第１の半導体層乃至第３の半導体層の高さの合計は
、３０ｎｍ以上３０００ｎｍ以下であることが好ましい。
また、チャネル幅方向の断面における第１の半導体層乃至第３の半導体層の高さの合計を
チャネル幅で除した値は、０．５以上であることが好ましい。
また、上記半導体装置は、絶縁層を介して第１の半導体層乃至第３の半導体層と重なる導
電層が形成された構成としてもよい。
また、第１の半導体層乃至第３の半導体層には酸化物半導体層を用いることができる。
また、第１の半導体層乃至第３の半導体層に相当する第１の酸化物半導体層乃至第３の酸
化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ
、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導体層および第３の酸化物半導体層は
、Ｉｎに対するＭの原子数比が第２の酸化物半導体層よりも大きいことが好ましい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、ｃ軸に配向する結晶を有する
ことが好ましい。
また、ソース電極層の一部またはドレイン電極層の一部と重なるゲート電極層のチャネル
長方向の長さは、３ｎｍ以上３００ｎｍ未満であることが好ましい。
本発明の一態様を用いることにより、半導体装置に良好な電気特性を付与することができ
る。または、微細化に適した半導体装置を提供することができる。または、集積度の高い
半導体装置を提供することができる。または、低消費電力の半導体装置を提供することが
できる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断
されてもデータが保持される半導体装置を提供することができる。または、新規な半導体
装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 半導体装置の断面図および回路図。 記憶装置の断面図および回路図。 ＲＦタグの構成例を説明する図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 表示装置の構成例を説明する図および画素の回路図。 表示モジュールを説明する図。 電子機器を説明する図。 ＲＦタグの使用例を説明する図。 トランジスタの断面ＴＥＭ写真。 トランジスタの断面ＴＥＭ写真。 トランジスタの断面ＴＥＭ写真。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、本明細書等に開示されているものとす
る。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、前記第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレ
イン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気
的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路
構成における接続経路について規定することにより、トランジスタのソース（又は第１の
端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定する
ことができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
本発明の一態様のトランジスタは、シリコン（歪シリコン含む）、ゲルマニウム、シリコ
ンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウム
リン、窒化ガリウム、有機半導体、または酸化物半導体などをチャネル形成領域に用いる
ことができる。特に、シリコンよりもバンドギャップの大きい酸化物半導体を含んでチャ
ネル形成領域を形成することが好ましい。
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）
を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む構
成とする。
以下では、特に断りのない限り、一例として、チャネル形成領域に酸化物半導体を含む半
導体装置について説明する。
図１（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタ１０１の上面図および断
面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２方向の断
面が図１（Ｂ）に相当する。また、図１（Ａ）に示す一点鎖線Ａ３−Ａ４方向の断面が図
１（Ｃ）に相当する。なお、図１（Ａ）、（Ｂ）、（Ｃ）では、図の明瞭化のために一部
の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ１−Ａ２方向をチ
ャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域
、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）と
ドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラン
ジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域にお
ける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジ
スタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャ
ネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗ
ｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合に
は、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細
書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。な
お、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチ
ャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、
値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
トランジスタ１０１は、基板１１０上の絶縁層１２０と、当該絶縁層１２０上の酸化物半
導体層１３０と、当該酸化物半導体層１３０と電気的に接続するソース電極層１４０およ
びドレイン電極層１５０と、酸化物半導体層１３０、ソース電極層１４０およびドレイン
電極層１５０上のゲート絶縁膜１６０と、酸化物半導体層１３０、ソース電極層１４０の
一部およびドレイン電極層１５０の一部とゲート絶縁膜１６０を介して重なるゲート電極
層１７０と、を有する。また、ゲート絶縁膜１６０およびゲート電極層１７０上には絶縁
層１８０が設けられていてもよい。また、絶縁層１８０上に酸化物で形成された絶縁層１
８５が形成されていてもよい。当該絶縁層は必要に応じて設ければよく、さらにその上部
に他の絶縁層を形成してもよい。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。
なお、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一
部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、およ
び／または、下面の少なくとも一部（または全部）に設けられている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）と、接触している。または、ソース
電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（または全
部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）と、接触
している。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）と、電気的に接続されている。また
は、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部
（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部
）と、電気的に接続されている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）に、近接して配置されている。また
は、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部
（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部
）に、近接して配置されている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）の横側に配置されている。または、
ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（ま
たは全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）の
横側に配置されている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）の斜め上側に配置されている。また
は、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部
（または全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部
）の斜め上側に配置されている。
または、ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも
一部（または全部）は、酸化物半導体層１３０などの半導体層の、表面、側面、上面、お
よび／または、下面の少なくとも一部（または全部）の上側に配置されている。または、
ソース電極層１４０（および／または、ドレイン電極層１５０）の、少なくとも一部（ま
たは全部）は、酸化物半導体層１３０などの半導体層の少なくとも一部（または全部）の
上側に配置されている。
本発明の一態様のトランジスタは、チャネル長が１０ｎｍ以上３００ｎｍ以下のトップゲ
ート型構造である。また、ゲート電極層１７０とソース電極層１４０が重なる領域１９１
（ＬｏｖＳ）およびゲート電極層１７０とドレイン電極層１５０が重なる領域１９２（Ｌ
ｏｖＤ）を有する。領域１９１および領域１９２のチャネル長方向の幅は、寄生容量を小
さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。
図２（Ａ）は、図１（Ｃ）に示すトランジスタ１０１のチャネル幅方向の断面における一
部要素を拡大した図である。当該断面において、酸化物半導体層１３０は、一方の端部が
絶縁層１２０と接する第１の領域２０１と、上部に位置し、第１の領域２０１の他方の端
部と一方の端部が接する第２の領域２０２と、第２の領域２０２の他方の端部と一方の端
部が接し、他方の端部が絶縁層１２０に接する第３の領域２０３を有する。
また、図２（Ｂ）に示すように、第２の領域２０２のゲート絶縁膜１６０との界面側は、
第２の領域２０２の一方の端部から他方の端部まで曲率半径がＲ１である領域２１１、曲
率半径がＲ２である領域２１２、曲率半径がＲ３である領域２１３が順につながる凸型の
形状となっている。
また、第１の領域２０１の一方の端部におけるゲート絶縁膜１６０との界面側には、曲率
半径がＲ４である凹型の領域２１４があり、第３の領域２０３の他方の端部におけるゲー
ト絶縁膜１６０との界面側には、曲率半径がＲ５である凹型の領域２１５がある。なお、
領域２１４および領域２１５の曲率半径を算出する際は、絶縁層１２０の凹型の領域を含
めてもよい。
ここで、Ｒ２は、Ｒ１およびＲ３よりも大きいことが好ましい。また、Ｒ２は、Ｒ１また
はＲ３の小さい方の２倍以上であることがより好ましい。また、Ｒ１とＲ３は略等しく、
Ｒ１／Ｒ３＝０．７以上１．３以下であることが好ましい。また、Ｒ４とＲ５は略等しく
、Ｒ４／Ｒ５＝０．７以上１．３以下であることが好ましい。また、Ｒ１およびＲ３は、
Ｒ４およびＲ５よりも大きいことが好ましい。また、Ｒ１およびＲ３は、Ｒ４またはＲ５
の小さい方の３倍以上であることがより好ましい。なお、チャネル幅が大きい場合は、図
３に示すようにＲ２は無限大に大きくなり、領域２１２は実質平坦となる。
また、図４に示すように、第１の領域２０１におけるゲート絶縁膜１６０との界面と重な
る線をゲート電極層１７０側に延長する線および第３の領域２０３におけるゲート絶縁膜
１６０との界面と重なる線をゲート電極層１７０側に延長する線がなす角度θは、５°以
上４５°以下、好ましくは８°以上３０°以下、より好ましくは１０°以上２５°以下と
する。
また、酸化物半導体層１３０のチャネル幅方向の断面における高さ（Ｈ）は、３０ｎｍ以
上３０００ｎｍ以下とすることが好ましい。例えば、１００ｎｍ乃至２００ｎｍとするこ
ともできる。なお、当該数値に絶縁層１２０のオーバーエッチングにて形成された凸部の
高さが含まれていてもよい。
また、酸化物半導体層１３０のチャネル幅方向の断面における高さをチャネル幅で除した
値は、０．５以上とする。例えば、５乃至１０であることが好ましい。
以上の構成とすることで、酸化物半導体層１３０に対するゲート絶縁膜１６０の被覆性が
向上するため、ゲート絶縁膜１６０の薄膜化を容易とすることができる。また、酸化物半
導体層１３０に電界が集中するような局部的な凸部または凹部をなくすことができるため
、ゲート耐圧の高いトランジスタを形成することができる。
また、トランジスタ１０１は、図５に示すように、酸化物半導体層１３０と基板１１０と
の間に導電膜１７２を備えていてもよい。当該導電膜を第２のゲート電極（バックゲート
）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。オ
ン電流を増加させるには、例えば、ゲート電極層１７０と導電膜１７２を同電位とし、デ
ュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うに
は、ゲート電極層１７０とは異なる定電位を導電膜１７２に供給すればよい。
また、本発明の一態様のトランジスタは、図６（Ａ）、（Ｂ）、（Ｃ）に示す構成であっ
てもよい。図６（Ａ）は上面図であり、図６（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面
が図６（Ｂ）に相当する。また、図６（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図６
（Ｃ）に相当する。なお、図６（Ａ）、（Ｂ）、（Ｃ）では、図の明瞭化のために一部の
要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｂ１−Ｂ２方向をチャ
ネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
図６（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ１０２は、酸化物半導体層１３０が絶縁
層１２０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３
の酸化物半導体層１３３の順で形成された点がトランジスタ１０１とは異なる。
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化
物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる
。
なお、トランジスタ１０１における酸化物半導体層１３０の形状に関する説明は、トラン
ジスタ１０２にも適用でき、同様の効果を得ることができる。また、図５に示す構成をト
ランジスタ１０２に適用することもできる。
また、本発明の一態様のトランジスタは、図７（Ａ）、（Ｂ）、（Ｃ）に示す構成であっ
てもよい。図７（Ａ）は上面図であり、図７（Ａ）に示す一点鎖線Ｃ１−Ｃ２方向の断面
が図７（Ｂ）に相当する。また、図７（Ａ）に示す一点鎖線Ｃ３−Ｃ４方向の断面が図７
（Ｃ）に相当する。なお、図７（Ａ）、（Ｂ）、（Ｃ）では、図の明瞭化のために一部の
要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｃ１−Ｃ２方向をチャ
ネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
図７（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ１０３は、酸化物半導体層１３０が絶縁
層１２０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２の順で形成さ
れた積層と、当該積層の一部を覆う第３の酸化物半導体層１３３を有する点がトランジス
タ１０１およびトランジスタ１０２とは異なる。
例えば、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化
物半導体層１３３には、それぞれ組成の異なる酸化物半導体層などを用いることができる
。
具体的にトランジスタ１０３は、基板１１０上の絶縁層１２０と、当該絶縁層１２０上の
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２の順で形成された積層と、当
該積層の一部と電気的に接続するソース電極層１４０およびドレイン電極層１５０と、当
該積層の一部、ソース電極層１４０の一部、およびドレイン電極層１５０の一部を覆う第
３の酸化物半導体層１３３と、当該積層の一部、ソース電極層１４０の一部、ドレイン電
極層１５０の一部、第３の酸化物半導体層１３３と重なるゲート絶縁膜１６０およびゲー
ト電極層１７０と、を有する。また、ソース電極層１４０およびドレイン電極層１５０、
ならびにゲート電極層１７０上には絶縁層１８０が設けられていてもよい。また、絶縁層
１８０上に酸化物で形成された絶縁層１８５が形成されていてもよい。当該絶縁層は必要
に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。
図８（Ａ）は、図７（Ｃ）に示すトランジスタ１０３のチャネル幅方向の断面における一
部要素を拡大した図である。当該断面において、第３の酸化物半導体層１３３は、第１の
酸化物半導体層１３１および第２の酸化物半導体層１３２積層の一方の側部および絶縁層
１２０の一部を覆う第１の領域１３３１と、第２の酸化物半導体層１３２の上部を覆う第
２の領域１３３２と、当該積層の他方の側部および絶縁層１２０の一部を覆う第３の領域
１３３３を有する。
また、図８（Ｂ）に示すように、第２の領域１３３２のゲート絶縁膜１６０との界面側は
、第２の領域１３３２の一方の端部から他方の端部まで曲率半径がＲ１である領域２２１
、曲率半径がＲ２である領域２２２、曲率半径がＲ３である領域２２３が順につながる凸
型の形状となっている。
また、第１の領域１３３１の一方の端部におけるゲート絶縁膜１６０との界面側には、曲
率半径がＲ４である凹型の領域２２４があり、第３の領域１３３３の他方の端部における
ゲート絶縁膜１６０との界面側には、曲率半径がＲ５である凹型の領域２２５がある。
ここで、Ｒ２は、Ｒ１およびＲ３よりも大きいことが好ましい。また、Ｒ２は、Ｒ１また
はＲ３の小さい方の２倍以上であることがより好ましい。また、Ｒ１とＲ３は略等しく、
Ｒ１／Ｒ３＝０．７以上１．３以下であることが好ましい。また、Ｒ４とＲ５は略等しく
、Ｒ４／Ｒ５＝０．７以上１．３以下であることが好ましい。また、Ｒ１およびＲ３は、
Ｒ４およびＲ５よりも大きいことが好ましい。また、Ｒ１およびＲ３は、Ｒ４またはＲ５
の小さい方の３倍以上であることがより好ましい。なお、チャネル幅が大きい場合は、図
３に示すトランジスタと同様にＲ２は無限大に大きくなり、領域２２２は実質平坦となる
。
また、図９に示すように、第１の領域１３３１におけるゲート絶縁膜１６０との界面と重
なる線をゲート電極層１７０側に延長する線および第３の領域１３３３におけるゲート絶
縁膜１６０との界面と重なる線をゲート電極層１７０側に延長する線がなす角度θは、５
°以上４５°以下、好ましくは８°以上３０°以下、より好ましくは１０°以上２５°以
下とする。
また、酸化物半導体層１３０のチャネル幅方向の断面における高さ（Ｈ）は、３０ｎｍ以
上３０００ｎｍ以下とすることが好ましい。例えば、１００ｎｍ乃至２００ｎｍとするこ
ともできる。なお、当該数値に絶縁層１２０のオーバーエッチングにて形成された凸部の
高さが含まれていてもよい。
また、酸化物半導体層１３０のチャネル幅方向の断面における高さをチャネル幅で除した
値は、０．５以上とする。例えば、５乃至１０であることが好ましい。
以上の構成とすることで、酸化物半導体層１３０に対するゲート絶縁膜１６０の被覆性が
向上するため、ゲート絶縁膜１６０の薄膜化を容易とすることができる。また、酸化物半
導体層１３０に電界が集中するような局部的な凸部または凹部をなくすことができるため
、ゲート耐圧の高いトランジスタを形成することができる。
また、トランジスタ１０３は、図１０に示すように、酸化物半導体層１３０と基板１１０
との間に導電膜１７２を備えていてもよい。当該導電膜を第２のゲート電極（バックゲー
ト）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。
オン電流を増加させるには、例えば、ゲート電極層１７０と導電膜１７２を同電位とし、
デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行う
には、ゲート電極層１７０とは異なる定電位を導電膜１７２に供給すればよい。
図１に示すトランジスタ１０１ではチャネルが形成される領域において酸化物半導体層１
３０は一層であるが、図６に示すトランジスタ１０２ではチャネルが形成される領域にお
いて酸化物半導体層１３０は基板１１０側から第１の酸化物半導体層１３１、第２の酸化
物半導体層１３２、第３の酸化物半導体層１３３が積層された三層構造を有している。ま
た、図７に示すトランジスタ１０３では、トランジスタ１０２と同様に三層構造の酸化物
半導体層１３０を有しているが、チャネル形成領域において第２の酸化物半導体層１３２
は第１の酸化物半導体層１３１および第３の酸化物半導体層１３３で取り囲まれている構
造となっている。
上記いずれの構成においても、ゲート電極層１７０は、酸化物半導体層１３０のチャネル
幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、
ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、トラ
ンジスタ１０２およびトランジスタ１０３の構造において、酸化物半導体層１３０を構成
する三層の材料を適切に選択することで電流を第２の酸化物半導体層１３２の全体に流す
ことができる。酸化物半導体層１３０内部の第２の酸化物半導体層１３２に電流が流れる
ことで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。なお、第２の
酸化物半導体層１３２を厚くすると、オン電流を向上させることができる。例えば、第２
の酸化物半導体層１３２の膜厚を１００ｎｍ乃至２００ｎｍとしてもよい。
次に本発明の一態様のトランジスタの構成要素について詳細を説明する。
基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタのゲート電極層１７０、ソース電極層１４
０、およびドレイン電極層１５０の少なくとも一つは、上記の他のデバイスと電気的に接
続されていてもよい。
絶縁層１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化物半
導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸
素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜である
ことがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、または１００
℃以上５００℃以下の温度範囲におけるＴＤＳ分析法にて、酸素原子に換算しての酸素の
放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、上述のように
基板１１０が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜と
しての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、本実施の形態では、酸化物半導体層１３０が三層構造である場合を主として詳細を
説明するが、積層数は問わない。トランジスタ１０１のように酸化物半導体層１３０が一
層の場合は、本実施の形態で説明する第２の酸化物半導体層１３２に相当する層を用いれ
ばよい。また、酸化物半導体層１３０が二層の場合は、例えば、トランジスタ１０２また
はトランジスタ１０３に示す酸化物半導体層１３０の構成において、第３の酸化物半導体
層１３３を設けない構成とすればよい。この構成の場合、第２の酸化物半導体層１３２と
第１の酸化物半導体層１３１を入れ替えることもできる。また、酸化物半導体層１３０が
四層以上である場合は、例えば、本実施の形態で説明する三層構造の積層に対して他の酸
化物半導体層を積む構成や当該三層構造におけるいずれかの界面に他の酸化物半導体層を
挿入する構成とすることができる。
一例としては、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１および第
３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー
）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギ
ー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネ
ルギーギャップ）を差し引いた値として求めることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体
層１３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の
酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶ
のいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範
囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３
０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネル
が形成される。
また、第１の酸化物半導体層１３１は、第２の酸化物半導体層１３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層１３２と絶縁層１２０が接した
場合の界面と比較して、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１との
界面には界面準位を形成されにくくなる。該界面準位はチャネルを形成することがあるた
め、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導
体層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつき
を低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層１３２とゲート絶縁膜１６０が
接した場合の界面と比較して、第２の酸化物半導体層１３２と第３の酸化物半導体層１３
３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層
１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３には、例えば、Ａｌ、Ｔ
ｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層１３２
よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と
強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。す
なわち、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化
物半導体層１３２よりも酸素欠損が生じにくいということができる。
なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体
層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ
、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１
の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化
物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導
体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およ
びｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ
３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上と
する。このとき、第２の酸化物半導体層１３２において、ｙ２がｘ２以上であるとトラン
ジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、
トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であること
が好ましい。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３のＺｎおよびＯを除いて
のＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａ
ｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍ
ｉｃ％以上とする。また、第２の酸化物半導体層１３２のＺｎおよびＯを除いてのＩｎお
よびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉ
ｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未
満とする。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の厚さは、３ｎｍ以上１
００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層
１３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さ
らに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層１３２は、
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３より厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真
性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度
が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満である
こと、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の
酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが
好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導
体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例
えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において
、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体層のある深
さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域
において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とす
る部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または
、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３未満とする。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流
を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート
絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも
、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる
。
したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体
層１３２、第３の酸化物半導体層１３３の積層構造とすることで、第２の酸化物半導体層
１３２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を
有したトランジスタを形成することができる。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３
３のバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、第１
の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の
組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって
、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１
３３は組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、本明
細書の図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
例えば、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３にはＩｎ：Ｇａ
：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：６：４または１：９：
６（原子数比）、第２の酸化物半導体層１３２にはＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：
５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いること
ができる。また、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４または１
：９：６（原子数比）、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２、
１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いてもよい。
酸化物半導体層１３０における第２の酸化物半導体層１３２はウェル（井戸）となり、酸
化物半導体層１３０を用いたトランジスタにおいて、チャネルは第２の酸化物半導体層１
３２に形成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変
化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成された
チャネルを埋め込みチャネルということもできる。
また、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン
膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る
。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第
２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。
ただし、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の伝導帯下端の
エネルギーと、第２の酸化物半導体層１３２の伝導帯下端のエネルギーとの差が小さい場
合、第２の酸化物半導体層１３２の電子が該エネルギー差を越えてトラップ準位に達する
ことがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、トランジス
タのしきい値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、第１の酸化物半導体層
１３１および第３の酸化物半導体層１３３の伝導帯下端のエネルギーと、第２の酸化物半
導体層１３２の伝導帯下端のエネルギーとの間に一定以上の差を設けることが必要となる
。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより
好ましい。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層
１３３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることで
トランジスタに安定した電気特性を付与することができる。
ソース電極層１４０およびドレイン電極層１５０には、酸化物半導体膜から酸素を引き抜
く性質を有する導電膜を用いると好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍ
ｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合しやすいＴｉや、
後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好
ましい。
酸化物半導体膜から酸素を引き抜く性質を有する導電膜の作用により、酸化物半導体膜中
の酸素が脱離し、酸化物半導体膜中に酸素欠損が形成される。膜中に僅かに含まれる水素
と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化
した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は
上記材料の積層であってもよい。なお、ゲート絶縁膜１６０に、ランタン（Ｌａ）、窒素
、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、ゲート絶縁膜１６０の積層構造の一例について説明する。ゲート絶縁膜１６０は、
例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム
、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以
下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることが
できる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構
造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率
を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有す
る酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系
などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
ところで、結晶構造を有する酸化ハフニウム内に、欠陥に起因した界面準位を有する場合
がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフ
ニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってト
ランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減するため
に、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置することによ
って互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する。緩衝機
能を有する膜は、ゲート絶縁膜１６０に含まれる膜であってもよいし、酸化物半導体層１
３０に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、
酸化窒化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能を有する膜
には、たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体ま
たは絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる
半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有す
る膜には、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導
体または絶縁体を用いる。
一方、上述した結晶構造を有する酸化ハフニウム内における界面準位（トラップセンター
）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場合がある
。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニウムとの
間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよい。また
は、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すればよい。ま
たは、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大きい半導
体または絶縁体を配置すればよい。このような半導体または絶縁体を用いることで、界面
準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持するこ
とができる。
そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲー
ト絶縁膜１６０内の界面準位に電荷を捕獲させるためには、酸化物半導体層１３０からゲ
ート電極層１７０に向かって電子を移動させればよい。具体的な例としては、高い温度（
例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲ
ート電極層１７０の電位をソース電極やドレイン電極の電位より高い状態にて１秒以上、
代表的には１分以上維持すればよい。
このようにゲート絶縁膜１６０などの界面準位に所望の量の電子を捕獲させたトランジス
タは、しきい値電圧がプラス側にシフトする。ゲート電極層１７０の電圧や、電圧を印加
する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御
することができる。なお、電荷を捕獲させることができれば、ゲート絶縁膜１６０内でな
くても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。
ゲート電極層１７０には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ
、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、当該ゲート電極層は、
上記材料の積層であってもよい。また、当該ゲート電極層には、窒素を含んだ導電膜を用
いてもよい。
ゲート絶縁膜１６０、およびゲート電極層１７０上に形成する絶縁層１８０には、酸化ア
ルミニウム膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、
および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニ
ウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の
変動要因となる水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸化物半
導体層１３０を構成する主成分材料である酸素の酸化物半導体層からの放出防止、絶縁層
１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適してい
る。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもで
きる。
また、絶縁層１８０上には絶縁層１８５が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８５は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８５から放出される酸素はゲート絶縁膜１６０を経由して酸化物
半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領
域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジ
スタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮
小するとオン電流が低下する。
例えば、図７に示す本発明の一態様のトランジスタでは、前述したように、チャネルが形
成される第２の酸化物半導体層１３２を覆うように第３の酸化物半導体層１３３が形成さ
れており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャ
ネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トラン
ジスタのオン電流を大きくすることができる。
本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅
方向を電気的に取り囲むようにゲート電極層１７０が形成されているため、酸化物半導体
層１３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印
加される。すなわち、酸化物半導体層１３０の全体にゲート電界が印加されることとなり
、電流はチャネルとなる第２の酸化物半導体層１３２全体に流れるようになり、さらにオ
ン電流を高められる。
また、本発明の一態様のトランジスタは、第２の酸化物半導体層１３２を第１の酸化物半
導体層１３１上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導
体層１３２を三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排
除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に
加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）を低減させることがで
きる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消
費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化すること
から、半導体装置の長期信頼性を向上させることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタ１０１、トランジスタ１０２、
およびトランジスタ１０３の作製方法を説明する。
始めに、図１１および図１２を用いてトランジスタ１０２の作製方法を説明する。また、
酸化物半導体層１３０の構成のみが異なるトランジスタ１０１の作製方法を合わせて説明
する。図１１および図１２において、図面の左側にはトランジスタのチャネル長方向の断
面を示し、右側にはチャネル幅方向の断面を示す。なお、チャネル幅方向の図面は拡大図
のため、各要素の見かけ上の膜厚は左右の図面で異なる。
基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いる
ことができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素
子が設けられたものを用いてもよい。
絶縁層１２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化
マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウ
ム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成す
ることができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層１３
０と接する上層は酸化物半導体層１３０への酸素の供給源となりえる過剰な酸素を含む材
料で形成することが好ましい。
また、絶縁層１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによっ
て、絶縁層１２０から酸化物半導体層１３０への酸素の供給をさらに容易にすることがで
きる。
なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡
散の影響が無い場合は、絶縁層１２０を設けない構成とすることができる。
次に、絶縁層１２０上に第１の酸化物半導体層１３１となる第１の酸化物半導体膜１３１
ａ、第２の酸化物半導体層１３２となる第２の酸化物半導体膜１３２ａ、および第３の酸
化物半導体層１３３となる第３の酸化物半導体膜１３３ａをスパッタリング法、ＣＶＤ法
、ＭＢＥ法などを用いて成膜する（図１１（Ａ）参照）。
なお、図１に示すトランジスタ１０１を形成する場合は、第２の酸化物半導体膜１３２ａ
の単膜を設ければよい。
酸化物半導体層１３０が積層構造である場合、酸化物半導体膜はロードロック室を備えた
マルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせ
ることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸
化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような
吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程
度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に
加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせ
て排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくこ
とが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは
、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで
高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限
り防ぐことができる。
第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、および第３の酸化物半
導体膜１３３ａには、実施の形態１で説明した材料を用いることができる。例えば、第１
の酸化物半導体膜１３１ａにＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、１：３：３ま
たは１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体膜１３２ａ
にＩｎ：Ｇａ：Ｚｎ＝１：１：１、３：１：２または５：５：６［原子数比］のＩｎ−Ｇ
ａ−Ｚｎ酸化物、第３の酸化物半導体膜１３３ａにＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：
３：４、１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いるこ
とができる。
また、第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、および第３の酸
化物半導体膜１３３ａとして用いることのできる酸化物半導体は、少なくともインジウム
（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含む
ことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減
らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化
物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ
−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−
Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化
物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ
−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−
Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ
酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの
金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
ただし、実施の形態１に詳細を記したように、第１の酸化物半導体膜１３１ａおよび第３
の酸化物半導体膜１３３ａは、第２の酸化物半導体膜１３２ａよりも電子親和力が小さく
なるように材料を選択する。
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法とし
ては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
第１の酸化物半導体膜１３１ａ、第２の酸化物半導体膜１３２ａ、第３の酸化物半導体膜
１３３ａとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比とし
ては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：
Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝５：５：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：
２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ
＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：
Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：
４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：２のいずれかの材料を用いることができる。
また、第２の酸化物半導体膜１３２ａは、第１の酸化物半導体膜１３１ａおよび第３の酸
化物半導体膜１３３ａよりもインジウムの含有量を多くするとよい。酸化物半導体では主
として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによ
り、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧ
ａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の
酸化物半導体層１３２にインジウムの含有量が多い酸化物を用いることで、高い移動度の
トランジスタを実現することができる。
第３の酸化物半導体膜１３３ａの形成後に、第１の加熱処理を行ってもよい。第１の加熱
処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不
活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい
。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸
素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理
によって、第１の酸化物半導体膜１３１ａ乃至第３の酸化物半導体膜１３３ａの結晶性を
高め、さらに絶縁層１２０、および第１の酸化物半導体膜１３１ａ乃至第３の酸化物半導
体膜１３３ａから水素や水などの不純物を除去することができる。なお、第１の加熱処理
は、後述する第１の酸化物半導体層１３１乃至第３の酸化物半導体層１３３を形成するエ
ッチングの後に行ってもよい。
次に、第１のレジストマスクを第３の酸化物半導体膜１３３ａ上に形成する。レジストマ
スクは、例えば、電子ビーム露光、液浸露光、ＥＵＶ露光などを用いたフォトリソグラフ
ィ法で形成することが好ましい。このとき、第１のレジストマスクの形成にネガ型のフォ
トレジスト材料を用いることで露光工程に要する時間を短くすることができる。当該レジ
ストマスクを用いて、第３の酸化物半導体膜１３３ａ、第２の酸化物半導体膜１３２ａ、
および第１の酸化物半導体膜１３１ａを選択的にエッチングし、第３の酸化物半導体層１
３３、第２の酸化物半導体層１３２、第１の酸化物半導体層１３１の積層からなる酸化物
半導体層１３０を形成する（図１１（Ｂ）参照）。また、第３の酸化物半導体膜１３３ａ
上に金属膜や絶縁膜などを形成し、当該金属膜または絶縁膜を第２のレジストマスクを用
いて選択的にエッチングした層をハードマスクとして酸化物半導体層１３０の形成に利用
してもよい。なお、図１に示すトランジスタ１０１を形成する場合は、形成した酸化物半
導体膜を上記方法でエッチングし、酸化物半導体層１３０を形成すればよい。
このとき、酸化物半導体層１３０の角部等が実施の形態１で説明した形状となるようにエ
ッチング条件等を適宜調整する。また、図示するように絶縁層１２０の一部がエッチング
されてもよい。
次に、酸化物半導体層１３０上に第１の導電膜を形成する。第１の導電膜としては、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗの単層、積層または合金を用いることができる。例
えば、スパッタ法やＣＶＤ法などにより１００ｎｍのタングステン膜を形成する。
次に、第１の導電膜上に第２のレジストマスクを形成する。そして、第２のレジストマス
クをマスクとして第１の導電膜を選択的にエッチングし、ソース電極層１４０、ドレイン
電極層１５０を形成する（図１１（Ｃ）参照）。
次に、酸化物半導体層１３０、ソース電極層１４０、およびドレイン電極層１５０上にゲ
ート絶縁膜１６０を形成する（図１２（Ａ）参照）。ゲート絶縁膜１６０には、酸化アル
ミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることがで
きる。なお、ゲート絶縁膜１６０は、上記材料の積層であってもよい。ゲート絶縁膜１６
０は、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて形成することができる。
次に、ゲート絶縁膜１６０上にゲート電極層１７０となる第２の導電膜を形成する。第２
の導電膜としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ
、Ｔａ、Ｗの単層、積層または合金を用いることができる。第２の導電膜は、スパッタ法
やＣＶＤ法などにより形成することができる。また、第２の導電膜としては、窒素を含ん
だ導電膜を用いてもよく、上記材料を含む導電膜と窒素を含んだ導電膜の積層を用いても
よい。
次に、第２の導電膜上に第３のレジストマスクを形成し、当該レジストマスクを用いて、
第２の導電膜を選択的にエッチングし、ゲート電極層１７０を形成する（図１２（Ｂ）参
照）。
次に、ゲート絶縁膜１６０およびゲート電極層１７０上に絶縁層１８０および絶縁層１８
５を形成する（図１２（Ｃ）参照）。絶縁層１８０および絶縁層１８５は、絶縁層１２０
と同様の材料、方法を用いて形成することができる。なお、絶縁層１８０には酸化アルミ
ニウムを用いることが特に好ましい。
また、絶縁層１８０および／または絶縁層１８５にイオン注入法、イオンドーピング法、
プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい
。酸素を添加することによって、絶縁層１８０および／または絶縁層１８５から酸化物半
導体層１３０への酸素の供給をさらに容易にすることができる。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第２の加熱処理により、絶縁層１２０、絶縁層１８０、絶縁層１８
５から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減すること
ができる。
以上の工程において、図６に示したトランジスタ１０２を作製することができる。また、
前述したように、酸化物半導体層１３０を単層とすることで図１に示したトランジスタ１
０１を作製することができる。
次に、図７に示すトランジスタ１０３の作製方法について説明する。なお、トランジスタ
１０１およびトランジスタ１０２の作製方法と重複する工程の説明は省略する。
基板１１０上に絶縁層１２０を形成し、当該絶縁層１２０上に第１の酸化物半導体層１３
１となる第１の酸化物半導体膜１３１ａ、および第２の酸化物半導体層１３２となる第２
の酸化物半導体膜１３２ａをスパッタリング法、ＣＶＤ法、ＭＢＥ法などを用いて成膜す
る（図１３（Ａ）参照）。
次に、第１のレジストマスクを第２の酸化物半導体膜１３２ａ上に形成する。当該レジス
トマスクを用いて、第２の酸化物半導体膜１３２ａ、および第１の酸化物半導体膜１３１
ａを選択的にエッチングし、第２の酸化物半導体層１３２および第１の酸化物半導体層１
３１の積層を形成する（図１３（Ｂ）参照）。
次に、第２の酸化物半導体層１３２および第１の酸化物半導体層１３１の積層上に第１の
導電膜を形成する。当該工程は、前述したトランジスタ１０１およびトランジスタ１０２
の第１の導電膜に関する説明を参照することができる。
次に、第１の導電膜上に第２のレジストマスクを形成する。そして、第２のレジストマス
クをマスクとして第１の導電膜を選択的にエッチングし、ソース電極層１４０、ドレイン
電極層１５０を形成する（図１３（Ｃ）参照）。
次に、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２の積層上、ならび
にソース電極層１４０およびドレイン電極層１５０上に第３の酸化物半導体層１３３とな
る第３の酸化物半導体膜１３３ａをスパッタリング法、ＣＶＤ法、ＭＢＥ法などを用いて
成膜する。
次に、第３の酸化物半導体膜１３３ａ上にゲート絶縁膜１６０を形成する。当該工程は、
前述したトランジスタ１０１およびトランジスタ１０２のゲート絶縁膜１６０に関する説
明を参照することができる。
次に、ゲート絶縁膜１６０上にゲート電極層１７０となる第２の導電膜１７０ａを形成す
る。当該工程は、前述したトランジスタ１０１およびトランジスタ１０２の第２の導電膜
に関する説明を参照することができる。
次に、第２の導電膜１７０ａ上に第３のレジストマスク１９０を形成する（図１４（Ａ）
参照）。そして、当該レジストマスクを用いて、第２の導電膜１７０ａを選択的にエッチ
ングし、ゲート電極層１７０を形成する。
続いて、ゲート電極層１７０をマスクとしてゲート絶縁膜１６０を選択的にエッチングす
る。
続いて、ゲート電極層１７０またはゲート絶縁膜１６０をマスクとして第３の酸化物半導
体膜１３３ａをエッチングし、第３の酸化物半導体層１３３を形成する（図１４（Ｂ）参
照）。
上記、第２の導電膜１７０ａ、ゲート絶縁膜１６０、および第３の酸化物半導体膜１３３
ａのエッチングは各層毎に行ってもよいし、連続で行ってもよい。また、エッチング方法
はドライエッチング、ウエットエッチングのどちらを用いてもよく、各層毎に適切なエッ
チング方法を選択してもよい。
次に、ソース電極層１４０、ドレイン電極層１５０、およびゲート電極層１７０上に絶縁
層１８０および絶縁層１８５を形成する（図１４（Ｃ）参照）。当該工程は、前述したト
ランジスタ１０１およびトランジスタ１０２の絶縁層１８０および絶縁層１８５に関する
説明を参照することができる。
以上の工程において、図７に示したトランジスタ１０３を作製することができる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的に
はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよ
い。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチ
ャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば
、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料
ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガス
と同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原
料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリア
ガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。ま
た、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２
の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し
、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜
が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すこと
で、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰
り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦ
ＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジ
エチル亜鉛を用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ
３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、
ジエチル亜鉛の化学式は、Ｚｎ（Ｃ２Ｈ５）２である。また、これらの組み合わせに限定
されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）
を用いることもでき、ジエチル亜鉛に代えてジメチル亜鉛（化学式Ｚｎ（ＣＨ３）２）を
用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキ
スジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオ
ゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化
学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチ
ルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａ−Ｏ層を
形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎ−Ｏ層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ
−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。な
お、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたたＨ２Ｏガスを用い
ても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガス
にかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえ
て、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良
い。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態３）
＜酸化物半導体の構造について＞
以下では、酸化物半導体の構造について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−Ｏ
Ｓ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａ
ｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこと
もできる。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１５（Ａ）に、
試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高
分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ
Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、
特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日
本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うこ
とができる。
図１５（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１５（Ｂ）に示す。
図１５（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる
。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）ま
たは上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図１５（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１５（Ｃ）
は、特徴的な原子配列を、補助線で示したものである。図１５（Ｂ）および図１５（Ｃ）
より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットと
の傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペ
レットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレッ
ト５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図１５（Ｄ）参照。）。図１５（Ｃ）で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図１５（Ｄ）に示す領域５１６１に相当する。
また、図１６（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ
補正高分解能ＴＥＭ像を示す。図１６（Ａ）の領域（１）、領域（２）および領域（３）
を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１６（Ｂ）、図１６（Ｃ）および図
１６（Ｄ）に示す。図１６（Ｂ）、図１６（Ｃ）および図１６（Ｄ）より、ペレットは、
金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかし
ながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１７（Ａ）に示すよう
に回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺ
ｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性
を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図１７（Ｂ）に示すように明瞭なピークは現れない。これに対
し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφス
キャンした場合、図１７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピ
ークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、
ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図３０（Ａ）に示すような回折パターン（制限視野透過電子回折
パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の
結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ
径が３００ｎｍの電子線を入射させたときの回折パターンを図３０（Ｂ）に示す。図３０
（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
なお、図３０（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面およ
び（１００）面などに起因すると考えられる。また、図３０（Ｂ）における第２リングは
（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡ
Ｃ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳ
は、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源とな
る場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水
素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くす
ることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸
化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、
高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡ
Ｃ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸
化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲され
た電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことが
ある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジ
スタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャ
リアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能
ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ
−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−Ｏ
Ｓの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置
を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示す
ピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例
えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡ
ＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観
測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有
さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕ
ｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで
秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したが
って、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶
質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物
半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、
例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸
化物半導体と呼ぶことはできない。
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉ
ｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）と呼ぶ。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（
試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれ
の試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３１は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である
。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３１より、ａ−ｌｉｋ
ｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的
には、図３１中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度
の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ
２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ
およびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／
ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図
３１中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよ
びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度で
あることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−Ｏ
Ｓと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ
−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物
半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルの一例について説明する。
図３２（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜
室内の模式図である。
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを介
してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複数
のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高める
スパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（タ
ーゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好まし
くは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸
素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１
Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで
、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確
認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が形
成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が
生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａ
ｒ＋）などである。
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結
晶粒には劈開面が含まれる。図３３（Ａ）に、一例として、ターゲット５１３０に含まれ
るＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図３３（Ａ）は、ｂ軸に平行な方向から
ＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図３３（Ａ）より、近接する二つ
のＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されて
いることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧ
ａ−Ｚｎ−Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する
二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に加
速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレ
ット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩
き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の
衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状
のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を
有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよび
ペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５
１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例え
ば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角
形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、
ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのな
いペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレッ
ト５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ
以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好ましく
は１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図３１中の（１）
で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１
３０にイオン５１０１を衝突させると、図３３（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層、
Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が剥離する。図３３
（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペレ
ット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有するナ
ノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット５１００は、プラズマを通過する際に、側面が負または正に帯電する場合がある
。ペレット５１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。
側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレ
ット状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ
酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。ま
たは、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する
可能性がある。また、ペレット５１００は、プラズマを通過する際に、プラズマ中のイン
ジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合
がある。上述の図３１中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相
当する。ここで、基板５１２０が室温程度である場合、基板５１２０上におけるペレット
５１００の成長が起こりにくいためｎｃ−ＯＳとなる（図３２（Ｂ）参照。）。室温程度
で成膜できることから、基板５１２０が大面積である場合でもｎｃ−ＯＳの成膜が可能で
ある。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリング法に
おける成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット５１
００の構造を安定にすることができる。
図３２（Ａ）および図３２（Ｂ）に示すように、例えば、ペレット５１００は、プラズマ
中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１
００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づく
と、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向き
の磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５１
３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう方
向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、磁
場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの
左手の法則によって理解できる。
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上面
を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁
場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板５
１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、基
板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ま
しくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板
５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上
面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
、より好ましくは５倍以上となる領域を設けるとよい。
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転することに
よって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基板
５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向へ
移動することができる。
また、図３２（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１００
と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレ
ット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移
動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかのペ
レット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１０
０の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸
素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。なお、基板
５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未
満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が大面積
である場合でもＣＡＡＣ−ＯＳの成膜は可能である。
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し、
イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１
００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより、
ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮
はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒
界などの欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ−ＯＳは、単結晶酸化物半導体が一枚板のようになっているのではなく、
ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配
列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため、成
膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳに縮みなどの変形が生じた
場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可
とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ−ＯＳは、ペレ
ット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでなく
、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量であるた
め、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２
ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する
。図３４に断面模式図を示す。
図３４（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレット
５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、互
いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０５
ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０
５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０３
が、基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数
の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図３４（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体化
し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５
１０５ｂの別の側面と接するように配置する。
次に、図３４（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２上
およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５１
０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さらに
ペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
そして、図３４（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１０
５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレッ
ト５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側面
において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基板
５１２０からの加熱により結晶化し、領域５１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成
長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳが形成される。したがって、ＣＡＡ
Ｃ−ＯＳは、ｎｃ−ＯＳよりも一つ一つのペレットが大きくなる。上述の図３１中の（３
）と（２）の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成され
る場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大き
さが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または
２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる酸
化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即
ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレ
ットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、
ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成さ
れることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えら
れる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であ
ることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡ
Ｃ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜
が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば非
晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、ＣＡＡＣ−ＯＳは、被形成面である基板５１２０の上面に凹凸がある場合でも、そ
の形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面
が原子レベルで平坦な場合、ペレット５１００はａ−ｂ面と平行な平面である平板面を下
に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、かつ
高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なる
ことで、ＣＡＡＣ−ＯＳを得ることができる。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット５１０
０が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１
２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット５１００間に隙間が生じやすい場
合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸があって
もペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても
高い結晶性を有するＣＡＡＣ−ＯＳとすることができる。
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのない
ペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合
、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合が
ある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性
を有するＣＡＡＣ−ＯＳを得ることができる。
（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を
参照して説明する。
［断面構造］
図１８（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１８（Ａ）に示す半導体
装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半
導体材料を用いたトランジスタ２１００を有している。図１８（Ａ）では、第２の半導体
材料を用いたトランジスタ２１００として、先の実施の形態で例示したトランジスタを適
用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面
、右側がチャネル幅方向の断面である。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい
。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含
む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウ
ムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体
材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコン
などを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたト
ランジスタは、オフ電流が低い。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジス
タのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸
化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造な
ど、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１８（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜
２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００
とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶
縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線
や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と
、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電
膜を加工して得られた配線２２０６と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、
より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、
トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダング
リングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、
上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１
００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成
する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合
がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化
物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散
を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０
７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上すること
に加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の
信頼性も同時に向上させることができる。
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジ
スタ２１００上に水素の拡散を防止する機能を有するブロック膜２２０８（トランジスタ
１０１乃至トランジスタ１０３では絶縁層１８０に相当）を形成することが好ましい。ブ
ロック膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化
アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純
物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したが
って、トランジスタ２１００を覆うブロック膜２２０８として酸化アルミニウム膜を用い
ることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止する
とともに、酸化物半導体膜への水および水素の混入を防止することができる。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプの
トランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（ト
ライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、
図１８（Ｄ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半
導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には
、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２
２１１がエッチングされないようにするためのマスクとして機能するものである。なお、
凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太
い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設
けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、
ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板
２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限
定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わ
ない。
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異
ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の
半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図１８（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓ回路の構成を示している。
〔アナログスイッチ〕
また、図１８（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１９
に示す。
図１９（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第
２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。
なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いる
ことができる。
図１９（Ｂ）に図１９（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置
では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲート
を設けない構成であってもよい。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトラン
ジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることによ
り長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要
としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが
可能となるため、消費電力を十分に低減することができる。
図１９（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気
的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接
続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはド
レイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲ
ート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、ト
ランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の
電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と
電気的に接続されている。
図１９（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、およ
び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、
所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷
（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとす
る。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位
にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲ
ート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電
極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジス
タ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位
をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００
のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈ
は、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見か
けのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、
トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をい
うものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の
電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別
できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第
５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オ
ン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電
位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままであ
る。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み
出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかか
わらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより
大きい電位を第５の配線３００５に与えればよい。
図１９（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図１９（Ａ
）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が
可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮
遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と
容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変
化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（
あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素
子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電
位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）
／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ
×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用された
トランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラン
ジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数の
ケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。した
がって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子な
ど）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の
一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオード
など）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機
材料、無機材料、部品、装置、動作方法、製造方法などが単数又は複数記載された図面ま
たは文章において、その一部分を取り出して、発明の一態様を構成することが可能である
ものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有し
て構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量
素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ
個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を
抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（
Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）
の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態５）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦ
タグについて、図２０を参照して説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶
し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよう
な特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個
体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極
めて高い信頼性が要求される。
ＲＦタグの構成について図２０を用いて説明する。図２０は、ＲＦタグの構成例を示すブ
ロック図である。
図２０に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどとも
いう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８
０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８
０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制
することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これに
より、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを
防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることがで
きる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を
行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する
電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式
に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑
化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側また
は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が
大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないよ
うに制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶装置を、記憶回路８１０に用いることができる。
本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、
ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書
き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データ
の読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、
データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制すること
ができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるた
め、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデー
タを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにして
おくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで
、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ
固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることが
なく出荷後の製品に対応した顧客管理が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態６）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図２１は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。
図２１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図２１に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図２１に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
図２１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。
図２１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
図２２は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０
９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力さ
れ続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接
地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、ト
ランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤ
によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第
２の端子の間は非導通状態となる。
なお、図２２におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バック
ゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲー
トには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号と
すればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソ
ース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ
１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のＩｃ
ｕｔをより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信
号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトラン
ジスタを用いることもできる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図２２では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
なお、図２２では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
また、図２２において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトラ
ンジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外
にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りの
トランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成
されるトランジスタとすることもできる。
図２２における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
本発明の一態様のける半導体装置では、記憶素子１２００に電源電圧が供給されない間は
、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８
によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１
２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわた
り保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（デ
ータ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ
故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１
２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬ
ＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、Ｒ
Ｆ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について
説明する。
［構成例］
図２３（Ａ）は、本発明の一態様の表示装置の上面図であり、図２３（Ｂ）は、本発明の
一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明
するための回路図である。また、図２３（Ｃ）は、本発明の一態様の表示装置の画素に有
機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である
。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また
、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネ
ル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一
基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタ
を用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図２３（Ａ）に示す。表示装置の基板
７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０
３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路
７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２
の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域
には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の
基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部
を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図２３（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線
駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設
ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７
００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増え
る。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ
、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図２３（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表
示装置の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの
画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動
できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素
電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には
、異なるゲート信号を与えることができるように分離されている。一方、データ線７１４
は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７
１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることが
できる。これにより、信頼性の高い液晶表示装置を提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気
的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素
電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる
形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７の
ゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３
に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミング
を異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層また
は第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える
。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され
、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成され
る。
なお、図２３（Ｂ）に示す画素回路は、これに限定されない。例えば、図２３（Ｂ）に示
す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路
などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図２３（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、
他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして
、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、そ
の励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光
素子は、電流励起型の発光素子と呼ばれる。
図２３（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のト
ランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は
、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画
素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素
子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲ
ート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の
一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方
）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７
２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電
源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されて
いる。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一
基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には上記実施の形態
で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ
表示装置を提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低
電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ
、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい
値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４
に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２
４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しき
い値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省
略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲー
ト電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方
式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態とな
るようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジス
タ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用ト
ランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動
用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２
４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をか
ける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し
、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させ
るために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする
。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し
、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図２３（Ｃ）に示す画素構成に限定されない。例えば、図２３
（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論
理回路などを追加してもよい。
図２３で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位
側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気
的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し
、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位な
ど、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することができる。表示素子、表示装置、発光素子または発光装置の一例と
しては、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、
有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色Ｌ
ＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶
素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマデ
ィスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デ
ジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）
、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）
素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチュ
ーブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化す
る表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディス
プレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッシ
ョンディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａ
ｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）な
どがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶デ
ィスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプ
レイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表
示装置の一例としては、電子ペーパーなどがある。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図
２４を用いて説明を行う。
図２４に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との
間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された
表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板
８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテ
リー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パネ
ル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８
００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板
）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。ま
たは、表示パネル８００６の各画素内にタッチセンサ用電極を設け、容量型式のタッチパ
ネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライト
ユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作
により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレー
ム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー８０１１であってもよい。なお、商用電源を用いる場合
には、バッテリー８０１１を省略することができる。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態９）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５に示
す。
図２５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図２５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
図２５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３およ
び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装
置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパ
ネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォ
トセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加すること
ができる。
図２５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
図２５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
図２５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。
図２５（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ラ
イト９５４等を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせる
ことができる。
（実施の形態１０）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図２６を用いながら
説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名
債券類、証書類（運転免許証や住民票等、図２６（Ａ）参照）、記録媒体（ＤＶＤやビデ
オテープ等、図２６（Ｂ）参照）、乗り物類（自転車等、図２６（Ｄ）参照）、包装用容
器類（包装紙やボトル等、図２６（Ｃ）参照）、身の回り品（鞄や眼鏡等）、食品類、植
物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液
晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各
物品に取り付ける荷札（図２６（Ｅ）、図２６（Ｆ）参照）等に設けて使用することがで
きる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いる
ことにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を
長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期
間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることがで
きる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
本実施例では、トランジスタを作製し、その断面観察を行った結果を説明する。
［サンプルの作製］
断面観察用のサンプルは実施の形態１で説明したトランジスタ１０３に相当する構造、お
よびトランジスタ１０１に相当する構造とし、実施の形態２で説明した方法を用いてそれ
ぞれ作製した。なお、トランジスタ１０３に相当するサンプルはチャネル幅の異なるサン
プルを２種類作製した。
基板としては、シリコンウェハを用い、当該シリコンウェハを熱酸化することにより熱酸
化膜を形成し、当該熱酸化膜上に酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した
。
次に、トランジスタ１０３に相当するサンプルにおいては厚さ約２０ｎｍの第１の酸化物
半導体膜と、これとは組成の異なる厚さ約４０ｎｍの第２の酸化物半導体膜をスパッタ法
により順に成膜した。また、トランジスタ１０１に相当するサンプルにおいては厚さ約２
０ｎｍの酸化物半導体膜をスパッタ法により成膜した。
次に、トランジスタ１０３に相当するサンプルの第２の酸化物半導体膜上、およびトラン
ジスタ１０１に相当するサンプルの酸化物半導体膜上にタングステン膜および有機樹脂を
形成し、ネガ型のレジスト膜を形成し、レジスト膜に対して電子ビームを走査して露光し
、現像処理を行うことでレジスト膜のパターンを形成した。
そして、当該レジスト膜をマスクとして、有機樹脂およびタングステン膜を選択的にエッ
チングした。エッチング方法は誘導結合方式のドライエッチング装置を用いた。
次に、有機樹脂およびタングステン膜をマスクとして、トランジスタ１０３に相当するサ
ンプルの第１の酸化物半導体膜および第２の酸化物半導体膜、およびトランジスタ１０１
に相当するサンプルの酸化物半導体膜を選択的にエッチングし、トランジスタ１０３に相
当するサンプルに第１の酸化物半導体層および第２の酸化物半導体層の積層、トランジス
タ１０１に相当するサンプルに酸化物半導体層を形成した。
次に、アッシング工程によりレジスト膜及び有機樹脂を除去し、エッチング工程によりタ
ングステン膜を除去した。
次に、トランジスタ１０３に相当するサンプルの第２の酸化物半導体層上、およびトラン
ジスタ１０１に相当するサンプルの酸化物半導体層上にタングステン膜をスパッタ法によ
り成膜した。そして、タングステン膜上にレジスト膜のパターンを形成し、選択的にエッ
チングすることでソース電極層およびドレイン電極層を形成した。
次に、トランジスタ１０３に相当するサンプルの第１の酸化物半導体層および第２の酸化
物半導体層の積層、ソース電極層、ドレイン電極層上に厚さ５ｎｍの第３の酸化物半導体
膜をスパッタ法を用いて形成した。
次に、トランジスタ１０３に相当するサンプルの第３の酸化物半導体膜上、およびトラン
ジスタ１０１に相当するサンプルの酸化物半導体層、ソース電極層、ドレイン電極層上に
ゲート絶縁膜となる酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した。
続いて、窒化チタン膜とタングステン膜をスパッタ法により連続して成膜した。その後、
タングステン膜上にレジスト膜のパターンを形成した。
トランジスタ１０３に相当するサンプルにおいては、上記窒化チタン膜とタングステン膜
をレジスト膜を用いて選択的にエッチングすることによりゲート電極層を形成し、当該ゲ
ート電極層をマスクとしてゲート絶縁膜および第３の酸化物半導体膜をエッチングし、第
３の酸化物半導体層を形成した。
トランジスタ１０１に相当するサンプルにおいては、上記窒化チタン膜とタングステン膜
をレジスト膜を用いて選択的にエッチングすることによりゲート電極層を形成した。
次に、絶縁層として酸化アルミニウム膜および酸化窒化シリコン膜を成膜した。
以上の工程により、トランジスタ１０３に相当するサンプルおよびトランジスタ１０１に
相当するサンプルを作製した。
［断面観察］
作製したサンプル１乃至３について、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ
Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による断面観
察を行った。
図２７（Ａ）、（Ｂ）にトランジスタ１０３に相当するサンプル１の断面写真を示す。図
２７（Ａ）はチャネル長方向の断面、図２７（Ｂ）はチャネル幅方向の断面である。なお
、図２７（Ａ）、（Ｂ）に示す断面写真から読み取ったチャネル長は６８．３ｎｍ、チャ
ネル幅は３４．３ｎｍであった。
図８（Ｂ）および図９で定義したＲ１乃至Ｒ５およびθを図２７（Ｂ）から読み取ると、
Ｒ１およびＲ３は約８．８ｎｍ、Ｒ２は約１９．０ｎｍ、Ｒ４およびＲ５は約７．３ｎｍ
、θは２０．５°であった。また、トランジスタの電気特性も良好であった。
したがって、サンプル１は実施の形態１で説明した、Ｒ２はＲ１およびＲ３よりも大きい
こと、Ｒ１とＲ３は略等しいこと、Ｒ４とＲ５は略等しいこと、Ｒ１およびＲ３は、Ｒ４
およびＲ５よりも大きいこと、θが５°以上４５°以下であることを満たしていることが
確かめられた。
図２８にトランジスタ１０３に相当し、サンプル１とはチャネル幅の異なるサンプル２の
チャネル幅方向の断面写真を示す。なお、図２８に示す断面写真から読み取ったチャネル
幅は９１．３ｎｍであった。
図８（Ｂ）および図９で定義したＲ１乃至Ｒ５およびθを図２８から読み取ると、Ｒ１お
よびＲ３は約４．８ｎｍ、Ｒ２は読み取り困難（略無限大と判断できる）、Ｒ４およびＲ
５は約３．９ｎｍ、θは２１．０°であった。また、トランジスタの電気特性も良好であ
った。
したがって、サンプル２は実施の形態１で説明した、Ｒ２はＲ１およびＲ３よりも大きい
こと、Ｒ１とＲ３は略等しいこと、Ｒ４とＲ５は略等しいこと、Ｒ１およびＲ３は、Ｒ４
およびＲ５よりも大きいこと、θが５°以上４５°以下であることを満たしていることが
確かめられた。
図２９にトランジスタ１０１に相当するサンプル３のチャネル幅方向の断面写真を示す。
なお、図２９に示す断面写真から読み取ったチャネル幅は８２．７ｎｍであった。
図２（Ｂ）で定義したＲ１乃至Ｒ３を図２９から読み取ると、Ｒ１およびＲ３は約１６．
１ｎｍ、Ｒ２は約４２１ｎｍであった。また、トランジスタの電気特性も良好であった。
したがって、サンプル３は実施の形態１で説明した、Ｒ２はＲ１およびＲ３よりも大きい
こと、Ｒ１とＲ３は略等しいことを満たしていることが確かめられた。
なお、図２９に示す断面写真からＲ４、Ｒ５、およびθを正確に読み取ることが困難であ
った。さらに高倍率のＴＥＭ観察を行うことによって、Ｒ４、Ｒ５、およびθを正確に読
み取ることが可能となる。
以上の実施例の結果により、本発明の一態様のトランジスタは、良好な電気特性を示すト
ランジスタの形態であることが確かめられた。
なお、本実施例は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１１０ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３１ 酸化物半導体層
１３１ａ 酸化物半導体膜
１３２ 酸化物半導体層
１３２ａ 酸化物半導体膜
１３３ 酸化物半導体層
１３３ａ 酸化物半導体膜
１４０ ソース電極層
１５０ ドレイン電極層
１６０ ゲート絶縁膜
１７０ ゲート電極層
１７０ａ 導電膜
１７２ 導電膜
１８０ 絶縁層
１８５ 絶縁層
１９０ レジストマスク
１９１ 領域
１９２ 領域
２０１ 領域
２０２ 領域
２０３ 領域
２１１ 領域
２１２ 領域
２１３ 領域
２１４ 領域
２１５ 領域
２２１ 領域
２２２ 領域
２２３ 領域
２２４ 領域
２２５ 領域
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ データ線
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１３３１ 領域
１３３２ 領域
１３３３ 領域
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁膜
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁膜
２２０５ 配線
２２０６ 配線
２２０７ 絶縁膜
２２０８ ブロック膜
２２１１ 半導体基板
２２１２ 絶縁膜
２２１３ ゲート電極
２２１４ ゲート絶縁膜
２２１５ ドレイン領域
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
５１００ ペレット
５１００ａ ペレット
５１００ｂ ペレット
５１０１ イオン
５１０２ 酸化亜鉛層
５１０３ 粒子
５１０５ａ ペレット
５１０５ａ１ 領域
５１０５ａ２ ペレット
５１０５ｂ ペレット
５１０５ｃ ペレット
５１０５ｄ ペレット
５１０５ｄ１ 領域
５１０５ｅ ペレット
５１２０ 基板
５１３０ ターゲット
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (1)

  1. 絶縁層と、前記絶縁層上の半導体層と、前記半導体層と電気的に接続するソース電極層およびドレイン電極層と、前記半導体層、前記ソース電極層および前記ドレイン電極層上のゲート絶縁膜と、前記半導体層、前記ソース電極層の一部および前記ドレイン電極層の一部と前記ゲート絶縁膜を介して重なるゲート電極層と、を有し、
    前記半導体層のチャネル幅方向の断面において、前記半導体層は、一方の側部に位置し、一方の端部が前記絶縁層と接する第１の領域と、上部に位置し、前記第１の領域の他方の端部と一方の端部が接する第２の領域と、他方の側部に位置し、前記第２の領域の他方の端部と一方の端部が接し、他方の端部が前記絶縁層に接する第３の領域をそれぞれ前記ゲート絶縁膜と接して有し、
    前記第２の領域の前記ゲート絶縁膜との界面側が、一方の端部から他方の端部まで曲率半径がＲ１、曲率半径がＲ２、曲率半径がＲ３である領域が順につながる凸型の形状でなり、
    前記Ｒ２は、前記Ｒ１および前記Ｒ３よりも大きい半導体装置。
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