KR100786293B1 - 박막트랜지스터의 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 80
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000002425 crystallisation Methods 0.000 claims abstract description 37
- 230000008025 crystallization Effects 0.000 claims abstract description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 22
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000013078 crystal Substances 0.000 description 5
- 239000010408 film Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Chemical & Material Sciences (AREA)
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Abstract
본 발명은 박막트랜지스터의 제조 방법에 관한 것으로, 보다 자세하게는 박막트랜지스터 형성 영역에 인접한 영역에서 "프라이머리 결정립계"를 형성하여, 박막트랜지스터 형성 영역 내의 결정립계를 균일하게 하는 박막트랜지스터의 제조 방법에 관한 것이다.
본 발명은 박막트랜지스터 형성 영역 및 박막트랜지스터 미형성 영역을 포함하는 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 SLS 결정화법을 이용하여 다결정 실리콘으로 결정화하고, 상기 다결정 실리콘층을 패터닝하여, 상기 박막트랜지스터 형성 영역에 반도체층을 형성하는 것을 포함하며, 상기 SLS 결정화 공정시 상기 박막트랜지스터 형성 영역에 인접한 박막트랜지스터 미형성 영역에서 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 1/2 이상으로 조절하여 결정화하며, 상기 박막트랜지스터 형성 영역에서는 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 1/2 미만으로 조절하여 결정화하는 것을 특징으로 하는 박막트랜지스터의 제조 방법에 관한 것이다.
박막트랜지스터, 프라이머리 결정립계, 세컨더리 결정립계
Description
도 1a 내지 도 1c는 통상적인 SLS 결정화법을 순차적으로 보여주는 단면도들이다.
도 2a는 SLS 결정화 공정시 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 1/2 이상으로 조절하여 결정화하는 것을 보여주는 평면도이다.
도 2b는 SLS 결정화 공정시 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 1/2 미만으로 조절하여 결정화하는 것을 보여주는 평면도이다.
도 3a 및 도 3c는 본 발명의 실시 예에 따른 박막트랜지스터의 제조를 순차적으로 보여주는 단면도이다.
도 3b는 본 발명의 실시 예에 따른 박막트랜지스터 형성 영역 및 그 인접한 영역에서 결정화된 것을 보여주는 개략적인 평면도이다.
<도면부호에 대한 간단한 설명>
120, 320b : 세컨더리 결정립계 130, 320c : 프라이머리 결정립계
300 : 기판 310 : 버퍼층
320 : 반도체층 328 : 게이트 전극
330 : 게이트 절연막 340 : 층간 절연막
352 : 소오스/드레인 전극
본 발명은 박막트랜지스터의 제조 방법에 관한 것으로, 보다 자세하게는 박막트랜지스터 형성 영역에 인접한 영역에서 "프라이머리 결정립계(Primary Grain Boundary)"를 형성하여, 박막트랜지스터 형성 영역 내의 결정립계를 균일하게 하는 박막트랜지스터의 제조 방법에 관한 것이다.
평판표시장치(Flat Panel Display Device)는 경량 및 박형 등의 특성으로 인해, 음극선관 표시장치(Cathode-ray Tube Display Device)를 대체하는 표시장치로서 사용되고 있다. 이러한 평판표시장치의 대표적인 예로서 액정표시장치(Liquid Crystal Display Device; LCD)와 유기전계발광표시장치(Organic Light Emitting Diode; OLED)가 있다. 이 중, 유기전계발광표시장치는 액정표시장치에 비하여 휘도 특성 및 시야각 특성이 우수하고 백라이트(Back Light)를 필요로 하지 않아 초박형으로 구현할 수 이는 장점이 있다.
이와 같은 유기전계발광표시장치는 유기박막에 음극(Cathode)과 양극(Anode)을 통하여 주입된 전자(Electron)와 정공(Hole)이 재결합하여 여기자를 형성하고, 형성된 여기자로부터의 에너지에 의해 특정한 파장의 빛이 발생되는 현상을 이용한 표시장치이다.
상기 유기전계발광표시장치는 구동 방법에 따라 수동 구동(Passive matrix) 방식과 능동 구동(Active matrix) 방식으로 나뉘는데, 능동 구동 방식은 박막트랜 지스터(Thin Film Transistor; TFT)를 사용하는 회로를 가진다. 상기 수동 구동 방식은 그 표시 영역이 양극과 음극에 의하여 단순히 매트릭스 형태의 소자로 구성되어 있어 제조가 용이하다는 장점이 있다. 그러나, 해상도, 구동 전압의 상승, 재료 수명의 저하 등의 문제로 인하여 저해상도 및 소형 디스플레이의 응용분야로 제한된다. 상기 능동 구동 방식은 표시 영역이 각 화소마다 박막트랜지스터를 장착함으로써, 각 화소마다 일정한 전류를 공급함에 따라 안정적인 휘도를 나타낼 수 있다. 또한 전력소모가 적어, 고해상도 및 대형디스플레이를 구현할 수 있는 중요한 역할을 한다.
상기 박막트랜지스터는 일반적으로 소오스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체층, 게이트 전극, 소오스 전극 및 드레인 전극을 포함한다. 상기 반도체층은 다결정 실리콘(polycrystalline silicon; poly-si) 또는 비정질 실리콘(amorphous silicon; a-si)으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 그것보다 높아 현재는 다결정 실리콘을 주로 적용하고 있다.
상기 다결정 실리콘으로 이루어진 반도체층을 형성하는 것은 기판 상에 비정질 실리콘층을 형성하고 이를 결정화함으로써 수행되는데, 상기 결정화 방법에는 레이저를 이용한 결정화법이 있다. 이러한 레이저를 이용한 결정화법은 30 내지 200ns의 짧은 시간에 레이저빔을 온(on)시켜 비정질 실리콘을 순간적으로 용융시키고, 상기 용융된 실리콘이 냉각되면서 결정화되는 방법이다. 이러한 레이저를 이용한 결정화법은 기판에 미치는 열적 영향이 비교적 적고, 우수한 결정성을 갖는 반 도체층을 형성할 수 있는 장점이 있다.
상기 레이저를 이용한 결정화법은 일반적으로 엑시머 레이저 어닐링(Excimer Laser Annealing; 이하 ELA) 결정화법과 순차측면고상(Sequential Lateral Solidification; 이하 SLS) 결정화법으로 나뉘는데, 이중 SLS 결정화법은 통상적으로 비정질 실리콘층에 레이저빔을 2회 이상 중첩 조사하여 결정립 실리콘을 측면 성장시킴으로써 결정화하는 방법이다. 이를 이용하여 제조한 다결정 실리콘 결정립은 한 방향으로 길쭉한 원주형 모양을 가지는 것을 특징으로 한다.
도 1a 내지 도 1c는 일반적인 SLS 결정화 방법에 의한 비정질 실리콘의 결정화 공정을 단계별로 나타낸 도면이다.
도 1a를 참조하면, 비정질 실리콘층에 소정의 빔 폭(w1)을 가지는 레이저빔을 1차 레이저 조사하여, 상기 1차 레이저 조사된 비정질 실리콘(a-si)을 완전 용융시킨다. 상기 레이저빔의 조사가 끝난 후 냉각이 시작되면 비정질 실리콘과 용융 실리콘의 경계면에서 우선적으로 결정화가 일어나며 씨드(110)를 형성한다. 이때, 상기 씨드(110) 형성시 발생한 응고 잠열에 의해 비정질 실리콘과 용융 실리콘의 경계면으로부터 용융된 실리콘 방향으로 온도가 점차 감소되는 온도 구배(句配)가 형성된다. 열 유속은 용융된 실리콘층의 중앙부 방향으로 흐르게 되므로, 다결정 실리콘 결정립은 용융된 실리콘이 완전히 응고될 때까지 측면 성장이 일어나게 된다. 상기 다결정 실리콘은 인접하여 성장하는 결정립사이의 경계, 즉 결정립계가 발생하게 되는데, 이와 같이 결정립의 성장 방향과 같은 방향으로 발생하는 결정립계를 "세컨더리 결정립계(Secondary Grain Boundary)(120)"라고 한다. 또한, 상기 다결정 실리콘 결정립은 용융된 실리콘의 양쪽 경계면에서 동시에 성장함으로 용융된 실리콘의 중앙부에서 상기 결정립의 성장은 멈추게 되며, 마주보며 성장하던 결정립 사이에는 결정립계가 발생된다. 이와 같이 결정립의 성장 방향과 수직 방향으로 발생하는 결정립계를 "프라이머리 결정립계(130)"라고 한다.
다음으로, 도 1b를 참조하면, 상기 결정립이 형성된 다결정 실리콘 영역과 비정질 실리콘의 경계면을 포함하는 영역(A)에 2차 레이저 조사하면 비정질 실리콘 및 다결정 실리콘이 용융되고 이후 냉각되면서 2차 레이저 조사에 의해 용해되지 않은 기 형성된 다결정 실리콘 결정립에 원자가 부착되어 결정립의 길이가 증가하게 된다. 도 1b에 도시된 바와 달리 2차 레이저 조사 영역(A)에 상기 "프라이머리 결정립계(130)"를 포함시킴으로써 원하는 결정립 크기를 가진 다결정 실리콘층을 형성할 수 있게 된다.
그러나, 상기 SLS 결정화법에 의해 형성된 "프라이머리 결정립계" 및 "세컨더리 결정립계"는 박막트랜지스터의 전기적 특성에 영향을 주므로, 상기 결정립계가 형성된 다결정 실리콘을 이용한 박막트랜지스터는 특성 편차가 발생하게 된다.
또한, 상기 "프라이머리 결정립계"를 제거하기 위하여 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 1/2 미만으로 조절하여 결정화하면, 도 1c에 도시된 바와 같이, 결정립의 성장이 계속됨에 따라 결정립이 서로 충돌하거나 나눠지면서 새로운 결정립계가 형성되게 된다. 상기 새로운 결정립계는 불규칙하게 형성되는 것이어서, 전체적으로 결정립계가 불균일하게 된다. 이와 같은 결정립계의 불균일은 상기 박막트랜지스터의 전기적 특성에 영향을 주어, 박막트랜지스터의 특성 편차를 유발하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 박막트랜지스터 형성 영역 내의 결정립계의 균일성을 향상시켜, 균일도가 향상된 박막트랜지스터의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 박막트랜지스터 형성 영역 및 박막트랜지스터 미형성 영역을 포함하는 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 SLS 결정화법을 이용하여 다결정 실리콘으로 결정화하고, 상기 다결정 실리콘층을 패터닝하여, 상기 박막트랜지스터 형성 영역에 반도체층을 형성하는 것을 포함하며, 상기 SLS 결정화 공정시 상기 박막트랜지스터 형성 영역에 인접한 박막트랜지스터 미형성 영역에서 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 1/2 이상으로 조절하여 결정화하며, 상기 박막트랜지스터 형성 영역에서는 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 1/2 미만으로 조절하여 결정화하는 것을 특징으로 하는 박막트랜지스터의 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명에 따른 박막트랜지스터는 박막트랜지스터 형성 영역에 인접한 박막트랜지스터 미형성 영역에서 "프라이머리 결정립계"를 형성한다. 상기 "프라이머리 결정립계"는 박막트랜지스터 형성 영역에서 성장하는 결정립의 성장 기점이 되어, 상기 박막트랜지스터 형성 영역에서 발생하는 결정립의 크기가 길어짐에 의한 새로운 결정립계를 최소화한다.
상기 "프라이머리 결정립계"를 제어하기 위하여, SLS 결정화 공정시 영역에 따라 조사되는 레이저빔의 이동 범위를 조절한다.
도 2a 및 도 2b는 SLS 결정화 공정시 레이저빔의 이동 범위에 따른 결정립을 나타낸 평면도이다.
도 2a를 참조하면, 비정질 실리콘의 결정화 공정시 조사되는 레이저빔의 이동 범위(d1)를 레이저빔 폭의 1/2 이상 1 이하로 조절하여 결정화한다. 1차 레이저 조사 후 상기 "프라이머리 결정립계(200)"는 SLS 결정화법의 특성에 의해 조사되는 레이저빔의 중앙부에 형성된다. 따라서, 조사하는 레이저빔의 이동 범위(d1)를 레이저빔 폭의 1/2 이상 1 이하로 조절하면, 상기 1차 레이저 조사에 의한 "프라이머리 결정립계(200)"는 2차 레이저 조사 영역에 포함되지 않으므로, 용융되지 않고 남아 있게되며, 상기 2차 레이저 조사에 의한 "프라이머리 결정립계(210)"은 새롭게 형성되게 된다.
도 2b를 참조하면, 1차 레이저 조사 후, 조사되는 레이저빔의 이동 범위(d2)를 레이저빔 폭의 0 초과 1/2 미만으로 조절하여 결정화한다. 상기 "프라이머리 결정립계(200)"는 앞서 설명한 바와 같이 레이저빔의 중앙부에 형성되므로, 레이저빔의 이동 범위(d2)를 레이저빔 폭의 0 초과 1/2 미만으로 조절하면, 상기 1차 레이저 조사에 의한 "프라이머리 결정립계(200)"는 2차 레이저 조사에 의해 용융되어진다. 그러므로, 계속적으로 상기 레이저빔의 이동 범위(d2)를 0 초과 1/2 미만으로 조절하여 시행하면, 앞서 형성된 "프라이머리 결정립계(200)"는 후속되는 레이저 조사에 의해 용융되어 새로운 "프라이머리 결정립계(210)"가 형성되고, 결정립의 크기가 계속 증가하게 된다.
본 발명은 상기와 같은 "프라이머리 결정립계" 제어 방법을 이용하여, 박막트랜지스터의 균일도를 향상시킨다.
(실시 예)
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 박막트랜지스터의 제조를 순차적으로 나타낸 도면이다.
도 3a를 참조하면, 박막트랜지스터 형성 영역(T)과 박막트랜지스터 미형성 영역(T`)을 포함하는 기판(300) 상에 버퍼층(310)을 형성한 후, 상기 버퍼층(310) 상에 비정질 실리콘층(320a)을 적층한다. 상기 버퍼층(310)은 후속 공정인 비정질 실리콘층(320a)의 결정화 공정시 기판(300) 내의 불순물이 확산되는 것을 방지한다.
계속해서, 상기 비정질 실리콘층을 SLS 결정화법을 이용하여 다결정 실리콘층(미도시)으로 결정화한다. 상기 SLS 결정화법은 마스크 패턴 형성이 용이한 디렉셔널(Directional) 형식의 마스크 패턴을 사용하여 시행한다. 앞서 설명한 바와 같이, 상기 결정화 공정시 레이저빔의 이동 범위를 조절하여, 도 3b에 도시된 바와 같이, 박막트랜지스터 형성 영역(T)에 인접한 박막트랜지스터 미형성 영역(T`)에서는 1 이상의 "프라이머리 결정립계(320c)"를 형성하고, 상기 박막트랜지스터 형성 영역(T)에서는 "프라이머리 결정립계(320c)"가 형성되지 않도록 한다.
상기와 같이, 상기 박막트랜지스터 형성 영역(T)에 상기 "프라이머리 결정립계(320c)"를 형성하지 않기 위해서는 도 2b에 도시된 바와 같이, 레이저빔의 이동 범위(d2)가 레이저빔 폭의 0 초과 1/2 미만이 되도록 형성한다. 또한, 상기 박막트랜지스터 형성 영역(T)에 인접한 박막트랜지스터 미형성 영역(T`)에서는 도 2a에 도시한 바와 같이 레이저 이동 범위(d1)가 레이저빔 폭의 1/2 이상 1 이하가 되도록 하여 최소 1회 이상 결정화를 시행하여, 1 이상의 "프라이머리 결정립계"가 형성되도록 한다.
상기와 같이 박막트랜지스터 형성 영역(T)에 인접한 박막트랜지스터 미형성 영역(T`)에 상기 "프라이머리 결정립계(320c)"를 형성하게 되면, 상기 박막트랜지스터 형성 영역(T) 이전에서 성장되어진 결정립은 성장이 중지되며, 상기 박막트랜지스터 형성 영역(T)의 결정립은 상기 "프라이머리 결정립계(320c)"에서 성장하게 된다. 이렇게 함으로써, 상기 박막트랜지스터 형성 영역(T)에서 형성되는 새로운 결정립계는 최소화된다. 또한, 상기 "프라이머리 결정립계(320c)"는 상기 박막트랜지스터 형성 영역(T)에서 발생하는 새로운 결정립계를 더욱 최소화하기 위해 가능하다면 상기 박막트랜지스터 형성 영역(T)에 가장 인접하도록 형성하는 것이 바람직하다.
다음으로, 도 3c에 도시된 바와 같이, 상기 다결정 실리콘층을 패터닝하여 박막트랜지스터 형성 영역(T)에 반도체층(320)을 형성하고, 상기 반도체층(320)을 포함하는 기판(300) 상에 게이트 절연막(330)을 형성한다. 상기 게이트 절연막(330)은 실리콘산화막(SiO2), 실리콘질화막(SiNx) 또는 그 적층구조를 사용하여 형성할 수 있다.
계속해서, 상기 게이트 절연막(330) 상부에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일 층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 다중으로 적층된 게이트 전극용 금속층(미도시)이 형성된다. 상기 게이트 전극(328)용 금속층을 식각하여 상기 반도체층(320)과 대응되는 일정 영역에 게이트 전극(328)이 형성된다. 상기 일정 영역은 후속공정에서 형성되는 채널 영역(324)에 대응되는 영역이다.
다음으로, 상기 게이트 전극(328)을 마스크로 사용하여 도전형의 불순물을 도핑하여 소오스/드레인 영역(322)을 형성한다. 상기 소오스/드레인 영역(322)의 사이에 위치한 불순물이 도핑되지 않은 영역은 채널 영역(324)으로 작용한다. 이와는 달리, 상기 도핑 공정은 게이트 전극(328)을 형성하기 전에 포토레지스트를 형성하여 진행할 수도 있다. 또한, 본 발명에서는 반도체층 형성 이후에 게이트 전극을 형성하는 공정을 설명하였으나, 반도체층 형성 이전에 반도체층 하부에 게이트 전극을 형성하는 공정을 진행할 수도 있다.
이어서, 상기 게이트 전극(328)을 포함하는 기판(300) 상에 층간 절연막(340)을 형성하고 상기 층간 절연막(340)과 게이트 절연막(330)을 관통하며, 소오스/드레인 영역(322)의 일부를 노출시키는 콘택홀(342)을 형성한다. 상기 콘택 홀(342)을 포함하는 기판(300) 상에 도전 물질을 증착한 후 패터닝하여, 상기 콘택홀(342)을 통해 소오스/드레인 영역(322)과 연결되는 소오스/드레인 전극(352)을 형성한다.
전술한 본 발명의 바람직한 실시 예에 따른 박막트랜지스터는 박막트랜지스터 형성 영역에 인접한 박막트랜지스터 미형성 영역에서 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 1/2 이상 1 이하로 조절하여 "프라이머리 결정립계"를 형성한다. 상기 "프라이머리 결정립계"는 상기 박막트랜지스터 형성 영역에 형성되는 결정립의 성장 기점이 되므로, 상기 박막트랜지스터 형성 영역에서 "프라이머리 결정립계"를 형성하지 않고 결정립을 계속 성장 시켜도 결정립계의 충돌 및 나눠짐에 의해 형성되는 새로운 결정립계가 최소화된다.
본 발명의 박막트랜지스터는 박막트랜지스터 형성 영역에 인접한 박막트랜지스터 미형성 영역에서 "프라이머리 결정립계"를 형성하여 박막트랜지스터 형성 영역에서 결정립계의 균일성을 향상시킴으로써, 박막트랜지스터의 균일도를 향상시키는 효과가 있다.
Claims (5)
- 박막트랜지스터 형성 영역 및 박막트랜지스터 미형성 영역을 포함하는 기판을 제공하고,상기 기판 상에 비정질 실리콘층을 형성하고,상기 비정질 실리콘층을 SLS 결정화법을 이용하여 다결정 실리콘으로 결정화하고,상기 다결정 실리콘층을 패터닝하여, 상기 박막트랜지스터 형성 영역에 반도체층을 형성하는 것을 포함하며,상기 SLS 결정화 공정시 상기 박막트랜지스터 형성 영역에 인접한 박막트랜지스터 미형성 영역에서 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 1/2 이상 1 이하로 조절하여 결정화하며, 상기 박막트랜지스터 형성 영역에서는 조사되는 레이저빔의 이동 범위를 레이저빔 폭의 0 초과 1/2 미만으로 조절하여 결정화하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 SLS 결정화법은 디렉셔널 방식의 마스크 패턴을 사용하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 비정질 실리콘층의 형성 전 또는 후에 게이트 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 박막트랜지스터 형성 영역에 인접한 상기 박막트랜지스터 미형성 영역에는 1 이상의 "프라이머리 결정립계"가 포함되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 박막트랜지스터 미형성 영역에서 조사되는 레이저빔의 이동 범위를 1/2 이상 1 이하로 조절하여 시행하는 결정화는 최소한 1회 이상 시행하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060046721A KR100786293B1 (ko) | 2006-05-24 | 2006-05-24 | 박막트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060046721A KR100786293B1 (ko) | 2006-05-24 | 2006-05-24 | 박막트랜지스터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070113027A KR20070113027A (ko) | 2007-11-28 |
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Family
ID=39091073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060046721A KR100786293B1 (ko) | 2006-05-24 | 2006-05-24 | 박막트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100786293B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040058453A (ko) * | 2002-12-26 | 2004-07-05 | 엘지.필립스 엘시디 주식회사 | 유기전계 발광소자용 박막트랜지스터의 제조방법 |
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| KR20040076751A (ko) * | 2003-02-26 | 2004-09-03 | 삼성에스디아이 주식회사 | 다결정 실리콘 박막의 제조 방법 및 그 제조 방법에 의해제조된 다결정 실리콘 박막을 사용하여 제조되는 박막트랜지스터 |
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