FR2808923A1 - Dispositif de memoire a blocage de coulomb, comprenant une pluralite de pieges a electrons, et procede de realisation d'un tel dispositif - Google Patents

Dispositif de memoire a blocage de coulomb, comprenant une pluralite de pieges a electrons, et procede de realisation d'un tel dispositif Download PDF

Info

Publication number
FR2808923A1
FR2808923A1 FR0006134A FR0006134A FR2808923A1 FR 2808923 A1 FR2808923 A1 FR 2808923A1 FR 0006134 A FR0006134 A FR 0006134A FR 0006134 A FR0006134 A FR 0006134A FR 2808923 A1 FR2808923 A1 FR 2808923A1
Authority
FR
France
Prior art keywords
grid
layer
islands
layers
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR0006134A
Other languages
English (en)
Inventor
Jacques Gautier
Jean Claude Villegier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR0006134A priority Critical patent/FR2808923A1/fr
Priority to PCT/FR2001/001446 priority patent/WO2001088988A1/fr
Publication of FR2808923A1 publication Critical patent/FR2808923A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7888—Transistors programmable by two single electrons

Abstract

Dispositif de mémoire à blocage de Coulomb comprenant une grille flottante (22) et une grille de commande (38, 42), séparées par un au moins un îlot de blocage (34), chaque îlot de blocage comprenant un empilement alterné (24) d'une pluralité de couches conductrices (24b) et diélectriques (24a).Application à la fabrication de mémoires à accès aléatoire.

Description

<Desc/Clms Page number 1>
DISPOSITIF DE MEMOIRE A BLOCAGE DE COULOMB,
COMPRENANT UNE PLURALITE DE PIEGES A ELECTRONS,
ET PROCEDE DE REALISATION D'UN TEL DISPOSITIF
DESCRIPTION Domaine technique
La présente invention concerne un dispositif de mémoire à blocage de Coulomb, éventuellement du type multiniveaux, ainsi qu'un procédé de réalisation d'un tel dispositif.
Les mémoires à blocage de Coulomb sont des dispositifs quantiques faisant appel à des zones conductrices ou semi-conductrices dans lesquelles peuvent être accumulées des charges électriques.
Le phénomène de blocage de Coulomb se produit dans les zones conductrices (ou semi-conductrices), à la fois isolées électriquement de leur environnement et faiblement couplées à celui-ci par effet tunnel. La mise en oeuvre de ce phénomène à des températures proches de la température ambiante requiert une capacité totale de chaque zone conductrice qui soit de l'ordre de l'atto farad. Les dimensions des zones conductrices sont de l'ordre du nanomètre.
Les mémoires sont appelées mémoires multiniveaux lorsqu'elles permettent de stocker des valeurs de charge plus ou moins importantes bien distinctes les unes des autres. Ces mémoires multiniveaux se distinguent ains.i des mémoires traditionnelles dans lesquelles l'information conservée est du type tout ou rien. En exploitant le fait que les charges stockées
<Desc/Clms Page number 2>
sont des multiples de la charge de l'électron, ~les mémoires à blocage de Coulomb sont adaptées au stockage sur plusieurs niveaux et permettent ainsi de conserver une information codée sur plusieurs bits.
L'invention trouve des applications dans la réalisation de réseaux de mémoires, de très faible dimension, fortement intégrés, et de grande capacité.
Etat de la technique antérieure
L'ensemble des documents cités dans le texte qui suit sont repérés avec une référence numérique. Les références complètes de ces documents, ainsi que d'autres, sont indiquées à la fin de la description.
L'un des premiers dispositifs de mémoire à blocage de Coulomb fonctionnant à température ambiante est décrit dans le document (1) publié en 1993. Ce dispositif présente une structure de transistor à effet de champ avec un canal de lecture en silicium polycristallin reliant une source à un drain. Lors de la mémorisation, des électrons sont stockés sur des grains conducteurs nanométriques de la couche de silicium polycristallin du canal.
Le document (2) décrit un dispositif fonctionnant sur le même principe et présentant une capacité de mémoire de 128 Mb.
Le document (3) décrit une structure proche de celle des mémoires de type E2PROM (Mémoire morte programmable électriquement) à grille flottante.
La structure décrite se distingue toutefois des mémoires E2PROM traditionnelles par le fait que la grille flottante est remplacée par un plan de grains
<Desc/Clms Page number 3>
nanométriques de silicium ou de germanium et par. le fait que l'écriture n'est pas effectuée par injection de porteurs chauds près du drain, mais par injection tunnel à partir de tout le canal.
Dans un autre type de réalisation, illustré par les documents (4) et (5), la structure de mémoire est également très proche de celle des EPROM, si ce n'est que la grille flottante est suffisamment étroite et courte pour se comporter comme un seul nano-grain. Pour l'ensemble de ces réalisations, le phénomène de blocage de Coulomb est rendu possible par l'existence de grains nanométriques et se manifeste par une variation discontinue des caractéristiques de conduction des composants.
L'effet de mémoire résulte principalement des propriétés de barrière énergétique du diélectrique englobant les grains, comme dans une mémoire EPROM. Si le couplage tunnel entre le canal et le ou les grains est trop fort, les porteurs injectés lors de la phase d'écriture peuvent retourner vers le canal lors de la phase de maintien, c'est-à-dire lorsque le champ qui a servi à injecter les porteurs est supprimé. On rappelle que dans une mémoire classique EPROM, la barrière énergétique entre la grille flottante et le canal est suffisamment forte pour garantir une rétention efficace de la charge sur une durée de dix ans.
Pour assurer une rétention de la charge autrement que par une forte barrière diélectrique, le document (6) propose une structure à blocage de Coulomb comprenant, en série, un condensateur et au moins deux jonctions tunnel. Cette structure ne peut cependant pas
<Desc/Clms Page number 4>
être utilisée en tant que point mémoire car il ~ lui manque les fonctions de conversion d'impédance et d'adressage. Un électromètre peut être connecté au piège à électrons pour permettre la lecture de l'information. Ceci est suggéré par les documents (7) et (8). Toutefois, cette solution n'est pas optimale en ce qui concerne la vitesse de fonctionnement (le niveau de courant de sortie des électromètres proposés est faible) et va à l'encontre des impératifs d'une intégration toujours plus forte des composants.
Le document (9) propose de coupler un piège à électrons et un transistor MOS. Cependant, le piège est disposé à côté du transistor et la densité d'intégration s'en trouve également réduite.
Ce problème est résolu par le dispositif de mémoire proposé par les documents (10) et (11) qui proposent une mémoire avec un piège à électrons, sous la forme d'une structure tridimensionnelle de grains conducteurs répartis dans un diélectrique entre une grille flottante et une grille de commande.
La fabrication de dispositifs conformes à ces documents ne pose pas de difficultés particulières lorsque les mémoires sont destinées à être utilisées comme mémoires de type ROM (mémoire morte) ou, plus généralement, comme mémoires à rétention longue et à faible vitesse d'écriture.
En revanche, pour atteindre des vitesses d'écriture élevées (par exemple avec un temps d'écriture inférieur à 100 sec), dans la perspective d'un fonctionnement de typé RAM (mémoire à accès aléatoire), les jonctions tunnel entre les grains
<Desc/Clms Page number 5>
conducteurs de la structure de piège à électrons doivent être relativement transparentes. Dans ce cas, il faut toutefois veiller à ne pas dépasser une limite au-delà de laquelle l'effet de blocage de Coulomb ne serait pas suffisant pour assurer la rétention de l'information.
Ces contraintes supplémentaires, liées à la fabrication d'une mémoire de type RAM, requièrent un contrôle plus rigoureux de l'épaisseur du matériau diélectrique séparant les grains conducteurs.
D'autres aspects de l'état de la technique, concernant plus généralement des procédés propres à la micro-électronique, mis en oeuvre pour la fabrication de mémoires, ne sont pas détaillés ici mais peuvent être trouvés dans les documents (12) à (15).
Exposé de l'invention
La présente invention a pour but de proposer un dispositif de mémoire ne présentant pas les limitations et difficultés des dispositifs connus, exposées cidessus.
Un autre but est de proposer un dispositif de mémoire autorisant des vitesses d'écriture élevées et pouvant être utilisé comme mémoire de type RAM.
Un but de l'invention est encore de proposer un dispositif de mémoire compact, susceptible d'être fortement intégré et pouvant être utilisé comme mémoire multiniveaux de capacité élevée.
L'invention a également pour but de proposer un procédé de fabrication du dispositif qui permette de contrôler, avec une bonne précision, une épaisseur de
<Desc/Clms Page number 6>
diélectrique séparant les zones conductrices à blocage de Coulomb.
Pour atteindre ces buts, l'invention a plus précisément pour objet un dispositif de mémoire à blocage de Coulomb comprenant au moins une grille flottante et une grille de commande, séparées par au moins un îlot de blocage, chaque îlot comprenant un empilement alterné d'une pluralité de couches conductrices et diélectriques.
L'empilement des couches est de préférence un empilement régulier de couches d'épaisseurs déterminées. Il peut toutefois être irrégulier. Par ailleurs, au sens de l'invention, le terme "conducteur" est compris par opposition aux diélectriques, mais n'exclut pas l'utilisation de matériaux semiconducteurs.
Les îlots forment avec la grille flottante une structure de piège à électrons. Dans une phase d'écriture, les îlots permettent d'acheminer vers la grille flottante des charges électriques. Ils permettent ensuite une rétention des charges sur cette grille. Les charges électriques se trouvent alors stockées dans un condensateur dont les armatures sont respectivement la grille flottante, et un canal sousjacent.
Dans un premier mode de réalisation possible du dispositif, une unique grille flottante peut être associée à une pluralité d'îlots. Ceux-ci forment alors un réseau bidimensionnel d'îlots à la surface de la grille flottante. '
<Desc/Clms Page number 7>
Selon une autre possibilité, le dispositif peut comporter une pluralité de grilles flottantes juxtaposées et associées chacune à un ou plusieurs îlots. En particulier, chaque grille flottante peut être associée à un unique îlot auto-aligné sur celleci.
Il convient de préciser que les couches conductrices et les couches isolantes de chaque îlot présentent selon un plan de coupe parallèle aux grilles flottante et de commande des dimensions particulièrement réduites, de l'ordre du nanomètre, de sorte que les couches conductrices sont assimilables aux "grains" conducteurs des dispositifs de l'art antérieur. Les différents îlots d'un même dispositif sont latéralement isolés les uns des autres par des espacements réguliers ou irréguliers. Ces espacements peuvent être comblés de matériaux diélectriques.
Selon un procédé décrit ultérieurement, l'ensemble des îlots associés à une même grille peuvent être obtenus par la gravure d'un même empilement initial de couches. Dans ce cas, les couches isolantes et conductrices de chaque îlot correspondant à de petites portions des couches isolantes et conductrices de l'empilement initial. La répartition, l'ordre et l'épaisseur des portions de couche sont donc sensiblement les mêmes pour chaque îlot gravé dans le même empilement initial.
Chaque îlot peut comporter, par exemple, de 4 à 6 alternances de couches, chaque alternance comportant une couche conductrice et une'couche diélectrique. De 5 à plus, les couches diélectriques peuvent être
<Desc/Clms Page number 8>
homogènes ou non. En particulier elles peuvent être elles-mêmes constituées d'un empilement de plusieurs sous-couches de différents matériaux diélectriques. A titre d'exemple, les couches diélectriques peuvent être constituées d'une sous-couche de nitrure de silicium, d'une sous-couche d'oxyde de silicium et d'une deuxième sous-couche de nitrure de silicium. Un empilement de plusieurs sous-couches permet d'optimiser la barrière électrique que constitue la couche diélectrique et en particulier sa transparence pour les porteurs qui traversent les îlots.
Les couches conductrices et diélectriques peuvent être formées par dépôt. Les couches diélectriques peuvent aussi être formées par oxydation ou nitruration de couches conductrices sous-jacentes. Or, les techniques de dépôt ou d'oxydation, usuelles en micro- électronique, permettent un contrôle très précis de l'épaisseur des couches et donc un contrôle précis de la capacité des zones conductrices et de la barrière énergétique séparant ces zones.
Comme évoqué précédemment, l'invention concerne également un procédé de réalisation d'un dispositif de mémoire comprenant une grille flottante et une grille de commande séparées par un réseau d'îlots de blocage.
Le procédé comprend les étapes successives suivantes : a) formation sur un substrat semi-conducteur d'une première couche de grille, isolée électriquement du substrat par une couche d'isolant de grille, b) formation sur la première couche de grille d'une structure intermédiaire comprenant un
<Desc/Clms Page number 9>
empilement alterné de couches conductrices, et de couches diélectriques, c) mise en forme d'un réseau d'îlots se dressant de façon sensiblement perpendiculaire à la première couche de grille, par gravure des couches conductrices et des couches diélectriques de la structure intermédiaire, de sorte que chaque îlot comprenne un empilement alterné de ces couches, d) mise en place d'au moins un matériau de remplissage diélectrique entre les îlots, e) formation d'au moins une deuxième couche de grille, et f) mise en forme des grilles flottante et de commande par gravure des première et deuxième couches de grille et de la structure intermédiaire, g) formation de régions de source et de drain dans le substrat, de part et d'autre de la grille flottante.
Les îlots, de forme circulaire, carrée ou autre, présentent une section dont la dimension est comprise de préférence entre 2 et 10 nm, par exemple de l'ordre de 5 nm.
Chaque îlot comporte, par exemple, entre 4 à 6. alternances de couches conductrices et diélectriques.
Les îlots sont séparés d'une distance de l'ordre de 10 nm, entre plus proches voisins. Par ailleurs, comme les îlots sont gravés dans la même structure intermédiaire, la séquence de's couches conductrices et
<Desc/Clms Page number 10>
isolantes, de même que l'épaisseur de ces couches-est sensiblement la même pour chacun des îlots.
Il convient cependant de relever que, selon la technique de gravure mise en oeuvre pour la définition des îlots, leur espacement mutuel peut être plus ou moins régulier.
Selon une première possibilité, la mise en forme des îlots à l'étape c) comprend la formation d'un masque de gravure sur l'empilement de couches, par insolation électronique à haute résolution d'une résine, puis la gravure des couches selon le masque.
L'insolation électronique de la résine permet de réaliser des masques réguliers et donc de définir des îlots régulièrement espacés.
Selon une autre possibilité, la mise en forme des îlots à l'étape c) comprend le dépôt d'un matériau granulaire sur l'empilement de couches et la gravure de l'empilement en utilisant le matériau granulaire comme masque.
On entend par matériau granulaire un matériau comprenant de petits grains sous la forme d'amas ou d'agrégats de matière. Ces grains peuvent être métalliques, semi-conducteurs ou diélectriques. Le matériau granulaire est sélectionné de façon que les grains de matière présentent une dimension de l'ordre de la section des îlots que l'on veut définir.
Les grains du matériau sont utilisés comme masque de gravure en protégeant les parties de l'empilement qu'ils recouvrent.
Or, comme la répartition des grains dans le matériau granulaire peut être plus ou moins aléatoire à
<Desc/Clms Page number 11>
la surface de l'empilement, la répartition des îlots est plus ou moins régulière.
L'utilisation de matériau granulaire comme masque de gravure est une technique en soi bien connue dans le domaine de la micro-électronique. On peut se reporter à ce sujet aux documents (12) à (15).
Selon une troisième possibilité, la mise en forme des îlots à l'étape c) comprend la formation d'un masque de gravure par insolation d'une couche de résine à travers un matériau granulaire déposé sur celle-ci, puis la gravure des couches selon le masque de gravure en résine.
Dans ce cas, le matériau granulaire est utilisé non pas comme masque de gravure mais comme masque d'insolation de la couche de résine sous-jacente. La résine, positive, est insolée par la lumière qui passe entre les grains. Elle est ensuite révélée et utilisée comme masque de gravure.
Enfin, d'autres possibilités existent pour la mise en forme des îlots à l'étape c). Celles-ci peuvent mettre en jeu une action mécanique, thermique ou électrochimique sur une couche de masquage déposée (par exemple résine) ou sur la surface de l'empilement, fournissant une empreinte propre à permettre la gravure.
La description ci-dessus concerne la réalisation de plusieurs îlots sur une couche de grille continue utilisée comme grille flottante unique. Selon une variante cependant, la mise en forme du réseau d'îlots effectuée à l'étape c) du prbcédé, peut comporter une gravure qui se poursuit à travers la première couche de
<Desc/Clms Page number 12>
grille, avec arrêt de gravure sur la couche d'isolant de grille, par exemple. Dans ce cas, la première couche de grille forme une pluralité de grilles flottantes distinctes. Du fait de la gravure unique, chaque îlot se trouve auto-aligné sur une grille flottante qui lui est propre, à l'instar d'une colonne qui se dresse sur sa base.
Il est également possible de mettre en forme la première couche de grille avant l'étape b), c'est-àdire avant la formation de l'empilement alterné de couches.
Dans ce cas, la gravure des îlots est indépendante de celle de la première couche de grille et peut être effectuée avec un arrêt de gravure au niveau de cette couche. Un ou plusieurs îlots peuvent alors être associés à une même grille flottante, c'est-à-dire à une même portion de la première couche de grille préalablement gravée.
D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, en référence aux figures des dessins annexés.
Cette description est donnée à titre purement illustratif et non limitatif.
Brève description des dessins
Les figures 1, 2A, 2B, 3,4 et 5 sont des coupes schématiques d'un dispositif à mémoire selon un plan de coupe transversal à une zone active du dispositif, et illustrent des étapes successives de sa fabrication.
La figure 6A est une coupe schématique d'un dispositif conforme à la figure 5 selon un plan de
<Desc/Clms Page number 13>
coupe s'étendant le long de la zone active, c'est-à-dire un plan de coupe perpendiculaire au plan de coupe des figures 1 à 5.
La figure 6B montre un dispositif voisin de celui de la figure 6A, obtenu selon une variante du procédé de l'invention.
Pour des raisons de clarté des figures, les différentes parties ou couches représentées sur les figures ne le sont pas selon une échelle homogène.
Description détaillée de modes de mise en oeuvre de l'invention
Sur la figure 1, la référence 10 indique un substrat semi-conducteur, par exemple en silicium, dans lequel un emplacement de zone active est délimité par des pavés isolants 12. Les pavés isolants 12, en oxyde de silicium par exemple, entourent la région active et l'isolent électriquement d'autres composants réalisés éventuellement sur le même substrat. Les pavés isolants peuvent être formés selon un procédé conventionnel d'insolation de champ tel que les procédés STI ou BOX (Shallow Trench Isolation (STI) = tranchée d'isolement peu profonde, Burried Oxide (BOX) : tranchées d'oxyde).
Une implantation d'impuretés permet éventuellement d'ajuster le dopage d'une région de canal 14 coïncidant avec au moins une partie de la zone active. On considère ici que la zone active comprend le canal et des source et drain décrits ultérieurement.
A la surface du substrat se trouve une couche d'isolation de grille 21 dont l'épaisseur est choisie suffisante pour éviter un courant de décharge par effet
<Desc/Clms Page number 14>
tunnel d'une structure de grille décrite ultérieurement. La couche d'isolation de grille 21 est, par exemple, une couche formée par oxydation superficielle du silicium du substrat et/ou dépôt d'un autre matériau diélectrique. Elle présente, de préférence, une épaisseur supérieure ou égale à 3,5 nm.
Un dépôt de matériau conducteur électrique, tel que du silicium polycristallin dopé in s-itu, permet de former une première couche de grille 22 dans laquelle sera ultérieurement définie une grille flottante.
L'épaisseur de cette couche est, par exemple, de l'ordre de 100 nm.
Le procédé de fabrication du dispositif de mémoire est poursuivi par la formation, sur la première couche de grille 22, d'un empilement 24 de couches constitué par une alternance de couches diélectriques 24a et de couches conductrices 24b. Les couches diélectriques peuvent être formées par dépôt d'un matériau diélectrique tel que de l'oxyde de silicium ou du nitrure de silicium, ou par oxydation thermique ou nitruration, lorsque la couche diélectrique est formée sur une couche sous-jacente à base de silicium, ou encore par dépôt d'un oxyde métallique tel que A1203, Ta2O5, .... A titre d'exemple, une première couche diélectrique recouvrant la première couche de grille 22 peut être formée par oxydation superficielle de celleci. Les couches diélectriques peuvent également être constituées d'un empilement de plusieurs sous-couches diélectriques.
<Desc/Clms Page number 15>
L'épaisseur des couches diélectriques -est comprise, par exemple, dans une gamme allant de 0, 5 nm à 2 nm.
Les couches conductrices 24b, dont l'épaisseur est également de l'ordre de quelques nanomètres, peuvent être formées par dépôt de silicium polycristallin, de métal, tel que du tungstène, du niobium ou du tantale, ou de nitrure, par exemple nitrure métallique NbN, TiN, TaN, VN, WN, A1N.
Lorsqu'on utilise du nitrure métallique, la surface peut, lors d'un traitement thermique ou plasma, former les couches diélectriques des barrières tunnel.
Le nombre d'alternances de couches est compris, par exemple, entre 2 et 6 (chaque alternance comportant une couche conductrice et une couche diélectrique).
Après achèvement des couches alternées, on dispose sur l'empilement 24 une couche de résine photosensible positive 28 puis un matériau granulaire 30.
La résine photosensible 28 est utilisée pour constituer un masque de gravure des couches sous- jacentes dans des étapes ultérieures du procédé. Le matériau granulaire 30, en revanche, est utilisé comme masque d'insolation pour la mise en forme de la résine.
Le matériau granulaire comprend des grains sous la forme d'amas métalliques, diélectriques ou semi- conducteurs, par exemple des amas d'argent, qui protègent certaines parties de la couche de résine d'une lumière d'insolation indiquée par des flèches.
Après révélation de la résine, celle-ci est utilisable comme masque de gravure.
<Desc/Clms Page number 16>
La gravure de l'empilement multicouches permet d'obtenir, comme le montre la figure 2, une pluralité d'îlots 34 dont la répartition est dictée par celle des amas de la couche granulaire 30. La figure 2 montre également le masque de gravure obtenu par révélation de la résine.
La gravure des îlots 34 a lieu avec arrêt sur la première couche de grille 22 ou sur une couche d'arrêt de gravure spécifique recouvrant la couche de grille flottante.
Il convient de préciser que, selon des variantes de mise en oeuvre du procédé, évoquées précédemment, la couche de résine peut également être mise en forme, par exemple, par insolation électronique sans masque de matériau granulaire. La couche de matériau granulaire peut aussi être utilisée directement comme masque de gravure. Par ailleurs, le masque de gravure, constitué par la couche de résine ou la couche de matériau granulaire, peut être transféré si nécessaire dans une couche de masque dur sous-jacente, non représentée sur les figures.
Une répartition aléatoire des grains 30 du matériau granulaire entraîne une répartition également aléatoire des îlots 34, formant les pièges à électrons, au-dessus de la première couche de grille 22.
La densité et la dimension des grains du matériau granulaire est choisie, par exemple, de façon à former des îlots dont la largeur est de l'ordre de 5 nm et dont l'espacement mutuel moyen est de l'ordre de 5 à 10 nm.
<Desc/Clms Page number 17>
La figure 2B montre une autre possibilité de réalisation de la structure : la gravure des îlots est poursuivie à travers la première couche de grille 22 avec arrêt sur la couche d'isolant de grille 21. On observe, dans ce cas, qu'une pluralité de portions de la première couche de grille sont auto-alignées avec les îlots 34. Ces portions constituent autant de grilles flottantes.
Après le retrait de la couche de matériau granulaire et de la couche de masque, on procède, comme le montre la figure 3, à un dépôt d'un matériau diélectrique 36, destiné à combler les espacements entre les îlots 34. Le matériau diélectrique 36 est par exemple un oxyde de silicium déposé. La figure 3 montre la suite du procédé à partir de la figure 2A. Lorsque le procédé est poursuivi à partir de la figure 2B, le matériau diélectrique vient également combler les espacements entre les grilles de commande.
Pour améliorer l'isolation électrique entre les îlots 34, le dépôt du matériau diélectrique 36 peut être précédé d'une oxydation des flancs des îlots ou d'un dépôt conforme d'une couche de matériau diélectrique mince tel que du nitrure de silicium pour tapisser les flancs. Cette couche mince n'est pas représentée sur les figures pour des raisons de simplification.
Une abrasion mécano-chimique, avec arrêt sur l'une quelconque des couches de l'empilement alterné, permet d'obtenir une surface libre plane, sur laquelle peut être formée une deuxième couche conductrice 38.
<Desc/Clms Page number 18>
La deuxième couche conductrice 38, également d'une épaisseur de l'ordre de 100 nm est utilisée pour la formation ultérieure d'une grille de commande. Elle peut être en silicium polycristallin par exemple, et est désignée par "sous-couche de grille de commande".
Après la mise en forme d'un masque (non représenté) définissant l'emplacement, et les dimensions d'une structure de grille au-dessus de la région de canal, on procède à une gravure de la sous- couche de grille de commande 38, de la partie comprenant les îlots 34, et de la couche 22 de grille flottante. La gravure peut avoir lieu avec arrêt sur la couche d'isolant de grille 21.
La structure de grille 39 obtenue au terme de la gravure est visible à la figure 4. Elle comprend à présent une grille flottante 22 définie dans la première couche de grille, un réseau d'îlots latéralement isolés, formés par les îlots 34, et la sous-couche de grille de commande 38. On peut noter que, dans des variantes de mise en oeuvre du procédé, cette sous-couche peut être utilisée directement comme grille de commande.
Par ailleurs, par comparaison des figures 3 et 4, on observe que des îlots formés éventuellement en dehors de la région active sont éliminés lors de la définition par gravure de la structure de grille 39.
Les flancs de la structure de grille 39 sont électriquement isolés par formation d'espaceurs 40 visibles sur la figure 5. Les espaceurs 40 peuvent être formés par dépôt d'au moins un matériau isolant, par
<Desc/Clms Page number 19>
exemple de l'oxyde de silicium et/ou du nitrure- de silicium, puis par gravure anisotrope du matériau.
La gravure anisotrope permet de mettre à nu les surfaces parallèles à la surface principale du substrat et de conserver du matériau isolant sur les surfaces perpendiculaires, en l'occurrence les flancs de la structure de grille.
La formation des espaceurs 40 est suivie par le dépôt d'une troisième couche conductrice de grille, en contact avec la sous-couche de grille de commande 38, et par la mise en forme d'une grille de commande 42, par gravure de ladite troisième couche conductrice. La couche conductrice destinée à former la grille de commande 42 est par exemple une couche de métal ou de silicium polycristallin dopée in situ et peut être mise à profit pour la réalisation concomitante d'interconnexions entre la grille de commande et d'autres composants formés sur le même substrat. Il convient de noter que, dans l'exemple décrit ici, la sous-couche de grille en contact avec la grille de commande, peut être considérée comme faisant partie de la grille de commande.
Le masque de gravure, non représenté, utilisé pour la gravure de la grille de commande 42 peut être mis à profit également pour une deuxième gravure de la structure de grille sous-jacente, c'est-à-dire la sous- couche de grille 38, la partie comportant les îlots 34, et la grille flottante 22. Cette gravure, qui peut avoir lieu avec arrêt sur la couche d'isolant de grille, permet d'aligner les bords de la grille flottante sur ceux de la grille de commande. Ces bords
<Desc/Clms Page number 20>
se trouvent à l'aplomb de parties de la région active destinées à la formation d'une source et d'un drain, de part et d'autre du canal. Les bords sont parallèles au plan de coupe de la figure 5 mais ne sont pas contenus dans ce plan de coupe. Ils ne sont donc pas visibles sur cette figure.
Les bords ou flancs définis lors de la seconde gravure mentionnée ci-dessus, sont en revanche visibles sur la figure 6 qui est une coupe selon un plan de coupe perpendiculaire à celui de la figure 5 et passant également par un point central du canal. Des deuxièmes espaceurs 44 sont formés sur les flancs selon une technique similaire à celle décrite précédemment.
Une ou plusieurs implantations ioniques pratiquées avant et/ou après la formation des deuxièmes espaceurs 44 permettent de former dans le substrat 10 des source et drain 46,48 en utilisant la grille de commande comme masque d'implantation.
Le procédé peut être complété par le dépôt d'une couche d'isolation, l'ouverture de trous de contact dans cette couche à l'aplomb des source et drain, la métallisation des trous et la formation de pistes d'interconnexion. De telles opérations sont toutefois bien connues en soi dans le domaine de la fabrication de composants électroniques intégrés, et ne sont pas davantage décrits ici.
Les opérations terminales mentionnées ci-dessus, de même que la formation des source et drain peuvent aussi avoir lieu directement après la formation de premiers espaceurs 40 lorsque la sous-couche de grille
<Desc/Clms Page number 21>
38 est utilisée directement comme grille de commande et non comme sous-couche.
La figure 6B montre, à titre indicatif, une structure finale obtenue à partir de la structure de la figure 2B. On observe sur cette figure que les îlots et les grilles flottantes sont mutuellement isolés sur leurs flancs latéraux. Seule la partie supérieure des îlots est reliée par la grille de commande.
La description qui précède a été illustrée par des figures qui ne représentent chaque fois qu'un seul dispositif de mémoire, pour des raisons de clarté.
Toutefois, une pluralité de tels dispositifs peuvent être formés de façon simultanée sur le même substrat.
Documents cités [1] K. Yano, T. Ishii, T. Hashimoto, T. Kobayashi, T.
Kobayashi, F. Murai and K. Seki, "A Room-
Temperature Single-Electron Memory Device Using
Fine-Grain Polycristalline Silicon", IEEE
International Electron Devices Meeting, pp.541-544,
1993.
[2] K. Yano et al., "A 128 Mb early prototype for gigascale Single-Electron Memories", ISSCC Conf., pp. 344-345,1999.
[3] S. Tiwari, F. Rana, H. Hanafi, A. Hartstein, E.
Crabbé and K. Chan, "Silicon nanocrystals based memory", Appl. Phys. Lett. 68 (10), pp. 1377-1379,
1996. , [4] L. Guo, E. Leobandung and S. Chou, "A room- temperature silicon single-electron metal-oxide-
<Desc/Clms Page number 22>
semiconductor memory with nanoscale floating-gate and ultranarrow channel", Appl. Phys. Lett. 70 (7), pp. 850-852,1997.
[5] A. Nakajima, T. Futatsugi, K. Kosemura, T. Fukano and N. Yokoyama, "Room temperature opération of Si single-electron memory with self-aligned floating dot gâte", Appl. Phys. Lett. 70 (13), pp. 1742-
1744,1997.
[6] K. Likharev, "Physics and Possible Applications of
Single-Electron Devices", FED Journal, vol. 6,
Suppl. 1, pp. 5-14,1995.
[7] V. Krupenin, S. Lotkov and D. Presnov, "Instability of single-electron memory at low temperature in
Al/AlOx/Al structures", JEP 84(1), pp. 190-196,
1997.
[8] K. Matsumoto, Y. Gotoh, J-I. Shirakashi, T. Maeda,
J. Harris, "Single Electron Memory on Atomically
Flat [alpha]-Al2O3 Substrate made by AFM Nano-Oxidation
Process", à IEDM 1997, pages 155-158.
[9] H. Mizuta et al., "Simulation of high-speed single- electron memory", Sixth Workshop on Computational
Electronics, Osaka, pp. 17-20,1998.
[10] L. Palun, J. Gautier, "The multi-tunnel junction
Single Electron Memory architecture and simulation", SSDM Conf., Tokyo, 1999.
[11] FR-A-2 772 989.
[12] C. Haginoya et al., "Nanostructure array fabrication with a size-controllable natural lithography", Appl. Phys. Lett. 71 (20), pp. 2934-
2936,1997.
<Desc/Clms Page number 23>
[13] T. Baron et al., "Growth by low pressure chemical vapor déposition of silicon quantum dots on insulator for nanoelectronics devices", MRS Spring meeting, San Francisco, avril 1999.
[14] H. Deckman et al., "Natural lithography"), Appl.
Phys. Lett. 41(4), pp. 377-379,1982.
[15] H. Ahmed, "Single atom scale lithography for single électron devices", Physical B 227, pp. 259-263,
1996.

Claims (23)

REVENDICATIONS
1. Dispositif de mémoire à blocage de Coulomb comprenant au moins une grille flottante (22) et une grille de commande (38, 42), séparées par au moins un îlot de blocage (34), chaque îlot de blocage comprenant un empilement alterné (24) d'une pluralité de couches conductrices (24b) et diélectriques (24a).
2. Dispositif selon la revendication 1, comprenant une pluralité de grilles flottantes juxtaposées, associées chacune à au moins un îlot de blocage.
3. Dispositif selon la revendication 2, comprenant, pour chaque grille flottante, un unique îlot de blocage aligné sur ladite grille.
4. Dispositif selon la revendication 1, comprenant une grille flottante continue unique associée à une pluralité d'îlots de blocage.
5. Dispositif selon la revendication 1, dans lequel les couches diélectriques (24a) présentent, chacune, une épaisseur comprise entre 0,5 et 2 nm.
6. Dispositif selon la revendication 1, dans lequel les couches conductrices (24b) présentent, chacune, une épaisseur comprise entre 1,5 et 10 nm.
7. Dispositif selon la revendication 1, dans lequel les couches conductrices (24b) sont en un matériau choisi parmi le silicium polycristallin et un métal, W, Ta, Nb ou un siliciure, ou un nitrure NbN, TaN, TiN.
8. Dispositif selon la revendication 1, dans lequel les couches diélectriques (24a) sont en un
<Desc/Clms Page number 25>
matériau choisi parmi le nitrure ou l'oxyde de silicium et des oxydes ou nitrures de métaux.
9. Dispositif selon la revendication 1, dans lequel les couches diélectriques sont formées d'un empilement de sous-couches.
10. Dispositif selon la revendication 9, dans lequel les couches diélectriques comportent un empilement d'une première sous-couche de Si3N4, d'une deuxième sous-couche de Si02 et d'une troisième sous- couche de Si3N4.
11. Dispositif selon la revendication 1, comprenant un canal (14) disposé sous la grille flottante et des régions de source (46) et de drain (48), délimitant le canal et disposées de part et d'autre de la grille flottante.
12. Dispositif selon la revendication 1, dans lequel chaque piège à électrons (34) comprend un nombre d'alternance de couches conductrices et diélectriques compris entre 2et 6.
13. Procédé de réalisation d'un dispositif de mémoire comprenant une grille flottante et une grille de commande séparées par une pluralité de pièges à électrons mutuellement isolés, le procédé comprenant les étapes successives suivantes : a) formation sur un substrat (10) semi-conducteur d'une première couche de grille (22), isolée électriquement du substrat par une couche d'isolant de grille (21), b) formation sur la première couche de grille (22) d'une structure intermédiaire comprenant un empilement alterné (24) de couches
<Desc/Clms Page number 26>
conductrices (24b) et de couches diélectriques (24a), c) mise en forme d'îlots (34) s'étendant de façon sensiblement perpendiculaire à la première couche de grille (22) par gravure des couches conductrices et des couches diélectriques, d) mise en place d'au moins un matériau de remplissage (36) diélectrique entre les îlots, e) formation d'au moins une deuxième couche de grille (38,42), et f) mise en forme des grilles flottante (22) et de commande (38,42) par gravure des première et deuxième couches de grille et de la structure intermédiaire, g) formation de régions de source (46) et de drain (48) dans le substrat de part et d'autre de la grille flottante (22).
14. Procédé selon la revendication 13, comprenant en outre, avant l' étape a), un dopage du substrat pour définir une région de canal du dispositif de mémoire.
15. Procédé selon la revendication 13, dans lequel la mise en forme des îlots à l'étape c) comprend la formation d'un masque de gravure sur l'empilement de couches, par insolation électronique à haute résolution d'une couche de résine (28), puis la gravure de l'empilement alterné (24) de couches, selon le masque.
16. Procédé selon la revendication 13, dans lequel la mise en forme des îlots à l'étape c) comprend le dépôt d'un matériau granulaire (30) sur l'empilement (24) de couches, et la gravure de l'empilement en utilisant le matériau granulaire comme masque.
<Desc/Clms Page number 27>
17. Procédé selon la revendication 13, dans lequel la mise en forme des îlots (34) à l'étape c) comprend la formation d'un masque de gravure, par insolation d'une couche de résine (28) à travers un matériau granulaire (30) déposé sur celle-ci, puis la gravure des couches de l'empilement alterné (24) selon le masque.
18. Procédé selon la revendication 13, dans lequel on forme des îlots (34) qui présentent des sections de l'ordre de 5 nm et qui sont mutuellement séparées d'une distance moyenne de l'ordre de 10 nm.
19. Procédé selon la revendication 13, comprenant entre les étapes d) et e) une étape de planarisation des îlots (34) et du matériau de remplissage (36).
20. Procédé selon la revendication 13, dans lequel l'étape e) comprend : - la formation d'une deuxième couche de grille (38), dite sous-couche de grille, au-dessus des îlots, - la première gravure d'une structure de grille (39) comprenant la sous-couche de grille (38), les îlots (34) et la première couche de grille (22), - l'isolation des flancs de gravure, - la formation d'une troisième couche de grille (42), - une gravure de la troisième couche de grille et de la structure de grille (39), pour définir une grille de commande, et pour aligner des bords de la grille flottante (22) et de la
<Desc/Clms Page number 28>
grille de commande (38, 42), à l'aplomb de régions de source (46) et drain (48).
21. Procédé selon la revendication 13, dans lequel l'étape c) comporte en outre une mise en forme de la première couche de grille pour définir une pluralité de grilles flottantes distinctes.
22. Procédé selon la revendication 21, dans lequel les îlots et la première couche de grille sont mis en forme dans une même étape de gravure de façon à former une pluralité d'îlots auto-alignés sur une pluralité de grilles flottantes correspondantes.
23. Procédé selon la revendication 13, comprenant, avant l' étape b une étape de mise en forme de la première couche de grille pour définir une pluralité de grille flottantes.
FR0006134A 2000-05-15 2000-05-15 Dispositif de memoire a blocage de coulomb, comprenant une pluralite de pieges a electrons, et procede de realisation d'un tel dispositif Withdrawn FR2808923A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR0006134A FR2808923A1 (fr) 2000-05-15 2000-05-15 Dispositif de memoire a blocage de coulomb, comprenant une pluralite de pieges a electrons, et procede de realisation d'un tel dispositif
PCT/FR2001/001446 WO2001088988A1 (fr) 2000-05-15 2001-05-14 Dispositif de memoire a blocage de coulomb, comprenant une pluralite de pieges a electrons, et procede de realisation d'un tel dispositif

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0006134A FR2808923A1 (fr) 2000-05-15 2000-05-15 Dispositif de memoire a blocage de coulomb, comprenant une pluralite de pieges a electrons, et procede de realisation d'un tel dispositif

Publications (1)

Publication Number Publication Date
FR2808923A1 true FR2808923A1 (fr) 2001-11-16

Family

ID=8850203

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0006134A Withdrawn FR2808923A1 (fr) 2000-05-15 2000-05-15 Dispositif de memoire a blocage de coulomb, comprenant une pluralite de pieges a electrons, et procede de realisation d'un tel dispositif

Country Status (2)

Country Link
FR (1) FR2808923A1 (fr)
WO (1) WO2001088988A1 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100459895B1 (ko) 2002-02-09 2004-12-04 삼성전자주식회사 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600166A (en) * 1992-05-27 1997-02-04 Sgs-Thomson Microelectronics, S.R.L. EPROM cell with a readily scalable interpoly dielectric
EP0843360A1 (fr) * 1996-11-15 1998-05-20 Hitachi Europe Limited Dispositif de mémoire
US5886380A (en) * 1996-03-19 1999-03-23 Fujitsu Limited Semiconductor memory elements having quantum box floating gates
US5945686A (en) * 1997-04-28 1999-08-31 Hitachi, Ltd. Tunneling electronic device
DE19929926A1 (de) * 1998-06-29 1999-12-30 Lg Semicon Co Ltd Speicher mit Mehrpegel-Quantenpunktstruktur und Verfahren zum Herstellen desselben
US6060743A (en) * 1997-05-21 2000-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600166A (en) * 1992-05-27 1997-02-04 Sgs-Thomson Microelectronics, S.R.L. EPROM cell with a readily scalable interpoly dielectric
US5886380A (en) * 1996-03-19 1999-03-23 Fujitsu Limited Semiconductor memory elements having quantum box floating gates
EP0843360A1 (fr) * 1996-11-15 1998-05-20 Hitachi Europe Limited Dispositif de mémoire
US5945686A (en) * 1997-04-28 1999-08-31 Hitachi, Ltd. Tunneling electronic device
US6060743A (en) * 1997-05-21 2000-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same
DE19929926A1 (de) * 1998-06-29 1999-12-30 Lg Semicon Co Ltd Speicher mit Mehrpegel-Quantenpunktstruktur und Verfahren zum Herstellen desselben

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KRUPENIN V A ET AL: "INSTABILITY OF SINGLE-ELECTRON MEMORY AT LOW TEMPERATURES IN AI/AIOX/AI STRUCTURES", JOURNAL OF EXPERIMENTAL AND THEORETICAL PHYSICS,US,AMERICAN INSTITUTE OF PHYSICS, WOODBURY, vol. 84, no. 1, 1997, pages 190 - 196, XP000683101, ISSN: 1063-7761 *
VILLEGIER J C ET AL: "NBN TUNNEL JUNCTIONS", IEEE TRANSACTIONS ON MAGNETICS,US,IEEE INC. NEW YORK, vol. MAG-21, no. 2, 1 March 1985 (1985-03-01), pages 498 - 504, XP000073343, ISSN: 0018-9464 *

Also Published As

Publication number Publication date
WO2001088988A1 (fr) 2001-11-22

Similar Documents

Publication Publication Date Title
EP2304794B1 (fr) Structure et procede de realisation d&#39;un dispositif microelectronique de memoire 3d de type flash nand
EP2577730B1 (fr) Circuit integre a dispositif de type fet sans jonction et a depletion
EP2208201B1 (fr) Cellule memoire sram dotee de transistors a structure multi-canaux verticale
FR2810161A1 (fr) Memoire electronique a architecture damascene et procede de realisation d&#39;une telle memoire
WO2012069606A2 (fr) Procede de fabrication d&#39;un dispositif de transistor a effet de champ implemente sur un reseau de nanofils verticaux, dispositif de transistor resultant, dispositif electronique comprenant de tels dispositifs de transistors, et processeur comprenant au moins un tel dispositif electronique.
FR2661555A1 (fr) Procede pour fabriquer un reseau-memoire a semi-conducteurs avec des cellules du type a grille flottante et sans contact.
FR3081155A1 (fr) Procede de fabrication d&#39;un composant electronique a multiples ilots quantiques
EP1346405A1 (fr) Procede de fabrication d&#39;un ilot de matiere confine entre des electrodes, et applications aux transistors
EP1418625B1 (fr) Procédé de mémorisation d&#39;une donnée binaire dans une cellule-mémoire d&#39;un circuit intégré de mémoire, circuit intégré correspondant et procédé de fabrication
FR3081154A1 (fr) Procede de fabrication d&#39;un composant electronique a multiples ilots quantiques
FR3073666A1 (fr) Procede de fabrication d&#39;un transistor a effet de champ
EP1042818B1 (fr) Dispositif de mémoire multiniveaux à blocage de Coulomb et méthodes correspondantes de fabrication et d&#39;opération
EP1433206B1 (fr) Transistor a un electron et a canal vertical, et procedes de realisation d&#39;un tel transistor
EP4092750B1 (fr) Memoire 1t1r a structure 3d
FR2808923A1 (fr) Dispositif de memoire a blocage de coulomb, comprenant une pluralite de pieges a electrons, et procede de realisation d&#39;un tel dispositif
EP4141952A1 (fr) Dispositif quantique intégrant une electrode enterrée metallique
EP4033540A1 (fr) Dispositif comprenant des grilles de commande électrostatique reparties sur deux faces opposées d&#39;une portion de semiconducteur
EP3701567B1 (fr) Procede de fabrication d&#39;un composant electronique a doubles boites quantiques
FR2830124A1 (fr) Memoire vive
EP1586118B1 (fr) Condensateur enterre associe a une cellule sram
EP4175448B1 (fr) Procede de co-fabrication d&#39;une memoire ferroelectrique et d&#39;une memoire resistive oxram et dispositif co-integrant une memoire ferroelectrique et une memoire resistive oxram
FR3069952B1 (fr) Realisation d&#39;un transistor a structure de canal et regions de source et de drain en semi-metal
WO2024009047A1 (fr) Dispositif quantique a qubits de semi-conducteur comprenant des grilles disposees dans un semi-conducteur
EP4185093A1 (fr) Procédé de réalisation d&#39;un dispositif quantique
FR2720191A1 (fr) Transistor à effet de champ à grille isolée, et procédé de fabrication correspondant.

Legal Events

Date Code Title Description
ST Notification of lapse