WO2004051751A1 - 情報記憶素子及びその製造方法並びにメモリアレイ - Google Patents

情報記憶素子及びその製造方法並びにメモリアレイ Download PDF

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WO2004051751A1
WO2004051751A1 PCT/JP2003/015292 JP0315292W WO2004051751A1 WO 2004051751 A1 WO2004051751 A1 WO 2004051751A1 JP 0315292 W JP0315292 W JP 0315292W WO 2004051751 A1 WO2004051751 A1 WO 2004051751A1
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floating gate
silicon oxide
information storage
storage element
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PCT/JP2003/015292
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Shinya Yamaguchi
Masahiko Ando
Toshikazu Shimada
Natsuki Yokoyama
Shunri Oda
Nobuyoshi Koshida
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Japan Science And Technology Agency
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    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Definitions

  • the present invention relates to a flash EEPROM (electrically erasable and programmable read only memory) type non-volatile memory element and a method of manufacturing the same among semiconductor-storage devices, and particularly relates to a change in the mechanical state of a floating gate layer. Also, the present invention relates to an information storage element having a characteristic in a portion for reading and writing information, a manufacturing method thereof, and a memory array. Background art
  • a flash memory has been known as one of nonvolatile storage elements.
  • the memory cell in this flash memory has a laminated structure in which a floating gate is formed on a substrate via a tunnel oxide film and a control gate is further formed via a gate insulating film.
  • a floating gate is formed on a substrate via a tunnel oxide film
  • a control gate is further formed via a gate insulating film.
  • electrons (or holes) are injected from the drain to the floating gate using the voltage difference between the control gate and the drain.
  • a FLOTOX (floating-gate tunnel oxide) type, an MNOS (metal nitride oxide semiconductor) type, and the like are known.
  • a tunnel oxide film (first gate insulating film), a floating gate (floating gate), an interlayer insulating film (second gate insulating film), and a control gate (control gate) are formed in a channel portion formed in a surface layer portion of a semiconductor substrate. Gate), and accumulates electric charge in the floating gate by applying a high voltage.
  • a charge storage state and an erasure state are generated by opening to the channel section, and 1-bit information is written and read using the charge storage state and the erasure state.
  • the MNOS type has a structure in which charges are accumulated in the interface trap of a two-layer insulating film consisting of an oxide film (silicon oxide film) and a nitride film (nitride film).
  • An object of the present invention is to solve such a problem, and an object of the present invention is to provide an information storage element in which information can be written by mechanical operation of a floating gate layer, a method for manufacturing the same, and a memory array. Disclosure of the invention
  • an information storage element is a semiconductor transistor having a semiconductor substrate, a source, a drain, a gate, and a gate insulating film, wherein the gate insulating film has a cavity,
  • the transistor has a floating gate layer having two stable bending states, a state of being stable radially to the channel side and a state of being stable radially to the gate side, and information is provided by the two stable bending states of the floating gate layer. Is stored.
  • the information storage element having this configuration operates as follows. That is, gate and drain An initialization voltage is applied between the gates to inject charges into the floating gate layer and to form and initialize one of the two stable bending states of the floating gate layer. Next, in order to change the stable bending state without changing the charge injected into the floating gate, a write voltage smaller than the initialization voltage is applied. The information is written by selecting the sign of this voltage and changing or not changing the stable deflection state of the floating gate. If the stable bending state of the floating gate is the bending state on the channel side, the electric field due to the electric charge injected by the floating gate greatly affects the channel. Since the effect on the channel is small, the written information can be read by detecting the magnitude of the current between the source and drain.
  • the floating gate is initially deflected to the channel side and stable, and if a positive reset voltage is applied to the drain and a negative reset voltage is applied to the gate, holes are injected into the floating gate and the floating gate is It is deflected to the gate side and stabilized by the Coulomb interaction force between the injected hole charges and the electric field from the drain to the gate.
  • a negative write voltage is applied to the drain and a positive write voltage is applied to the gate, the Hall charge injected into the floating gate does not change, so the Coulomb interaction between the hole charge and the electric field from the gate to the drain Due to the force, the floating gate is radially stabilized toward the gate. Since the floating gate having hole charges approaches the channel, the conductivity of the channel changes, and the source / drain current value changes.
  • the gate insulating film of the information storage element of the present invention is preferably made of silicon oxide.
  • the floating gate layer is preferably a silicon oxide layer containing crystalline silicon grains. According to this configuration, since the electron affinity and the ionization energy of the crystalline silicon are large, the charge injected into the floating gate is well retained and does not change with the write voltage.
  • the floating gate layer may have a structure in which a polycrystalline silicon thin film layer is sandwiched between silicon oxide layers.
  • the two silicon oxide layers sandwiching the polycrystalline silicon thin film layer may have different thicknesses.
  • the elastic modulus of the floating gate can be varied depending on the bending direction, and for example, the writing speed can be increased.
  • the floating gate layer is formed by stacking a silicon nitride layer on the silicon oxide layer. It is a layered structure. According to this configuration, the charge is held at the defect level at the interface between the silicon oxide layer and the silicon nitride layer, so that the charge injected into the floating gate is well held and does not change with the write voltage. .
  • the writing is performed by the mechanical operation of the floating gate, so that the current path between the floating gate and the drain that flows when writing to the floating gate is performed as in a conventional flash memory.
  • the upper material does not deteriorate.
  • a semiconductor transistor having a semiconductor substrate, a source, a drain, a gate, and a gate insulating film has a cavity, and the cavity is stabilized radially to the channel side of the transistor in the cavity.
  • the step of forming the first silicon oxide layer by a high-temperature process is preferably a thermal oxidation method of 100 ° C. or higher or a high-temperature CVD method of 900 ° C. or higher.
  • the step of forming the first and second silicon nitride layers by a low-temperature process is preferably performed by a room-temperature plasma CVD method.
  • the step of forming the floating gate layer at a lower temperature than the high temperature process can be performed by a CVD method at 700 ° C. or lower.
  • a floating gate layer having a structure in which Si crystal fine particles are embedded in the oxide film is formed by controlling the flow rate of the source gas, and controlling the temperature of the source gas or the temperature of the CVD reaction vessel.
  • a first silicon oxide layer is formed by a CVD method, and a flow rate of a source gas, a temperature of the source gas and / or a CVD method are formed on the first silicon oxide layer.
  • a layer having a structure in which Si crystal fine particles are embedded in the oxide film is formed, and a second silicon oxide layer is formed on this layer by a CVD method.
  • the thickness of the layer is different from the thickness of the second silicon oxide layer.
  • a silicon oxide layer is preferably formed by a CVD method, and a silicon nitride layer is formed on the silicon oxide layer by a CVD method.
  • the step of removing the first and second silicon nitride layers from the structure etched into the shape of the gate insulating film by etching to form the above-described cavity is performed from an exposed side surface of the silicon nitride layer of the structure. Etching with hydrofluoric acid may be used.
  • the step of annealing the structure and bending the floating gate may be annealing at a temperature of 300 ° C. or less.
  • the gate insulating film has a cavity, in which two stable radial states, a state in which the gate insulating film is stable radially toward the channel side of the transistor and a state in which the gate insulating film is stable radially toward the gate side.
  • a gate insulating film having a floating gate layer having This formation mechanism is considered as follows. That is, before the annealing, the first and second silicon oxide layers constituting the insulating film have a stable structure at a high process temperature at the time of formation, that is, a stress is built in from the viewpoint of a stable structure at the annealing temperature. It has an expanded structure.
  • the silicon oxide layer constituting the floating gate has a structure that is stable at the process temperature at the time of formation before annealing, that is, an expanded structure with built-in stress from the viewpoint of the structure that is stable at the annealing temperature.
  • the degree of expansion of the expanded structure is reduced by the first and second oxidations. Smaller than silicon layer.
  • the stress of each layer is released and the structure changes to a stable structure at the annealing temperature.
  • the first and second silicon oxide layers expand more than the silicon oxide layer forming the floating gate, they contract more. For this reason, it is considered that the floating gate is longer than the first and second silicon oxide layers forming the insulating film, and the floating gate is bent in the cavity.
  • the following can be considered.
  • the silicon oxide silicon has a positive coefficient of thermal expansion, and expands until the volume is sufficiently reduced by the influence of the heat treatment and the cavity kept hollow. Since the floating gate layer has a sufficiently small expansion in the film thickness direction, it is considered that the length is approximately extended in the channel length direction. At this time, the expansion of the gate insulating film holding the floating gate layer and the substrate holding the floating gate layer are relatively large enough to be neglected as compared with the expansion of the floating gate. It is considered that a double stable state, which can be obtained from the viewpoint of elastic energy, occurs in one layer.
  • a memory array according to the present invention is characterized in that it is a memory array using the above-described information storage element as a storage cell.
  • information can be read and written by the mechanical operation of the floating gate, so that there is no deterioration of elements due to leakage current, and a high-speed and highly reliable memory is obtained.
  • FIG. 1 is a cross-sectional view of an information storage element according to a first embodiment of the present invention, in which (a) shows an initialization, (b) shows an off state, and (c) shows an on state.
  • FIG. 2 is an explanatory diagram for calculating the operation characteristics of the information storage element of the present invention.
  • FIG. 3 is a diagram showing physical parameters for calculating the operation speed of the information storage element of the present invention.
  • FIG. 4 shows the device parameters of the information storage device of the present invention and the operating speed obtained by calculation.
  • FIG. 5 is a diagram showing the gate voltage dependence of the drain current of the information storage element of the present invention.
  • FIG. 6 is a diagram showing the drain voltage dependence of the drain current in the on / off state of the information storage element of the present invention.
  • FIGS. 7A and 7B are cross-sectional structural views of the floating gate layer of the present invention.
  • FIG. 7A is a structural diagram of the floating gate according to the first embodiment
  • FIG. 7B is a structural diagram of the floating gate according to the second embodiment
  • FIG. 3C is a structural diagram of the floating gate according to the third embodiment.
  • FIG. 8 is a process schematic diagram showing a method for manufacturing an information storage element of the present invention.
  • FIG. 9 is a diagram showing a memory array using the information storage element according to the present invention.
  • FIG. 10 is a block diagram of an information processing apparatus using the memory array of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • the storage carrier is a hole.
  • the storage carrier is an electron, the same holds true if the on and off states are reversed.
  • an example of a so-called both-end supporting beam structure that supports both ends of the floating gate layer will be described.
  • FIG. 1 is a cross-sectional view of the information storage element according to the first embodiment of the present invention.
  • the initialization state diagram 1 (a), the off state (b), and the on state (c) are illustrated separately.
  • the information storage element of the present invention includes a source, a drain, and a gate on a semiconductor substrate, has a floating gate in a gate insulating film, and the floating gate is provided to be held in a space in the gate insulating film. ing. Specifically, referring to FIG. 1 (a), an n- type source 2 and a drain 3 are formed on a p-type silicon substrate 1, and a gate insulating film 4 made of silicon oxide (Si 2 ) is formed on this surface. A floating gate layer 5 is formed near the center of the gate insulating film 4.
  • the floating gate layer 5 is made of silicon fine particles ( It is made of silicon oxide having a diameter of 10 to 100 nm), and carriers such as electrons and holes can be accumulated in the silicon fine particles. In this embodiment, silicon oxide having silicon fine particles is described as an example. However, as described in a later embodiment, another stacked structure capable of accumulating carriers may be used.
  • the floating gate layer 5 Around the floating gate layer 5 (except for the supported portions at both ends), there are hollows 6 (hollow or gas such as nitrogen) above and below in the figure, and the floating gate layer 5 and the gate insulating film 4 There is a space between them.
  • the length of the floating gate layer 5 in the channel length direction is formed so as to be slightly larger than the channel length (0.1 to 1 ⁇ m). In this way, the elastic energy of the jungle gate layer is obtained by bending slightly upward or downward, that is, a so-called double stable state.
  • the floating gate layer 5 when the floating gate layer 5 is bent to the gate 7 side in the cavity 6, that is, when a downward force is applied to the convex floating gate layer 5 which is bent upward in the figure, the force exceeds a certain value. If there is, the floating gate layer 5 changes to a state of being bent to the channel side in the cavity 6, that is, a concave state bent downward in the figure. The change from a concave state bent down to a convex state bent up is the reverse. A method of forming a floating gate layer long in the channel length direction, which is a source of a mechanical state change, will be described later.
  • a gate electrode 7 made of metal (or polysilicon) is formed on the surface of the gate insulating film 4 having the above-described features to constitute an element.
  • FIG. 1 (a) is a diagram showing a state of initialization performed only once after element formation.
  • set a sufficiently large voltage (initialization voltage) such that V g ⁇ V d.
  • holes 8 are accumulated in the floating gate layer 5 by a tunnel current flowing from the substrate 1 through the gate insulating film 4.
  • the accumulated holes maintain the accumulated state as long as only a voltage sufficiently smaller than this initialization voltage is applied between Vg and Vd.
  • the on-state (Fig. 1 (c)) can be achieved by applying a voltage between Vg and Vd (on-state voltage: Vg> Vd) in the opposite direction to the off-state voltage to make the floating gate layer 5 concave. Realize. This causes the floating gate layer 5 to approach the channel by the amount of displacement 9, the electric field from the hole 8 to the channel increases and turns on, and the current Id between Vs and Vd flows. Function.
  • FIG. 2 (a) is a one-dimensional schematic diagram of the floating gate layer of the present invention. If the thickness of the floating gate layer is sufficiently small and the change in the depth direction (channel width direction) in the figure can be neglected, such a one-dimensional model can be used.
  • the horizontal axis X indicates the channel length direction
  • the vertical axis z indicates the height in the direction perpendicular to the substrate. L for channel length. If the total length of the floating gate layer is L, the floating gate layer has a curve as shown in Fig. 2 (a) (an example of a convex state). At this time, the distance ⁇ between the floating gate layer and the X-axis is set as follows. When are almost equal, it is approximately expressed by the following equation (1).
  • FIG. 2 (b) shows the dynamic potential energy of the floating gate layer that has become convex in this way.
  • a harmonic oscillator-type potential (indicated by the dotted line in Fig. 2 (b)) is obtained, but for simplicity, a linear (linear) potential was approximated.
  • an electric field is applied to the accumulated charge Q in the floating gate layer by applying a voltage Vg to the gate electrode. Assuming that the distance between the gate electrode and the floating gate layer is d, the equations of motion of the floating gate layer at this time are given by the following equations (5) and (6).
  • the operating speed is 2.1 GHz for a channel length of 1 ⁇ m and 21 GHz for a channel length of 0.1 m, which is a sufficiently high operating speed compared to conventional electric storage flash memory. Obtainable. For this reason, the information storage element, which is a mechanical flash memory card or a shish memory of the present invention, can realize a high operation speed while avoiding the problem of material deterioration due to the entrance and exit of electrons.
  • FIG. 5 and FIG. 6 are schematic diagrams of transport characteristics in the information storage element of the present invention.
  • FIG. 5 is a diagram showing a process of rewriting information by the gate voltage Vg.
  • the floating gate layer is in a convex state and holes are accumulated.
  • the parameters such as the device size are the same as in Structural Example 1 in Fig. 5.
  • the gate voltage Vg is applied from the negative side to the positive side
  • the floating gate layer changes from convex to concave at the critical point (approximately 6 V) where the electric field applied to the floating gate layer overcomes the elastic force.
  • the critical point approximately 6 V
  • V g when V g is applied from the positive side to the negative side, the floating gate layer changes from a concave to a convex state at the critical point of inversion (about 16 V), and the channel is turned off. Since the current change in this process becomes a hysteresis curve as shown in FIG. 5, it can be operated as a memory by switching V g at about ⁇ 20 V.
  • FIG. 6 shows the drain voltage V d dependence of the drain current in each of the on and off states.
  • O in off state does not flow because most I d which is not formed channel even go added V d (leakage current about 1 X 1 0- 1 5 (A )) is, the channel is on state Large Id flows because it is fully open. Therefore, the stored information can be read out by measuring this current.
  • the floating gate layer that is long in the channel length direction, which is the source of the mechanical state change, is formed in a self-organizing manner by utilizing the thermal expansion of a conventionally used material such as silicon oxide. Sectional views of these materials are shown in Figs. 7 (a) to (c).
  • FIG. 7A shows the floating gate layer according to the first embodiment of the present invention.
  • the floating gate layer 5 of this embodiment has a structure in which silicon crystal grains 10 having a diameter of about several 10 nm are embedded in silicon oxide 51. Due to the recent development of film forming technology, these silicon crystal grains 10 can be deposited relatively easily by controlling the flow rate of the source gas during chemical vapor deposition (CVD) and controlling the temperature of the source gas and the reaction vessel. it can.
  • the silicon crystal grains 10 preferably have a diameter of about 1 nm to 50 nm. Also, this CVD method is possible at a substrate temperature of 70'0 ° C or less.
  • Spherical silicon particles are formed in the reaction material gas, and the surface is oxidized as it is in the reaction material gas and then deposited on the substrate. The surface is oxidized to obtain crystalline silicon particles covered with silicon oxide.
  • the thickness of the floating gate layer is t.
  • x is 0.1 to 10 O nm
  • length L is 0.1 to l ⁇ m
  • width W is 0.1 to 1 ⁇ m
  • the length L and width W of this floating gate layer are Corresponds to channel length L and channel width W.
  • the size of the floating gate layer is the same in other embodiments.
  • the crystalline silicon which is a semiconductor
  • the silicon oxide which is an insulator
  • electrons (or holes 8) that have passed through the silicon oxide by tunnel current accumulate in the crystalline silicon. Is done. Since the accumulated electrons (or holes 8) remain semi-permanently in crystalline silicon unless a voltage higher than the voltage that generated the first tunnel current is applied, the floating gate of the present invention This is the most suitable structure for the layer.
  • FIG. 7B is a cross-sectional structure of the floating gate layer according to the second embodiment of the present invention.
  • the first embodiment has a structure in which a polycrystalline silicon thin film layer 11 is inserted between silicon oxides 51.
  • the thickness t si of the polycrystalline silicon thin film layer 11 depends on the thickness of the floating gate layer, it may be 1 to 5 O nm, which is about the same as the silicon crystal grain in the first embodiment.
  • d indicates the thickness of the silicon oxide film on the upper surface side of the polycrystalline silicon thin film layer 11 and is formed so as to be different from the silicon oxide film thickness on the lower surface side.
  • FIG. 7C shows a cross-sectional structure of the floating gate layer according to the third embodiment of the present invention. It has a structure in which two types of insulators, a silicon oxide film 51 and a silicon nitride film 12, are overlapped. With such a structure, the cost of the device can be reduced because the process for fabricating the device is simpler than in other cases. In this case, defects (13) at the interface between the two insulating layers accumulate electrons (or holes). Also in the third embodiment, similarly to the second embodiment, the elastic energy can be made anisotropic by shifting the position of the interface of the insulating layer upward or downward.
  • FIG. 8 is a process schematic diagram showing a method for manufacturing an information storage element of the present invention.
  • an n-type impurity is introduced into a p-type silicon substrate 1 by ion implantation or diffusion to form an n-type source 2 and a drain 3.
  • a silicon oxide film 4 is formed thereon by patterning by thermal oxidation or high-temperature CVD so that the film thickness at the upper part of the channel becomes small.
  • the thermal oxidation temperature is 100 ° C. or higher
  • the high temperature CVD method is 900 ° C. or higher.
  • the substrate temperature is lowered, and a silicon nitride layer 14 is deposited, for example, at about room temperature by a plasma CVD method.
  • the surface of silicon nitride layer 14 is polished by CMP (chemical mechanical polishing) and flattened until silicon oxide film 4 is exposed.
  • a floating gate layer 5 is deposited on the polished surface by the CVD method.
  • the floating gate layer 5 has the structure shown in FIG.
  • the silicon nitride layers 1 and 4 are formed on the floating gate layer 5 by plasma CVD so as to leave only the channel portion. Further, silicon oxide 4 is deposited thereon by a high-temperature CVD method.
  • the silicon oxide film 4 and the floating gate layer 5 are patterned so as to leave only the periphery of the channel portion.
  • the cross section shown in FIG. 8D (only the other cross section) exposing only the periphery of the channel portion is exposed.
  • the last patterned substrate is immersed in, for example, an HF (hydrofluoric acid) aqueous solution, and only the silicon nitride layer 14 is selectively etched to raise the cavity 6. It is formed above and below the play gate layer 5.
  • the silicon nitride layer 14 is formed by a low-temperature CVD method, it contains many depletions, hydrogen bonds, and defects. Therefore, even in the wet etching using hydrofluoric acid, the silicon nitride layer is etched earlier than the silicon oxide layer existing above and below the floating gate layer 5. As a result, only the silicon nitride layer can be selectively removed.
  • the entire substrate is annealed at about 300 ° C using an annealing furnace.
  • the first and second silicon oxide layers 4 constituting the insulating film have a structure that is stable at a high process temperature at the time of formation, that is, a structure that is stable at an annealing temperature. It has a built-in expanded structure.
  • the silicon oxide layer forming the floating gate 5 has a structure that is stable at the process temperature at the time of formation before annealing, that is, an expanded structure that incorporates stress from the viewpoint of the structure that is stable at the annealing temperature.
  • the degree of expansion is limited to the first and second silicon oxide layers. Smaller than.
  • the stress of each layer is released, and the structure changes to a stable structure at the annealing temperature.
  • the first silicon oxide layer 4 contracts, the first and second silicon oxide layers 4 contract more greatly because the degree of expansion is larger than that of the silicon oxide layer forming the floating gate 5. For this reason, it is considered that the silicon oxide layer forming the floating gate 5 is longer than the first and second silicon oxide layers 4 forming the insulating film, and the floating gate 5 is bent in the cavity 6.
  • the silicon oxide expands until the volume is sufficiently relaxed by the influence of the heat treatment and the cavity 6 kept hollow.
  • the thickness of the floating gate layer is set to several tens of nm for a channel length of 0.1 to 1 ⁇ m, the expansion in the thickness direction is sufficiently small, and it can be considered that the length is approximately extended in the channel length direction.
  • the expansion of the gate insulating film 4 holding the floating gate layer 5 and the substrate 1 holding the gate insulating film 5 are relatively large enough to be ignored compared to the expansion of the floating gate. Therefore, it is considered that the floating gate layer 5 has a double stable state which is obtained in terms of elastic energy.
  • the information storage element which is the memory cell of the present embodiment configured as described above,
  • the transistors connected in an array and forming each memory cell have the gates of the transistors arranged in the row direction commonly connected to the respective word lines WDl to WDn.
  • the drains of the transistors arranged in the column direction are commonly connected to the respective data lines DL1 to DLm, and the sources of all the transistors are connected to a common source line SL.
  • a memory array can be formed by arranging the information storage elements of the present invention in an array.
  • FIG. 10 is a block diagram of a micro computer incorporating a memory cell as an information storage element of the present invention. Inside the microcomputer connected to the system bus at the input and output sections, there is a memory section connected to the operation section that performs the main operations. By incorporating the memory cell of the present invention into this memory portion, a high-speed, high-reliability microcomputer can be formed. Industrial applicability
  • the information storage element of the present invention information is not stored in and out of the floating gate, but is stored in the floating gate layer in advance.
  • the effect is that the mechanical state of the floating gate layer is changed by applying an external voltage to the hole, and the changed state of the floating gate layer can be read by the channel current. Therefore, according to this change in the mechanical state, electrons (or holes) need only be moved in and out of the floating gate once after the device is formed, and the subsequent reading and writing can be performed only by the mechanical operation of the floating gate layer. Since there is no need to take in and out electrons, the problem of device deterioration seen in conventional flash memories can be solved.
  • a floating gate can be manufactured through a space in a gate insulating film and can be formed by bringing an elastic double stable state to the floating gate. Has an effect.

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Abstract

浮遊ゲート層の機械的動作によって情報の読み書きを行うことができる情報記憶素子であって、ゲート絶縁膜は、空洞（６）を有し、空洞内（６）に、トランジスタのチャネル側に撓んで安定する状態と、ゲート（７）側に撓んで安定する状態の２つの安定撓み状態を有する浮遊ゲート層（５）を有し、浮遊ゲート層（５）にあらかじめ蓄積されている電子（または正孔８）と外部電界とのクーロン力により、浮遊ゲート層（５）の安定撓み状態を変化させ、変化した浮遊ゲート層（５）の状態をチャネル電流によって読み取ることで、情報の書込み読出しを行う。

Description

明 細 書 情報記憶素子及びその製造方法並びにメモリアレイ 技術分野
本発明は、 半導体-記憶装置のうちフラッシュ E E P R OM (electrical ly erasable and programmable read only memory) 型の不揮発性メモリ素子及ひそ の製造方法に係り、 特に浮遊ゲ一ト層の機械的状態変化によつて情報の読み書き を行う部分に特徴のある情報記憶素子及びその製造方法並びにメモリァレイに関 する。 背景技術
従来、 不揮発性記憶素子の一つとしてフラッシュメモリが知られている。 この フラッシュメモリにおけるメモリセルは、 基板上にトンネル酸化膜を介して浮遊 ゲ一トが形成され、 さらにゲ一ト絶縁膜を介して制御ゲ一トが形成された積層構 造となっている。 このメモリセルに対する動作制御において、書き込み時は制御 ゲ一トとドレインとの電圧差を利用してドレインから浮遊ゲートに電子 （または 正孔） を注入する。
一方、 消去時は同じく制御ゲ一卜とドレイン間の電圧制御により浮遊ゲ一ト中 の電子 （または正孔） をドレインに放出する。 基板を P型とし、 ソース及びドレ インを n型にすると、浮遊ゲートに電子がある場合はチャネルがオフ状態となり 、浮遊ゲートに電子がない場合はチャネルがオン状態となるため、不揮発性のメ モリとして動作する。 ·
従来のフラッシュメモリとして、 F L O T O X (floating-gate tunnel oxide )型や M N O S (metal nitride oxide semiconductor )型等が知られている。 F L O T O X型は、 半導体基板の表層部分に形成したチャネル部にトンネル酸ィ匕 膜 （第 1ゲート絶縁膜） 、 浮遊ゲート (フローティングゲート) 、層間絶縁膜 （ 第 2ゲート絶縁膜） 及び制御ゲート （コントロールゲ一ト） を順次重ねた構造を 持ち、 高電圧の印加によって上記浮遊ゲートに電荷を蓄積し、 あるいは上記チヤ ネル部に開放して電荷蓄積状態と消去状態を発生させ、 この電荷蓄積状態と消去 状態を利用して 1ビットの情報の書き込み、読み出しを行う。 MN O S型は、酸 化膜 （酸化シリコン膜） と窒化膜 （ナイトライド膜） からなる 2層の絶縁膜の界 面トラップに電荷を蓄積する構造になっている。
また、 これらの電気的記憶方法に対し、 本発明に技術的に最も近い機械的記憶 方法を検討した例としては、機械式振り子による不揮発性メモリなどがある （例 えば、 Physical Review Letters, Vol. 87, p. 096101-1 (2001)参照） 。
フラッシュメモリ全体については、 各種雑誌等に記載されている （例えば、ェ 業調査会発行 「電子材料」 1 9 9 3年 4月号、 p 3 2、 または、 昭和 5 9年 1 1 月 3 0日、株式会社オーム社発行、 社団法人電子通信学会編の 「L S Iハンドブ ック」 p 4 8 5参照） 。
しかしながら、上記のようなフラッシュメモリにおいては、 浮遊ゲートに書き 込みを行う際に流れる浮遊ゲ一トとドレイン間の電流によって電流経路上の材料 が劣化してしまい、 素子の読み書き回数に限度ができてしまう。 すなわち、 幾度 も書き込みを行っているうちに浮遊ゲー卜とドレイン間にリーク電流経路が形成 され、 これによつて浮遊ゲートに蓄積した電子や正孔がドレインに流れ出してし まい記憶素子として動作できなくなるという解決すベき課題がある。
本発明はこのような課題を解決するものであり、浮遊ゲート層の機械的動作に よって情報の書き込みを行うことができる情報記憶素子及びその製造方法並びに メモリアレイを提供することを目的とする。 発明の開示
上記課題を解決するために本発明の情報記憶素子は、 半導体基板、 ソース、 ド レイン、 ゲ一ト及びゲート絶縁膜を有する半導体トランジスタにおいて、 ゲート 絶縁膜は空洞を有し、 この空洞内に、 上記トランジスタのチャネル側に橈んで安 定する状態とゲート側に橈んで安定する状態の 2つの安定撓み状態を有する浮遊 ゲート層を有し、 この浮遊ゲート層の 2つの安定撓み状態によつて情報を記憶す ることを特徴とする。
この構成の情報記憶素子は、 以下のように動作する。 すなわち、 ゲートとドレ イン間に初期化電圧を印加して、 浮遊ゲート層に電荷を注入すると共に、 浮遊ゲ ート層の 2つの安定撓み状態の内の一方の安定橈み状態を形成して初期化する。 次に、浮遊ゲ一トの注入電荷を変化させることなく安定撓み状態を変化させるた めに、初期化電圧より小さな書き込み電圧を印加する。 この電圧の符合を選択し て、 浮遊ゲートの安定撓み状態を変化させるか又は変化させないことにより、 情 報を書き込む。 浮遊ゲートの安定橈み状態が、 チャネル側の撓み状態であれば、 浮遊ゲートの注入電荷による電界のチャネルへの影響が大きく、 ゲート側の撓み 状態であれば、浮遊ゲートの注入電荷による電界のチャネルへの影響が小さいの で、 ソース ' ドレイン間の電流の大小を検出することにより、 書き込まれた情報 を読み出すことができる。
例えば、 浮遊ゲートが初めに、 チヤネル側に撓んで安定していたとし、 ドレイ ンに正、 ゲートに負の初期化電圧を印加すれば、 浮遊ゲートにホールが注入され ると共に、 浮遊ゲートは、 注入されたホール電荷とドレインからゲートに向かう 電界とのクーロン相互作用力によって、 ゲート側に撓んで安定化する。 次に、 ド レインに負、 ゲ一トに正の書き込み電圧を印加すれば、 浮遊ゲートに注入された ホ一ル電荷が変化しないので、 ホール電荷とゲートからドレインに向かう電界と のクーロン相互作用力により、浮遊ゲートはゲート側に橈んで安定する。 ホール 電荷を有する浮遊ゲートがチャネルに近づくので、 チャネルの導電率が変化し、 ソース ドレイン電流値が変ィ匕する。
本発明の情報記憶素子のゲート絶縁膜は酸化シリコンからなるのが好ましい。 上記浮遊ゲート層は、 好ましくは、 結晶シリコン粒を含んだ酸化シリコン層であ る。 この構成によれば、結晶シリコンの電子親和力及びィォン化エネルギーが大 きいので、浮遊ゲートに注入された電荷が良く保持され、 書き込み電圧によって 変化することがない。
また、 浮遊ゲート層は、 多結晶シリコン薄膜層を酸化シリコン層で挟んだ構造 であってもよい。 また、 多結晶シリコン薄膜層を挟む二つの酸化シリコン層の膜 厚が異なっていてもよい。 この構成によれば、 浮遊ゲートの弾性率を撓み方向に よって異ならせることができ、例えば書き込み速度を速くすることができる。 またこの浮遊ゲート層は、 好ましくは、 酸ィヒシリコン層に窒化シリコン層を積 層した構造である。 この構成によれば、 酸化シリコン層と窒化シリコン層の界面 の欠陥準位に電荷が保持されるので、 浮遊ゲ一トに注入された電荷が良く保持さ れ、 書き込み電圧によって変化することがない。
上記構成の情報記憶素子によれば、 浮遊ゲートの機械的動作によって書き込み を行うので、 従来のフラッシュメモリ一のように、 浮遊ゲートに書き込みを行う 際に流れる浮遊ゲートとドレイン間の電流によって電流経路上の材料が劣化する ことがなくなる。
次に、 本発明の情報記憶素子の製造方法を説明する。 本発明の情報記憶素子を 製造するにあっては、 半導体基板、 ソース、 ドレイン、 ゲート及びゲート絶縁膜 を有する半導体トランジスタにおいて、 空洞を有し、 この空洞内にトランジスタ のチャネル側に橈んで安定する状態とゲート側に橈んで安定する状態の 2つの安 定撓み状態を有する浮遊ゲート層を有するゲート絶縁膜を、 半導体基板上に、 高 温プロセスによる第 1の酸ィ匕シリコン層を形成し、 トランジスタのチャネル領域 に対応する領域の第 1の酸化シリコン層をエッチングして薄くし、 空洞に対応す る窪み領域を形成する工程と、 この層上に、 低温プロセスによる第 1の窒化シリ コン層を形成し、 この第 1の窒化シリコン層を上記窪み領域のみに残す工程と、 . この層上に、 浮遊ゲート層を上記高温プロセスより低い温度で形成する工程と、 この層上に、 低温プロセスによる第 2の窒ィ匕シリコン層を形成し、 この窒化シリ コン層をエッチングして窪み領域に対応した領域のみに残す工程と、 この層上に 、 高温プロセスによる第 2の酸化シリコン層を形成し、 この第 の酸化シリコン 層、 浮遊ゲート層、 及び第 1の酸化シリコン層からなる多層構造体を、 ゲート絶 縁膜形状にエッチングする工程と、 このゲート絶縁膜形状にエッチングされた構 造体から、 第 1、 及び第 2の窒化シリコン層をエッチングにより取り除き上記空 洞を形成する工程と、 この構造体をァニールし、 上記浮遊ゲートを撓ませる工程 とを経ることで製造することを特徴とする。
上記構成において、 高温プロセスによる第 1の酸化シリコン層を形成する工程 は、 好ましくは、 1 0 0 0 °C以上の熱酸化方法又は 9 0 0 °C以上の高温 C V D法 である。 また、 低温プロセスによる第 1、 及び第 2の窒化シリコン層を形成する 工程は、 好ましくは、 室温プラズマ C V D法による。 また、浮遊ゲート層を上記高温プロセスより低い温度で形成する工程は、 7 0 0 °C以下の C V D法により形成することができる。 この際、 好ましくは、 原料ガ スの流量制御、 及び原料ガスの温度又は及び C V D反応容器の温度の制御により 、酸化膜中に S i結晶微粒子が埋め込まれた構造の浮遊ゲート層が形成される。 また、 上記浮遊ゲート層の形成工程は、 C V D法により第 1の酸化シリコン層を 形成し、 この第 1の酸ィ匕シリコン層上に、 原料ガスの流量制御、及び原料ガスの 温度又は及び C V D反応容器の温度の制御により、酸化膜中に S i結晶微粒子が 埋め込まれた構造の層を形成し、 この層上に C V D法により第 2の酸化シリコン 層を形成し、上記第 1の酸化シリコン層の厚さと上記第 2の酸化シリコン層の厚 さを異ならせることを特徴とする。 また、 上記浮遊ゲート層の形成工程は、好ま しくは、 C V D法により酸化シリコン層を形成し、 この酸化シリコン層上に C V D法により窒化シリコン層を形成する。
また、 ゲート絶縁膜形状にエッチングされた構造体から、 第し 及び第 2の窒 化シリコン層をエッチングにより取り除き上記空洞を形成する工程は、 上記構造 体の窒化シリコン層の露出した側面から行ぅフッ酸によるエツチングであつてよ い。 また、構造体をァニールし、浮遊ゲートを撓ませる工程は、 3 0 0 °C以下の ァニールであってよい。
この製造方法によれば、 ゲート絶縁膜が、 空洞を有し、 この空洞内にトランジ ス夕のチャネル側に橈んで安定する状態と、 ゲート側に橈んで安定する状態の 2 つの安定橈み状態を有する浮遊ゲート層を有するゲート絶縁膜が形成できる。 この形成メカニズムは以下のように考えられる。 すなわち、 絶縁膜を構成する 第 1及び第 2の酸化シリコン層は、 ァニール前においては、 形成時の高温プロセ ス温度で安定な構造、 即ち、 ァニール温度で安定な構造から見れば、 ストレスを 内蔵した膨張した構造を有している。 また、 浮遊ゲ一トを構成する酸化シリコン 層も同様に、 ァニール前においては、 形成時のプロセス温度で安定な構造、即ち 、 ァニール温度で安定な構造から見れば、 ストレスを内蔵した膨張した構造を有 しているが、形成時のプロセス温度が、 第 1及び第 の酸化シリコン層の形成時 のプロセス温度よりも低いために、膨張した構造の膨張の程度は、 第 1及び第 2 の酸化シリコン層に較べて小さい。 第 1、 第 2の酸化シリコン層、 及び浮遊ゲートを構成する酸化シリコン層から 構成される構造体をァニールすると、 それぞれの層はストレスが解放され、 ァニ ール温度で安定な構造に変化し、収縮するが、 第 1及び第 2の酸化シリコン層の 方が、 浮遊ゲートを構成する酸化シリコン層よりも膨張の程度が大きいために、 より大きく収縮する。 このため、 絶縁膜を構成する第 1及び第 の酸化シリコン 層よりも、浮遊ゲートの方が長くなり、 浮遊ゲートが空洞内で撓むことになると 考えられる。
あるいは、 次のようにも考えられる。 すなわち、 ァニールを施し浮遊ゲート層 を熱膨張させると、 酸ィ匕シリコンの熱膨張率は正であるためこの熱処理と中空に 保たれた空洞の影響で十分体積緩和するまで膨張する。 浮遊ゲ一ト層は膜厚方向 の膨張は十分小さいため近似的にチヤネル長方向に長さが伸びると考えられる。 このとき浮遊ゲ一ト層を保持するゲ一ト絶縁膜やそれを保持する基板の膨張は相 対的に十分体積が大きいため浮遊ゲ一トの膨張に比べると無視でき、 このため浮 遊ゲ一ト層には弾性エネルギー的に得な 2重安定状態が生じると考えられる。 さらに、本発明のメモリアレイは、 上記に記載の情報記憶素子を記憶セルとし たメモリアレイであることを特徴とする。 このような構成のメモリアレイでは、 情報の読み書きが浮遊ゲートの.機械的動作によりできるのでリーク電流に基づく 素子の劣化がなく、 高速かつ高信頼のメモリになる。 図面の簡単な説明
本発明は以下の詳細な説明及び本発明の実施例を示す添付図面によって、 より よく理解されるものとなろう。 なお、 添付図面に示す実施例は本発明を特定する ものではなく、 説明及び理解を容易とするものである。
図 1は本発明の第 1の実施の形態の情報記憶素子の断面図であり、 （ a ) は初 期化、 （b ) はオフ状態、 （c ) はオン状態を示す。
図 2は本発明の情報記憶素子の動作特性を計算するための説明図である。 図 3は本発明の情報記憶素子の動作速度を計算するための物性パラメ一ターを 示す図である。
図 4は本発明の情報記憶素子のデバイスパラメ一ターと計算で求めた動作速度 を示す図である。
図 5は本発明の情報記憶素子のドレイン電流のゲ一ト電圧依存性を示す図であ る。
図 6は本発明の情報記憶素子のォン ·オフ状態におけるドレイン電流のドレイ ン電圧依存性を示す図である。
図 7は本発明の浮遊ゲ一ト層の断面構造図であり、 （ a ) は第 1の実施形態の 浮遊ゲートの構造図、 （ b ) は第 2の実施形態の浮遊ゲ一トの構造図、 （ c ) は 第 3の実施形態の浮遊ゲートの構造図である。
図 8は本発明の情報記憶素子の製造方法を示す工程概略図である。
図 9は本発明に係る情報記憶素子を用いたメモリアレイを示す図である。
図 1 0は本発明のメモリァレイを用いた情報処理装置のプロック図である。 発明を実施するための最良の形態
以下、本発明の好適な実施の形態について、 実質的に同一又は対応する部材に は同一符号を用いて図面を参照しつつ詳細に説明する。 本実施形態では蓄積キャ リァを正孔としているが、 これが電子であつてもオンとオフ状態を反転して考え れば全く同じことが成り立つ。 また本実施形態では浮遊ゲ一ト層の両端を支持し た、 所謂両端支持梁構造の例について説明するが、浮遊ゲート層の一端のみを支 持した、 所謂片端支持梁構造であつても同じことが成り立つ。
まず、本発明の情報記憶素子の第 1の実施形態について説明する。
図 1は本発明に係る第 1の実施形態の情報記憶素子の断面図である。 動作原理 を説明する目的で初期化状態図 1 ( a ) 、 オフ状態 （b ) 、 オン状態 （c ) に分 けて描いてある。
本発明の情報記憶素子は、 半導体基板上にソース、 ドレイン及びゲートを備え 、 ゲート絶縁膜中に浮遊ゲートを有しており、 この浮遊ゲートがゲート絶縁膜中 の空間内で保持されて設けられている。 具体的には、 図 1 ( a ) を参照して、 p 型シリコン基板 1に n型のソース 2及びドレイン 3が形成され、 この表面に酸化 シリコン （S i〇2 ) からなるゲート絶縁膜 4及びゲート絶縁膜 4の中心部付近 に浮遊ゲ一ト層 5が形成されている。 この浮遊ゲ一ト層 5は、 シリコン微粒子 （ 直径 1 0〜 1 0 0 n m) を含んだ酸化シリコンからなり、 このシリコン微粒子中 に電子ゃ正孔などのキャリアを蓄積しておくことができる。 本実施形態ではシリ コン微粒子を持つ酸化シリコンを例としたが、後の実施の形態で述べるように、 キャリアを蓄積できる別の積層構造でも構わない。
この浮遊ゲート層 5の周囲 （両端の被支持部を除く） 、 図では上下に中空 （大 気や窒素などの気体） でなる空洞 6が存在し、浮遊ゲート層 5とゲート絶縁膜 4 との間に間隔が空けられている。 浮遊ゲート層 5のチャネル長方向の長さは、 チ ャネル長 （0 . 1〜 1〃m) に対し少しだけ大きくなるよう形成されている。 こ のようにすることで淳遊ゲ一ト層め弾性エネルギーは上と下どちらかに少し曲が つた方が得となる、 いわゆる二重安定状態となる。
例えば、 浮遊ゲート層 5が空洞 6内でゲート 7側に撓んだ状態、 即ち図におい て上に曲がった凸状態の浮遊ゲート層 5に下向きの力を加えると、 力がある値以 上であれば浮遊ゲート層 5は空洞 6内でチャネル側に撓んだ状態、 即ち図におい て下に曲がった凹状態に変化する。 下に曲がった凹状態から上に曲がった凸状態 への変化もこの逆である。 機械的状態変化の元となるチヤネル長方向に長い浮遊 ゲ一ト層の形成方法は後に述べる。 以上のような特徴を持つゲート絶縁膜 4の表 面には、 金属 （またはポリシリコン） からなるゲ一ト電極 7が形成され素子を構 成する。
次に、本発明に係る情報記憶素子の情報の読み書きについて説明する。
図 1 ( a ) は素子形成後 1回だけ行う初期化の様子を示す図である。 ソース電 圧を V s、 ドレイン電圧を V d、 ゲート電圧を V gとして V s = 0 Vとして V g と V d間に、 V g《V d、 となる十分大きな電圧 （初期化電圧） を印加する。 こ うすると基板 1からゲ一ト絶縁膜 4を通したトンネル電流により浮遊ゲ一ト層 5 に正孔 8が蓄積される。 蓄積された正孔は、 その後 V gと V d間にこの初期化電 圧より十分小さな電圧のみ印加している限り蓄積された状態を維持する。
次にオフ状態 （図 1 ( b ) ) を実現するためには、 上記初期化電圧より小さく 、 かつ、 浮遊ゲート層 5の凹状態を凸状態に変えるのに十分な V g— V d間電圧 (オフ化電圧： V gく V d ) を印加する。 これにより浮遊ゲート層 5は凸状態と なり、 浮遊ゲ一ト層 5内に蓄積されている正孔 8とチャネルとの平均距離が大き くなり、 チャネルが正孔 8から受ける静電界は減少する。 この電界減少によって P型チャネルはオフ状態となる。 .
—方、 オン状態 （図 1 (c) ) は上記オフ化電圧と逆方向の Vg— Vd間電圧 (オン化電圧： Vg>Vd) を印加して浮遊ゲート層 5を凹状態とすることで実 現する。 こうすると浮遊ゲート層 5が変位量 9だけチャネルに接近し、 正孔 8か らチャネルへの電界が増加してオン状態となり、 Vs—Vd間電流 I dが流れる のでそれを読み取ることでメモリとして機能する。
次に、本発明に係る情報記憶素子の動作速度について図 2を用いて説明する。 ■ 図 2 (a) の太線は本発明の浮遊ゲート層を一次元的に表した模式図である。 浮 遊ゲート層の膜厚が十分小さく、 また図の奥行き方向 （チャネル幅方向） の変化 が無視できる場合、 このような一次元モデルで扱うことができる。 横軸 Xはチヤ ネル長方向、 縦軸 zは基板垂直方向の高さを示す。 チャネル長を L。 、浮遊ゲ一 ト層の全長を Lとすると、 浮遊ゲート層は図 2 (a) に示すような曲線となる （ 凸状態の例） 。 このとき浮遊ゲート層と X軸との間隔 Δζは、 しとし。 がほとん ど等しい場合、 近似的に次式 ( 1 ) と表される。
AZ = =
Figure imgf000011_0001
V¾ + rL0Tf - (1) ここで、 Tは温度、 /cは浮遊ゲート層の線膨張率で、 /c= (1/L。 ） · (d Lo /dT) である。 後で述べるように温度 Tには素子作製プロセスの熱処理显 度を適甩する。 ' このように凸状態となつた浮遊ゲ一ト層の力学的ポテンシャルエネルギーを近 似的に描くと図 2 (b) のようになる。 z = ±厶 zで弾性エネルギーが最も低い 安定状態が存在し、 そこから変位する場合には歪によるエネルギー損が生じるた めポテンシャルエネルギーが増大する。 実際には、 z = 0と土 Δζ近傍では調和 振動子型ポテンシャル （図 2 (b) 中、 点線で示した） となるが、 簡単のため線 型 （直線） ポテンシャルで近似した。
このポテンシャル高さを求めるために次のように考える。 浮遊ゲート層に z方 向に力 Fを加えると Δζが小さくなる、 つまり浮遊ゲート層の長さが だけ減 少する。 このとき次式 （ 2 ) の関係が成り立つ。 AL Γ F
a
S (2) ここで、 o:は浮遊ゲート層の単位面積あたりの圧縮率、 Sは浮遊ゲート層の表 面積（チャネル長 Xチャネル幅） である。
ポテンシャルエネルギーの高さ は、浮遊ゲート層がまっすぐになる （L = L 0 ) まで移動した距離厶 zとその間に加えた力 Fとの積（仕事） と等しい。 した がって、下記式 ( 3 ) が成り立つ。
Figure imgf000012_0001
力 Fで浮遊ゲート層を押している間、弾性による力 fが働く。 fはポテンシャ ル の傾きに相当するため下記式 （4) として表される。
Figure imgf000012_0002
この力 fは、 ζ= + Δζから 0の間は Fに対し反発力として働き、 z=0から — Δζの間は合力として働く。 浮遊ゲート層を凸状態から凹状態に変えるには、 ゲ一ト電極に電圧 Vgを加えることで浮遊ゲート層内の蓄積電荷 Qに電界を加え る。 ゲート電極と浮遊ゲート層との間隔を dとすると、 このときの浮遊ゲ一ト層 の運動方程式は下記の式 （5)及び（6) となる。
Q一-Vg
d ό—
Figure imgf000012_0003
Q-Vg , , d2z
+ f = m—r (z=0〜+/lz)
d dr (6) ここで、 mは浮遊ゲート層の総質量である （被支持部分を除く） 。 この運動方 程式を解くと浮遊ゲ一ト層が +Δζから _Δζまで移動するのに要する時間 t r w が式 （7) のとおり求められる。
Figure imgf000012_0005
Figure imgf000012_0004
浮遊ゲ一ト層の材料として酸化シリコンを考えると、 物性パラメータは図 3の とおりである。
これを用いて実際のデバイスパラメ一夕をチャネル長 1〃mと 0 . 1〃mの代 表的な 2つの場合について計算すると、 図 4のとおりとなる。
動作速度はチャネル長 1〃mの場合 2 . 1 G H z、 チャネル長 0 . 1 mの場 合で 2 1 G H zと、 従来の電気的記憶型のフラッシュメモリと比較して十分早い 動作速度を得ることができる。 このため本発明の機械的フラ、シシュメモリである 情報記憶素子は電子の出入りによる材料劣化の問題を回避しつつ、 速い動作速度 を実現できる。
図 5及び図 6は本発明の情報記憶素子における輸送特性の概略図である。 図 5 はゲ一ト電圧 V gによる情報の書き換え過程を示す図である。
最初、 浮遊ゲート層は凸状態であり正孔が蓄積されているとする。 またデバィ スサイズ等のパラメ—夕は図 5の構造例 1と同じとする。 ゲート電圧 V gをマイ ナス側からプラス側に加えていくと、 浮遊ゲート層に加わる電界が弾性力に打ち 勝つ臨界点 （約 6 V) で浮遊ゲート層が凸から凹状態に変わる。 これによりオフ 状態であつたチヤネルがォン状態となり、 ドレイン電流 I dが流れる。
次に、 V gをプラスからマイナス側に加えていくと、 反転の臨界点 （約一 6 V ) で浮遊ゲート層が凹から凸状態に変わりチャネルがオフとなる。 この過程の電 流変化は図 5のようにヒステリシス曲線となるため、 V gを ± 2 0 V程度で切り 替えればメモリとして動作させることができる。
図 6はオン ·オフそれぞれの状態におけるドレイン電流のドレイン電圧 V d依 存性を示す。 ォフ状態では V dを加えていってもチヤネルが形成されていないた めほとんど I dが流れない （リーク電流は 1 X 1 0— 1 5 (A) 程度） が、 オン状 態ではチャネルが完全に開いた状態であるため大きな I dが流れる。 したがって 、 この電流を測定することにより記憶された情報を読み出すことができる。 次に、 本発明の浮遊ゲート層の詳細な構造を説明する。 機械的状態変化の元と なるチヤネル長方向に長い浮遊ゲ一ト層は、 酸ィ匕シリコンなど従来でも使用され てきた材料の熱膨張を利用して自己組織的に形成する。 これらの材料の断面図を 図 7 ( a ) 〜 （c ) に示す。
図 7 ( a ) は本発明の第 1の実施の形態に係る浮遊ゲート層である。 この第 1 の実施形態の浮遊ゲート層 5では、酸化シリコン 5 1内に直径約数 1 0 n m程度 のシリコン結晶粒 1 0が埋め込まれた構造を持つ。 このシリコン結晶粒 1 0は最 近の製膜技術の発展により、化学気相反応堆積法 （C V D法） 中の原料ガスの流 量制御、 原料ガスや反応容器の温度制御により比較的容易に堆積できる。 このシ リコン結晶粒 1 0は直径が 1 n m〜 5 0 nm程度が望ましい。 また、 この C V D 法は、 7 0 ' 0 °C以下の基板温度で可能である。
反応原料ガス中で球状のシリコン粒子を形成して、 そのまま反応原料ガス中で 表面を酸化させてから基板上に堆積させるか、 または球状シリコン粒子のままで 一旦基板上に堆積し、後の熱処理で表面を酸ィ匕することで酸化シリコンに覆われ た結晶シリコン粒を得ることで形成される。
浮遊ゲート層は膜厚 t。xが 0 . 1〜 1 0 O nm、長さ Lが 0 . l〜 l〃m、 幅 Wが 0 . 1〜 1〃 mであり、 この浮遊ゲ一ト層の長さ L及び幅 Wはチャネル長 L とチャネル幅 Wに対応している。 浮遊ゲ一ト層の大きさは他の実施形態でも同様 である。
このような構造をもっと、絶縁体である酸化シリコン中に半導体である結晶シ リコンが孤立することになるので、酸化シリコンをトンネル電流により通過した 電子 （または正孔 8 ) は結晶シリコン中に蓄積される。 蓄積された電子 （または 正孔 8 ) は最初のトンネル電流を発生させた電圧以上の電圧が加わらない限り、 半永久的に結晶シリコン中に蓄積されたままとなるので、 本発明の浮遊ゲ一ト層 として最適な構造である。
図 7 ( b ) は本発明の第 2の実施形態に係る浮遊ゲート層の断面構造である。 この第 1の実施形態浮遊ゲート層 5では、酸化シリコン 5 1の間に多結晶シリコ ン薄膜層 1 1を挿入した構造をもつ。 この多結晶シリコン薄膜層 1 1の膜厚 t s i は浮遊ゲ一ト層の膜厚によるが、 第 1の実施形態におけるシリコン結晶粒と同程 度の 1〜 5 O nmで'よい。 図 7 ( b ) 中、 dは多結晶シリコン薄膜層 1 1の上面 側の酸化シリコンの膜厚を示し、下面側の酸化シリコン膜厚と差異を持つように 形成している。 このとき半導体薄膜の高さ位置を酸化シリコン膜厚の中心からあ えてずらすことで弾性エネルギーの撓み方向に関する異方性を持たせることがで きる。 このようにすることで浮遊ゲ一ト層の橈み方向に関する弾性定数を変える ことができるので、 メモリ素子の書き換え速度等の動作速度を制御することがで きる。
図 7 (c) は本発明の第 3の実施形態に係る浮遊ゲート層の断面構造である。 これは酸化シリコン膜 5 1と窒化シリコン膜 1 2の 2種類の絶縁体を重ね合わせ た構造をもつ。 このような構造にすると素子作製の際のプロセスが他の場合と比 較して簡易になるため低コスト化できる。 この場合二つの絶縁層界面の欠陥 1 3 が電子 （または正孔） を蓄積する。 なお、 この第 3の実施形態においても、 第 2 の実施形態と同様に絶縁層界面の位置を上方又は下方にずらすことにより弾性ェ ネルギ一に異方性を持たせることができる。
次に本発明の情報記憶素子の製造方法について説明する。 図 8は本発明の情報 記憶素子の製造方法を示す工程概略図である。
まず、 図 8 (a) を参照して、 p型シリコン基板 1上に n型不純物をイオン注 入または拡散によって導入し、 n型のソース 2とドレイン 3を形成する。 その上 に酸化シリコン膜 4を熱酸化又は高温 CVD法によりチャネル上部の膜厚が小さ くなるようパターニングして形成する。 熱酸化温度は 1 00 0 °C以上、 高温 CV D法は 9 0 0 °C以上である。 さらにその上に基板温度を低くして、 例えば室温程 度でプラズマ CVD法により窒化シリコン層 1 4を堆積する。
次に、 図 8 (b) を参照して、窒化シリコン層 1 4表面を CMP (化学的機械 的研磨法） によって研磨し酸化シリコン膜 4が露出するまで平坦ィ匕する。
さらに図 8 (c) を参照して、 研磨した表面に CVD法により浮遊ゲート層 5 を堆積する。 本発明の第 1の実施形態の場合、 この浮遊ゲート層 5は図 7 (a) に示した構造をもつ。 この浮遊ゲ一ト層 5の上にブラズマ C V D法により窒化シ リコン層 1 ·4をチャネル部のみ残すようにパ夕一ニングして形成する。 さらにそ の上に高温 C VD法により酸化シリコン 4を堆積する。
次に図 8 (d) を参照して、 チャネル部の周辺のみ残すように酸化シリコン膜 4、 浮遊ゲート層 5をパターユングする。 このときチャネル部の周辺のみを残し た図 8 (d) に示す断面 （他方の断面も同様） が露出する。
図 8 (e) を参照して、最後にパターユングした基板を例えば HF (フッ酸） 水溶液に浸し、窒ィ匕シリコン層 1 4のみを選択エッチングすることで空洞 6を浮 遊ゲ一ト層 5の上下に形成する。 このとき窒化シリコン層 1 4は低温- C V D法により形成しているため、空乏、 水素結合、 欠陥を多く含む。 したがつ て、 フッ酸によるゥエツトエッチングでも窒化シリコン層は浮遊ゲート層 5の上 下に存在する酸化シリコン層より早くエッチングされる。 これにより事実上窒化 シリコン層のみを選択的に取り除くことができる。
その後、 ァニール炉を使用して、 基板全体に 3 0 0 °C程度でァニール処理を施 す。 絶縁膜を構成する第 1及び第 2の酸化シリコン層 4は、 ァニール前において は、 形成時の高温プロセス温度で安定な構造、即ち、 ァニ一ル温度で安定な構造 から見れば、 ストレスを内蔵した膨張した構造を有している。 また、 浮遊ゲート 5を構成する酸化シリコン層も同様に、 ァニール前においては、 形成時のプロセ ス温度で安定な構造、即ち、 ァニール温度で安定な構造から見ればストレスを内 蔵した膨張した構造を有しているが、形成時のプロセス温度が、 第 1及び第 2の 酸ィ匕シリコン層 4の形成プロセス温度よりも低いために、膨張の程度は、 第 1及 び第 の酸化シリコン層に較べて小さい。 第 1、 第 2の酸化シリコン層 4、 及び 浮遊ゲ一ト 5を構成する酸化シリコン層から構成される構造体をァニールすると 、 それぞれの層はストレスが解放され、 ァニール温度で安定な構造に変化し、。収 縮するが、 第 1及び第 2の酸化シリコン層 4の方が、 浮遊ゲ一ト 5を構成する酸 化シリコン層よりも、 膨張の程度が大きいために、 より大きく収縮する。 このた め、 絶縁膜を構成する第 1及び第 の酸化シリコン層 4よりも、 浮遊ゲート 5を 構成する酸化シリコン層の方が長くなり、 浮遊ゲート 5が空洞 6内において撓む ことになると考えられる。
あるいは、酸化シリコンの熱膨張率は正であるため、 この熱処理と中空に保た れた空洞 6の影響で十分体積緩和するまで膨張する。 浮遊ゲート層はチャネル長 0 . 1〜 1〃mに対し膜厚を数十 nmとすると、 膜厚方向の膨張は十分小さいた め近似的にチヤネル長方向に長さが伸びると考えてよい。 このとき浮遊ゲ一ト層 5を保持するゲ一ト絶縁膜 4やそれを保持する基板 1の膨張は相対的に十分体積 が大きいため浮遊ゲートの膨張に比べると無視できる。 このため浮遊ゲート層 5 には弾性エネルギー的に得な 2重安定状態が生じると考えられる。
このように構成される本実施形態のメモリセルである情報記憶素子は、 たとえ ば図 9に示すようにァレイ状に接続され、 それぞれのメモリセルを構成するトラ ンジス夕において、 行方向に配列されているトランジスタのゲートが共通にそれ ぞれのワード線 WD l〜WD nに、 列方向に配列されているトランジスタのドレ インが共通にそれぞれのデータ線 D L l〜D L mに、 また全てのトランジスタの ソースが共通ソース線 S Lにそれぞれ接続されている。 このようにして本発明の 情報記憶素子をァレイ状に配列することによりメモリアレイができる。
本発明の情報記憶素子であるメモリセルを組み込んだマイクロコンピュ一夕の プロック図を図 1 0に示す。 システムバスに対し入力部及び出力部で接続された マイクロコンピュー夕内部では、 主たる演算を担う演算部に接続されたメモリ部 が構成されている。 本発明のメモリセルをこのメモリ部に組み込むことで高速、 高信頼性のマイクロコンピュー夕を形成することができるようになる。 産業上の利用可能性
以上の説明から理解されるように、 本発明の情報記憶素子によれば、 情報の記 憶が浮遊ゲートに対する電子の出し入れではなく、 あらかじめ浮遊ゲ一ト層に蓄 積されている電子 （または正孔） に外部から電圧を加えることで浮遊ゲート層の 機械的状態を変化させ、 変化した浮遊ゲート層の状態をチャネル電流によって読 み取ることで行うことができるという効果を有する。 したがって、 この機械的状 態変化によれば浮遊ゲートに対する電子 （または正孔） の出し入れは素子形成後 1回のみ行えばよく、 その後の読み書きは浮遊ゲ一ト層の機械的動作によっての み行い電子の出し入れが不要なため従来フラッシュメモリで見られた素子劣化の 問題を解消することができる。
さらに本発明の情報記憶素子の製造方法では、 浮遊ゲ一トをゲート絶縁膜中に 空間を介して製造することができるとともに、 浮遊ゲートに弾性二重安定状態を もたらして形成することができるという効果を有する。
また本発明のメモリアレイでは、 情報の読み書きが浮遊ゲートの機械的動作に よりできるので電流に基づく素子の劣化がなく、 高速かつ高信頼のメモリになる という効果を有する。

Claims

請 求 の 範 囲
1 . 半導体基板、 ソース、 ドレイン、 ゲ一ト及びゲート絶縁膜を有する半導 体トランジスタにおいて、
上記ゲート絶縁膜は、 空洞を有し、
この空洞内に、 上記トランジスタのチャネル側に橈んで安定する状態と、 ゲー ト側に橈んで安定する状態の 1つの安定撓み状態を有する浮遊ゲ一ト層を有し、 この浮遊ゲ一ト層の 2つの安定撓み状態によつて情報を記憶することを特徴とす る、 情報記憶素子。
2 . 前記ゲート絶縁膜は酸化シリコンからなることを特徴とする、 請求の範 囲 1に記載の情報記憶素子。 '
3 . 前記浮遊ゲート層は、 結晶シリコン粒を含んだ酸化シリコン層であるこ とを特徴とする、 請求の範囲 1に記載の情報記憶素子。
4 . 前記浮遊ゲート層は、 多結晶シリコン薄膜層を酸化シリコン層で挟んだ 構造であることを特徴とする、 請求の範囲 1に記載の情報記憶素子。
5 . 前記多結晶シリコン薄膜層を挟む二つの酸化シリコン層の膜厚が異なる ことを特徴とする、 請求の範囲 4に記載の情報記憶素子。
6 . 前記浮遊ゲ一ト層は、 酸化シリコン層に窒化シリコン層を積層した構造 であることを特徴とする、請求の範囲 1に記載の情報記憶素子。
7 . 半導体基板と、 ソース、 ドレイン、 ゲート及びゲート絶縁膜を有する半 導体トランジスタにおいて、 上記ゲート絶縁膜が、 空洞を有し、 この空洞内に上 記トランジスタのチャネル側に撓んで安定する状態とゲート側に撓んで安定する 状態の 1つの安定橈み状態を有する浮遊ゲート層を有し、 上記ゲート絶縁膜が、
上記半導体基板上に、高温プロセスによる第 1の酸化シリコン層を形成し、 上 記トランジス夕のチャネル領域に対応する領域の上記第 1の酸化シリコン層をェ ツチングして薄くし、 上記空洞に対応する窪み領域を形成する工程と、
この層上に、 低温プロセスによる第 1の窒化シリコン層を形成し、 この第 1の 窒化シリコン層を上記窪み領域のみに残す工程と、
この層上に、 上記浮遊ゲート層を上記高温プロセスより.低い温度で形成するェ 程と、
この層上に、 低温プロセスによる第 2の窒化シリコン層を形成し、 この窒化シ リコン層をエッチングして上記窪み領域に対応した領域のみに残す工程と、 この層上に、 高温プロセスによる第 2の酸化シリコン層を形成し、 この第 2の 酸化シリコン層、 上記浮遊ゲ一ト層、 及び上記第 1の酸化シリコン層からなる多 層構造体を、 上記ゲート絶縁膜形状にエッチングする工程と、
このゲート絶縁膜形状にエッチングされた多層構造体から、 上記第 1、 及び第 の窒化シリコン層をエツチングにより取り除き上記空洞を形成する工程と、 この多層構造体をァニールし、上記浮遊ゲ一トを撓ませる工程と、
により得られることを特徴とする、 情報記憶素子の製造方法。
8 . 前記高温プロセスによる第 1の酸化シリコン層の形成工程は、 1 0 0 0 °C以上の熱酸ィ匕方法又は 9 0 0 °C以上の高温 C V D法によることを特徴とする、 請求の範囲 7に記載の情報記憶素子の製造方法。
9 . 前記低温プロセスによる第 1、及び第 の窒化シリコン層の形成工程は 、室温プラズマ C V D法によることを特徴とする、 請求の範囲 7に記載の情報記 憶素子の製造方法。
1 0 . 前記浮遊ゲート層を前記高温プロセスより低い温度で形成する工程は、 7 0 0 °C以下の C V D法によるものであることを特徴とする、 請求の範囲 7に記 載の情報記憶素子の製造方法。
1 1 . 前記 7 0 0 °C以下の C V D法により浮遊ゲート層を形成する工程は、原 料ガスの流量制御、 及び、 原料ガスの温度及び又は C V D反応容器の温度の制御 により、 酸化膜中に S i結晶微粒子が埋め込まれた構造の浮遊ゲート層を形成す る工程であることを特徴とする、請求の範囲 1 0に記載の情報記憶素子の製造方 法。
1 2 . 前記 7 0 0 °C以下の C V D法により浮遊ゲート層を形成する工程は、 C V D法により第 1の酸化シリコン層を形成し、 この第 1の酸化シリコン層上に、 原料ガスの流量制御、 及び、原料ガスの温度又は及び C V D反応容器の温度の制 御により、酸化膜中に S i結晶微粒子が埋め込まれた構造の層を形成し、 この層 上に C V D法により第 2の酸化シリコン層を形成し、 上記第 1の酸化シリコン層 の厚さと上記第 2の酸化シリコン層の厚さを異ならせることによることを特徴と する、請求の範囲 1 0に記載の情報記憶素子の製造方法。
1 3 . 前記 7 0. 0 °C以下の C V D法により浮遊ゲート層を形成する工程は、 C V D法により酸化シリコン層を形成し、 この酸化シリコン層上に C V D法により 窒化シリコン層を形成する工程であることを特徴とする、請求の範囲 1 0に記載 の情報記憶素子の製造方法。
1 4 . 前記ゲート絶縁膜形状にエッチングされた構造体から、 第 1及び第 2の 窒化シリコン層をエッチングにより取り除き前記空洞を形成する工程は、 上記構 造体の窒化シリコン層の露出した側面から行うフッ酸によるエツチングであるこ とを特徴とする、請求の範囲 7に記載の情報記憶素子の製造方法。
1 5 . 前記構造体をァニールし、浮遊ゲートを撓ませる工程は、 3 0 0 °C以下 のァニールであることを特徴とする、 請求の範囲 7に記載の情報記憶素子の製造 方法。
1 6 . 請求の範囲 1に記載の情報記憶素子を記憶セルとしたことを特徴とする メモリアレイ。
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