TWI433236B - 犧牲氮化層及閘極替換 - Google Patents

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TWI433236B TW097133058A TW97133058A TWI433236B TW I433236 B TWI433236 B TW I433236B TW 097133058 A TW097133058 A TW 097133058A TW 97133058 A TW97133058 A TW 97133058A TW I433236 B TWI433236 B TW I433236B
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Huaqiang Wu
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Description

犧牲氮化層及閘極替換
本發明係有關形成記憶體單元(memory cell)的頂端氧化層之方法及/或在使用具有或不具有閘極替換(gate replacement)之犧牲氮化層(sacrificial nitride)以改善記憶體單元的頂端氧化層的品質。
現今的電腦裝置利用各式各樣的記憶體裝置，以儲存和存取資訊。記憶體裝置包括一般種類的隨機存取記憶體(RAM)和唯讀記憶體(ROM)。進一步可再細分為靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電子可抹除可程式化唯讀記憶體(EEPROM)以及快閃記憶體(FLASH)等等。多數的記憶體裝置其內部結構的型式係為位元單元之陣列記憶體所組成，其含有複數個列與複數個交叉的行。
記憶體單元就位於陣列中每一個列行交叉處。典型地，特定記憶體單元係藉由啟動其列接著讀取或寫入其行的狀態來進行存取。列與行的架構定義出記憶體的尺寸，舉例而言，1024列乘1024行的記憶體陣列定義此記憶體裝置擁有一百萬位元的記憶體單元。陣列的列稱作字元線(Word Lines)，行則被稱作位元線(Bit Lines)。
在記憶體單元中，單一位元的資料可以儲存於個別的記憶體單元中以及從個別的記憶體單元讀取。一般而言， 該等單元是利用熱電子注入而進行程式化，以及利用Fowler－Nordheim穿隧來進行抹除。施加適當的電壓於記憶體單元的某些接點，通常可以表現出抹除、程式化和讀取操作。在抹除或寫入的操作動作中，施加電壓使得電荷被移除或是儲存在記憶體單元的電荷儲存層中。
半導體記憶體裝置的發展驅勢一直朝向每一裝置具有較多數量之位元單元的較高電路密度、更低的操作電壓以及更快的存取速度之方向發展。為了達到較高的密度，一直有持續不斷的努力去縮小裝置的尺寸(例如：次微米的程度)。然而，越小尺度的裝置，會因為頂端以及底部氧化物漏電流增加，而導致閘極介電質的尺寸縮放變得更困難。於是，對於在相鄰特徵之間具有緊密的間距之小型特徵而言需要複雜的製造技術。
本發明之一個態樣提供在記憶體單元之電荷儲存層上形成頂端氧化層的方法。本發明之另一態樣提供改善記憶體單元之頂端氧化層的品質的方法。該等方法可包含：在半導體基板上提供電荷儲存層；在該電荷儲存層上提供氮化層；在該氮化層上提供第一多晶層；以及將該氮化層之至少一部分轉變成頂端氧化層。藉由將氮化層之至少一部分轉變成頂端氧化層，能夠改善所得到的頂端氧化層之品質。
在記憶體單元中，抹除、程式化以及讀取的操作通常 是藉由施加電壓於記憶體單元中的某些接點來完成。在抹除或寫入的操作中，施加電壓使得電荷儲存於記憶體單元中，或從之移除。在讀取的操作中，施加適當的電壓以造成電流流入記憶體單元，其中此種電流的數量係以儲存在單元中的資料數值來表示。記憶體裝置包括適當的電路以感測所產生的單元電流來決定儲存於記憶體單元中的資料，接著提供該資料給記憶體裝置的資料匯流排接點，使該記憶體裝置所使用之系統的其他裝置能夠存取。
記憶體單元能含有在半導體基板之上的電荷儲存層以及在該電荷儲存層附近的第一多晶閘極。電荷儲存層包括底部穿隧氧化層(Bottom tunneling oxide)、電荷儲存元件以及頂端氧化層。頂端氧化層是用以隔離電荷在電荷儲存元件和第一多晶層(first poly)之間的傳輸，使得儲存元件的縮小得以實現較低的程式化電壓。為了達成有效率的程式化及抹除，在程式化及抹除操作期間，流經底部氧化層的電流必須比流經頂端氧化層的電流大上許多。然而，頂端氧化層的品質越低會導致越多的電荷經由此層而洩漏。因此，頂端氧化層的品質是記憶體裝置的重要特徵。
本發明提供了在記憶體單元之電荷儲存材料層上形成頂端氧化層及/或改善記憶體單元之頂端氧化層之方法。為了改善頂端氧化層之品質，可形成犧牲氮化層於中間記憶體單元中，然後利用如氧化的方式將犧牲氮化層轉變為氧化層。在藉由微影及蝕刻技術最後定義多晶字元線(poly word line)之前，可對記憶體裝置實施本方法。
本發明的一項優勢係在於藉由轉變犧牲氮化層為頂端氧化層，以改善頂端氧化層的品質。在一個實施例中，藉由氧化犧牲氮化層，可以改善所得到的頂端氧化層之品質。例如，能夠達到高F－N場(high F－N filed)的頂端氧化層。電荷洩漏路徑在頂端氧化層和電荷儲存層之間之介面處會被減少及/或最小化。另一實施例顯示，藉由轉換犧牲氮化層為頂端氧化層，則轉換而來的頂端氧化層均可達成任何合適的高度。因此，本發明所敘述之方法能有效滿足記憶體裝置微小化之趨勢所帶來的問題。
在此所述之頂端氧化層形成/改良方法可以應用於任何適當類型的記憶體單元。例如，頂端氧化層形成/改良可應用於單層(single－level)記憶體單元、多層(multi－level)記憶體單元、單一位元記憶體單元、雙位元記憶體單元以及4位元記憶體單元，諸如此類。雙位元記憶體單元是相當進步的記憶體技術，允許多個位元的資料儲存在單一記憶體單元中。雙位元記憶體單元基本上分成兩個相同(鏡像)部分，每一部分係規劃為儲存兩個獨立位元之其中一個。就像傳統的記憶體單元，每個雙位元記憶體單元具有閘極與源極(source)以及汲極(drain)。然而，與源極總是連接至電性源極以及汲極總是連接至電性汲極的傳統堆疊閘極單元不同的是，個別的雙位元記憶體單元可以在操作期間令源極和汲極反向連接以允許儲存兩個位元。
雙位元記憶體單元可具有植入有導電位元線的半導 體基板。電荷儲存層可含有一個或多個層並在半導體基板之上形成。例如，電荷儲存層可分為3層：第一絕緣層、電荷儲存介電層以及第二絕緣層。字元線係形成在電荷儲存層上而跟位元線實質垂直。程式化電路藉由施加信號給字元線(作為控制閘極)以及改變位元線連接而對每個單元控制兩個位元，使得一個位元係藉由以一種配置連接之源極和汲極所儲存，而互補位元係藉由以另一種配置而互換之源極和汲極所儲存。
本發明將參考圖式來加以說明，其中相同的元件符號係用以代表全文中相似的元件。在下列的描述中，為了提供對本發明的通盤了解，而提出了大量具體的細節以利說明。然而，本發明明顯亦可不需這些細節而予以實施。在其他例子中，在方塊圖中顯示有已知結構與裝置以幫助描述本發明。
雖然本發明之頂端氧化層形成/改善方法可以應用在任何類型的記憶體單元，不過在下文中，本說明書將以具有以虛擬接地類型陣列架構(virtual ground type array architecture)配置之雙位元記憶體單元的一個或多個記憶體陣列的例示半導體裝置來加以圖示說明。如第1圖所示，係為例示雙位元快閃記憶體裝置100之俯視圖。大體而言，記憶體裝置100包括半導體基板102，一個或多個高密度核心區域104與一個或多個低密度周邊區域係形成於該半導體基板102中。高密度核心區域104典型包含有一個或多個個別可定址、實質上相同之雙位元記憶體單元 之M乘N陣列。另一方面，低密度周邊區域典型包含有輸入/輸出(I/O)電路106以及程式化電路，用以對個別的記憶體單元進行有選擇性的定址。程式化電路係以部分顯示並包含有一個或多個X－解碼器108以及Y－解碼器110，該等解碼器與輸入/輸出(I/O)電路共同作用，用以將被選擇定址的記憶體單元之源極、閘極及/或汲極連接至預定電壓或阻抗，以達成各別記憶體單元的操作設計(諸如程式化、讀取跟抹除，以及得到所需電壓以達成這些操作)。
第2圖顯示例示記憶體核心之一部分200，其中包括了第1圖所示的其中一個M乘N陣列核心104的至少部分。電路圖表示出包含有例如以虛擬接地類型實施之記憶體單元201到204的一排記憶體單元。各別的記憶體單元201到204係連接至字元線206(作用為控制閘極)，而成對的記憶體單元分享共用的位元線。例如，在所示範例中，記憶體單元201與位元線208和209連結，記憶體單元202與位元線209和210連結，記憶體單元203與位元線210和211連結，以及記憶體單元204與位元線211和212連結。因此，分別地，單元201和202分享位元線209，單元202和203分享位元線210，而單元203和204分享位元線211。
根據字元線上的信號以及記憶體單元中位元線與電性源極或汲極的連接，記憶體單元201至204能夠在位置215至222處進行寫入、讀取和抹除。舉例而言，經由連接汲極至位元線208以及連接源極至位元線209，可達成 對位置215處之位元的控制。同樣地，經由連接汲極至位元線209以及連接源極至位元線208，可達成對位置216處之位元的控制。將了解的是，雖然相鄰的記憶體單元分享共用的位元線，但是卻不會互相干擾，因為記憶體單元典型係一次程式化一個，且在此範例中在程式化的同時只有一個記憶體單元是有用的(active)。
第3圖顯示記憶體核心的至少一部分300，其中包括了第1圖所示的其中一個M乘N陣列核心104的至少部分。記憶體核心300係形成於半導體基板302上，並且有彼此實質平行延伸的複數條植入位元線304，另外還包含彼此實質平行延伸並且與該複數條植入位元線304垂直的複數條字元線306。字元線306係設置於位元線304之上並藉由網格配置(grid arrangement)之介電質堆疊(未圖示)而與該位元線304分隔。記憶體核心300能包含字元線306之間的位元線接觸區(未圖示)。該位元線接觸區可用以經由介電質堆疊建立電性連接至位元線。將了解到的是，位元線304與字元線306具有與可(至少部分地)由X－解碼器和Y－解碼器所表示之程式化電路連接的接觸和互連(未圖示)。
第4圖係含有如虛線所示之雙位元記憶體單元402之記憶體裝置400的一部分的等角剖面圖，如第3圖中沿A－A線所截取者。雙位元記憶體單元402係形成在半導體基板404上。雙位元記憶體單元402含有：電荷儲存層406，其係在半導體基板404上並含有兩個電荷儲存節點408、 410；第一多晶層412，其係在電荷儲存層406上；成對的位元線414，其係在半導體基板404中相鄰於電荷儲存層406且位在位元線介電質416下方；以及字元線418。在一個實施例中，兩個電荷儲存節點408、410藉由在電荷儲存層406中之中間介電質420而彼此實際分隔。在另一實施例中，兩個電荷儲存節點在單一電荷儲存層中係沒有實際分隔(未圖示)。記憶體單元402係藉由例如氧化物(例如氧化矽、高溫氧化物(HTO)、高密度電漿(HDP)氧化物)之位元線介電質416而與相鄰記憶體單元分隔。
電荷儲存層406能含有底部穿隧氧化層、電荷儲存材料層、以及頂端氧化層於其上。因為記憶體單元402具有兩個電荷儲存節點408、410在電荷儲存層406中，記憶體單元402能儲存兩個實際不同的位元。在記憶體單元402內之每個位元作為能直接映射至記憶體陣列的二進制單元(binary unit)之資料(例如1或0)。電荷儲存節點408、410之其中一側的讀取或程式化能夠發生，而不論電荷儲存節點408、410之另一側所儲存的資料為何。
在第4圖中，兩條導電位元線414係描繪在電荷儲存層406下方。將了解到的是，能將任何數量的此種位元線植入到半導體基板404中，而此種位元線可對應於第3圖所示之位元線304。位元線414典型包含例如砷之n型材料，並在某些範例中可包含氧化部分(未圖示)。兩條導電位元線414係彼此分開並在該兩條導電位元線之間定義出通道區422。半導體基板404能含有相鄰於電荷儲存層 406之袋狀植入區(未圖示)。袋狀植入區典型含有例如硼之p型材料。袋狀植入區能幫助控制記憶體單元402之臨界電壓。
兩條導電字元線418係同樣地顯示在電荷儲存層406上。將了解到的是，可在電荷儲存層406之上形成任何數量之此種字元線，而此種字元線可對應於第3圖所示之字元線306。字元線418能含有多晶矽材料，其中該多晶矽材料可例如沉積於電荷儲存層406之上然後進行圖案化與蝕刻。
位置408與410大致表示可將個別位元資料儲存於記憶體單元402中的地方。將了解到的是，通道422具有有效長度，而當長度縮短時(例如由於裝置的縮小)位元會變得更加緊密。
參照第5至10圖以及第11至17圖，具體顯示出形成記憶體單元之頂端氧化層及/或改善記憶體單元之頂端氧化層的許多可能例示實施例的其中兩個。第5圖顯示例示記憶體裝置500之一部分的中間狀態的剖面圖。記憶體裝置500能包含一個或多個特徵502於半導體基板504上。特徵502能包含介電層506、氮化層508、第一多晶層510以及第一遮罩層512。記憶體裝置500在特徵502之間具有位元線開口514。記憶體單元係在虛線516所指之位置處於後續製程中形成。
為求簡單說明第5圖，係顯示兩個特徵502以及三個位元線開口514。然而，記憶體裝置500可具有任何適當 數量之特徵502以及位元線開口514。例如，記憶體裝置500能具有含有M列及N行之MxN陣列的特徵502。
半導體基板504可含有電子裝置(例如記憶體單元電晶體)能形成於其上之任何適當之半導體材料。半導體材料之範例包含矽、砷化鍺、磷化銦等等。
介電層506能含有例如氧化物材料之任何適當介電材料。氧化物之範例包含氧化矽、HTO等等。在另一實施例中，介電層506含有利用槽平面天線(slot plane antenna；SPA)製程形成的氧化物。在又一實施例中，介電層506含有利用現場蒸氣產生(in－situ steam generation；ISSG)製程形成的氧化物。
介電層506之高度能夠變化且對本發明並非關鍵性。例如，介電層506之高度可依據想要的實施及/或所製造之記憶體裝置500而決定。在一個實施例中，介電層506之高度係大約10奈米或更多以及大約100奈米或更少。在另一實施例中，介電層506之高度係大約15奈米或更多以及大約70奈米或更少。在又一實施例中，介電層506之高度係大約30奈米。
氮化層508能含有任何適當氮化物材料。能夠採用任何氮化層，只要該氮化層能藉由例如後續製程中之氧化而轉變為頂端氧化層。氮化層508在後續製程中能部分地或全部地氧化以形成頂端氧化層。氮化物之範例包含例如矽氮化物(Six Ny )之氮化矽材料、富含矽的矽氮化物、以及富含氧的矽氮化物等等。因為氮化層508轉變為頂端氧化 層，氮化層508可為犧牲層或犧牲氮化層。
氮化層508可藉由任何適當技術形成。例如，氮化層508係藉由例如電漿加強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、高壓化學氣相沉積(HPCVD)等等之化學氣相沉積(CVD)來形成。
氮化層508之高度能夠變化且對本發明並非關鍵性。例如，氮化層508之高度可依據想要的實施及/或所製造之記憶體裝置500而決定。在一個實施例中，氮化層508之高度係大約0.2奈米或更多以及大約10奈米或更少。在另一實施例中，氮化層508之高度係大約0.5奈米或更多以及大約7奈米或更少。在又一實施例中，氮化層508之高度係大約1奈米或更多以及大約3奈米或更少。
第一多晶層510典型含有多晶矽。第一多晶層510能藉由例如CVD形成於半導體基板504之上。第一多晶層510之高度能夠變化且對本發明並非關鍵性。例如，第一多晶層510之高度可依據想要的實施及/或所製造之記憶體裝置500而決定。在一個實施例中，第一多晶層510之高度係大約50奈米或更多以及大約300奈米或更少。在另一實施例中，第一多晶層510之高度係大約60奈米或更多以及大約200奈米或更少。在又一實施例中，第一多晶層510之高度係大約70奈米或更多以及大約150奈米或更少。在再一實施例中，第一多晶層510之高度係大約100奈米。
第一遮罩層512能含有任何適當遮罩材料。遮罩材料之範例包含：例如矽氧化物(Six Oy )與二氧化矽(SiO2 ) 之氧化物；例如矽氮化物(Six Ny )、富含矽的氮化物、以及富含氧的矽氮化物之氮化物等等。
雖然未圖示，但可在第一遮罩層512上形成抗反射塗層(ARC)用於增加微影製程的解析度以形成特徵502。能夠採用任何適當之ARC材料。例如，ARC含有：：例如矽氧化物(Six Oy )與二氧化矽(SiO2 )之氧化物；例如矽氮化物(Six Ny )、富含矽的氮化物、以及富含氧的矽氮化物之氮化物；例如矽碳化物(Six Cy )之碳化物；非晶碳(amorphous carbon)等等。
特徵502能藉由任何適當技術形成在半導體基板上。例如，介電層係形成在半導體基板上，氮化層係形成在該介電層上，第一多晶層係形成在該介電層上，以及第一遮罩層係形成在該第一多晶層上。第一遮罩層係透過例如微影與蝕刻技術藉由移除部分之第一遮罩層而進行圖案化，因而形成圖案化之第一遮罩層512並暴露出部分的第一多晶層、氮化層和介電層。第一多晶層、氮化層和介電層係藉由移除未以圖案化之第一遮罩層覆蓋的暴露部分而進行圖案化，因而形成圖案化之第一多晶層510、圖案化之氮化層508和圖案化之介電層506。
第6圖顯示藉由移除介電層506之末端部分而形成介電層506之底切部分(undercut portion)600以及在半導體基板504與氮化層508之間之開口602。藉由移除介電層506之末端部分，氮化層508之底面部分係在開口602中暴露出來。介電層506之末端部分能藉由例如蝕刻而移 除。電荷儲存節點係在後續製程中形成於開口602中，而介電層506之底切部分600變成在電荷儲存節點之間的中間介電質。
介電層506之部分(例如末端部分)係藉由任何適當蝕刻劑而移除。當介電層506含有氧化物材料時，部分之介電層506可藉由使介電層506與不會實質影響或破壞記憶體裝置500中之其他層(例如第一多晶層510)之整體性的任何適合的氧化物蝕刻劑相接觸而予以移除。氧化物蝕刻劑的範例包含有例如氫氟酸之鹵酸。在一個實施例中，氧化物蝕刻劑為例如氫氟酸緩衝溶液(BHF：例如，氫氟酸－氟化氨緩衝溶液)。在另一實施例中，氧化物蝕刻劑為氫氟酸之蒸汽。亦可以使用其他的氧化物蝕刻劑，只要其能夠相對於如第一多晶層510等其他層而選擇性地移除部分的介電層506。
第6圖亦顯示移除第一遮罩層512，因而暴露出第一多晶層510。第一遮罩層512能藉由例如蝕刻之任何適當技術移除。舉例而言，當第一遮罩層512含有氮化材料時，第一遮罩層512能藉由使第一遮罩層512與在任何適當條件下不會實質影響或破壞記憶體裝置500之其他層之整體性的任何適合的氮化物蝕刻劑相接觸而予以移除。氮化物蝕刻劑之範例包含有磷酸。亦可以使用其他的氮化物蝕刻劑，只要其能夠相對於如記憶體裝置500之其他層有選擇性地將第一遮罩層510移除。
第7a圖顯示將開口602中之氮化層508的暴露部分 轉變為氧化層700。氧化層700能藉由例如氧化氮化層508之暴露部分而形成。氧化層700變成後續形成之電荷儲存節點的頂端氧化層。頂端氧化層係藉由將犧牲氮化層508轉變為氧化層而形成，而非藉由在多晶層之表面上生長氧化層而形成。因此，在一個實施例中，該方法並不包含藉由例如氧化多晶層而在該多晶層之表面上生長頂端氧化層。由虛線702所指之中間電荷儲存節點的一部分係在第7b圖中放大。
氮化層508能藉由任何適當技術氧化。例如，氮化層508係藉由熱氧化、電漿氧化、液體化學氧化及上述組合等等。在熱氧化中，氮化層508能在O2 環境中以高溫氧化。在一個實施例中，氮化層508係以大約攝氏600度或更高以及大約攝氏800度或更低的溫度來進行氧化。在電漿氧化中，氮化層508係藉由利用含有氧(O2)、臭氧(O3)、一氧化二氮(N2O)等等之電漿氣體在大約攝氏200度或更高以及大約攝氏600度或更低的溫度來進行氧化。能採用HDP製程或SPA製程來氧化氮化層。在液體化學氧化中，氮化層508係以大約攝氏10度或更高以及大約攝氏600度或更低的溫度而與硫酸和雙氧水之液體混合物、臭氧水等等相接觸。能以單獨或結合的方式使用這些製程。例如，在執行完電漿氧化之後，能夠執行液體化學處理。
在一個實施例中，氮化層508係藉由例如低溫輻射氧化、低溫電漿氧化製程等等之低溫氧化製程來進行氧化。低溫氧化的優點在於可不改變記憶體裝置500之組成/層 的電子特性。例如，低溫氧化的優點在於不會改變半導體基板504中之植入區的摻雜分佈。
在低溫氧化製程中可使用任何適當的氧反應物。例如，可使用在電漿中所產生的原子氧、臭氧、游離氧基(ionized oxygen radicals)。在一個實施例中，氮化層508係以大約攝氏200度或更高以及大約攝氏600度或更低的溫度來進行氧化。在另一實施例中，氮化層508係以大約攝氏200度或更高以及大約攝氏550度或更低的溫度來進行氧化。在又一實施例中，氮化層508係以大約攝氏240度或更高以及大約攝氏500度或更低的溫度來進行氧化。
在一個實施例中，半導體基板504、介電底切部分600、第一多晶層510或上述組合之表面係在氧化部分之氮化層508的同時進行氧化。例如，當介電底切部分600含有能被氧化的材料時，氧化層704能形成在介電底切部分600之表面上。當介電底切部分600不含有能被氧化的材料時，氧化層則不形成在介電底切部分600之表面上(未圖示)。當半導體基板504及/或第一多晶層510含有矽時，氧化矽層704能形成在半導體基板504及/或第一多晶層510之表面上。
第7b圖顯示在將氮化層508轉變為頂端氧化層700之後，以虛線702所指之例示中間電荷儲存節點之一部分的分解圖。在此範例中，氧化層704係亦形成在半導體基板504、介電底切部分600和第一多晶層510之表面上。 當氮化層508含有氮化矽材料(例如Si3 N4 )時，所得到的氧化層700會含有氧化矽材料(例如SiO2 )。
頂端氧化層700之高度能藉由例如調整氧化條件而予以控制。頂端氧化層700之高度能夠變化且對本發明並非關鍵性。例如，頂端氧化層700之高度可依據想要的實施及/或所製造之記憶體裝置500而決定。在一個實施例中，頂端氧化層700之高度係大約1奈米或更多以及大約20奈米或更少。在另一實施例中，頂端氧化層700之高度係大約2奈米或更多以及大約16奈米或更少。在又一實施例中，頂端氧化層700之高度係大約3奈米或更多以及大約14奈米或更少。
第8a圖顯示在半導體基板504與第一多晶層510之間之開口602中形成電荷儲存節點800。由虛線802所指之電荷儲存節點800係在第8b圖中放大。電荷儲存節點800和介電底切部分600可稱為電荷儲存層。
電荷儲存節點800之組構/成分能夠變化且對本發明並非關鍵性。電荷儲存節點800一般能含有任何適當電荷儲存介電材料(例如電荷儲存材料層)。電荷儲存介電材料之範例包含例如具有的介電常數比二氧化矽(SiO2 )之介電常數高之氮化物(例如矽氮化物、矽氧氮化物和富含矽的氮化物)、氧化物、矽酸、高k介電質等等。在一個實施例中，電荷儲存介電材料包含有氮化矽、矽氧氮化物、和/或富含矽的氮化物)。在另一實施例中，電荷儲存介電材料含有氧化物或含有鋁(Al)、鉭(Ta)、鉿(Hf)、 鑭(La)、鋯(Zr)、鈦(Ti)、鈮(Nb)、鉻(Cr)、釩(V)、釔(Y)、鈰(Ce)、和/或鐠(Pr)等之矽酸鹽。電荷儲存節點800可藉由任何適當技術而形成在半導體基體504上。舉例而言，電荷儲存節點800可藉由CVD、微影、和蝕刻技術而形成。
電荷儲存節點800之特殊範例包含有氧化物/氮化物/氧化物三層、氧化物/氮化物二層、氮化物/氧化物二層、氧化物/氧化鉭二層(SiO2 /Ta2 O5 )、氧化物/氧化鉭/氧化物(SiO2 /Ta2 O5 /SiO2 )三層、氧化物/鈦酸鍶(SiO2 /SrTiO3 )二層、氧化物/鈦酸鍶鋇(SiO2 /BaSrTiO2 )二層、氧化物/鈦酸鍶/氧化物(SiO2 /SrTiO3 /SiO2 )三層、氧化物/鈦酸鍶/鈦酸鍶鋇(SiO2 /SrTiO3 /BaSrTiO2 )三層等等。
在一個實施例中，電荷儲存節點800包含有三種不同的層：第一絕緣層、電荷儲存材料層、和第二絕緣層。第一和第二絕緣層包含有如二氧化矽(SiO2 )等之氧化物介電質，而電荷儲存材料能含有如氮化矽(Six Ny )之氮化物介電質。氧化物－氮化物－氧化物組構可簡稱為ONO層。尤其，當氮化物層包含有富含矽的氮化物時，氧化物－氮化物－氧化物組構可簡稱為ORO層。氧化物－氮化物－氧化物層可藉由形成第一氧化矽層、在第一氧化矽層上形成氮化矽層、和在氮化矽層上形成第二氧化矽層而予以製造。在一個實施例中，第一和第二絕緣層係由單一絕緣層製成，而該第一和第二絕緣層之末端係彼此連接。
在另一實施例中，電荷儲存節點800包含有五種不同 的層，舉例而言，第一氧化物－第一氮化物－多晶矽－第二氮化物－第二氧化物。氧化物－氮化物－多晶矽－氮化物－氧化物組構在氮化物層包含有富含矽的氮化物時可簡稱為ORPRO層。在一個實施例中，第一和第二氧化層係由單一氧化層製成並彼此連接。在另一個實施例中，第一和第二氮化層係由單一氮化層製成並彼此連接。
藉由圖示說明，第8a圖之電荷儲存節點800所具有的ORPRO層包含有氧化層700、電荷儲存富含矽之氮化物層804、和多晶矽層806。ORPRO層可藉由任何適合的技術而形成。舉例而言，富含矽之氮化物層是利用例如沉積技術(例如，CVD、濺鍍(spin－on)技術等等)而形成在氧化層700上。然後，氧化層704、氮化物層、和多晶矽層沒有被第一多晶層510及/或適當遮罩覆蓋的部分是利用例如蝕刻技術而移除。氧化層704之移除部份含有例如第一多晶層510及/或半導體基板504之表面上之氧化層704的部分。該部分能藉由例如蝕刻而移除。舉例而言，氧化層704之部分能藉由使氧化層與不會實質影響或破壞記憶體裝置500之其他組成/層之整體性的任何適合的氧化物蝕刻劑相接觸而予以移除。氧化蝕刻可為乾蝕刻或濕蝕刻。氧化物蝕刻劑的範例包含有例如氫氟酸之鹵酸。在一個實施例中，氧化物蝕刻劑為例如氫氟酸緩衝溶液(BHF：例如，氫氟酸－氟化氨緩衝溶液)。在另一實施例中，氧化物蝕刻劑為氫氟酸之蒸汽。在又一實施例中，氧化層704之部分係藉由例如SiCl4 /Cl2 、BCl3 /Cl2 、CCl4 之氧化物蝕 刻氣體、氟化或氯化氣體之混合物、以氟氯烷為基礎之氣體的混合物等等而予以移除。
在一個實施例中，電荷儲存節點800具有相當傾斜的側表面，其垂直延伸到半導體基板504之外形表面。在另一實施例中，電荷儲存節點800具有相當垂直的側表面(未圖示)。
第8a圖亦顯示在位元線開口514下於半導體基板504中形成第一位元線808。第一位元線808能藉由任何適當技術而以相鄰於電荷儲存節點800以及在位元線開口514下的方式在半導體基板504內形成。例如，第一位元線808係透過一個或多個摻質的植入而形成。摻質通過位元線開口514並植入半導體基板504中而位在位元線開口514下方，從而在第一位元線808之間留下半導體基板504之通道區810。能夠採用任何適當植入組成和濃度用於第一位元線808。例如，第一位元線808包含一個或多個n型摻質(例如砷、磷、銻)。此種摻質能以例如大約0.2E15原子/cm2 或更多以及大約4E15原子/cm2 或更少的劑量還有大約2KeV或更多以及大約40KeV或更少的能量等級來予以植入。在一個實施例中，半導體基板504能含有其他位元線植入(未圖示)。埋植之第一位元線808能作用為個別的源極和汲極用於對應之記憶體單元。因此，係在對應成對之埋植第一位元線808之間定義出個別通道810。
第一位元線808能在任何適當時間形成。例如，第一位元線808能在形成第一位元線開口514之後與在該第一 位元線開口514中形成位元線介電質之前在任何適當時間形成。在一個實施例中，第一位元線808係在形成位元線開口514之前以及在氮化層508與半導體基板504之間形成開口602之前或在形成電荷儲存節點800之前形成(未圖示)。
第8b圖顯示在第8a圖中以虛線802所指之例示儲存節點800的分解圖。在此範例中，儲存節點800含有頂端氧化層700、電荷儲存氮化層804和多晶層806。
第9圖顯示在位元線開口514中形成位元線介電質900。位元線介電質900能含有例如氧化物之任何適當介電材料。氧化物之範例包含有氧化矽、四乙氧基矽(TEOS)氧化物、高深寬比(aspect ratio)電漿(HARP)氧化物、HTO、HDP氧化物等等。位元線介電質900能藉由任何適當技術形成。例如，位元線介電層係形成於半導體基板504之上並移除位元線介電層之上半部，因而留下位元線介電質900於位元線開口514中。
位元線介電層能藉由任何適當技術形成。在一個實施例中，位元線介電層是利用HTO沉積製程形成。舉例而言，HTO的形成是藉由使用在溫度大約攝氏600度或更多和大約攝氏900度或更少以及壓力大約100 mTorr或更多和大約500 mTorr或更少之一氧化二氮(N2 O)和二氯矽烷(SiH2 Cl2 )氣體之低壓化學氣相沈積(LPCVD)。在另一實施例中，位元線介電層是在低溫電漿中生長，如電漿生長之氧化物。舉例而言，位元線介電層包含有電漿生長氧 化物，其是在大約攝氏250度或更多和大約攝氏600度或更少的溫度下生長。位元線介電層可利用HDP沉積製程形成。此位元線介電層可視需要地在大約攝氏1000度的氮環境中接受退火約30分鐘。
位元線介電層的上半部可藉由任何適合的技術移除。舉例而言，位元線介電層的上半部可藉由化學機械研磨(CMP)和/或蝕刻而移除。舉例而言，位元線介電層的上半部可在任何適合的條件下利用CMP研磨至第一多晶層510之上表面，以便增進此上半部分的移除/研磨。舉例而言，其條件通常是由位元線介電層之厚度、位元線介電層之成分、所需實施、和/或所製造之記憶體裝置500而決定。
位元線介電層之上半部可藉由蝕刻移除。例如，當位元線介電層含有氧化物材料時，位元線介電層的上半部可藉由使該位元線介電層與不會實質破壞和/或移除記憶體裝置500之其他層(例如第一多晶層510)之任何適合的氧化物蝕刻劑相接觸而移除。亦可以使用其他的氧化物蝕刻劑，只要其能夠相對於如第一多晶層510等其他層而選擇性地移除部分的位元線介電層。
可移除任何適當數量的位元線介電層之上半部。在一個實施例中，第一多晶層510之上表面會較位元線介電質900所生成的上表面高。在另一實施例中，第一多晶層510之上表面大體上是與位元線介電質所生成的上表面共平面(未顯示)。在又一實施例中，第一多晶層510之上表面會較位元線介電質所生成的上表面低(未顯示)。因為移 除位元線介電層的上半部，所以會暴露出第一多晶層510之上表面。
第10圖顯示在半導體基板504之上形成第二多晶層或字元線1000，因而可在半導體基板504上形成記憶體單元1002。字元線1000可含有如多晶矽等之任何適合的導電性材料。字元線100的形成，舉例而言，可藉由在半導體基板504之上形成一層的字元線材料且圖案化(例如，蝕刻)此層，以便在第一位元線808之上建立字元線1000而達成。第一位元線808和字元線1000基本上是排列成互相垂直。
記憶體單元1002包含有在半導體基體504上之電荷儲存節點800和在該電荷儲存節點800上之第一多晶閘極510。記憶體單元1002含有在半導體基板504內於位元線開口514下之第一位元線808。兩個電荷儲存節點800係藉由介電底切部分600而彼此分隔。電荷儲存節點800之頂端氧化層700能藉由氧化犧牲氮化層508而形成。在此實施例中，頂端氧化層700的形成不須取代第一多晶閘極。記憶體單元1002能藉由位元線介電質900而彼此分隔。位元線介電質900之上表面能較第一多晶閘極510之上表面低。
電荷儲存節點800可分別儲存至少一個位元的訊息。舉例而言，記憶體單元1002能夠儲存空間分隔的兩個二進制資料位元，其包含有代表以虛線圓A表示的左位元和以虛線圓B表示的右位元。當記憶體單元1002為此種雙位元 記憶體單元時，此雙位元記憶體單元通常是對稱的，其中汲極和源極是可以互相交換的，但在本發明的範圍內非對稱實施亦是可行的。在例示記憶體單元1002中，相對於右邊位元，左邊第一位元線1004可作為源極端而右邊第一位元線1006則可作為汲極端。同樣地，相對於左邊位元，右邊第一位元線1006可作為源極端而左邊第一位元線1004則可作為汲極端。本發明可結合包含有SONOS單元之各種單一或多位元記憶體單元形式而予以實現。除此之外，本發明能夠應用於二位元均是作為資料或訊息儲存用之雙位元記憶體單元中，以及應用於雙位元單元中僅一個位元(例如位元A)是如此使用的那些雙位元記憶體單元。
第11a圖顯示另一例示記憶體裝置1100之一部分的中間狀態的剖面圖。記憶體裝置1100之中間狀態含有一個或多個記憶體單元1102的中間狀態。記憶體單元1102之中間狀態含有在半導體基板1106上之特徵1104。特正1104在半導體基板1106上係藉由位元線開口1108而彼此分隔。特徵1104含有在半導體基板1106上之介電底切部分1110、在底切部分1110之上之氮化層1112、在氮化層1112之上之第一多晶層1114、和在半導體基板1106、介電底切部分1110、氮化層1112、第一多晶層1114或上述組合的暴露表面之上之氧化層1116。特徵1104亦含有在氮化層1112與半導體層1106之間之底切部分1110附近的開口1118。電荷儲存節點係在後續製程中形成於開口1118中。由虛線1120所指之中間電荷儲存節點的一部分係在第11b 圖中放大。
除了氧化層1116之外，特徵1104含有與第6圖所示之特徵502相同的結構。氧化層1116能藉由任何適當技術形成。例如，氧化層1116係藉由氧化技術、例如CVD或濺鍍技術之沉積技術等等而形成。在一個實施例中，氧化層1116係藉由透過CVD技術沉積氧化物材料而形成。在另一實施例中，氧化層1116係透過例如SPA製程藉由氧化半導體基板1106、介電底切部分1110、氮化層1112、第一多晶層1114或上述組合的表面而形成。
氧化層1116之高度能藉由例如調整氧化條件而予以控制。氧化層1116之高度能夠變化且對本發明並非關鍵性。例如，氧化層1116之高度可依據想要的實施及/或所製造之記憶體裝置1100而決定。在一個實施例中，氧化層1116之高度係大約0.5奈米或更多以及大約10奈米或更少。在另一實施例中，氧化層1116之高度係大約1奈米或更多以及大約8奈米或更少。在又一實施例中，氧化層1116之高度係大約2奈米或更多以及大約7奈米或更少。
氮化層1112之高度能夠變化且對本發明並非關鍵性。例如，氮化層1112之高度可依據想要的實施及/或所製造之記憶體裝置1100而決定。在一個實施例中，氮化層1112之高度係大約0.5奈米或更多以及大約10奈米或更少。在另一實施例中，氮化層1112之高度係大約1奈米或更多以及大約8奈米或更少。在又一實施例中，氮化層1112之高度係大約2奈米或更多以及大約7奈米或更少。
第11b圖顯示在第11a圖中以虛線1120所指之例示中間電荷儲存節點之一部分的分解圖。在此範例中，氧化層1116係藉由氧化技術或沉積技術形成在開口1118之內表面上(例如半導體基板1106、介電底切部分1110和氮化層1112之表面)。在一個實施例中，氧化層1116係藉由氧化開口1118之內表面而形成。例如，氮化層1112之底表面之部分係經過氧化而形成氧化層1116。在另一實施例中，當介電底切部分1110不含有能被氧化的材料時，氧化層不會藉由氧化而形成在底切部分1110的表面上。
第12a圖顯示在半導體基板1106和第一多晶層1114之間於開口118內形成電荷儲存節點1200。由虛線1202所指之電荷儲存節點1200係在第12b圖中放大。電荷儲存節點1200和底切介電部分1110可稱為電荷儲存層。
電荷儲存節點1200之組構/成分能夠變化且對本發明並非關鍵性。電荷儲存節點能含有任何適當電荷儲存介電材料(例如電荷儲存材料層)。例如，電荷儲存節點1200含有如上參照第8a和8b圖所述之電荷儲存節點800之任何材料。藉由圖示說明，第12a圖中之電荷儲存節點1200含有ORPRO層。在此範例中，ORPRO電荷儲存節點含有氧化絕緣層1204、電荷儲存富含矽的氮化層1206和多晶矽層1208。電荷儲存節點1200能藉由任何適當技術形成。例如，電荷儲存節點1200能以參照第8a和8b圖所述之形成電荷儲存節點800的相同方式來形成。
第12a圖也顯示在位元線開口1108下方形成第一位 元線1210於半導體基板1106內。第一位元線1210能藉由任何適當技術形成於半導體基板1106內而相鄰於電荷儲存節點1200並位在位元線開口1108下方。例如，第一位元線1210係以參照第8a圖所述之形成第一位元線808的相同方式而形成。
第12b圖顯示在第12a圖中由虛線1202所指之例示儲存節點1200的分解圖。在此範例中，儲存節點1200含有ORPRO層，該ORPRO層含有氧化絕緣層1204、電荷儲存富含矽之氮化物層1206和多晶矽層1208。
第13圖顯示在位元線開口1108內形成位元線介電質1300。位元線介電質1300能含有例如氧化物之任何適當介電材料。例如，位元線介電質1300含有如上參照第9圖所述之位元線介電質900的任何材料。位元線介電質1300能以如上參照第9圖所述之形成位元縣介電質900的相同方式來形成。
第14圖顯示從記憶體裝置1100移除第一多晶層1114，因而暴露出氮化層1112之上表面。第一多晶層1114能藉由例如蝕刻而予以移除。舉例而言，第一多晶層1114能藉由使第一多晶層1114與不會實質影響或破壞記憶體裝置1100之其他組成/層之整體性的任何適合的多晶蝕刻劑(poly etchant)相接觸而予以移除。多晶蝕刻可為乾蝕刻或濕蝕刻。乾蝕刻之範例包含電漿蝕刻、反應性離子蝕刻(RIE)等等。例如，電漿蝕刻係以氯化劑來實施，諸如Cl2 或Bl3 與鹵化碳氫化物(halogenated hydrocarbon) 之組合。多晶蝕刻也能用例如SiCl4 、BCl3 、HBr、Br2 、SF6 和CF4 的組合來實施。能包含添加物，例如N2 、O2 、Ar、He或任何其他惰性氣體。多晶蝕刻劑之其他範例包含氫氧化四烷銨(tetraalkylammonium hydroxide)(例如氫氧化四甲銨(tetramethylammonium hydroxide；TMAH))以及氫氧化鹼金屬(例如氫氧化鉀(KOH)和氫氧化鈰(CeOH))。
第15a圖顯示將氮化層1112轉變為頂端氧化層1500。由虛線1502所指之含有頂端氧化層1500的電荷儲存節點1200係在第15b圖中放大。頂端氧化層1500可藉由例如將氮化層1112氧化而形成。氮化層1112可藉由任何適當技術而予以氧化。例如，氮化層1112係以參照第7a圖所述之氮化層508之氧化的相同方式來予以氧化。
頂端氧化層1500係藉由將犧牲氮化層1112轉變為氧化層而形成，並非藉由在多晶層表面上生長氧化層。因此，在一個實施例中，該方法並不包含藉由例如將多晶層氧化而在該多晶層表面上生長頂端氧化物。藉由轉變犧牲層而形成得到的頂端氧化層的一個優點係在於該氧化層在半導體基板之上具有實質均勻的高度。在此實施例中，頂端氧化層1500係將第一多晶閘極替換而形成。換言之，該方法包含：移除第一多晶層1114以暴露出下方犧牲氮化層1112、將該氮化層1112轉變為氧化層1500、然後在後續製程中重新形成另一多晶層在該氧化層上。
頂端氧化層1500之高度能夠變化且對本發明並非關 鍵性。例如，頂端氧化層1500之高度可依據想要的實施及/或所製造之記憶體裝置1100而決定。在一個實施例中，頂端氧化層1500之高度係大約1奈米或更多以及大約20奈米或更少。在另一實施例中，頂端氧化層1500之高度係大約2奈米或更多以及大約16奈米或更少。在又一實施例中，頂端氧化層1500之高度係大約3奈米或更多以及大約14奈米或更少。
在一個實施例中，位元線介電質1300之表面係在氮化層1112被氧化的同時進行氧化(未圖示)。例如，當位元線介電質1300含有能被氧化的材料時，氧化層能形成在位元線介電質1300之表面上。當位元線介電質1300不含有能被氧化的材料時，氧化層則不藉由氧化而形成在位元線介電質之表面上。
第15b圖顯示在將氮化層1112轉變為頂端氧化層1500之後，由第15a圖之虛線1502所指之例示電荷儲存節點1200的分解圖。當氮化層1112含有矽氮化物材料時(例如Si3 N4 )，所生成之頂端氧化層1500能含有矽氧化物材料(例如SiO2 )。
第16圖顯示形成第二多晶層1600於半導體基板1106之上，因而在電荷儲存材料層1206上形成具有品質改善之頂端氧化層1500的記憶體單元1602。第二多晶層1600典型含有多晶矽。第二多晶層1600能藉由例如CVD形成在半導體基板1106之上。第二多晶層1600可以是記憶體裝置1100的字元線。
第二多晶層1600之高度能夠變化且對本發明並非關鍵性。第二多晶層能具有任何適當高度，該任何適當高度係依據想要的實施及/或所製造之記憶體裝置1100而決定。在一個實施例中，第二多晶層1600之高度係大約20奈米或更多以及大約200奈米或更少。在另一實施例中，第二多晶層1600之高度係大約30奈米或更多以及大約150奈米或更少。在又一實施例中，第二多晶層1600之高度係大約40奈米或更多以及大約100奈米或更少。在再一實施例中，第二多晶層1600之高度係大約60奈米。
電荷儲存節點1200係藉由介電底切部分1110而彼此實際地且電性地分隔。因為電荷儲存節點能分別儲存至少一個位元的訊息，所以記憶體單元1602能夠儲存空間分隔的兩個二進制資料位元，其包含有代表以虛線圓A表示的左位元和以虛線圓B表示的右位元。
第17圖顯示形成記憶體單元之頂端氧化層及/或改善記憶體單元之頂端氧化層的品質的例示方法。在步驟1700，介電層、氮化層和第一多晶層係形成在半導體基板上。在步驟1702，介電層之末端部分係被移除，因而在氮化層和半導體基板之間形成開口並且在該開口內暴露出該氮化層之部分的底表面。在步驟1704，氮化層之暴露底部分係被氧化以形成頂端氧化層。在步驟1706，電荷儲存材料層係形成在開口內。
第18圖顯示形成記憶體裝置之另一例示方法，該記憶體裝置含有記憶體單元以及位於該記憶體單元之間的位 元線開口。在步驟1800，電荷儲存層係形成在半導體基板上，氮化層係形成在電荷儲存層上，第一多晶層係形成在電荷儲存層上，以及位元線介電質係形成在位元線開口中。在步驟1802，第一多晶層係被移除以暴露出至少部分之氮化層上表面。在步驟1804，暴露之氮化層係被氧化以形成頂端氧化層。
第19圖顯示改善記憶體單元之頂端氧化層的品質。在步驟1900，提供在半導體基板上之電荷儲存層、在電荷儲存層上之氮化層、以及在氮化層上之第一多晶層。在步驟1902，氮化層之至少一部分係轉變為頂端氧化層。在一個實施例中，電荷儲存層係藉由形成介電層在半導體上來提供；移除介電層之末端部分和在氮化層和半導體基板之間形成開口；以及在開口內形成電荷儲存材料層。在另一實施例中，氮化層之至少一部分係藉由在半導體基板上形成開口於氮化層下以暴露出該氮化層之部分的底表面而轉變為頂端氧化層；以及氧化該氮化層之底表面的暴露部分。在又一實施例中，至少氮化層係藉由移除第一多晶層以暴露出該氮化層之上半部而轉變為頂端氧化層；以及氧化該氮化層之暴露的上半部。
雖然未圖示，第17至19圖之方法能含有任何適當半導體結構製程。半導體結構製程之一般範例包含常用於製造半導體結構的遮罩、圖案化、蝕刻、清洗、平坦化、熱氧化、植入、退火、熱處理以及沉積技術。
在此形成得到的記憶體裝置可以是任何適當記憶體 裝置。記憶體裝置之範例包含揮發性記憶體與非揮發性記憶體。揮發性記憶體之範例包含例如SRAM、動態RAM(DRAM)、同步DRAM(SDRAM)、雙倍資料速率SDRAM(DDR SDRAM)、增強型同步DRAM(ESDRAM)、同步鏈結DRAM (SLDRAM)、Rambus直接DRAM(RDRAM)、直接Rambus動態RAM(DRDRAM)、Rambus動態RAM(RDRAM)等等。非揮發性記憶體之範例包含ROM、PROM、電子可程式化ROM、電子可抹除可程式化ROM(EEPROM)、快閃記憶體等等。記憶體裝置也能用於中央處理單元(CPU)、輸入/輸出裝置(I/O晶片)等等。
在此形成所產生之記憶體單元在如記憶體裝置等之任何電子裝置內均是有用的。舉例而言，所產生之記憶體單元可用於電腦、設備、工業裝備、手持式裝置、電信設備、醫學設備、研究和開發設備、運輸工具、雷達/衛星裝置等等。手持式裝置(尤其是手持式電子裝置)因為記憶體裝置之輕薄短小所以可改善其攜帶性。手持式裝置之範例包含有行動電話和其他雙向通訊裝置、個人數位助理、掌上型導航裝置、攜帶型傳呼器、筆記型電腦、遠端控制、記錄器(影像和語音)、無線電裝置、小型電視和網頁瀏覽器、照相機等等。
產業利用性
在此所描述之結構與方法在半導體處理之領域中係有用的，其中該半導體處理包含非揮發性半導體記憶體製造和處理。
100‧‧‧記憶體裝置
102‧‧‧半導體基板
104‧‧‧核心區域、核心
106‧‧‧輸入/輸出電路
108‧‧‧X解碼器
110‧‧‧Y解碼器
200‧‧‧記憶體核心之一部分
201至204‧‧‧記憶體單元
206‧‧‧字元線
208至212‧‧‧位元線
215至222‧‧‧位置
300‧‧‧記憶體核心之至少一部分、記憶體核心
302‧‧‧半導體基板
304‧‧‧植入位元線、位元線
306‧‧‧字元線
400‧‧‧記憶體裝置
402‧‧‧雙位元記憶體單元、記憶體單元
404‧‧‧半導體基板
406‧‧‧電荷儲存層
408、410‧‧‧電荷儲存節點
412‧‧‧第一多晶層
414‧‧‧位元線、導電位元線
416‧‧‧位元線介電質
418‧‧‧字元線、導電字元線
420‧‧‧中間介電質
422‧‧‧通道區、通道
500‧‧‧記憶體裝置
502‧‧‧特徵
504‧‧‧半導體基板
506‧‧‧介電層
508‧‧‧氮化層
510‧‧‧第一多晶層、第一多晶閘極
512‧‧‧第一遮罩層
514‧‧‧位元線開口
516‧‧‧虛線
600‧‧‧底切部分、介電底切部分
602‧‧‧開口
700‧‧‧氧化層、頂端氧化層
702‧‧‧虛線
704‧‧‧氧化層、氧化矽層
800‧‧‧電荷儲存節點
802‧‧‧虛線
804‧‧‧電荷儲存富含矽之氮化物層、電荷儲存氮化層
806‧‧‧多晶矽層、多晶層
808‧‧‧第一位元線
810‧‧‧通道區、通道
1000‧‧‧字元線
1002‧‧‧記憶體單元
1004‧‧‧左邊第一位元線
1006‧‧‧右邊第一位元線
1100‧‧‧記憶體裝置
1102‧‧‧記憶體單元
1104‧‧‧特徵
1106‧‧‧半導體基板
1108‧‧‧位元線開口
1110‧‧‧介電底切部分、底切部分
1112‧‧‧氮化層
1114‧‧‧第一多晶層
1116‧‧‧氧化層
1118‧‧‧開口
1120‧‧‧虛線
1200‧‧‧電荷儲存節點
1202‧‧‧虛線
1204‧‧‧氧化絕緣層
1206‧‧‧電荷儲存材料層
1208‧‧‧多晶矽層
1210‧‧‧第一位元線
1300‧‧‧位元線介電質
1500‧‧‧頂端氧化層
1502‧‧‧虛線
1600‧‧‧第二多晶層
1602‧‧‧記憶體單元
1700、1702、1704、1706、1800、1802、1804、1900、1902‧‧‧步驟
第1圖根據本發明之態樣顯示例示快閃記憶體裝置的俯視圖。
第2圖顯示記憶體核心之一部分的示意圖，其中根據本發明之第一態樣可包含以虛擬接地類型組構之第1圖所示之其中一個核心的至少部分。
第3圖顯示記憶體核心之至少一部分的俯視圖，其中根據本發明之第一態樣可包含以虛擬接地類型組構之第1圖所示之其中一個核心的至少部分。
第4圖顯示例示記憶體單元之剖面等角圖，例如根據本發明之第一態樣沿著第3圖之A－A線所截取者。
第5至10圖根據本發明之第二態樣顯示形成記憶體單元之頂端氧化層的例示方法。
第11至16圖根據本發明之第三態樣顯示形成記憶體單元之頂端氧化層的例示方法。
第17至19圖根據本發明之其他態樣顯示形成記憶體單元之頂端氧化層的例示方法。
1700、1702、1704、1706‧‧‧步驟

Claims (10)

  1. 一種形成記憶體單元(1002)之頂端氧化層(700)的方法，該方法包括下列步驟：在半導體基板(504)上形成介電層(506)、氮化層(508)和第一多晶層(510)；移除該介電層之末端部分，因而在該氮化層與該半導體基板之間形成開口(602)，並且在該開口中暴露出該氮化層之部分的底表面；將該氮化層之該暴露的底表面氧化以形成頂端氧化層；以及在該開口中形成電荷儲存材料層(804)。
  2. 如申請專利範圍第1項之方法，復包括在該第一多晶層之間於該半導體基板上的位元線開口中形成位元線介電質(900)。
  3. 如申請專利範圍第1項之方法，復包括於該半導體基板之上形成第二多晶層(1000)。
  4. 如申請專利範圍第1項之方法，其中，將該氮化層之該至少部分氧化的步驟包括槽平面天線製程。
  5. 如申請專利範圍第1項之方法，其中，該記憶體單元包括兩個電荷儲存節點(800)，且該兩個電荷儲存節點係藉由該介電層而彼此分隔。
  6. 如申請專利範圍第1項之方法，其中，該兩個電荷儲存節點包括ORPRO層。
  7. 一種形成記憶體裝置(1100)之方法，該記憶體裝置 包括記憶體單元(1702)以及位於該記憶體單元之間的位元線開口(1108)，該方法包括下列步驟：在半導體基板(1106)上形成電荷儲存層(1200、1110)、在該電荷儲存層上形成氮化層(1112)、在該電荷儲存層上形成第一多晶層(1114)、以及在該位元線開口中形成位元線介電質(1300)；移除該第一多晶層(1114)以暴露出該氮化層之至少部分的上表面；以及將該氮化層氧化以形成頂端氧化層(1500)。
  8. 如申請專利範圍第7項之方法，復包括於該頂端氧化層之上形成第二多晶層或字元線(1700)。
  9. 如申請專利範圍第7項之方法，其中，形成電荷儲存層的步驟包括：在該半導體基板上形成介電層(1110)；藉由移除該介電層之末端部分而在該半導體基板與該氮化層之間形成開口(1118)；以及於該開口中形成電荷儲存材料層(1206)。
  10. 如申請專利範圍第9項之方法，其中，該記憶體單元包括兩個電荷儲存節點，且該兩個電荷儲存節點係藉由該介電層而彼此分隔。
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