TWI447812B - 藉由光阻回蝕之選擇性的矽化物形成 - Google Patents

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Description

藉由光阻回蝕之選擇性的矽化物形成
本發明係關於在記憶體裝置上選擇性地形成矽化物的方法。
現代電腦裝置使用各種不同的記憶體裝置以儲存和存取資訊。記憶體裝置一般包含隨機存取記憶體(RAM)和唯讀記憶體(ROM)。這些分類復包含靜態RAM(SRAM)、動態RAM(DRAM)、可程式ROM(PROM)、電性可程式ROM(EPROM)、電性可抹除ROM(EEPROM)、以及快閃(FLASH)記憶體等。多數記憶體裝置採用的內部架構是位元胞(bit cell)的陣列記憶體形式，包含複數個列和複數個與列相交的行。
記憶胞設置於陣列中列和行的各個交叉處。通常存取特定的記憶胞是藉由啟動其列然後讀取或寫入其行的狀態。記憶體的大小是藉由列和行的架構來定義。舉例而言，1024列乘上1024行的記憶體陣列使定義出具有一百萬個記憶胞的記憶體裝置。陣列的列稱為字元線，而陣列的行則稱為位元線。
半導體記憶體裝置的趨勢朝向更高的電路密度發展，每個裝置將具有更多個位元胞、更低的操作電壓以及更高的存取速度。欲達成此等高密度，已經並且將繼續朝向縮小裝置尺寸(例如，於次微米水準)努力。然而當縮小記憶體裝置的尺寸時，記憶體裝置之導電組件的薄層電阻率(例如閘極、汲極和源極區、雙極電晶體之射極、局部互連接區、和互連接線)會限制住記憶體裝置能夠操作的速度。
為了減少記憶體裝置的薄層電阻率，可在記憶體裝置之導電組件的表面上形成金屬的矽化物層。所得到之矽化組件提供較低的金屬矽化物電阻率。雖然矽化物對於降低記憶體裝置的薄層電阻率很有用處，但是因為矽化物的形成而帶來不希望的接面漏電卻會干擾類比電路的運作。因此必須以複雜的製造技術才能在相鄰的特徵之間製作出具有短間距的小特徵。
本發明的態樣提供在記憶體裝置上選擇性地形成金屬矽化物的方法。該方法可包含在記憶體裝置之上形成遮罩層；在該遮罩層之上形成圖案化(patterned)光阻；去除該圖案化光阻之上部分；藉由去除未由圖案化光阻所覆蓋的遮罩層部分而形成圖案化的遮罩層；以及藉由形成在記憶體裝置上的金屬層與未覆蓋有圖案化遮罩層的記憶體裝置部分之化學反應，而在該記憶體裝置上形成金屬矽化物。位於下方且包含記憶體裝置之層/組件的矽，因為覆蓋有圖案化光阻而不會被矽化，故本方法能夠在記憶體裝置的所需部位上選擇性地形成金屬矽化物。
本發明提出的方法是藉由使用圖案化遮罩層而在含有記憶體裝置層/組件的矽上形成矽化和非矽化層/組件。圖案化遮罩層形成在記憶體裝置上，然後金屬層再形成在記憶體裝置的上方。圖案化遮罩層會覆蓋部分的記憶體裝置，而記憶體裝置被覆蓋的部分則會受到保護而不會形成矽化物。未被圖案化遮罩層覆蓋的記憶體裝置部分，由於會與金屬層接觸和反應，故會形成金屬的矽化物。
實施例中亦使用鄰接至像是閘極側壁的側壁間隔件以避免形成矽化物。當使用此種側壁間隔件時，遮罩層可包含與側壁間隔件不同之材料。因此於形成矽化物之後，能夠從記憶體裝置去除圖案化之遮罩層而不會實質損害側壁間隔件。
形成在位元線上的金屬矽化物能夠大幅降低和位元線接觸的接觸電阻。同時相較於多晶矽的閘極，形成在閘電極上的金屬矽化物能夠大幅降低閘極結構的電阻，故能增加閘電極的總導電率。因此本發明能有效地處理由於最小化記憶體裝置之趨勢所引發的相關問題。
現在參考圖式來說明本發明。在各圖中相同的元件編號是用來參照相同的元件。於下文中為了解釋而提出許多特定的詳細說明以求完全了解。然而很明顯的，即使沒有這些特定的詳細說明也能夠實作出本發明。為求簡潔，於其他的例子中已為人所熟知的結構和裝置會以方塊圖的形式表示。
雖然此種選擇性地形成矽化物能夠應用到任何類型的記憶體裝置，但是下文中本發明將以具有一個或多個記憶體陣列的範例半導體裝置來說明。該記憶體陣列包含以虛擬接地型陣列架構配置的雙位元記憶胞。第1圖顯示範例雙位元快閃記憶體裝置100之上視圖。記憶體裝置100通常包含矽基板102，在該矽基板中形成有一個或多個高密度核心區域104和一個或多個密度較低的週邊區域。高密度核心區域104通常包含一個或多個M乘以N陣列之可個別定址、實質相同的雙位元記憶胞。於另一方面較低密度週邊區域通常包含輸入/輸出(I/O)電路106和用來選擇性地定址個別記憶胞之程式化電路。此處程式化電路僅以部分來表示，其中包含一個或多個x解碼器108和一個或多個y解碼器110，用來與與I/O電路106協作以選擇性地連接所選取之已被定址的記憶胞源極、閘極、和/或汲極至預定的電壓或阻抗，以便在個別的記憶胞上執行指定的操作(例如程式化、讀取、和抹除，以及取得所需電壓以進行此等操作)。
第2圖的示意圖說明範例記憶體核心的其中一部分200，其可包含如第1圖描繪之M乘以N陣列核心104其中之一的至少一部分。此電路示意圖顯示一列記憶胞，其包含像是以虛擬接地類型植入的記憶胞201至204。每個記憶胞201至204都連接至字元線206，該字元線206是用來作為控制閘極，而成對之記憶胞則會共享一條共用的位元線。於所示例子中，記憶胞201關聯位元線208和209；記憶胞202關聯位元線209和210；記憶胞203關聯位元線210和211；和記憶胞204關聯位元線211和212。此例中分別為記憶胞201和202共用位元線209，記憶胞202和203共用位元線210，記憶胞203和204共用位元線211。
根據在字元線上的訊號以及記憶胞中位元線至電性源極或汲極的連接，記憶胞201至204能夠寫入、讀取、和抹除於位置215至222的位元。舉例而言，對於位置215位元的控制是經由汲極至位元線208和源極至位元線209之連接而達成。同樣情況，對於位置216位元之控制是經由汲極至位元線209和源極至位元線208之連接而達成。應瞭解的是鄰接的記憶胞雖然共用位元線但是卻不會彼此干擾，這是因為通常一次只會有一個記憶胞被程式，故於此等情況當程式化時僅有一個記憶胞在動作中。
第3圖說明記憶體核心其中至少一部分300的頂視圖。其可包含如第1圖描繪之M乘以N陣列核心104其中之一的至少一部分。記憶體核心300形成於矽基板302之上，並且具有複數個植入之位元線304彼此實質平行延伸，並進一步包含複數個形成之字元線306彼此實質平行延伸，並與該複數個植入之位元線304形成實質上的直角。字元線306設置在位元線304的上方，並藉由格狀配置之介電質堆疊(未繪出)而與該位元線304分離。記憶體核心300在字元線306之間包含位元線的接觸區域(未繪出)。該位元線接觸區域能夠用來穿過介電質堆疊而建立電性連接至位元線。應了解的是字元線306和位元線304具有接點和互連接線(未繪出)至程式化電路系統，其可以表示成(至少有部分可以表示成)x解碼器和y解碼器。
參照第4至9圖，詳細說明形成記憶體裝置之許多可能範例實施例之其中一種。第4圖顯示部分範例記憶體裝置400中間狀態的剖面圖。記憶體裝置400之結構和製造之細部並非實施本方法之關鍵。記憶體裝置400之結構和製造之詳細說明可參考2006年6月13日頒證之共同轉讓的美國專利第7,060,564號，此處全文引用作為參考。
記憶體裝置400在矽基板406上可包含二個區域，核心區域402和週邊區域404。核心區域402通常包含記憶胞408。週邊區域404通常包含晶片的其他部分，譬如控制邏輯電路(像是NMOS和/或PMOS電晶體)以及輸入/輸出裝置的電晶體410。實施例的核心區域402能夠包含複數個雙位元、電荷儲存介電質電性可抹除和可程式化的記憶胞408。核心區域402能夠藉由例如溝槽隔離(例如，淺溝槽隔離(STI))412而與週邊區域404分離。淺溝槽隔離412能夠包含任何適當的介電材料，譬如氧化物(例如，氧化矽、高溫氧化物(HTO))、和四乙氧基矽烷(TEOS)。
應了解的是雖然第4圖僅顯示5個雙位元記憶胞408和單一週邊電晶體410，但是記憶體裝置400能夠包含以列和行陣列組構之複數個雙位元記憶胞和複數個週邊電晶體。實施例於列中各記憶胞408之閘電極414係耦接在一起以形成對於該列之各自的字元線。此外，對於各記憶胞408之源極和汲極係耦接至或形成自對於陣列之各個別行之位元線416。使用於週邊區域404中之邏輯電路能夠將電位施加至各記憶胞408之對應之組件。
矽基板406至少包含矽。矽基板406可以包含任何其他適當的半導體材料，使得像是記憶胞電晶體之電性裝置能夠形成在該半導體材料上。半導體材料之例子包含砷化鎵、磷化銦等。實施例的矽基板可被摻雜以具有P型導電率(例如像是硼之P型雜質濃縮物)。
在核心區域402內，記憶胞408在矽基板406上可包含電荷儲存層418，而在電荷儲存層418上則包含閘電極414。矽基板406可包含用於各記憶胞408之一對埋置之位元線416。埋置之位元線416能被摻雜以具有N型導電率(例如，譬如含砷、磷、和銻之N+ 摻雜劑濃度)。於各種程式化、讀取、和抹除操作期間，每一對埋置之位元線416能夠分別作為記憶胞408的源極和汲極，源極和汲極之角色能夠依照操作以及操作所進行之記憶體裝置400的「側邊」而予以反轉。因此詞彙「源極」和「汲極」能夠交換使用。
記憶胞408可包含電荷儲存層418，該電荷儲存層418在矽基板406上包含二個電荷儲存節點。該二個電荷儲存節點用虛圓圈A和虛圓圈B表示。實施例中二個電荷儲存節點在電荷儲存層418內是由中央介電質420來實際上分離。
電荷儲存層418之配置或組成能夠改變，並且並非為本發明之關鍵。電荷儲存層418一般包含第一絕緣層422(例如下介電層或穿隧介電層)、電荷儲存介電材料424、和第二絕緣層426(例如上介電層)。第一絕緣層422和/或第二絕緣層426能夠包含，例如，氧化矽(例如，SiO2 )、其他的標準K材料(例如，具有低於10之相對介電常數)、或高K材料(例如，於一個實施例中，高於約10，而於另一個實施例中，高於約20)。
電荷儲存層418能夠包含任何適當的電荷儲存介電材料424。電荷儲存介電材料424之例子包含氮化物(例如，氮化矽、氮氧化矽、和富含矽的氮化物)、氧化物、矽酸鹽、高K介電質(例如，具有介電常數高於二氧化矽(SiO2 )之介電常數)等。於一個實施例中，電荷儲存介電材料424包含氮化矽、氮氧化矽、和/或富含矽氮化物。於另一個例子中，電荷儲存材料包含氧化物或含有Al、Ta、Hf、La、Zr、Ti、Nb、Cr、V、Y、Ce和/或Pr之矽酸鹽。電荷儲存層418能夠藉由任何適當的技術形成在矽基板406上。電荷儲存層418能夠藉由任何適當的技術形成在矽基板406上。例如電荷儲存層418能夠藉由化學氣相沉積(CVD)、光學微影術和蝕刻技術來形成。
電荷儲存層418之特定例子包含氧化物/氮化物/氧化物三層、氧化物/氮化物二層、氮化物/氧化物二層、氧化物/氮化鉭二層(SiO2 /Ta2 O5 )、氧化物/氮化鉭/氧化物三層(SiO2 /Ta2 O5 /SiO2 )、氧化物/鉭化鍶二層(SiO2 /SrTiO3 )、氧化物/鉭化鋇鍶二層(SiO2 /BaSrTiO2 )、氧化物/鉭化鍶/氧化物三層(SiO2 /SrTiO3 /SiO2 )、氧化物/鉭化鍶/鉭化鋇鍶三層(SiO2 /SrTiO3 /BaSrTiO2 )等。
於一個實施例中，第一和第二絕緣層包含氧化物介電質(譬如，二氧化矽(SiO2 ))，而電荷儲存介電材料包含氮化物介電質(譬如，氮化矽(Six Ny ))。氧化物-氮化物-氧化物配置可以稱之為ONO層。尤其是，當氮化物層包含富含矽的氮化物時，氧化物-氮化物-氧化物配置可以稱之為ORO三層。氧化物-氮化物-氧化物三層可以藉由形成第一氧化矽層、於該第一氧化矽層上再形成氮化矽層、和形成第二氧化矽層於該氮化矽層上而製成。
於另一個實施例中，電荷儲存層418包含5個分離之層，例如，氧化物-氮化物-多晶矽-氮化物-氧化物。當氮化物層包含富矽氮化物時，氧化物-氮化物-多晶矽-氮化物-氧化物配置可以稱之為ORPRO層氮化物。
當記憶胞408具有上述二個電荷儲存節點時，記憶胞408能夠儲存二個實際上不同的位元。於雙位元記憶胞中，在電荷儲存層418內各記憶胞408包含第一電荷儲存節點，其由虛圓圈A表示並且鄰接其中一條埋置之位元線416；以及第二電荷儲存節點，其由虛圓圈B表示並且鄰接另一條埋置之位元線416。在記憶胞408內各位元是作為資料之二進位單元(例如，1或0其中任一者)並可直接對映至記憶體陣列。對於電荷儲存節點之一側進行資料讀取或程式化與儲存在電荷儲存節點另一側的資料並沒有關係。
閘電極414形成在電荷儲存層418的上方。閘電極414能夠控制設置在該對埋置之位元線416之間之矽基板406內之通道428。於一個實施例中，雖然未繪出，字元線能夠形成在閘電極414的上方。於另一個實施例中，字元線形成在電荷儲存層418之上，並且該字元線的作用為閘電極414。閘電極414和/或字元線一般包含半導體材料(例如，多晶矽、多晶矽鍺等)，或是另一種適當的材料，譬如金屬(例如，鎢、鉭、鋁、鎳、釕、銠、鈀、鉑、鈦、鉬等)或含有金屬的化合物(例如，氮化鈦、氮化鉭等)。
記憶胞408能夠包含鄰接閘電極414之橫向(lateral)側壁之側壁間隔件430和電荷儲存層418，用來控制雜質植入、裝置性質等。記憶胞408之間隔件430能夠包含任何適當的介電材料。舉例而言，間隔件430包含氮化物(例如，氮化矽)、氧化物(例如，氧化矽)等。
週邊電晶體410能夠包含任何適當類型之電晶體。例如，週邊電晶體410包含複數個MOSFET(金屬氧化物半導體場效電晶體)。週邊電晶體410能夠包含閘介電質432，譬如形成在矽基板406之週邊區域404之上之氧化矽(例如，SiO2 )和形成在閘介電質432上方之閘電極434。閘電極434能夠包含半導體材料(例如，多晶矽、多晶矽鍺等)，或者另一種適當的材料，譬如金屬(例如，鎢、鉭、鋁、鎳、釕、銠、鈀、鉑、鈦、鉬等)或含有金屬的化合物(例如，氮化鈦、氮化鉭等)。
週邊區域404之矽基板406能夠包含一對埋置之位元線436和設置在位元線436之間的通道438。藉由植入離子物種於矽基板406內而形成位元線436。於一個實施例中，位元線包含延伸區或輕微摻雜區和深摻雜區。週邊電晶體410能夠包含鄰接閘電極434和閘電極432之橫向側壁之側壁間隔件440。於週邊區域404中之間隔件440能夠包含任何適當的介電材料。舉例而言，間隔件440包含氮化物(例如，氮化矽)、氧化物(例如，氧化矽)等。
任何適當的方法都可形成記憶胞408之間隔件430和/或電晶體410之間隔件440。舉例而言，能夠藉由在記憶體裝置400上方形成包含間隔件材料之層，然後去除不靠近記憶胞408之閘極414和/或電晶體410之閘極434之側表面之間隔件材料層部分，而形成間隔件430、440。包含間隔件材料之層至少能夠形成在記憶胞408和/或電晶體410之閘極414、434之側表面之上。
可藉由任何適當的技術形成間隔件材料層。舉例而言，能夠藉由旋塗(spin-on)或CVD技術其中任一者而形成間隔件材料層。CVD包括脈衝電漿輔助化學氣相沉積(PECVD)、熱解的CVD以及連續的PECVD。PECVD使用連續的射頻(radio frequency，rf)功率以激發先驅氣體(precursor gas)以便沉積薄膜於發熱放電區域內。
能夠藉由任何適當的技術去除不靠近記憶胞408和/或電晶體410之閘極414、434之側表面的間隔件材料層部分。舉例而言，可藉由蝕刻去除間隔件材料層部分。於一個實施例中，藉由使用例如反應性離子蝕刻(reactive ion etching，RIE)或電漿蝕刻之非等向性蝕刻而蝕刻間隔件材料層之部分。蝕刻劑之例子包含氯、氟、和氧之混合氣體、HBr、O2 、和He之混合氣體等。
在蝕刻劑實質上不會去除或損害記憶體裝置400之組件或層的前提下，可視需要藉由將記憶體裝置400與任何適當的蝕刻劑接觸來清潔記憶體裝置400。於一個實施例中，當側壁間隔件430、440和/或溝槽隔離412包含氮化物時，於記憶體裝置400之最上表面上之實質的任何氧化物可藉由該記憶體裝置400與適當的氧化物蝕刻劑(譬如氫氟酸)接觸而被去除。於另一個實施例中，當側壁間隔件430、440和/或溝槽隔離412包含氧化物時，實質上於記憶體裝置400之最上表面上之任何氮化物可藉由該記憶體裝置400與適當的氮化物蝕刻劑(譬如磷酸)接觸而被去除。
第5圖說明在記憶體裝置400上方形成遮罩層500。於後續步驟中遮罩層500會被圖案化，而該圖案化之遮罩層700則用來作為遮罩以選擇性地形成矽化物。於一個實施例中，遮罩層500包含任何適當的材料，而使得圖案化之遮罩層能在後續的矽化作用製程中作為遮罩以保護覆蓋的部分。於另一個實施例中，遮罩層500能夠包含任何適當的材料而使得遮罩層500能夠於像是後續製程中的蝕刻而被圖案化，但是卻不會實質上損害到記憶胞408之其他組件(譬如間隔件430、440和矽基板406)。也就是說，可藉由選擇遮罩層500之材料而使得在遮罩層500和記憶胞408之其他組件(譬如側壁間隔件430、440和矽基板406)之間有選擇性地蝕刻。
當記憶體裝置400包含側壁間隔件430、440時，遮罩層500能夠包含不同於側壁間隔件430、440的材料。遮罩層材料於後續的蝕刻製程中能夠具有較側壁間隔件430、440為高之蝕刻率。例如氧化物蝕刻劑對於氧化物材料之蝕刻率顯著地高於其對於氮化物材料之蝕刻率。因此於一個實施例中，當側壁間隔件430、440包含氮化物材料時，遮罩層500則包含氧化物材料。氧化物材料之例子包含氧化矽(例如，SiO2 )。於另一個實施例中，當側壁間隔件430、440包含氧化物材料時，遮罩層500則包含氮化物材料，這是因為氮化物材料之蝕刻率相對於氮化物蝕刻劑顯著地高於氮化物蝕刻劑對於氧化物材料之蝕刻率。氮化物材料之例子包含氮氧化矽、氮化矽等。又另一個實施例中可採用鑽石狀碳和/或碳化矽作為遮罩層500。遮罩層500能夠由任何適當的技術形成，例如，CVD。於一個實施例中，遮罩層500形成在核心區域402和/或週邊區域404。於另一個實施例中，遮罩層500至少形成在記憶體裝置400之整個上表面之上。於又另一個實施例中，遮罩層500至少形成在記憶體裝置400的核心區域402和週邊區域的上方。
第6圖說明在部分記憶體裝置400上方形成圖案化光阻600。圖案化光阻600是在後續製程中作為遮罩用來圖案化遮罩層500。能夠藉由任何適當的方式圖案化光阻600。舉例而言，形成圖案化光阻600可藉由旋塗技術、噴濺技術、CVD等於記憶體裝置400上方形成光阻；暴露該光阻於輻射的圖案；以及顯影該光阻成為該圖案。例如沉積光阻於記憶體裝置400上方；視需要可加熱該光阻以去除既存之溶劑；以及當使用正光阻時，藉由暴露光阻於適當波長範圍之輻射而去除部分的光阻。各種光阻之例子包含DQN光阻(包含鄰疊氮萘醌光刻膠(diazonaphthoquinone)和酚醛清漆(novolac)聚合物)、化學放大光阻(譬如此種光酸產生劑(photoacid generator)和羟基苯乙烯(hydroxystyrene)或t-丁烯丙烯酸(t-butylacrylate)聚合物)、聚甲基丙烯酸甲脂光阻、聚醯亞胺光阻、聚脂光阻、三聚氧胺甲醛(melamine-formaldehyde)聚合物、聚乙烯吡咯烷酮(polyvinylpyrrolidone)、有機矽聚合物、聚(對叔丁氧羰氧基-口(此字元無法正確顯示)-甲基苯乙烯)(poly(p-tert-butoxycarbonyloxy-口(此字元無法正確顯示)-methylstyrene))、聚(對叔丁氧醯氧基苯乙烯)(poly(p-tert-butoxycarbonyloxystyrene))、聚(叔丁基對苯甲酸乙烯)(poly(tert-butyl p-vinylbenzoate))、聚(叔丁基對isopropenylphenyloxyacetate )(poly(tert-butyl p-isopropenylphenyloxyacetate))、聚(叔丁基甲基丙烯酸脂)(poly(tert-butyl methacrylate)、部分t-丁氧羰氧基取代聚對羟基苯乙烯(partially t-butoxycarbonyloxy substituted poly-p-hydroxystyrene)、部分t-丁氧羰氧基取代聚-3-羟苯基苯基矽氧烷(partially t-butoxycarbonyloxy substituted poly-3-hydroxyphenyl phenylsiloxane)、部分t-丁基取代聚甲基丙烯酸脂、部分金剛烷基取代聚甲基丙烯酸脂等。為了簡明起見，並未列出所有可能的光阻。
於一個實施例中，圖案化光阻600的上部分會被去除。藉由去除光阻的上部分，能夠達成所得到之圖案化光阻600至所希望的高度，並且圖案化光阻600能夠覆蓋遮罩層500任何適當的部分。例如，當去除大量的上部分使得所得到之圖案化光阻600具有低的高度時，圖案化光阻600並不會覆蓋大面積之特徵(例如，記憶胞408和/或電晶體410之閘極414、434之上表面)。反之，當去除小量的上部分使得所得到之圖案化光阻600具有高的高度時，圖案化光阻600會覆蓋大面積之特徵(例如，記憶胞408和/或電晶體410實質上整個部分)。
能夠藉由任何適當的技術去除上部分。舉例而言，藉由像是化學機械拋光(chemical-mechanical polishing，CMP)和/或回蝕技術而去除上部分。實施例中在蝕刻劑實質上不損害和/或去除記憶體裝置400之其他組件的條件下，藉由將光阻與任合適當的蝕刻劑接觸而去除光阻之上部分。可採用包含等向性蝕刻和/或非等向性蝕刻之濕蝕刻和/或乾蝕刻。乾蝕刻的例子包含例如使用含有HBr之混合氣體(例如，HBr和O2 之混合氣體、HBr/NF3 /He和O2 之混合氣體、SF6 、HBr和O2 之混合氣體)之反應性離子蝕刻(reactive ion etching，RIE)。混合氣體尚包含Cl2 。
圖案化光阻600能夠覆蓋記憶體裝置400任合適當的部分。於此例子中，圖案化光阻600覆蓋未設有記憶胞408之核心區域402的矽基板406。於另一個實施例中，當記憶體裝置400包含像是矽基板406之摻雜部分的積體電路元件(未繪出)時，圖案化光阻600會於核心區域402和/或週邊區域404覆蓋此種積體電路元件。
圖案化光阻600的上部分可以去除任何適當的份量。因此圖案化光阻600可具有任何適當的高度而使得圖案化光阻600能夠保護遮罩層500之覆蓋部分不受後續遮罩圖案化製程之影響。於一個實施例中，圖案化光阻600之最上表面高度會低於記憶胞408和/或電晶體410之閘極414、434之上表面之高度。於另一個實施例中，圖案化光阻600之最上表面高度實質上等於記憶胞408和/或電晶體410之閘極414、434之上表面高度。於又另一個實施例中，圖案化光阻600之最上表面高度高於記憶胞408和/或電晶體410之閘極414、434之上表面高度。
第7圖顯示經由將遮罩層500圖案化來形成圖案化的遮罩層700。遮罩層500的圖案化是藉由去除遮罩層500未被圖案化光阻600覆蓋的部分。遮罩層500的暴露部分能夠藉由任何適當的技術(例如，蝕刻)來去除。舉例而言，當遮罩層500包含氧化物時，藉由將該遮罩層500與任何適當的氧化物蝕刻劑接觸，而去除遮罩層500之暴露部分。氧化物蝕刻劑之例子包含氫鹵酸(譬如氫氟酸)。於一個實施例中，氧化物蝕刻劑為氫氟酸溶液。於另一個實施例中，氧化物蝕刻劑為氫氟酸之蒸氣。當遮罩層500包含氮化物時，藉由將該遮罩層500與任何適當的氮化物蝕刻劑接觸，而去除遮罩層500之暴露部分。氮化物蝕刻劑之例子包含磷酸。在蝕刻劑實質上不會去除或損害記憶體裝置400之其他組件和/或層(譬如側壁間隔件430、440)的前提下，遮罩層500可與適當的蝕刻劑接觸。在形成圖案化遮罩層700之後，圖案化光阻600可藉由任何適當的技術(例如蝕刻)來去除。
圖案化遮罩層700能夠覆蓋記憶體裝置400任合適當的部分。於此例中，圖案化遮罩層700覆蓋未設有記憶胞408之核心區域402的矽基板406。於另一個實施例中，當記憶體裝置400包含像是矽基板406之摻雜部分的積體電路元件(未繪出)時，圖案化遮罩層700會於核心區域402和/或週邊區域404覆蓋此等積體電路元件。
第8圖說明於記憶體裝置400的上方形成金屬層800。金屬層800可包含於後續製程中能夠轉換成金屬矽化物之任何適當的金屬化合物。金屬的例子包含譬如鎢、鉭、鉬等耐熱金屬；和譬如鉑、鈀、鈷、鎳等週期表第VIII族之金屬。金屬層800可於後續的熱處理中被轉換形成金屬矽化物的化合物，其下方的矽位於像是矽基板406(例如，位元線416)和/或閘電極414、434中。金屬層800能夠藉由任何適當的技術，例如CVD、物理氣相沉積(PVD)等形成。金屬層800於後續步驟中可視例如所希望形成之金屬矽化物的厚度而具有任何適當的厚度。
第9圖說明在記憶體裝置400未被圖案化遮罩層700覆蓋的部分上形成金屬矽化物900，並且去除金屬層800未反應的部分。當記憶體裝置400包含間隔件430、440時，金屬矽化物能夠形成在未被圖案化遮罩層700覆蓋之部分記憶體裝置400和間隔件430、440上。可藉由任何適當的技術形成金屬矽化物900。舉例而言，-藉由加熱金屬層800以引起金屬層800與包含記憶體裝置400之層/組件的下方矽發生化學反應而形成金屬矽化物900。於一個實施例中，藉由金屬層800與下方矽基板406(例如，位元線416)之矽和/或與閘電極(例如，記憶胞408之閘電極414和/或電晶體410之閘電極434)之多晶矽的化學反應，而形成金屬矽化物900。於矽化作用製程期間，金屬層800之金屬能夠擴散進入包含層/組件的下方矽而形成金屬矽化物900。同時，圖案化遮罩層700和/或側壁間隔件430、440能夠防止由圖案化遮罩層700和側壁間隔件430、440所覆蓋之部分記憶體裝置400的矽化作用。如此金屬矽化物900便可被選擇性地形成於記憶體裝置400上。金屬矽化物可按照例如所希望的實作方式和/或要製造之記憶體裝置400而具有任何適當的高度。
矽化作用製程之適當條件和參數(例如，溫度、熱處理之持續時間等)的選擇是根據例如金屬矽化物900所希望之尺寸(例如，高度)、金屬層800和/或包含組件/層之下方矽之配置和/或組構、所希望之實作方式和/或要製造之記憶體裝置400等。例如，金屬矽化物是採用快速熱退火(rapid thermal annealing，RTA)來形成。
在圖案化遮罩層700上方之部分金屬層800仍未發生反應，其能以例如蝕刻的方式來去除。當記憶體裝置400包含側壁間隔件430、440時，在側壁間隔件430、440上方之部分金屬層800亦未發生反應，也可用像是蝕刻的方式來去除。要去除金屬層800未反應之部分可藉由使用適當的金屬蝕刻劑與未反應的金屬部分接觸，該適當的金屬蝕刻劑不會實質影響或損害記憶體裝置400其他層/組件(譬如，金屬矽化物900、記憶胞408、電晶體410、側壁間隔件430、440等)的完整性。金屬蝕刻劑之例子包含氧化蝕刻劑溶液。氧化蝕刻劑之例子包含酸性溶液，其包含像是：H2 SO4 /H2 O2 、HNO3 /H2 O2 、HCL/H2 O2 、H2 O2 /NH4 OH/H2 O、H3 PO4 、HNO3 、CH3 COOH等。亦能使用其他的金屬蝕刻劑，只要這些金屬蝕刻劑能夠去除金屬層800未反應的部分，但是對於記憶體裝置400其他的組件/層卻具有選擇性。
矽化作用製程和去除未反應金屬製程可實施任何適當的次數。例如，於第一次矽化作用製程中當使用鈷時，藉由反應部分之鈷層與包含記憶體裝置400之層/組件之下方矽而形成矽化鈷。接續著藉由選擇性濕蝕刻製程而去除未反應之鈷。其後於第二次矽化作用製程採用較第一次矽化作用製程更高的溫度，將矽化鈷轉變成低歐姆電阻值的雙矽化鈷。
雖然第9圖中未繪出，但是於矽化作用製程後可從記憶體裝置400去除圖案化遮罩層700和/或側壁間隔件430、440。於一個實施例中，去除側壁間隔件430、440有利於其他結構上的配置以增加裝置的性能。舉例而言，去除包含二氧化矽或氮化矽之側壁間隔件並且形成含有低k值介電材料之夾層介電質(interlayer dielectric，ILD)可增強裝置的性能，因為如此可降低像是閘極和源極之間以及閘極和汲極之間的重疊電容。
於一個實施例中，當記憶體裝置400包含側壁間隔件430、440時，圖案化遮罩層700和側壁間隔件430、440會具有實質相同之蝕刻選擇性。舉例而言，圖案化遮罩層700和側壁間隔件430、440包含氧化物(例如，氧化矽)並且能夠同時被氧化物蝕刻劑去除。另一種作法為圖案化遮罩層700和側壁間隔件430、440包含氮化物(例如，氮化矽)，並且能夠同時被氮化物蝕刻劑去除。於另一個實施例中，圖案化遮罩層700具有與側壁間隔件430、440之實質不同的蝕刻選擇性。舉例而言，圖案化遮罩層700包含氧化物而側壁間隔件430、440包含氮化物。藉由使用氧化物蝕刻劑可以選擇性地去除氧化物的圖案化遮罩層700而實質上不損害(例如，去除、剝離)氮化物的側壁間隔件430、440。另一種作法為圖案化遮罩層700包含氮化物而側壁間隔件430、440包含氧化物。藉由使用氮化物蝕刻劑選擇性地去除氮化物的圖案化遮罩層700而實質上不損害氧化物的側壁間隔件430、440。
金屬矽化物900具有明顯低於矽和多晶矽的薄層電阻，即使經過重摻雜也是如此。形成在包含閘極434之多晶矽上的金屬矽化物900一般稱之為複晶矽化金屬閘極(polycide gate)，與多晶矽閘極相較之下，閘極結構之電阻可以大幅減少，故可增加閘電極414、434的總導電率。因為上述許多金屬呈現與矽反應卻實質上不與譬如二氧化矽之遮罩層反應的特性，因此該製程可稱為能夠「自行對準(self-aligned)」，尤其是未反應的金屬可以很快的去除，但是對金屬矽化物900和對矽和氧化矽則具有選擇性。
第10圖的例子說明在記憶體裝置上選擇性地形成金屬矽化物的方法。於1000，在記憶體裝置的上方形成遮罩層。於1002，在遮罩層的上方形成圖案化光阻。於1004，去除圖案化光阻之上部分。於1006，藉由去除未由圖案化光阻所覆蓋之遮罩層部分而形成圖案化的遮罩層。於1008，藉由形成在未由圖案化遮罩層所覆蓋之部分記憶體裝置上方之金屬層的化學反應，而在記憶體裝置上方形成金屬矽化物。由於圖案化遮罩層的關係，沒有和包含記憶體裝置層/組件的矽接觸的金屬層，不會形成金屬的矽化物。於一個實施例中，記憶體裝置包含間隔件(例如，側壁間隔件)。當記憶體裝置包含側壁間隔件時，圖案化遮罩層會包含與間隔件不同的材料，並於形成金屬矽化物後，可採用像是蝕刻的方式單獨去除圖案化遮罩層或者間隔件其中任一者。
雖然第10圖中沒有繪出，但是該方法可以包含任何適當的記憶體裝置製程。一般的記憶體裝置製程包含掩罩、圖案化、蝕刻、清洗、平坦化、熱氧化作用、植入、退火、熱處理以及沉積這些通常使用於製造記憶體裝置之技術。
此處形成的記憶體裝置能夠使用於中央處理單元(CPU)；像是DRAM、SRAM等揮發性記憶體裝置；輸入/輸出裝置(I/O晶片)；和譬如EEPROM、EPROM、PROM等非揮發性的記憶體裝置。
此處形成的記憶體裝置對於任何電子裝置都很有用。舉例而言，所得到之記憶體裝置對於於電腦、電器、工業設備、手持式裝置、電訊裝備、醫療裝備、研發設備、交通工具、雷達/衛星裝置等都很有用處。由於記憶體的體積小且重量輕，對於手持式裝置，尤其是手持式電子裝置可改善其可攜性。手持式裝置之例子包含行動電話和其他雙向的通訊裝置、個人數位助理、智能手機、呼叫器、筆記型電腦、遙控器、錄影錄音機、無線電、小型電視和網路瀏覽器、相機等。
上述的說明包含本發明的範例。當然，不可能為了描述本發明而說明每一個可想得到的組件或方法的結合，但是熟悉此項技術者能夠了解到本發明之許多其他的結合和變更是可能的。因此，本發明將包含落於所附申請專利範圍之精神和範圍內的所有此類替代、修改和變更。再者，對於在實施方式或申請專利範圍中所使用的詞彙「包含(include)」和「涉及(involve)」之範圍，此等詞彙實則等同於「包括(comprising)」，如同「包括」在申請專利範圍中作為一種過渡字(transitional word)一樣。
 [工業應用性]
對於包含非揮發性半導體記憶體的製造和處理之半導體處理領域而言，本文說明的結構和方法很有用處。
100．．．記憶體裝置
102．．．矽基板
104．．．高密度核心區域
106．．．輸入/輸出(I/O)電路
108．．．x解碼器
110．．．y解碼器
200．．．記憶體核心之部分
201至204．．．記憶胞
206．．．字元線
208、209、210、211、212．．．位元線
215至222．．．位置
300．．．記憶體核心
302．．．矽基板
304．．．位元線
306．．．字元線
400．．．記憶體裝置
402．．．核心區域
404．．．週邊區域
406．．．矽基板
408．．．記憶胞
410．．．電晶體
412．．．淺溝槽隔離(STI)
414．．．閘電極
416．．．位元線
418．．．電荷儲存層
420．．．中央介電質
422．．．第一絕緣層
424．．．電荷儲存介電材料
426．．．第二絕緣層
428．．．通道
430．．．側壁間隔件
432．．．閘電極
434．．．閘電極
436．．．位元線
438．．．通道
440．．．側壁間隔件
500．．．遮罩層
600．．．圖案化光阻
700．．．圖案化遮罩層
800．．．金屬層
900．．．金屬矽化物
1000、1002、1004、1006、1008．．．步驟
第1圖為依照本發明態樣之範例記憶體裝置的上視圖。
第2圖為依照本發明態樣之部分記憶體核心的示意圖，譬如可包含描繪於第1圖中於虛擬接地類型配置之其中一個核心的至少一部分。
第3圖為依照本發明態樣之記憶體核心至少一部分的上視圖，該核心譬如可包含第1圖其中一個核心的至少一部分。
第4圖顯示依照本發明之態樣，部分範例記憶體裝置之中間狀態的剖面圖。
第5圖顯示依照本發明之態樣，在記憶體裝置上方形成遮罩層。
第6圖顯示依照本發明之態樣，在部分記憶體裝置上方形成圖案化光阻。
第7圖顯示依照本發明之態樣，形成圖案化遮罩層。
第8圖顯示依照本發明之態樣，在記憶體裝置之上形成金屬層。
第9圖顯示依照本發明之態樣，在部分記憶體裝置上方形成金屬矽化物。
第10圖顯示依照本發明之態樣，在記憶體裝置上選擇性地形成金屬矽化物的範例方法。
1000、1002、1004、1006、1008．．．步驟

Claims (10)

  1. 一種在記憶體裝置上選擇性地形成金屬矽化物的方法，包括下列步驟：形成鄰接於該記憶體裝置的記憶胞和電晶體的閘極的側壁的側壁間隔件；在該側壁間隔件和該記憶體裝置上方形成遮罩層；在該遮罩層上方形成圖案化光阻，該圖案化光阻的最上表面的高度低於該閘極的最上表面的高度和該間隔件的最上部分的高度；藉由去除未由該圖案化光阻所覆蓋的一部分該遮罩層而形成圖案化遮罩層；以及藉由形成在該記憶體裝置上的金屬層與未由該圖案化遮罩層所覆蓋的一部分該記憶體裝置的化學反應，而在該記憶體裝置上形成金屬矽化物。
  2. 如申請專利範圍第1項的方法，其中，該記憶體裝置包含電荷儲存層，該電荷儲存層包含第一絕緣層、電荷儲存介電材料、和第二絕緣層。
  3. 如申請專利範圍第1項的方法，其中，該電荷儲存層包含中央介電質於其中。
  4. 如申請專利範圍第1項的方法，其中，該電荷儲存介電材料包含富含矽的氮化物。
  5. 一種在記憶體裝置上選擇性地形成金屬矽化物的方法，包括下列步驟：形成包含鄰接於該記憶體裝置的記憶胞和電晶體的閘 極的側表面的間隔件，各個該記憶胞包含電荷儲存層，該電荷儲存層包含中央介電質於其中，該電荷儲存層復包含第一絕緣層、電荷儲存介電材料、和第二絕緣層；在該間隔件和該記憶體裝置上方形成包含氧化物的遮罩層；在該遮罩層上方形成圖案化光阻，該圖案化光阻的最上表面的高度低於該閘極的最上表面的高度和該間隔件的最上部分的高度；藉由移除該遮罩層中未由該圖案化光阻所覆蓋的部分，而形成圖案化遮罩層；以及藉由在該記憶體裝置上方形成的金屬層與未由該圖案化遮罩層所覆蓋的部分該記憶體裝置的化學反應，而在該記憶體裝置上形成金屬矽化物。
  6. 如申請專利範圍第5項的方法，其中，該圖案化光阻的上部是藉由回蝕製程所去除，以使該圖案化光阻的最上表面的高度低於該閘極的最上表面的高度和該間隔件的最上部分的高度；去除未由該圖案化光阻所覆蓋的部分該遮罩層。
  7. 如申請專利範圍第5項的方法，其中，該圖案化光阻並未覆蓋該閘極的上表面，也沒有覆蓋該間隔件的上部分。
  8. 如申請專利範圍第5項的方法，其中，該電荷儲存介電材料包含富含矽的氮化物。
  9. 如申請專利範圍第5項的方法，其中，該圖案化遮罩層 並未覆蓋該閘極的上表面，也未覆蓋該間隔件的上部分。
  10. 如申請專利範圍第6項的方法，其中，該遮罩層的底表面的一部分與該間隔件的上表面的氮化物接觸，而該圖案化光阻的底表面則與該遮罩層的上表面的氧化物接觸。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902022B2 (en) * 2008-07-29 2011-03-08 Freescale Semiconductor, Inc. Self-aligned in-laid split gate memory and method of making
US9202921B2 (en) * 2010-03-30 2015-12-01 Nanya Technology Corp. Semiconductor device and method of making the same
US8541273B2 (en) * 2010-09-23 2013-09-24 Globalfoundries Singapore Pte. Ltd. Dielectric stack
US9153453B2 (en) 2011-02-11 2015-10-06 Brookhaven Science Associates, Llc Technique for etching monolayer and multilayer materials
US8803243B2 (en) 2012-01-03 2014-08-12 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) device having gate structures connected by a metal gate conductor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025267A (en) * 1998-07-15 2000-02-15 Chartered Semiconductor Manufacturing, Ltd. Silicon nitride--TEOS oxide, salicide blocking layer for deep sub-micron devices
US20040074867A1 (en) * 2002-10-18 2004-04-22 Lam Research Corporation Pre-endpoint techniques in photoresist etching
US6888176B1 (en) * 2002-10-01 2005-05-03 T-Ram, Inc. Thyrister semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960818B1 (en) 1997-12-30 2005-11-01 Siemens Aktiengesellschaft Recessed shallow trench isolation structure nitride liner and method for making same
EP0975020B1 (en) 1998-07-22 2009-02-11 STMicroelectronics S.r.l. Method for manufacturing electronic devices and corresponding devices comprising HV transistors and LV transistors with salicided junctions
US6015747A (en) * 1998-12-07 2000-01-18 Advanced Micro Device Method of metal/polysilicon gate formation in a field effect transistor
US6403423B1 (en) * 2000-11-15 2002-06-11 International Business Machines Corporation Modified gate processing for optimized definition of array and logic devices on same chip
DE10110150A1 (de) 2001-03-02 2002-09-19 Infineon Technologies Ag Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray
JP2004055610A (ja) 2002-07-16 2004-02-19 Fujitsu Ltd 半導体装置の製造方法
WO2006046274A1 (ja) * 2004-10-25 2006-05-04 Spansion Llc 半導体装置及びその製造方法
KR100669105B1 (ko) * 2005-08-03 2007-01-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP4868864B2 (ja) * 2006-01-31 2012-02-01 株式会社東芝 半導体装置の製造方法
KR100843229B1 (ko) * 2007-01-11 2008-07-02 삼성전자주식회사 하이브리드 구조의 전하 트랩막을 포함하는 플래쉬 메모리소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025267A (en) * 1998-07-15 2000-02-15 Chartered Semiconductor Manufacturing, Ltd. Silicon nitride--TEOS oxide, salicide blocking layer for deep sub-micron devices
US6888176B1 (en) * 2002-10-01 2005-05-03 T-Ram, Inc. Thyrister semiconductor device
US20040074867A1 (en) * 2002-10-18 2004-04-22 Lam Research Corporation Pre-endpoint techniques in photoresist etching

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